TWI734781B - 半導體裝置、電子構件及電子裝置 - Google Patents

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Abstract

本發明提供一種包括能夠進行管線工作的記憶體的半導體裝置。該半導體裝置包括處理器核心、匯流排及記憶部。記憶部包括第一記憶體。第一記憶體包括多個局部陣列。局部陣列包括感測放大器陣列及重疊於其上的局部單元陣列。在局部單元陣列中設置有包括1電晶體和1電容器之記憶單元。電晶體較佳為氧化物半導體電晶體。第一記憶體具有產生待機信號的功能。當從處理器核心在連續2個時脈週期接收將資料寫入相同局部陣列要求時，產生待機信號。待機信號經過匯流排發送到處理器核心。處理器核心根據待機信號對記憶部的要求待命。

Description

半導體裝置、電子構件及電子裝置
本發明的說明書、圖式以及申請專利範圍(以下稱為本說明書等)所揭示的本發明的一個實施方式係關於一種半導體裝置、其工作方法、其使用方法以及其製造方法等。注意，本發明的一個實施方式不侷限於上述技術領域。
DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)廣泛地用作典型的記憶體。一般的DRAM單元由一個電晶體(1T)和一個電容器(1C)構成。由於DRAM是藉由在電容器中儲存電荷來保持資料的記憶體，所以原則上能夠無限制地進行寫入。DRAM作為大容量記憶體被安裝在多數電子裝置中，因為寫入和讀出速度高，而且單元中的元件數量少而容易實現高積體化。
在通道形成區包含金屬氧化物的電晶體(以下，此種電晶體有時稱為“氧化物半導體電晶體”或“OS電 晶體”)已為人熟知。此外，利用OS電晶體構成單元的1T1C型DRAM已被人所提出(例如，專利文獻1、2、非專利文獻1)。
在本說明書等中，將在記憶單元中設置有OS電晶體的記憶體稱為“OS記憶體”。在OS記憶體中，將包括1T1C型單元的DRAM稱為“氧化物半導體DRAM”或“動態氧化物半導體RAM(DOSRAM，此為註冊商標)。
[專利文獻1]日本專利申請案公開第2012-256820號
[專利文獻2]國際專利申請案公開第WO2015/155635號
[非專利文獻1]T.Onuki et al.,“DRAM with Storage Capacitance of 3.9fF Using CAAC-OS Transistor with L of 60nm and Having More Than 1-h Retention Characteristics,”Ext.Abstr.SSDM,2014,pp.430-431.
本發明的實施方式的目的是提供一種包括DOSRAM的新穎半導體裝置、其工作方法及其使用方法。
本發明實施方式的其他目的是實現管線工作、提高處理量、降低暫停狀態下的時脈週期之數量、實現記憶部的大容量化及提供低功耗的半導體裝置。
本發明的實施方式並不需要實現所有上述目 的。多個目的的記載不妨礙彼此目的的存在。上述列舉以外的目的可從本說明書等的敘述自然得知，而此種目的有可能成為本發明的實施方式的目的。
(1)本發明的實施方式是一種半導體裝置，該半導體裝置包括：處理器核心；記憶部；以及匯流排。處理器核心與記憶部之間的信號及資料藉由匯流排進行傳輸，記憶部包括第一記憶體。第一記憶體包括第一至第M0(M0為大於1的整數)局部陣列。第j(j為1至M0的整數)局部陣列包括第j感測放大器陣列及第j局部單元陣列。第j局部單元陣列設置在第j感測放大器陣列上。第j局部單元陣列包括第一至第(M1×N)(M1及N為1以上的整數)位元線對。記憶單元包括電容器及控制電容器充放電的電晶體。第j感測放大器陣列包括第一至第(M1×N)感測放大器。第h(h為1至M1×N的整數)位元線對與第h感測放大器電連接。當第一記憶體從處理器核心在連續2個時脈週期接收向第j局部陣列寫入資料的要求時，產生待機信號。處理器核心根據待機信號對記憶部的要求進行待命。
(2)在實施方式(1)中，第一記憶體根據待機信號驅動第一至第M0局部陣列。
(3)在實施方式(1)或(2)中，第j局部單元陣列的每位元線的記憶單元數為2x(X為2至7的整數)。
(4)在實施方式(1)至(3)的任一項中， 電晶體的通道形成區包含氧化物半導體。
(5)在實施方式(1)至(4)的任一項中，第一記憶體包括第一至第M1全域位元線對、第一至第M1全域感測放大器，及多工器。第i(i為1至M1的整數)全域位元線對電連接至第i全域感測放大器，多工器從第一至第(M1×N)位元線對中選擇M1個位元線對，且建立被選擇的M1個位元線對與第一至第M1全域位元線對之間的電連續性。
(6)在實施方式(5)中，第一至第M1全域位元線對設置在第一至第M0局部陣列上。
(7)在實施方式(1)至(6)中的任一項中，記憶部包括SRAM、快閃記憶體、鐵電式RAM、磁阻式RAM、電阻式RAM和相變式RAM中的至少一個。
在本說明書等中，半導體裝置是指利用半導體特性的裝置並是包括半導體元件(電晶體、二極體等)的電路及包括該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而工作的所有裝置。例如，積體電路或具備積體電路的晶片是半導體裝置的一個例子。另外，記憶體裝置、顯示裝置、發光裝置、照明設備、攝像裝置以及電子裝置等有時其本身是半導體裝置，有時其包括半導體裝置。
在本說明書等中，當明確地記載為“X與Y連接”時，表示：X與Y電連接；X與Y在功能上連接；以及X與Y直接連接。因此，不侷限於圖式或文中所示的 連接關係，例如其他的連接關係也包括在圖式或文中所記載的範圍內。在此，X和Y都是物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
電晶體包括閘極、源極以及汲極這三個端子。閘極被用作控制電晶體導通狀態的控制端子。根據電晶體的通道類型或是供應到端子的電位位準，將兩個輸入/輸出端子中的一個作用為源極，而另一個端子作用為汲極。因此，在本說明書等中，“源極”和“汲極”可以互相調換。在本說明書等中，將閘極以外的兩個端子稱為第一端子及第二端子。
節點可以根據電路結構或裝置結構等換稱為端子、佈線、電極、導電層、導電體或雜質區域等。另外，端子、佈線等也可以換稱為節點。
電壓大多是指某個電位與參考電位(例如，接地電位或源極電位)之間的電位差。由此，可以將電壓換稱為電位。電位是相對性的。因此，即使記載為“接地電位”，也並不一定是指0V。
在本說明書等中，“膜”和“層”等用語可以根據情形或狀況相互調換。例如，有時可以將“導電層”調換為“導電膜”，而用語“絕緣膜”可以調換為“絕緣層”。
在本說明書等中，有時為了避免組件的混淆而附上“第一”、“第二”、“第三”等序數詞，該序數詞並未構成數量上或者順序上的限制。
藉由本發明的實施方式，可以提供包括 DOSRAM的新穎半導體裝置、其工作方法及其使用方法。
藉由本發明的實施方式，可以致能管線工作、提高輸送量、降低暫停狀態下的時脈週期數目、實現記憶部的大容量化及提供低功耗的半導體裝置。
本發明的實施方式並不需要具有上述所有的效果。多個效果的敘述並不妨礙其他效果的存在。在本發明的實施方式中，上述之外的目的、效果及新穎的特徵可從本說明書中的描述及圖式得以彰顯。
30、31、32、40‧‧‧記憶單元
33‧‧‧選擇器
34‧‧‧MUX(多工器)
35‧‧‧感測放大器
36‧‧‧全域感測放大器
55、55a、57a‧‧‧感測放大器
55c‧‧‧等化器
56‧‧‧選擇器
57‧‧‧全域感測放大器
57c‧‧‧等化器
60‧‧‧輸入緩衝器
61‧‧‧輸出緩衝器
60L、60R、61L、61R、71A、71B、71C、71D、71E、71F、71G、71H、72A、72B、72C‧‧‧緩衝器
73‧‧‧OR電路
100‧‧‧MCU(微控制器單元)
110‧‧‧匯流排
111‧‧‧處理器核心
112‧‧‧記憶部
115‧‧‧時脈產生電路
116‧‧‧週邊電路
120‧‧‧DOSRAM
121‧‧‧記憶體
130‧‧‧記憶單元陣列
131‧‧‧控制部
132‧‧‧週邊電路
133‧‧‧列電路
134‧‧‧行電路
135‧‧‧感測放大器區塊
136‧‧‧全域感測放大器區塊
137‧‧‧輸入輸出電路
140‧‧‧記憶單元區塊
142‧‧‧局部陣列
143‧‧‧局部單元陣列
145‧‧‧感測放大器陣列
150‧‧‧暫存器部
152A、152B、153A、153B、154A、154B‧‧‧暫存器
155‧‧‧邏輯部
300‧‧‧DOSRAM
310‧‧‧控制部
314‧‧‧列電路
315‧‧‧行電路
320‧‧‧記憶單元區塊
322‧‧‧局部陣列
331‧‧‧解碼器
332‧‧‧字線驅動器
333‧‧‧行選擇器
334‧‧‧感測放大器驅動器
336‧‧‧全域感測放大器區塊
337‧‧‧輸入輸出電路
340‧‧‧記憶單元陣列
341‧‧‧局部單元陣列
343‧‧‧感測放大器區塊
344‧‧‧感測放大器陣列
345‧‧‧局部感測放大器陣列
346‧‧‧MUX
501、502‧‧‧OS電晶體
510‧‧‧氧化物層
511、512、513‧‧‧金屬氧化物層
521、522、523、524、525、526、527、528、529、530‧‧‧絕緣層
550、551、552、553、553a、553b‧‧‧導電層
560‧‧‧單晶矽晶圓
2010‧‧‧資訊終端
2011‧‧‧外殼
2012‧‧‧顯示部
2013‧‧‧操作按鈕
2014‧‧‧外部連接埠
2015‧‧‧揚聲器
2016‧‧‧麥克風
2050‧‧‧筆記本型PC(個人電腦)
2051‧‧‧外殼
2052‧‧‧顯示部
2053‧‧‧鍵盤
2054‧‧‧指向裝置
2070‧‧‧攝影機
2071‧‧‧外殼
2072‧‧‧顯示部
2073‧‧‧外殼
2074‧‧‧操作鍵
2075‧‧‧透鏡
2076‧‧‧連接部
2110‧‧‧可攜式遊戲機
2111‧‧‧外殼
2112‧‧‧顯示部
2113‧‧‧揚聲器
2114‧‧‧LED燈
2115‧‧‧操作鍵按鈕
2116‧‧‧連接端子
2117‧‧‧照相機
2118‧‧‧麥克風
2119‧‧‧記錄媒體讀取部
2150‧‧‧電冷藏冷凍箱
2151‧‧‧外殼
2152‧‧‧冷藏室門
2153‧‧‧冷凍室門
2170‧‧‧汽車
2171‧‧‧車體
2172‧‧‧車輪
2173‧‧‧儀表板
2174‧‧‧燈
7000‧‧‧電子構件
7001‧‧‧引線
7002‧‧‧印刷電路板
7004‧‧‧安裝基板
7100‧‧‧半導體晶圓
7102‧‧‧電路區域
7104‧‧‧分離區域
7106‧‧‧分離線
7110‧‧‧晶片
L10、L11、L12、L13、L14‧‧‧層
BLL、BLR‧‧‧位元線
GBLL、GBLR‧‧‧全域位元線
WL‧‧‧字線
CS1、CS4‧‧‧電容器
MS1、MW1、MW2、MW3、MW4、TN1、TN2、TN3、TN4、TN5、TN6、TN7、TN8、TN9、TN10、TN11、TN12、TN13、TN21、TN22、TN23、TN25、TN26、TP1、TP2、TP20、TP21、TP22‧‧‧電晶體
P1、P2‧‧‧端子
在圖式中：圖1是示出微控制單元(MCU)的結構範例的方塊圖；圖2A是示出DOSRAM的結構範例的方塊圖，圖2B至圖2D是示出記憶單元的結構範例的電路圖；圖3A是示出DOSRAM的結構範例的方塊圖，圖3B是示出局部陣列及全域感測放大器區塊的結構範例的方塊圖；圖4是示出DOSRAM的工作範例的圖；圖5是示出DOSRAM的結構範例的方塊圖；圖6是示出MCU的工作範例的時序圖；圖7是示出DOSRAM的結構範例的方塊圖；圖8是示出DOSRAM的結構範例的方塊圖； 圖9是示出記憶單元區塊及行電路的結構範例的電路圖；圖10是示出DOSRAM的讀出工作範例的時序圖；圖11是示出DOSRAM的寫入工作範例的時序圖；圖12是示出局部陣列的結構範例的方塊圖；圖13A是示出電子構件的製造方法範例的流程圖，圖13B是半導體晶圓的俯視圖，圖13C是半導體晶圓的部分放大圖，圖13D是示出晶片的結構範例的放大圖，圖13E是示出電子構件的結構範例的示意圖；圖14A至圖14F是示出電子裝置的結構範例的圖；圖15A是示出氧化物半導體電晶體的結構範例的平面圖，圖15B和圖15C是圖15A的剖面圖；圖16A是示出氧化物半導體電晶體的結構範例的平面圖，圖16B和圖16C是圖16A的剖面圖；圖17是示出MCU的結構範例的剖面圖。
以下示出本發明的實施方式。注意，可以適當地組合本說明書所記載的實施方式。另外，當在一個實施方式中示出多個結構範例(包括工作範例、使用方法範例、製造方法範例等)時，可以適當地組合結構範例。另外，本發明可以藉由多個不同方式而實施，所屬技術領域的通常知識者可以很容易地理解本發明在不脫離其精神及其範圍下可以變換為不同的形式。因此，本發明不應該被 解釋為僅限定於以下實施方式所記載的內容。
在圖式中，某些情況下為便於清楚說明，大小、層厚度及區域等會加以誇大。因此，尺寸、層厚度或區域並不受限於所顯示的比率。請注意在圖式中，示意性地示出理想的範例，本發明的實施例不受限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時差異下引起的信號、電壓或電流的變異。
在本說明書中，為了方便起見，某些情況使用“上”、“下”等表示配置的詞句以參照圖式說明組件之間的位置關係。另外，組件之間的位置關係根據描述各組件的方向適當地變化。因此，使用於本說明書中的用語並不受限，且敘述方式是根據情況而適當變換。
在圖式中記載的方塊圖的各電路區塊的位置關係是為了便於說明而指定的，由此，本發明的一個實施方式的電路區塊的配置方式不侷限於此。即便方塊圖示出了不同的電路區塊實現不同的功能的情況，也可能實際上有一個電路區塊實現不同的功能的情況。此外，各電路區塊的功能是為了便於說明而指定的，即便示出的是由一個電路區塊進行處理的情況，也可能實際上有由多個電路區塊進行該處理的情況。
實施方式1
在本實施方式中，對包括OS記憶體的半導體裝置進行說明。
《MCU》
圖1示出微控制單元(MCU)的結構範例。圖1所示的MCU100包括匯流排110、處理器核心111(以下稱為“核心111”)、記憶部112、時脈產生電路115以及週邊電路116。記憶部112包括DOSRAM120及記憶體121。MCU100是整合為一個晶片的半導體裝置。
時脈產生電路115具有產生在MCU100中使用的時脈信號的功能。對週邊電路116的功能沒有特別的限制。根據MCU100的用途，將各種功能電路設置在週邊電路116中。功能電路的範例包括，電源電路、電源管理單元、定時裝置、中斷控制器、輸入輸出埠、類比數位轉換器(ADC)、比較器及運算放大器等。在將MCU100作為顯示裝置之控制器(也稱為“顯示控制器”)的情況下，可以將對影像資料進行處理的影像處理電路或產生時序信號的時序控制器等設置在週邊電路116中。在此情況下，將記憶部112的DOSRAM120用作圖框記憶體。
記憶部112包括DOSRAM120及記憶體121。記憶體121只要是可改寫的記憶體即可，例如為SRAM、快閃記憶體、FeRAM(鐵電式RAM)、MRAM(磁阻式RAM)、電阻式RAM(ReRAM)、相變式RAM(PRAM)等。
在記憶部112中可以沒有設置記憶體121，也可以設置多個記憶體121，例如，可以設置有SRAM及快 閃記憶體。在記憶部112中也可以設置有唯讀記憶體(ROM)。
核心111藉由匯流排110與記憶部112及週邊電路116進行資料傳輸。來自核心111的控制信號輸入到匯流排110。匯流排110向控制目標的電路區塊發送控制信號。該些控制信號可包括致能信號或位址信號等。
DOSRAM120、記憶體121、週邊電路116具有發出待機(Wait)信號的功能。待機信號是用來向核心111要求延遲存取的信號。輸入到匯流排110的待機信號被傳送到核心111。
<DOSRAM>
圖2A是示出DOSRAM120的結構範例的方塊圖。DOSRAM120包括記憶單元陣列130、控制部131及週邊電路132。週邊電路132包括列電路133、行電路134及感測放大器區塊135。行電路134包括全域感測放大器區塊136及輸入輸出電路137。
控制部131具有控制DOSRAM120的全面工作的功能。控制部131藉由對晶片致能信號及寫入致能信號進行邏輯運算，來判斷核心111所要求的存取是寫入存取還是讀出存取。控制部131根據該邏輯運算產生週邊電路132的控制信號。另外，控制部131根據晶片致能信號、寫入致能信號及位址信號產生待機信號。待機信號發送到匯流排110，並且從匯流排110發送到記憶部112 等。核心111在接收待機信號時延遲對記憶部112的存取。
寫入致能信號是核心111所產生的信號。晶片致能信號是匯流排110所產生的信號。匯流排110根據核心111所輸出的位址信號和寫入致能信號產生晶片致能信號。
記憶單元陣列130包括多個記憶單元30、多個字線及多個位元線。記憶單元30與位元線及字線電連接。圖2B示出記憶單元30的結構範例。
記憶單元30包括電晶體MW1、電容器CS1及端子P1。電容器CS1的兩個端子中的一個與端子P1電連接，另一個與電晶體MW1的第一端子電連接。對端子P1輸入恆電位(例如，低電源電位)。電晶體MW1的閘極與字線電連接，電晶體MW1的第二端子與位元線電連接。電晶體MW1具有控制電容器CS1的充放電的功能。因為資料是藉由電容器的充放電加以改寫，因此DOSRAM120原則上沒有改寫次數的限制，並且，能夠以低能量進行資料的寫入及讀出。
在此，電晶體MW1為OS電晶體。OS電晶體的關態電流(off-state current)極小，因此適用於記憶單元30的電晶體。由於電晶體MW1的關態電流極小，因此可以抑制電荷從電容器CS1洩漏。所以，DOSRAM120的電荷保持時間比DRAM長得多。因此可以降低更新頻率，而可以降低更新工作所需要的功耗。
在此，“關態電流”是指在電晶體處於關閉狀態時流在源極和汲極之間的電流。在電晶體為n通道型的情況下，例如當臨界電壓為0V至2V左右時，閘極和源極之間的電壓為負電壓時流在源極和汲極之間的電流可以稱為關態電流。另外，“關態電流極小”意味著例如每通道寬度1μm的關態電流為100zA(z：意指zepto，10-21)以下的情況。由於關態電流越小越好，所以該標準化關態電流較佳為10zA/μm以下或者1zA/μm以下，更佳為10yA/μm(y：意指yocto，10-24)以下。
由於氧化物半導體的能帶間隙為2.5eV以上，因此OS電晶體的因熱激發所引起的洩漏電流較小，並且如上所述具有極小的關態電流。用於通道形成區的氧化物半導體較佳為包含銦(In)和鋅(Zn)中的至少一個的氧化物半導體。這種氧化物半導體的典型例子為In-M-Zn氧化物(元素M例如為Al、Ga、Y或Sn)。藉由減少作為電子予體(施體)的雜質，例如水分或氫等，並且減少氧缺陷，可以得到i型(本質)氧化物半導體，或者實質上的i型氧化物半導體。在此，可以將這種氧化物半導體稱為高度純化氧化物半導體。藉由使用高度純化氧化物半導體，能夠將以電晶體的通道寬度標準化的OS電晶體的關態電流降低到幾yA/μm以上且幾zA/μm以下左右。關於OS電晶體，將在實施方式4中進行說明。
圖2C和圖2D示出記憶單元30的修改範例。圖2C所示的記憶單元31包括具有背閘極的電晶體MW2 代替電晶體MW1，並且包括端子P2。電晶體MW2的背閘極與端子P2電連接。例如，可以對端子P2供應固定電位(例如，負恆電位)，也可以例如因應DOSRAM120的工作改變端子P2的電位。
圖2D所示的記憶單元32包括具有背閘極的電晶體MW3代替電晶體MW1。電晶體MW3的背閘極與閘極電連接。電晶體MW3的背閘極也可以與源極或汲極電連接。
列電路133具有驅動字線的功能及驅動感測放大器區塊135的功能。
感測放大器區塊135包括多個感測放大器35。感測放大器35與位元線對電連接。感測放大器35具有對位元線對進行預充電的功能、放大位元線對之間電位差的功能及保持該電位差的功能。感測放大器區塊135與全域感測放大器區塊136藉由多個全域位元線對彼此電連接。多個全域位元線對設置在記憶單元區塊140中。
全域感測放大器區塊136包括多個全域感測放大器36。全域感測放大器區塊136具有放大全域位元線對的電位差的功能及保持該電位差的功能。
輸入輸出電路137具有將寫入資料輸入至多個全域位元線對的功能，及將全域感測放大器36的輸出電位作為讀出資料輸出到外部的功能。
<記憶單元區塊>
藉由將記憶單元陣列130層疊於感測放大器區塊135上，可以更容易實現大容量化。在此，將包括感測放大器區塊135及記憶單元陣列130的電路區塊稱為記憶單元區塊140。DOSRAM120採用階層式局部位元線及全域位元線構成的階層式位元線結構。因此，可以將記憶單元區塊140分割為多個單元陣列。以下，參照圖3A和圖3B對DOSRAM120的階層式位元線結構進行說明。
如圖3A所示，全域位元線層疊在記憶單元陣列130上。記憶單元區塊140包括在列方向上排列的多個局部陣列142。局部陣列142包括局部單元陣列143及感測放大器陣列145。局部單元陣列143設置在記憶單元陣列130中，感測放大器陣列145設置在感測放大器區塊135中。雖然在圖3A的例子中，局部單元陣列143的結構為折疊式(folded)位元線結構，但是也可以為開放(open)位元線結構。
參照圖3B對局部陣列142及全域感測放大器區塊136的結構範例進行說明。在記憶單元陣列130中，全域位元線的個數為2M(M為1以上的整數)。在局部陣列142中，每位元線的記憶單元數為N0(N0為2以上的整數)，字線的個數為2N0，位元線的個數為2MN1(N1為1以上的整數)。
局部陣列142包括字線WL<0>至WL<2N0-1>、位元線BLL<0>至BLL<MN1-1>及位元線BLR<0>至BLR<MN1-1>。感測放大器陣列145包括感測放大器 35<0>至35<MN1-1>及多工器(MUX)34。多工器(MUX)34包括選擇器33<0>至33<M-1>。全域感測放大器區塊136包括全域感測放大器36<0>至36<M-1>。
在此，位元線對是指由感測放大器同時比較的兩個位元線。全域位元線對是指全域感測放大器同時比較的兩個全域位元線。可以將位元線對稱為一對位元線，可以將全域位元線對稱為一對全域位元線。在圖3B的例子中，位元線BLL與位元線BLR為一對位元線，也使用“位元線對(BLL、BLR)”的表達。以上同樣適用於全域位元線對。
感測放大器35<j>(j為0以上且MN1-1以下的整數)與位元線對(BLL<j>、BLR<j>)電連接。感測放大器35<j>具有放大位元線BLL<j>與位元線BLR<j>之間的電位差的功能及保持該電位差的功能。
全域感測放大器36<i>(i為0以上且M-1以下的整數)與全域位元線對(GBLL<i>、GBLR<i>)電連接。全域感測放大器36<i>具有放大全域位元線GBLL<i>與全域位元線GBLR<i>之間的電位差的功能，及保持該電位差的功能。輸入輸出電路137對全域位元線GBLL<i>、GBLR<i>進行資料的寫入及讀出。
MUX34具有將MN1個位元線對(BLL、BLR)中的M個位元線對分別電連接到M個全域位元線對(GBLL、GBLR)的功能。選擇器33<i>與全域位元線對(GBLL<i>、GBLR<i>)及N1個位元線對(BLL<iN1>、 BLR<iN1>)至(BLL<(i+1)N1-1>、BLR<(i+1)N1-1>)電連接。選擇器33<i>具有從N1個位元線對(BLL、BLR)中選擇一個位元線對且使所選擇的位元線對(BLL、BLR)與全域位元線對(GBLL<i>、GBLR<i>)導通的功能。
在全域感測放大器36的個數與位元線對(BLL、BLR)的個數相同的情況下，不需要在感測放大器陣列145中設置MUX34，將具有與MUX34同樣的功能的多工器設置在行電路134中即可。
如圖3A所示，當記憶單元區塊140具有疊層結構時，可以將位元線縮短到與感測放大器陣列145大致相同的長度。藉由縮短位元線的長度，位元線容量減少，而可以降低記憶單元30的記憶容量。另外，藉由在感測放大器陣列145中設置MUX34，可以減少較長的位元線的個數。出於上述原因，可以減少存取DOSRAM120時驅動的負載，因此可以降低MCU100的能耗。
對DOSRAM120的寫入工作的摘要進行說明。輸入輸出電路137將資料寫入全域位元線對(GBLL、GBLR)。全域位元線對(GBLL、GBLR)的資料被保持在全域感測放大器區塊136中。位址所指定的局部陣列142的MUX34使M個全域位元線對(GBLL、GBLR)與該局部陣列142的M個位元線對(BLL、BLR)導通。全域感測放大器區塊136所保持的資料被寫入到M個位元線對(BLL、BLR)。感測放大器陣列145 放大且保持被寫入的資料。列電路133選擇由位址指定的列的字線WL。位元線BLL或位元線BLR的資料被寫入到被選擇的列的記憶單元30。
對DOSRAM120的讀出工作的摘要進行說明。藉由使位址所指定的列的字線WL處於選擇狀態，來將局部單元陣列143的資料寫入位元線對(BLL、BLR)。感測放大器陣列145在各感測放大器35中保持位元線對(BLL、BLR)的資料。MUX34將在感測放大器陣列145所保持的資料中位址所指定的行的資料寫入全域位元線對(GBLL、GBLR)。全域感測放大器區塊136檢測且保持全域位元線對(GBLL、GBLR)的資料。全域感測放大器區塊136所保持的資料被輸出到輸入輸出電路137。藉由上述工作，讀出工作就結束。
當進行讀出工作時，由於記憶單元30的結構，讀出目標列的資料損壞。因此，在進行讀出工作之後，需要進行資料恢復工作。資料恢復工作為將感測放大器陣列145的資料返回到局部單元陣列143的工作。藉由再次使讀出目標列的字線WL處於選擇狀態，來將感測放大器陣列145的資料返回到局部單元陣列143。
<DOSRAM的管線處理>
記憶單元區塊140可以以局部陣列142為單位進行工作。當進行資料恢復工作時，只使目標的局部陣列142進行工作即可，不需要使全域感測放大器區塊136進行工 作。因此，在進行資料恢復工作期間，可以對其他的局部陣列142進行資料的寫入或讀出。換言之，由於具備多個局部陣列142，因此DOSRAM120可以進行管線工作。
圖4示出DOSRAM120的管線工作的一個例子。CY0等示出時脈週期。在此，注目於四個局部陣列142，將這些局部陣列稱為局部陣列A、B、C、D。DOSRAM120根據匯流排110的存取要求進行寫入工作及讀出工作。在時脈週期CY0，將資料寫入局部陣列A。在時脈週期CY0，不能對局部陣列B至D進行資料的寫入及讀出。在下一個時脈週期CY1，可以對局部陣列A至D中的任一個進行資料的寫入或讀出。在該例子中，將資料從局部陣列D讀出。
在時脈週期CY2，局部陣列D進行恢復工作。在時脈週期CY2，局部陣列A至C中的任一個可以進行讀出工作或寫入工作。在此，局部陣列C進行讀出工作。在時脈週期CY3，局部陣列C進行恢復工作，局部陣列B進行寫入工作。
如時脈週期CY8及CY9的局部陣列C的工作所示，可以在2個時脈週期連續地對同一局部陣列142寫入資料。相對於此，如時脈週期CY4至CY7的局部陣列A的工作所示，不能在2個時脈週期連續地從同一局部陣列142讀出資料。因此，如果匯流排110在2個時脈週期連續地向同一局部陣列142要求讀出存取，DOSRAM120就產生用來暫時停止向記憶部112的存取的待機信號。接 著，參照圖6等對待機信號的產生進行說明。
《MCU的工作範例》
圖6為示出MCU100的工作範例的時序圖。圖6示出圖4所示的時脈週期CY2至CY9的核心111向記憶部112的存取工作。為了容易理解MCU100的工作，在圖式中示出箭頭。
在圖6中，“_o”表示向匯流排110輸出的輸出信號，“_i”表示來自匯流排110的輸入信號。例如，“Address_o”是核心111向匯流排110輸出的位址信號，“Address_i”是從匯流排110輸入到DOSRAM120的位址信號。輸入到核心111的資料是從記憶部112讀出的資料。核心111所輸出的資料是寫入到記憶部112的資料。“Wait_D”為使待機信號延遲的信號，其為DOSRAM120的內部信號。
圖6示出時脈週期CY2至CY9的工作，因此向記憶部112的存取為向DOSRAM120的存取。圖式中的(a*)、(b*)及(c*)分別表示有關DOSRAM120的局部陣列A、B及C的信號。例如，位址(a1)為局部陣列A內的地址。資料(a1)為局部陣列A所儲存的資料。“X”表示信號的值是未指定或者與DOSRAM120的工作無關。
核心111在時脈循環CY2中將位址信號(b1)及“H”的寫入致能信號輸出到匯流排110，在下一 個時脈循環CY3中將資料(b1)輸出到匯流排110。
在時脈循環CY3，匯流排110將位址信號(b1)、資料(b1)及“H”的寫入致能信號輸入DOSRAM120。在時脈循環CY3，DOSRAM120將資料(b1)寫入位址(b1)。
核心111在時脈週期CY3輸出位址信號(a1)及“L”的寫入致能信號。在下一個時脈週期CY4，DOSRAM120驅動局部陣列A等來讀出位址(a1)的資料(a1)。所讀出的資料(a1)在執行過讀出工作的相同時脈週期CY4中，經過匯流排110被輸入到核心111。
在時脈週期CY3及CY4，核心111向局部陣列A連續地要求讀出。
核心111在時脈週期CY3輸出位址信號(a1)及“L”的寫入致能信號，在下一個時脈週期CY4輸出位址信號(a2)及“L”的寫入致能信號。在時脈週期CY4，位址信號(a1)、“L”的寫入致能信號及“H”的晶片致能信號被輸入到DOSRAM120，在時脈週期CY5，位址信號(a2)、“L”的寫入致能信號及“H”的晶片致能信號被輸入到DOSRAM120。
在時脈週期CY4，DOSRAM120讀出位址(a1)的資料(a1)。所讀出的資料(a1)在時脈週期CY4經過匯流排110被輸入到核心111。在時脈週期CY5，DOSRAM120進行資料恢復工作，亦即驅動局部陣列A來將資料(a1)返回到位址(a1)。因此，在時脈週 期CY5，不能將資料(a2)寫入位址(a1)。
因此，在2個時脈週期期間連續地有讀出存取且被輸入的兩個位址信號指定同一局部陣列142的情況下，DOSRAM120的控制部131發出待機信號。是否滿足前者的條件可以由晶片致能信號及寫入致能信號的邏輯運算決定。
參照圖5對控制部131的結構範例及工作範例進行說明。控制部131包括暫存器部150及邏輯部155。暫存器部150具有儲存輸入信號(晶片致能信號、位址信號及寫入致能信號)的功能。暫存器部150包括暫存器152A、152B、153A、153B、154A、154B。
暫存器152A、152B為晶片致能信號用暫存器。兩個暫存器中的一個儲存在當前時脈週期接收的晶片致能信號，另一個儲存在上一個時脈週期接收的晶片致能信號。為了實現上述工作，例如，可以採用如下結構：藉由在每隔1時脈週期交替使暫存器152A及暫存器152B處於活動狀態，來使暫存器152A及暫存器152B交替從匯流排110接收晶片致能信號。另外，也可以採用如下結構：在每隔1時脈週期暫存器152A從匯流排110接收晶片致能信號且將所保持的資料發送到暫存器152B，暫存器152B保持從暫存器152A發送的信號。在後者的結構範例中，暫存器152A儲存當前時脈週期的晶片致能信號，暫存器152B儲存上一個時脈週期的晶片致能信號。
暫存器153A、153B為寫入致能信號用暫存 器，暫存器154A、154B為位址信號用暫存器。暫存器153A、153B及暫存器154A、154B具有與暫存器152A、152B同樣的功能。
邏輯部155根據暫存器部150所保持的資料產生待機信號。在該例子中，在暫存器152A、152B的資料都是“1”，暫存器152A、152B的資料都是“0”，並且暫存器154A、154B的位址資料指定同一局部陣列142的情況下，邏輯部155產生待機信號。在此，待機信號變為“L”。在暫存器部150所保持的資料不滿足這些條件的情況下，邏輯部155將“H”的待機信號輸出到匯流排110。在圖6的例子中，在時脈週期CY5，“L”的待機信號被輸出到匯流排110，在時脈週期CY6，“H”的待機信號被輸出到匯流排110。
邏輯部155產生延遲待機信號(Wait_D)。延遲待機信號用作控制部131的內部信號。控制部131根據晶片致能信號、位址信號、寫入致能信號及延遲待機信號產生列電路133及行電路134的控制信號。在圖6的例子中，延遲待機信號為使待機信號延遲1時脈週期的信號。
核心111在待機信號為“L”時待機(暫停)向記憶部112的存取要求的發出。在時脈週期CY6，由於時脈上升時的待機信號為“L”，因此核心111不執行向位址(c1)的寫入要求，執行與時脈週期CY5同樣的處理。
DOSRAM120的控制部131在延遲待機信號為 “L”時使用暫存器部150所儲存的上一個時脈週期的位址信號、晶片致能信號及寫入致能信號產生列電路133及行電路134的控制信號。因此，在DOSRAM120中，在時脈週期CY6，進行讀出位址(a2)的資料(a2)的工作，在時脈週期CY7，進行將資料(a2)返回到位址(a2)的恢復工作及讀出位址(b2)的資料(b2)的工作。
核心111在時脈週期CY7輸出位址信號(c1)及“H”的寫入致能信號，在下一個時脈週期CY8，輸出位址信號(c2)及“H”的寫入致能信號。在DOSRAM120中，在時脈週期CY8，將資料(c1)寫入位址(c1)，在時脈週期CY9，將資料(c2)寫入位址(c2)。
在DOSRAM120中，藉由電容元件CS1的充放電進行資料改寫，因此原則上對可改寫次數沒有限制，並且能夠以低能量進行資料的改寫和讀出。記憶單元30的電路結構簡單，所以容易實現大容量化。另外，更新工作的頻率較低。就是說，藉由安裝DOSRAM120，可以提供記憶部112的容量大且功耗低的MCU100。然而，DOSRAM120的記憶單元30的電路結構簡單，所以OS電晶體(電晶體MW1)的電特性對DOSRAM120的作為記憶體模組的性能造成很大的影響。
OS電晶體的通態電流(on-state current)比Si電晶體小。因此，有DOSRAM120的資料的寫入速度及讀出速度比由Si電晶體構成的DRAM慢的問題。藉由使 DOSRAM120進行管線工作，可以提高DOSRAM120的處理量，而且可以提高MCU100的性能。
DOSRAM120的管線數相當於局部陣列142的個數。在DOSRAM120中，每位元線的記憶單元數(Nmc/BL)可以小於DRAM，因此在字線及位元線的個數在DOSRAM與DRAM之間相同的情況下，DOSRAM120的局部陣列142的個數可以更多。DOSRAM120的Nmc/BL小是因為DOSRAM120的記憶單元30由OS電晶體構成，換言之，局部陣列142可以由感測放大器陣列145與局部單元陣列143的疊層構成。另外，由於Nmc/BL小，所以可以縮短位元線的長度，其結果是，可以降低位元線容量，而可以降低記憶單元30的電容器CS1的容量。因此，可以實現DOSRAM120的高速化。
例如，DOSRAM120的Nmc/BL可以為大於或等於2且小於或等於128。Nmc/BL較佳為2X(X較佳為2至7的整數，更佳為3至6的整數)。從大容量化、位元線的處理量及控制性等的觀點來看，Nmc/BL較佳為8(23)、16(24)或者32(25)。當然，也可以設計Nmc/BL為8、16或者32的DRAM，但是每位元成本也增加，從產品化的觀點來看不切實際。相對於此，DOSRAM120可以在降低每位元成本的同時減小Nmc/BL。
在DOSRAM120的管線工作中，在從同一局 部陣列142連續地讀出資料時會發生例外處理。因此，局部陣列142越多，例外處理的發生率越低。因為DOSRAM120可以容易的降低Nmc/BL，所以容易藉由增加局部陣列142來降低例外處理的發生率。
另外，即使在發生例外處理的情況下，藉由使DOSRAM120發出待機信號，可以在有關記憶部112的處理中減少核心111處於暫停狀態的時脈週期數量，而且容易重設核心111的處理。
如上所述，本實施方式是藉由有效地應用DOSRAM的電路結構來實現的。藉由DOSRAM的管線工作，可以有效地提高DOSRAM的處理量。因此，藉由將DOSRAM安裝在MCU中，可以在維持處理器核心的性能的同時實現記憶部的大容量化及低功耗化。
實施方式2
在本實施方式中，對DOSRAM的更具體的結構範例及工作範例進行說明。
《DOSRAM的結構範例》
圖8為示出DOSRAM的結構範例的方塊圖。DOSRAM300包括控制部310、列電路314、行電路315及記憶單元區塊320。列電路314包括解碼器331、字線驅動器332、行選擇器333及感測放大器驅動器334。行電路315包括全域感測放大器區塊336及輸入輸出 (I/O)電路337。
DOSRAM300與DOSRAM120同樣地具有階層式位元線結構。記憶單元區塊320包括多個局部陣列322及多個全域位元線。局部陣列322包括多個記憶單元、多個位元線及多個字線。為了容易理解DOSRAM300的結構及工作，DOSRAM300的規格如下設定。
資料信號的位元寬為32。記憶單元的排列為折疊式位元線型。局部陣列322的個數為16。每個局部陣列322的字線及位元線的個數分別為8及256。每個位元線的記憶單元的個數為4。
DOSRAM300接收信號CLK、CE、GW、BW[3：0]、ADDR[10：2]及資料信號WDA[31：0]且輸出信號WAIT及資料信號RDA[31：0]。信號CLK為時脈信號。信號CE為晶片致能信號，信號GW為寫入致能信號，信號BW[3：0]為位元組寫入致能信號，信號ADDR[10：2]為位址信號。信號WAIT為待機信號。資料信號WDA[31：0]為寫入資料信號，資料信號RDA[31：0]為讀出資料信號。
在DOSRAM300中，信號GW對應於上述實施方式1的寫入致能信號。DOSRAM300根據信號CE、GW及ADDR[10：2]發出信號WAIT。
在DOSRAM300中，根據需要可以適當地取捨各電路、各信號及各電壓。或者，可以追加其他的電路或其他的信號。另外，DOSRAM300的輸入信號及輸出信 號的結構(例如，位元長)根據DOSRAM300的工作及記憶單元區塊320的結構等設定。
(控制部310)
控制部310為具有控制DOSRAM300的全面工作的功能的邏輯電路。控制部310具有根據信號CE、GW及ADDR[10：2]產生信號WAIT的功能。另外，控制部310具有藉由對信號CE、GW及BW[3：0]進行邏輯運算來決定工作的功能以及產生列電路314及行電路315的控制信號以執行決定了的工作的功能。
參照圖7至圖9對列電路314、行電路315及記憶單元區塊320的結構範例進行說明。圖7為說明DOSRAM300的階層式位元線結構的方塊圖。
(記憶單元區塊320)
記憶單元區塊320包括記憶單元陣列340、感測放大器區塊343、32個全域位元線GBLL及32個全域位元線GBLR。記憶單元陣列340層疊於感測放大器區塊343上，全域位元線GBLL及GBLR層疊於記憶單元陣列340上。
記憶單元陣列340包括局部單元陣列341<0>至341<15>。局部單元陣列341<j>(j為0至15的整數)包括8個字線WL、128個位元線BLL、128個位元線BLR及256×4個記憶單元40。
感測放大器區塊343包括感測放大器陣列344<0>至344<15>，感測放大器陣列344<j>包括局部感測放大器陣列345<j>及MUX346<j>。
局部感測放大器陣列345<j>包括128個感測放大器55。感測放大器55<h>(h為0至127的整數)與位元線對(BLL<h>、BLR<h>)電連接。感測放大器55<h>具有放大位元線對(BLL<h>、BLR<h>)的電位差的功能及保持該電位差的功能。
MUX346<j>包括32個選擇器56。選擇器56<i>(i為0至31的整數)與全域位元線對(GBLL<i>、GBLR<i>)及四個位元線對(BLL<4i>、BLR<4i>)至(BLL<4i+3>、BLR<4i+3>)電連接。選擇器56<i>選擇四個位元線對(BLL<4i>、BLR<4i>)-(BLL<4i+3>、BLR<4i+3>)之一並使所選擇的位元線對(BLL、BLR)與全域位元線對(GBLL<i>、GBLR<i>)導通的功能。
(列電路314)
列電路314具有驅動記憶單元區塊320的功能。更明確而言，具有選擇存取目標的記憶單元的功能、驅動感測放大器的功能及控制行電路315與記憶單元區塊320之間的資料信號的輸入及輸出的功能。
解碼器331具有對信號ADDR[10：2]進行解碼的功能。字線驅動器332、行選擇器333及感測放大器驅動器334根據來自控制部310及解碼器331的信號產生 信號。
字線驅動器332產生用來選擇存取目標列的字線WL的選擇信號。
行選擇器333為用來驅動MUX346<0>至346<15>的電路，產生信號CSEL[63：0]。信號CSEL[63：0]具有選擇存取目標行的位元線對(BLL、BLR)的功能。信號CSEL[63：0]被輸出到感測放大器區塊343。
感測放大器驅動器334為用來驅動局部感測放大器陣列345<0>至345<15>的電路。感測放大器驅動器334產生信號PRE、EQ[15：0]、ACT[15：0]及NLAT[15：0]。這些信號被輸出到感測放大器區塊343。
(行電路315)
行電路315具有控制資料信號WDA[31：0]的輸入的功能及控制資料信號RDA[31：0]的輸出的功能。對行電路315從控制部310輸入信號GEQ、GLATE、GRE及GWE。
全域感測放大器區塊336包括32個全域感測放大器57。全域感測放大器57<i>與全域位元線對(GBLL<i>、GBLR<i>)電連接。全域感測放大器57<i>具有放大全域位元線對(GBLL<i>、GBLR<i>)之間的電位差的功能及保持該電位差的功能。輸入輸出電路337對全域位元線GBLL<i>、GBLR<i>進行資料的寫入及讀出。
輸入輸出電路337具有從資料信號WDA[31： 0]產生32位元的互補資料信號的功能、將32位元互補資料信號寫入32個全域位元線對(GBLL、GBLR)的功能、從32個全域位元線對(GBLL、GBLR)讀出32位元的互補資料信號的功能及從所讀出的32位元的互補資料信號產生資料信號RDA[31：0]的功能。在此，將寫入到32個全域位元線對(GBLL、GBLR)的32位元互補資料信號稱為資料信號DI[31：0]、DIB[31：0]，將從32個全域位元線對(GBLL、GBLR)讀出的32位元互補資料信號稱為資料信號DO[31：0]、DOB[31：0]。
參照圖9對記憶單元區塊320及行電路315的電路結構範例進行說明。圖9示出作為局部陣列322<j>及行電路315的構成單位的電路。
(局部單元陣列341)
局部單元陣列341<j>的構成單位為8個字線WL<0>至WL<7>、四個位元線對(BLL<4i>、BLR<4i>)至(BLL<4i+3>、BLR<4i+3>)及64(8×8)個記憶單元40。記憶單元40具有與記憶單元31同樣的電路結構，包括電晶體MW4及電容器CS4。電晶體MW4的背閘極與供應電位Vbg的佈線電連接。電容器CS4的端子與供應接地電位(以下，稱為“電位GND”)的佈線電連接。
(局部感測放大器陣列345)
對局部感測放大器陣列345<j>經過緩衝器71A至 71D輸入信號ACT[j]、NLAT[j]、EQ[j]及PRE。在局部感測放大器陣列345<j>中，對應於四個位元線對(BLL<4i>、BLR<4i>)至(BLL<4i+3>、BLR<4i+3>)設置有感測放大器55<4i>至55<4i+3>。
感測放大器55<4i>包括電晶體TN1至TN5、TP1及TP2。電晶體TN1、TN2、TP1及TP2構成閂鎖型感測放大器(以下，稱為感測放大器55a)。感測放大器55a進行位元線對(BLL<4i>、BLR<4i>)的電位差的放大及保持。信號ACT[j]及NLAT[j]為用來對感測放大器55a供應電源電位的信號。
電晶體TN3至TN5構成等化器55c。對等化器55c經過緩衝器71C輸入信號EQ，經過緩衝器71D輸入信號PRE。等化器55c具有使位元線對(BLL<4i>、BLR<4i>)的電位平滑化的功能及對該位元線對(BLL<4i>、BLR<4i>)進行預充電的功能。信號EQ為平滑化及預充電的控制信號，信號PRE為用來對位元線對(BLL、BLR)供應預充電電位的信號。
感測放大器55<4i+1>至55<4i+3>也與感測放大器55<4i>同樣的電路結構及同樣的功能。
(MUX346)
對MUX346<j>經過緩衝器71E至71H輸入信號CSEL[4j+3：4j]。MUX346<j>包括選擇器56<0>至56<31>。選擇器56<i>與四個位元線對(BLL<4i>、BLR<4i>)至 (BLL<4i+3>、BLR<4i+3>)及一個全域位元線對(GBLL<i>、GBLR<i>)電連接。
選擇器56<i>為由電晶體TN6至TN13構成的傳輸電晶體邏輯電路。信號CSEL[4j]被輸入到電晶體TN6、TN7，信號CSEL[4j+1]被輸入到電晶體TN8、TN9，信號CSEL[4j+2]被輸入到電晶體TN10、TN11，信號CSEL[4j+3]被輸入到電晶體TN12、TN13。
選擇器56<i>具有根據信號CSEL[4j+3：4j]從上述四個位元線對中的一個位元線對與全域位元線對(GBLL<i>、GBLR<i>)導通的功能。
(全域感測放大器區塊336)
對全域感測放大器區塊336經過緩衝器72A輸入信號GEQ，經過OR電路73輸入信號GLATE、GWE。將OR電路73的輸出信號稱為信號GLAT。全域位元線對(GBLL<i>、GBLR<i>)與全域感測放大器57<i>電連接。全域感測放大器57<i>包括感測放大器57a及等化器57c。
等化器57c包括電晶體TP20。等化器55c具有使全域位元線對(GBLL<i>、GBLR<i>)的電位平滑化的功能。信號GEQ為等化器57c的控制信號。
感測放大器57a包括電晶體TN21至TN23、TP21、TP22。感測放大器57a與供應電位Vpre的佈線及供應電位GND的佈線電連接。電晶體TN23被用作控制 電位GND的供應的功率開關。信號GLAT為用來使感測放大器57a處於活動狀態的信號。
(輸入輸出電路337)
對輸入輸出電路337經過緩衝器72B輸入信號GWE，經過緩衝器72C輸入信號GRE。信號GWE具有控制向32個全域位元線對(GBLL、GBLR)的資料信號DI[31：0]、DIB[31：0]的寫入的功能。信號GRE具有控制來自32個全域位元線對(GBLL、GBLR)的資料信號DO[31：0]、DOB[31：0]的讀出的功能。
在輸入輸出電路337中設置有輸入緩衝器60<i>及輸出緩衝器61<i>。輸入緩衝器60<i>包括電晶體TN25、TN26、緩衝器60L、60R。輸入緩衝器60<i>具有根據信號GWE將資料信號DI[i]、DIB[i]輸入全域位元線GBLL<i>、GBLR<i>的功能。輸出緩衝器61<i>包括緩衝器61L、61R。輸出緩衝器61<i>具有根據信號GRE將全域位元線GBLL<i>、GBLR<i>的電位作為資料信號DO[i]、DOB[i]輸出的功能。
(局部陣列的其他的結構範例)
DOSRAM300的記憶單元的排列為折疊位元線型，但是也可以為開放位元線型。圖12示出開放位元線型的局部陣列的結構範例。圖12所示的局部陣列360包括感測放大器陣列344及局部單元陣列361。局部單元陣列361 層疊於感測放大器陣列344上。局部單元陣列361也與局部單元陣列341同樣地包括8個字線WL及128個位元線對(BLL、BLR)，每位元線的記憶單元數也是4。
《DOSRAM的工作範例》
控制部310藉由對信號CE、GW、BW[3：0]進行邏輯運算來決定DOSRAM300的工作。表1示出用來設定DOSRAM300的工作的真值表。DOSRAM300的工作有待機、讀出、寫入(位元組寫入、半字寫入、全字寫入)及更新。注意，1個字的位寬為32位。
Figure 106115345-A0202-12-0034-1
接著，參照圖10及圖11所示的時序圖對DOSRAM300的工作範例進行說明。圖10及圖11為對局部陣列322<0>進行的讀出工作及寫入工作。以與字線WL<0>及位元線BLL<1>電連接的記憶單元40(以下，稱為“記憶單元40<0，1>”)為典型例子說明對記憶單元進行的資料的讀出及寫入工作。在圖10及圖11中，t0等表 示時刻。位址(a00)為指定局部陣列322<0>的地址。
<讀出>
在讀出工作中，信號CE為1’b1，信號GW為1’b0，信號BW[3：0]為4’b0000(參照表1)。
在時刻t0，由於信號NLAT[0]為“H”且信號ACT[0]為“L”，因此局部感測放大器陣列345<0>處於非活動狀態。
在時刻t1，由於信號GEQ、GLATE從“H”轉換為“L”，因此在全域感測放大器區塊336中，32個全域位元線對(GBLL、GBLR)的電位被平滑化。
另外，在時刻t1，信號EQ[0]從“L”轉換為“H”。當“H”的信號EQ[0]被輸入時，局部感測放大器陣列345<0>對局部單元陣列341<0>的所有的位元線對(BLL、BLR)進行預充電及電位的平滑化。在此，電位Vpre作為信號PRE被輸入到局部感測放大器陣列345<0>。當信號EQ成為“L”時，這些位元線對(BLL、BLR)的預充電就結束。
接著，選擇資料讀出目標列。在此，僅對局部單元陣列341<0>的字線WL<0>輸入“H”的信號。與字線WL<0>電連接的128個記憶單元40所保持的資料都被寫入到位元線BLL<0>至BLL<127>。在此，記憶單元40<0，1>儲存資料“0”。因此，當字線WL<0>成為“H”時，位元線BLL<1>的電位下降。
接著，當信號NLAT[0]成為“L”且信號ACT[0]成為“H”時，局部感測放大器陣列345<0>成為活動狀態。感測放大器55<1>使位元線BLL<1>的電位成為“L”，位元線BLR<1>的電位成為“H”。
接著，利用MUX346<0>使32個全域位元線對(GBLL、GBLR)與讀出目標行的32個位元線對(BLL、BLR)導通。對MUX346<0>輸入信號CSEL[0]至CSEL[3]。其中，僅信號CSEL[1]在時刻t2從“L”轉換為“H”。因此，位元線對(BLL<4i+1>、BLR<4i+1>)與全域位元線對(GBLL<i>、GBLR<i>)導通。
另外，與MUX346<0>的工作聯動地使全域感測放大器區塊336處於活動狀態。首先，在時刻t2信號GEQ成為“H”，32個全域位元線對(GBLL、GBLR)的電位的平滑化結束。接著，使信號GLATE成為“H”來使全域感測放大器區塊336處於活動狀態。全域感測放大器57<0>使GBLL<0>成為“L”，GBLR<0>成為“H”。
在信號GLATE為“H”期間，對輸入輸出電路337輸入“H”的信號GRE。輸入輸出電路337的輸出緩衝器61<0>至61<31>將32個全域位元線GBLL及32個全域位元線GBLR的電位分別作為資料信號DO[31：0]、DOB[31：0]輸出。
與使信號GRE成為“L”的工作聯動地使局部單元陣列341<0>的字線WL<0>處於非選擇狀態。在使字線WL<0>成為非選擇狀態之後，將信號CSEL[1]設定為 “L”，將信號NLAT[0]設定為“H”，將信號ACT[0]設定為“L”。由此，32個全域位元線對(GBLL、GBLR)與讀出目標行的32個位元線對(BLL、BLR)變得非導通，感測放大器陣列344<0>成為非活動狀態。
藉由上述步驟，局部陣列322<0>的讀出工作結束。在下一個時脈週期，進行局部陣列322<0>的恢復工作。在局部陣列322<0>進行恢復工作的時脈週期，可以進行局部陣列322<1>至322<15>中的任一個的讀出工作或寫入工作。當在該時脈週期也有向局部陣列322<0>的存取要求時，控制部310產生信號WAIT。
<寫入>
參照圖11說明對記憶單元40<0，1>寫入資料“0”的工作。在寫入工作中，信號CE為1’b1，信號GW為1’b1，信號BW[3：0]為4’b1111(參照表1)。
時刻t0至時刻t2的工作與讀出工作同樣。不同之處在於在時刻t2將信號GWE從“L”轉換為“H”。當信號GWE成為“H”時，資料信號DI[31：0]、DIB[31：0]被寫入到32個全域位元線對(GBLL、GBLR)。再者，由於信號GLAT成為“H”，因此全域感測放大器區塊336放大32個全域位元線對(GBLL、GBLR)的電位差。在此，對全域位元線GBLL<0>寫入資料“0”。因此，在時刻t2，全域位元線GBLL<0>的電位下降而成為“L”。位元線BLL<1>的電位也與此聯動地下降而成為“L”。在信號 GWE為“H”期間，由於字線WL<0>處於選擇狀態，因此資料“0”被寫入到記憶單元40<0，1>。
時刻t3至t4的工作與讀出工作同樣。不同之處在於在使字線WL<0>成為非選擇狀態之後將信號GWE設定為“L”。藉由上述步驟，寫入工作結束。
實施方式3
在本實施方式中，作為半導體裝置的範例，對IC晶片、電子構件及電子裝置等進行說明。
<電子構件的製造方法範例>
圖13A是示出電子構件的製造方法範例的流程圖。電子構件也被稱為半導體封裝或IC用封裝等。該電子構件根據端子取出方向以及端子的形狀具有多個不同規格和名稱。在本實施方式中，說明此電子構件的範例。
藉由組裝製程(後製程)，在印刷電路板上集成多個能夠裝卸的構件，可以形成由電晶體構成的半導體裝置。後製程可以藉由進行圖13A所示的各製程完成。首先，在前製程中，在半導體晶圓(例如，矽晶圓)上形成本發明的一個實施方式的半導體裝置等。
在後製程中，首先，進行對半導體晶圓的背面(沒有形成半導體裝置等的面)進行研磨的“背面研磨製程”(步驟ST71)。藉由研磨減薄半導體晶圓，實現電子構件的小型化。圖13B是示出步驟ST71之後的半導體 晶圓的一個例子的俯視圖。圖13C是圖13B的部分放大圖。圖13B所示的半導體晶圓7100設置有多個電路區域7102。電路區域7102設置有本發明的實施方式的半導體裝置(例如，MCU或記憶體裝置等)。在步驟ST71之後，進行將半導體晶圓分為多個晶片的“切割製程”(步驟ST72)。
多個電路區域7102的每一個都被分離區域7104圍繞。分離線(也稱為“切割線”)7106位於與分離區域7104重疊的位置上。在切割製程中，藉由沿著分離線7106切割半導體晶圓7100，從半導體晶圓7100切割出包括電路區域7102的晶片7110。圖13D示出晶片7110的放大圖。
接著，進行拾取分離後的晶片7110並將其接合於引線框架上的“晶片接合(die bonding)製程”(步驟ST73)。晶片接合製程中的晶片7110與引線框架的接合方法可以選擇適合產品的方法，例如，使用樹脂或膠帶進行接合的方法。另外，也可以將晶片7110接合於插入物(interposer)基板，而不接合於引線框架。
接著，進行將引線框架的引線與晶片7110上的電極藉由金屬細線(wire)電連接的“打線接合(wire bonding)製程”(步驟ST74)。作為金屬細線可以使用銀線或金線等。打線接合例如可以使用球焊(ball bonding)或楔焊(wedge bonding)進行。對打線接合後的晶片7110進行由環氧樹脂等密封的“模塑(molding)製程”( 步驟ST75)。
接著，進行對引線框架的引線進行電鍍處理的“引線電鍍處理”(步驟ST76)。進行對引線進行切斷及成型加工的“成型製程”(步驟ST77)。進行對封裝表面實施印字處理(marking)的“印字製程”(步驟ST78)。然後，藉由進行檢驗外觀形狀的優劣或工作故障的有無等的檢驗步驟(步驟ST79)完成電子構件。
圖13E示出完成的電子構件的立體示意圖。在圖13E中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的立體示意圖。圖13E所示的電子構件7000包括引線7001及晶片7110。電子構件7000可以包括多個晶片7110。
電子構件7000例如安裝於印刷電路板7002上。藉由組合多個這樣的電子構件7000並使其在印刷電路板7002上彼此電連接，完成安裝有電子構件的基板(安裝基板7004)。安裝基板7004用於電子裝置等。
電子構件7000能夠用作如下各種領域的電子裝置的電子構件(IC晶片)：數位信號處理、軟體定義之無線電(software-defined radio systems)、航空電子(如通訊設備、導航系統、自動駕駛系統(autopilot systems)、飛行管理系統等使用於航空器的電子裝置)、ASIC原型(ASIC prototyping)、醫學影像處理、語音辨識、加密、生物資訊學(bioinformatics)、機械裝置的仿真器及無線電天文學中的電波望遠鏡等。作為這種電子 裝置，可以舉出拍攝裝置(視頻攝影機、數位相機等)、顯示裝置、個人電腦(PC)、行動電話、包括可攜式的遊戲機、可攜式資訊終端(智慧手機或平板資訊終端等)、電子書閱讀器終端、可穿戴資訊終端(時脈式、頭戴式、護目鏡型、眼鏡型、袖章型、手鐲型、項鍊型等)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機以及家庭用電器產品等。
參照圖14A至圖14F對電子裝置的結構範例進行說明。較佳為將包括觸控感測器的觸控面板裝置用於圖14A等的電子裝置的顯示部。藉由使用觸控面板裝置，該顯示部可以被用作電子裝置的輸入部。
圖14A所示的資訊終端2010包括安裝在外殼2011中的顯示部2012、操作按鈕2013、外部連接埠2014、揚聲器2015、麥克風2016。在此，顯示部2012的顯示區域是彎曲的。資訊終端2010是用電池驅動的可攜式資訊終端，可以被用作平板資訊終端或智慧手機。資訊終端2010具有電話、電子郵件、筆記本、上網、音樂播放等功能。藉由用手指等觸摸顯示部2012可以輸入資訊。藉由用手指等觸摸顯示部2012，可以進行打電話、輸入文字、顯示部2012的螢幕切換工作等各種操作。還可以藉由從麥克風2016輸入聲音，進行資訊終端2010的操作。藉由操作操作按鈕2013，可以進行電源的導通/關閉工作、顯示部2012的螢幕切換工作等各種操作。
圖14B所示的筆記本型PC(個人電腦)2050包括外殼2051、顯示部2052、鍵盤2053、指向裝置2054。藉由顯示部2052的觸摸操作，可以操作筆記本型PC2050。
圖14C所示的攝影機2070包括外殼2071、顯示部2072、外殼2073、操作鍵2074、透鏡2075、連接部2076。顯示部2072設置在外殼2071中，操作鍵2074及透鏡2075設置在外殼2073中。外殼2071和外殼2073由連接部2076連接，由連接部2076可以改變外殼2071和外殼2073之間的角度。可以採用根據連接部2076處的外殼2071和外殼2073之間的角度切換顯示部2072的影像的結構。藉由顯示部2072的觸摸操作，可以進行錄影的開始及停止的操作、放大倍率的調整、攝像範圍的改變等各種操作。
圖14D所示的可攜式遊戲機2110包括外殼2111、顯示部2112、揚聲器2113、LED燈2114、操作鍵按鈕2115、連接端子2116、照相機2117、麥克風2118、記錄媒體讀取部2119。
圖14E所示的電冷藏冷凍箱2150包括外殼2151、冷藏室門2152及冷凍室門2153等。
圖14F所示的汽車2170包括車體2171、車輪2172、儀表板2173及燈2174等。實施方式1的MCU被用作汽車2170的各種處理器。
實施方式4
在本實施方式中，說明氧化物半導體電晶體。
《OS電晶體的結構範例1》
圖15A是示出OS電晶體的結構範例的俯視圖。圖15B是圖15A的X1-X2線之間的剖面圖，圖15C是圖15A的Y1-Y2線之間的剖面圖。在某些情況下，將X1-X2線的方向稱為通道長度方向，將Y1-Y2線的方向稱為通道寬度方向。圖15B是示出OS電晶體在通道長度方向上的剖面結構，圖15C是示出OS電晶體在通道寬度方向上的剖面結構。為了明確地示出裝置結構，在圖15A中省略部分組件。
OS電晶體501形成在絕緣表面上。在此，OS電晶體501形成在絕緣層521上。OS電晶體501被絕緣層528及529覆蓋。OS電晶體501包括絕緣層522至527、530、金屬氧化物層511至513以及導電層550至553。
圖式中的絕緣層、金屬氧化物層、導電體等可以為單層或疊層結構。這些層可以藉由使用濺射法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、CVD法、原子層沉積(ALD)法等各種成膜方法形成。CVD法包括電漿CVD法、熱CVD法、有機金屬CVD法等。
將金屬氧化物層511至513總稱為氧化物層 510。如圖15B和圖15C所示，氧化物層510包括依次層疊有金屬氧化物層511、金屬氧化物層512及金屬氧化物層513的部分。在OS電晶體501導通時，通道主要形成在氧化物層510的金屬氧化物層512中。
OS電晶體501的閘極電極由導電層550構成，作用為OS電晶體501的源極電極或汲極電極的一對電極藉由導電層551、552構成，OS電晶體501的背閘極電極藉由導電層553構成。導電層553包括導電層553a、553b。OS電晶體501也可以不包括背閘極電極。上述說明也適用於之後敘述的OS電晶體502。
閘極(前閘極)一側上的閘極絕緣層由絕緣層527構成，背閘極一側的閘極絕緣層藉由絕緣層524至526的疊層構成。絕緣層528是層間絕緣層。絕緣層529是障壁層。
金屬氧化物層513覆蓋包括金屬氧化物層511、512以及導電層551、552的疊層體。絕緣層527覆蓋金屬氧化物層513。導電層551、552具有隔著金屬氧化物層513及絕緣層527與導電層550重疊的區域。
作為用於導電層550至553的導電材料範例，包括如下材料：以摻雜有磷等雜質元素的多晶矽為代表的半導體；鎳矽化物等矽化物；鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬或以上述金屬為成分的金屬氮化物(氮化鉭、氮化鈦、氮化鉬、氮化鎢)等。此外，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的 銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等導電材料。
例如，導電層550為氮化鉭或鉭的單層。或者，在導電層550為兩層結構或三層結構時，可以採用如下組合：(鋁、鈦)；(氮化鈦、鈦)；(氮化鈦、鎢)；(氮化鉭、鎢)；(氮化鎢、鎢)；(鈦、鋁、鈦)；(氮化鈦、鋁、鈦)；(氮化鈦、鋁、氮化鈦)。其中前者構成絕緣層527一側的層。
導電層551及導電層552具有相同的層結構。例如，在導電層551為單層時，可以使用鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢等的金屬或以這些金屬為主要成分的合金。在導電層551為兩層結構或三層結構時，可以採用如下組合：鈦與鋁；鎢與鋁；鎢與銅；銅-鎂-鋁合金與銅；鈦與銅；鈦或氮化鈦、鋁或銅、鈦或氮化鈦；鉬或氮化鉬、鋁或銅、鉬或氮化鉬。其中前者構成絕緣層527一側上的層。
例如，較佳的是，導電層553a為對氫具有阻擋性的導電層(例如，氮化鉭層)，導電層553b為其導電率比導電層553a高的導電層(例如，鎢層)。藉由採用該結構，導電層553具有佈線的功能以及抑制氫擴散到氧化物層510的功能。
作為用於絕緣層521至530的絕緣材料範例，包括如下材料：氮化鋁、氧化鋁、氮氧化鋁、氧氮化 鋁、氧化鎂、氮化矽、氧化矽、氮氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、矽酸鋁等。絕緣層521至530由包括這些絕緣材料的單層或疊層結構構成。構成絕緣層521至530的層可以包含多種絕緣材料。
在本說明書等中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。
為了抑制氧化物層510中的氧缺陷的增加，絕緣層526至528較佳為包含氧的絕緣層。絕緣層526至528中的至少一個較佳為使用藉由加熱釋放氧的絕緣膜(以下稱為“包含過量氧的絕緣膜”)形成。藉由從包含過量氧的絕緣膜向氧化物層510供應氧，可以填補氧化物層510中的氧缺陷。由此，可以提高OS電晶體501的可靠性及電特性。
包含過量氧的絕緣膜為在利用熱脫附譜分析法(Thermal Desorption Spectroscopy，TDS)時膜表面溫度為100℃以上且700℃以下或100℃以上且500℃以下的範圍內的氧分子的釋放量為1.0×1018[分子/cm3]以上的膜。氧分子的釋放量較佳為3.0×1020[分子/cm3]以上。
包含過剩氧的絕緣膜可以藉由進行對絕緣膜添加氧的處理來形成。作為氧添加處理，可以使用氧氛圍下的加熱處理、離子植入法、離子摻雜法、電漿浸沒離子佈植技術或電漿處理等。作為用來添加氧的氣體，可以使 用16O2或18O2等氧氣體、一氧化二氮氣體或臭氧氣體等。
為了防止氧化物層510中的氫濃度增加，較佳為降低絕緣層521至529中的氫濃度。尤其是，較佳為降低絕緣層523至528中的氫濃度。明確而言，其氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。
為了防止氧化物層510中的氮濃度增加，較佳為降低絕緣層523至528中的氮濃度。明確而言，其氮濃度低於5×1019atoms/cm3，較佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
上述氫濃度和氮濃度是藉由二次離子質譜分析法(Secondary Ion Mass Spectrometry，SIMS)而測量的。
在OS電晶體501中，氧化物層510較佳為被對氧和氫具有阻擋性的絕緣層(以下稱為障壁層)包圍。藉由採用該結構，可以抑制氧從氧化物層510釋放出並可以抑制氫侵入到氧化物層510，由此可以提高OS電晶體501的可靠性及電特性。
例如，絕緣層529被用作障壁層，絕緣層521、522、524中的至少一個被用作障壁層。障壁層可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、氮化矽等的材料形成。另外，還可以在氧化物層510和導電層550之間設置障壁 層。或者，也可以設置對氧和氫具有阻擋性的金屬氧化物層作為金屬氧化物層513。
絕緣層530較佳為防止導電層550的氧化的障壁層。當絕緣層530對氧具有阻擋性時，可以抑制從絕緣層528等脫離的氧使導電層550氧化。例如，作為絕緣層530可以使用氧化鋁等金屬氧化物。
示出絕緣層521至530的結構範例。在該例子中，絕緣層521、522、525、529、530都被用作障壁層。絕緣層526至528是包含過剩氧的氧化物層。絕緣層521是氮化矽層，絕緣層522是氧化鋁層，絕緣層523是氧氮化矽層。背閘極一側的閘極絕緣層(524至526)是氧化矽、氧化鋁和氧化矽的疊層。前閘極一側的閘極絕緣層(527)是氧氮化矽層。層間絕緣層(528)是氧化矽層。絕緣層529、530是氧化鋁層。
(金屬氧化物層)
金屬氧化物層511至513的各厚度為3nm以上且500nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且60nm以下。
為了降低OS電晶體501的關態電流，金屬氧化物層512例如較佳為具有大能隙。金屬氧化物層512的能隙為2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
氧化物層510較佳為結晶性金屬氧化物層。 較佳的是，至少金屬氧化物層512為結晶性金屬氧化物層。由此，可以實現可靠性及電特性優異的OS電晶體501。
可以用於金屬氧化物層512的氧化物的典型例子是In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M為Al、Ga、Y或Sn)。金屬氧化物層512不侷限於包含銦的氧化物層。金屬氧化物層512例如可以使用Zn-Sn氧化物、Ga-Sn氧化物、Zn-Mg氧化物等形成。金屬氧化物層511、513也可以使用與金屬氧化物層512同樣的氧化物形成。金屬氧化物層511、513分別可以使用Ga氧化物形成。在此情況下，金屬氧化物層512較佳為包含Ga的金屬氧化物層。
當在金屬氧化物層512與金屬氧化物層511之間的介面形成有介面能階時，由於通道區還形成在介面附近的區域，因此OS電晶體501的臨界電壓發生變動。因此，金屬氧化物層511較佳為包含構成金屬氧化物層512的金屬元素中的至少一個作為其組件。由此，在金屬氧化物層512與金屬氧化物層511之間的介面就不容易形成介面能階，而可以降低OS電晶體501的臨界電壓等電特性的偏差。
金屬氧化物層513較佳為包含構成金屬氧化物層512的金屬元素中的至少一個作為其組件。由此，在金屬氧化物層512與金屬氧化物層513之間的介面不容易發生介面散射，且不容易阻礙載子的遷移，因此可以提高 OS電晶體501的場效移動率。
較佳的是，在金屬氧化物層511至513中，金屬氧化物層512具有最高的載子移動率。由此，可以在遠離絕緣層526、527的金屬氧化物層512中形成通道。
例如，In-M-Zn氧化物等包含In的金屬氧化物可以藉由提高In的含量來提高載子移動率。在In-M-Zn氧化物中，主要是重金屬的s軌域推動載子傳導，藉由增加銦含量可增加s軌域的重疊，由此銦含量多的氧化物的移動率比銦含量少的氧化物高。因此，藉由將銦含量多的氧化物用於氧化物半導體膜，可以提高載子移動率。
例如，使用In-Ga-Zn氧化物形成金屬氧化物層512，並且使用Ga氧化物形成金屬氧化物層511、513。例如，當使用In-M-Zn氧化物形成金屬氧化物層511至513時，在該三層中，金屬氧化物層511為In的含量最高的In-M-Zn氧化物層。當利用濺射法形成In-M-Zn氧化物時，藉由改變靶材中的金屬元素的原子數比，可以改變In含量。
例如，用來形成金屬氧化物層512的靶材的金屬元素的原子數比較佳為In：M：Zn=1：1：1、3：1：2或4：2：4.1。例如，用來形成金屬氧化物層511、513的靶材的金屬元素的原子數比較佳為In：M：Zn=1：3：2或1：3：4。使用In：M：Zn=4：2：4.1的靶材形成的In-M-Zn氧化物的原子數比大致為In：M：Zn=4：2：3。
為了對OS電晶體501賦予穩定的電特性，較 佳為降低氧化物層510中的雜質濃度。在金屬氧化物中，氫、氮、碳、矽以及除了主要成分以外的金屬元素都是雜質。例如，氫和氮引起施體能階的形成，導致載子密度增高。而矽和碳引起氧化物半導體中的雜質能階的形成。該雜質能階成為陷阱，可能會造成電晶體的電特性劣化。
圖15A至圖15C示出氧化物層510為三層結構的範例，但是本發明實施方式不侷限於此。氧化物層510例如可以為沒有金屬氧化物層511或金屬氧化物層513的兩層結構，也可以由金屬氧化物層511及金屬氧化物層512中的任一個層構成。或者是，氧化物層510也可以由四層以上的金屬氧化物層構成。
《OS電晶體的結構範例2》
圖16A至圖16C所示的OS電晶體502是OS電晶體501的修改範例。兩者的主要不同之處是閘極電極的結構。
在形成於絕緣層528中的開口中設置有金屬氧化物層513、絕緣層527及導電層550。也就是說，藉由利用絕緣層528的開口以自對準的方式形成閘極電極。因此，在OS電晶體502中，閘極電極(550)不具有隔著閘極絕緣層(527)與源極電極及汲極電極(551、552)重疊的區域。由此，可以降低閘極-源極之間的寄生電容及閘極-汲極之間的寄生電容，從而可以改善頻率特性。此外，由於可以利用絕緣層528的開口控制閘極電極 的寬度，所以能夠容易地製造短通道長度的OS電晶體。
《半導體裝置的結構範例》
參照圖17說明由OS電晶體及Si電晶體構成的半導體裝置的結構範例。
圖17是說明MCU100(圖1)的疊層結構的剖面圖。圖17示出MCU100所具備的DOSRAM120的主要部分(明確而言，局部陣列142的主要部分)。
MCU100包括層L10至L14的疊層。DOSRAM120的感測放大器陣列145設置在層L10及L11的疊層中，局部單元陣列143設置在層L12至L14中。在局部陣列142中設置有記憶單元31(圖2C)。
在層L10中設置有構成MCU100的Si電晶體。層L10包括佈線和插頭等。Si電晶體的活性層設置在單晶矽晶圓560中。圖17所示的電晶體MS1為感測放大器陣列145的電晶體。層L11包括佈線和插頭等。在層L10與層L11的疊層中設置有感測放大器陣列145等。
在層L12中，設置有OS電晶體、佈線(例如，字線)和插頭等。圖17所示的電晶體MW2的結構類似於OS電晶體501(圖16A至圖16C)。層L13為設置有DOSRAM120的儲存電容器(電容器CS1)的電容層。在層L13中也設置有使電容器CS1與電晶體MW2電連接的插頭等。在層L14中，佈線(例如，位元線BLL、BLR、全域位元線GBLL、GBLR)和插頭等。
本發明是根據於2016年5月20日向日本專利局申請的第2016-101535號日本專利申請案，其整體內容合併於此作為參考。
30‧‧‧記憶單元
33‧‧‧選擇器
34‧‧‧MUX(多工器)
35‧‧‧感測放大器
36‧‧‧全域感測放大器
136‧‧‧全域感測放大器區塊
137‧‧‧輸入輸出電路
142‧‧‧局部陣列
143‧‧‧局部單元陣列
145‧‧‧感測放大器陣列
BLL、BLR‧‧‧位元線
GBLL、GBLR‧‧‧全域位元線
WL‧‧‧字線

Claims (18)

  1. 一種半導體裝置，包含：處理器核心；記憶部；以及匯流排，其中，該處理器核心與該記憶部之間的信號及資料藉由該匯流排進行傳輸，其中，該記憶部包含第一記憶體，其中，該第一記憶體包含第一至第M0局部陣列，其中，M0是大於1的整數，其中，第j局部陣列包含第j感測放大器陣列及第j局部單元陣列，其中，j是1至M0的整數，該第j局部單元陣列設置在該第j感測放大器陣列上，其中，該第j局部單元陣列包含第一至第(M1×N)位元線對及多個記憶單元，其中，M1及N各是1以上的整數，其中，該多個記憶單元之一電連接到該第一至第(M1×N)位元線對中的任一位元線，其中，該多個記憶單元的每一個包含電容器及電晶體，其中，該電晶體控制該電容器的充放電，其中，該第j感測放大器陣列包含第一至第(M1×N )感測放大器，其中，第h位元線對電連接到第h感測放大器，其中，h是1至M1×N的整數，其中，當該第一記憶體在2個連續的時脈週期中從該處理器核心接收向該第j局部陣列寫入資料的要求時，該第一記憶體組構為產生待機信號，並且其中，該處理器核心組構為根據該待機信號，針對該記憶部的要求待命。
  2. 根據請求項1之半導體裝置，其中，該第一記憶體組構為根據該待機信號驅動該第一至第M0局部陣列。
  3. 根據請求項1之半導體裝置，其中，該第j局部單元陣列中的每一位元線的該多個記憶單元的數量是2x，並且其中，X是2至7的整數。
  4. 根據請求項1之半導體裝置，其中，該電晶體的通道形成區包含氧化物半導體。
  5. 根據請求項1之半導體裝置，其中，該第一記憶體包含第一至第M1全域位元線對、第一至第M1全域感測放大器、及多工器，其中，第i全域位元線對電連接到第i全域感測放大器，其中，i是1至M1的整數，並且其中，該多工器組構為從該第一至第(M1×N)位元 線對中選擇M1個位元線對，且建立該被選擇的M1個位元線對與該第一至第M1全域位元線對之間的電連續性。
  6. 根據請求項5之半導體裝置，其中，該第一至第M1全域位元線對設置在該第一至第M0局部陣列上。
  7. 根據請求項1之半導體裝置，其中，該記憶部包含SRAM、快閃記憶體、鐵電式RAM、磁阻式RAM、電阻式RAM和相變式RAM中的至少一個。
  8. 一種電子構件，包含：晶片；以及引線，其中，該引線電連接到該晶片，並且其中，在該晶片中設置有根據請求項1之半導體裝置。
  9. 一種電子裝置，包含：根據請求項8之電子構件；以及顯示部、觸控感測器、麥克風、揚聲器、操作鍵和外殼中的至少一個。
  10. 一種半導體裝置，包含：處理器核心；記憶部；以及匯流排，其中，該處理器核心與該記憶部之間的信號及資料藉由該匯流排進行傳輸， 其中，該記憶部包含第一記憶體，其中，該第一記憶體包含第一至第M0局部陣列，其中，M0是大於1的整數，其中，第j局部陣列包含第j感測放大器陣列及第j局部單元陣列，其中，j是1至M0的整數，該第j局部單元陣列設置在該第j感測放大器陣列上，其中，該第j局部單元陣列包含第一至第(M1×N)位元線對及多個記憶單元，其中，M1及N各是1以上的整數，其中，該多個記憶單元包含第一記憶單元及第二記憶單元，其中，該第一記憶單元及該第二記憶單元透過該第一至第(M1×N)位元線對之一電連接到該第j感測放大器陣列，其中，該多個記憶單元的每一個包含電容器及電晶體，其中，該電晶體控制該電容器的充放電，其中，該第j感測放大器陣列包含第一至第(M1×N)感測放大器，其中，第h位元線對電連接到第h感測放大器，其中，h是1至M1×N的整數，其中，當該第一記憶體在2個連續的時脈週期中從該 處理器核心接收向該第j局部陣列寫入資料的要求時，該第一記憶體組構為產生待機信號，並且其中，該處理器核心組構為根據該待機信號，針對該記憶部的要求待命。
  11. 根據請求項10之半導體裝置，其中，該第一記憶體組構為根據該待機信號驅動該第一至第M0局部陣列。
  12. 根據請求項10之半導體裝置，其中，該第j局部單元陣列中的每一位元線的該多個記憶單元的數量是2x，並且其中，X是2至7的整數。
  13. 根據請求項10之半導體裝置，其中，該電晶體的通道形成區包含氧化物半導體。
  14. 根據請求項10之半導體裝置，其中，該第一記憶體包含第一至第M1全域位元線對、第一至第M1全域感測放大器、及多工器，其中，第i全域位元線對電連接到第i全域感測放大器，其中，i是1至M1的整數，並且其中，該多工器組構為從該第一至第(M1×N)位元線對中選擇M1個位元線對，且建立該被選擇的M1個位元線對與該第一至第M1全域位元線對之間的電連續性。
  15. 根據請求項14之半導體裝置，其中，該第一至第M1全域位元線對設置在該第一至第M0局部陣 列上。
  16. 根據請求項10之半導體裝置，其中，該記憶部包含SRAM、快閃記憶體、鐵電式RAM、磁阻式RAM、電阻式RAM和相變式RAM中的至少一個。
  17. 一種電子構件，包含：晶片；以及引線，其中，該引線電連接到該晶片，並且其中，在該晶片中設置有根據請求項10之半導體裝置。
  18. 一種電子裝置，包含：根據請求項17之電子構件；以及顯示部、觸控感測器、麥克風、揚聲器、操作鍵和外殼中的至少一個。
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