KR20240063206A - 반도체 장치 - Google Patents

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KR20240063206A
KR20240063206A KR1020247014664A KR20247014664A KR20240063206A KR 20240063206 A KR20240063206 A KR 20240063206A KR 1020247014664 A KR1020247014664 A KR 1020247014664A KR 20247014664 A KR20247014664 A KR 20247014664A KR 20240063206 A KR20240063206 A KR 20240063206A
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transistor
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circuit
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KR1020247014664A
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타츠야 오누키
타카노리 마츠자키
키요시 카토
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규 반도체 장치의 제공. 복수의 셀 어레이와, 복수의 주변 회로를 가지고, 셀 어레이는 복수의 메모리 셀을 가지고, 주변 회로는 제 1 구동 회로와, 제 2 구동 회로와, 제 1 증폭 회로와, 제 2 증폭 회로와, 제 3 증폭 회로와, 제 4 증폭 회로를 가지고, 제 1 구동 회로 및 제 2 구동 회로는 셀 어레이에 선택 신호를 공급하는 기능을 가지고, 제 1 증폭 회로 및 제 2 증폭 회로는 셀 어레이로부터 입력된 전위를 증폭하는 기능을 가지고, 제 3 증폭 회로 및 제 4 증폭 회로는 제 1 증폭 회로 또는 제 2 증폭 회로로부터 입력된 전위를 증폭하는 기능을 가지고, 제 1 구동 회로와, 제 2 구동 회로와, 제 1 증폭 회로와, 제 2 증폭 회로와, 제 3 증폭 회로와, 제 4 증폭 회로는 셀 어레이와 중첩되는 영역을 가지고, 메모리 셀은 채널 형성 영역에 금속 산화물을 포함하는 반도체 장치.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 반도체 장치, 컴퓨터 및 전자 기기에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 본 발명의 일 형태의 기술분야로서는 반도체 장치, 촬상 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 표시 시스템, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
또한 본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로, 연산 장치, 기억 장치 등은 반도체 장치의 일 형태이다. 또한 표시 장치, 촬상 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 가지는 경우가 있다.
DRAM(Dynamic Random Access Memory)은 각종 전자 기기 내에 제공되는 메모리로서 널리 사용되고 있다. DRAM은 다른 반도체 집적 회로와 마찬가지로 스케일링 법칙(scaling law)에 따라 미세화가 진행되고 있다. 특허문헌 1에서는 DRAM의 미세화에 적합한 트랜지스터의 제작 방법이 개시되었다.
또한 특허문헌 2에서는 산화물 반도체를 사용한 트랜지스터를 DRAM에 응용한 예가 개시되었다. 산화물 반도체를 사용한 트랜지스터는 오프 상태에서의 누설 전류(오프 전류)가 매우 작기 때문에, 리프레시 간격이 길며 소비전력이 적은 메모리를 제작할 수 있다.
일본 공개특허공보 특개2016-127193호 일본 공개특허공보 특개2017-28237호
본 발명의 일 형태는 신규 반도체 장치의 제공을 과제로 한다. 또는 본 발명의 일 형태는 회로 면적이 작은 반도체 장치의 제공을 과제로 한다. 또는, 본 발명의 일 형태는 소비전력이 작은 반도체 장치의 제공을 과제로 한다. 또는, 본 발명의 일 형태는 고속 동작이 가능한 반도체 장치의 제공을 과제로 한다.
또한 본 발명의 일 형태는 반드시 상술한 과제 모두를 해결할 필요는 없고, 적어도 하나의 과제를 해결할 수 있으면 좋다. 또한 상기 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 이들 외의 과제는 명세서, 청구범위, 도면 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 청구범위, 도면 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태에 따른 반도체 장치는, 복수의 셀 어레이와, 복수의 주변 회로를 가지고, 셀 어레이는 복수의 메모리 셀을 가지고, 주변 회로는 제 1 구동 회로와, 제 2 구동 회로와, 제 1 증폭 회로와, 제 2 증폭 회로와, 제 3 증폭 회로와, 제 4 증폭 회로를 가지고, 제 1 구동 회로 및 제 2 구동 회로는 셀 어레이에 선택 신호를 공급하는 기능을 가지고, 제 1 증폭 회로 및 제 2 증폭 회로는 셀 어레이로부터 입력된 전위를 증폭하는 기능을 가지고, 제 3 증폭 회로 및 제 4 증폭 회로는 제 1 증폭 회로 또는 제 2 증폭 회로로부터 입력된 전위를 증폭하는 기능을 가지고, 제 1 구동 회로와, 제 2 구동 회로와, 제 1 증폭 회로와, 제 2 증폭 회로와, 제 3 증폭 회로와, 제 4 증폭 회로는 셀 어레이와 중첩되는 영역을 가지고, 메모리 셀은 채널 형성 영역에 금속 산화물을 포함하는 반도체 장치이다.
또한 본 발명의 일 형태에 따른 반도체 장치에서, 제 1 구동 회로는 제 2 구동 회로, 제 2 증폭 회로, 및 제 3 증폭 회로와 인접하고, 제 2 구동 회로는 제 1 구동 회로, 제 1 증폭 회로, 및 제 4 증폭 회로와 인접하고, 제 1 증폭 회로는 제 2 구동 회로, 제 2 증폭 회로, 제 3 증폭 회로, 및 제 4 증폭 회로와 인접하고, 제 2 증폭 회로는 제 1 구동 회로, 제 1 증폭 회로, 제 3 증폭 회로, 및 제 4 증폭 회로와 인접하여도 좋다.
또한 본 발명의 일 형태에 따른 반도체 장치에서, 제 1 구동 회로 및 제 2 구동 회로는 복수의 제 1 배선을 통하여 셀 어레이와 전기적으로 접속되고, 제 1 증폭 회로 및 제 2 증폭 회로는 복수의 제 2 배선을 통하여 셀 어레이와 전기적으로 접속되고, 제 3 증폭 회로 및 제 4 증폭 회로는 제 3 배선과 전기적으로 접속되고, 제 3 배선은 복수의 주변 회로를 횡단하도록 제공되고, 제 3 배선은 복수의 제 1 배선 및 복수의 제 2 배선과 접촉되지 않아도 된다.
또한 본 발명의 일 형태에 따른 반도체 장치에서, 셀 어레이는 제 1 서브 어레이 내지 제 4 서브 어레이를 가지고, 제 1 구동 회로는 제 1 서브 어레이 및 제 2 서브 어레이에 선택 신호를 공급하는 기능을 가지고, 제 2 구동 회로는 제 3 서브 어레이 및 제 4 서브 어레이에 선택 신호를 공급하는 기능을 가지고, 제 1 증폭 회로 및 제 2 증폭 회로는 제 1 서브 어레이 및 제 3 서브 어레이로부터 입력된 전위, 또는 제 2 서브 어레이 및 제 4 서브 어레이로부터 입력된 전위를 증폭하는 기능을 가져도 좋다.
또한 본 발명의 일 형태에 따른 컴퓨터는 상기 반도체 장치를 가지고, 캐시 메모리 또는 메인 기억 장치에 상기 반도체 장치를 사용한 컴퓨터이다.
또한 본 발명의 일 형태에 따른 전자 기기는 상기 반도체 장치 또는 컴퓨터가 제공된 전자 기기이다.
본 발명의 일 형태에 의하여, 신규 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 회로 면적이 작은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 소비전력이 작은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 고속 동작이 가능한 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 이들 외의 효과는 명세서, 청구범위, 도면 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 청구범위, 도면 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 반도체 장치의 구성예를 도시한 도면.
도 2는 반도체 장치 및 메모리 셀의 구성예를 도시한 도면.
도 3은 반도체 장치의 적층 구조의 예를 도시한 도면.
도 4는 반도체 장치의 구성예를 도시한 도면.
도 5는 반도체 장치의 구성예를 도시한 도면.
도 6은 반도체 장치의 구성예를 도시한 도면.
도 7은 반도체 장치의 구성예를 도시한 도면.
도 8은 감지 증폭기의 구성예를 도시한 도면.
도 9는 타이밍 차트.
도 10은 컴퓨터의 구성예를 도시한 도면.
도 11은 반도체 장치의 구성예를 도시한 도면.
도 12는 반도체 장치의 구성예를 도시한 도면.
도 13은 반도체 장치의 구성예를 도시한 도면.
도 14는 반도체 장치의 제작 방법을 도시한 도면.
도 15는 반도체 장치의 제작 방법을 도시한 도면.
도 16은 반도체 장치의 제작 방법을 도시한 도면.
도 17은 반도체 장치의 제작 방법을 도시한 도면.
도 18은 반도체 장치의 제작 방법을 도시한 도면.
도 19는 반도체 장치의 제작 방법을 도시한 도면.
도 20은 반도체 장치의 제작 방법을 도시한 도면.
도 21은 반도체 장치의 제작 방법을 도시한 도면.
도 22는 반도체 장치의 제작 방법을 도시한 도면.
도 23은 반도체 장치의 제작 방법을 도시한 도면.
도 24는 반도체 장치의 제작 방법을 도시한 도면.
도 25는 반도체 장치의 제작 방법을 도시한 도면.
도 26은 반도체 장치의 제작 방법을 도시한 도면.
도 27은 반도체 장치의 제작 방법을 도시한 도면.
도 28은 전자 기기를 도시한 도면.
본 발명의 실시형태에 대하여 도면을 참조하여 이하에서 자세히 설명한다. 그러나 본 발명은 이하의 실시형태에서의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(oxide semiconductor라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 채널 형성 영역에 금속 산화물을 사용한 경우, 이 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 가지는 경우, 이 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor)라고 부를 수 있다. 이하, 채널 형성 영역에 금속 산화물을 포함한 트랜지스터를 OS 트랜지스터라고도 표기한다.
또한 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다. 금속 산화물의 자세한 사항에 대해서는 후술한다.
또한 본 명세서 등에서, X와 Y가 접속된다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 외의 것도 도면 또는 문장에 기재되어 있는 것으로 한다. 여기서, X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되어 있지 않은 경우이고, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고 X와 Y가 접속되어 있는 경우이다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 스위치는 온/오프가 제어되는 기능을 가진다. 즉, 스위치는 온 상태 또는 오프 상태가 되어, 전류를 흘릴지 여부를 제어하는 기능을 가진다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 가진다. 또한 X와 Y가 전기적으로 접속되어 있는 경우에는, X와 Y가 직접적으로 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 변화시키는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 일례로서 X와 Y 사이에 다른 회로를 끼워도 X로부터 출력된 신호가 Y로 전달되는 경우에는 X와 Y는 기능적으로 접속되는 것으로 한다. 또한 X와 Y가 기능적으로 접속되어 있는 경우에는, X와 Y가 직접적으로 접속되어 있는 경우와 X와 Y가 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.
또한 X와 Y가 전기적으로 접속된다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 개재(介在)하여 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉 X와 Y가 사이에 다른 회로를 개재하여 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)가 본 명세서 등에 개시되어 있는 것으로 한다. 즉, 전기적으로 접속된다고 명시적으로 기재되어 있는 경우, 단순히 접속된다고만 명시적으로 기재되어 있는 경우와 같은 내용이 본 명세서 등에 개시되어 있는 것으로 한다.
또한, 본 명세서 등에서 트랜지스터의 접속 관계를 설명할 때는, "소스 및 드레인 중 한쪽"(또는 제 1 전극 혹은 제 1 단자), "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 혹은 제 2 단자)라고 하는 표기를 사용한다. 이는 트랜지스터의 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 달라지기 때문이다. 또한 트랜지스터의 소스와 드레인의 호칭에 대해서는, 소스(드레인) 단자나 소스(드레인) 전극 등, 상황에 따라 적절히 환언할 수 있다. 또한 본 명세서 등에서는, 게이트 이외의 2개의 단자를 제 1 단자, 제 2 단자라고 부르는 경우나, 제 3 단자, 제 4 단자라고 부르는 경우가 있다. 또한 본 명세서 등에서 채널 형성 영역은 채널이 형성되는 영역을 가리키고, 게이트에 전위를 인가함으로써 이 영역이 형성되어, 소스와 드레인 사이에 전류를 흘릴 수 있다.
또한 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는, 소스나 드레인이라는 용어는 서로 바꾸어 사용할 수 있는 것으로 한다.
또한 본 명세서 등에 기재되는 트랜지스터가 2개 이상의 게이트를 가질 때, 이들 게이트를 제 1 게이트, 제 2 게이트라고 부르는 경우나, 프런트 게이트, 백 게이트라고 부르는 경우가 있다. 특히, "프런트 게이트"라는 어구는 단순히 "게이트"라는 어구로 서로 환언할 수 있다. 또한 "백 게이트"라는 어구는 단순히 "게이트"라는 어구로 서로 환언할 수 있다.
또한 본 명세서 등에서 "전극"이나 "배선"이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극"이나 "배선"이라는 용어는 복수의 "전극"이나 "배선"이 일체로 형성되는 경우 등도 포함한다.
또한 본 명세서 등에서 전압과 전위는 적절히 환언할 수 있다. 전압은 기준이 되는 전위와의 전위차를 가리키고, 예를 들어, 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면, 전압을 전위로 환언할 수 있다. 그라운드 전위는 반드시 0V를 의미한다고 한정되는 것은 아니다. 또한 전위는 상대적인 것이고, 기준이 되는 전위에 따라서는 배선 등에 공급하는 전위를 변화시키는 경우가 있다.
또한 본 명세서 등에서 "배선", "신호선", "전원선" 등의 용어는 경우 또는 상황에 따라 서로 교체할 수 있다. 예를 들어, "배선"이라는 용어를 "신호선"이라는 용어로 변경할 수 있는 경우가 있다. 또한 예를 들어, "배선"이라는 용어를 "전원선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호선", "전원선" 등의 용어를 "배선"이라는 용어로 변경할 수 있는 경우가 있다. "전원선" 등의 용어는 "신호선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호선" 등의 용어는 "전원선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 배선에 인가되는 "전위"라는 용어를 경우 또는 상황에 따라 "신호" 등이라는 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호" 등의 용어는 "전위"라는 용어로 변경할 수 있는 경우가 있다.
또한 도면상에서는 독립되어 있는 구성 요소들이 서로 전기적으로 접속되는 경우에도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸하는 경우도 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선의 기능 및 전극의 기능 양쪽의 구성 요소의 기능을 겸비한다. 따라서 본 명세서에서의 전기적으로 접속이란 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 구성예에 대하여 설명한다.
<반도체 장치>
도 1에 본 발명의 일 형태에 따른 반도체 장치(10)의 구성예를 도시하였다. 반도체 장치(10)는 기억 장치로서의 기능을 가진다. 그래서 반도체 장치(10)는 기억 장치라고 부를 수도 있다.
반도체 장치(10)는 셀 어레이 CA, 구동 회로 RD, 감지 증폭기 어레이 SAA, 글로벌 감지 증폭기 GSA, 제어 회로 CTRL, 및 입출력 회로 I/O를 가진다. 도 1에서 셀 어레이 CA, 구동 회로 RD, 감지 증폭기 어레이 SAA, 및 2개의 글로벌 감지 증폭기 GSA로 구성되는 영역을 블록(11)으로 한다. 반도체 장치(10)는 복수의 블록(11)을 가진다.
셀 어레이 CA는 매트릭스로 배치된 복수의 메모리 셀 MC로 구성된다. 메모리 셀 MC는 데이터를 기억하는 기능을 가지는 기억 회로이다. 메모리 셀 MC에 기억되는 데이터는 1비트의 데이터(2레벨 데이터)이어도 좋고, 2비트 이상의 데이터(멀티 레벨 데이터)이어도 좋다. 또한 아날로그 데이터이어도 좋다.
구동 회로 RD는 소정의 행의 메모리 셀 MC를 선택하는 기능을 가지는 행 디코더이다. 구체적으로, 구동 회로 RD는 데이터의 기록 또는 판독을 수행하는 메모리 셀 MC를 선택하기 위한 신호(이하, 선택 신호라고도 함)를 공급하는 기능을 가진다.
감지 증폭기 어레이 SAA는 입력된 신호를 증폭하고, 셀 어레이 CA 또는 글로벌 감지 증폭기 GSA에 출력하는 기능을 가지는 증폭 회로이다. 구체적으로는, 감지 증폭기 어레이 SAA는 셀 어레이 CA에 기록되는 데이터에 대응하는 전위(이하, 기록 전위라고도 함)를 증폭하고 셀 어레이 CA에 출력하는 기능과, 셀 어레이 CA로부터 판독된 데이터에 대응하는 전위(이하, 판독 전위라고도 함)를 증폭하고 글로벌 감지 증폭기 GSA에 출력하는 기능을 가진다. 또한, 감지 증폭기 어레이 SAA는 글로벌 감지 증폭기 GSA에 출력되는 데이터를 선택하는 기능을 가진다.
감지 증폭기 어레이 SAA는 복수의 감지 증폭기 SA로 구성될 수 있다. 감지 증폭기 SA의 구체적인 구성예에 대해서는 후술한다.
글로벌 감지 증폭기 GSA는 입력된 신호를 증폭하고, 감지 증폭기 어레이 SAA 또는 제어 회로 CTRL에 출력하는 기능을 가지는 증폭 회로이다. 구체적으로는 글로벌 감지 증폭기 GSA는 제어 회로 CTRL로부터 배선 GBL을 통하여 입력된 기록 전위를 증폭하고, 감지 증폭기 어레이 SAA에 출력하는 기능을 가진다. 또한 글로벌 감지 증폭기 GSA는 감지 증폭기 어레이 SAA로부터 입력된 판독 전위를 증폭하고, 배선 GBL을 통하여 제어 회로 CTRL에 출력하는 기능을 가진다. 또한 글로벌 감지 증폭기 GSA는 배선 GBL에 출력되는 데이터를 선택하는 기능을 가진다.
글로벌 감지 증폭기 GSA는 예를 들어 감지 증폭기 어레이 SAA와 마찬가지로 복수의 SA로 구성될 수 있다.
도 2의 (A)에 셀 어레이 CA, 구동 회로 RD, 감지 증폭기 어레이 SAA, 및 글로벌 감지 증폭기 GSA의 접속 관계의 구체적인 예를 도시하였다. 메모리 셀 MC는 각각 배선 WL 및 배선 BL과 접속된다. 구동 회로 RD로부터 배선 WL을 통하여 메모리 셀 MC에 선택 신호가 공급된다. 또한 감지 증폭기 어레이 SAA로부터 배선 BL을 통하여 메모리 셀 MC에 기록 전위가 공급된다. 또한 메모리 셀 MC로부터 배선 BL을 통하여 감지 증폭기 어레이 SAA에 판독 전위가 공급된다.
감지 증폭기 어레이 SAA에 포함되는 복수의 감지 증폭기 SA는 각각 한 쌍의 배선 BL과 접속된다. 도 2의 (A)에는 하나의 셀 어레이 CA가 가지는 홀수 열의 메모리 셀 MC와 접속된 배선 BL(배선 BLa)과, 다른 셀 어레이 CA가 가지는 짝수 열의 메모리 셀 MC와 접속된 배선 BL(배선 BLb)이 동일한 감지 증폭기 SA에 접속된 구성예를 도시하였다. 감지 증폭기 SA에 의하여 배선 BLa와 배선 BLb의 전위차가 증폭된다. 그리고 증폭된 판독 전위는 배선 SALa, 배선 SALb를 통하여 글로벌 감지 증폭기 GSA에 출력된다. 또한 데이터의 기록 시에는 감지 증폭기 SA에 의하여 배선 SALa와 배선 SALb의 전위차가 증폭되고, 증폭된 전위가 기록 전위로서 배선 BLa, 배선 BLb에 출력된다.
또한 도 2의 (A)에서는 감지 증폭기 어레이 SAA가 2개의 글로벌 감지 증폭기 GSA와 접속되는 예를 도시하였다. 이 경우, 감지 증폭기 어레이 SSA가 가지는 감지 증폭기 SA의 반수는 한쪽 글로벌 감지 증폭기 GSA와 접속되고, 나머지 감지 증폭기 SA는 다른 쪽 글로벌 감지 증폭기 GSA와 접속된다.
또한 감지 증폭기 SA는 각각 배선 SALa, 배선 SALb에 전위를 출력할지 여부를 선택하는 기능을 가진다. 이에 의하여, 감지 증폭기 어레이 SAA로부터 글로벌 감지 증폭기 GSA에 출력되는 전위를 선택할 수 있다.
도 2의 (B-1) 내지 (B-3)에 메모리 셀 MC의 구체적인 구성예를 도시하였다. 도 2의 (B-1)에 도시된 메모리 셀 MC는 트랜지스터 Tr1, 용량 소자 C1을 가진다. 트랜지스터 Tr1의 게이트는 배선 WL과 접속되고, 소스 및 드레인 중 한쪽은 용량 소자 C1의 한쪽 전극과 접속되고, 소스 및 드레인 중 다른 쪽은 배선 BL과 접속된다. 용량 소자 C1의 다른 쪽 전극은 단자 P1과 접속된다. 여기서, 또한 트랜지스터 Tr1의 소스 및 드레인 중 한쪽, 및 용량 소자 C1의 한쪽 전극과 접속된 노드를 노드 N으로 한다.
노드 N에는 트랜지스터 Tr1을 통하여 배선 BL로부터 소정의 전위가 공급된다. 그리고, 트랜지스터 Tr1이 오프 상태가 되면, 노드 N이 부유 상태가 되어, 노드 N의 전위가 유지된다. 이로써 메모리 셀 MC에 데이터를 기억할 수 있다. 또한, 트랜지스터 Tr1의 도통 상태는 배선 WL에 공급하는 전위(선택 신호)에 의하여 제어할 수 있다.
또한 트랜지스터 Tr1은 단자 P2와 접속된 백 게이트를 가진다. 단자 P2의 전위를 제어함으로써 트랜지스터 Tr1의 문턱 전압을 제어할 수 있다. 단자 P2에 공급되는 전위로서는 예를 들어, 고정 전위(예를 들어, 마이너스의 정전위)를 사용하여도 좋고, 메모리 셀 MC의 동작에 따라 변화하는 전위를 사용하여도 좋다.
여기서, 트랜지스터 Tr1에는 OS 트랜지스터를 사용하는 것이 바람직하다. 금속 산화물은 실리콘 등의 다른 반도체보다 밴드 갭이 넓고, 캐리어 밀도가 낮기 때문에, OS 트랜지스터의 오프 전류는 매우 작다. 또한 오프 전류란, 트랜지스터가 오프 상태일 때 소스와 드레인 사이를 흐르는 전류를 말한다. 그래서 트랜지스터 Tr1에 OS 트랜지스터를 사용함으로써 노드 N에 유지된 전위를 장기간에 걸쳐 유지할 수 있고, 소정의 주기에서 다시 기록하는 동작(리프레시 동작)이 불필요하게 되거나 또는 리프레시 동작의 빈도를 매우 적게 할 수 있다. 따라서 반도체 장치(10)의 소비전력을 저감시킬 수 있다.
또한 OS 트랜지스터는 채널 형성 영역에 실리콘(단결정 실리콘 등)을 가지는 트랜지스터(이하, Si 트랜지스터라고도 함)와 비교하여 내압성이 높다. 그래서, 트랜지스터 Tr1을 OS 트랜지스터로 함으로써, 노드 N에 유지되는 전위의 범위를 넓힐 수 있다.
금속 산화물로서는 예를 들어, Zn 산화물, Zn-Sn 산화물, Ga-Sn 산화물, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn 또는 Hf) 등을 사용할 수 있다. 또한 인듐 및 아연을 포함하는 산화물에 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다. 여기서는, 특히 트랜지스터 Tr1로서 n채널형의 OS 트랜지스터를 사용한 경우에 대하여 설명한다.
또한, 도 2의 (B-2)에 도시된 바와 같이 트랜지스터 Tr1의 백 게이트는 프런트 게이트와 접속되어도 좋다. 이로써 트랜지스터 Tr1의 온 전류를 증가시킬 수 있다. 또한 도 2의 (B-3)에 도시된 바와 같이 트랜지스터 Tr1은 백 게이트를 가지지 않아도 된다.
도 1에 도시된 제어 회로 CTRL은 반도체 장치(10) 전체의 동작을 통괄하고, 데이터의 판독 및 기록을 제어하는 기능을 가진다. 구체적으로는, 제어 회로 CTRL은 외부로부터 입력되는 신호를 처리함으로써 데이터의 판독 및 기록을 제어하기 위한 각종 제어 신호를 생성하는 기능을 가진다. 예를 들어 제어 회로 CTRL에 의하여 구동 회로 RD의 동작을 제어하는 신호가 생성되고, 상기 신호는 배선 CL을 통하여 구동 회로 RD에 공급된다.
입출력 회로 I/O는 외부로부터의 데이터의 수신, 및 외부에 대한 데이터의 송신을 수행하는 기능을 가진다. 입출력 회로 I/O는 제어 회로 CTRL과 접속된다.
반도체 장치(10)의 동작 속도를 향상시키기 위하여, 배선 BL에 부가되는 기생 용량을 저감시키는 것이 바람직하다. 그리고 기생 용량을 저감시키기 위해서는 하나의 배선 BL에 접속된 메모리 셀 MC의 수를 적게 하는 것, 및 배선 BL과 배선 WL의 교차부의 수를 적게 하는 것이 바람직하다. 따라서 도 1에 도시된 바와 같이, 셀 어레이 CA를 복수 제공함으로써 하나의 셀 어레이 CA에 포함되는 메모리 셀 MC의 수를 감소시키는 것이 바람직하다. 그러나 셀 어레이 CA의 증가에 따라 감지 증폭기 어레이 SAA의 수도 증가된다. 그래서 셀 어레이 CA의 분할에 의하여 동작의 고속화를 도모하면, 감지 증폭기 어레이 SAA의 수의 증가에 따른 회로 면적의 증가를 초래할 경우가 있다.
여기서, OS 트랜지스터는 다른 소자(트랜지스터 등)의 위쪽에 적층할 수 있다. 그래서 메모리 셀 MC에 OS 트랜지스터를 사용함으로써 도 3의 (A)에 도시된 바와 같이 감지 증폭기 어레이 SAA의 위쪽에 셀 어레이 CA를 적층할 수 있다. 이에 의하여, 감지 증폭기 어레이 SAA의 수가 증가되어도, 회로 면적의 증가를 억제시키거나, 또는 없앨 수 있다. 따라서 면적의 증가를 억제하면서 배선 BL의 기생 용량을 저감시킬 수 있고, 반도체 장치(10)의 동작 속도를 향상시킬 수 있다.
또한 감지 증폭기 어레이 SAA 이외의 회로를 셀 어레이 CA와 중첩되는 위치에 제공할 수도 있다. 예를 들어, 도 3의 (B)에 도시된 바와 같이 감지 증폭기 어레이 SAA에 더하여 구동 회로 RD 및 글로벌 감지 증폭기 GSA를 셀 어레이 CA와 중첩되도록 배치하여도 좋다. 이에 의하여, 반도체 장치(10)의 회로 면적을 더 삭감시킬 수 있다.
셀 어레이 CA와 중첩되는 위치에 감지 증폭기 어레이 SAA 이외의 회로를 배치하는 경우에는, 감지 증폭기 어레이 SAA의 회로 면적을 가능한 한 작게 하는 것이 바람직하다. 예를 들어, 하나의 감지 증폭기 SA와 접속된 메모리 셀 MC의 수를 2배로 하고, 감지 증폭기 SA의 수를 1/2로 함으로써 감지 증폭기 어레이 SAA의 면적을 1/2로 할 수 있다.
도 3의 (B)에 도시된 적층 구조의 구체적인 예를 도 4에 도시하였다. 도 4에서 구동 회로 RD, 감지 증폭기 어레이 SAA, 및 글로벌 감지 증폭기 GSA가 셀 어레이 CA와 중첩되는 위치에 배치된다. 또한 주변 회로 PC는 셀 어레이 CA 이외의 회로, 구체적으로는 구동 회로 RD, 감지 증폭기 어레이 SAA, 및 글로벌 감지 증폭기 GSA로 구성되는 회로에 상당한다. 도 4에는 대표적인 예로서, 4개의 셀 어레이 CA(CA_1 내지 CA_4)와, 셀 어레이 CA_1 내지 셀 어레이 CA_4와 중첩되는 영역에 배치된 4개의 주변 회로 PC(PC_1 내지 PC_4)를 도시하였다.
주변 회로 PC에서 구동 회로 RD는 구동 회로 RDa, 구동 회로 RDb로 분할되고, 감지 증폭기 어레이 SAA는 감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb로 분할된다. 즉, 구동 회로 RDa, 구동 회로 RDb로 구성되는 회로가, 도 1에서의 구동 회로 RD에 상당한다. 또한 감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb로 구성되는 회로가, 도 1에서의 감지 증폭기 어레이 SAA에 상당한다.
구동 회로 RDa, 구동 회로 RDb, 감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb, 및 글로벌 감지 증폭기 GSA는 도 4에 도시된 바와 같이 배치된다. 구체적으로 구동 회로 RDa는 구동 회로 RDb, 감지 증폭기 어레이 SAAb, 및 글로벌 감지 증폭기 GSA와 인접한다. 구동 회로 RDb는 구동 회로 RDa, 감지 증폭기 어레이 SAAa, 및 글로벌 감지 증폭기 GSA와 인접한다. 감지 증폭기 어레이 SAAa는 구동 회로 RDb, 감지 증폭기 어레이 SAAb, 및 2개의 글로벌 감지 증폭기 GSA와 인접한다. 감지 증폭기 어레이 SAAb는 구동 회로 RDa, 감지 증폭기 어레이 SAAa, 및 2개의 글로벌 감지 증폭기 GSA와 인접한다. 글로벌 감지 증폭기 GSA는 구동 회로 RDa 또는 구동 회로 RDb, 감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb, 및 다른 글로벌 감지 증폭기 GSA와 인접한다.
또한 도 4에 도시된 바와 같이, 구동 회로 RDa, 구동 회로 RDb, 감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb, 2개의 글로벌 감지 증폭기 GSA는 각각 셀 어레이 CA와 중첩되는 영역을 가지도록 배치된다. 구체적으로는, 셀 어레이 CA를 4개의 서브 어레이 CAa 내지 서브 어레이 CAd로 분할하였을 때, 구동 회로 RDa와 글로벌 감지 증폭기 GSA, 구동 회로 RDb와 글로벌 감지 증폭기 GSA, 감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb는 각각 서브 어레이 CAa 내지 서브 어레이 CAd 중 어느 것과 중첩되는 영역을 가진다. 예를 들어, 셀 어레이 CA_1 및 주변 회로 PC_1에 착안하면, 서브 어레이 CAa는 구동 회로 RDa 및 글로벌 감지 증폭기 GSA와 중첩되는 영역을 가지고, 서브 어레이 CAb는 감지 증폭기 어레이 SAAa와 중첩되는 영역을 가지고, 서브 어레이 CAc는 감지 증폭기 어레이 SAAb와 중첩되는 영역을 가지고, 서브 어레이 CAd는 구동 회로 RDb 및 글로벌 감지 증폭기 GSA와 중첩되는 영역을 가진다.
주변 회로 PC를 상기와 같이 배치함으로써 감지 증폭기 어레이 SAA에 더하여 구동 회로 RD 및 글로벌 감지 증폭기 GSA도 셀 어레이 CA와 중첩되는 위치에 제공할 수 있게 된다. 이로써, 반도체 장치(10)의 회로 면적을 축소할 수 있다.
도 5에 셀 어레이 CA와 주변 회로 PC의 접속 구성의 예를 도시하였다. 여기서는 대표적인 예로서, 도 4에서의 셀 어레이 CA_2, 셀 어레이 CA_3과, 주변 회로 PC_2, 주변 회로 PC_3을 도시하였다. 구동 회로 RDa, 구동 회로 RDb는 배선 WL을 통하여 셀 어레이 CA와 접속된다. 감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb는 배선 BL을 통하여 셀 어레이 CA와 접속된다. 또한 글로벌 감지 증폭기 GSA는 주변 회로 PC와 셀 어레이 CA 사이의 층에 제공된 배선 GBL과 접속된다. 또한 도 5에서는 도시되지 않았지만 셀 어레이 CA에서의 배선 WL과 배선BL의 교차부에는 메모리 셀 MC가 제공된다(도 2 참조).
구동 회로 RDa는 배선 WL을 통하여 서브 어레이 CAa, 서브 어레이 CAb가 가지는 메모리 셀 MC와 접속된다. 또한 구동 회로 RDb는 배선 WL을 통하여 서브 어레이 CAc, 서브 어레이 CAd가 가지는 메모리 셀 MC와 접속된다. 구동 회로 RDa는 서브 어레이 CAa, 서브 어레이 CAb에 선택 신호를 공급하는 기능을 가지고, 구동 회로 RDb는 서브 어레이 CAc, 서브 어레이 CAd에 선택 신호를 공급하는 기능을 가진다. 이와 같이, 하나의 셀 어레이 CA에서의 메모리 셀 MC의 선택에는 구동 회로 RDa 및 구동 회로 RDb가 사용된다.
또한 감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb는 각각 배선 BL을 통하여 인접하는 2개의 셀 어레이 CA와 접속되어 있다. 예를 들어, 도 5에서 인접되어 제공된 감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb(주변 회로 PC_2의 감지 증폭기 어레이 SAAb와, 주변 회로 PC_3의 감지 증폭기 어레이 SAAa)는 각각 2개의 셀 어레이 CA(CA_2, CA_3)와 접속되어 있다. 그리고 이 감지 증폭기 어레이 SAAa 및 감지 증폭기 어레이 SAAb는 셀 어레이 CA_2와 접속된 배선 BL과, 셀 어레이 CA_3과 접속된 배선 BL의 전위차를 증폭하는 기능을 가진다.
인접되어 제공된 감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb와, 셀 어레이 CA_2, 셀 어레이 CA_3의 접속 관계의 예를 도 6에 도시하였다. 도 6에서 셀 어레이 CA_2와 접속된 배선 BL을 배선 BLa로 하고, 셀 어레이 CA_3과 접속된 배선 BL을 배선 BLb로 한다.
감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb는 각각 복수의 감지 증폭기 SA를 가진다. 또한 감지 증폭기 SA는 각각 배선 SALa, 배선 SALb를 통하여 글로벌 감지 증폭기 GSA와 접속되어 있다.
감지 증폭기 어레이 SAAb가 가지는 감지 증폭기 SA는 홀수 열의 배선 BLa 및 홀수 열의 배선 BLb와 접속되어 있다. 또한 감지 증폭기 어레이 SAAa가 가지는 감지 증폭기 SA는 짝수 열의 배선 BLa 및 짝수 열의 배선 BLb와 접속되어 있다. 그리고 감지 증폭기 SA는 각각 배선 BLa와 배선 BLb의 전위차를 증폭하고, 배선 SALa와 배선 SALb에 출력하는 기능을 가진다. 이로써 감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb는 셀 어레이 CA_2의 서브 어레이 CAb, 서브 어레이 CAd로부터 판독된 데이터와, 셀 어레이 CA_3의 서브 어레이 CAb, 서브 어레이 CAd로부터 판독된 데이터를 증폭할 수 있다.
또한 감지 증폭기 SA와 배선 BL의 접속 관계는 상술한 것에 한정되지 않는다. 즉 감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb에 의하여, 셀 어레이 CA_2의 서브 어레이 CAb, 서브 어레이 CAd로부터 판독된 데이터와, 셀 어레이 CA_3의 서브 어레이 CAb, 서브 어레이 CAd로부터 판독된 데이터를 증폭할 수 있으면 어떤 접속 관계를 사용하여도 좋다. 예를 들어, 셀 어레이 CA_2의 서브 어레이 CAb, 서브 어레이 CAd로부터 판독된 데이터의 증폭을 감지 증폭기 어레이 SAAb에 의하여 수행하고, 셀 어레이 CA_3의 서브 어레이 CAb, 서브 어레이 CAd로부터 판독된 데이터의 증폭을 감지 증폭기 어레이 SAAa에 의하여 수행하여도 좋다.
감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb에 의하여 증폭된 데이터는 인접된 글로벌 감지 증폭기 GSA에 선택적으로 입력된다. 또한 도 4, 도 5에서 감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb에 인접된 글로벌 감지 증폭기 GSA는 각각 2개 존재하지만 감지 증폭기 어레이 SAAa, 감지 증폭기 어레이 SAAb의 출력은 어느 쪽의 글로벌 감지 증폭기 GSA에 입력되어도 좋다. 그리고 글로벌 감지 증폭기 GSA에 의하여 증폭된 데이터는 배선 GBL에 출력된다.
배선 GBL을 셀 어레이 CA 및 주변 회로 PC와 중첩되는 위치에 제공함으로써 회로 면적을 축소시킬 수 있다. 그러나 도 5에 도시된 바와 같이, 셀 어레이 CA와 주변 회로 PC 사이에는 많은 배선(배선 WL, 배선 BL 등)이 존재한다. 그래서 배선 GBL은 이들 배선과의 접촉을 피하며 배치될 필요가 있다. 여기서 본 발명의 일 형태에 따른 주변 회로 PC의 배치를 사용함으로써, 배선 WL의 배선군 및 배선 BL의 배선군의 접촉을 피하며, 복수의 주변 회로 PC를 횡단할 수 있는 배선 GBL의 패스(path)를 형성할 수 있다.
도 7에는 주변 회로 PC_1 내지 주변 회로 PC_4의 상면도를 도시하였다. 주변 회로 PC_1 내지 주변 회로 PC_4에 포함되는 회로를 상기와 같이 배치하면, 도 7에 도시된 바와 같이, 복수의 글로벌 감지 증폭기 GSA와 접속된 배선 GBL을 배선 WL 및 배선 BL과의 접촉을 피하며 복수의 주변 회로 PC를 횡단하도록 형성할 수 있다.
또한 배선 GBL 이외의 배선, 예를 들어, 제어 회로 CTRL과 구동 회로 RD를 접속하기 위한 배선 CL(도 1 참조)도, 배선 GBL과 같은 패스에 배치할 수 있다. 도 7에는 배선 CL도 주변 회로 PC를 횡단하도록 제공된 구성을 도시하였다. 이에 의하여, 배선 CL을 주변 회로 PC 및 셀 어레이 CA와 중첩되는 영역에 배치할 수 있고, 회로 면적을 더 축소시킬 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 주변 회로 PC의 배치를 사용함으로써, 셀 어레이 CA를 구동 회로 RD, 감지 증폭기 어레이 SAA, 및 글로벌 감지 증폭기 GSA와 중첩되는 위치에 배치할 수 있다. 또한 배선 GBL 및 배선 CL을 셀 어레이 CA 및 주변 회로 PC와 중첩되는 위치에 배치할 수 있다. 이에 의하여, 반도체 장치(10)의 회로 면적을 축소시킬 수 있다.
[감지 증폭기]
다음으로 감지 증폭기 SA의 구성예 및 동작예에 대하여 설명한다. 여기서는 일례로서 메모리 셀 MC와 접속된 감지 증폭기 SA, 즉 감지 증폭기 어레이 SAA에 사용되는 감지 증폭기 SA에 대하여 설명한다. 다만, 이하에 설명하는 감지 증폭기 SA는 글로벌 감지 증폭기 GSA에 사용할 수도 있다.
<구성예>
도 8에는 감지 증폭기 SA의 회로 구성의 일례를 도시하였다. 여기서는 배선 WLa 및 배선 BLa와 접속된 메모리 셀 MCa, 배선 WLb 및 배선 BLb와 접속된 메모리 셀 MCb, 메모리 셀 MCa, 메모리 셀 MCb와 접속된 감지 증폭기 SA를 예시하였다. 메모리 셀 MCa, 메모리 셀 MCb에는 도 2의 (B-1)에 도시된 구성을 사용하였다. 감지 증폭기 SA는 증폭 회로 AC, 스위치 회로 SC, 프리차지 회로 PRC를 가진다.
증폭 회로 AC는 p채널형의 트랜지스터 Tr11 및 트랜지스터 Tr12와, n채널형의 트랜지스터 Tr13 및 트랜지스터 Tr14를 가진다. 트랜지스터 Tr11의 소스 및 드레인 중 한쪽은 배선 SP와 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터 Tr12의 게이트, 트랜지스터 Tr14의 게이트, 및 배선 BLa와 접속되어 있다. 트랜지스터 Tr13의 소스 및 드레인 중 한쪽은 트랜지스터 Tr12의 게이트, 트랜지스터 Tr14의 게이트, 및 배선 BLa와 접속되고, 소스 및 드레인 중 다른 쪽은 배선 SN과 접속되어 있다. 트랜지스터 Tr12의 소스 및 드레인 중 한쪽은 배선 SP와 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터 Tr11의 게이트, 트랜지스터 Tr13의 게이트, 및 배선 BLb와 접속되어 있다. 트랜지스터 Tr14의 소스 및 드레인 중 한쪽은 트랜지스터 Tr11의 게이트, 트랜지스터 Tr13의 게이트, 및 배선 BLb와 접속되고, 소스 및 드레인 중 다른 쪽은 배선 SN과 접속되어 있다. 증폭 회로 AC는 배선 BLa, 배선 BLb의 전위를 증폭하는 기능을 가진다. 또한 증폭 회로 AC를 가지는 감지 증폭기 SA는 래치형 감지 증폭기로서 기능한다.
스위치 회로 SC는 n채널형의 트랜지스터 Tr21 및 트랜지스터 Tr22를 가진다. 또한 트랜지스터 Tr21 및 트랜지스터 Tr22는 p채널형이어도 좋다. 트랜지스터 Tr21의 소스 및 드레인 중 한쪽은 배선 BLa와 접속되고, 소스 및 드레인 중 다른 쪽은 배선 SALa와 접속되어 있다. 트랜지스터 Tr22의 소스 및 드레인 중 한쪽은 배선 BLb와 접속되고, 소스 및 드레인 중 다른 쪽은 배선 SALb와 접속되어 있다. 트랜지스터 Tr21의 게이트 및 트랜지스터 Tr22의 게이트는 배선 CSEL과 접속되어 있다.
스위치 회로 SC는 배선 CSEL에 공급되는 전위를 바탕으로 배선 BLa와 배선 SALa의 도통 상태, 및 배선 BLb와 배선 SALb의 도통 상태를 제어하는 기능을 가진다. 즉, 스위치 회로 SC에 의하여, 배선 SALa, 배선 SALb에 전위를 출력할지 여부를 선택할 수 있다.
프리차지 회로 PRC는 n채널형의 트랜지스터 Tr31 내지 트랜지스터 Tr33을 가진다. 또한 트랜지스터 Tr31 내지 트랜지스터 Tr33은 p채널형이어도 좋다. 트랜지스터 Tr31의 소스 및 드레인 중 한쪽은 배선 BLa와 접속되고, 소스 및 드레인 중 다른 쪽은 배선 PRE와 접속되어 있다. 트랜지스터 Tr32의 소스 및 드레인 중 한쪽은 배선 BLb와 접속되고, 소스 및 드레인 중 다른 쪽은 배선 PRE와 접속되어 있다. 트랜지스터 Tr33의 소스 및 드레인 중 한쪽은 배선 BLa와 접속되고, 소스 및 드레인 중 다른 쪽은 배선 BLb와 접속되어 있다. 트랜지스터 Tr31의 게이트, 트랜지스터 Tr32의 게이트, 및 트랜지스터 Tr33의 게이트는 배선 PL과 접속되어 있다. 프리차지 회로 PRC는 배선 BLa 및 배선 BLb의 전위를 초기화하는 기능을 가진다.
배선 SP, 배선 SN, 배선 CSEL, 배선 PRE, 배선 PL은 감지 증폭기 SA의 동작을 제어하기 위한 신호를 전달하는 기능을 가진다. 이들 배선은 도 1에 도시된 구동 회로 RD와 접속되고, 감지 증폭기 SA는 구동 회로 RD로부터 입력되는 제어 신호에 따라 동작한다.
[동작예]
다음으로 메모리 셀 MCa로부터 데이터를 판독할 때의 감지 증폭기 SA의 동작의 일례에 대하여, 도 9에 도시된 타이밍 차트를 사용하여 설명한다.
우선 기간 T1에서 프리차지 회로 PRC를 동작시켜, 배선 BLa 및 배선 BLb의 전위를 초기화한다. 구체적으로는 배선 PL의 전위를 하이 레벨(VH_PL)로 하고, 트랜지스터 Tr31 내지 트랜지스터 Tr33을 온 상태로 한다. 이로써 배선 BLa 및 배선 BLb에 배선 PRE의 전위 Vpre가 공급된다. 또한 전위 Vpre는 예를 들어 (VH_SP+VL_SN)/2로 할 수 있다. 그 후, 배선 PL의 전위를 로 레벨(VL_PL)로 하고, 트랜지스터 Tr31 내지 트랜지스터 Tr33을 오프 상태로 한다.
또한 기간 T1에서 배선 CSEL의 전위는 로 레벨(VL_CSEL)이고, 스위치 회로 SC에서 트랜지스터 Tr21, 트랜지스터 Tr22는 오프 상태이다. 또한 배선 WLa의 전위는 로 레벨(VL_WL)이고, 메모리 셀 MCa가 가지는 트랜지스터 Tr1은 오프 상태이다. 마찬가지로 도 9에는 도시하지 않았지만, 배선 WLb의 전위는 로 레벨(VL_WL)이고, 메모리 셀 MCb가 가지는 트랜지스터 Tr1은 오프 상태이다. 또한 배선 SP 및 배선 SN의 전위는 전위 Vpre이고, 감지 증폭기 SA는 정지 상태가 되어 있다.
다음으로 기간 T2에서 배선 WLa를 선택한다. 구체적으로는 배선 WLa의 전위를 하이 레벨(VH_WL)로 함으로써, 메모리 셀 MCa가 가지는 트랜지스터 Tr1을 온 상태로 한다. 이로써, 메모리 셀 MCa에서 배선 BLa와 용량 소자 C1이 트랜지스터 Tr1을 통하여 도통 상태가 되고, 용량 소자 C1에 유지된 전하량에 따라 배선 BLa의 전위가 변동한다.
도 9에서는 메모리 셀 MCa에 데이터 "1"이 저장되고, 용량 소자 C1에 축적된 전하량이 많은 경우를 예시하였다. 구체적으로는, 용량 소자 C1에 축적된 전하량이 많은 경우, 용량 소자 C1로부터 배선 BLa로 전하가 방출됨으로써 전위 Vpre로부터 ΔV1만큼 배선 BLa의 전위가 상승된다. 한편으로 메모리 셀 MCa에 데이터 "0"가 저장되고, 용량 소자 C1에 축적된 전하량이 적은 경우에는, 배선 BLa로부터 용량 소자 C1로 전하가 유입됨으로써 배선 BLa의 전위는 ΔV2만큼 하강된다.
또한 기간 T2에서, 배선 CSEL의 전위는 로 레벨(VL_CSEL)이고, 스위치 회로 SC에서 트랜지스터 Tr21, 트랜지스터 Tr22는 오프 상태이다. 또한 배선 SP 및 배선 SN의 전위는 전위 Vpre이고, 감지 증폭기 SA는 정지 상태를 유지한다.
다음으로 기간 T3에서 배선 SP의 전위를 하이 레벨(VH_SP)로 하고, 배선 SN의 전위를 로 레벨(VL_SN)로 하고, 증폭 회로 AC를 동작 상태로 한다. 증폭 회로 AC는 배선 BLa와 배선 BLb의 전위차(도 9에서는 ΔV1)를 증폭시키는 기능을 가진다. 따라서 증폭 회로 AC가 동작 상태가 됨으로써 배선 BLa의 전위는 Vpre+ΔV1로부터 배선 SP의 전위(VH_SP)에 가까워진다. 또한 배선 BLb의 전위는 Vpre로부터 배선 SN의 전위(VL_SN)에 가까워진다.
또한 기간 T3의 초기에서, 배선 BLa의 전위가 Vpre-ΔV2인 경우에는 증폭 회로 AC가 동작 상태가 됨으로써, 배선 BLa의 전위는 Vpre-ΔV2로부터 배선 SN의 전위(VL_SN)에 가까워진다. 또한 배선 BLb의 전위는 전위 Vpre로부터 배선 SP의 전위(VH_SP)에 가까워진다.
또한 기간 T3에서, 배선 PL의 전위는 로 레벨(VL_PL)이고, 프리차지 회로 PRC에서 트랜지스터 Tr31 내지 트랜지스터 Tr33은 오프 상태이다. 또한 배선 CSEL의 전위는 로 레벨(VL_CSEL)이고, 스위치 회로 SC에서 트랜지스터 Tr21, 트랜지스터 Tr22는 오프 상태이다. 또한 배선 WLa의 전위는 하이 레벨(VH_WL)이고, 메모리 셀 MCa가 가지는 트랜지스터 Tr1은 온 상태이다. 따라서 메모리 셀 MCa에서는 배선 BLa의 전위(VH_SP)에 따른 전하가 용량 소자 C1에 축적된다.
다음으로 기간 T4에서, 배선 CSEL의 전위를 제어함으로써, 스위치 회로 SC를 온 상태로 한다. 구체적으로는 배선 CSEL의 전위를 하이 레벨(VH_CSEL)로 함으로써, 트랜지스터 Tr21, 트랜지스터 Tr22를 온 상태로 한다. 이에 의하여, 배선 BLa의 전위가 배선 SALa에 공급되고, 배선 BLb의 전위가 배선 SALb에 공급된다.
또한 기간 T4에서 배선 PL의 전위는 로 레벨(VL_PL)이고, 프리차지 회로 PRC에서 트랜지스터 Tr31 내지 트랜지스터 Tr33은 오프 상태이다. 또한 배선 WLa의 전위는 하이 레벨(VH_WL)이고, 메모리 셀 MCa가 가지는 트랜지스터 Tr1은 온 상태이다. 또한 배선 SP의 전위는 하이 레벨(VH_SP)이고, 배선 SN의 전위는 로 레벨(VL_SN)이고, 증폭 회로 AC는 동작 상태이다. 따라서 메모리 셀 MCa에서는 배선 BLa의 전위(VH_SP)에 따른 전하가 용량 소자 C1에 축적된다.
다음으로 기간 T5에서, 배선 CSEL의 전위를 제어함으로써, 스위치 회로 SC를 오프 상태로 한다. 구체적으로는 배선 CSEL의 전위를 로 레벨(VL_CSEL)로 함으로써 트랜지스터 Tr21, 트랜지스터 Tr22를 오프 상태로 한다.
또한 기간 T5에서, 배선 WLa를 비선택의 상태로 한다. 구체적으로는 배선 WLa의 전위를 로 레벨(VL_WL)로 함으로써, 메모리 셀 MCa가 가지는 트랜지스터 Tr1을 오프 상태로 한다. 이에 의하여 배선 BLa의 전위(VH_SP)에 따른 전하가, 메모리 셀 MCa가 가지는 용량 소자 C1에 유지된다. 따라서 데이터의 판독이 수행된 후에도 데이터가 메모리 셀 MCa에 유지된다.
또한 기간 T5에서, 스위치 회로 SC를 오프 상태로 하여도, 감지 증폭기 SA가 동작 상태이면 배선 BLa와 배선 BLb의 전위차는 증폭 회로 AC에 의하여 유지된다. 그래서, 감지 증폭기 SA는 메모리 셀 MCa로부터 판독한 데이터를 일시적으로 유지하는 기능을 가진다.
상술한 동작에 의하여, 메모리 셀 MCa로부터 데이터가 판독된다. 또한 메모리 셀 MCb로부터의 데이터의 판독도 마찬가지로 수행할 수 있다.
메모리 셀 MCa에 대한 데이터의 기록은 상기와 같은 원리로 수행할 수 있다. 구체적으로는 데이터를 판독하는 경우와 마찬가지로, 먼저 프리차지 회로 PRC가 가지는 트랜지스터 Tr31 내지 트랜지스터 Tr33을 일시적으로 온 상태로 하여, 배선 BLa 및 배선 BLb의 전위를 초기화한다.
다음으로 데이터의 기록을 수행하는 메모리 셀 MCa와 접속된 배선 WLa를 선택하고, 메모리 셀 MCa가 가지는 트랜지스터 Tr1을 온 상태로 한다. 이에 의하여 메모리 셀 MCa에서 배선 BLa와 용량 소자 C1이 트랜지스터 Tr1을 통하여 도통 상태가 된다.
다음으로 배선 SP의 전위를 하이 레벨(VH_SP)로 하고, 배선 SN의 전위를 로 레벨(VL_SN)로 하여, 증폭 회로 AC를 동작 상태로 한다.
다음으로 배선 CSEL의 전위를 제어함으로써, 스위치 회로 SC를 온 상태로 한다. 이에 의하여, 배선 BLa와 배선 SALa가 도통 상태가 되고, 배선 BLb와 배선 SALb가 도통 상태가 된다. 그리고 배선 SALa에 기록 전위를 공급함으로써, 스위치 회로 SC를 통하여 배선 BLa에 기록 전위가 공급된다. 이와 같은 동작에 의하여, 배선 BLa의 전위에 따라 메모리 셀 MCa가 가지는 용량 소자 C1에 전하가 축적되어, 메모리 셀 MCa에 데이터가 기록된다.
또한 배선 BLa에 배선 SALa의 전위가 공급된 후에는 스위치 회로 SC에서 트랜지스터 Tr21, 트랜지스터 Tr22를 오프 상태로 하더라도, 감지 증폭기 SA가 동작 상태이면 배선 BLa와 배선 BLb의 전위차는 증폭 회로 AC에 의하여 유지된다. 따라서 트랜지스터 Tr21, 트랜지스터 Tr22를 온 상태로부터 오프 상태로 변경하는 타이밍은, 배선 WLa을 선택하기 전이라도 좋고 선택한 후라도 좋다.
위에서 설명한 감지 증폭기 SA를 복수 사용함으로써, 감지 증폭기 어레이 SAA 또는 글로벌 감지 증폭기 GSA를 구성할 수 있다.
본 실시형태에서 설명한 바와 같이, 본 발명의 일 형태에서는 구동 회로 RD, 감지 증폭기 어레이 SAA, 및 글로벌 감지 증폭기 GSA를 셀 어레이 CA와 중첩되는 위치에 제공할 수 있고, 반도체 장치(10)의 회로 면적을 축소할 수 있다. 또한 본 발명의 일 형태에 따른 주변 회로 PC의 배치를 사용함으로써 배선 GBL, 배선 CL 등, 복수의 주변 회로 PC를 횡단하는 배선을 셀 어레이 CA와 주변 회로 PC 사이의 층에 중첩하여 제공할 수 있고, 반도체 장치(10)의 회로 면적을 더 축소할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
*(실시형태 2)
본 실시형태에서는 상기 실시형태에서 설명한 반도체 장치를 사용한 컴퓨터의 구성예에 대하여 설명한다.
상술한 반도체 장치(10)는 컴퓨터에 사용할 수 있다. 도 10은 컴퓨터(50)의 구성예를 도시한 것이다. 컴퓨터(50)는 처리부(51), 기억부(53), 입력부(54), 및 출력부(55)를 가진다. 처리부(51), 기억부(53), 입력부(54), 및 출력부(55)는 전송로(56)와 접속되고 이들 사이의 정보의 송수신은 전송로(56)를 통하여 수행할 수 있다.
처리부(51)는 기억부(53) 또는 입력부(54) 등으로부터 공급된 정보를 사용하여 연산을 수행하는 기능을 가진다. 처리부(51)에 의한 연산의 결과는 기억부(53) 또는 출력부(55) 등에 공급된다. 처리부(51)는 기억부(53)에 저장된 프로그램을 실행함으로써 각종 데이터 처리 및 프로그램 제어를 수행할 수 있다.
처리부(51)는 예를 들어 중앙 연산 장치(CPU: Central Processing Unit)로 구성할 수 있다. 또한 처리부(51)는 DSP(Digital Signal Processor), GPU(Graphics Processing Unit) 등의 마이크로프로세서를 사용하여 구성할 수도 있다. 마이크로프로세서는 FPGA(Field Programmable Gate Array), FPAA(Field Programmable Analog Array) 등의 PLD(Programmable Logic Device)로 구성되어도 좋다.
또한 처리부(51) 내에는 기억부(52)가 포함되어도 좋다. 기억부(52)는 캐시 메모리로서의 기능을 가진다. 기억부(52)에는 기억부(53)에 기억된 데이터의 일부가 기억된다.
기억부(53)는 처리부(51)에 의한 연산에 사용되는 데이터나, 처리부(51)에 의하여 실행되는 프로그램 등을 기억하는 기능을 가진다. 즉 기억부(53)는 컴퓨터(50)의 메인 기억 장치로서의 기능을 가진다.
입력부(54)는 컴퓨터(50)의 외부로부터 입력된 정보를 처리부(51), 기억부(53) 등에 공급하는 기능을 가진다. 출력부(55)는 처리부(51)에 의한 처리의 결과, 기억부(53)에 저장된 정보 등을 컴퓨터(50)의 외부로 출력하는 기능을 가진다.
상기 실시형태에서 설명한 반도체 장치(10)는 기억부(52) 또는 기억부(53)에 사용할 수 있다. 즉 반도체 장치(10)는 컴퓨터(50)의 캐시 메모리 또는 메인 기억 장치에 사용할 수 있다. 이에 의하여 저소비전력이고 회로 면적이 작은 컴퓨터(50)를 구성할 수 있다.
또한 여기서는 반도체 장치(10)를 컴퓨터에 제공하는 예에 대하여 설명하였지만, 반도체 장치(10)의 응용예는 이에 한정되지 않는다. 예를 들어, 반도체 장치(10)를 표시 장치의 화상 처리 회로에 사용함으로써, 프레임 메모리 등을 구성할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 3)
다음으로 본 발명의 일 형태에 따른 반도체 장치의, 메모리 셀이 가지는 트랜지스터 및 용량 소자의 구성에 대하여 설명한다.
2개의 메모리 셀이 하나의 비트선(배선 BL)을 공유하는 경우의, 트랜지스터(400a), 트랜지스터(400b), 용량 소자(500a) 및 용량 소자(500b)의 상면도를 도 11의 (A)에 도시하였다. 트랜지스터(400a)와 용량 소자(500a)는 제 1 메모리 셀에 포함되고, 트랜지스터(400b)와 용량 소자(500b)는 제 2 메모리 셀에 포함된다.
또한 도 11의 (B)는 도 11의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도에 상당하고, 도 11의 (C)는 도 11의 (A)에서 일점쇄선 A3-A4로 나타낸 부분의 단면도에 상당한다. 또한 도 11의 (A)에 도시된 상면도는, 도면의 명료화를 위하여 일부의 요소가 생략되어 도시되었다.
도 11에 도시된 바와 같이 트랜지스터(400a)는 절연체(414) 및 절연체(416)에 매립되도록 배치된 도전체(405_1)(도전체(405_1a) 및 도전체(405_1b))와, 도전체(405_1) 및 절연체(416) 위에 배치된 절연체(420)와, 절연체(420) 위에 배치된 절연체(422)와, 절연체(422) 위에 배치된 절연체(424)와, 절연체(424) 위에 배치된 산화물(430)(산화물(430a) 및 산화물(430b))과, 산화물(430) 위에 배치된 산화물(430_1c)과, 산화물(430_1c) 위에 배치된 절연체(450a)와, 절연체(450a) 위에 배치된 도전체(460a)와, 도전체(460a) 위에 배치된 절연체(470a)와, 절연체(470a) 위에 배치된 절연체(471a)와, 적어도 도전체(460a)의 측면에 접하여 배치된 절연체(475a)를 가진다.
또한 도 11에 도시된 바와 같이 트랜지스터(400b)는 절연체(414) 및 절연체(416)에 매립되도록 배치된 도전체(405_2)(도전체(405_2a) 및 도전체(405_2b))와, 도전체(405_2) 및 절연체(416) 위에 배치된 절연체(420)와, 절연체(420) 위에 배치된 절연체(422)와, 절연체(422) 위에 배치된 절연체(424)와, 절연체(424) 위에 배치된 산화물(430)(산화물(430a) 및 산화물(430b))과, 산화물(430) 위에 배치된 산화물(430_2c)과, 산화물(430_2c) 위에 배치된 절연체(450b)와, 절연체(450b) 위에 배치된 도전체(460b)와, 도전체(460b) 위에 배치된 절연체(470b)와, 절연체(470b) 위에 배치된 절연체(471b)와, 적어도 도전체(460b)의 측면과 접하여 배치된 절연체(475b)를 가진다.
또한 도 11에서는 트랜지스터(400a) 및 트랜지스터(400b)가 적층된 산화물(430a) 및 산화물(430b)을 가지는 구성에 대하여 도시하였지만, 예를 들어 트랜지스터(400a) 및 트랜지스터(400b)는 산화물(430b)만을 단층으로 가지는 구성이어도 좋다. 또는 트랜지스터(400a) 및 트랜지스터(400b)는 적층된 3층 이상의 산화물을 가지는 구성이어도 좋다.
또한 도 11에서는 도전체(460a)가 단층이고, 도전체(460b)가 단층인 구성을 도시하였지만 예를 들어 도전체(460a)는 2층 이상의 도전체가 적층된 구성을 가져도 좋고, 도전체(460b)는 2층 이상의 도전체가 적층된 구성을 가져도 좋다.
또한 트랜지스터(400b)는 트랜지스터(400a)가 가지는 구조와 각각 대응하는 구조를 가진다. 따라서 도면 중에서는 트랜지스터(400a) 및 트랜지스터(400b)에 있어서 대응하는 구성에는 기본적으로 3자릿수의 같은 숫자를 부호로서 부여한다. 또한 이하에서는, 특별히 언급되지 않는 한 트랜지스터(400b)에 대해서는 트랜지스터(400a)의 설명을 참작할 수 있다.
또한 트랜지스터(400a), 트랜지스터(400b)의 설명과 마찬가지로 용량 소자(500b)는 용량 소자(500a)가 가지는 구조와 각각 대응하는 구조를 가진다. 따라서 도면 중에서는 용량 소자(500a) 및 용량 소자(500b)에 있어서 대응하는 구성에는 기본적으로 3자릿수의 같은 숫자를 부호로서 부여한다. 따라서 이하에서는, 특별히 언급되지 않는 한 용량 소자(500b)에 대해서는 용량 소자(500a)의 설명을 참작할 수 있다.
예로서 트랜지스터(400a)의 도전체(405_1), 산화물(430_1c), 절연체(450a), 도전체(460a), 절연체(470a), 절연체(471a), 절연체(475a)는 각각 트랜지스터(400b)의 도전체(405_2), 산화물(430_2c), 절연체(450b), 도전체(460b), 절연체(470b), 절연체(471b), 및 절연체(475b)에 대응한다.
도 11에 도시된 바와 같이, 트랜지스터(400a)와 트랜지스터(400b)가 산화물(430)을 공유함으로써 트랜지스터(400a)의 제 1 게이트 전극으로서 기능하는 도전체(460a)와, 트랜지스터(400b)의 제 1 게이트 전극으로서 기능하는 도전체(460b) 사이의 거리를 최소 가공 치수와 같은 정도로 할 수 있고, 각 메모리 셀에서의 트랜지스터의 점유 면적을 축소할 수 있다.
또한 도전체(440)는 플러그로서의 기능을 가지고, 또한 트랜지스터(400a)의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 가지고, 그리고 트랜지스터(400b)의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능도 가진다. 상기 구성에 의하여, 본 발명의 일 형태에서는 인접하는 트랜지스터(400a)와 트랜지스터(400b)의 간격을 작게 할 수 있다. 따라서 트랜지스터(400a), 트랜지스터(400b), 용량 소자(500a) 및 용량 소자(500b)를 가지는 반도체 장치의 고집적화가 가능해진다. 도전체(446)는 도전체(440)와 전기적으로 접속되고, 배선으로서의 기능을 가진다.
또한 도 11에서는 트랜지스터(400a) 및 트랜지스터(400b)를 덮도록 절연체(480)를 제공하는 것이 바람직하다. 절연체(480)는 막 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다.
절연체(480)의 개구부는, 트랜지스터(400a)의 절연체(475a)의 일부와, 트랜지스터(400b)의 절연체(475b)의 일부가 절연체(480)의 개구부의 일부와 중첩되도록 형성된다. 따라서 절연체(480)의 개구부를 형성한 시점에 있어서, 절연체(480)의 개구부가 되는 영역에서는 트랜지스터(400a)의 절연체(475a)의 측면과, 트랜지스터(400b)의 절연체(475b)의 측면이 일부 노출된 상태가 된다. 상기 구성에 의하여, 개구부의 위치 및 형상은 절연체(480)의 형상과 절연체(475a)의 형상 또는 절연체(475b)의 형상에 의하여 자기 정합(自己整合)적으로 정해진다. 따라서 개구부와 게이트 전극의 간격을 작게 설계할 수 있고, 반도체 장치의 고집적화가 가능해진다.
또한 절연체(480)의 개구부 중, 절연체(475a)와 중첩되는 영역을 가지고, 절연체(475b)와 중첩되는 영역을 가지는 개구부에는 도전체(440)가 형성된다. 상기 개구부의 저부(底部) 중 적어도 일부에는 산화물(430)이 위치하고, 도전체(440)는 상기 개구부에서 산화물(430)과 전기적으로 접속된다.
또한 도전체(440)는 절연체(480)의 개구부에서의 내벽에 중첩되도록 산화 알루미늄을 형성한 후, 상기 산화 알루미늄과 중첩되도록 형성되어도 좋다. 산화 알루미늄을 형성함으로써, 외방으로부터의 산소의 투과를 억제하여, 도전체(440)의 산화를 방지할 수 있다. 또한 도전체(440)로부터의 물, 수소 등의 불순물이 외부로 확산되는 것을 방지할 수 있다. 상기 산화 알루미늄은 절연체(480)의 개구부에서의 내벽에 중첩되도록 ALD법 등을 사용하여 산화 알루미늄을 성막하고, 이방성 에칭을 수행함으로써 형성할 수 있다.
또한 본 발명의 일 형태에서 트랜지스터(400a)의 소스 영역 및 드레인 영역 중 다른 쪽과 용량 소자(500a)는 중첩되도록 제공된다. 마찬가지로 트랜지스터(400b)의 소스 영역 및 드레인 영역 중 다른 쪽과 용량 소자(500b)는 중첩되도록 제공된다. 특히 용량 소자(500a) 및 용량 소자(500b)는 저면적보다 측면적이 큰 구조(또한 이하에서는 실린더형 용량 소자라고도 함)인 것이 바람직하다. 따라서 용량 소자(500a) 및 용량 소자(500b)는 투영 면적당 용량값을 크게 할 수 있다.
또한 본 발명의 일 형태에서는 트랜지스터(400a)의 소스 영역 및 드레인 영역 중 다른 쪽과 접하여 용량 소자(500a)의 한쪽 전극을 제공한다. 마찬가지로 트랜지스터(400b)의 소스 영역 및 드레인 영역 중 다른 쪽과 접하여 용량 소자(500b)의 한쪽 전극을 제공한다. 상기 구성에 의하여, 용량 소자(500a)와 트랜지스터(400a) 사이의 콘택트, 및 용량 소자(500b)와 트랜지스터(400b) 사이의 콘택트 형성 공정을 삭감할 수 있다. 따라서 공정수를 감소시키고, 생산 비용을 삭감할 수 있다.
또한 절연체(475a) 및 절연체(475b)는 이방성 에칭 처리에 의하여 자기 정합적으로 형성된다. 트랜지스터(400a)에 절연체(475a)를 제공함으로써 도전체(460a)와 용량 소자(500a) 또는 도전체(440) 사이에 형성되는 기생 용량을 저감할 수 있다. 마찬가지로 트랜지스터(400b)에 절연체(475b)를 제공함으로써 도전체(460b)와 용량 소자(500b) 또는 도전체(440) 사이에 형성되는 기생 용량을 저감할 수 있다. 절연체(475a) 및 절연체(475b)로서는, 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘 및 질화 실리콘을 사용할 수 있다. 기생 용량을 저감함으로써, 트랜지스터(400a) 및 트랜지스터(400b)를 고속으로 동작시킬 수 있다.
예를 들어, 산화물(430)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물로 대표되는 산화물 반도체를 사용하는 것이 좋다. 또한 산화물(430)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
채널 형성 영역에 산화물 반도체를 사용한 트랜지스터(400a) 및 트랜지스터(400b)는 비도통 상태에서 누설 전류가 매우 작기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 또한 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터(400a) 및 트랜지스터(400b)에 사용할 수 있다.
또한 산화물(430) 중, 도전체(460a)와 중첩되지 않고, 또한 도전체(460b)와 중첩되지 않는 영역은 중첩되는 영역에 비하여 저항률이 낮아도 좋다. 상기 구성에 의하여, 저항률이 낮은 영역과 도전체(440) 사이의 접촉 저항을 저감시킬 수 있고, 트랜지스터(400a) 및 트랜지스터(400b)의 온 전류를 높일 수 있다. 또한 저항률이 낮은 영역과, 용량 소자(500a)의 한쪽 전극 또는 용량 소자(500b)의 한쪽 전극 사이의 접촉 저항을 저감시킬 수 있고, 트랜지스터(400a) 및 트랜지스터(400b)의 온 전류를 높일 수 있다.
또한 산화물(430)에서, 각 영역의 경계는 명확히 검출하기가 어려운 경우가 있다. 각 영역 내에서 검출되는 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도는 영역마다의 단계적인 변화에 한정되지 않고, 각 영역 내에서도 연속적으로 변화(그러데이션이라고도 함)되어도 좋다. 즉 채널 형성 영역에 가까운 영역일수록, 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도가 감소되어 있으면 좋다.
또한 트랜지스터(400a) 및 트랜지스터(400b)의 채널 길이는 도전체(460a) 및 절연체(475a), 그리고 도전체(460b) 및 절연체(475b)의 폭에 따라 결정된다. 즉 도전체(460a) 또는 도전체(460b)의 폭을 최소 가공 치수로 함으로써, 트랜지스터(400a) 및 트랜지스터(400b)의 미세화가 가능해진다.
또한 제 2 게이트 전극으로서의 기능을 가지는 도전체(405_1)에 인가하는 전위는 제 1 게이트 전극으로서의 기능을 가지는 도전체(460a)에 인가하는 전위와 같은 전위로 하여도 좋다. 도전체(405_1)에 인가하는 전위를, 도전체(460a)에 인가하는 전위와 같은 전위로 하는 경우에, 도전체(405_1)는 산화물(430) 중 도전체(460a)와 중첩되는 영역보다 채널 폭 방향의 길이가 길게 되도록 크게 제공하여도 좋다. 특히, 도전체(405_1)는 산화물(430) 중 도전체(460a)와 중첩되는 영역이 채널 폭 방향과 교차되는 단부보다 외측의 영역에서도 연장되어 있는 것이 바람직하다. 즉 산화물(430)의 채널 폭 방향에서의 측면의 외측에서 도전체(405_1)와 도전체(460a)는 절연체를 개재하여 중첩되어 있는 것이 바람직하다.
상기 구성을 가짐으로써, 도전체(460a) 및 도전체(405_1)에 전위를 인가한 경우, 도전체(460a)로부터 발생하는 전계와 도전체(405_1)로부터 발생하는 전계에 의하여, 산화물(430) 중 도전체(460a)와 중첩되는 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여, 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
도전체(405_1)는 절연체(414) 및 절연체(416)의 개구부의 내벽에 접하여 도전체(405_1a)가 형성되고, 또한 내측에 도전체(405_1b)가 형성되어 있다. 여기서, 도전체(405_1a)의 상면의 높이와, 절연체(416)의 상면의 높이는 같은 정도로 할 수 있다. 또한 도전체(405_2a)의 상면의 높이와 절연체(416)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(400a)에서는 도전체(405_1a) 및 도전체(405_1b)를 적층하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전체(405_1a) 및 도전체(405_1b) 중 어느 한쪽만을 제공하는 구성으로 하여도 좋다.
여기서 도전체(405_1a)는 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 가지는(투과되기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 예를 들어, 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하고, 단층 또는 적층으로 하면 좋다. 이에 의하여, 절연체(414)보다 하층으로부터 수소, 물 등의 불순물이 도전체(405_1) 및 도전체(405_2)를 통하여 상층으로 확산되는 것을 억제할 수 있다. 또한 도전체(405_1a)는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물, 및 산소(예를 들어, 산소 원자, 산소 분자 등) 중 적어도 하나의 투과를 억제하는 기능을 가지는 것이 바람직하다. 또한 이하에서, 불순물 또는 산소의 투과를 억제하는 기능을 가지는 도전성 재료에 대하여 기재하는 경우도 마찬가지이다. 도전체(405_1a)가 산소의 투과를 억제하는 기능을 가짐으로써, 도전체(405_1b)가 산화되어 도전율이 저하하는 것을 방지할 수 있다.
또한 도전체(405_1b)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도시하지 않았지만, 도전체(405_1b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄, 및 상기 도전성 재료의 적층으로 하여도 좋다.
절연체(414) 및 절연체(422)는 하층으로부터 물 또는 수소 등의 불순물이 트랜지스터(400a), 트랜지스터(400b)에 혼입되는 것을 방지하는 배리어 절연막으로서 기능할 수 있다. 절연체(414) 및 절연체(422)에는 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 바람직하다. 예를 들어, 절연체(414)로서 질화 실리콘 등을 사용하고, 절연체(422)로서 산화 알루미늄, 산화 하프늄, 실리콘 및 하프늄을 포함하는 산화물(하프늄 실리케이트), 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이에 의하여 수소, 물 등의 불순물이 절연체(414) 및 절연체(422)보다 상층으로 확산되는 것을 억제할 수 있다. 또한 절연체(414) 및 절연체(422)는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 및 구리 원자 등의 불순물 중 적어도 하나의 투과를 억제하는 기능을 가지는 것이 바람직하다. 또한 이하에서 불순물의 투과를 억제하는 기능을 가지는 절연성 재료에 대하여 기재하는 경우에도 마찬가지이다.
또한 절연체(414) 및 절연체(422)에는 산소(예를 들어, 산소 원자 또는 산소 분자 등)의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 바람직하다. 이에 의하여, 절연체(424) 등에 포함되는 산소가 아래쪽으로 확산되는 것을 억제할 수 있다.
또한 절연체(422) 내의 물, 수소 또는 질소 산화물 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 예를 들어, 절연체(422)의 수소의 이탈량은 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy))에 있어서, 절연체(422)의 표면 온도가 50℃에서 500℃의 범위에서, 수소 분자로 환산한 이탈량이 절연체(422)의 면적당으로 환산하여 2×1015molecules/cm2 이하, 바람직하게는 1×1015molecules/cm2 이하, 더 바람직하게는 5×1014molecules/cm2 이하이면 좋다. 또한 절연체(422)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다.
절연체(450a)는 트랜지스터(400a)의 제 1 게이트 절연막으로서 기능할 수 있고, 절연체(420), 절연체(422), 및 절연체(424)는 트랜지스터(400a)의 제 2 게이트 절연막으로서 기능할 수 있다. 또한 트랜지스터(400a)에서는 절연체(420), 절연체(422), 및 절연체(424)를 적층하는 구성에 대하여 나타내었지만 본 발명은 이에 한정되지 않는다. 예를 들어 절연체(420), 절연체(422), 및 절연체(424) 중 어느 2층을 적층한 구조로 하여도 좋고, 어느 1층을 사용하는 구조로 하여도 좋다.
산화물(430)에는 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 금속 산화물로서는 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다. 이와 같이, 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여, 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되어 있는 것이 바람직하다. 또한 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등 중으로부터 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는 산화물 반도체가 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 이 이외에 원소 M에 적용할 수 있는 원소로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
여기서, 산화물 반도체는 산화물 반도체를 구성하는 원소 외에, 알루미늄, 루테늄, 타이타늄, 탄탈럼, 크로뮴, 텅스텐 등의 금속 원소를 첨가함으로써, 금속 화합물이 되어 저저항화하는 경우가 있다. 또한 알루미늄, 타이타늄, 탄탈럼, 텅스텐 등을 사용하는 것이 바람직하다. 산화물 반도체에 금속 원소를 첨가하기 위해서는, 예를 들어 산화물 반도체 위에, 상기 금속 원소를 포함하는 금속막, 금속 원소를 가지는 질화막, 또는 금속 원소를 가지는 산화막을 제공하는 것이 좋다. 또한 상기 막을 제공함으로써, 상기 막과 산화물 반도체의 계면, 또는 상기 계면 근방에 위치하는 산화물 반도체 내의 일부의 산소가 상기 막 등에 흡수됨으로써 산소 결손이 형성되어, 산화물 반도체의 상기 계면 근방이 저저항화하는 경우가 있다.
상기 계면 근방에 형성된 산소 결손의 주변은 변형을 가진다. 또한 상기 막을 스퍼터링법으로 성막하는 경우, 스퍼터링 가스에 희가스가 포함되면 상기 막의 성막 중에 희가스가 산화물 반도체 내에 혼입하는 경우가 있다. 산화물 반도체 내에 희가스가 혼입함으로써, 상기 계면 근방 및 희가스의 주변에서는, 변형 또는 구조의 불균일이 생긴다. 또한 상기 희가스로서는 He, Ar 등을 들 수 있다. 또한 He보다 Ar가, 원자 반지름이 크기 때문에 더 바람직하다. 상기 Ar가 산화물 반도체 내에 혼입함으로써, 변형 또는 구조의 불균일이 적합하게 생긴다. 이들 변형, 또는 구조의 불균일이 생긴 영역에서는, 결합한 산소의 수가 적은 금속 원자가 증가할 것으로 생각된다. 결합한 산소의 수가 적은 금속 원자가 증가함으로써 상기 계면 근방 및 희가스의 주변이 저저항화하는 경우가 있다.
또한 산화물 반도체로서, 결정성 산화물 반도체를 사용하는 경우, 상기 변형 또는 구조의 불균일이 생긴 영역에서는 결정성이 무너지고 비정질인 것처럼 관찰되는 경우가 있다.
또한 산화물 반도체 위에 금속막, 금속 원소를 가지는 질화막, 또는 금속 원소를 가지는 산화막을 제공한 후, 질소를 포함하는 분위기하에서 열처리를 수행하면 좋다. 질소를 포함하는 분위기하에서의 열처리에 의하여, 금속막으로부터 금속 원소가 산화물 반도체로 확산되고, 산화물 반도체에 금속 원소를 첨가할 수 있다.
또한 산화물 반도체에 존재하는 수소는, 산화물 반도체의 저저항화한 영역으로 확산되고, 저저항화한 영역에 존재하는 산소 결손 내에 들어간 경우, 비교적 안정적인 상태가 된다. 또한 산화물 반도체에 존재하는 산소 결손 내의 수소는, 250℃ 이상의 열처리에 의하여 산소 결손으로부터 빠져나가 산화물 반도체의 저저항화한 영역으로 확산되고, 저저항화한 영역에 존재하는 산소 결손 내에 들어가, 비교적 안정적인 상태가 되는 것이 알려져 있다. 따라서 열처리에 의하여, 산화물 반도체의 저저항화한 영역은 더 저저항화하고, 저저항화하지 않은 산화물 반도체는 고순도화(물, 수소 등의 불순물의 저감)하고, 더 고저항화하는 경향이 있다.
또한 산화물 반도체는 수소 또는 질소 등의 불순물 원소가 존재하면 캐리어 밀도가 증가한다. 산화물 반도체 내의 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되어, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어 밀도가 증가한다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 즉, 질소 또는 수소를 가지는 산화물 반도체는 저저항화된다.
따라서 산화물 반도체에 대하여 선택적으로 금속 원소, 그리고 수소 및 질소 등의 불순물 원소를 첨가함으로써, 산화물 반도체에 고저항 영역 및 저저항 영역을 제공할 수 있다. 즉 산화물(430)을 선택적으로 저저항화함으로써, 섬 형상으로 가공한 산화물(430)에 캐리어 밀도가 낮은 반도체로서 기능하는 영역과, 소스 영역 또는 드레인 영역으로서 기능하는 저저항화한 영역을 제공할 수 있다.
또한 산화물(430a)에 사용하는 금속 산화물에서 구성 원소 중의 원소 M의 원자수비가, 산화물(430b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(430a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(430b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(430b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(430a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
상술한 바와 같은 금속 산화물을 산화물(430a)로서 사용하고, 산화물(430a)의 전도대 하단의 에너지가, 산화물(430b)의 전도대 하단의 에너지가 낮은 영역에서의 전도대 하단의 에너지보다 높아지는 것이 바람직하다. 또한 바꿔 말하면 산화물(430a)의 전자 친화력이, 산화물(430b)의 전도대 하단의 에너지가 낮은 영역에서의 전자 친화력보다 작은 것이 바람직하다.
여기서 산화물(430a) 및 산화물(430b)에 있어서 전도대 하단의 에너지 준위는 완만하게 변화한다. 바꿔 말하면, 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는 산화물(430a)과 산화물(430b)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮게 하는 것이 좋다.
구체적으로는 산화물(430a)과 산화물(430b)이 산소 이외에 공통의 원소를 가짐(주성분으로 함)으로써 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(430b)이 In-Ga-Zn 산화물인 경우, 산화물(430a)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하는 것이 좋다.
이때, 캐리어의 주된 경로는 산화물(430b)에 형성되는 내로 갭 부분이 된다. 산화물(430a)과 산화물(430b)의 계면에서의 결함 준위 밀도를 낮게 할 수 있기 때문에 계면 산란으로 인한 캐리어 전도로의 영향이 작아 높은 온 전류를 얻을 수 있다.
또한 도 11의 (B)에 도시된 바와 같이 도전체(460a), 절연체(470a) 및 절연체(471a)로 이루어진 구조체는 그 측면이 절연체(422)에 대하여 실질적으로 수직인 것이 바람직하다. 다만, 본 실시형태에서 나타내는 반도체 장치는 이에 한정되는 것은 아니다. 예를 들어, 도전체(460a), 절연체(470a) 및 절연체(471a)로 이루어진 구조체의 측면과 상면이 이루는 각이 예각이 되는 구성으로 하여도 좋다. 이 경우, 상기 구조체의 측면과 절연체(422)의 상면이 이루는 각이 클수록 바람직하다.
절연체(475a)는 적어도 도전체(460a) 및 절연체(470a)의 측면에 접하여 제공된다. 절연체(475a)는 절연체(475a)가 되는 절연체를 성막하고 나서 이방성 에칭을 수행하여 형성한다. 상기 에칭에 의하여 절연체(475a)는 도전체(460a) 및 절연체(470a)의 측면에 접하여 형성한다.
또한 용량 소자(500a)는 도전체(510a), 절연체(530), 절연체(530) 위의 도전체(520a)를 가진다. 또한 용량 소자(500b)는 도전체(510b), 절연체(530), 절연체(530) 위의 도전체(520b)를 가진다. 도전체(520a) 및 도전체(520b) 위에는 절연체(484)가 형성되고, 도전체(440)는 절연체(480), 절연체(530), 및 절연체(484)의 개구부에 형성되어 있다.
용량 소자(500a)는 절연체(480)가 가지는 개구부의 저면 및 측면을 따르도록 하부 전극으로서 기능하는 도전체(510a)와, 상부 전극으로서 기능하는 도전체(520a)가 유전체로서 기능하는 절연체(530)를 사이에 두고 대향하는 구성이다. 상기 구성에 의하여 단위 면적당 정전 용량을 증대시킬 수 있고, 반도체 장치의 미세화 또는 고집적화를 추진할 수 있다. 또한 절연체(480)의 막 두께에 따라, 용량 소자(500a)의 정전 용량의 값을 적절히 설정할 수 있다. 따라서 설계 자유도가 높은 반도체 장치를 제공할 수 있다.
특히 절연체(480)가 가지는 개구부의 깊이를 깊게 함으로써, 투영 면적은 변하지 않고 용량 소자(500a)의 정전 용량을 증대시킬 수 있다. 따라서 용량 소자(500a)는 실린더형(저면적보다 측면적이 더 큼)으로 하는 것이 바람직하다.
또한 절연체(530)에는 유전율이 높은 절연체를 사용하는 것이 바람직하다. 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용할 수 있다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
또한 절연체(530)는 적층 구조이어도 좋고, 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등 중에서 2층 이상을 선택하여 적층 구조로 하여도 좋다. 예를 들어, ALD법으로 산화 하프늄, 산화 알루미늄, 및 산화 하프늄을 순차적으로 성막하고, 적층 구조로 하는 것이 바람직하다. 산화 하프늄 및 산화 알루미늄의 막 두께는, 각각 0.5nm 이상 5nm 이하로 한다. 이와 같은 적층 구조로 함으로써, 용량값이 크며 누설 전류가 작은 용량 소자(500a)로 할 수 있다.
또한 도전체(510a) 또는 도전체(520a)는 적층 구조이어도 좋다. 예를 들어 도전체(510a) 또는 도전체(520a)는 타이타늄, 질화 타이타늄, 탄탈럼, 또는 질화 탄탈럼을 주성분으로 하는 도전성 재료와, 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료의 적층 구조로 하여도 좋다. 또한 도전체(510a) 또는 도전체(520a)는 단층 구조로 하여도 좋고, 3층 이상의 적층 구조로 하여도 좋다.
<기판>
*트랜지스터를 형성하는 기판으로서는, 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서는 예를 들어 실리콘, 저마늄 등의 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다.도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 가지는 기판, 금속의 산화물을 가지는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
또한 기판으로서 가요성 기판을 사용하여도 좋다. 또한 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하여, 가요성 기판인 기판으로 전치(轉置)하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 제공하는 것이 좋다. 또한 기판으로서 섬유를 짠 시트, 필름, 또는 포일 등을 사용하여도 좋다. 또한 기판이 신축성을 가져도 좋다. 또한 기판은 구부리거나 당기는 것을 중지하였을 때, 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판은, 예를 들어 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하의 두께가 되는 영역을 가진다. 기판을 얇게 하면, 트랜지스터를 가지는 반도체 장치를 경량화할 수 있다. 또한 기판을 얇게 함으로써, 유리 등을 사용한 경우에도 신축성을 가지는 경우나, 구부리거나 당기는 것을 중지하였을 때 원래의 형상으로 되돌아가는 성질을 가지는 경우가 있다. 그러므로 낙하 등으로 인하여 기판 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판으로서는 예를 들어 금속, 합금, 수지, 또는 유리, 혹은 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판은, 선팽창률이 낮을수록 환경으로 인한 변형이 억제되어 바람직하다. 가요성 기판인 기판으로서는, 예를 들어, 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판인 기판으로서 적합하다.
<절연체>
절연체로서는, 절연성을 가지는 산화물, 질화물, 산화 질화물, 질화 산화물, 금속 산화물, 금속 산화 질화물, 금속 질화 산화물 등이 있다.
트랜지스터를 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써 트랜지스터의 전기 특성을 안정된 것으로 할 수 있다. 예를 들어 절연체(414), 절연체(422), 절연체(470a), 절연체(470b)로서, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하면 좋다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층 또는 적층으로 사용하면 좋다.
또한 예를 들어 절연체(414), 절연체(422), 절연체(470a), 절연체(470b)로서는 산화알루미늄, 산화마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 실리콘 및 하프늄을 포함하는 산화물, 알루미늄 및 하프늄을 포함하는 산화물, 또는 산화 탄탈럼 등의 금속 산화물, 질화 산화 실리콘, 또는 질화 실리콘 등을 사용하면 좋다. 또한 예를 들어 절연체(414), 절연체(422), 절연체(470a), 절연체(470b)는 산화 알루미늄, 및 산화 하프늄 등을 가지는 것이 바람직하다.
절연체(471a), 절연체(471b), 절연체(475a), 및 절연체(475b)로서는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄 또는 탄탈럼을 포함하는 절연체를 단층 또는 적층으로 사용하면 좋다. 예를 들어 절연체(471a), 절연체(471b), 절연체(475a), 및 절연체(475b)로서는 산화 실리콘, 산화 질화 실리콘, 또는 질화 실리콘을 가지는 것이 바람직하다.
절연체(422), 절연체(424), 절연체(450a), 절연체(450b), 절연체(530)는 비유전율이 높은 절연체를 가지는 것이 바람직하다. 예를 들어 절연체(422), 절연체(424), 절연체(450a), 절연체(450b), 절연체(530)는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄, 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화 질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화 질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등을 가지는 것이 바람직하다.
또는, 절연체(422), 절연체(424), 절연체(450a), 절연체(450b), 및 절연체(530)는 산화 실리콘 또는 산화 질화 실리콘과 비유전율이 높은 절연체의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화 질화 실리콘은 열적으로 안정적이기 때문에 비유전율이 높은 절연체와 조합함으로써 열적으로 안정적이고, 비유전율이 높은 적층 구조로 할 수 있다. 예를 들어, 절연체(450a) 및 절연체(450b)에서 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄을 산화물(430)과 접하는 구조로 함으로써, 산화 실리콘 또는 산화 질화 실리콘에 포함되는 실리콘이 산화물(430)에 혼입되는 것을 억제할 수 있다. 또한 예를 들어, 절연체(450a) 및 절연체(450b)에서 산화 실리콘 또는 산화 질화 실리콘을 산화물(430)과 접하는 구조로 함으로써, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄과, 산화 실리콘 또는 산화 질화 실리콘 사이의 계면에 트랩 센터가 형성되는 경우가 있다. 상기 트랩 센터는, 전자를 포획함으로써 트랜지스터의 문턱 전압을 플러스 방향으로 변동시킬 수 있는 경우가 있다.
절연체(416), 절연체(480), 절연체(484), 절연체(475a) 및 절연체(475b)는 비유전율이 낮은 절연체를 가지는 것이 바람직하다. 예를 들어 절연체(416), 절연체(480), 절연체(484), 절연체(475a) 및 절연체(475b)는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘 또는 수지 등을 가지는 것이 바람직하다. 또는 절연체(416), 절연체(480), 절연체(484), 절연체(475a) 및 절연체(475b)는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘 또는 공공을 가지는 산화 실리콘과 수지와의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화 질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합함으로써 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
<도전체>
도전체(405_1), 도전체(405_2), 도전체(460a), 도전체(460b), 도전체(440), 도전체(510a), 도전체(510b), 도전체(520a) 및 도전체(520b)로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 특히 도전체(460a) 및 도전체(460b)로서, 산화물(430)에 적용할 수 있는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 산화물(430)에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외방의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
또한 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 산화물을 트랜지스터의 채널 형성 영역에 사용하는 경우에는, 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 게이트 전극으로서 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
[금속 산화물의 구성]
이하에서는 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
또한 본 명세서 등에서, CAAC(C-Axis Aligned crystal) 및 CAC(Cloud-Aligned Composite)라고 기재하는 경우가 있다. 또한 CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
CAC-OS 또는 CAC-metal oxide란, 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 또한 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성 기능은 캐리어가 되는 전자(또는 정공)를 흘리는 기능이고, 절연성 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능의 상보적인 작용에 의하여, CAC-OS 또는 CAC-metal oxide는 스위칭 기능(On/Off시키는 기능)을 가질 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각 기능을 분리시킴으로써 양쪽 모두의 기능을 최대한 높일 수 있다.
또한 CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 재료는 상술한 절연성의 기능을 가진다. 또한 재료 내에서, 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 내에 편재(偏在)하는 경우가 있다. 또한 도전성 영역은 그 주변이 흐릿해져 클라우드상(cloud-like)으로 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 중에 분산되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어 CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 넓은 갭(wide gap)을 가지는 성분과 도전성 영역에 기인하는 좁은 갭(narrow gap)을 가지는 성분으로 구성된다. 이 구성의 경우, 캐리어를 흘릴 때 좁은 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 좁은 갭을 가지는 성분이 넓은 갭을 가지는 성분에 상보적으로 작용함으로써 좁은 갭을 가지는 성분에 연동되어 넓은 갭을 가지는 성분에도 캐리어가 흐른다. 따라서 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉 CAC-OS 또는 CAC-metal oxide를 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
[금속 산화물의 구조]
산화물 반도체는 단결정 산화물 반도체와, 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), a-like OS(amorphous-like Oxide Semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되어 변형을 가지는 결정 구조가 되어 있다. 또한 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 왜곡에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS에서는 왜곡 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인할 수는 없다. 즉, 격자 배열의 왜곡에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는 CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자들 사이의 결합 거리가 변화되는 것 등에 의하여 왜곡을 허용할 수 있기 때문이라고 생각된다.
또한 CAAC-OS는 인듐 및 산소를 가지는 층(이후, In층이라고 함)과, 원소 M, 아연, 및 산소를 가지는 층(이후, (M, Zn)층이라고 함)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서 CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 산화물 반도체는 열에 강하고, 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는, 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체는 다양한 구조를 취하고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[산화물 반도체를 가지는 트랜지스터]
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한 상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 낮추는 경우에서는, 산화물 반도체막 내의 불순물 농도를 낮추고 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어 산화물 반도체는 캐리어 밀도를 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는 소실할 때까지 걸리는 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정되게 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감시키기 위해서는 근접하는 막 내의 불순물 농도도 저감시키는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
14족 원소 중 하나인 실리콘이나 탄소가 산화물 반도체에 포함되면 산화물 반도체에 결함 준위가 형성된다. 그러므로 산화물 반도체에서의 실리콘이나 탄소의 농도와, 산화물 반도체와의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry))에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 알칼리 금속 또는 알칼리 토금속이 산화물 반도체에 포함되면 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온(normally-on) 특성이 되기 쉽다. 그러므로 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 밀도가 증가되어 n형화되기 쉽다. 이 결과, 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서 상기 산화물 반도체에서 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어 산화물 반도체 내의 질소 농도는 SIMS에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써 안정된 전기 특성을 부여할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
2개의 메모리 셀이 하나의 비트선을 공유하는 경우의, 트랜지스터(400a), 트랜지스터(400b), 용량 소자(500a) 및 용량 소자(500b)의 다른 구성예를, 도 13에 도시하였다. 도 13에 도시된 단면도에서는 트랜지스터(400a)와 용량 소자(500a)는 제 1 메모리 셀에 포함되고, 트랜지스터(400b)와 용량 소자(500b)는 제 2 메모리 셀에 포함된다.
도 13에 도시된 바와 같이, 트랜지스터(400a)는 절연 표면 위에서 절연체(414) 및 절연체(416)에 매립되도록 배치된 도전체(405_1)(도전체(405_1a) 및 도전체(405_1b))와, 도전체(405_1) 위 및 절연체(416) 위에 배치된 절연체(420)와, 절연체(420) 위에 배치된 절연체(422)와, 절연체(422) 위에 배치된 절연체(424)와, 절연체(424) 위에 배치된 산화물(430)(산화물(430a) 및 산화물(430b))과, 산화물(430) 위에 배치된 도전체(442a) 및 도전체(442b)와, 도전체(442a)와 도전체(442b) 사이에서 산화물(430) 위에 배치된 산화물(430_1c)과, 산화물(430_1c) 위에 배치된 절연체(450_1)와, 절연체(450_1) 위에 배치된 도전체(460_1)(도전체(460_1a) 및 도전체(460_1b))를 가진다.
또한 도 13에 도시된 바와 같이, 트랜지스터(400b)는 절연 표면 위에서 절연체(414) 및 절연체(416)에 매립되도록 배치된 도전체(405_2)(도전체(405_2a) 및 도전체(405_2b))와, 도전체(405_2) 위 및 절연체(416) 위에 배치된 절연체(420)와, 절연체(420) 위에 배치된 절연체(422)와, 절연체(422) 위에 배치된 절연체(424)와, 절연체(424) 위에 배치된 산화물(430)(산화물(430a) 및 산화물(430b))과, 산화물(430) 위에 배치된 도전체(442c) 및 도전체(442b)와, 도전체(442c)와 도전체(442b) 사이에서 산화물(430) 위에 배치된 산화물(430_2c)과, 산화물(430_2c) 위에 배치된 절연체(450_2)와, 절연체(450_2) 위에 배치된 도전체(460_2)(도전체(460_2a) 및 도전체(460_2b))를 가진다.
또한 도 13에서는 트랜지스터(400a) 및 트랜지스터(400b)가 적층된 산화물(430a) 및 산화물(430b)을 가지는 구성에 대하여 도시하였지만, 예를 들어 트랜지스터(400a) 및 트랜지스터(400b)는 산화물(430b)만을 단층으로 가지는 구성이어도 좋다. 또는, 트랜지스터(400a) 및 트랜지스터(400b)는 적층된 3층 이상의 산화물을 가지는 구성이어도 좋다.
또한 도 13에서는 도전체(460_1a)와 도전체(460_1b)가 단층이고, 도전체(460_2a)와 도전체(460_2b)가 단층인 구성을 도시하였지만, 예를 들어 이들 도전체는 각각 2층 이상의 도전체가 적층된 구성을 가져도 좋다.
또한 트랜지스터(400b)는 트랜지스터(400a)가 가지는 구조와 각각 대응하는 구조를 가진다. 따라서 도면 중에서는 트랜지스터(400a) 및 트랜지스터(400b)에서 대응하는 구성에는 기본적으로 3자릿수의 같은 숫자를 부호로서 부여한다. 또한 이하에서는 특별히 언급되지 않는 한, 트랜지스터(400b)에 대해서는 트랜지스터(400a)의 설명을 참작할 수 있다.
또한 트랜지스터(400a), 트랜지스터(400b)의 설명과 같이 용량 소자(500b)는 용량 소자(500a)가 가지는 구조와 각각 대응하는 구조를 가진다. 따라서 도면 중에서는 용량 소자(500a) 및 용량 소자(500b)에 있어서 대응하는 구성에는 기본적으로 3자릿수의 같은 숫자를 부호로서 부여한다. 따라서 이하에서는 특별히 언급되지 않는 한, 용량 소자(500b)에 대해서는 용량 소자(500a)의 설명을 참작할 수 있다.
도 13에 도시된 바와 같이, 트랜지스터(400a)와 트랜지스터(400b)가 산화물(430)을 공유함으로써, 트랜지스터(400a)의 제 1 게이트 전극으로서 기능하는 도전체(460_1)와, 트랜지스터(400b)의 제 1 게이트 전극으로서 기능하는 도전체(460_2) 사이의 거리를 최소 가공 치수와 같은 정도로 할 수 있고, 각 메모리 셀에서의 트랜지스터의 점유 면적을 축소할 수 있다.
또한 도전체(442b)는 트랜지스터(400a)의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 가지고, 트랜지스터(400b)의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능도 가진다. 그리고 도전체(440)는 플러그로서의 기능을 가지고, 도전체(442b)에 전기적으로 접속되어 있다. 상기 구성에 의하여, 본 발명의 일 형태에서는 인접하는 트랜지스터(400a)와 트랜지스터(400b)의 간격을 작게 할 수 있다. 따라서 트랜지스터(400a), 트랜지스터(400b), 용량 소자(500a) 및 용량 소자(500b)를 가지는 반도체 장치의 고집적화가 가능해진다. 도전체(446)는 도전체(440)와 전기적으로 접속되고, 배선으로서의 기능을 가진다.
또한 도 13에서는 트랜지스터(400a) 및 트랜지스터(400b)의 산화물(430), 도전체(442a), 도전체(442b), 도전체(442c)를 덮도록 절연체(444)를 제공하였지만, 본 발명의 일 형태에서는 절연체(444)를 제공하지 않는 구성을 가져도 좋다. 다만, 도전체(442a), 도전체(442b), 도전체(442c)를 덮도록 절연체(444)를 제공함으로써 도전체(442a), 도전체(442b), 도전체(442c)의 표면이 산화되는 것을 방지할 수 있다.
또한 절연체(444) 위에는 절연체(480)가 배치되어 있다. 절연체(480)는 막 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 그리고 절연체(480)와, 도전체(442a)와, 도전체(442b)와, 산화물(430)로 형성되는 오목부에는 그 오목부의 내벽을 따르도록 산화물(430_1c)이 배치되고, 산화물(430_1c) 위에 중첩되도록 절연체(450_1)가 배치되고, 절연체(450_1) 위에 중첩되도록 도전체 460_1b)가 배치되고, 도전체(460_1b) 위에 중첩되도록 도전체(460_1a)가 배치되어 있다. 마찬가지로 절연체(480)와, 도전체(442b)와, 도전체(442c)와, 산화물(430)로 형성되는 오목부에는 그 오목부의 내벽을 따르도록 산화물(430_2c)이 배치되고, 산화물(430_2c) 위에 중첩되도록 절연체(450_2)가 배치되고, 절연체(450_2) 위에 중첩되도록 도전체(460_2b)가 배치되고, 도전체(460_2b) 위에 중첩되도록 도전체(460_2a)가 배치되어 있다.
또한 본 발명의 일 형태에서는 절연체(480) 위, 산화물(430_1c) 위, 산화물(430_2c) 위, 절연체(450_1) 위, 절연체(450_2) 위, 도전체(460_1) 위, 도전체(460_2) 위에 절연체(474)가 배치되고, 절연체(474) 위에 절연체(481)가 배치되어 있다.
절연체(474) 및 절연체(481)는 상층으로부터 물 또는 수소 등의 불순물이 트랜지스터에 혼입되는 것을 방지하는 배리어 절연막으로서 기능할 수 있다. 절연체(474) 및 절연체(481)에는 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 바람직하다. 예를 들어, 절연체(474)로서 산화 알루미늄, 산화 하프늄, 실리콘 및 하프늄을 포함하는 산화물(하프늄 실리케이트), 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하고, 절연체(481)로서 질화 실리콘 등을 사용하는 것이 바람직하다. 이에 의하여 수소, 물 등의 불순물이 절연체(474) 및 절연체(481)보다 아래의 층으로 확산되는 것을 억제할 수 있다. 또한 절연체(474) 및 절연체(481)는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 및 구리 원자 등의 불순물 중 적어도 하나의 투과를 억제하는 기능을 가지는 것이 바람직하다. 또한 이는, 불순물의 투과를 억제하는 기능을 가지는 절연성 재료에 대하여 아래에서 기재하는 경우에도 마찬가지이다.
또한 절연체(474) 및 절연체(481)에는 산소(예를 들어, 산소 원자 또는 산소 분자 등)의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 바람직하다. 이에 의하여, 절연체(481) 등에 포함되는 산소가 위쪽으로 확산되는 것을 억제할 수 있다.
또한 본 발명의 일 형태에서는 트랜지스터(400a)의 소스 영역 및 드레인 영역 중 다른 쪽과 용량 소자(500a)가 중첩되도록 제공된다. 마찬가지로 트랜지스터(400b)의 소스 영역 및 드레인 영역 중 다른 쪽과 용량 소자(500b)가 중첩되도록 제공된다. 특히, 용량 소자(500a) 및 용량 소자(500b)는 저면적보다 측면적이 큰 구조(또한 이하에서는 실린더형 용량 소자라고도 함)인 것이 바람직하다. 따라서 용량 소자(500a) 또는 용량 소자(500b)는 투영 면적당 용량값을 크게 할 수 있다.
채널 형성 영역에 산화물 반도체를 사용한 트랜지스터(400a) 및 트랜지스터(400b)는 비도통 상태에서 누설 전류가 매우 작기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 또한 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터(400a) 및 트랜지스터(400b)에 사용할 수 있다.
또한 산화물(430) 중, 도전체(442a)와 중첩되는 영역, 더 구체적으로는 도전체(442a)와 접하는 산화물(430)의 표면 근방의 영역(443a)에는 채널 형성 영역보다 저항이 낮은 저저항 영역이 형성되는 경우가 있다. 마찬가지로 산화물(430) 중, 도전체(442b)와 중첩되는 영역, 더 구체적으로는 도전체(442b)와 접하는 산화물(430)의 표면 근방의 영역(443b)에는 채널 형성 영역보다 저항이 낮은 저저항 영역이 형성되는 경우가 있다. 마찬가지로 산화물(430) 중, 도전체(442c)와 중첩되는 영역, 더 구체적으로는 도전체(442c)와 접하는 산화물(430)의 표면 근방의 영역(443c)에는 채널 형성 영역보다 저항이 낮은 저저항 영역이 형성되는 경우가 있다. 상기 영역을 가짐으로써 산화물(430)과 도전체(442a), 도전체(442b), 또는 도전체(442c) 사이의 접촉 저항을 저감시킬 수 있고, 트랜지스터(400a) 및 트랜지스터(400b)의 온 전류를 높일 수 있다.
또한 용량 소자(500a)는 도전체(510a), 절연체(530), 절연체(530) 위의 도전체(520a)를 가진다. 또한 용량 소자(500b)는 도전체(510b), 절연체(530), 절연체(530) 위의 도전체(520b)를 가진다. 용량 소자(500a)는 절연체(444), 절연체(480), 절연체(474), 및 절연체(481)가 가지는 개구부의 저면 및 측면을 따르도록, 하부 전극으로서 기능하는 도전체(510a)와 상부 전극으로서 기능하는 도전체(520a)가 유전체로서 기능하는 절연체(530)를 사이에 두고 대향하는 구성이다. 상기 구성에 의하여, 단위 면적당 정전 용량을 크게 할 수 있고, 반도체 장치의 미세화 또는 고집적화를 추진할 수 있다. 또한 절연체(480)의 막 두께에 따라 용량 소자(500a)의 정전 용량의 값을 적절히 설정할 수 있다. 따라서 설계 자유도가 높은 반도체 장치를 제공할 수 있다.
특히 절연체(480)가 가지는 개구부의 깊이를 깊게 함으로써, 투영 면적은 변하지 않고 용량 소자(500a)의 정전 용량을 증대시킬 수 있다. 따라서 용량 소자(500a)는 실린더형(저면적보다 측면적이 더 큼)으로 하는 것이 바람직하다.
또한 도 13에서는 도전체(520a) 및 도전체(520b)가 오목부를 가지고, 용량 소자(500a) 및 용량 소자(500b) 위의 절연체(540)가 상기 오목부의 위쪽 및 내측에 배치되는 경우를 예시하였다.
또한 절연체(530)는 유전율이 높은 절연체를 가지는 것이 바람직하다. 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용할 수 있다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
또한 절연체(530)는 적층 구조이어도 좋고, 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등 중에서 2층 이상을 선택하여 적층 구조로 하여도 좋다. 예를 들어 ALD법으로 산화 하프늄, 산화 알루미늄, 및 산화 하프늄을 순차적으로 성막하고, 적층 구조로 하는 것이 바람직하다. 산화 하프늄 및 산화 알루미늄의 막 두께는 각각 0.5nm 이상 5nm 이하로 한다. 이와 같은 적층 구조로 함으로써, 용량값이 크며 누설 전류가 작은 용량 소자(500a)로 할 수 있다.
또한 도전체(510a) 또는 도전체(520a)는 적층 구조이어도 좋다. 예를 들어, 도전체(510a) 또는 도전체(520a)는 타이타늄, 질화 타이타늄, 탄탈럼, 또는 질화 탄탈럼을 주성분으로 하는 도전성 재료와, 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료의 적층 구조로 하여도 좋다. 또한 도전체(510a) 또는 도전체(520a)는 단층 구조로 하여도 좋고, 3층 이상의 적층 구조로 하여도 좋다.
그리고 절연체(444), 절연체(480), 절연체(474), 절연체(481), 및 절연체(540)가 가지는 개구부에는 도전체(440)가 형성된다. 상기 개구부의 저부 중 적어도 일부에는 도전체(442_b)가 위치하고, 도전체(440)는 상기 개구부에서 도전체(442_b)와 전기적으로 접속된다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
다음으로 도 11에 도시된 트랜지스터(400a), 트랜지스터(400b), 용량 소자(500a) 및 용량 소자(500b)를 가지는 반도체 장치의 제작 방법에 대하여, 도 14 내지 도 27을 사용하여 설명한다. 도 14 내지 도 27에서 각 도면의 (A)는 상면도이다. 각 도면의 (B)는 각 도면의 (A)의 일점쇄선 A1-A2로 나타낸 부분의 단면도이다. 또한 각 도면의 (C)는 각 도면의 (A)의 일점쇄선 A3-A4로 나타낸 부분의 단면도이다.
먼저, 기판 위 또는 그 외의 절연 표면 위에 절연체(490)를 성막한다. 절연체(490)의 성막은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 ALD법 등을 사용하여 수행할 수 있다.
예를 들어, 절연체(490)로서 스퍼터링법으로 산화 알루미늄을 성막하는 것이 좋다. 또한 절연체(490)는 다층 구조로 하여도 좋다. 예를 들어 스퍼터링법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 ALD법에 의하여 산화 알루미늄을 성막하는 구조로 하여도 좋다. 또는, ALD법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 스퍼터링법에 의하여 산화 알루미늄을 성막하는 구조로 하여도 좋다.
다음으로 절연체(490) 위에 도전체(492a) 및 도전체(492b)가 되는 도전막을 성막한다. 도전체(492a) 및 도전체(492b)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 행할 수 있다. 또한 도전체(492a) 및 도전체(492b)가 되는 도전막은 다층막으로 할 수 있다. 예를 들어, 도전체(492a) 및 도전체(492b)가 되는 도전막으로서 텅스텐을 성막하는 것이 좋다.
다음으로, 리소그래피법을 사용하여 도전체(492a) 및 도전체(492b)가 되는 도전막을 가공하여 도전체(492a) 및 도전체(492b)를 형성한다.
다음으로, 절연체(490) 위, 도전체(492a) 및 도전체(492b) 위에 절연체(491)가 되는 절연막을 성막한다. 절연체(491)가 되는 절연체의 성막은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 행할 수 있다. 예를 들어, 절연체(491)가 되는 절연막으로서, CVD법으로 산화 실리콘을 성막하는 것이 좋다.
여기서, 절연체(491)가 되는 절연막의 막 두께는 도전체(492a)의 막 두께 및 도전체(492b)의 막 두께 이상으로 하는 것이 바람직하다. 예를 들어, 도전체(492a) 및 도전체(492b)의 막 두께를 1로 하면 절연체(491)가 되는 절연막의 막 두께는 1 이상 3 이하로 한다.
다음으로, 절연체(491)가 되는 절연막에 CMP(Chemical Mechanical Polishing) 처리를 수행함으로써, 절연체(491)가 되는 절연막의 일부를 제거하여 도전체(492a)의 표면 및 도전체(492b)의 표면을 노출시킨다. 이로써, 상면이 평탄한 도전체(492a) 및 도전체(492b)와, 절연체(491)를 형성할 수 있다.
다음으로, 절연체(491) 위, 도전체(492a) 및 도전체(492b) 위에 절연체(414)를 성막한다. 절연체(414)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 예를 들어 절연체(414)로서 CVD법으로 질화 실리콘을 성막한다. 이와 같이, 절연체(414)로서 질화 실리콘 등과 같이, 구리가 투과하기 어려운 절연체를 사용함으로써, 도전체(492a) 및 도전체(492b)에 구리 등 확산되기 쉬운 금속을 사용하여도, 이 금속이 절연체(414)보다 위의 층으로 확산되는 것을 방지할 수 있다.
다음으로 절연체(414) 위에 절연체(416)를 성막한다. 절연체(416)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 예를 들어 절연체(416)로서 CVD법으로 산화 실리콘을 성막한다.
다음으로 절연체(414) 및 절연체(416)에 오목부를 형성한다. 또한 여기서 오목부란, 예를 들어 구멍, 홈(슬릿) 또는 개구부 등도 포함된다. 오목부의 형성에는 웨트 에칭을 사용하여도 좋지만, 미세 가공에는 드라이 에칭을 사용하는 것이 더 바람직하다.
오목부의 형성 후에, 도전체(405_1a) 및 도전체(405_2a)가 되는 도전막을 성막한다. 도전체(405_1a) 및 도전체(405_2a)는 산소의 투과를 억제하는 기능을 가지는 도전체를 포함하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금과의 적층막으로 할 수 있다. 도전체(405_1a) 및 도전체(405_2a)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로, 도전체(405_1a) 및 도전체(405_2a)가 되는 도전막 위에 도전체(405_1b) 및 도전체(405_2b)가 되는 도전막을 성막한다. 도전체(405_1b) 및 도전체(405_2b)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 행할 수 있다.
다음으로, CMP 처리를 수행함으로써, 절연체(416) 위의 도전체(405_1a) 및 도전체(405_1b)가 되는 도전체와 도전체(405_2a) 및 도전체(405_2b)가 되는 도전체를 제거한다. 그 결과, 도전체(405_1a) 및 도전체(405_1b)가 되는 도전체와, 도전체(405_2a) 및 도전체(405_2b)가 되는 도전체가 오목부에만 잔존함으로써, 상면이 평탄한 도전체(405_1) 및 도전체(405_2)를 형성할 수 있다(도 14 참조).
다음으로, 절연체(416) 위, 도전체(405_1) 위, 및 도전체(405_2) 위에 절연체(420)를 성막한다. 절연체(420)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음에, 절연체(420) 위에 절연체(422)를 성막한다. 절연체(422)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다.
다음으로, 절연체(422) 위에 절연체(424)를 성막한다. 절연체(424)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다.
다음으로, 제 1 가열 처리를 수행하는 것이 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하는 것이 좋다. 제 1 가열 처리는 질소 또는 불활성 가스 분위기 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 제 1 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 제 1 가열 처리로서 질소 또는 불활성 가스 분위기에서 가열 처리한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다. 제 1 가열 처리에 의하여 절연체(424)에 포함되는 수소나 물 등의 불순물의 제거 등이 가능하다. 또는, 제 1 가열 처리에서는 감압 상태에서 산소를 포함하는 플라스마 처리를 수행하여도 좋다. 산소를 포함하는 플라스마 처리에는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용하는 것이 바람직하다. 또는, 기판 측에 RF(Radio Frequency)를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있어, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 라디칼을 절연체(424) 내에 효율적으로 도입할 수 있다. 또는, 이 장치를 사용하여 불활성 가스를 포함하는 플라스마 처리를 수행한 후에 이탈된 산소를 보충하기 위하여 산소를 포함하는 플라스마 처리를 수행하여도 좋다. 또한 제 1 가열 처리는 수행하지 않아도 되는 경우가 있다.
또한 상기 가열 처리는 절연체(420)의 성막 후, 절연체(422)의 성막 후, 및 절연체(424)의 성막 후에 각각 수행할 수도 있다. 상기 가열 처리는 제 1 가열 처리의 조건이 사용될 수 있지만, 절연체(420)의 성막 후의 가열 처리는 질소를 포함하는 분위기에서 수행되는 것이 바람직하다.
예를 들어, 제 1 가열 처리로서 절연체(424)의 성막 후에, 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로 절연체(424) 위에 산화막(430A)과 산화막(430B)을 순차적으로 성막한다(도 14 참조). 또한 산화막(430A) 및 산화막(430B)은 대기 환경에 노출시키지 않고 연속적으로 성막하는 것이 바람직하다. 대기 환경에 노출시키지 않고 성막함으로써, 산화막(430A) 위에 대기 환경으로부터의 불순물 또는 수분이 부착되는 것을 방지할 수 있고, 산화막(430A)과 산화막(430B)의 계면 근방을 청정하게 유지할 수 있다.
산화막(430A)과 산화막(430B)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
예를 들어, 산화막(430A) 및 산화막(430B)을 스퍼터링법으로 성막하는 경우에는, 스퍼터링 가스로서 산소 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 성막되는 산화막 내의 과잉 산소를 증가시킬 수 있다. 또한 산화막(430A) 및 산화막(430B)을 스퍼터링법으로 성막하는 경우에는, 상기 In-M-Zn 산화물 타깃을 사용할 수 있다.
특히, 산화막(430A)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 절연체(424)에 공급되는 경우가 있다.
또한 산화막(430A)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
산화막(430A)을 스퍼터링법으로 형성한다. 이때, 스퍼터링 가스에 포함되는 산소의 비율을 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하여 성막하면, 산소 결핍형의 산화물 반도체가 형성된다. 산소 결핍형 산화물 반도체를 사용한 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있다.
산화막(430A)에 산소 결핍형의 산화물 반도체를 사용하는 경우, 산화막(430A)에는 과잉 산소를 포함하는 산화막을 사용하는 것이 바람직하다. 또한 산화막(430A)의 성막 후에 산소 도핑 처리를 수행하여도 좋다.
예를 들어 산화막(430A)으로서 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막하고, 산화막(430B)으로서 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막한다.
다음으로, 제 2 가열 처리를 수행하여도 좋다. 제 2 가열 처리에는 제 1 가열 처리 조건을 사용할 수 있다. 제 2 가열 처리에 의하여 산화막(430A) 및 산화막(430B) 내의 수소나 물 등의 불순물의 제거 등이 가능하다. 예를 들어 질소 분위기에 있어서 400℃에서 1시간의 처리를 수행한 후, 연속적으로 산소 분위기에 있어서 400℃에서 1시간의 처리를 수행한다.
다음으로, 산화막(430A) 및 산화막(430B)을 섬 형상으로 가공하여, 산화물(430)(산화물(430a) 및 산화물(430b))을 형성한다. 이때, 산화물(430a) 및 산화물(430b)과 중첩되지 않는 영역의 절연체(424)가 에칭되고, 절연체(422)의 표면이 노출되는 경우가 있다(도 15 참조).
여기서, 산화물(430)은 적어도 일부가 도전체(405_1) 및 도전체(405_2)와 중첩되도록 형성된다. 또한 산화물(430)의 측면은 절연체(422)에 대하여 대략 수직인 것이 바람직하다. 산화물(430)의 측면이 절연체(422)에 대하여 실질적으로 수직인 것에 의하여, 트랜지스터(400a), 트랜지스터(400b)를 복수 제공할 때에 소면적화 및 고밀도화가 가능해진다. 또한 산화물(430)의 측면과 절연체(422)의 상면이 이루는 각이 예각이 되는 구성으로 하여도 좋다. 이 경우, 산화물(430)의 측면과 절연체(422)의 상면이 이루는 각이 클수록 바람직하다.
또한 산화물(430)의 측면과 산화물(430)의 상면 사이에 만곡면을 가져도 좋다. 즉 측면의 단부와 상면의 단부는 만곡되어 있는 것이 바람직하다(이하, 라운드 형상이라고도 함). 만곡면은, 예를 들어 산화물(430b)의 단부에서 곡률 반경이 3nm 이상 10nm 이하, 바람직하게는 5nm 이상 6nm 이하로 하는 것이 바람직하다. 단부에 각을 가지지 않음으로써, 추후의 성막 공정에서의 막의 피복성이 향상된다.
또한 상기 산화막의 가공은 리소그래피법을 사용하여 수행하면 좋다. 또한 상기 가공은 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다.
여기까지의 드라이 에칭 등의 처리를 수행함으로써, 에칭 가스 등에 기인한 불순물이 산화물(430a) 및 산화물(430b) 등의 표면 또는 내부에 부착 또는 확산되는 경우가 있다. 불순물로서는, 예를 들어 플루오린 또는 염소 등이 있다. 상기 불순물 등을 제거하기 위하여 세정을 수행한다. 세정 방법으로서는, 세정액 등을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리, 또는 열처리에 의한 세정 등이 있고, 상기 세정을 적절히 조합하여 수행하여도 좋다. 웨트 세정으로서는, 옥살산, 인산, 또는 플루오린화 수소산 등을 탄산수 또는 순수(純水)로 희석한 수용액을 사용하여 세정 처리를 수행하여도 좋다. 또는, 순수 또는 탄산수를 사용한 초음파 세정을 수행하여도 좋다.
다음으로, 제 3 가열 처리를 수행하여도 좋다. 가열 처리의 조건에는 상술한 제 1 가열 처리 조건을 사용할 수 있다.
다음으로 절연체(422) 및 산화물(430) 위에 산화막(430c)이 되는 산화막을 성막한다. 산화막(430c)이 되는 산화막의 성막은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 수행할 수 있다.
또한 산화막(430c)이 되는 산화막은 도 16에 도시된 바와 같이, 섬 형상으로 가공하여 산화막(430c)으로 한다. 절연체(450a), 절연체(450b), 도전체(460a) 및 도전체(460b)의 형성 전에 산화막(430c)을 형성함으로써, 후 공정에서 형성되는 절연체(450a), 절연체(450b), 도전체(460a) 및 도전체(460b)의 아래쪽에 위치하는 산화막(430c)이 되는 산화막의 일부를 제거할 수 있다. 이로써, 인접한 메모리 셀의 산화막(430c)이 되는 산화막이 분리되고, 메모리 셀 간에서 산화막(430c)이 되는 산화막을 통한 누설을 방지할 수 있어 바람직하다. 산화막(430c)의 형성은 드라이 에칭이나 웨트 에칭을 사용할 수 있다.
다음으로 절연체(422) 및 산화막(430c) 위에 절연막(450), 도전막(460), 절연막(470) 및 절연막(471)을 순차적으로 성막한다(도 16 참조).
절연막(450)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 여기서 절연막(450)은 적층 구조로 하여도 좋다. 예를 들어, 절연막(450)을 2층 구조로 하는 경우, 스퍼터링법을 사용하여 산소를 포함하는 분위기하에서 절연막(450)의 2번째 층을 성막함으로써, 절연막(450)의 첫 번째 층에 산소를 첨가할 수 있다.
절연막(450)을 형성한 후, 도전막(460)을 형성하기 전에 제 4 가열 처리를 수행하여도 좋다. 제 4 가열 처리에는 제 1 가열 처리 조건을 사용할 수 있다. 상기 가열 처리에 의하여 절연막(450) 내의 수분 농도 및 수소 농도를 저감시킬 수 있다.
도전막(460)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
절연막(470) 및 절연막(471)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있고, 특히 절연막(470)은 ALD법을 사용하여 성막되는 것이 바람직하다. 절연막(470)을 ALD법을 사용하여 성막함으로써, 막 두께를 0.5nm 이상 10nm 이하 정도, 바람직하게는 0.5nm 이상 3nm 이하 정도로 할 수 있다. 또한 절연막(470)의 성막은 생략할 수 있다.
또한 절연막(471)은 도전막(460)을 가공할 때의 하드 마스크로서 사용될 수 있다. 또한 절연막(471)은 적층 구조로 할 수 있다. 예를 들어 산화 질화 실리콘과, 이 산화 질화 실리콘 위에 질화 실리콘을 배치하여도 좋다.
절연막(471)을 형성한 후, 절연막(471)을 에칭하기 전에 제 5 가열 처리를 수행하여도 좋다. 가열 처리에는 제 1 가열 처리 조건을 사용할 수 있다.
다음으로 리소그래피법을 사용하여 절연막(471)을 에칭하여 절연체(471a) 및 절연체(471b)를 형성한다. 다음으로 절연체(471a) 및 절연체(471b)를 하드 마스크로 하여 도전막(460) 및 절연막(470)을 에칭하여, 도전체(460a) 및 절연체(470a)와, 도전체(460b) 및 절연체(470b)를 형성한다(도 17 참조).
또한 도전체(460a) 및 절연체(470a)의 단면 형상은 가능한 한 테이퍼 형상을 가지지 않는 것이 바람직하다. 마찬가지로 도전체(460b) 및 절연체(470b)는 가능한 한 테이퍼 형상을 가지지 않는 것이 바람직하다. 또한 도전체(460a) 및 절연체(470a)의 측면과 산화물(430)의 저면이 이루는 각도는 80° 이상 100° 이하가 바람직하다. 마찬가지로 도전체(460b) 및 절연체(470b)의 측면과 산화물(430)의 저면이 이루는 각도는 80° 이상 100° 이하가 바람직하다. 이로써, 나중의 공정에서 절연체(475a), 절연체(475b)를 형성할 때, 절연체(475a), 절연체(475b)를 잔존시키기 쉬워진다.
또한 상기 에칭에 의하여, 절연막(450), 또는 산화막(430c)의 도전체(460a) 및 도전체(460b)와 중첩되지 않는 영역의 상부가 에칭되는 경우가 있다. 이 경우, 절연막(450), 또는 산화막(430c)의 도전체(460a) 및 도전체(460b)와 중첩되는 영역의 막 두께가, 도전체(460a) 및 도전체(460b)와 중첩되지 않는 영역의 막 두께보다 두꺼워진다.
다음으로 절연막(450)과, 도전체(460a), 절연체(470a) 및 절연체(471a)와, 도전체(460b), 절연체(470b) 및 절연체(471b)를 덮어 절연막(475)을 성막한다. 절연막(475)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 예를 들어 절연막(475)으로서는 CVD법에 의하여 산화 실리콘을 성막하는 것이 좋다(도 18 참조).
다음으로 절연막(475)에 이방성 에칭 처리를 수행함으로써 산화막(430c), 절연막(450), 및 절연막(475)을 가공하여, 산화물(430_1c), 절연체(450a) 및 절연체(475a)와, 산화물(430_2c), 절연체(450b) 및 절연체(475b)를 형성한다. 절연체(475a)는 적어도 도전체(460a) 및 절연체(471a)에 접하여 형성되고, 절연체(475b)는 적어도 도전체(460b) 및 절연체(471b)에 접하여 형성된다. 이방성 에칭 처리로서는 드라이 에칭 처리를 수행하는 것이 바람직하다. 이에 의하여, 기판면에 실질적으로 평행한 면에 성막된 산화막(430c), 절연막(450) 및 절연막(475)을 제거하여, 산화물(430_1c), 산화물(430_2c), 절연체(450a), 절연체(450b), 절연체(475a) 및 절연체(475b)를 자기 정합적으로 형성할 수 있다(도 19 참조).
이어서 산화물(430_1c), 절연체(450a), 도전체(460a), 절연체(470a), 절연체(471a) 및 절연체(475a)와, 산화물(430_2c), 절연체(450b), 도전체(460b), 절연체(470b), 절연체(471b), 및 절연체(475b)를 개재하여 절연체(424) 및 산화물(430) 위에 막(442A)을 성막한다(도 20 참조).
막(442A)에는 금속막, 금속 원소를 가지는 질화막, 또는 금속 원소를 가지는 산화막을 사용한다. 막(442A)은 예를 들어 알루미늄, 루테늄, 타이타늄, 탄탈럼, 텅스텐, 크로뮴 등의 금속 원소를 포함하는 막으로 한다. 또한 막(442A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
이어서, 가열 처리를 수행한다. 질소를 포함하는 분위기하에서의 열처리에 의하여, 막(442A)의 성분인 금속 원소가 막(442A)으로부터 산화물(430)로, 또는 산화물(430)의 성분인 금속 원소가 막(442A)으로 확산되어, 산화물(430)의 표층에 저저항화된 영역(442)을 형성할 수 있다. 그 후, 막(442A)을 제거하여도 좋다(도 21 참조).
가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 또는 불활성 가스 분위기에서 수행한다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다.
또한 질소 또는 불활성 가스 분위기에서 가열 처리한 후에, 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하면 좋다.
여기서 막(442A)의 금속 원소 및 산화물(430)의 금속 원소에 의하여 금속 화합물을 형성함으로써, 저저항화된 영역(442)이 형성된다. 또한 영역(442)은 막(442A)의 성분과, 산화물(430)의 성분을 포함하는 금속 화합물을 가지는 층으로 한다. 예를 들어, 영역(442)은 산화물(430)의 금속 원소와, 막(442A)의 금속 원소가 합금화한 층을 가져도 좋다. 합금화함으로써 금속 원소는 비교적으로 안정적인 상태가 되고, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
다음으로 절연체(480)를 성막한다. 절연체(480)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 또는, 스핀 코팅법, 딥법(dipping method), 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법, 또는 커튼 코터법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(480)로서 산화 질화 실리콘을 사용한다.
절연체(480)는 상면이 평탄성을 가지도록 형성하는 것이 바람직하다. 예를 들어, 절연체(480)는 성막 직후에 그 상면이 평탄성을 가져도 좋다. 또는, 예를 들어 절연체(480)는 성막 후에 기판 뒷면 등의 기준면과 평행하게 되도록 절연체 등을 상면으로부터 제거함으로써 평탄성을 가져도 좋다. 이와 같은 처리를 평탄화 처리라고 부른다. 평탄화 처리로서는 CMP 처리, 드라이 에칭 처리 등이 있다. 본 실시형태에서는, 평탄화 처리로서 CMP 처리를 사용한다.
또한 절연체(480)의 막 두께를 조정함으로써, 용량 소자(500a) 및 용량 소자(500b)의 정전 용량을 결정할 수 있다. 따라서 용량 소자(500a) 및 용량 소자(500b)에 요구되는 정전 용량에 따라 절연체(480)의 막 두께를 적절히 설정하면 좋다.
다음으로 절연체(480)에, 트랜지스터(400a)의 소스 영역 및 드레인 영역 중 다른 쪽이 되는 영역과, 트랜지스터(400b)의 소스 영역 및 드레인 영역 중 다른 쪽이 되는 영역까지 도달하도록 개구부를 형성한다(도 22 참조). 상기 공정은 개구부의 종횡비가 크기 때문에 예를 들어 하드 마스크를 사용하여, 이방성 에칭을 행하는 것이 바람직하다. 또한 종횡비가 큰 이방성 에칭에는 드라이 에칭을 사용하는 것이 바람직하다.
또한 도 22에서는 절연체(480)를 단층 구조로서 도시하였지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 기판의 휘어짐을 억제하기 위하여 압축 응력을 가지는 층과, 인장 응력을 가지는 층을 적층함으로써 내부 응력을 상쇄하여도 좋다.
또한 절연체(480)에 제공된 개구부는 절연체(475a)의 일부 또는 절연체(475b)의 일부와 중첩되도록 제공되는 것이 바람직하다. 따라서 도전체(510a) 또는 도전체(510b)는 각각 절연체(475a) 또는 절연체(475b)의 측면과 접하여 제공된다.
따라서, 상기 개구부를 형성하는 조건은 절연체(475a) 및 절연체(475b)를 거의 에칭하지 않는 조건, 즉 절연체(475a) 및 절연체(475b)의 에칭 속도에 비하여 절연체(480)의 에칭 속도가 큰 것이 바람직하다. 절연체(475a) 및 절연체(475b)의 에칭 속도를 1로 하면 절연체(480)의 에칭 속도는 5 이상이 바람직하고, 더 바람직하게는 10 이상이다. 이와 같은 개구 형성 공정으로 함으로써, 개구부의 위치 및 형상이 절연체(480)의 형상과, 절연체(475a)의 형상 또는 절연체(475b)의 형상에 의하여 자기 정합적으로 정해진다. 그래서 개구부와 게이트 전극의 간격을 작게 설계할 수 있고, 반도체 장치의 고집적화가 가능해진다. 또한 리소그래피 공정에서, 도전체(460a) 및 도전체(460b)와 개구부 각각의 위치 어긋남에 대한 허용 범위가 커지기 때문에 수율의 향상을 기대할 수 있다.
다음으로, 절연체(480)에 제공된 개구부를 덮어 도전체(510a) 및 도전체(510b)가 되는 도전막을 성막한다. 도전체(510a) 및 도전체(510b)는 종횡비가 큰 개구부의 내벽 및 저면을 따르도록 형성된다. 따라서 도전체(510a) 및 도전체(510b)가 되는 도전막은 ALD법 또는 CVD법 등 피복성이 우수한 성막 방법을 사용하여 성막하는 것이 바람직하고, 본 실시형태에서는 예를 들어 ALD법을 사용하여 성막한 질화 타이타늄을 도전체(510a) 및 도전체(510b)로서 사용한다.
다음으로 절연체(480)에 제공된 개구부를 매립하도록, 도전체(510a) 및 도전체(510b)가 되는 도전막 위에 충전제을 성막한다. 충전제는 나중의 공정에서 수행하는 CMP 처리를 할 수 있을 정도로 절연체(480)에 제공된 개구부를 매립할 수 있으면 좋다. 따라서 충전제는 절연체(480)에 제공된 개구부를 완전히 막지 않아도 된다. 충전제는 절연체를 사용하여도 좋고, 도전체를 사용하여도 좋다.
다음으로 CMP 처리를 수행하여, 절연체(480)보다 위의 층을 제거하여, 도전체(510a) 및 도전체(510b)를 형성한다. 예를 들어, 절연체(480)를 CMP 처리에 대한 스토퍼로서 사용하여도 좋다.
다음으로 에칭 처리를 수행하여, 절연체(480)에 제공된 개구부 내의 충전제를 제거한다(도 23 참조). 에칭 처리로서는 웨트 에칭법 및 드라이 에칭법 중 어느 것을 사용하여도 좋다. 예를 들어 웨트 에칭법에 의하여 에천트로서 플루오린화 수소산계의 용액 등을 사용함으로써 용이하게 충전제를 제거할 수 있다.
다음으로 도전체(510a), 도전체(510b) 및 절연체(480) 위에 절연체(530)를 성막한다(도 24 참조). 절연체(530)는 종횡비가 큰 절연체(480)에 제공된 개구부의 내측을 따르도록 도전체(510a) 및 도전체(510b) 위에 형성된다. 따라서 절연체(530)는 ALD법 또는 CVD법 등 피복성이 우수한 성막 방법을 사용하여 성막하는 것이 바람직하다.
또한 ALD법 등의 성막 방법을 사용하여 절연체(530)를 성막하고, 피복성 ?G게 도전체(510a), 도전체(510b)를 덮음으로써 용량 소자(500)의 상부 전극과 하부 전극이 단락되는 것을 방지할 수 있다.
또한 절연체(530)로서 상기 High-k 재료, 특히 하프늄을 포함하는 산화물을 사용하는 경우에는 결정 구조를 가지고 비유전율을 증가시키기 위하여, 가열 처리를 수행할 수도 있다.
또한 절연체(530)는 적층 구조이어도 좋고, 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등에서 2층 이상을 선택하여 적층 구조로 하여도 좋다. 본 실시형태에서는 ALD법에 의하여 산화 하프늄, 산화 알루미늄, 및 산화 하프늄을 순차적으로 성막한다.
다음으로 절연체(530) 위에 도전체(520a) 및 도전체(520b)가 되는 도전막을 성막한다. 적어도 도전체(520a) 및 도전체(520b)가 되는 도전막은 종횡비가 큰 절연체(480)에 제공된 개구부의 내측에 도전체(510a) 또는 도전체(510b), 그리고 절연체(530)를 개재하여 형성되는 것이 바람직하다. 그러므로 도전체(520a) 및 도전체(520b)가 되는 도전막은 ALD법 또는 CVD법 등 피복성이 우수한 성막 방법을 사용하여 형성하는 것이 바람직하다. 특히, 도전체(520a) 및 도전체(520b)가 되는 도전막은 CVD법 등 매립성이 우수한 성막 방법을 사용하여 성막하는 것이 바람직하고, 예를 들어 금속 CVD법을 사용하여 텅스텐을 성막하는 것이 좋다.
이어서 도전체(520a) 및 도전체(520b)가 되는 도전막을 가공하여 도전체(520a) 및 도전체(520b)를 형성한다(도 25 참조). 또한 도 25에서는 도전체(520a) 및 도전체(520b)를 단층 구조로서 도시하였지만, 2층 이상의 적층 구조로 하여도 좋다.
다음으로 도전체(520a), 도전체(520b), 및 절연체(530) 위에 절연체(484)를 성막한다. 이어서 산화물(430) 중 트랜지스터(400a)의 소스 영역 및 드레인 영역 중 다른 쪽이 되는 영역, 또는 트랜지스터(400b)의 소스 영역 및 드레인 영역 중 다른 쪽이 되는 영역까지 도달하도록 개구부를 형성한다(도 26 참조). 상기 개구부는 종횡비가 크기 때문에 이방성 에칭을 수행하는 것이 바람직하다. 또한 절연체(480) 및 절연체(484)에 제공된 개구부는 절연체(480)에 제공된 개구부와 같은 방법을 사용하여 에칭하면 좋다.
또한 절연체(480) 및 절연체(484)에 제공된 개구부는 절연체(475a) 및 절연체(475b) 중 어느 한쪽 또는 양쪽이 노출되도록 제공하는 것이 바람직하다. 따라서 도전체(440)는 절연체(475a) 및 절연체(475b) 중 한쪽 또는 양쪽의 측면에 접하여 제공된다.
따라서 상기 개구 형성 공정은 절연체(475a) 및 절연체(475b)를 거의 에칭하지 않는 조건, 즉 절연체(475a) 또는 절연체(475b)의 에칭 속도에 비하여 절연체(480)의 에칭 속도가 큰 것이 바람직하다. 절연체(475a) 또는 절연체(475b)의 에칭 속도를 1로 하면 절연체(480)의 에칭 속도는 5 이상이 바람직하고, 더 바람직하게는 10 이상이다. 이와 같은 개구 형성 공정으로 함으로써, 트랜지스터(400a)의 소스 영역 및 드레인 영역 중 한쪽이 되는 영역, 또는 트랜지스터(400b)의 소스 영역 및 드레인 영역 중 한쪽이 되는 영역까지 도달하도록 개구부를 자기 정합적으로 배치할 수 있기 때문에 미세한 트랜지스터의 제작을 수행할 수 있다. 또한 리소그래피 공정에서, 도전체(460a) 및 도전체(460b)와 개구부 각각의 위치 어긋남에 대한 허용 범위가 커지기 때문에 수율의 향상을 기대할 수 있다.
다음으로 도전체(440)가 되는 도전막을 성막한다. 도전체(440)가 되는 도전막은 물 또는 수소 등 불순물의 투과를 억제하는 기능을 가지는 도전체를 포함하는 적층 구조로 하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 타이타늄 등과, 텅스텐, 몰리브데넘, 구리 등과의 적층으로 할 수 있다. 도전체(440)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로 CMP 처리를 수행함으로써, 절연체(484) 위의 도전체(440)가 되는 도전막을 제거한다. 그 결과, 상기 개구부에만 상기 도전막을 잔존시킴으로써, 상면이 평탄한 도전체(440)를 형성할 수 있다(도 27 참조).
이상으로, 도 11에 도시된 트랜지스터(400a), 트랜지스터(400b), 용량 소자(500a) 및 용량 소자(500b)를 가지는 반도체 장치를 제작할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 반도체 장치의 일 형태를 도 12를 사용하여 설명한다. 도 12에 도시된 반도체 장치는 트랜지스터(600)의 위쪽에, 도 11에 도시된 트랜지스터(400a), 용량 소자(500a), 트랜지스터(400b), 및 용량 소자(500b)를 가진다. 도 12는 트랜지스터(400a), 트랜지스터(400b), 및 트랜지스터(600)의 채널 길이 방향의 단면도이다. 도 12에 도시된 트랜지스터(400a), 용량 소자(500a), 트랜지스터(400b), 용량 소자(500b)의 구성에 대해서는 실시형태 3에서의 트랜지스터(400a), 용량 소자(500a), 트랜지스터(400b), 용량 소자(500b)에 관한 설명을 참작할 수 있다.
배선(3001)은 트랜지스터(600)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(3002)은 트랜지스터(600)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되고, 배선(3007)은 트랜지스터(600)의 게이트와 전기적으로 접속되어 있다. 또한 배선(3003)은 트랜지스터(400a)의 소스 및 드레인 중 한쪽, 및 트랜지스터(400b)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(3004a)은 트랜지스터(400a)의 제 1 게이트 전극과 전기적으로 접속되고, 배선(3004b)은 트랜지스터(400b)의 제 1 게이트 전극과 전기적으로 접속되고, 배선(3006a)은 트랜지스터(400a)의 제 2 게이트 전극과 전기적으로 접속되고, 배선(3006b)은 트랜지스터(400b)의 제 2 게이트 전극과 전기적으로 접속되어 있다. 또한 배선(3005a)은 용량 소자(500a)의 한쪽 전극과 전기적으로 접속되고, 배선(3005b)은 용량 소자(500b)의 한쪽 전극과 전기적으로 접속되어 있다.
또한 트랜지스터(400a), 트랜지스터(400b), 용량 소자(500a), 및 용량 소자(500b)는 트랜지스터(600)의 위쪽에 제공된다. 트랜지스터(600)는 기판(611) 위에 제공되고, 도전체(616), 절연체(615), 기판(611)의 일부로 이루어지는 반도체 영역(613), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(614a) 및 저저항 영역(614b)을 가진다. 트랜지스터(600)는 p채널형 및 n채널형 중 어느 쪽이라도 좋다.
반도체 영역(613)의 채널 형성 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(614a) 및 저저항 영역(614b) 등은 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는, Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 가지는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여, 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써, 트랜지스터(600)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
또한 도 12에 도시된 트랜지스터(600)는 일례이며, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
트랜지스터(600)를 덮어 절연체(620), 절연체(622), 절연체(624), 및 절연체(626)가 순차적으로 적층되어 제공되어 있다.
절연체(620), 절연체(622), 절연체(624), 및 절연체(626)로서, 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다.
절연체(622)는, 그 아래쪽에 제공되는 트랜지스터(600) 등에 의하여 생기는 단차를 평탄화하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어, 절연체(622)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
또한 절연체(624)에는 기판(611) 또는 트랜지스터(600) 등으로부터, 트랜지스터(400a) 및 트랜지스터(400b)가 제공되는 영역에, 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 일례로서, 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(400a) 및 트랜지스터(400b) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하하는 경우가 있다. 따라서 트랜지스터(400a) 및 트랜지스터(400b)와 트랜지스터(600) 사이에, 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막으로 한다.
수소의 이탈량은 예를 들어 승온 이탈 가스 분석법(TDS) 등을 사용하여 분석할 수 있다. 예를 들어, 절연체(624)의 수소의 이탈량은 TDS 분석에서 막의 표면 온도가 50℃ 내지 500℃의 범위에서 수소 원자로 환산한 이탈량이 절연체(624)의 면적당으로 환산하여, 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하인 것이 좋다.
또한 절연체(626)는 절연체(624)보다 유전율이 낮은 것이 바람직하다. 예를 들어, 절연체(626)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한 예를 들어 절연체(626)의 비유전율은 절연체(624)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한 절연체(620), 절연체(622), 절연체(624), 및 절연체(626)에는 트랜지스터(600)와 전기적으로 접속되는 도전체(628) 및 도전체(630) 등이 매립되어 있다. 또한 도전체(628) 및 도전체(630)는 플러그 또는 배선으로서의 기능을 가진다. 또한 플러그 또는 배선으로서의 기능을 가지는 도전체에는, 복수의 구조를 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서, 배선과, 배선과 전기적으로 접속되는 플러그는 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(도전체(628) 및 도전체(630) 등)의 재료로서는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층 또는 적층으로 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 특히 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
절연체(626) 및 도전체(630) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 12에서 절연체(650) 및 절연체(652)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(650) 및 절연체(652)에는 도전체(656)가 형성되어 있다. 도전체(656)는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(656)는 도전체(628) 및 도전체(630)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(650)에는, 절연체(624)와 같이 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(656)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(650)가 가지는 개구부에, 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(600)와 트랜지스터(400a) 및 트랜지스터(400b)는 배리어층에 의하여 분리할 수 있고, 트랜지스터(600)로부터 트랜지스터(400a) 및 트랜지스터(400b)에 대한 수소의 확산을 억제할 수 있다.
또한 수소에 대한 배리어성을 가지는 도전체로서는, 예를 들어 질화 탄탈럼 등을 사용하는 것이 좋다. 또한 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지한 채, 트랜지스터(600)로부터의 수소의 확산을 억제할 수 있다. 이 경우, 수소에 대한 배리어성을 가지는 질화 탄탈럼층이, 수소에 대한 배리어성을 가지는 절연체(650)와 접하는 구조인 것이 바람직하다.
상기에서, 도전체(656)를 포함하는 배선층에 대하여 설명하였지만, 본 실시형태에 따른 반도체 장치는 이에 한정되는 것이 아니다. 도전체(656)를 포함하는 배선층과 같은 배선층을 3층 이하로 하여도 좋고, 도전체(656)를 포함하는 배선층과 같은 배선층을 5층 이상으로 하여도 좋다.
또한 절연체(654) 및 도전체(656) 위에 배선층을 제공하여도 좋다. 예를 들어 도 12에서 절연체(660), 절연체(662), 및 도전체(666)를 포함하는 배선층, 절연체(672), 절연체(674), 및 도전체(676)를 포함하는 배선층이 순차적으로 적층되어 제공되어 있다. 또한 절연체(660), 절연체(662), 및 도전체(666)를 포함하는 배선층과, 절연체(672), 절연체(674), 및 도전체(676)를 포함하는 배선층 사이에 복수의 배선층을 가져도 좋다. 또한 도전체(666) 및 도전체(676)는 플러그 또는 배선으로서의 기능을 가진다. 또한 절연체(660) 내지 절연체(674)는 상술한 절연체와 같은 재료를 사용하여 제공할 수 있다.
절연체(674) 위에는 절연체(410) 및 절연체(412)가 순차적으로 적층되어 제공되어 있다. 절연체(410) 및 절연체(412) 중 어느 것은 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다.
절연체(410)에는 예를 들어 기판(611) 또는 트랜지스터(600)가 제공되는 영역 등으로부터 트랜지스터(400a) 및 트랜지스터(400b)가 제공되는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서 절연체(624)와 같은 재료를 사용할 수 있다.
수소에 대한 배리어성을 가지는 막의 일례로서, CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(400a) 및 트랜지스터(400b) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하하는 경우가 있다. 따라서 트랜지스터(400a) 및 트랜지스터(400b)와 트랜지스터(600) 사이에, 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막으로 한다.
또한 수소에 대한 배리어성을 가지는 막으로서, 예를 들어 절연체(410)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소, 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에 있어서, 수소, 수분 등의 불순물의 트랜지스터(400a) 및 트랜지스터(400b)에 대한 혼입을 방지할 수 있다. 또한 트랜지스터(400a) 및 트랜지스터(400b)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로 트랜지스터(400a) 및 트랜지스터(400b)에 대한 보호막으로서 사용하기에 적합하다.
또한 예를 들어 절연체(412)에는 절연체(620)와 같은 재료를 사용할 수 있다. 또한 비교적 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(412)로서 산화 실리콘막이나 산화 질화 실리콘막 등을 사용할 수 있다.
또한 절연체(410), 절연체(412), 절연체(414), 및 절연체(416)에는 도전체(418), 및 트랜지스터(400a)나 트랜지스터(400b)를 구성하는 도전체 등이 매립되어 있다. 또한 도전체(418)는 트랜지스터(400a) 및 트랜지스터(400b), 또는 트랜지스터(600)와 전기적으로 접속하는 플러그 또는 배선으로서의 기능을 가진다. 도전체(418)는 도전체(628) 및 도전체(630)와 같은 재료를 사용하여 제공할 수 있다.
특히, 절연체(410) 및 절연체(414)와 접하는 영역의 도전체(418)는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(600)와 트랜지스터(400a) 및 트랜지스터(400b)는 산소, 수소, 및 물에 대한 배리어성을 가지는 층으로 분리할 수 있어, 트랜지스터(600)로부터 트랜지스터(400a) 및 트랜지스터(400b)에 대한 수소의 확산을 억제할 수 있다.
절연체(412)의 위쪽에는 트랜지스터(400a), 트랜지스터(400b), 용량 소자(500a) 및 용량 소자(500b)가 제공되어 있다. 또한 트랜지스터(400a), 트랜지스터(400b), 용량 소자(500a) 및 용량 소자(500b)의 구조는 상기 실시형태에서 설명한 트랜지스터(400a), 트랜지스터(400b), 용량 소자(500a) 및 용량 소자(500b)를 사용하면 좋다. 또한 도 12에 도시된 트랜지스터(400a), 트랜지스터(400b), 용량 소자(500a) 및 용량 소자(500b)는 일례이며, 그 구조에 한정되지 않고 회로 구성이나 구동 방법에 따라 적절한 트랜지스터 및 용량 소자를 사용하면 좋다.
또한 도전체(448)를 도전체(418)와 접하도록 제공함으로써 트랜지스터(600)와 접속되는 도전체(453)를 트랜지스터(400a) 및 트랜지스터(400b)의 위쪽으로 추출할 수 있다. 도 12에서는 배선(3002)을 트랜지스터(400a) 및 트랜지스터(400b)의 위쪽으로 추출하였지만, 이에 한정되지 않고, 배선(3001) 또는 배선(3007) 등을 트랜지스터(400a) 및 트랜지스터(400b)의 위쪽으로 추출하는 구성으로 하여도 좋다.
이상이 구성예에 대한 설명이다. 본 구성을 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다. 또는, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 소비전력이 저감된 반도체 장치를 제공할 수 있다.
이어서 실리콘을 사용한 트랜지스터와 용량 소자를 메모리 셀에 가지는 통상의 DRAM과, 본 발명의 일 형태에 따른 반도체 장치의 제작에 필요한 마스크 매수에 대하여 비교하였다. 비교할 때, 통상의 DRAM과, 본 발명의 일 형태에 따른 반도체 장치는 주변 회로의 제작 공정이 같은 것을 전제로 하였다. 또한 통상의 DRAM에서의 메모리 셀 부분의 마스크 매수는 일본 공개특허공보 2016-127193호에 기재된 반도체 장치의 제작 방법에 의거하여 산출하였다. 또한 본 발명의 일 형태에 따른 메모리 셀 부분의 마스크 매수는 실시형태 5에 기재된 제작 방법에 의거하여 산출하였다.
이하의 표 1에 통상의 DRAM과 본 발명의 일 형태에 따른 반도체 장치(DOSRAM이라고 기재함)의, 개략적으로 계산한 마스크 매수를 나타내었다.
[표 1]
표 1에 나타낸 바와 같이, 주변 회로 부분의 마스크 매수는 DRAM보다 DOSRAM이 4개 적다고 추산되었다. 이것은 DRAM의 경우, 주변 회로 부분의 트랜지스터와 메모리 셀 부분의 트랜지스터를 따로 제작하기 위하여 마스크가 더 필요하게 되기 때문이다. 구체적으로 DRAM의 경우, 게이트 절연막을 따로 제작하기 위하여 마스크가 2개, LDD 구조를 따로 제작하기 위하여 마스크가 2개, 더 필요하게 되었다.
또한 메모리 셀 부분의 마스크 매수는 DRAM보다 DOSRAM이 3개 적다고 추산되었다. 이것은 DOSRAM의 경우, 용량 소자(500a) 및 용량 소자(500b)가 실린더형이기 때문에, 트랜지스터(400a)와 용량 소자(500a) 사이의 전기적인 접속을 확보하기 위한 콘택트 홀의 개구 형성 공정을 생략할 수 있기 때문이다. 상기 콘택트 홀은 마스크를 변경하여 2번 패터닝하는 미세 가공이 필요하게 되기 때문에 DOSRAM의 경우, 2개분의 마스크를 적게 할 수 있다. 게다가 DOSRAM에서는 동작에 필요하게 되는 용량 소자(500a) 및 용량 소자(500b)의 용량값을 DRAM과 비교하여 작게 억제할 수 있기 때문에 용량 소자(500a) 및 용량 소자(500b)의 높이 방향에서의 폭을 억제할 수 있고, 따라서 용량 소자(500a) 및 용량 소자(500b)를 지지하기 위한 지지막을 제작하기 위한 마스크 하나를 생략할 수 있다.
또한 배선 부분의 마스크 매수는 DRAM보다 DOSRAM이 4개 많다고 추산되었다. 이것은 DOSRAM에서는 제 2 게이트 전극에 전기적으로 접속되는 백 게이트 게이트 배선과, 셀 어레이 아래쪽의 감지 증폭기를 구동하기 위한 배선이 추가로 필요하게 되기 때문이다. 구체적으로는 DOSRAM은 DRAM과 비교하면 배선 2층분이 증가되고 4개의 마스크가 추가로 필요하게 되었다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 상기 실시형태에서 설명한 반도체 장치 또는 컴퓨터를 적용할 수 있는 전자 기기 등에 대하여 설명한다.
본 발명의 일 형태에 따른 반도체 장치 또는 컴퓨터는 다양한 전자 기기에 탑재할 수 있다. 특히, 본 발명의 일 형태에 따른 반도체 장치는 전자 기기에 내장되는 메모리로서 사용할 수 있다. 전자 기기의 예로서는 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파칭코기 등의 대형 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등을 들 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다. 도 28에 전자 기기의 예를 도시하였다.
도 28의 (A)는 정보 단말의 일종인 휴대 전화기(스마트폰)가 도시된 것이다. 정보 단말(5500)은 하우징(5510)과 표시부(5511)를 가지고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 구비되고, 버튼이 하우징(5510)에 구비된다.
도 28의 (B)는, 데스크톱형 정보 단말(5300)이 도시된 것이다. 데스크톱형 정보 단말(5300)은 정보 단말의 본체(5301)와 디스플레이(5302)와 키보드(5303)를 가진다.
또한 상기에서는 전자 기기로서 스마트폰 및 데스크톱용 정보 단말을 예로 하고 각각 도 28의 (A) 및 (B)에 도시하였지만, 스마트폰 및 데스크톱용 정보 단말 이외의 정보 단말을 적용할 수 있다. 스마트폰 및 데스크톱용 정보 단말 이외의 정보 단말로서는 예를 들어 PDA(Personal Digital Assistant), 노트북형 정보 단말, 워크스테이션 등을 들 수 있다.
도 28의 (C)는 전자 제품의 일례인 전기 냉동 냉장고(5800)가 도시된 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 도어(5802), 냉동실용 도어(5803) 등을 가진다.
본 일례에서는, 전화 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전자 오븐, 밥솥, 온수기, IH 밥솥, 워터 서버, 에어컨을 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등을 들 수 있다.
도 28의 (D)는 게임기의 일례인 휴대 게임기(5200)가 도시된 것이다. 휴대 게임기는 하우징(5201), 표시부(5202), 버튼(5203) 등을 가진다.
도 28의 (D)에서는 게임기의 일례로서 휴대 게임기를 도시하였지만, 본 발명의 일 형태의 반도체 장치 또는 컴퓨터를 적용하는 게임기는 이에 한정되지 않는다. 본 발명의 일 형태의 반도체 장치 또는 컴퓨터를 적용하는 게임기로서는 예를 들어 가정용의 거치형 게임기, 오락 시설(게임 센터, 유원지 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등을 들 수 있다.
도 28의 (E1)는 이동체의 일례인 자동차(5700)가 도시된 것이고, 도 28의 (E2)는 자동차의 실내에서의 내부의 윈드실드 주변이 도시된 것이다. 도 28의 (E1)는, 대시보드에 장착된 표시 패널(5701), 표시 패널(5702), 표시 패널(5703) 이외에, 필러에 장착된 표시 패널(5704)이 도시된 것이다.
표시 패널(5701) 내지 표시 패널(5703)은 스피도 미터나 태코미터, 주행 거리, 급유량, 기어 상태, 에어컨디셔너의 설정 등, 이 이외의 다양한 정보도 제공할 수 있다. 또한 표시 패널에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 맞추어 적절히 변경할 수 있고, 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 자동차(5700)에 제공된 촬상 장치(도시 생략)로부터의 영상을 표시시킴으로써 필러로 차단된 시계(사각(死角))를 보완할 수 있다. 즉, 자동차(5700) 외측에 제공된 촬상 장치로부터의 화상을 표시함으로써 사각을 보완하여 안전성을 높일 수 있다. 또한 보이지 않는 부분을 보완하는 영상을 표시함으로써 더 자연스럽고 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
또한 상기에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등을 들 수도 있고, 이들 이동체에 본 발명의 일 형태의 컴퓨터를 적용하고, 인공 지능을 이용한 시스템을 부여할 수 있다.
상기 각종 전자 기기에, 본 발명의 일 형태의 반도체 장치 또는 컴퓨터를 사용함으로써, 전자 기기의 소형화, 고속화, 또는 저소비전력화를 도모할 수 있다. 또한 저소비전력에 의하여, 회로로부터의 발열을 저감시킬 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 적게 할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시예)
본 실시예에서는 셀 어레이 CA를 감지 증폭기 어레이 SAA 등의 위쪽에 적층한 구조에 의한 효과에 대하여 설명한다. 여기서는 특히, 적층 구조가 동작 속도, 회로 면적 등에 미치는 영향에 대한 평가 결과에 대하여 설명한다. 또한 본 실시예에서는 도 2의 (B-1) 내지 (B-3)에 도시된 바와 같이 OS 트랜지스터를 사용한 DRAM을 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고도 한다.
평가에는 4종류의 기억 회로(기억 회로 A 내지 기억 회로 D)를 사용하였다. 기억 회로 A는 메모리 셀에 Si 트랜지스터를 사용한 DRAM이고, 기억 회로 B, 기억 회로 C, 기억 회로 D는 DOSRAM이다. 기억 회로 B는 셀 어레이 CA와 감지 증폭기 어레이 SAA를 적층시키지 않고 동일층에 제공한 구조를 가지는 기억 회로이다. 기억 회로 C는 도 3의 (A)에 도시된 바와 같이, 감지 증폭기 어레이 SAA의 위쪽에 셀 어레이 CA를 적층한 구조(적층 구조 A)를 가지는 기억 회로이다. 기억 회로 D는 도 3의 (B)에 도시된 바와 같이, 구동 회로 RD, 감지 증폭기 어레이 SAA, 및 글로벌 감지 증폭기 GSA의 위쪽에 셀 어레이 CA를 적층한 구조(적층 구조 B)를 가지는 기억 회로이다.
우선 기억 회로 A 내지 기억 회로 D의 동작 속도를 비교하였다. 기억 회로 A(DRAM)의 동작 속도는 배선 WL의 폭이 25nm, 길이가 140nm인 경우를 상정하여 산출하였다. 또한 기억 회로 B, 기억 회로 C, 기억 회로 D(DOSRAM)의 동작 속도는 배선 WL의 폭이 25nm, 길이가 25nm인 경우를 상정하여 산출하였다. 기억 회로 A 내지 기억 회로 D 각각에 대하여, 메모리 셀 MC의 저항, 배선 BL의 용량값 CBL, 메모리 셀 MC에 제공된 용량 소자의 용량값 Cs, 메모리 셀 MC의 동작 속도를 추산한 결과를 표 2에 나타내었다. 또한 메모리 셀 MC의 동작 속도는 기억 회로 A(DRAM)의 속도를 1로 하여 산출하였다.
[표 2]
표 2에 나타낸 바와 같이, 적층 구조를 사용함으로써, 배선 BL의 용량을 저감하고, 메모리 셀 MC의 용량 소자를 작게 할 수 있는 것을 알 수 있다. 또한 이에 의하여 적층 구조를 사용한 기억 회로(기억 회로 C, 기억 회로 D)는 고속 동작이 가능하게 되는 것을 알 수 있다.
또한 기억 회로 A 내지 기억 회로 D에 대하여, 메모리 셀 MC의 데이터의 유지 시간, 하나의 배선 BL에 접속된 메모리 셀 MC의 개수, 면적 삭감률을 추산한 결과를 표 3에 나타내었다. 또한 면적 삭감률은 기억 회로 A(DRAM)를 기준으로 하여 산출하였다.
[표 3]
표 3에 나타낸 바와 같이, 적층 구조는 면적의 삭감에 유효하다는 것을 알 수 있다(기억 회로 C, 기억 회로 D). 또한 적층 B의 구조를 사용함으로써, 적층 A의 구조보다 면적을 더 삭감할 수 있다는 것을 알 수 있다.
이상과 같이, OS 트랜지스터를 사용하여 메모리 셀 MC를 형성하고, 감지 증폭기 어레이 SAA 등의 위쪽에 적층하는 구조가, 기억 회로의 고속화 및 면적 삭감에 유효하다는 것을 알 수 있다.
10: 반도체 장치, 11: 블록, 50: 컴퓨터, 51: 처리부, 52: 기억부, 53: 기억부, 54: 입력부, 55: 출력부, 56: 전송로, 200: 트랜지스터, 400a: 트랜지스터, 400b: 트랜지스터, 405_1: 도전체, 405_1a: 도전체, 405_1b: 도전체, 405_2: 도전체, 405_2a: 도전체, 405_2b: 도전체, 410: 절연체, 412: 절연체, 414: 절연체, 416: 절연체, 418: 절연체, 420: 절연체, 422: 절연체, 424: 절연체, 430: 산화물, 430_1c: 산화물, 430_2c: 산화물, 430a: 산화물, 430A: 산화막, 430b: 산화물, 430B: 산화막, 430c: 산화막, 430_c1: 산화물, 430_c2: 산화물, 440: 도전체, 442: 영역, 442b: 도전체, 442a: 도전체, 442A:막, 442b: 도전체, 442c: 도전체, 443a: 영역, 443b: 영역, 443c: 영역, 444: 절연체, 446: 도전체, 448: 도전체, 450: 절연막, 450_1: 절연체, 450_2: 절연체, 450a: 절연체, 450b: 절연체, 453: 도전체, 460: 도전막, 460_1: 도전체, 460_1a: 도전체, 460_1b: 도전체, 460_2: 도전체, 460_2a: 도전체, 460_2b: 도전체, 460a: 도전체, 460b: 도전체, 470: 절연막, 470a: 절연체, 470b: 절연체, 471: 절연막, 471a: 절연체, 471b: 절연체, 474: 절연체, 475: 절연막, 475a: 절연체, 475b: 절연체, 480: 절연체, 481: 절연체, 484: 절연체, 490: 절연체, 491: 절연체, 492a: 도전체, 492b: 도전체, 500: 용량 소자, 500a: 용량 소자, 500b: 용량 소자, 510: 도전체, 510a: 도전체, 510b: 도전체, 520a: 도전체, 520b: 도전체, 530: 절연체, 540: 절연체, 600: 트랜지스터, 611: 기판, 613: 반도체 영역, 614a: 저저항 영역, 614b: 저저항 영역, 615: 절연체, 616: 도전체, 620: 절연체, 622: 절연체, 624: 절연체, 626: 절연체, 628: 도전체, 630: 도전체, 650: 절연체, 652: 절연체, 654: 절연체, 656: 도전체, 660: 절연체, 662: 절연체, 666: 도전체, 672: 절연체, 674: 절연체, 676: 도전체, 3001: 배선, 3002: 배선, 3003: 배선, 3004a: 배선, 3004b: 배선, 3005a: 배선, 3005b: 배선, 3006a: 배선, 3006b: 배선, 3007: 배선, 5200: 휴대 게임기, 5201: 하우징, 5202: 표시부, 5203: 버튼, 5300: 데스크톱형 정보 단말, 5301: 본체, 5302: 디스플레이, 5303: 키보드, 5500: 정보 단말, 5510: 하우징, 5511: 표시부, 5700: 자동차, 5701: 표시 패널, 5702: 표시 패널, 5703: 표시 패널, 5704: 표시 패널, 5800: 전기 냉동 냉장고, 5801: 하우징, 5802: 냉장실용 도어, 5803: 냉동실용 도어

Claims (16)

  1. 반도체 장치로서,
    복수의 메모리 셀들을 포함하는 셀 어레이;
    제 1 배선을 통하여 상기 셀 어레이에 전기적으로 접속되는 구동 회로;
    제 2 배선을 통하여 상기 셀 어레이에 전기적으로 접속되는 제 1 증폭 회로; 및
    상기 제 1 증폭 회로에 전기적으로 접속되는 제 2 증폭 회로를 포함하고,
    상기 제 1 증폭 회로는 상기 제 2 배선을 통하여 상기 셀 어레이로부터 입력되는 전위를 증폭하고,
    상기 제 2 증폭 회로는 상기 제 1 증폭 회로로부터 입력되는 전위를 증폭하며,
    상기 구동 회로, 상기 제 1 증폭 회로, 및 상기 제 2 증폭 회로의 각각은 상기 셀 어레이와 중첩되는 영역을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    제어 회로를 더 포함하고,
    상기 제어 회로는 상기 구동 회로 및 상기 제 2 증폭 회로에 전기적으로 접속되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 복수의 메모리 셀들의 각각은 트랜지스터 및 상기 트랜지스터에 전기적으로 접속되는 용량 소자를 포함하며,
    상기 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  5. 제 3 항에 있어서,
    상기 용량 소자는,
    상기 산화물 반도체층과 접촉하는 제 1 도전체;
    상기 제 1 도전체 위의 제 1 절연층; 및
    상기 제 1 절연층 위의 제 2 도전체를 포함하는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 트랜지스터의 게이트 전극의 측면과 접촉되는 절연체; 및
    상기 게이트 전극 위의 제 2 절연층을 더 포함하고,
    상기 제 2 절연층은 개구부를 포함하고,
    상기 제 2 절연층의 상기 개구부는 상기 산화물 반도체층과 중첩되는 영역 및 상기 절연체와 중첩되는 영역을 포함하며,
    상기 제 1 도전체는 상기 개구부에 제공되는, 반도체 장치.
  7. 반도체 장치로서,
    복수의 메모리 셀들을 포함하는 셀 어레이;
    상기 셀 어레이에 전기적으로 접속되는 제 1 구동 회로;
    상기 셀 어레이에 전기적으로 접속되는 제 2 구동 회로;
    상기 셀 어레이에 전기적으로 접속되는 제 1 증폭 회로;
    상기 셀 어레이에 전기적으로 접속되는 제 2 증폭 회로;
    상기 제 1 증폭 회로에 전기적으로 접속되는 제 3 증폭 회로; 및
    상기 제 2 증폭 회로에 전기적으로 접속되는 제 4 증폭 회로를 포함하고,
    상기 제 1 구동 회로는 상기 제 2 증폭 회로 및 상기 제 3 증폭 회로에 인접하고,
    상기 제 2 구동 회로는 상기 제 1 증폭 회로 및 상기 제 4 증폭 회로에 인접하고,
    상기 제 1 증폭 회로는 상기 셀 어레이로부터 입력되는 전위를 증폭하고,
    상기 제 2 증폭 회로는 상기 셀 어레이로부터 입력되는 전위를 증폭하고,
    상기 제 3 증폭 회로는 상기 제 1 증폭 회로로부터 입력되는 전위를 증폭하고,
    상기 제 4 증폭 회로는 상기 제 2 증폭 회로로부터 입력되는 전위를 증폭하며,
    상기 제 1 구동 회로, 상기 제 2 구동 회로, 상기 제 1 증폭 회로, 상기 제 2 증폭 회로, 상기 제 3 증폭 회로, 및 상기 제 4 증폭 회로의 각각은 상기 셀 어레이와 중첩되는 영역을 포함하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 복수의 메모리 셀들의 각각은 트랜지스터 및 상기 트랜지스터에 전기적으로 접속되는 용량 소자를 포함하며,
    상기 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 용량 소자는,
    상기 산화물 반도체층과 접촉하는 제 1 도전체;
    상기 제 1 도전체 위의 제 1 절연층; 및
    상기 제 1 절연층 위의 제 2 도전체를 포함하는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 트랜지스터의 게이트 전극의 측면과 접촉되는 절연체; 및
    상기 게이트 전극 위의 제 2 절연층을 더 포함하고,
    상기 제 2 절연층은 개구부를 포함하고,
    상기 제 2 절연층의 상기 개구부는 상기 산화물 반도체층과 중첩되는 영역 및 상기 절연체와 중첩되는 영역을 포함하며,
    상기 제 1 도전체는 상기 개구부에 제공되는, 반도체 장치.
  12. 반도체 장치로서,
    복수의 메모리 셀들을 포함하는 셀 어레이;
    상기 셀 어레이에 전기적으로 접속되는 제 1 구동 회로;
    상기 셀 어레이에 전기적으로 접속되는 제 2 구동 회로;
    상기 셀 어레이에 전기적으로 접속되는 제 1 증폭 회로;
    상기 셀 어레이에 전기적으로 접속되는 제 2 증폭 회로;
    상기 제 1 증폭 회로에 전기적으로 접속되는 제 3 증폭 회로; 및
    상기 제 2 증폭 회로에 전기적으로 접속되는 제 4 증폭 회로를 포함하고,
    상기 제 1 구동 회로는 상기 제 2 증폭 회로 및 상기 제 3 증폭 회로에 인접하고,
    상기 제 2 구동 회로는 상기 제 1 증폭 회로 및 상기 제 4 증폭 회로에 인접하고,
    상기 제 1 증폭 회로는 상기 셀 어레이로부터 입력되는 전위를 증폭하고,
    상기 제 2 증폭 회로는 상기 셀 어레이로부터 입력되는 전위를 증폭하고,
    상기 제 3 증폭 회로는 상기 제 1 증폭 회로로부터 입력되는 전위를 증폭하고,
    상기 제 4 증폭 회로는 상기 제 2 증폭 회로로부터 입력되는 전위를 증폭하고,
    상기 제 3 증폭 회로는 상기 제 4 증폭 회로에 전기적으로 접속되고,
    상기 제 1 구동 회로, 상기 제 2 구동 회로, 상기 제 1 증폭 회로, 상기 제 2 증폭 회로, 상기 제 3 증폭 회로, 및 상기 제 4 증폭 회로의 각각은 상기 셀 어레이와 중첩되는 영역을 포함하는, 반도체 장치.
  13. 제 12 항에 있어서,
    복수의 메모리 셀들 각각은 트랜지스터 및 상기 트랜지스터에 전기적으로 접속되는 용량 소자를 포함하며,
    상기 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  15. 제 13 항에 있어서,
    상기 용량 소자는,
    상기 산화물 반도체층과 접촉하는 제 1 도전체;
    상기 제 1 도전체 위의 제 1 절연층; 및
    상기 제 1 절연층 위의 제 2 도전체를 포함하는, 반도체 장치.
  16. 제 15 항에 있어서,
    상기 트랜지스터의 게이트 전극의 측면과 접촉하는 절연체; 및
    상기 게이트 전극 위의 제 2 절연층을 더 포함하고,
    상기 제 2 절연층은 개구부를 포함하고,
    상기 제 2 절연층의 상기 개구부는 상기 산화물 반도체층과 중첩되는 영역 및 상기 절연체와 중첩되는 영역을 포함하며,
    상기 제 1 도전체는 상기 개구부에 제공되는, 반도체 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019162802A1 (ja) * 2018-02-23 2019-08-29 株式会社半導体エネルギー研究所 記憶装置およびその動作方法
US11144228B2 (en) 2019-07-11 2021-10-12 Micron Technology, Inc. Circuit partitioning for a memory device
JP2021108307A (ja) * 2019-12-27 2021-07-29 キオクシア株式会社 半導体記憶装置
WO2023126741A1 (ja) * 2021-12-29 2023-07-06 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び半導体装置の作製方法
TW202347622A (zh) * 2022-03-25 2023-12-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016127193A (ja) 2015-01-07 2016-07-11 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
JP2017028237A (ja) 2014-10-10 2017-02-02 株式会社半導体エネルギー研究所 半導体装置、回路基板及び電子機器

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19852886A1 (de) * 1998-11-17 2000-05-25 Braun Gmbh Sicherheitseinrichtung für ein Wärmegerät
JP2001003190A (ja) 1999-06-17 2001-01-09 Toshihiko Yamashita 電解装置
JP4654471B2 (ja) * 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
US6982897B2 (en) * 2003-10-07 2006-01-03 International Business Machines Corporation Nondestructive read, two-switch, single-charge-storage device RAM devices
KR101160822B1 (ko) * 2004-07-27 2012-06-29 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 표시 장치
TWI382264B (zh) 2004-07-27 2013-01-11 Samsung Display Co Ltd 薄膜電晶體陣列面板及包括此面板之顯示器裝置
US7551471B2 (en) 2006-04-28 2009-06-23 Semiconductor Energy Laboratory Co., Ltd. Memory element and semiconductor device
JP2009105195A (ja) * 2007-10-23 2009-05-14 Elpida Memory Inc 半導体装置の構造および製造方法
JP2009135219A (ja) * 2007-11-29 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
US9230615B2 (en) 2011-10-24 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for driving the same
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP6105266B2 (ja) 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
US10325651B2 (en) * 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
TWI735206B (zh) 2014-04-10 2021-08-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
JP6635670B2 (ja) 2014-04-11 2020-01-29 株式会社半導体エネルギー研究所 半導体装置
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
TWI695513B (zh) 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
US9818848B2 (en) * 2015-04-29 2017-11-14 Yale University Three-dimensional ferroelectric FET-based structures
US9728243B2 (en) 2015-05-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic component including the same
US9627034B2 (en) 2015-05-15 2017-04-18 Semiconductor Energy Laboratory Co., Ltd. Electronic device
US10424671B2 (en) 2015-07-29 2019-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
JP6802656B2 (ja) 2015-07-30 2020-12-16 株式会社半導体エネルギー研究所 メモリセルの作製方法及び半導体装置の作製方法
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
US20170221899A1 (en) 2016-01-29 2017-08-03 Semiconductor Energy Laboratory Co., Ltd. Microcontroller System
US10622059B2 (en) 2016-03-18 2020-04-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor based memory device
KR102589301B1 (ko) * 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
US10037294B2 (en) 2016-05-20 2018-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US10210915B2 (en) 2016-06-10 2019-02-19 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including the same
JPWO2018167588A1 (ja) 2017-03-13 2020-01-09 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11031403B2 (en) 2017-04-28 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
WO2019021098A1 (en) * 2017-07-26 2019-01-31 Semiconductor Energy Laboratory Co., Ltd. SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
JPWO2019048987A1 (ja) 2017-09-06 2020-10-15 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2019057532A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017028237A (ja) 2014-10-10 2017-02-02 株式会社半導体エネルギー研究所 半導体装置、回路基板及び電子機器
JP2016127193A (ja) 2015-01-07 2016-07-11 マイクロン テクノロジー， インク． 半導体装置及びその製造方法

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