KR20240013863A - 반도체 장치, 및 반도체 장치의 제작 방법 - Google Patents

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KR20240013863A
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슌페이 야마자키
šœ페이 야마자키
히로미 사와이
료 도쿠마루
도시히코 다케우치
츠토무 무라카와
쇼 나가마츠
도모아키 모리와카
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

양호한 전기 특성을 가지는 반도체 장치를 제공한다. 도전체와, 도전체의 측면에 접하는 제 1 절연체와, 도전체의 상면 및 제 1 절연체의 상면과 접하는 제 2 절연체와, 제 2 절연체 위의 산화물을 가지고, 산화물은 제 2 절연체를 개재하여 도전체와 중첩되는 영역을 가지고, 도전체의 상면에서의 거칠기 곡선의 최대 높이(Rz)가 6.0nm 이하이고, 영역은 결정을 포함하고, 결정의 c축은 도전체의 상면의 법선 방향으로 배향되는 반도체 장치이다.

Description

반도체 장치, 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE, AND MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 반도체 장치, 그리고 반도체 장치의 제작 방법에 관한 것이다. 또는 본 발명의 일 형태는 반도체 웨이퍼, 모듈, 및 전자 기기에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또한, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또한 조성물(composition of matter)에 관한 것이다.
트랜지스터에 적용 가능한 반도체 박막으로서, 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다. 산화물 반도체로서는, 예를 들어, 산화 인듐, 산화 아연 등의 일원계 금속의 산화물뿐만 아니라, 다원계 금속의 산화물도 알려져 있다. 다원계 금속의 산화물 중에서도 특히 In-Ga-Zn 산화물(이하, IGZO라고도 부름)에 관한 연구가 활발하게 진행되고 있다.
IGZO에 관한 연구에 의하여, 산화물 반도체에서 단결정도 비정질도 아닌, CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 1 내지 비특허문헌 3 참조). 비특허문헌 1 및 비특허문헌 2에서는, CAAC 구조를 가지는 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술도 개시되어 있다. 또한, CAAC 구조 및 nc 구조보다 결정성이 낮은 산화물 반도체이더라도, 미소한 결정을 가지는 것이 비특허문헌 4 및 비특허문헌 5에 나타나 있다.
또한 IGZO를 활성층으로서 사용한 트랜지스터는 매우 낮은 오프 전류를 가지고(비특허문헌 6 참조), 그 특성을 이용한 LSI 및 디스플레이가 보고되어 있다(비특허문헌 7 및 비특허문헌 8 참조).
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, p.183-186 S. Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10 S. Ito et al., "The Proceedings of AM-FPD'13 Digest of Technical Papers", 2013, p.151-154 S. Yamazaki et al., "ECS Journal of Solid State Science and Technology", 2014, volume 3, issue 9, p.Q3012-Q3022 S. Yamazaki, "ECS Transactions", 2014, volume 64, issue 10, p.155-164 K. Kato et al., "Japanese Journal of Applied Physics", 2012, volume 51, p.021201-1-021201-7 S. Matsuda et al., "2015 Symposium on VLSI Technology Digest of Technical Papers", 2015, p.T216-T217 S. Amano et al., "SID Symposium Digest of Technical Papers", 2010, volume 41, issue 1, p.626-629
본 발명의 일 형태는 온 전류가 큰 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 높은 주파수 특성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 신뢰성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 양호한 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 생산성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태는 장기간의 데이터 유지가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 정보의 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 설계 자유도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 소비전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 도전체와, 도전체의 측면에 접하는 제 1 절연체와, 도전체의 상면 및 제 1 절연체의 상면과 접하는 제 2 절연체와, 제 2 절연체 위의 산화물을 가지고, 산화물은 제 2 절연체를 개재(介在)하여 도전체와 중첩되는 영역을 가지고, 도전체의 상면에서의 거칠기 곡선(roughness curve)의 최대 높이(Rz)가 6.0nm 이하이고, 영역은 결정을 포함하고, 결정의 c축은 도전체의 상면의 법선 방향으로 배향되는 반도체 장치이다.
상기에 있어서, 도전체의 상면에서의 거칠기 곡선 요소의 평균 길이(RSm)가 60nm 미만인 것이 바람직하다.
또한, 본 발명의 일 형태는 도전체와, 도전체의 측면에 접하는 제 1 절연체와, 도전체의 상면 및 제 1 절연체의 상면과 접하는 제 2 절연체와, 제 2 절연체 위의 산화물을 가지고, 산화물은 제 2 절연체를 개재하여 도전체와 중첩되는 영역을 가지고, 도전체의 상면에서의 거칠기 곡선 요소의 평균 길이(RSm)가 60nm 이상이고, 영역은 결정을 포함하고, 결정의 c축은 도전체의 상면의 법선 방향으로 배향되는 반도체 장치이다.
상기에 있어서, 도전체의 상면에서의 거칠기 곡선의 최대 높이(Rz)가 6.0nm보다 큰 것이 바람직하다.
또한, 본 발명의 일 형태는 도전체와, 도전체의 측면에 접하는 제 1 절연체와, 도전체의 상면, 및 제 1 절연체의 상면과 접하는 제 2 절연체와, 제 2 절연체 위의 산화물을 가지고, 산화물은 제 2 절연체를 개재하여 도전체와 중첩되는 영역을 가지고, 도전체의 상면에서의 거칠기 곡선의 산술 평균 높이(Ra)가 0.5nm 이하이고, 영역은 결정을 포함하고, 결정의 c축은 도전체의 상면의 법선 방향으로 배향되는 반도체 장치이다.
또한, 상기에 있어서, 산화물은 인듐(In)과, 원소 M(M은 알루미늄(Al), 갈륨(Ga), 이트륨(Y), 또는 주석(Sn))과, 아연(Zn)과, 산소를 가지는 것이 바람직하다.
본 발명의 일 형태에 의하여, 온 전류가 큰 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여, 높은 주파수 특성을 가지는 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여, 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여, 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여, 생산성이 높은 반도체 장치를 제공할 수 있다.
또한, 장기간의 데이터 유지가 가능한 반도체 장치를 제공할 수 있다. 또한, 정보의 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 또한, 설계의 자유도가 높은 반도체 장치를 제공할 수 있다. 또한, 소비전력을 억제할 수 있는 반도체 장치를 제공할 수 있다. 또한, 신규 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해질 것이고, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태에 따른 막의 형상을 설명하는 도면.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 구성예를 도시한 상면도 및 단면도.
도 6은 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 단면도.
도 7은 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 단면도.
도 8은 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도.
도 9는 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 회로도.
도 10은 본 발명의 일 형태에 따른 반도체 장치의 모식도.
도 11은 본 발명의 일 형태에 따른 기억 장치의 모식도.
도 12는 본 발명의 일 형태에 따른 전자 기기를 도시한 도면.
도 13은 시료 A1 내지 시료 A3의 단면에서의 고분해능 TEM상.
이하에서 실시형태에 대하여 도면을 참조하여 설명한다. 다만, 실시형태는 많은 다른 형태로 실시될 수 있으며, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장된 경우가 있다. 따라서, 반드시 그 스케일에 한정되지는 않는다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이므로 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어, 실제의 제조 공정에서 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있으나, 이해를 쉽게 하기 위하여 이를 도면에 반영하지 않은 경우가 있다. 또한 도면에서 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 간에서 공통적으로 사용하고, 그 반복 설명을 생략하는 경우가 있다. 또한, 같은 기능을 가지는 부분을 가리키는 경우에는, 해치 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 특히 상면도("평면도"라고도 함)나 사시도 등에서, 발명의 이해를 쉽게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서 "제 1", "제 2" 등의 서수사는 편의상 사용되는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 따라서 예를 들어, "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔 설명할 수 있다. 또한 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한 본 명세서 등에서 "위에", "아래에" 등 배치를 나타내는 어구는 도면을 참조하여 구성들의 위치 관계를 설명하기 위하여 편의상 사용한 것이다. 또한 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 달라진다. 따라서, 명세서에서 설명된 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
예를 들어 본 명세서 등에서 X와 Y가 접속된다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접적으로 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 개시되어 있는 것으로 한다.
여기서 X, Y는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀌는 경우가 있다. 그러므로, 본 명세서 등에서는, 소스나 드레인이라는 용어는 바꿔 사용할 수 있는 경우가 있다.
또한 본 명세서에 있어서, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, "실효적인 채널 폭"이라고도 함)과 트랜지스터의 상면도에 나타내어진 채널 폭(이하, "외관상 채널 폭"이라고도 함)이 상이한 경우가 있다. 예를 들어, 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 커져, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 이 경우에는 외관상 채널 폭보다 실효적인 채널 폭이 커진다.
이러한 경우, 실측에 의하여 실효적인 채널 폭을 어림잡는 것이 어려워지는 경우가 있다. 예를 들어, 설곗값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상이 이미 알려져 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 외관상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭은 단면 TEM상 등의 해석 등에 의하여 값을 결정할 수 있다.
또한, 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 외의 원소를 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함되는 것으로 인하여, 예를 들어 반도체의 결함 준위 밀도가 높아지거나, 결정성의 저하 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 산화물 반도체의 주성분 이외의 전이 금속 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 또한, 산화물 반도체의 경우, 예를 들어 불순물의 혼입으로 인하여 산소 결손이 형성되는 경우가 있다. 또한, 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 및 15족 원소 등이 있다.
또한, 본 명세서 등에서, 산화질화 실리콘이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것이다. 또한, 질화산화 실리콘이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것이다.
또한 본 명세서 등에서 "절연체"라는 용어를 절연막 또는 절연층으로 바꿔 말할 수 있다. 또한 "도전체"라는 용어를 도전막 또는 도전층으로 바꿔 말할 수 있다. 또한 "반도체"라는 용어를 반도체막 또는 반도체층으로 바꿔 말할 수 있다.
또한 본 명세서 등에서 "평행"이란 두 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한 "실질적으로 평행"이란 두 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한 "수직"이란 두 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한 "실질적으로 수직"이란 두 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
또한 본 명세서에서 배리어막이란 물, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 막을 말하고, 상기 배리어막이 도전성을 가지는 경우에는 도전성 배리어막이라고 부르는 경우가 있다.
본 명세서 등에서 금속 산화물(metal oxide)이란 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, OS 트랜지스터라고 기재하는 경우에는 산화물 또는 산화물 반도체를 가지는 트랜지스터라고 바꿔 말할 수 있다.
또한 본 명세서 등에서, 노멀리 오프란 게이트에 전위를 인가하지 않거나, 또는 게이트에 접지 전위를 공급할 때, 트랜지스터를 흐르는 채널 폭 1μm당 드레인 전류가 실온에서 1×10-20A 이하, 85℃에서 1×10-18A 이하, 또는 125℃에서 1×10-16A 이하인 것을 말한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 금속 산화물로 대표되는 막에 대하여 설명한다. 또한, 본 명세서에 있어서, 본 발명의 일 형태에 따른 막이 반도체의 기능을 가지는 경우, 트랜지스터의 채널이 형성되는 영역(이하, 채널 형성 영역이라고도 함)에 사용할 수 있다. 이하에서는, 본 발명의 일 형태에 따른 막에 대하여, 도 1을 사용하여 설명한다.
트랜지스터는 채널 형성 영역에 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 채널 형성 영역에 금속 산화물을 사용한 트랜지스터는 비도통 상태에서 누설 전류가 매우 작기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 또한, 금속 산화물은 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터에 사용할 수 있다.
금속 산화물을 트랜지스터의 채널 형성 영역에 사용하는 경우, 결정성이 높은 금속 산화물을 사용하는 것이 바람직하다. 결정성이 높은 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써 상기 트랜지스터의 안정성 또는 신뢰성을 향상시킬 수 있다. 결정성이 높은 금속 산화물에는 예를 들어, CAAC-OS(c-axis aligned crystalline oxide semiconductor)가 있다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되고 변형을 가지는 결정 구조가 되어 있다. 여기서, 나노 결정이란, 예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역에서 원자 배열에 주기성을 가지는 작은 결정을 가리킨다. CAAC-OS 중의 나노 결정은 층상 구조를 가지는 결정이고, 나노 결정의 c축에 대하여 평행한 면에서의 TEM상에서는, 밝은 줄과 어두운 줄이 c축 방향으로 교대로 나타나는 상(격자 줄무늬라고도 함)이 관찰된다. 또한, 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다. 또한, CAAC-OS에서, 변형 근방에서도 명확한 결정립계를 확인하는 것은 어렵다.
상기 변형을 작게 함으로써, 복수의 나노 결정이 연결되는 영역에서도 원자 배열에 주기성을 가지는 경우가 있다. 본 명세서에서는, 복수의 나노 결정이 연결된 구조 전체에서 원자 배열에 주기성을 가지는 영역을 영역 A라고 부른다. 또한, 영역 A의 최소 크기는 나노 결정의 크기이다. 또한, 상기 영역 A의 크기는 예를 들어 30nm가 되는 경우가 있다. 상기 영역 A의 크기를 크게 함으로써 금속 산화물이 가지는 변형을 저감할 수 있다. 변형이 저감된 금속 산화물은 물리적 성질이 안정적이다. 그러므로, 금속 산화물은 열에 강하고 신뢰성이 높다. 따라서, 금속 산화물을 사용한 트랜지스터의 안정성 또는 신뢰성을 향상시킬 수 있다.
또한, CAAC-OS에 있어서, 복수의 영역 A가 연결되는 영역 또는 나노 결정과 영역 A가 연결되는 영역에서도 명확한 결정립계를 확인하는 것은 어렵다.
상기 영역 A의 크기를 크게 하기 위해서는, 금속 산화물의 결정성을 높일 필요가 있다. 금속 산화물의 결정성을 높일 방법으로서, 예를 들어, 금속 산화물을 성막할 때의 기판 온도를 높게 하는 것이나, 산소 가스의 유량을 증가시키는 것 등이 있다. 그러나, 기판 온도를 높게 하거나, 또는 산소 가스의 유량을 증가시킴으로써, 금속 산화물이 다결정 구조를 가지고, 결정립계를 형성할 개연성이 높다. 또한, 금속 산화물의 결정성은 상기 금속 산화물의 아래층에 위치하는 막의 평탄성에 영향을 받기 쉽다.
그러므로, 금속 산화물의 아래쪽에 위치하는 막의 평탄성을 높게 하는 것이 바람직하다. 상기 막의 평탄성을 높게 함으로써, 상기 막의 상면의 법선 방향이 넓은 범위에 걸쳐 거의 같게 된다. 따라서, 금속 산화물 내의 나노 결정의 c축이 상기 법선 방향으로 배향됨으로써 나노 결정끼리가 연결되기 쉬워져, 크기가 큰 영역 A를 가지고, 변형이 저감된 금속 산화물을 형성할 수 있다. 또한, 법선 방향이란, 나노 결정과 상기 막이 중첩되는 영역에서의, 상기 막의 상면에 대한 법선 벡터의 평균 방향이다. 또한, "나노 결정의 c축이 법선 방향으로 배향된다"란, 나노 결정의 c축과 법선 방향이 이루는 각이 -15° 이상 15° 이하의 각도인 경우를 말한다.
또한, 금속 산화물을 채널 형성 영역에 사용하는 트랜지스터에 있어서, 금속 산화물의 피형성면이 게이트 절연체 또는 층간막으로서 기능하는 절연막의 상면이고, 상기 절연막의 피형성면이 게이트 전극 또는 배선으로서 기능하는 도전막의 상면인 경우가 있다. 상기 도전막으로서, 예를 들어, 텅스텐막, 질화 타이타늄막, 질화 탄탈럼막 등을 들 수 있다. 상기 도전막은 스퍼터링법 등에 의하여 성막된다. 스퍼터링법은 타깃으로부터 방출되는 입자가 퇴적되는 성막 방법이다. 따라서, 상기 도전막의 평탄성이 낮은 경우가 있다.
또한, 상기 절연막으로서 예를 들어 산화질화 실리콘막, 산화 알루미늄막, 산화 하프늄막 등을 들 수 있다. 상기 절연막은 CVD법, ALD법 등에 의하여 성막된다. CVD법 및 ALD법은 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 상기 절연막의 평탄성은 상기 절연막의 피형성면인 도전막의 평탄성에 영향을 받기 쉽다.
상술한 것으로부터, 금속 산화물에 대하여 금속 산화물의 아래쪽에 위치하는 막이 도전막과, 도전막 위의 절연막의 적층 구조인 경우, 더 아래쪽에 위치하는 막의 평탄성을 높게 하는 것이 바람직하다. 즉, 금속 산화물의 피형성면의 평탄성을 높이기 위해서는 금속 산화물의 아래쪽에 위치하는 도전막의 평탄성을 높게 하는 것이 바람직하다. 상기 도전막의 평탄성을 높게 함으로써 금속 산화물의 결정성을 높게 할 수 있다.
이하에서는, 금속 산화물이 가지는 영역 A의 크기와, 상기 금속 산화물의 아래쪽에 위치하는 막의 평탄성의 관계에 대하여 설명한다. 여기서는, 상기 금속 산화물의 아래쪽에 위치하는 막이 2층인 경우를 나타내었다.
도 1의 (A) 내지 (D)는, 금속 산화물과, 상기 금속 산화물의 아래쪽에 위치하는 막의 모식도이다. 도 1의 (A) 내지 (D)에서는 막(50) 위에 막(51)이 형성되고, 막(51) 위에 산화막(52)이 형성된다. 또한, 산화막(52)은 복수의 영역(53)을 가진다. 도 1의 (A) 내지 (D)에 있어서, 예를 들어, 막(50)은 도전체로서 기능하는 막이고, 막(51)은 절연체로서 기능하는 막이고, 산화막(52)은 금속 산화물이고, 영역(53)은 영역 A이다. 또한, 막(50) 및 막(51)은 각각 적층 구조이어도 좋다.
여기서, 산화막(52)이 가지는 영역(53)에 대하여 설명한다. 도 1의 (E)는 산화막(52)이 가지는 영역(53)의 모식도이다. 영역(53)은 원자 배열에 주기성을 가진다. 특히, 산화막(52)이 In-M-Zn 산화물인 경우, 영역(53)은 인듐 및 산소를 가지는 층(이하, In층)과, 원소 M, 아연, 및 산소를 가지는 층(이하, (M,Zn)층)이 적층된, 층상의 결정 구조(층상 구조라고도 함)를 가진다. 또한, 각층의 법선 방향을 c축이라고 하고, 각 층이 이루는 면을 a-b면이라고 한다.
영역(53)의 a-b면 방향의 크기는 산화막(52)의 성막 조건 또는 산화막(52)의 아래쪽에 위치하는 막의 평탄성에 따라서는 30nm의 크기가 되는 경우가 있다. 또한, 도 1에서는 영역(53)의 c축 방향의 크기를 산화막(52)의 막 두께와 같은 크기로 나타내었지만 이에 한정되지 않는다. 영역(53)은 적어도 트랜지스터의 채널 형성 영역에 형성되면 좋다. 따라서, 영역(53)의 c축 방향의 크기는 나노 결정의 c축 방향의 최소 크기(예를 들어, 0.7nm)보다 크고, 산화막(52)의 막 두께보다 작아도 좋다.
우선, 막의 평탄성을 평가하는 방법을 설명한다. 막의 평탄성을 평가하는 방법으로서, 예를 들어 막의 거칠기 곡선을 취득하고, 거칠기 곡선 파라미터를 산출하는 방법을 들 수 있다. 여기서, 거칠기 곡선이란, 단면 곡선으로부터 장파장 성분을 차단하여 얻은 윤곽 곡선이다. 거칠기 곡선 파라미터는 거칠기 곡선으로부터 취득한다. 또한, 거칠기 곡선 파라미터에는 거칠기 곡선의 산술 평균 높이(Ra), 거칠기 곡선 요소의 평균 길이(RSm), 거칠기 곡선의 최대 높이(Rz) 등이 있다. 또한, 거칠기 곡선 파라미터는 예를 들어 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가할 수 있다.
거칠기 곡선의 산술 평균 높이(Ra)는 기준 길이에서의 세로 좌표값 Z(X)의 절댓값의 평균이다. 거칠기 곡선의 산술 평균 높이(Ra)가 작을수록 막의 평탄성이 높다고 할 수 있다. 또한, 세로 좌표값 Z(X)는 임의의 위치 X에서의 거칠기 곡선의 높이이다.
또한, 거칠기 곡선 요소의 평균 길이(RSm)는 기준 길이에서의 윤곽 곡선 요소의 길이(Xs)의 평균이다. 거칠기 곡선 요소의 평균 길이(RSm)가 클수록 막의 평탄성이 높다고 할 수 있다.
또한, 거칠기 곡선의 최대 높이(Rz)는 기준 길이에서의 윤곽 곡선의 최대 산 높이 Zp와 최대 골 깊이 Zv의 합이다. 거칠기 곡선의 최대 높이(Rz)가 작을수록 막의 평탄성이 높다고 할 수 있다. 또한, 거칠기 곡선의 최대 높이(Rz)를 P-V값(Peak-to-Valley Roughness)이라고 부르는 경우가 있다.
상기 거칠기 곡선 파라미터는 JIS B 0601-2001(ISO 4287-1997)를 참고하였지만, 이에 한정되지 않는다. 예를 들어, 거칠기 곡선 파라미터는 TEM상의 화상 해석을 수행함으로써 평가하여도 좋다. TEM상의 화상 해석에 의한 평가 방법으로서, 예를 들어, TEM상에서 관찰되는 콘트라스트를 층과 층의 계면으로 하고, 상기 계면의 형상이 상기 계면의 아래 측에 위치하는 층의 거칠기 곡선인 것으로 가정한다. 그리고, 가정한 거칠기 곡선으로부터 거칠기 곡선 파라미터에 상당하는 파라미터를 산출한다. 또한, 기준 길이는 TEM상에서 관찰되는 막(50)의 상면의 길이로 하여도 좋고, 막(50)과 산화막(52)이 중첩되는 영역의 길이로 하여도 좋다. 상기 평가 방법을 사용하는 경우, 거칠기 곡선의 최대 높이(Rz)는 상기 평가 방법으로 가정한 거칠기 곡선의 최대 산 높이와 최대 골 깊이의 합으로 하여도 좋다. 또한, 거칠기 곡선 요소의 평균 길이(RSm)는 상기 평가 방법으로 가정한 거칠기 곡선의 산으로부터, 이에 인접한 산까지의 길이의 평균, 또는 골에서 이에 인접한 골까지의 길이의 평균으로 하여도 좋다.
또한, 산화막(52)의 아래쪽에 위치하는 막이 트랜지스터의 배선으로서의 기능을 가지는 경우, 상기 막의 형상에서의 단축 방향의 길이가 기준 길이보다 짧은 경우가 있다. 이 경우, 기준 길이의 방향을 상기 막의 형상에서의 장축 방향으로 함으로써 거칠기 곡선 파라미터를 산출할 수 있다.
상술한 바와 같이, 산화막(52)이 가지는 영역(53)의 크기는 큰 것이 바람직하다.
도 1의 (A)는 막(50)이 평탄한 경우의 모식도이다. 막(50)이 평탄하므로 막(51)의 평탄성이 높아지고, 산화막(52)의 평탄성도 높아지기 쉽다. 이때, 산화막(52)에 크기가 큰 영역(53)을 형성할 수 있다. 또한, 상이한 영역(53)끼리는 a-b면 방향에서 연결되어 있다.
영역(53)의 크기를 크게 하기 위해서는, 산화막(52)의 아래쪽에 위치하는 막(50)의 거칠기 곡선 요소의 평균 길이(RSm)는 큰 것이 바람직하다. 막(50)의 거칠기 곡선 요소의 평균 길이(RSm)로서는, 예를 들어, 60nm 이상이 바람직하고, 80nm 이상이 더 바람직하다.
도 1의 (B)는 막(50)의 거칠기 곡선 요소의 평균 길이(RSm)가 큰 경우의 모식도이다. 예를 들어, 막(50)의 거칠기 곡선 요소의 평균 길이(RSm)가 60nm 이상인 경우, 막(50) 및 막(51)의 막 상면에서는, 볼록부부터 오목부까지의 길이(RSm의 약 절반의 길이)가 30nm 또는 그 이상인 영역의 비율이 증가된다. 상기 영역의 막 상면에 대한 법선 방향은 거의 같다. 따라서, 상기 영역의 막 상면이 산화막(52)의 피형성면인 경우, 작은 변형에 의하여 나노 결정끼리가 연결되기 쉬워져, 산화막(52)에 크기가 큰 영역(53)을 형성할 수 있다.
또한, 영역(53)의 크기를 크게 하기 위해서는, 산화막(52)의 아래쪽에 위치하는 막(50)의 거칠기 곡선의 최대 높이(Rz) 또는 산술 평균 높이(Ra)는 작은 것이 바람직하다. 막(50)의 거칠기 곡선의 최대 높이(Rz)로서는 예를 들어 10nm 이하가 바람직하고, 6.0nm 이하가 더 바람직하고, 4.0nm 이하가 더욱 바람직하다. 또한, 막(50)의 거칠기 곡선의 산술 평균 높이(Ra)로서는 예를 들어, 1.0nm 이하가 바람직하고, 0.5nm 이하가 더 바람직하고, 0.3nm 이하가 더욱 바람직하다.
도 1의 (C)는 막(50)의 거칠기 곡선의 최대 높이(Rz)가 작은 경우의 모식도이다. 막(50)의 거칠기 곡선의 높이(Rz) 또는 산술 평균 높이(Ra)를 작게 함으로써, 막(51)의 막 상면의 볼록부 또는 오목부에 있어서, 작은 변형에 의하여 상이한 나노 결정이 연결되어, 산화막(52)에 크기가 큰 영역(53)을 형성할 수 있다.
또한, 막(50)의 거칠기 곡선 요소의 평균 길이(RSm)가 충분히 크면, 막(50)의 거칠기 곡선의 최대 높이(Rz) 또는 산술 평균 높이(Ra)가 커도 크기가 큰 영역(53)을 형성할 수 있다. 예를 들어, 막(50)의 거칠기 곡선 요소의 평균 길이(RSm)가 60nm 이상인 경우, 막(50)의 거칠기 곡선의 최대 높이(Rz)가 6.0nm보다 크고, 또는 막(50)의 거칠기 곡선의 산술 평균 높이(Ra)가 0.5nm보다 커도 좋다.
또한, 막(50)의 거칠기 곡선의 높이(Rz) 또는 산술 평균 높이(Ra)가 충분히 작으면, 막(50)의 거칠기 곡선 요소의 평균 길이(RSm)가 작아도 크기가 큰 영역(53)을 형성할 수 있다. 예를 들어, 막(50)의 거칠기 곡선의 최대 높이(Rz)가 6.0nm 이하, 또는 막(50)의 거칠기 곡선의 산술 평균 높이(Ra)가 0.5nm 이하인 경우, 막(50)의 거칠기 곡선 요소의 평균 길이(RSm)가 60nm 미만이어도 좋다.
도 1의 (D)는 막(50)의 거칠기 곡선 요소의 평균 길이(RSm)가 작고, 막(50)의 거칠기 곡선의 최대 높이(Rz) 또는 산술 평균 높이(Ra)가 큰 경우의 모식도이다. 이때, 막(51)의 막 상면에 대한 법선 방향이 거의 같은 영역은 좁게 되고, 영역(53)의 크기도 작게 된다고 추측된다. 또한, 막(51)의 막 상면의 볼록부 또는 오목부 위의 영역(54)에서는 변형이 커지므로, 상이한 나노 결정이 연결되기 어려워 결정성이 낮아지는 가능성이 있다.
상술한 바와 같이, 금속 산화물의 아래쪽에 위치하는 막의 평탄성을 높게 함으로써, 나노 결정끼리가 연결되기 쉬워져, 금속 산화물에 크기가 큰 영역 A를 형성할 수 있다. 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 트랜지스터의 안정성 또는 신뢰성을 향상시킬 수 있다.
또한, 금속 산화물의 아래쪽에 위치하는 막의 평탄성을 높일 방법으로서, CMP(Chemical Mechanical Polishing) 처리, 또는 CMP 처리를 사용한 평활화 처리 등을 수행하면 좋다.
본 실시형태는 다른 실시형태, 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 일례에 대하여 설명한다.
<반도체 장치의 구성예>
도 2의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(200) 및 트랜지스터(200) 주변의 상면도 및 단면도이다.
도 2의 (A)는 트랜지스터(200)를 가지는 반도체 장치의 상면도이다. 또한 도 2의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 2의 (B)는 도 2의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도이자 트랜지스터(200)의 채널 길이 방향의 단면도이다. 또한 도 2의 (C)는 도 2의 (A)에서 일점쇄선 A3-A4로 나타낸 부분의 단면도이자 트랜지스터(200)의 채널 폭 방향의 단면도이다. 또한 도 2의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하였다.
본 발명의 일 형태의 반도체 장치는 트랜지스터(200)와, 층간막으로서 기능하는 절연체(281)를 가진다. 또한, 트랜지스터(200)와 전기적으로 접속되고 플러그로서 기능하는 도전체(240)(도전체(240a) 및 도전체(240b))를 가진다. 또한, 플러그로서 기능하는 도전체(240)의 측면에 접하여 절연체(241)(절연체(241a) 및 절연체(241b))가 제공된다.
또한, 절연체(254), 절연체(274), 절연체(280), 및 절연체(281)에 형성된 개구의 내벽에 접하여 절연체(241)가 제공되고, 그 측면에 접하여 도전체(240)의 제 1 도전체가 제공되고, 더 내측에 도전체(240)의 제 2 도전체가 제공된다. 여기서, 도전체(240)의 상면의 높이와 절연체(281)의 상면의 높이를 같은 정도로 할 수 있다. 또한 트랜지스터(200)에서 도전체(240)의 제 1 도전체와 도전체(240)의 제 2 도전체를 적층시키는 구성을 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 도전체(240)를 단층, 또는 3층 이상의 적층 구조로 하여도 좋다. 구조체가 적층 구조를 가지는 경우, 형성 순서대로 서수를 붙여 구별하는 경우가 있다.
[트랜지스터(200)]
도 2에 도시된 바와 같이, 트랜지스터(200)는 기판(미도시) 위에 배치된 절연체(214) 및 절연체(216)와, 절연체(214) 및 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216) 위 및 도전체(205) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 산화물(230c) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)(도전체(260a) 및 도전체(260b))와, 산화물(230b)의 상면의 일부와 접하는 도전체(242a) 및 도전체(242b)와, 절연체(224)의 상면, 산화물(230a)의 측면, 산화물(230b)의 측면, 도전체(242a)의 측면, 도전체(242a)의 상면, 도전체(242b)의 측면, 및 도전체(242b)의 상면에 접하여 배치된 절연체(254)와, 절연체(254) 위에 배치된 절연체(280)와, 절연체(280) 위에 배치된 절연체(274)를 가진다. 도전체(260)는 도전체(260a) 및 도전체(260b)를 가지고, 도전체(260b)의 저면 및 측면을 감싸도록 도전체(260a)가 배치된다. 여기서, 도 2의 (B)에 도시된 바와 같이, 도전체(260)의 상면은 절연체(250)의 상면 및 산화물(230c)의 상면과 실질적으로 일치하여 배치된다. 또한, 절연체(274)는 도전체(260), 산화물(230c), 및 절연체(250) 각각의 상면 및 절연체(241)의 측면과 접한다.
또한, 절연체(222), 절연체(254), 및 절연체(274)는 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 여기서, 절연체(222), 절연체(254), 및 절연체(274)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어, 절연체(222), 절연체(254), 및 절연체(274)는 각각 절연체(224)보다 산소 및 수소 중 한쪽 또는 양쪽의 투과성이 낮은 것이 바람직하다. 절연체(222), 절연체(254), 및 절연체(274)는 각각 절연체(250)보다 산소 및 수소 중 한쪽 또는 양쪽의 투과성이 낮은 것이 바람직하다. 절연체(222), 절연체(254), 및 절연체(274)는 각각 절연체(280)보다 산소 및 수소 중 한쪽 또는 양쪽의 투과성이 낮은 것이 바람직하다.
절연체(254)는 도 2의 (B), (C)에 도시된 바와 같이, 도전체(242a)의 상면과 측면, 도전체(242b)의 상면과 측면, 산화물(230a) 및 산화물(230b)의 측면, 그리고 절연체(224)의 상면에 접하는 것이 바람직하다. 수소에 대하여 배리어성을 가지는 절연체(254)로 절연체(224) 및 산화물(230)을 덮음으로써, 절연체(280)는 절연체(254)에 의하여 절연체(224) 및 산화물(230)과 이격된다. 이에 의하여, 트랜지스터(200)의 외측으로부터 수소 등의 불순물이 혼입되는 것을 억제할 수 있어, 트랜지스터(200)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
또한 산화물(230)은 절연체(224) 위에 배치된 산화물(230a)과, 산화물(230a) 위에 배치된 산화물(230b)과, 산화물(230b) 위에 배치되고 적어도 일부가 산화물(230b)의 상면과 접하는 산화물(230c)을 가지는 것이 바람직하다.
또한, 트랜지스터(200)에서는 채널 형성 영역과 그 근방에서 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층을 적층하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 산화물(230b)의 단층, 산화물(230b)과 산화물(230a)의 2층 구조, 산화물(230b)과 산화물(230c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다.
여기서 도전체(260)는 트랜지스터의 게이트 전극으로서 기능하고, 도전체(242a) 및 도전체(242b)는 각각 소스 전극 또는 드레인 전극으로서 기능한다. 트랜지스터(200)는 게이트 전극으로서 기능하는 도전체(260)가 절연체(280) 등에 형성된 개구를 매립하도록 자기 정합(self-aligned)적으로 형성된다. 도전체(260)를 이와 같이 형성함으로써 도전체(242a)와 도전체(242b) 사이의 영역에 도전체(260)를 위치 맞춤 없이 확실하게 배치할 수 있다.
또한 도 2에 나타낸 바와 같이, 도전체(260)는 도전체(260a)와, 도전체(260a) 위에 배치된 도전체(260b)를 가지는 것이 바람직하다. 또한 트랜지스터(200)에서는 도전체(260)를 2층의 적층 구조로 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 도전체(260)는 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
또한 트랜지스터(200)는 기판(미도시) 위에 배치된 절연체(214)와, 절연체(214) 위에 배치된 절연체(216)와, 절연체(214) 및 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216)와 도전체(205) 위에 배치된 절연체(222)를 가지는 것이 바람직하다. 또한 절연체(222) 위에 절연체(224)가 배치되는 것이 바람직하다.
또한 트랜지스터(200)는 채널 형성 영역을 포함한 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))에 산화물 반도체로서 기능하는 금속 산화물(이후, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
채널 형성 영역에 산화물 반도체를 사용한 트랜지스터(200)는 비도통 상태에서 누설 전류(오프 전류)가 매우 작기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 또한, 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터(200)에 사용할 수 있다.
예를 들어, 산화물(230)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하면 좋다. 특히, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하면 좋다. 또한, 산화물(230)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
또한, 산화물 반도체를 사용한 트랜지스터는 산화물 반도체 중 채널이 형성되는 영역에 불순물 및 산소 결손이 존재하면 전기 특성이 변동하기 쉽고 신뢰성이 저하되는 경우가 있다. 또한, 산화물 반도체 중 채널이 형성되는 영역에 산소 결손이 포함되어 있으면 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 채널이 형성되는 영역 내의 산소 결손은 가능한 한 저감되는 것이 바람직하다. 예를 들어, 절연체(250) 등을 통하여 산화물(230)에 산소를 공급하여, 산소 결손을 보전(補塡)하면 좋다. 이에 의하여, 전기 특성의 변동이 억제되어 안정적인 전기 특성을 가지면서 신뢰성이 향상된 트랜지스터를 제공할 수 있다.
또한, 산화물(230) 위에 접하도록 제공되고, 소스 전극이나 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b))에 포함되는 원소가 산화물(230)의 산소를 흡수하는 기능을 가지는 경우, 산화물(230)과 도전체(242) 사이, 또는 산화물(230)의 표면 근방에 부분적으로 저저항 영역이 형성되는 경우가 있다. 이 경우, 상기 저저항 영역에는 산소 결손에 들어간 불순물(수소, 질소, 또는 금속 원소 등)이 도너로서 기능하고, 캐리어 밀도가 증가되는 경우가 있다. 또한, 이하에 있어서, 산소 결손에 들어간 수소를 VoH라고 부르는 경우가 있다.
또한, 도 2의 (B)에 도시된 트랜지스터(200)의 일부 영역의 확대도를 도 3의 (A)에 도시하였다. 도 3의 (A)에 도시된 바와 같이, 산화물(230b) 위에 접하도록 도전체(242)가 제공되고, 산화물(230)에서 도전체(242)와의 계면과 그 근방에는 저저항 영역으로서 영역(243)(영역(243a) 및 영역(243b))이 형성되는 경우가 있다. 산화물(230)은 트랜지스터(200)의 채널 형성 영역으로서 기능하는 영역(234)과, 영역(243)의 일부를 포함하고 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)(영역(231a) 및 영역(231b))을 가진다. 또한, 이후의 도면에 있어서, 확대도 등에서 영역(243)을 도시하지 않은 경우에도, 마찬가지의 영역(243)이 형성되어 있는 경우가 있다.
또한, 영역(243a) 및 영역(243b)이 산화물(230b)의 도전체(242) 근방에서, 깊이 방향으로 확산되도록 제공되는 예를 나타내었지만, 본 발명은 이에 한정되지 않는다. 영역(243a) 및 영역(243b)은 요구되는 트랜지스터의 전기 특성에 맞춰 적절히 형성하면 좋다. 또한 산화물(230)에서, 각 영역의 경계를 명확히 검출하기가 어려운 경우가 있다. 각 영역 내에서 검출되는 원소의 농도는 영역마다의 단계적인 변화에 한정되지 않고, 각 영역 내에서도 연속적으로 변화(그러데이션이라고도 함)되어도 좋다.
도 3의 (B)는 절연체(280)와 절연체(274) 사이에 절연체(283)를 배치한 트랜지스터의 일례이다. 즉, 절연체(274)와 절연체(250)는 접하지 않는 구조이다. 이와 같은 구조로 함으로써, 절연체(280) 등에 포함되는 수소 등의 불순물이 절연체(283)를 통하여 절연체(250)에 혼입될 수 있다. 절연체(250)에 혼입된 수소 등의 불순물은 채널 형성 영역의 산화물(230)로 확산되고, 트랜지스터의 전기 특성 및 트랜지스터의 신뢰성에 악영향을 미칠 수 있다.
또한, 본 발명의 일 형태인 트랜지스터(200)는 도 3의 (A)에 도시된 바와 같이, 절연체(274)와 절연체(250)가 직접 접하는 구조이다. 이와 같은 구조로 함으로써, 절연체(280) 등에 포함되는 수소 등의 불순물이 절연체(250)에 혼입되는 것을 억제할 수 있어 상술한 전기 특성 및 신뢰성에 대한 악영향을 억제할 수 있다.
또한, 도 3의 (A)에 있어서, 절연체(224)의 저면을 기준으로 하고, 영역(234)과 중첩되는 영역에서의 도전체(260)의 저면의 높이는 도전체(242a) 및 도전체(242b) 각각의 상면의 높이보다 낮은 것이 바람직하다. 이에 의하여, 게이트 전극으로서 기능하는 도전체(260)로부터의 전계가 채널 형성 영역 전체에 작용할 수 있으므로 트랜지스터의 동작이 양호하게 되어 바람직하다. 영역(234)과 중첩되는 영역에서의 도전체(260)의 저면의 높이와, 도전체(242a) 및 도전체(242b) 각각의 상면의 높이의 차를 T1로 하면, T1은 0nm 이상 30nm 이하, 바람직하게는 0nm 이상 15nm 이하로 한다.
여기서, 도 2의 (C)에 도시된 트랜지스터(200)의 일부의 영역의 확대도를 도 4에 도시하였다. 도 4는 트랜지스터(200)의 채널 폭 방향의 채널 형성 영역을 확대한 도면이다.
도 4에 도시된 바와 같이, 절연체(224)의 저면을 기준으로 하고, 산화물(230a) 및 산화물(230b)과 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 저면은 산화물(230b)의 저면보다 낮은 것이 바람직하다. 산화물(230b)과 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 저면의 높이와, 산화물(230b)의 저면의 높이의 차를 T2로 하면, T2는 0nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 20nm 이하로 한다.
이와 같이, 게이트 전극으로서 기능하는 도전체(260)가 채널 형성 영역의 산화물(230b)의 측면 및 상면을 산화물(230c) 및 절연체(250)를 개재하여 덮는 구성이 되어 있고, 도전체(260)의 전계를 채널 형성 영역의 산화물(230b) 전체에 작용시키기 쉬워진다. 따라서, 트랜지스터(200)의 온 전류를 증대시켜, 주파수 특성을 향상시킬 수 있다.
이상으로부터, 온 전류가 큰 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또한, 높은 주파수 특성을 가지는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또한, 전기 특성의 변동이 억제되어 안정적인 전기 특성을 가지면서 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 오프 전류가 작은 트랜지스터를 가지는 반도체 장치를 제공할 수 있다.
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 자세한 구성에 대하여 설명한다.
도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다. 또한 도전체(205)는 절연체(214) 및 절연체(216)에 매립되어 제공되는 것이 바람직하다.
여기서, 도전체(260)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한 도전체(205)는 제 2 게이트(백 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200)의 문턱 전압(Vth)을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200)의 Vth를 더 크게 하고, 오프 전류를 저감할 수 있게 된다. 따라서, 도전체(205)에 음의 전위를 인가한 경우에는, 인가하지 않은 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
또한 도전체(205)는 도 2의 (A)에 도시된 바와 같이, 산화물(230)에서의 영역(234)보다 크게 제공하면 좋다. 특히, 도 2의 (C)에 도시된 바와 같이, 도전체(205)는 산화물(230)의 영역(234)의 채널 폭 방향과 교차되는 단부보다 외측의 영역으로 연장되는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향에서의 측면의 외측에서 도전체(205)와 도전체(260)가 절연체를 개재하여 중첩되는 것이 바람직하다.
상기 구성을 가짐으로써, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)의 전계와 제 2 게이트 전극으로서의 기능을 가지는 도전체(205)의 전계에 의하여 영역(234)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한, 도전체(205)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(205)를 단층으로 나타내었지만, 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연체(214)는 물, 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서, 절연체(214)는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어 절연체(214)로서 질화 실리콘 등을 사용하는 것이 바람직하다. 이로써, 물, 수소 등의 불순물이 절연체(214)보다 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(224) 등에 포함되는 산소가 절연체(214)보다 기판 측으로 확산되는 것을 억제할 수 있다.
또한, 절연체(216), 절연체(280), 및 절연체(281)는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어, 절연체(216), 절연체(280), 및 절연체(281)로서, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(hole)을 가지는 산화 실리콘 등을 적절히 사용하면 된다.
절연체(222) 및 절연체(224)는 게이트 절연체로서의 기능을 가진다.
여기서, 산화물(230)과 접촉되는 절연체(224)는 가열에 의하여 산소가 이탈되는 것이 바람직하다. 본 명세서에서는 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다. 예를 들어 절연체(224)는 산화 실리콘, 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함하는 절연체를 산화물(230)에 접하도록 제공함으로써, 산화물(230) 내의 산소 결손을 저감하여, 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
절연체(224)로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃이상 700℃이하, 또는 100℃이상 400℃이하의 범위가 바람직하다.
또한, 도 2의 (C)에 도시된 바와 같이, 절연체(224)는 절연체(254)와 중첩되지 않고, 또한 산화물(230b)과 중첩되지 않는 영역의 막 두께가 그 외의 영역의 막 두께보다 얇게 되는 경우가 있다. 절연체(224)에 있어서, 절연체(254)와 중첩되지 않고, 또한 산화물(230b)과 중첩되지 않는 영역의 막 두께는 상기 산소를 충분히 확산시킬 수 있는 막 두께인 것이 바람직하다.
절연체(222)는 물, 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어 절연체(222)는 절연체(224)보다 수소의 투과성이 낮은 것이 바람직하다. 절연체(222) 및 절연체(254)에 의하여 절연체(224) 및 산화물(230)을 둘러쌈으로써, 물, 수소 등의 불순물이 외측으로부터 트랜지스터(200)에 침입하는 것을 억제할 수 있다.
또한, 절연체(222)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어 절연체(222)는 산소 투과성이 절연체(224)보다 낮은 것이 바람직하다. 절연체(222)가 산소나 불순물의 확산을 억제하는 기능을 가짐으로써, 산화물(230)이 가지는 산소가 절연체(216) 측으로 확산되는 것을 저감할 수 있어 바람직하다. 또한 절연체(224)나 산화물(230)이 가지는 산소와 도전체(205)가 반응하는 것을 억제할 수 있다.
절연체(222)는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하면 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 산화물(230)로부터의 산소의 방출이나, 트랜지스터(200)의 주변부로부터 산화물(230)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는, 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄 등을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한 절연체(222)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), (Ba,Sr)TiO3(BST) 등 소위 high-k 재료를 포함한 절연체를 단층으로 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다.
또한, 절연체(222) 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 가진다. 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 또한, 산화물(230b) 위에 산화물(230c)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다.
또한, 산화물(230)은 각 금속 원자의 원자수비가 상이한 산화물로 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 산화물(230a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(230a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230c)은 산화물(230a) 또는 산화물(230b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
또한 산화물(230b)은 결정성을 가지는 것이 바람직하다. 예를 들어 후술하는 CAAC-OS를 사용하는 것이 바람직하다. CAAC-OS 등의 결정성을 가지는 산화물은 불순물이나 결함(산소 결손 등)이 적고 결정성이 높은 치밀한 구조를 가진다. 따라서, 소스 전극 또는 드레인 전극이 산화물(230b)로부터 산소를 추출하는 것을 억제할 수 있다. 이에 의하여, 열처리를 수행하여도 산화물(230b)로부터 산소가 추출되는 것을 저감할 수 있어, 트랜지스터(200)는 제조 공정에서의 높은 온도(소위 thermal budget)에 대하여 안정적이다.
또한, 산화물(230a) 및 산화물(230c)의 전도대 하단의 에너지 준위가 산화물(230b)의 전도대 하단의 에너지 준위보다 높은 것이 바람직하다. 또한, 바꿔 말하면 산화물(230a) 및 산화물(230c)의 전자 친화력이 산화물(230b)의 전자 친화력보다 작은 것이 바람직하다.
여기서, 산화물(230a), 산화물(230b), 및 산화물(230c)의 접합부에서 전도대 하단의 에너지 준위는 완만하게 변화한다. 바꿔 말하면, 산화물(230a), 산화물(230b), 및 산화물(230c)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고 할 수도 있다. 이와 같이 하기 위해서는, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮추면 좋다.
구체적으로는 산화물(230a)로서 In:Ga:Zn=1:3:4[원자수비] 또는 1:1:0.5[원자수비]의 금속 산화물을 사용하면 좋다. 또한, 산화물(230b)로서, In:Ga:Zn=4:2:3[원자수비] 또는 3:1:2[원자수비]의 금속 산화물을 사용하면 좋다. 또한, 산화물(230c)로서 In:Ga:Zn=1:3:4[원자수비], In:Ga:Zn=4:2:3[원자수비], Ga:Zn=2:1[원자수비], 또는 Ga:Zn=2:5[원자수비]의 금속 산화물을 사용하면 좋다. 또한, 산화물(230c)을 적층 구조로 하는 경우의 구체적인 예로서는 In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:1[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:5[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 산화 갈륨의 적층 구조 등을 들 수 있다.
이때, 캐리어의 주된 경로는 산화물(230b)이다. 산화물(230a), 산화물(230c)을 상술한 구성으로 함으로써, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로, 계면 산란에 의한 캐리어 전도에 대한 영향이 작아져, 트랜지스터(200)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다. 또한, 산화물(230c)을 적층 구조로 한 경우, 상술한 산화물(230b)과 산화물(230c)의 계면에서의 결함준위 밀도를 낮추는 효과에 더하여, 산화물(230c)이 가지는 구성 원소가 절연체(250) 측으로 확산되는 것을 억제하는 것이 기대된다. 더 구체적으로는 산화물(230c)을 적층 구조로 하고, 적층 구조 위쪽에 In을 포함하지 않는 산화물을 배치하므로, 절연체(250) 측으로 확산될 수 있는 In을 억제할 수 있다. 절연체(250)는 게이트 절연체로서 기능하므로 In이 확산된 경우, 트랜지스터는 특성 불량이 된다. 따라서, 산화물(230c)을 적층 구조로 함으로써 신뢰성이 높은 반도체 장치를 제공할 수 있다.
산화물(230)에는 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 예를 들어, 영역(234)이 되는 금속 산화물로서는 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다. 이와 같은 트랜지스터를 사용함으로써 저소비전력의 반도체 장치를 제공할 수 있다.
산화물(230b) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b))가 제공된다. 도전체(242)의 막 두께는 예를 들어 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 25nm 이하로 하면 좋다.
도전체(242)로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
절연체(254)는 절연체(214)와 마찬가지로 물 또는 수소 등의 불순물이 절연체(280) 측으로부터 트랜지스터(200)에 혼입하는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어, 절연체(254)는 산소 투과성이 절연체(224)보다 낮은 것이 바람직하다. 또한, 도 2의 (B), (C)에 도시된 바와 같이, 절연체(254)는 도전체(242a)의 상면과 측면, 도전체(242b)의 상면과 측면, 산화물(230a) 및 산화물(230b)의 측면, 그리고 절연체(224)의 상면에 접하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(280)에 포함되는 수소가 산화물(230)의 채널 형성 영역에 침입하는 것을 억제할 수 있다.
또한, 절연체(254)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어, 절연체(254)는 산소 투과성이 절연체(224)보다 낮은 것이 바람직하다.
절연체(254)는 스퍼터링법을 사용하여 성막되는 것이 바람직하다. 절연체(254)를 산소를 포함하는 분위기에서 스퍼터링법을 사용하여 성막함으로써, 절연체(224)에서 절연체(254)와 접하는 영역 근방에 산소를 첨가할 수 있다. 이에 의하여 상기 영역으로부터 절연체(224)를 통하여 산화물(230) 내에 산소를 공급할 수 있다. 여기서, 절연체(254)가 위쪽으로의 산소의 확산을 억제하는 기능을 가짐으로써, 산소가 산화물(230)에서 절연체(280)로 확산되는 것을 방지할 수 있다. 또한, 절연체(222)가 아래쪽으로의 산소의 확산을 억제하는 기능을 가짐으로써, 산소가 산화물(230)에서 절연체(216)로 확산되는 것을 방지할 수 있다. 이와 같이 함으로써, 산화물(230)의 채널 형성 영역으로서 기능하는 영역(234)에 산소가 공급된다. 이에 의하여, 산화물(230)의 산소 결손을 저감하여 트랜지스터가 노멀리 온이 되는 것을 억제할 수 있다.
또한, 절연체(254)는 2층 이상의 다층 구조로 할 수 있다. 예를 들어, 절연체(254)로서, 산소를 포함하는 분위기에서 스퍼터링법을 사용하여 1층째를 성막하고, 다음으로 ALD법을 사용하여 2층째를 성막하여 2층 구조로 하여도 좋다. ALD법은 피복성이 양호한 성막법이므로, 1층째의 요철에 기인하여 단절되는 것 등을 방지할 수 있다.
절연체(254)로서는 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 성막하면 좋다. 또한, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
절연체(250)는 게이트 절연체로서 기능한다. 절연체(250)는 산화물(230c)의 상면에 접하여 배치하는 것이 바람직하다. 절연체(250)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘 등을 사용할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다.
절연체(224)와 마찬가지로 절연체(250)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성하는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체를 절연체(250)로서 산화물(230c)의 상면에 접하여 제공함으로써, 산화물(230b)의 영역(234)에 효과적으로 산소를 공급할 수 있다. 또한, 절연체(224)와 마찬가지로, 절연체(250) 내의 물, 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는, 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(250)와 도전체(260) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(250)로부터 도전체(260)로의 산소의 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(250)로부터 도전체(260)로의 산소의 확산이 억제된다. 즉, 산화물(230)에 공급하는 산소량의 감소를 억제할 수 있다. 또한, 절연체(250)의 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한 상기 금속 산화물은 게이트 절연체의 일부로서의 기능을 가지는 경우가 있다. 따라서, 절연체(250)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 상기 금속 산화물에는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 게이트 절연체를 절연체(250)와 상기 금속 산화물의 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서, 게이트 절연체의 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위의 저감화가 가능해진다. 또한, 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)의 박막화가 가능해진다.
구체적으로는, 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 특히, 알루미늄 또는 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
도전체(260a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
또한 도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250)에 포함되는 산소로 인하여 도전체(260b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(260)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어, 도전체(260b)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(260b)는 적층 구조를 가져도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
절연체(280)는 절연체(254)를 개재하여 절연체(224), 산화물(230), 및 도전체(242) 위에 제공된다. 예를 들어 절연체(280)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘 등을 가지는 것이 바람직하다. 특히, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 특히, 산화 실리콘, 산화질화 실리콘, 공공을 가지는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함한 영역을 용이하게 형성할 수 있어 바람직하다.
절연체(280) 내의 물, 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 또한 절연체(280)의 상면은 평탄화되어도 좋다.
절연체(274)는 절연체(214) 등과 마찬가지로, 물, 수소 등의 불순물이 위쪽으로부터 절연체(280)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(274)로서는 예를 들어, 절연체(214), 절연체(254) 등에 사용할 수 있는 절연체를 사용하면 좋다.
또한 절연체(274) 위에 층간막으로서 기능하는 절연체(281)를 제공하는 것이 바람직하다. 절연체(281)는 절연체(224) 등과 마찬가지로 막 내의 물, 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다.
또한 절연체(281), 절연체(274), 절연체(280), 및 절연체(254)에 형성된 개구에 도전체(240a) 및 도전체(240b)를 배치한다. 도전체(240a) 및 도전체(240b)는 도전체(260)를 개재하여 대향하도록 제공된다. 또한 도전체(240a) 및 도전체(240b)의 상면의 높이는 절연체(281)의 상면과 동일 평면상에 있어도 좋다.
또한, 절연체(281), 절연체(274), 절연체(280), 및 절연체(254)에 형성된 개구의 내벽에 접하여 절연체(241a)가 제공되고, 그 측면에 접하여 도전체(240a)가 형성되어 있다. 상기 개구의 바닥부의 적어도 일부에는 도전체(242a)가 위치하고, 도전체(240a)가 도전체(242a)와 접한다. 마찬가지로, 절연체(281), 절연체(274), 절연체(280), 및 절연체(254)에 형성된 개구의 내벽에 접하여 절연체(241b)가 제공되고, 그 측면에 접하여 도전체(240b)가 형성되어 있다. 상기 개구의 바닥부의 적어도 일부에는 도전체(242b)가 위치하고, 도전체(240b)가 도전체(242b)와 접한다.
도전체(240a) 및 도전체(240b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(240a) 및 도전체(240b)를 적층 구조로 하여도 좋다.
또한 도전체(240)를 적층 구조로 하는 경우, 산화물(230a), 산화물(230b), 도전체(242), 절연체(254), 절연체(280), 절연체(274), 절연체(281) 등과 접하는 도전체에는 물, 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어, 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 또한, 물, 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전성 재료는, 단층으로 또는 적층으로 사용하여도 좋다. 상기 도전성 재료를 사용함으로써 절연체(280)에 첨가된 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다. 또한 물, 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 절연체(281)보다 위에 있는 층으로부터 산화물(230)에 혼입하는 것을 억제할 수 있다.
절연체(241a) 및 절연체(241b)로서는 예를 들어, 절연체(254) 등에 사용할 수 있는 절연체를 사용하면 좋다. 절연체(241a) 및 절연체(241b)는 절연체(254)에 접하여 제공되므로, 물, 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 절연체(280) 등으로부터 산화물(230)에 혼입되는 것을 억제할 수 있다. 또한, 절연체(280)에 포함되는 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다.
또한, 도시하지 않았지만 도전체(240a)의 상면 및 도전체(240b)의 상면에 접하여 배선으로서 기능하는 도전체를 배치하여도 좋다. 배선으로서 기능하는 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 상기 도전체는 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한, 상기 도전체는 절연체에 제공된 개구를 메우도록 형성하여도 좋다.
<반도체 장치의 구성 재료>
이하에서는, 반도체 장치에 사용할 수 있는 구성 재료에 대하여 설명한다.
<<기판>>
트랜지스터(200)를 형성하는 기판으로서는, 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는, 예를 들어 실리콘, 저마늄 등의 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한, 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 가지는 기판, 금속의 산화물을 가지는 기판 등이 있다. 또한, 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
<<절연체>>
절연체로서는, 절연성을 가지는 산화물, 질화물, 산화 질화물, 질화 산화물, 금속 산화물, 금속 산화 질화물, 금속 질화 산화물 등이 있다.
예를 들어, 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 저전압화가 가능해진다. 한편, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하면 좋다.
또한 비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화 질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화 질화물, 실리콘 및 하프늄을 가지는 질화물 등이 있다.
또한 비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 수지 등이 있다.
또한, 산화물 반도체를 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체(절연체(214), 절연체(222), 절연체(254), 절연체(274) 등)로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화산화 실리콘, 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
또한, 게이트 절연체로서 기능하는 절연체는 가열에 의하여 이탈되는 산소를 포함한 영역을 가지는 절연체인 것이 바람직하다. 예를 들어, 가열에 의하여 이탈되는 산소를 포함한 영역을 가지는 산화 실리콘 또는 산화질화 실리콘을 산화물(230)과 접하는 구조로 함으로써, 산화물(230)이 가지는 산소 결손을 보상할 수 있다.
<<도전체>>
도전체로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한, 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와, 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한, 트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우에서, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공하면 좋다. 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트 전극으로서 기능하는 도전체로서, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한, 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외방의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
<<금속 산화물>>
산화물(230)로서는 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 산화물(230)에 적용 가능한 금속 산화물에 대하여 설명한다.
금속 산화물은, 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물인 경우에 대하여 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 주석 등으로 한다. 그 외의 원소 M에 적용 가능한 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한, 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS, 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되고 변형을 가지는 결정 구조가 되어 있다. 또한, 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 오각형, 칠각형 등의 격자 배열이 왜곡에 포함되는 경우가 있다. 또한, CAAC-OS에서, 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이다.
또한, CAAC-OS는 인듐 및 산소를 가지는 층(이하, In층)과 원소 M, 아연, 및 산소를 가지는 층(이하, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한, 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이라고 할 수도 있다. 따라서, CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정된다. 그러므로, CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
또한, 인듐과, 갈륨과, 아연을 가지는 금속 산화물의 1종인 인듐-갈륨-아연 산화물(이하, IGZO)은 상술한 나노 결정으로 함으로써 안정적인 구조를 취하는 경우가 있다. 특히 IGZO는 대기 중에서는 결정이 성장하기 어려운 경향이 있으므로 큰 결정(여기서는 수mm의 결정 또는 수cm의 결정)보다 작은 결정(예를 들어 상술한 나노 결정)으로 하는 것이 구조적으로 안정적인 경우가 있다.
a-like OS는, nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는, 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 취하며, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[불순물]
여기서, 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
또한, 금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하여 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되어 있는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1Х1018atoms/cm3 이하, 바람직하게는 2Х1016atoms/cm3 이하로 한다.
또한, 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함된 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
그러므로, 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 금속 산화물에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
트랜지스터의 반도체에 사용하는 금속 산화물로서, 결정성이 높은 박막을 사용하는 것이 바람직하다. 상기 박막을 사용함으로써, 트랜지스터의 안정성 또는 신뢰성을 향상시킬 수 있다. 상기 박막으로서, 예를 들어 단결정 금속 산화물의 박막 또는 다결정 금속 산화물의 박막을 들 수 있다. 그러나, 단결정 금속 산화물의 박막 또는 다결정 금속 산화물의 박막을 기판 위에 형성하기 위해서는, 고온 또는 레이저 가열의 공정이 필요하다. 따라서, 제조 공정의 비용이 증가하고, 또한 스루풋도 저하된다.
2009년에 CAAC 구조를 가지는 In-Ga-Zn 산화물(CAAC-IGZO라고 부름)이 발견된 것이 비특허문헌 1 및 비특허문헌 2에서 보고되어 있다. 여기서는, CAAC-IGZO는 c축 배향성을 가지고, 결정립계가 명확히 확인되지 않고, 저온에서 기판 위에 형성 가능하다는 것이 보고되어 있다. 또한, CAAC-IGZO를 사용한 트랜지스터는, 우수한 전기 특성 및 신뢰성을 가진다는 것이 보고되어 있다.
또한, 2013년에는 nc 구조를 가지는 In-Ga-Zn 산화물(nc-IGZO라고 부름)이 발견되었다(비특허문헌 3 참조). 여기서는, nc-IGZO는 미소한 영역(예를 들어, 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가지고, 상이한 상기 영역 사이에서 결정 방위에 규칙성이 보이지 않는다는 것이 보고되어 있다.
비특허문헌 4 및 비특허문헌 5에서는, 상기 CAAC-IGZO, nc-IGZO, 및 결정성이 낮은 IGZO의 각각의 박막에 대한 전자선의 조사에 의한 평균 결정 크기의 추이(推移)가 나타나 있다. 결정성이 낮은 IGZO의 박막에서 전자선이 조사되기 전에서도 1nm 정도의 결정성 IGZO가 관찰되어 있다. 따라서, 여기서는 IGZO에서 완전한 비정질 구조(completely amorphous structure)의 존재가 확인되지 않았다고 보고되어 있다. 또한, 결정성이 낮은 IGZO의 박막에 비하여, CAAC-IGZO의 박막 및 nc-IGZO의 박막은 전자선 조사에 대한 안정성이 높은 것이 나타나 있다. 따라서, 트랜지스터의 반도체로서 CAAC-IGZO의 박막 또는 nc-IGZO의 박막을 사용하는 것이 바람직하다.
금속 산화물을 사용한 트랜지스터는, 비도통 상태에서 누설 전류가 매우 작고, 구체적으로는 트랜지스터의 채널 폭 1μm당 오프 전류가 yA/μm(10-24A/μm) 오더인 것이 비특허문헌 6에 나타나 있다. 예를 들어, 금속 산화물을 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용한 저소비전력의 CPU 등이 개시되어 있다(비특허문헌 7 참조).
또한 금속 산화물을 사용한 트랜지스터의 누설 전류가 낮다는 특성을 이용한 상기 트랜지스터의 표시 장치로의 응용이 보고되어 있다(비특허문헌 8 참조). 표시 장치에서는 표시되는 화상이 1초간에 수십 번 전환된다. 1초간당 화상 전환 횟수는 리프레시 레이트라고 불린다. 또한, 리프레시 레이트를 구동 주파수라고 부르는 경우도 있다. 이와 같은 사람의 눈으로 지각하기 어려운 고속의 화면 전환이 눈의 피로의 원인으로 생각되고 있다. 그러므로, 표시 장치의 리프레시 레이트를 저하시켜, 화상의 재기록 횟수를 줄이는 것이 제안되어 있다. 또한, 리프레시 레이트를 저하시킨 구동에 의하여, 표시 장치의 소비전력을 저감할 수 있다. 이와 같은 구동 방법을 아이들링 스톱(idling stop(IDS)) 구동이라고 부른다.
CAAC 구조 및 nc 구조의 발견은 CAAC 구조 또는 nc 구조를 가지는 금속 산화물을 사용한 트랜지스터의 전기 특성 및 신뢰성의 향상, 그리고 제조 공정의 비용 저하 및 스루풋의 향상에 기여하고 있다. 또한, 상기 트랜지스터의 누설 전류가 낮다는 특성을 이용한, 상기 트랜지스터의 표시 장치 및 LSI로의 응용 연구가 진행되고 있다.
<반도체 장치의 변형예>
도 2에서는, 소스 전극 또는 드레인 전극으로서 기능하는 도전체(242)가 산화물(230)에 접하여 형성되어 있는 트랜지스터(200)를 가지는 반도체 장치의 구성예에 대하여 설명하였지만, 반도체 장치의 구성은 이에 한정되지 않는다. 이하에서는 도 5를 사용하여 본 발명의 일 형태에 따른 트랜지스터(200A)를 가지는 반도체 장치의 일례에 대하여 설명한다.
도 5의 (A)는 트랜지스터(200A)를 가지는 반도체 장치의 상면도이다. 또한 도 5의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 5의 (B)는 도 5의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도이자 트랜지스터(200A)의 채널 길이 방향의 단면도이다. 또한 도 5의 (C)는 도 5의 (A)에서 일점쇄선 A3-A4로 나타낸 부분의 단면도이자 트랜지스터(200A)의 채널 폭 방향의 단면도이다. 또한 도 5의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하였다.
또한, 도 5에 도시된 반도체 장치에 있어서, <반도체 장치의 구성예>에 도시된 반도체 장치를 구성하는 구조와 같은 기능을 가지는 구조에는 같은 부호를 부기하였다.
이하에서 반도체 장치의 구성에 대하여 도 5를 사용하여 설명한다. 또한, 본 항목에서도, 반도체 장치의 구성 재료에 대해서는 <반도체 장치의 구성예>에서 자세히 설명한 재료를 사용할 수 있다.
또한, 도 5에 도시된 반도체 장치가 가지는 트랜지스터(200A)는 <반도체 장치의 구성예>에 도시된 반도체 장치가 가지는 트랜지스터(200)의 변형예이다. 따라서, 설명의 반복을 방지하기 위하여, <반도체 장치의 구성예>에 도시된 트랜지스터(200)와 상이한 점에 대하여 주로 설명한다.
도 5에 도시된 트랜지스터(200A)는 <반도체 장치의 구성예>에 도시된 트랜지스터(200)와는, 도전체(242) 및 절연체(254)를 가지지 않고 절연체(244) 및 절연체(245)를 가지는 점이 다르다. 도 5에 도시된 트랜지스터(200A)는 도전체(242)를 제공하지 않고, 산화물(230)을 선택적으로 저저항화함으로써 산화물(230b)에 소스 영역 또는 드레인 영역이 제공된다.
도 5에 도시된 트랜지스터(200A)는 도 2에 도시된 트랜지스터(200)와 마찬가지로, 채널 형성 영역을 포함하는 산화물(230)에 산화물 반도체로서 기능하는 금속 산화물을 사용할 수 있다.
산화물(230)은 산소 결손을 형성하는 원소 또는 산소 결손과 결합하는 원소가 첨가됨으로써 캐리어 밀도가 증대되어 저저항화되는 경우가 있다. 산화물(230)을 저저항시키하는 원소로서는, 대표적으로는 붕소 또는 인을 들 수 있다. 또한 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 희가스 등을 사용하여도 좋다. 희가스 원소의 대표적인 예로서는, 헬륨, 네온, 아르곤, 크립톤, 제논 등이 있다.
또한, 상기 원소의 농도는 SIMS 등을 사용하여 측정하면 좋다.
특히, 붕소 및 인은 비정질 실리콘 또는 저온 폴리실리콘의 제조 라인의 장치를 사용할 수 있기 때문에 바람직하다. 이 제조 라인의 장치를 전용함으로써 설비 투자를 억제할 수 있다.
도 5에 도시된 영역(243)(영역(243a) 및 영역(243b))은 산화물(230b)에 상기 원소가 첨가된 영역이다. 영역(243)은, 예를 들어 더미 게이트를 사용함으로써 형성할 수 있다.
예를 들어, 산화물(230b) 위에 더미 게이트를 제공하고, 상기 더미 게이트를 마스크로서 사용하고, 산화물(230b)을 저저항화시키는 원소를 첨가하는 것이 좋다. 즉, 산화물(230)이 이 더미 게이트와 중첩되지 않은 영역에 상기 원소가 첨가되어 영역(243)이 형성된다. 또한, 상기 원소의 첨가 방법으로서는 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
또한, 산화물(230b)과 더미 게이트 사이에 절연체를 제공하고, 상기 더미 게이트를 마스크로서 사용하여 산화물(230b)을 저저항화시키는 원소를 첨가하여도 좋다. 상기 절연체에는, 예를 들어, 절연체(224)와 같은 재료를 사용할 수 있다.
이어서, 산화물(230b) 및 상기 더미 게이트 위에 절연체(244)가 되는 절연막 및 절연체(245)가 되는 절연막을 성막하여도 좋다. 절연체(244)가 되는 절연막 및 절연체(245)가 되는 절연막을 적층하여 제공함으로써, 영역(243)과 산화물(230c) 및 절연체(250)가 중첩되는 영역을 제공할 수 있다.
구체적으로는, 절연체(245)가 되는 절연막 위에 절연체(280)가 되는 절연막을 제공한 후, 절연체(280)가 되는 절연막에 CMP 처리를 수행함으로써 절연체(280)가 되는 절연막의 일부를 제거하여 더미 게이트를 노출시킨다. 이어서, 상기 더미 게이트를 제거할 때, 상기 더미 게이트와 접하는 절연체(244)가 되는 절연막의 일부도 제거하면 좋다. 따라서, 절연체(280)에 제공된 개구부의 측면에는 절연체(245) 및 절연체(244)가 노출되고, 상기 개구부의 저면에는 산화물(230b)에 제공된 영역(243)의 일부가 노출된다. 다음으로, 상기 개구부에 산화물(230c)이 되는 산화막, 절연체(250)가 되는 절연막, 및 도전체(260)가 되는 도전막을 순차적으로 성막한 후, 절연체(280)가 노출될 때까지 CMP 처리 등에 의하여 산화물(230c)이 되는 산화막, 절연체(250)가 되는 절연막, 및 도전체(260)가 되는 도전막의 일부를 제거함으로써, 도 5에 도시된 트랜지스터(200A)를 형성할 수 있다.
절연체(244) 및 절연체(245)에는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 절연체(244) 및 절연체(245)는 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
도 5에 도시된 트랜지스터(200A)는 기존의 장치를 전용할 수 있고, 또한 도 2에 도시된 트랜지스터(200)와 달리 도전체(242)를 제공하지 않기 때문에 비용의 저감을 도모할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 반도체 장치의 일 형태를 도 6 및 도 7을 사용하여 설명한다.
[기억 장치 1]
본 발명의 일 형태인, 용량 소자를 사용한 반도체 장치(기억 장치)의 일례를 도 6에 도시하였다. 본 발명의 일 형태의 반도체 장치는 용량 소자(100)와, 트랜지스터(200)와, 트랜지스터(300)를 가진다. 트랜지스터(200)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200)의 위쪽에 제공되어 있다. 또한, 트랜지스터(200)로서 상기 실시형태에서 설명한 트랜지스터(200)를 사용할 수 있다.
트랜지스터(200)는 산화물 반도체를 가지는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)는 오프 전류가 작기 때문에, 이를 기억 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는 리프레시 동작의 빈도가 매우 적기 때문에, 기억 장치의 소비전력을 충분히 저감할 수 있다.
도 6에 도시된 반도체 장치에서 배선(1001)은 트랜지스터(300)의 소스와 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인과 전기적으로 접속된다. 또한, 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 제 1 게이트와 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(300)의 게이트 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 전극 중 한쪽과 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 전극 중 다른 쪽과 전기적으로 접속되어 있다.
또한, 도 6에 도시된 기억 장치는 매트릭스로 배치함으로써 메모리 셀 어레이를 구성할 수 있다.
<트랜지스터(300)>
트랜지스터(300)는 기판(311) 위에 제공되고, 게이트 전극으로서 기능하는 도전체(316), 게이트 절연체로서 기능하는 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 그리고 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다. 트랜지스터(300)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
여기서, 도 6에 도시된 트랜지스터(300)는 채널이 형성되는 반도체 영역(313)(기판(311)의 일부)이 볼록 형상을 가진다. 또한, 반도체 영역(313)의 측면 및 상면을 절연체(315)를 개재하여 도전체(316)가 덮도록 제공되어 있다. 또한, 도전체(316)에는 일함수를 조정하는 재료를 사용하여도 좋다. 이와 같은 트랜지스터(300)는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 불린다. 또한, 볼록부의 상부에 접하여 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한, 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 도시하였지만, SOI 기판을 가공하여 볼록 형상을 가지는 반도체막을 형성하여도 좋다.
또한, 도 6에 도시된 트랜지스터(300)는 일례이며, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
<용량 소자(100)>
용량 소자(100)는 제 1 전극으로서 기능하는 도전체(110)와, 제 2 전극으로서 기능하는 도전체(120)와, 유전체로서 기능하는 절연체(130)를 가진다.
또한, 예를 들어 도전체(110)는 도전체(246) 위에 제공된 도전체(112)와 동시에 형성할 수 있다. 또한, 도전체(112)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 가진다.
도 6에서는, 도전체(112) 및 도전체(110)를 단층 구조로 나타내었지만, 상기 구성에 한정되지 않고 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
또한, 절연체(130)는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다.
예를 들어, 절연체(130)에는 산화질화 실리콘 등의 절연 내력이 큰 재료와 고유전율(high-k) 재료(비유전율이 높은 재료)의 적층 구조를 사용하는 것이 바람직하다. 상기 구성에 의하여, 용량 소자(100)는 고유전율(high-k)의 절연체를 가짐으로써 충분한 용량을 확보할 수 있고, 절연 내력이 큰 절연체를 가짐으로써 절연 내력이 향상되므로 용량 소자(100)의 정전 파괴가 억제될 수 있다.
또한, 고유전율(high-k) 재료(비유전율이 높은 재료)의 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화 질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화 질화물, 실리콘 및 하프늄을 가지는 질화물 등이 있다.
한편으로, 절연 내력이 큰 재료(비유전율이 낮은 재료)로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 수지 등이 있다.
<배선층>
각 구조체 사이에는 층간막, 배선, 및 플러그 등이 제공된 배선층이 제공되어도 좋다. 또한, 배선층은 설계에 따라 복수층 제공할 수 있다. 여기서, 플러그 또는 배선으로서의 기능을 가지는 도전체는 복수의 구조를 합쳐 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서, 배선과, 배선과 전기적으로 접속되는 플러그는 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
예를 들어, 트랜지스터(300) 위에는 층간막으로서 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공된다. 또한, 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100) 또는 트랜지스터(300)와 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한, 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서 기능한다.
또한, 층간막으로서 기능하는 절연체는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 예를 들어, 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 6에서, 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한, 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 플러그 또는 배선으로서 기능한다.
마찬가지로, 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에는 도전체(218) 및 트랜지스터(200)를 구성하는 도전체(도전체(205)) 등이 매립되어 있다. 또한, 도전체(218)는 용량 소자(100) 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 가진다. 또한, 도전체(120) 및 절연체(130) 위에는 절연체(150)가 제공된다.
층간막으로서 사용할 수 있는 절연체로서는 절연성을 가지는 산화물, 질화물, 산화 질화물, 질화 산화물, 금속 산화물, 금속 산화 질화물, 금속 질화 산화물 등이 있다.
예를 들어, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써 배선 사이에 생기는 기생 용량을 저감시킬 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하면 좋다.
예를 들어, 절연체(150), 절연체(212), 절연체(352), 절연체(354) 등에는 비유전율이 낮은 절연체를 사용하는 것이 바람직하다. 예를 들어, 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 수지 등을 가지는 것이 바람직하다. 또는, 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘과, 수지의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합함으로써 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다.
또한, 산화물 반도체를 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 따라서, 절연체(210) 및 절연체(350) 등에는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하면 좋다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 질화 실리콘 등을 사용할 수 있다.
배선, 플러그에 사용할 수 있는 도전체로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등 중에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
예를 들어, 도전체(328), 도전체(330), 도전체(356), 도전체(218), 도전체(112)로서는 상기 재료로 형성되는 금속 재료, 합금 재료, 금속 질화물 재료, 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층으로 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
<<산화물 반도체가 제공된 층의 배선 또는 플러그>>
또한, 트랜지스터(200)에 산화물 반도체를 사용하는 경우, 산화물 반도체 근방에 과잉 산소 영역을 가지는 절연체가 제공되는 경우가 있다. 이 경우, 상기 과잉 산소 영역을 가지는 절연체와 상기 과잉 산소 영역을 가지는 절연체에 제공되는 도전체 사이에 배리어성을 가지는 절연체를 제공하는 것이 바람직하다.
예를 들어 도 6에서는 과잉 산소를 가지는 절연체(224)와 도전체(246) 사이에 절연체(276)를 제공하면 좋다. 절연체(276)와, 절연체(222) 및 절연체(274)가 접하도록 제공됨으로써, 절연체(224) 및 트랜지스터(200)는 배리어성을 가지는 절연체로 밀봉되는 구조로 할 수 있다. 또한, 절연체(276)는 절연체(280)와 접하는 것이 바람직하다. 절연체(276)가 절연체(280)까지 연장됨으로써, 산소나 불순물의 확산을 더 억제할 수 있다.
즉, 절연체(276)를 제공함으로써 절연체(224)가 가지는 과잉 산소가 도전체(246)에 흡수되는 것을 억제할 수 있다. 또한, 절연체(276)를 가짐으로써, 불순물인 수소가 도전체(246)를 통하여 트랜지스터(200)로 확산되는 것을 억제할 수 있다.
또한, 절연체(276)로서는 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하면 좋다. 예를 들어, 산화 알루미늄, 산화 하프늄 등을 사용하는 것이 바람직하다. 또한, 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 질화 실리콘 등을 사용할 수 있다.
이상이 구성예에 대한 설명이다. 본 구성을 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다. 또는, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 소비전력이 저감된 반도체 장치를 제공할 수 있다.
[기억 장치 2]
본 발명의 일 형태인 반도체 장치를 사용한 기억 장치의 일례를 도 7에 도시하였다. 도 7에 도시된 기억 장치는, 도 6에 도시된 트랜지스터(200), 트랜지스터(300), 및 용량 소자(100)를 가지는 반도체 장치에 더하여, 트랜지스터(400)를 가진다.
트랜지스터(400)는 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 예를 들어 트랜지스터(400)의 제 1 게이트 및 제 2 게이트를 소스와 다이오드 접속하고, 트랜지스터(400)의 소스와 트랜지스터(200)의 제 2 게이트를 접속하는 구성으로 한다. 상기 구성으로 트랜지스터(200)의 제 2 게이트의 음의 전위를 유지할 때, 트랜지스터(400)의 제 1 게이트와 소스 사이의 전압 및 제 2 게이트와 소스 사이의 전압은 0V가 된다. 트랜지스터(400)에서, 제 2 게이트 전압 및 제 1 게이트 전압이 0V일 때 드레인 전류가 매유 작기 때문에, 트랜지스터(200) 및 트랜지스터(400)에 전원 공급하지 않아도 트랜지스터(200)의 제 2 게이트의 음의 전위를 장시간에 걸쳐 유지할 수 있다. 이로써, 트랜지스터(200) 및 트랜지스터(400)를 가지는 기억 장치는 장기간에 걸쳐 기억 내용을 유지할 수 있다.
따라서, 도 7에서 배선(1001)은 트랜지스터(300)의 소스와 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인과 전기적으로 접속되어 있다. 또한, 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 제 1 게이트와 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(300)의 게이트 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 전극 중 한쪽과 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 전극 중 다른 쪽과 전기적으로 접속되어 있다. 배선(1007)은 트랜지스터(400)의 소스와 전기적으로 접속되고, 배선(1008)은 트랜지스터(400)의 제 1 게이트와 전기적으로 접속되고, 배선(1009)은 트랜지스터(400)의 제 2 게이트와 전기적으로 접속되고, 배선(1010)은 트랜지스터(400)의 드레인과 전기적으로 접속되어 있다. 여기서, 배선(1006), 배선(1007), 배선(1008), 및 배선(1009)이 전기적으로 접속되어 있다.
또한, 도 7에 도시된 기억 장치는, 도 6에 도시된 기억 장치와 마찬가지로 매트릭스로 배치함으로써 메모리 셀 어레이를 구성할 수 있다. 또한, 하나의 트랜지스터(400)는 복수의 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 그러므로, 트랜지스터(400)는 트랜지스터(200)보다 적은 개수를 제공하는 것이 좋다.
<트랜지스터(400)>
트랜지스터(400)는 트랜지스터(200)와 동일한 층에 형성되고, 병렬로 제작할 수 있는 트랜지스터이다. 트랜지스터(400)는 제 1 게이트 전극으로서 기능하는 도전체(460)(도전체(460a) 및 도전체(460b))와, 제 2 게이트 전극으로서 기능하는 도전체(405)와, 게이트 절연체로서 기능하는 절연체(222), 절연체(224), 및 절연체(450)와, 채널이 형성되는 영역을 가지는 산화물(430c)과, 소스 및 드레인 중 한쪽으로서 기능하는 도전체(442a), 산화물(431a), 및 산화물(431b)과, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(442b), 산화물(432a), 및 산화물(432b)과, 도전체(440)(도전체(440a) 및 도전체(440b))를 가진다.
트랜지스터(400)에서, 도전체(405)와 도전체(205)는 같은 층에 형성된다. 산화물(431a) 및 산화물(432a)과 산화물(230a)은 같은 층에 형성되고, 산화물(431b) 및 산화물(432b)과 산화물(230b)은 같은 층에 형성된다. 도전체(442)와 도전체(242)는 같은 층에 형성된다. 산화물(430c)과 산화물(230c)은 같은 층에 형성된다. 절연체(450)와 절연체(250)는 같은 층에 형성된다. 도전체(460)와 도전체(260)는 같은 층에 형성된다.
또한, 동일한 층에 형성된 구조체는 동시에 형성할 수 있다. 예를 들어 산화물(430c)은 산화물(230c)이 되는 산화막을 가공함으로써 형성할 수 있다.
트랜지스터(400)의 활성층으로서 기능하는 산화물(430c)은, 산화물(230) 등과 마찬가지로, 산소 결손이 저감되고 수소, 물 등의 불순물이 저감되어 있다. 이에 의하여, 트랜지스터(400)의 문턱 전압을 더 크게 하고, 오프 전류를 저감하고, 제 2 게이트 전압 및 제 1 게이트 전압이 0V일 때의 드레인 전류를 매우 작게 할 수 있다.
<다이싱 라인>
이하에서는 대면적 기판을 반도체 소자마다 분단함으로써 복수의 반도체 장치를 칩상으로 추출하는 경우에 제공되는 다이싱 라인(스크라이브 라인, 분단 라인, 또는 절단 라인이라고 하는 경우가 있음)에 대하여 설명한다. 분단 방법으로서는, 예를 들어 먼저 기판에 반도체 소자를 분단하기 위한 홈(다이싱 라인)을 형성한 후, 다이싱 라인에서 절단하여, 복수의 반도체 장치로 분단(분할)하는 방법이 있다.
여기서, 예를 들어 도 7에 도시된 바와 같이, 절연체(254)와 절연체(222)가 접하는 영역을 다이싱 라인이 되도록 설계하는 것이 바람직하다. 즉, 복수의 트랜지스터(200)를 가지는 메모리 셀 및 트랜지스터(400)의 가장자리에 제공되는 다이싱 라인이 되는 영역 근방에서, 절연체(224)에 개구를 형성한다. 또한, 절연체(224)의 측면을 덮도록 절연체(254)를 제공한다.
즉, 절연체(224)에 제공된 개구에 있어서, 절연체(222)와 절연체(254)가 접한다. 예를 들어, 이때 절연체(222)와 절연체(254)를 같은 재료 및 같은 방법을 사용하여 형성하여도 좋다. 절연체(222) 및 절연체(254)를 같은 재료 및 같은 방법으로 제공함으로써 밀착성을 높일 수 있다. 예를 들어, 산화 알루미늄을 사용하는 것이 바람직하다.
상기 구조에 의하여 절연체(222) 및 절연체(254)로 절연체(224), 트랜지스터(200), 및 트랜지스터(400)를 둘러쌀 수 있다. 절연체(222) 및 절연체(254)는 산소, 수소, 및 물의 확산을 억제하는 기능을 가지기 때문에, 본 실시형태에 기재된 반도체 소자가 형성된 회로 영역마다 분단하여 복수의 칩으로 가공하여도, 분단한 기판의 측면 방향으로부터 수소, 물 등의 불순물이 혼입되어 트랜지스터(200) 및 트랜지스터(400)로 확산되는 것을 방지할 수 있다.
또한, 상기 구조에 의하여 절연체(224)의 과잉 산소가 절연체(254) 및 절연체(222)의 외부로 확산되는 것을 방지할 수 있다. 따라서, 절연체(224)의 과잉 산소는 트랜지스터(200) 또는 트랜지스터(400)에서 채널이 형성되는 산화물에 효율적으로 공급된다. 상기 산소에 의하여 트랜지스터(200) 또는 트랜지스터(400)에서 채널이 형성되는 산화물의 산소 결손을 저감할 수 있다. 이에 의하여, 트랜지스터(200) 또는 트랜지스터(400)에서 채널이 형성되는 산화물을, 결함 준위 밀도가 낮고 안정적인 특성을 가지는 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200) 또는 트랜지스터(400)의 전기 특성의 변동을 억제하면서, 신뢰성을 향상시킬 수 있다.
본 실시형태는 다른 실시형태, 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 8 및 도 9를 사용하여 본 발명의 일 형태에 따른 산화물을 반도체에 사용한 트랜지스터(이하, OS 트랜지스터라고 하는 경우가 있음) 및 용량 소자가 적용된 기억 장치(이하, OS 메모리 장치라고 하는 경우가 있음)에 대하여 설명한다. OS 메모리 장치는 적어도 용량 소자와, 용량 소자의 충방전을 제어하는 OS 트랜지스터를 가지는 기억 장치이다. OS 트랜지스터의 오프 전류는 매우 작기 때문에, OS 메모리 장치는 우수한 유지 특성을 가지고, 비휘발성 메모리로서 기능시킬 수 있다.
<기억 장치의 구성예>
도 8의 (A)에 OS 메모리 장치의 구성의 일례를 도시하였다. 기억 장치(1400)는 주변 회로(1411) 및 메모리 셀 어레이(1470)를 가진다. 주변 회로(1411)는 행 회로(1420), 열 회로(1430), 출력 회로(1440), 및 컨트롤 로직 회로(1460)를 가진다.
열 회로(1430)는 예를 들어, 열 디코더, 프리차지 회로, 센스 앰프, 기록 회로 등을 가진다. 프리차지 회로는, 배선을 프리차지하는 기능을 가진다. 센스 앰프는 메모리 셀로부터 판독된 데이터 신호를 증폭하는 기능을 가진다. 또한, 상기 배선은 메모리 셀 어레이(1470)가 가지는 메모리 셀에 접속된 배선이고, 자세한 것은 후술한다. 증폭된 데이터 신호는 출력 회로(1440)를 통하여 데이터 신호(RDATA)로서 기억 장치(1400)의 외부에 출력된다. 또한, 행 회로(1420)는 예를 들어 행 디코더, 워드선 드라이버 회로 등을 가지고, 액세스하는 행을 선택할 수 있다.
기억 장치(1400)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(1411)용 고전원 전압(VDD), 메모리 셀 어레이(1470)용 고전원 전압(VIL)이 공급된다. 또한, 기억 장치(1400)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더 및 열 디코더에 입력되고, 데이터 신호(WDATA)는 기록 회로에 입력된다.
컨트롤 로직 회로(1460)는 외부로부터의 제어 신호(CE, WE, RE)를 처리하고, 행 디코더, 열 디코더의 제어 신호를 생성한다. 제어 신호(CE)는 칩 인에이블 신호이고, 제어 신호(WE)는 기록 인에이블 신호이고, 제어 신호(RE)는 판독 인에이블 신호이다. 컨트롤 로직 회로(1460)가 처리하는 신호는 이들에 한정되지 않고, 필요에 따라 다른 제어 신호를 입력하면 된다.
메모리 셀 어레이(1470)는 행렬 형태로 배치된 복수의 메모리 셀(MC)과 복수의 배선을 가진다. 또한, 메모리 셀 어레이(1470)와 행 회로(1420)를 접속한 배선의 수는 메모리 셀(MC)의 구성, 1렬에 가지는 메모리 셀(MC)의 수에 따라 결정된다. 또한, 메모리 셀 어레이(1470)와 열 회로(1430)를 접속한 배선의 수는, 메모리 셀(MC)의 구성, 1행에 가지는 메모리 셀(MC)의 수에 따라 결정된다.
또한, 도 8의 (A)에서 주변 회로(1411)와 메모리 셀 어레이(1470)를 동일 평면 위에 형성하는 예에 대하여 도시하였지만, 본 실시형태는 이에 한정되지 않는다. 예를 들어 도 8의 (B)에 도시된 바와 같이, 주변 회로(1411)의 일부 위에 메모리 셀 어레이(1470)가 중첩되도록 제공되어도 좋다. 예를 들어 메모리 셀 어레이(1470)의 아래에 중첩되도록 센스 앰프를 제공하는 구성으로 하여도 좋다.
도 9에 상술한 메모리 셀(MC)에 적용할 수 있는 메모리 셀의 구성예에 대하여 설명한다.
[DOSRAM]
도 9의 (A) 내지 (C)에 DRAM의 메모리 셀의 회로 구성예를 도시하였다. 본 명세서 등에서 1OS 트랜지스터 1용량 소자형의 메모리 셀을 사용한 DRAM을 DOSRAM(등록 상표)(Dynamic Oxide Semiconductor Random Access Memory)이라고 하는 경우가 있다. 도 9의 (A)에 도시된 메모리 셀(1471)은 트랜지스터(M1)와 용량 소자(CA)를 가진다. 또한, 트랜지스터(M1)는 게이트(톱 게이트라고 하는 경우가 있음) 및 백 게이트를 가진다.
트랜지스터(M1)의 제 1 단자는 용량 소자(CA)의 제 1 단자와 접속되고, 트랜지스터(M1)의 제 2 단자는 배선(BIL)과 접속되고, 트랜지스터(M1)의 게이트는 배선(WOL)과 접속되고, 트랜지스터(M1)의 백 게이트는 배선(BGL)과 접속된다. 용량 소자(CA)의 제 2 단자는 배선(CAL)과 접속된다.
배선(BIL)은 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CA)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시 및 판독 시에서, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M1)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써 트랜지스터(M1)의 문턱 전압을 증감시킬 수 있다.
또한, 메모리 셀(MC)은 메모리 셀(1471)에 한정되지 않고, 회로 구성의 변경을 행할 수 있다. 예를 들어 메모리 셀(MC)은 도 9의 (B)에 도시된 메모리 셀(1472)과 같이, 트랜지스터(M1)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)과 접속되는 구성으로 하여도 좋다. 또한, 예를 들어 메모리 셀(MC)은 도 9의 (C)에 도시된 메모리 셀(1473)과 같이, 싱글 게이트 구조의 트랜지스터, 즉, 백 게이트를 가지지 않는 트랜지스터(M1)로 구성된 메모리 셀로 하여도 좋다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1471) 등에 사용하는 경우, 트랜지스터(M1)로서 트랜지스터(200)를 사용하고, 용량 소자(CA)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M1)의 누설 전류를 매우 작게 할 수 있다. 즉, 기록된 데이터를 트랜지스터(M1)에 의하여 장시간에 걸쳐 유지할 수 있어, 메모리 셀의 리프레시 빈도를 적게 할 수 있다. 또한, 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한, 누설 전류가 매우 작기 때문에 메모리 셀(1471), 메모리 셀(1472), 메모리 셀(1473)에 대하여 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
또한, DOSRAM에서 상술한 바와 같이 메모리 셀 어레이(1470)의 아래에 중첩되도록 센스 앰프를 제공하는 구성으로 하면, 비트선을 짧게 할 수 있다. 이로써, 비트선 용량이 작아져 메모리 셀의 유지 용량을 저감시킬 수 있다.
[NOSRAM]
도 9의 (D) 내지 (G)에 2트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 회로 구성예를 도시하였다. 도 9의 (D)에 도시된 메모리 셀(1474)은 트랜지스터(M2)와 트랜지스터(M3)와 용량 소자(CB)를 가진다. 또한, 트랜지스터(M2)는 게이트(톱 게이트라고 하는 경우가 있음) 및 백 게이트를 가진다. 본 명세서 등에서, 트랜지스터(M2)에 OS 트랜지스터를 사용한 게인 셀형 메모리 셀을 가지는 기억 장치를 NOSRAM(등록 상표)(Nonvolatile Oxide Semiconductor RAM)이라고 하는 경우가 있다.
트랜지스터(M2)의 제 1 단자는 용량 소자(CB)의 제 1 단자와 접속되고, 트랜지스터(M2)의 제 2 단자는 배선(WBL)과 접속되고, 트랜지스터(M2)의 게이트는 배선(WOL)과 접속되고, 트랜지스터(M2)의 백 게이트는 배선(BGL)과 접속된다. 용량 소자(CB)의 제 2 단자는 배선(CAL)과 접속된다. 트랜지스터(M3)의 제 1 단자는 배선(RBL)과 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(SL)과 접속되고, 트랜지스터(M3)의 게이트는 용량 소자(CB)의 제 1 단자와 접속된다.
배선(WBL)은 기록 비트선으로서 기능하고, 배선(RBL)은 판독 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CB)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시, 데이터 유지 중, 데이터 판독 시에서, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M2)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써 트랜지스터(M2)의 문턱 전압을 증감시킬 수 있다.
또한, 메모리 셀(MC)은 메모리 셀(1474)에 한정되지 않고, 회로의 구성을 적절히 변경할 수 있다. 예를 들어 메모리 셀(MC)은 도 9의 (E)에 도시된 메모리 셀(1475)과 같이 트랜지스터(M2)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)과 접속되는 구성으로 하여도 좋다. 또한, 예를 들어 메모리 셀(MC)은 도 9의 (F)에 도시된 메모리 셀(1476)과 같이, 싱글 게이트 구조의 트랜지스터, 즉, 백 게이트를 가지지 않는 트랜지스터(M2)로 구성된 메모리 셀로 하여도 좋다. 또한, 예를 들어 메모리 셀(MC)은 도 9의 (G)에 도시된 메모리 셀(1477)과 같이, 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로서 합친 구성이어도 좋다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1474) 등에 사용하는 경우, 트랜지스터(M2)로서 트랜지스터(200)를 사용하고, 트랜지스터(M3)로서 트랜지스터(300)를 사용하고, 용량 소자(CB)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M2)로서 OS 트랜지스터를 사용함으로써 트랜지스터(M2)의 누설 전류를 매우 작게 할 수 있다. 이로써, 기록된 데이터를 트랜지스터(M2)에 의하여 장시간에 걸쳐 유지할 수 있어, 메모리 셀의 리프레시 빈도를 적게 할 수 있다. 또한, 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한, 누설 전류가 매우 작기 때문에 메모리 셀(1474)에 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다. 메모리 셀(1475 내지 1477)도 마찬가지이다.
또한, 트랜지스터(M3)는 채널 형성 영역에 실리콘을 가지는 트랜지스터(이하, Si 트랜지스터라고 하는 경우가 있음)이어도 좋다. Si 트랜지스터의 도전형은 n채널형으로 하여도 좋고, p채널형으로 하여도 좋다. Si 트랜지스터는 OS 트랜지스터보다 전계 효과 이동도가 더 높게 되는 경우가 있다. 따라서, 판독 트랜지스터로서 기능하는 트랜지스터(M3)로서 Si 트랜지스터를 사용하여도 좋다. 또한, 트랜지스터(M3)에 Si 트랜지스터를 사용함으로써 트랜지스터(M3) 위에 적층하여 트랜지스터(M2)를 제공할 수 있어, 메모리 셀의 점유 면적을 저감시키고, 기억 장치의 고집적화를 도모할 수 있다.
또한, 트랜지스터(M3)는 OS 트랜지스터이어도 좋다. 트랜지스터(M2, M3)에 OS 트랜지스터를 사용한 경우, 메모리 셀 어레이(1470)를 n형 트랜지스터만을 사용하여 회로를 구성할 수 있다.
또한, 도 9의 (H)에 3트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 일례를 도시하였다. 도 9의 (H)에 도시된 메모리 셀(1478)은 트랜지스터(M4 내지 M6), 및 용량 소자(CC)를 가진다. 용량 소자(CC)는 적절히 제공된다. 메모리 셀(1478)은 배선(BIL, RWL, WWL, BGL, 및 GNDL)에 전기적으로 접속된다. 배선(GNDL)은 저레벨 전위를 인가하는 배선이다. 또한, 메모리 셀(1478)을 배선(BIL) 대신 배선(RBL, WBL)에 전기적으로 접속하여도 좋다.
트랜지스터(M4)는 백 게이트를 가지는 OS 트랜지스터이고, 백 게이트는 배선(BGL)에 전기적으로 접속된다. 또한, 트랜지스터(M4)의 백 게이트와 게이트를 서로 전기적으로 접속하여도 좋다. 또는 트랜지스터(M4)는 백 게이트를 가지지 않아도 된다.
또한, 트랜지스터(M5, M6)는 각각 n채널형 Si 트랜지스터 또는 p채널형 Si 트랜지스터이어도 좋다. 또는 트랜지스터(M4 내지 M6)가 OS 트랜지스터이어도 좋다. 이 경우, 메모리 셀 어레이(1470)를 n형 트랜지스터만을 사용하여 회로를 구성할 수 있다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1478)에 사용하는 경우, 트랜지스터(M4)로서 트랜지스터(200)를 사용하고, 트랜지스터(M5, M6)로서 트랜지스터(300)를 사용하고, 용량 소자(CC)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M4)로서 OS 트랜지스터를 사용함으로써 트랜지스터(M4)의 누설 전류를 매우 작게 할 수 있다.
또한, 본 실시형태에 나타낸 주변 회로(1411), 메모리 셀 어레이(1470) 등의 구성은 상기에 한정되지는 것이 아니다. 이들 회로, 상기 회로에 접속되는 배선, 회로 소자 등의 배치 또는 기능은 필요에 따라 변경, 삭제, 또는 추가되어도 좋다.
본 실시형태에 나타내는 구성은 다른 실시형태, 실시예 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 도 10을 사용하여 본 발명의 일 형태의 반도체 장치가 실장된 칩(1200)의 일례를 나타낸다. 칩(1200)에는, 복수의 회로(시스템)가 실장된다. 이와 같이, 복수의 회로(시스템)를 하나의 칩에 집적하는 기술을 시스템 온 칩(System on Chip:SoC)이라고 하는 경우가 있다.
도 10의 (A)에 도시된 바와 같이, 칩(1200)은 CPU(Central Processing Unit)(1211), GPU(Graphics Processing Unit)(1212), 하나 또는 복수의 아날로그 연산부(1213), 하나 또는 복수의 메모리 컨트롤러(1214), 하나 또는 복수의 인터페이스(1215), 하나 또는 복수의 네트워크 회로(1216) 등을 가진다.
칩(1200)에는 범프(미도시)가 제공되고, 도 10의 (B)에 도시된 바와 같이, 프린트 기판(Printed Circuit Board: PCB)(1201)의 제 1 면과 접속된다. 또한, PCB(1201)의 제 1 면의 뒷면에는 복수의 범프(1202)가 제공되어 있으며, 머더보드(1203)와 접속된다.
머더보드(1203)에는 DRAM(1221), 플래시 메모리(1222) 등의 기억 장치가 제공되어도 좋다. 예를 들어, DRAM(1221)에 앞의 실시형태에 나타낸 DOSRAM을 사용할 수 있다. 또한, 예를 들어 플래시 메모리(1222)에 앞의 실시형태에 나타낸 NOSRAM을 사용할 수 있다.
CPU(1211)는 복수의 CPU 코어를 가지는 것이 바람직하다. 또한, GPU(1212)는 복수의 GPU 코어를 가지는 것이 바람직하다. 또한, CPU(1211) 및 GPU(1212)는 각각 일시적으로 데이터를 저장하는 메모리를 가져도 좋다. 또는, CPU(1211) 및 GPU(1212)에 공통되는 메모리가, 칩(1200)에 제공되어도 좋다. 상기 메모리에는 상술한 NOSRAM이나 DOSRAM을 사용할 수 있다. 또한, GPU(1212)는 다수의 데이터의 병렬 계산에 적합하고, 화상 처리나 적화 연산에 사용할 수 있다. GPU(1212)에 본 발명의 산화물 반도체를 사용한 화상 처리 회로나 적화 연산 회로를 제공함으로써, 화상 처리 및 적화 연산을 저소비전력으로 실행할 수 있게 된다.
또한, CPU(1211) 및 GPU(1212)가 동일 칩에 제공됨으로써 CPU(1211) 및 GPU(1212) 간의 배선을 짧게 할 수 있고, CPU(1211)로부터 GPU(1212)로의 데이터 전송(轉送), CPU(1211) 및 GPU(1212)가 가지는 메모리 간의 데이터 전송, 및 GPU(1212)에서의 연산 후에, GPU(1212)로부터 CPU(1211)로의 연산 결과의 전송을 고속으로 행할 수 있다.
아날로그 연산부(1213)는 A/D(아날로그/디지털) 변환 회로 및 D/A(디지털/아날로그) 변환 회로 중 한쪽 또는 양쪽을 가진다. 또한, 아날로그 연산부(1213)에 상기 적화 연산 회로를 제공하여도 좋다.
메모리 컨트롤러(1214)는 DRAM(1221)의 컨트롤러로서 기능하는 회로, 및 플래시 메모리(1222)의 인터페이스로서 기능하는 회로를 가진다.
인터페이스(1215)는 표시 장치, 스피커, 마이크로폰, 카메라, 컨트롤러 등의 외부 접속 기기와의 인터페이스 회로를 가진다. 컨트롤러란, 마우스, 키보드, 게임용 컨트롤러 등을 포함한다. 이와 같은 인터페이스로서 USB(Universal Serial Bus), HDMI(등록 상표)(High-Definition Multimedia Interface) 등을 사용할 수 있다.
네트워크 회로(1216)는 LAN(Local Area Network) 등의 네트워크 회로를 가진다. 또한, 네트워크 보안용의 회로를 가져도 좋다.
칩(1200)에는 상기 회로(시스템)을 동일한 제조 프로세스로 형성할 수 있다. 그러므로, 칩(1200)에 필요한 회로의 개수가 증가되어도 제조 프로세스를 증가할 필요는 없고, 칩(1200)을 적은 비용으로 제작할 수 있다.
GPU(1212)를 가지는 칩(1200)이 제공된 PCB(1201), DRAM(1221), 및 플래시 메모리(1222)가 제공된 머더보드(1203)는 GPU 모듈(1204)이라고 부를 수 있다.
GPU 모듈(1204)은 SoC 기술을 사용한 칩(1200)을 가지기 때문에, 그 크기를 작게 할 수 있다. 또한, 화상 처리가 우수하기 때문에, 스마트폰, 태블릿 단말, 랩톱형 PC, 휴대용(가지고 나갈 수 있는) 게임기 등의 휴대형 전자 기기에 사용하는 것이 적합하다. 또한, GPU(1212)를 사용한 적화 연산 회로에 의하여 심층 신경망(Deep Neural Network: DNN), 컨볼루셔널 신경망(Convolutional Neural Network: CNN), 순환 신경망(Recurrent Neural Networks: RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 방법을 실행할 수 있기 때문에, 칩(1200)을 AI칩 또는 GPU 모듈(1204)을 AI 시스템 모듈로서 사용할 수 있다.
본 실시형태에 나타내는 구성은 다른 실시형태, 실시예 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 상술한 실시형태에 나타내는 반도체 장치를 사용한 기억 장치의 응용예에 대하여 설명한다. 상술한 실시형태에 나타내는 반도체 장치는, 예를 들어 각종 전자 기기(예를 들어, 정보 단말, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 카메라(비디오 카메라도 포함함), 녹화 재생 장치, 내비게이션 시스템 등)의 기억 장치에 적용할 수 있다. 또한, 여기서, 컴퓨터란, 태블릿형 컴퓨터나, 노트북형 컴퓨터, 데스크톱형 컴퓨터 외에, 서버 시스템과 같은 대형의 컴퓨터를 포함하는 것이다. 또는, 앞의 실시형태에 나타낸 반도체 장치는, 메모리 카드(예를 들어, SD 카드), USB 메모리, SSD(solid state drive) 등의 각종의 리무버블 기억 장치에 적용된다. 도 11에 리무버블 기억 장치의 여러 구성예를 모식적으로 도시하였다. 예를 들어, 앞의 실시형태에 나타낸 반도체 장치는 패키징된 메모리 칩으로 가공되고, 다양한 기억 장치, 리무버블 메모리에 사용된다.
도 11의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 가진다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어, 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 메모리 칩(1105) 등에 앞의 실시형태에 나타낸 반도체 장치를 제공할 수 있다.
도 11의 (B)는 SD 카드의 외관의 모식도이고, 도 11의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 가진다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어, 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한, 무선 통신 기능을 구비한 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써, 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 메모리 칩(1114) 등에 앞의 실시형태에 나타낸 반도체 장치를 제공할 수 있다.
도 11의 (D)는 SSD의 외관의 모식도이고, 도 11의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 가진다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어, 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 워크 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써, SSD(1150)의 용량을 증가시킬 수 있다. 메모리 칩(1154) 등에 앞의 실시형태에 나타낸 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태, 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 발명의 일 형태에 따른 반도체 장치는 CPU나 GPU 등의 프로세서 또는 칩에 사용할 수 있다. 도 12에 본 발명의 일 형태에 따른 CPU나 GPU 등의 프로세서 또는 칩을 구비한 전자 기기의 구체적인 예를 도시하였다.
<전자 기기·시스템>
본 발명의 일 형태에 따른 GPU 또는 칩은 다양한 전자 기기에 탑재될 수 있다. 전자 기기의 예로서는 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파칭코기 등의 대형 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등을 들 수 있다. 또한, 본 발명의 일 형태에 따른 집적 회로 또는 칩을 전자 기기에 제공함으로써, 전자 기기에 인공 지능을 탑재할 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록된 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다. 도 12에 전자 기기의 예를 도시하였다.
[휴대 전화기]
도 12의 (A)는 정보 단말기의 일종인 휴대 전화기(스마트폰)를 도시한 것이다. 정보 단말기(5500)는 하우징(5510)과 표시부(5511)를 가지고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 구비되고, 버튼이 하우징(5510)에 구비된다.
정보 단말기(5500)는 본 발명의 일 형태의 칩을 적용함으로써 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어, 회화를 인식하고 그 회화 내용을 표시부(5511)에 표시하는 애플리케이션, 표시부(5511)에 포함된 터치 패널에 대하여 사용자가 입력한 문자, 도형 등을 인식하고 표시부(5511)에 표시하는 애플리케이션, 지문이나 성문 등의 생체 인증을 수행하는 애플리케이션 등이 있다.
[정보 단말기]
도 12의 (B)는 데스크톱형 정보 단말기(5300)를 도시한 것이다. 데스크톱형 정보 단말기(5300)는 정보 단말기의 본체(5301)와 디스플레이(5302)와 키보드(5303)를 가진다.
데스크톱형 정보 단말기(5300)는 상술한 정보 단말기(5500)와 마찬가지로 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는 예를 들어 설계 지원 소프트웨어, 문장 첨삭 소프트웨어, 식단 자동 생성 소프트웨어 등이 있다. 또한 데스크톱형 정보 단말기(5300)를 사용함으로써 신규 인공 지능을 개발할 수 있다.
또한 상기에서는 전자 기기로서 스마트폰 및 데스크톱용 정보 단말기를 예로 하고 각각 도 12의 (A), (B)에 도시하였지만, 스마트폰 및 데스크톱용 정보 단말기 이외의 정보 단말기를 적용할 수 있다. 스마트폰 및 데스크톱용 정보 단말기 이외의 정보 단말기로서는 예를 들어 PDA(Personal Digital Assistant), 노트북형 정보 단말기, 워크스테이션 등을 들 수 있다.
[전자 제품]
도 12의 (C)는 전자 제품의 일례인 전기 냉동 냉장고(5800)를 도시한 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 문(5802), 냉동실용 문(5803) 등을 가진다.
전기 냉동 냉장고(5800)에 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 가지는 전기 냉동 냉장고(5800)를 실현할 수 있다. 인공 지능을 이용함으로써 전기 냉동 냉장고(5800)는 전기 냉동 냉장고(5800)에 보관되어 있는 식품, 그 식품의 소비 기한 등을 기초하여 식단을 자동 생성하는 기능이나 전기 냉동 냉장고(5800)에 보관되어 있는 식품에 맞춰 온도를 자동적으로 조절하는 기능 등을 가질 수 있다.
본 일례에서는, 전화 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전자 오븐, 밥솥, 온수기, IH 밥솥, 워터 서버, 에어컨을 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등을 들 수 있다.
[게임기]
도 12의 (D)는 게임기의 일례인 휴대 게임기(5200)를 도시한 것이다. 휴대 게임기는 하우징(5201), 표시부(5202), 버튼(5203) 등을 가진다.
휴대 게임기(5200)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 저소비전력의 휴대 게임기(5200)를 실현할 수 있다. 또한 소비전력이 낮아 회로로부터의 발열을 저감시킬 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 적게 할 수 있다.
또한, 휴대 게임기(5200)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 인공 지능을 가지는 휴대 게임기(5200)를 실현할 수 있다.
원래, 게임의 진행, 게임상에 등장하는 생물의 언동, 게임상에서 발생하는 현상 등의 표현은 그 게임이 가지는 프로그램에 의하여 결정되지만, 휴대 게임기(5200)에 인공 지능을 적용함으로써, 게임의 프로그램에 한정되지 않는 표현이 가능하게 된다. 예를 들어 플레이어가 물어 보는 내용, 게임의 진행 상황, 시간, 게임상에 등장하는 인물의 언동이 변화되는 등의 표현이 가능하게 된다.
또한, 휴대 게임기(5200)에서 복수의 플레이어가 필요한 게임을 행할 때, 인공 지능에 의하여 의인적으로 게임 플레이어를 구성할 수 있으므로, 대전 상대를 인공 지능에 의한 게임 플레이어로 함으로써 혼자서도 게임을 행할 수 있다.
도 12의 (D)에서는 게임기의 일례로서 휴대 게임기를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기는 이에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기로서는 예를 들어 가정용의 거치형 게임기, 오락 시설(게임 센터, 유원지 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등을 들 수 있다.
[이동체]
본 발명의 일 형태의 GPU 또는 칩은 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 12의 (E1)은 이동체의 일례인 자동차(5700)를 도시한 것이고, 도 12의 (E2)는 자동차의 실내에서의 내부의 앞유리 주변을 나타낸 도면이다. 도 12의 (E1)에는 대시보드에 장착된 표시 패널(5701), 표시 패널(5702), 표시 패널(5703) 이외에, 필러에 장착된 표시 패널(5704)을 도시하였다.
표시 패널(5701) 내지 표시 패널(5703)에는 스피도미터나 태코미터, 주행 거리, 급유량, 기어 상태, 및 에어컨디셔너의 설정 등을 표시함으로써, 다양한 정보를 제공할 수 있다. 또한 표시 패널에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 맞추어 적절히 변경할 수 있고, 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 자동차(5700)에 제공된 촬상 장치(미도시)로부터의 영상을 표시시킴으로써 필러로 차단된 시계(사각(死角))를 보완할 수 있다. 즉, 자동차(5700) 외측에 제공된 촬상 장치로부터의 화상을 표시함으로써 사각을 보완하여 안전성을 높일 수 있다. 또한 보이지 않는 부분을 보완하는 영상을 표시함으로써 더 자연스럽고 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
본 발명의 일 형태의 GPU 또는 칩은 인공 지능의 구성 요소로서 적용할 수 있기 때문에, 예를 들어 상기 칩을 자동차(5700)의 자동 운전 시스템에 사용할 수 있다. 또한, 상기 칩을 도로 안내, 위험 예측 등을 행하는 시스템에 사용할 수 있다. 표시 패널(5701) 내지 표시 패널(5704)은 도로 안내, 위험 예측 등의 정보를 표시하는 구성으로 하여도 좋다.
또한, 상기에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는, 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등을 들 수도 있고, 이들 이동체에 본 발명의 일 형태의 칩을 적용하고, 인공 지능을 이용한 시스템을 부여할 수 있다.
[방송 시스템]
본 발명의 일 형태의 GPU 또는 칩은 방송 시스템에 적용할 수 있다.
도 12의 (F)에는 방송 시스템에서의 데이터 전송을 모식적으로 나타내었다. 구체적으로는 도 12의 (F)는 방송국(5680)으로부터 송신된 전파(방송 신호)가 각 가정의 텔레비전 수신 장치(TV)(5600)에 전달될 때까지의 경로를 나타낸 것이다. TV(5600)는 수신 장치를 구비하고(미도시), 안테나(5650)로 수신된 방송 신호는 상기 수신 장치를 통하여 TV(5600)에 송신된다.
도 12의 (F)에서는 안테나(5650)는 UHF(Ultra High Frequency) 안테나를 도시하였지만, 안테나(5650)로서는 BS·110°CS 안테나, CS 안테나 등도 적용할 수 있다.
전파(5675A), 전파(5675B)는 지상파 방송용의 방송 신호이고, 전파탑(5670)은 수신한 전파(5675A)를 증폭시키고, 전파(5675B)의 송신을 수행한다. 각 가정에서는 안테나(5650)에서 전파(5675B)를 수신함으로써 TV(5600)에서 지상파 TV 방송을 시청할 수 있다. 또한 방송 시스템은 도 12의 (F)에 나타낸 지상파 방송에 한정되지 않고, 인공 위성을 사용한 위성 방송, 광 회선에 의한 데이터 방송 등으로 하여도 좋다.
상술한 방송 시스템은 본 발명의 일 형태의 칩을 적용하고, 인공 지능을 이용한 방송 시스템으로 하여도 좋다. 방송국(5680)에서 각 가정의 TV(5600)로 방송 데이터를 송신할 때, 인코더에 의하여 방송 데이터의 압축이 수행되고, 안테나(5650)가 상기 방송 데이터를 수신하였을 때, TV(5600)에 포함되는 수신 장치의 디코더에 의하여 상기 방송 데이터의 복원이 수행된다. 인공 지능을 이용함으로써 예를 들어 인코더의 압축 방법 중 하나인 움직임 보상 예측에서, 표시 화상에 포함되는 표시 패턴의 인식을 수행할 수 있다. 또한 인공 지능을 이용한 프레임 내 예측 등을 수행할 수도 있다. 또한 예를 들어 해상도가 낮은 방송 데이터를 수신하고, 해상도가 높은 TV(5600)에서 상기 방송 데이터의 표시를 수행할 때, 디코더에 의한 방송 데이터의 복원에서, 업컨버트 등의 화상 보간 처리를 수행할 수 있다.
상술한 인공 지능을 이용한 방송 시스템은 방송 데이터의 양이 증대되는 초고정세(超高精細) 텔레비전(UHDTV: 4K, 8K) 방송에 적합하다.
또한 TV(5600) 측에서의 인공 지능의 응용으로서는 예를 들어 TV(5600)에 인공 지능을 가지는 녹화 장치를 제공하여도 좋다. 이와 같은 구성으로 함으로써, 상기 녹화 장치에 사용자의 취향을 인공 지능에 학습시킴으로써 사용자의 취향에 맞춘 프로그램을 자동적으로 녹화할 수 있다.
본 실시형태에서 설명한 전자 기기, 그 전자 기기의 기능, 인공 지능의 응용예, 그 효과 등은 다른 전자 기기의 기재와 적절히 조합할 수 있다.
본 실시형태는 다른 실시형태, 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시예)
본 실시예에서는, 본 발명의 일 형태에 따른 트랜지스터(시료 A1이라고 함)를 제작하고, 금속 산화물의 채널 형성 영역 근방의 단면 TEM상을 취득하였다. 또한, 비교를 위하여 제작 방법이 시료 A1과 상이한, 시료 A2 및 시료 A3을 제작하고, 금속 산화물의 채널 형성 영역 근방의 단면 TEM상을 취득하였다.
이하에, 시료 A1 내지 시료 A3의 제작 방법에 대하여 설명한다. 우선, 시료 A1의 제작 방법을 설명한다.
기판 위에 산화 실리콘막과 제 1 산화 알루미늄막을 순차적으로 성막하였다.
다음으로, 제 1 산화 알루미늄막 위에 스퍼터링법으로 제 1 텅스텐막을 성막하였다. 그 후, 리소그래피법으로 제 1 텅스텐막을 가공하여 도전체를 형성하였다.
다음으로, 제 1 산화 알루미늄막 및 상기 도전체 위에 CVD법으로 제 1 산화질화 실리콘막을 성막하였다. 그 후, 제 1 CMP 처리에 의하여 상기 도전체의 상면에 도달할 때까지 제 1 산화질화 실리콘막을 연마하였다.
다음으로, 제 1 산화질화 실리콘막 및 상기 도전체 위에 ALD법으로 제 2 산화 알루미늄막을 5nm의 막 두께로 성막하고, 제 2 산화 알루미늄막 위에 CVD법으로 제 2 산화질화 실리콘막을 35nm의 막 두께로 성막하였다. 그 후, 제 2 산화질화 실리콘막에 대하여 평활화 연마를 수행하였다.
다음으로, 제 1 산화물이 되는 산화막과 제 2 산화물이 되는 산화막을 연속적으로 성막하였다. 제 1 산화물이 되는 산화막으로서, 스퍼터링법으로 In-Ga-Zn 산화물을 5nm의 막 두께로 성막하였다. 제 1 산화물이 되는 산화막은 In:Ga:Zn=1:3:4[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 산소 가스 유량 45sccm, 압력 0.7Pa, 기판 온도 200℃의 조건으로 성막하였다.
제 2 산화물이 되는 산화막으로서, 스퍼터링법으로 In-Ga-Zn 산화물을 20nm의 막 두께로 성막하였다. 제 2 산화물이 되는 산화막은 In:Ga:Zn=4:2:4.1[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 아르곤 가스 유량 30sccm, 산소 가스 유량 15sccm, 압력 0.7Pa, 기판 온도 200℃의 조건으로 성막하였다.
다음으로, 제 1 열처리를 수행하였다. 제 1 열처리는 질소를 포함하는 분위기에서 온도 400℃, 1시간의 처리를 수행하고, 이어서 산소를 포함하는 분위기에서 온도 400℃, 1시간의 처리를 수행하였다.
다음으로, 제 2 산화물이 되는 산화막 위에 질화 탄탈럼막을 성막하였다. 그 후, 상기 질화 탄탈럼막, 제 2 산화물이 되는 산화막 및 제 1 산화물이 되는 산화막을 가공함으로써 제 2 산화물 및 제 1 산화물을 형성하였다.
다음으로, 제 3 산화 알루미늄막과 제 3 산화질화 실리콘막을 순차적으로 성막하였다. 그 후, 제 2 CMP 처리에 의하여 제 3 산화질화 실리콘막의 상면을 평탄하게 하였다.
다음으로, 제 3 산화질화 실리콘막을 가공하여 제 3 산화질화 실리콘막에 제 3 산화 알루미늄막의 상면에 도달하는 개구를 형성하였다. 그 후, 상기 개구 내의, 제 3 산화 알루미늄막 및 상기 질화 탄탈럼막의 일부를 에칭하였다.
다음으로, 제 3 산화물이 되는 산화막으로서, 스퍼터링법으로 In-Ga-Zn 산화물을 5nm의 막 두께로 성막하였다. 제 3 산화물이 되는 산화막은 In:Ga:Zn=4:2:4.1[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 산소 가스 유량 45sccm, 압력 0.7Pa, 기판 온도 130℃의 조건으로 성막하였다.
다음으로, 제 3 산화물이 되는 산화막 위에 CVD법으로 제 4 산화질화 실리콘막을 성막하고, 제 4 산화질화 실리콘막 위에 질화 타이타늄막을 성막하고, 상기 질화 타이타늄막 위에 제 2 텅스텐막을 성막하였다.
다음으로, 제 3 CMP 처리에 의하여, 제 3 산화질화 실리콘막의 상면에 도달할 때까지 제 2 텅스텐막, 상기 질화 타이타늄막, 제 4 산화질화 실리콘막, 및 제 3 산화물이 되는 산화막을 연마하여 제 3 산화물을 형성하였다.
이상에 의하여, 시료 A1을 제작하였다.
다음으로, 시료 A2의 제작 방법을 설명한다.
기판 위에 산화 실리콘막과 제 1 산화 알루미늄막을 순차적으로 성막하였다.
다음으로, 제 1 산화 알루미늄막 위에 CVD법으로 제 1 산화질화 실리콘막을 성막하였다. 다음으로, 스퍼터링법으로 제 1 텅스텐막을 성막하였다. 그 후, 리소그래피법으로 제 1 텅스텐막을 가공하여 제 1 하드 마스크를 형성하였다.
다음으로, 제 1 하드 마스크를 사용하여 제 1 산화질화 실리콘막을 가공하여, 제 1 산화질화 실리콘막에 개구를 형성하였다.
다음으로, 스퍼터링법으로 제 1 질화 탄탈럼막을 성막하고 제 1 질화 탄탈럼막 위에 ALD법으로 제 1 질화 타이타늄막을 성막하고, 제 1 질화 타이타늄막 위에 CVD법으로 제 2 텅스텐막을 성막하였다.
다음으로, 제 1 CMP 처리에 의하여 제 1 산화질화 실리콘막의 상면에 도달할 때까지 제 2 텅스텐막, 제 1 질화 타이타늄막, 및 제 1 질화 탄탈럼막을 연마하여 제 1 하드 마스크를 제거하였다. 이상에 의하여, 제 1 산화질화 실리콘막의 개구 내에 도전체를 형성하였다.
다음으로, 제 1 산화질화 실리콘막 및 상기 도전체 위에 CVD법으로 제 2 산화질화 실리콘막을 10nm의 막 두께로 성막하고, 제 2 산화질화 실리콘막 위에 ALD법으로 산화 하프늄막을 20nm의 막 두께로 성막하고, 상기 산화 하프늄막 위에 CVD법으로 제 3 산화질화 실리콘막을 30nm의 막 두께로 성막하였다.
다음으로, 제 1 산화물이 되는 산화막과 제 2 산화물이 되는 산화막을 연속적으로 성막하였다. 제 1 산화물이 되는 산화막으로서, 스퍼터링법으로 In-Ga-Zn 산화물을 5nm의 막 두께로 성막하였다. 제 1 산화물이 되는 산화막은 시료 A1과 같은 조건으로 성막하였다.
제 2 산화물이 되는 산화막으로서, 스퍼터링법으로 In-Ga-Zn 산화물을 15nm의 막 두께로 성막하였다. 제 2 산화물이 되는 산화막은 In:Ga:Zn=4:2:4.1[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 아르곤 가스 유량 40sccm, 산소 가스 유량 5sccm, 압력 0.7Pa, 기판 온도 130℃의 조건으로 성막하였다.
다음으로, 제 1 열처리를 수행하였다. 제 1 열처리는 질소를 포함하는 분위기에서 온도 400℃, 1시간의 처리를 수행하고, 이어서 산소를 포함하는 분위기에서 온도 400℃, 1시간의 처리를 수행하였다.
다음으로, 제 2 산화물이 되는 산화막 위에 제 2 질화 탄탈럼막을 성막하였다. 그 후, 제 2 질화 탄탈럼막, 제 2 산화물이 되는 산화막 및 제 1 산화물이 되는 산화막을 가공함으로써 제 1 산화물 및 제 2 산화물을 형성하였다.
다음으로, 제 3 산화물이 되는 산화막으로서, 스퍼터링법으로 In-Ga-Zn 산화물을 5nm의 막 두께로 성막하였다. 제 3 산화물이 되는 산화막은 시료 A1과 같은 조건으로 성막하였다. 그 후, 제 3 산화물이 되는 산화막 위에 CVD법으로 제 4 산화질화 실리콘막을 성막하였다. 그 후, 제 3 산화물이 되는 산화막을 가공하여 제 3 산화물을 형성하였다.
이상에 의하여, 시료 A2를 제작하였다.
이하에서 시료 A3의 제작 방법을 설명한다. 또한, 제 1 산화질화 실리콘막에 개구를 형성하고, 상기 개구 내에 도전체를 형성할 때까지의 공정은 시료 A2와 같은 공정을 거쳤다.
다음으로, 제 1 산화질화 실리콘막 및 상기 도전체 위에 CVD법으로 제 2 산화질화 실리콘막을 5nm의 막 두께로 성막하고, 제 2 산화질화 실리콘막 위에 ALD법으로 산화 하프늄막을 10nm의 막 두께로 성막하고, 상기 산화 하프늄막 위에 CVD법으로 제 3 산화질화 실리콘막을 30nm의 막 두께로 성막하였다.
다음으로, 제 1 산화물이 되는 산화막과 제 2 산화물이 되는 산화막을 연속적으로 성막하였다. 스퍼터링법에 의하여, 제 1 산화물이 되는 산화막으로서 In-Ga-Zn 산화물을 5nm의 막 두께로 성막하고, 제 2 산화물이 되는 산화막으로서 In-Ga-Zn 산화물을 15nm의 막 두께로 성막하였다. 또한, 제 1 산화물이 되는 산화막 및 제 2 산화물이 되는 산화막은 시료 A1과 같은 조건으로 성막하였다.
다음으로, 제 1 열처리를 수행하였다. 제 1 열처리는 질소를 포함하는 분위기에서 온도 400℃, 1시간의 처리를 수행하고, 이어서 산소를 포함하는 분위기에서 온도 400℃, 1시간의 처리를 수행하였다.
다음으로, 제 2 산화물이 되는 산화막 위에 제 2 질화 탄탈럼막을 성막하였다. 그 후, 제 2 질화 탄탈럼막, 제 2 산화물이 되는 산화막 및 제 1 산화물이 되는 산화막을 가공함으로써 제 1 산화물 및 제 2 산화물을 형성하였다.
다음으로, 제 3 산화물이 되는 산화막으로서, 스퍼터링법으로 In-Ga-Zn 산화물을 5nm의 막 두께로 성막하였다. 제 3 산화물이 되는 산화막은 시료 A1과 같은 조건으로 성막하였다. 그 후, 제 3 산화물이 되는 산화막 위에 CVD법으로 제 4 산화질화 실리콘막을 성막하였다. 그 후, 제 3 산화물이 되는 산화막을 가공함으로써 제 3 산화물을 형성하였다.
이상에 의하여, 시료 A3을 제작하였다.
제작한 시료 A1 내지 시료 A3에 대하여 산화물의 결정성을 평가하였다. 도 13에 시료면에 대하여 실질적으로 평행한 방향으로부터 관찰한 산화물의 단면의 고분해능 TEM상을 나타내었다. 고분해능 TEM상은 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하여 관찰하였다. 또한, 고분해능 TEM상의 촬영에는 일본전자 주식회사 제조의 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하여 가속 전압 200kV의 전자선을 조사하여 수행하였다.
도 13의 (A)는 시료 A1의 단면에서의 TEM상이고, 도 13의 (B)는 시료 A2의 단면에서의 TEM상이고, 도 13의 (C)는 시료 A3의 단면에서의 TEM상이다. 도 13의 위쪽 및 아래쪽에 관찰되는 밝은 영역은 산화질화 실리콘막이고, 도 13의 중앙 부근에 관찰되는 어두운 영역은 산화물이다. 또한, 상기 어두운 영역 중, 아래쪽에 제 1 산화물이 위치하고, 중앙에 제 2 산화물이 위치하고, 위쪽에 제 3 산화물이 위치한다. 도 13의 (A)에서는, 제 2 산화물에서 제 3 산화물에 걸쳐, 격자 배열이 정렬된 영역이 넓은 범위에 걸쳐 관찰되었다.
본 실시예는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
50: 막, 51: 막, 52: 산화막, 53: 영역, 54: 영역, 100: 용량 소자, 110: 도전체, 112: 도전체, 120: 도전체, 130: 절연체, 150: 절연체, 200: 트랜지스터, 200A: 트랜지스터, 205: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 218: 도전체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230b: 산화물, 230c: 산화물, 231: 영역, 231a: 영역, 231b: 영역, 234: 영역, 240: 도전체, 240a: 도전체, 240b: 도전체, 242: 도전체, 242a: 도전체, 242b: 도전체, 241: 절연체, 241a: 절연체, 241b: 절연체, 243: 영역, 243a: 영역, 243b: 영역, 244: 절연체, 245: 절연체, 246: 도전체, 250: 절연체, 254: 절연체, 260: 도전체, 260a: 도전체, 260b: 도전체, 274: 절연체, 276: 절연체, 280: 절연체, 281: 절연체, 283: 절연체, 300: 트랜지스터, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 400: 트랜지스터, 405: 도전체, 430c: 산화물, 431a: 산화물, 431b: 산화물, 432a: 산화물, 432b: 산화물, 440: 도전체, 440a: 도전체, 440b: 도전체, 442: 도전체, 442a: 도전체, 442b: 도전체, 450: 절연체, 460: 도전체, 460a: 도전체, 460b: 도전체, 1001: 배선, 1002: 배선, 1003: 배선, 1004: 배선, 1005: 배선, 1006: 배선, 1007: 배선, 1008: 배선, 1009: 배선, 1010: 배선

Claims (6)

  1. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극의 측면에 접하는 제1 절연체;
    상기 게이트 전극의 상면 및 상기 제1 절연체의 상면에 접하는 제2 절연체;
    상기 제2 절연체 위의 제1 산화물; 및
    상기 제1 산화물 위에 있고 상기 제1 산화물과 접하는 제2 산화물
    을 포함하고,
    상기 제1 산화물 및 상기 제2 산화물 각각은 상기 제2 절연체를 개재(介在)하여 상기 게이트 전극과 중첩되는 영역을 포함하고,
    상기 게이트 전극의 상면에서의 거칠기 곡선(roughness curve)의 최대 높이(Rz)가 6.0nm 이하이고,
    상기 제2 산화물의 상기 영역은 결정들을 포함하고,
    상기 결정들의 c축은 상기 게이트 전극의 상면의 법선 방향으로 배향되는, 반도체 장치.
  2. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극의 측면에 접하는 제1 절연체;
    상기 게이트 전극의 상면 및 상기 제1 절연체의 상면에 접하는 제2 절연체;
    상기 제2 절연체 위의 제1 산화물; 및
    상기 제1 산화물 위에 있고 상기 제1 산화물과 접하는 제2 산화물
    을 포함하고,
    상기 제1 산화물 및 상기 제2 산화물 각각은 상기 제2 절연체를 개재(介在)하여 상기 게이트 전극과 중첩되는 영역을 포함하고,
    상기 게이트 전극의 상면에서의 거칠기 곡선 요소의 평균 길이(RSm)가 60nm 이상이고,
    상기 제2 산화물의 상기 영역은 결정들을 포함하고,
    상기 결정들의 c축은 상기 게이트 전극의 상면의 법선 방향으로 배향되는, 반도체 장치.
  3. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극의 측면에 접하는 제1 절연체;
    상기 게이트 전극의 상면 및 상기 제1 절연체의 상면에 접하는 제2 절연체;
    상기 제2 절연체 위의 제1 산화물; 및
    상기 제1 산화물 위에 있고 상기 제1 산화물과 접하는 제2 산화물
    을 포함하고,
    상기 제1 산화물 및 상기 제2 산화물 각각은 상기 제2 절연체를 개재(介在)하여 상기 게이트 전극과 중첩되는 영역을 포함하고,
    상기 게이트 전극의 상면에서의 거칠기 곡선의 산술 평균 높이(Ra)가 0.5nm 이하이고,
    상기 제2 산화물의 상기 영역은 결정들을 포함하고,
    상기 결정들의 c축은 상기 게이트 전극의 상면의 법선 방향으로 배향되는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 산화물 및 상기 제2 산화물 각각은 인듐(In), 아연(Zn) 및 산소를 포함하는, 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 결정들 내에서 복수의 나노 결정들이 연결되고,
    상기 영역 내에서 상기 복수의 연결된 나노 결정들의 구조 전체가 주기적인 원자 배열을 갖는, 반도체 장치.
  6. 제5항에 있어서, 상기 영역의 크기는 30nm인, 반도체 장치.
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