CN111448669A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

Info

Publication number
CN111448669A
CN111448669A CN201880079057.1A CN201880079057A CN111448669A CN 111448669 A CN111448669 A CN 111448669A CN 201880079057 A CN201880079057 A CN 201880079057A CN 111448669 A CN111448669 A CN 111448669A
Authority
CN
China
Prior art keywords
oxide
insulator
transistor
conductor
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880079057.1A
Other languages
English (en)
Inventor
山崎舜平
泽井宽美
德丸亮
竹内敏彦
村川努
永松翔
森若智昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN111448669A publication Critical patent/CN111448669A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一种具有良好的电特性的半导体装置。半导体装置包括导电体、与导电体的侧面接触的第一绝缘体、与导电体的顶面及第一绝缘体的顶面接触的第二绝缘体以及第二绝缘体上的氧化物，氧化物具有隔着第二绝缘体与导电体重叠的区域，导电体的顶面的粗糙度曲线的最大高度(Rz)为6.0nm以下，区域包含结晶，结晶的c轴取向于导电体的顶面的法线方向。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明的一个方式涉及一种半导体装置及半导体装置的制造方法。此外，本发明的一个方式涉及一种半导体晶片、模块以及电子设备。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、成像装置及电子设备等有时包括半导体装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
背景技术
作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知。另外，作为其他材料，氧化物半导体受到关注。作为氧化物半导体，例如，已知除了如氧化铟、氧化锌等单元金属氧化物之外还有多元金属氧化物。在多元金属氧化物中，有关In-Ga-Zn氧化物(以下也称为IGZO)的研究尤为火热。
通过对IGZO的研究，在氧化物半导体中，发现了既不是单晶也不是非晶的CAAC(c-axis aligned crystalline)结构及nc(nanocrystalline)结构(参照非专利文献1至非专利文献3)。非专利文献1及非专利文献2中公开了一种使用具有CAAC结构的氧化物半导体制造晶体管的技术。再者，非专利文献4及非专利文献5中公开了一种比CAAC结构及nc结构的结晶性更低的氧化物半导体中也具有微小的结晶。
将IGZO用于活性层的晶体管具有极低的关态电流(参照非专利文献6)，已知有利用了该特性的LSI及显示器(参照非专利文献7及非专利文献8)。
[先行技术文献]
[非专利文献]
[非专利文献1]S.Yamazaki et al.,“SID Symposium Digest of TechnicalPapers”,2012,volume 43,issue 1,p.183-186
[非专利文献2]S.Yamazaki et al.,“Japanese Journal of Applied Physics”,2014,volume 53,Number 4S,p.04ED18-1-04ED18-10
[非专利文献3]S.Ito et al.,“The Proceedings of AM-FPD’13Digest ofTechnical Papers”,2013,p.151-154
[非专利文献4]S.Yamazaki et al.,“ECS Journal of Solid State Science andTechnology”,2014,volume 3,issue 9,p.Q3012-Q3022
[非专利文献5]S.Yamazaki,“ECS Transactions”,2014,volume 64,issue 10,p.155-164
[非专利文献6]K.Kato et al.,“Japanese Journal of Applied Physics”,2012,volume 51,p.021201-1-021201-7
[非专利文献7]S.Matsuda et al.,“2015Symposium on VLSI Technology Digest ofTechnical Papers”,2015,p.T216-T217
[非专利文献8]S.Amano et al.,“SID Symposium Digest of Technical Papers”,2010,volume 41,issue 1,p.626-629
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种通态电流大的半导体装置。另外，本发明的一个方式的目的之一是提供一种具有高频率特性的半导体装置。另外，本发明的一个方式的目的之一是提供一种可靠性良好的半导体装置。另外，本发明的一个方式的目的之一是提供一种能够进行微型化或高集成化的半导体装置。另外，本发明的一个方式的目的之一是提供一种具有良好的电特性的半导体装置。另外，本发明的一个方式的目的之一是提供一种生産率高的半导体装置。
另外，本发明的一个方式的目的之一是提供一种能够长期间保持数据的半导体装置。另外，本发明的一个方式的目的之一是提供一种信息的写入速度快的半导体装置。另外，本发明的一个方式的目的之一是提供一种设计自由度高的半导体装置。另外，本发明的一个方式的目的之一是提供一种能够抑制功耗的半导体装置。另外，本发明的一个方式的目的之一是提供一种新颖的半导体装置。
注意，上述目的的记载不妨碍其他目的的存在。此外，本发明的一个方式并不需要实现所有上述目的。另外，这些目的之外的目的根据说明书、附图、权利要求书等的记载来看是自然明了的，可以从说明书、附图、权利要求书等的记载得出上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种半导体装置，包括导电体、与导电体的侧面接触的第一绝缘体、与导电体的顶面及第一绝缘体的顶面接触的第二绝缘体以及第二绝缘体上的氧化物，氧化物具有隔着第二绝缘体与导电体重叠的区域，导电体的顶面的粗糙度曲线的最大高度(Rz)为6.0nm以下，区域包含结晶，结晶的c轴取向于导电体的顶面的法线方向。
在上述半导体装置中，导电体的顶面的粗糙度曲线要素的平均长度(RSm)优选小于60nm。
本发明的另一个方式是一种半导体装置，包括导电体、与导电体的侧面接触的第一绝缘体、与导电体的顶面及第一绝缘体的顶面接触的第二绝缘体以及第二绝缘体上的氧化物，氧化物具有隔着第二绝缘体与导电体重叠的区域，导电体的顶面的粗糙度曲线要素的平均长度(RSm)为60nm以上，区域包含结晶，结晶的c轴取向于导电体的顶面的法线方向。
在上述半导体装置中，导电体的顶面的粗糙度曲线的最大高度(Rz)优选大于6.0nm。
本发明的另一个方式是一种半导体装置，包括导电体、与导电体的侧面接触的第一绝缘体、与导电体的顶面及第一绝缘体的顶面接触的第二绝缘体以及第二绝缘体上的氧化物，氧化物具有隔着第二绝缘体与导电体重叠的区域，导电体的顶面的粗糙度曲线的算术平均高度(Ra)为0.5nm以下，区域包含结晶，结晶的c轴取向于导电体的顶面的法线方向。
在上述半导体装置中，氧化物优选包含铟(In)、元素M(M为铝(Al)、镓(Ga)、钇(Y)或锡(Sn))、锌(Zn)及氧。
发明效果
通过本发明的一个方式，可以提供一种通态电流大的半导体装置。另外，通过本发明的一个方式，可以提供一种具有高频率特性的半导体装置。另外，通过本发明的一个方式，可以提供一种可靠性良好的半导体装置。另外，通过本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。另外，通过本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。另外，通过本发明的一个方式，可以提供一种生产率高的半导体装置。
另外，可以提供一种能够长期间保持数据的半导体装置。另外，可以提供一种信息的写入速度快的半导体装置。另外，可以提供一种设计自由度高的半导体装置。另外，可以提供一种能够抑制功耗的半导体装置。另外，可以提供一种新颖的半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。另外，这些效果之外的效果根据说明书、附图、权利要求书等的记载来看是自然明了的，可以从说明书、附图、权利要求书等的记载得出上述以外的效果。
附图简要说明
[图1]说明根据本发明的一个方式的膜的形状的图。
[图2]根据本发明的一个方式的半导体装置的顶面图及截面图。
[图3]根据本发明的一个方式的半导体装置的截面图。
[图4]根据本发明的一个方式的半导体装置的截面图。
[图5]示出根据本发明的一个方式的半导体装置的结构例子的顶面图及截面图。
[图6]示出根据本发明的一个方式的存储装置的结构的截面图。
[图7]示出根据本发明的一个方式的存储装置的结构的截面图。
[图8]示出根据本发明的一个方式的存储装置的结构例子的方框图。
[图9]示出根据本发明的一个方式的存储装置的结构例子的电路图。
[图10]根据本发明的一个方式的半导体装置的示意图。
[图11]根据本发明的一个方式的存储装置的示意图。
[图12]示出根据本发明的一个方式的电子设备的图。
[图13]样品A1至样品A3的截面的高分辨率TEM图像。
实施发明的方式
下面，参照附图对实施方式进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不一定限定于上述尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等非意图性地被减薄，但是为了便于理解有时不反映到附图。另外，在附图中，有时在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
另外，尤其在俯视图(也称为平面图)或立体图等中，为了便于对发明的理解，有时省略部分构成要素的记载。另外，有时省略部分隐藏线等的记载。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
在本说明书等中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，可以根据情况适当地更换。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，意味着如下情况：X与Y电连接；X与Y在功能上连接；X与Y直接连接。因此，不局限于规定的连接关系(例如，附图或文中所示的连接关系等)，附图或文中所示的连接关系以外的连接关系也包含于附图或文中所公开的内容中。
这里，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜及层等)。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时相互调换。因此，在本说明书等中，有时源极和漏极可以相互调换。
另外，在本说明书中，根据晶体管的结构，有时形成沟道的区域中的实际上的沟道宽度(以下，也称为“实效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，也称为“外观上的沟道宽度”)不同。例如，在栅电极覆盖半导体的侧面的情况下，有时因为实效沟道宽度大于外观上的沟道宽度，所以不能忽略其影响。例如，在微型且栅电极覆盖半导体的侧面的晶体管中，有时形成在半导体的侧面的沟道形成区域的比例增高。在此情况下，实效沟道宽度大于外观上的沟道宽度。
在此情况下，有时难以通过实测估计实效沟道宽度。例如，要从设计值估算出实效沟道宽度，需要假定半导体的形状是已知的。因此，当半导体的形状不清楚时，难以准确地测量实效沟道宽度。
在本说明书中，在简单地描述为“沟道宽度”时，有时是指外观上的沟道宽度。或者，在本说明书中，在简单地描述为“沟道宽度”时，有时是指实效沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、实效沟道宽度、外观上的沟道宽度、围绕沟道宽度等的值。
注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度小于0.1原子％的元素可以说是杂质。有时由于包含杂质，例如造成半导体的缺陷态密度变高，结晶性降低等。当半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属等。例如，有氢、锂、钠、硅、硼、磷、碳、氮等。在半导体是氧化物半导体的情况下，有时水也作为杂质起作用。另外，在半导体是氧化物半导体时，有时例如由于杂质的进入导致氧空位的产生。此外，在半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
注意，在本说明书等中，氧氮化硅是指氧含量大于氮含量的膜。另外，氮氧化硅是指氮含量大于氧含量的膜。
另外，在本说明书等中，可以将“绝缘体”换称为“绝缘膜”或“绝缘层”。另外，可以将“导电体”换称为“导电膜”或“导电层”。另外，可以将“半导体”换称为“半导体膜”或“半导体层”。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
注意，在本说明书中，阻挡膜是指具有抑制水、氢等杂质及氧的透过的功能的膜，在该阻挡膜具有导电性的情况下，有时被称为导电阻挡膜。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的半导体层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，可以将OS晶体管称为包含氧化物或氧化物半导体的晶体管。
注意，在本说明书等中，常关闭是指：在不对栅极施加电位或者对栅极施加接地电位时流过晶体管的每沟道宽度1μm的漏极电流在室温下为1×10-20A以下，在85℃下为1×10-18A以下，或在125℃下为1×10-16A以下。
(实施方式1)
在本实施方式中，说明根据本发明的一个方式的以金属氧化物为代表的膜。注意，在本说明书中，当根据本发明的一个方式的膜被用作半导体时，可以将该膜用于晶体管的形成沟道的区域(以下，也称为沟道形成区域)。以下，参照图1说明根据本发明的一个方式的膜。
晶体管的沟道形成区域优选使用被用作氧化物半导体的金属氧化物(以下也称为氧化物半导体)。由于将金属氧化物用于沟道形成区域的晶体管在非导通状态下的泄漏电流极小，所以可以提供一种低功耗的半导体装置。此外，金属氧化物可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管。
在将金属氧化物用于晶体管的沟道形成区域时，优选使用结晶性高的金属氧化物。通过将结晶性高的金属氧化物用于晶体管的沟道形成区域，可以提高该晶体管的稳定性或可靠性。作为结晶性高的金属氧化物，例如有CAAC-OS(c-axis aligned crystallineoxide semiconductor)。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结，并且其结晶结构具有畸变。在此，纳米晶例如是指：1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域中的原子排列具有周期性的较小的结晶。CAAC-OS中的纳米晶是具有层状结构的结晶，在平行于纳米晶的c轴的面的TEM图像中，观察到在c轴方向上交替地出现明亮的条纹和昏暗的条纹的图像(也称为晶格条纹)。注意，畸变是指在连接多个纳米晶的区域中的整齐晶格排列的区域与整齐其他晶格排列的区域之间晶格排列的方向变化的区域。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界。
通过减小上述畸变，多个纳米晶连结的区域中的原子排列有时也具有周期性。在本说明书中，将多个纳米晶连结的结构整体中的原子排列具有周期性的区域称为区域A。注意，区域A的最小尺寸为纳米晶的尺寸。例如，该区域A的尺寸有时为30nm。通过使该区域A的尺寸增大，可以减小金属氧化物所具有的畸变。畸变减小了的金属氧化物的物理上的性质变稳定。因此，金属氧化物具有高耐热性及高可靠性。因此，可以提高使用金属氧化物的晶体管的稳定性或可靠性。
注意，在CAAC-OS中，在多个区域A连结的区域或纳米晶与区域A连结的区域中也难以确认到明确的晶界。
为了使上述区域A的尺寸增大，需要提高金属氧化物的结晶性。作为提高金属氧化物的结晶性的方法，例如可以提高形成金属氧化物膜时的衬底温度或者增大氧气体的流量等。然而，当提高衬底温度或增大氧气体的流量时，金属氧化物具有多晶结构而使形成晶界的可能性变高。此外，金属氧化物的结晶性容易受到位于该金属氧化物的下层的膜的平坦性的影响。
于是，优选提高位于金属氧化物的下方的膜的平坦性。通过提高该膜的平坦性，可以使该膜的顶面的法线方向在大范围内大致一致。因此，通过金属氧化物中的纳米晶的c轴取向于该法线方向，纳米晶彼此容易连结，由此可以形成具有尺寸较大的区域A且畸变得到减小的金属氧化物。注意，法线方向是指：在纳米晶与该膜重叠的区域中的该膜的相对于顶面的法线向量的平均方向。另外，“纳米晶的c轴取向于法线方向”是指纳米晶的c轴与法线方向所形成的角度为-15度以上且15度以下的情况。
注意，在将金属氧化物用于沟道形成区域的晶体管中，金属氧化物的被形成面有时为被用作栅极绝缘体或层间膜的绝缘膜的顶面，该绝缘膜的被形成面有时为被用作栅电极或布线的导电膜的顶面。作为该导电膜，例如可以举出钨膜、氮化钛膜及氮化钽膜等。该导电膜利用溅射法等形成。溅射法是沉积从靶材释放的粒子的成膜方法。由此，有时该导电膜的平坦性较低。
此外，作为上述绝缘膜，例如可以举出氧氮化硅膜、氧化铝膜及氧化铪膜等。上述绝缘膜利用CVD法、ALD法等形成。CVD法及ALD法是利用被处理物的表面的反应形成膜的成膜方法。由此，上述绝缘膜的平坦性容易受到作为上述绝缘膜的被形成面的导电膜的平坦性的影响。
因此，当位于金属氧化物的下方的膜具有导电膜和导电膜上的绝缘膜的叠层结构时，优选提高位于下方的膜的平坦性。就是说，为了提高金属氧化物的被形成面的平坦性，优选提高位于金属氧化物的下方的导电膜的平坦性。通过提高该导电膜的平坦性，可以提高金属氧化物的结晶性。
以下，说明金属氧化物所具有的区域A的尺寸与位于该金属氧化物的下方的膜的平坦性之间的关系。在此，示出位于该金属氧化物的下方的膜为两层的情况。
图1A至图1D是金属氧化物和位于该金属氧化物的下方的膜的示意图。在图1A至图1D中，膜50上形成有膜51，膜51上形成有氧化膜52。另外，氧化膜52具有多个区域53。在图1A至图1D中，例如，膜50被用作导电体，膜51被用作绝缘体，氧化膜52是金属氧化物，区域53是区域A。注意，膜50及膜51也可以各自具有叠层结构。
在此，说明氧化膜52所具有的区域53。图1E是氧化膜52所具有的区域53的示意图。区域53的原子排列具有周期性。尤其是，在氧化膜52为In-M-Zn氧化物时，区域53具有层叠有包含铟及氧的层(以下，称为In层)和包含元素M、锌及氧的层(以下，称为(M，Zn)层)的层状的结晶结构(也称为层状结构)。此外，各层的法线方向为c轴，各层所形成的面为a-b面。
区域53的a-b面方向的尺寸根据氧化膜52的成膜条件或位于氧化膜52的下方的膜的平坦性而有可能为30nm。注意，在图1中，区域53的c轴方向的尺寸与氧化膜52的厚度相等，但是不局限于此。区域53至少形成在晶体管的沟道形成区域中即可。因此，区域53的c轴方向的尺寸也可以大于纳米晶的c轴方向的最小尺寸(例如，0.7nm)且小于氧化膜52的厚度。
首先，说明对膜的平坦性进行评价的方法。作为对膜的平坦性进行评价的方法，例如可以举出取得膜的粗糙度曲线来算出粗糙度曲线参数的方法。这里，粗糙度曲线是从截面曲线遮断长波长成分来得到的轮廓曲线。从粗糙度曲线取得粗糙度曲线参数。注意，作为粗糙度曲线参数，有粗糙度曲线的算术平均高度(Ra)、粗糙度曲线要素平均长度(RSm)及粗糙度曲线的最大高度(Rz)等。例如，粗糙度曲线参数可以利用原子力显微镜(AFM：AtomicForce Microscope)来进行评价。
粗糙度曲线的算术平均高度(Ra)为相对于基准长度的纵坐标值Z(X)的绝对值的平均。粗糙度曲线的算术平均高度(Ra)越小，膜的平坦性越高。注意，纵坐标值Z(X)为任意位置X的粗糙度曲线的高度。
此外，粗糙度曲线要素的平均长度(RSm)为相对于基准长度的轮廓曲线要素的长度(Xs)的平均。粗糙度曲线要素的平均长度(RSm)越大，膜的平坦性越高。
此外，粗糙度曲线最大高度(Rz)为相对于基准长度的轮廓曲线最大峰高度Zp与最大谷深度Zv之和。粗糙度曲线的最大高度(Rz)越小，膜的平坦性越高。注意，有时将粗糙度曲线的最大高度(Rz)称为P-V值(Peak-to-Valley Roughness)。
关于上述粗糙度曲线参数，参照JIS B 0601-2001(ISO 4287-1997)，但是不局限于此。例如，通过对TEM图像进行图像分析，可以评价粗糙度曲线参数。在利用TEM图像的图像分析的评价方法中，例如，将在TEM图像中观察到的对比度设定为层与层的界面，该界面的形状被假设为位于该界面的下侧的层的粗糙度曲线。并且，从被假设的粗糙度曲线算出相当于粗糙度曲线参数的参数。注意，基准长度既可以为在TEM图像中观察到的膜50的顶面的长度，又可以为膜50与氧化膜52重叠的区域的长度。在利用该评价方法时，粗糙度曲线的最大高度(Rz)也可以为在该评价方法中被假设的粗糙度曲线的最大峰高度与最大谷深度之和。此外，粗糙度曲线要素的平均长度(RSm)也可以为在该评价方法中被假设的粗糙度曲线的峰与相邻的峰之间的长度的平均、或者谷与相邻的谷之间的长度的平均。
注意，在位于氧化膜52的下方的膜被用作晶体管的布线时，该膜的形状的短边方向的长度有时短于基准长度。此时，通过使基准长度的方向为该膜的形状的长边方向，可以算出粗糙度曲线参数。
如上所述，优选氧化膜52所具有的区域53的尺寸较大。
图1A示出膜50为平坦时的示意图。在膜50为平坦时，膜51的平坦性变高，氧化膜52的平坦性也容易变高。此时，可以在氧化膜52中形成其尺寸很大的区域53。并且，不同的区域53在a-b面方向上彼此连结。
为了使区域53的尺寸增大，位于氧化膜52的下方的膜50的粗糙度曲线要素的平均长度(RSm)优选大。例如，膜50的粗糙度曲线要素的平均长度(RSm)优选为60nm以上，更优选为80nm以上。
图1B是膜50的粗糙度曲线要素的平均长度(RSm)较大时的示意图。例如，当膜50的粗糙度曲线要素的平均长度(RSm)为60nm以上时，膜50及膜51的膜顶面中的凸部与凹部之间的长度(RSm的大约一半的长度)为30nm以上的区域的比率增高。该区域的相对于膜顶面的法线方向大致一致。因此，在该区域的膜顶面为氧化膜52的被形成面时，纳米晶容易以较小的畸变彼此连结，而可以在氧化膜52中形成大尺寸的区域53。
此外，为了使区域53的尺寸增大，位于氧化膜52的下方的膜50的粗糙度曲线的最大高度(Rz)或算术平均高度(Ra)优选小。例如，膜50的粗糙度曲线的最大高度(Rz)优选为10nm以下，更优选为6.0nm以下，进一步优选为4.0nm以下。另外，例如，膜50的粗糙度曲线的算术平均高度(Ra)优选为1.0nm以下，更优选为0.5nm以下，进一步优选为0.3nm以下。
图1C是膜50的粗糙度曲线的最大高度(Rz)较小时的示意图。通过减小膜50的粗糙度曲线的高度(Rz)或算术平均高度(Ra)，在膜51的膜顶面的凸部或凹部中，不同的纳米晶以较小的畸变连结，而可以在氧化膜52中形成大尺寸的区域53。
注意，在膜50的粗糙度曲线要素的平均长度(RSm)充分大时，即便膜50的粗糙度曲线的最大高度(Rz)或算术平均高度(Ra)较大，也可以形成大尺寸的区域53。例如，在膜50的粗糙度曲线要素的平均长度(RSm)为60nm以上时，膜50的粗糙度曲线的最大高度(Rz)也可以大于6.0nm，或者膜50的粗糙度曲线的算术平均高度(Ra)也可以大于0.5nm。
另外，在膜50的粗糙度曲线的高度(Rz)或算术平均高度(Ra)充分小时，即便膜50的粗糙度曲线要素的平均长度(RSm)较小，也可以形成大尺寸的区域53。例如，在膜50的粗糙度曲线的最大高度(Rz)为6.0nm以下或者膜50的粗糙度曲线的算术平均高度(Ra)为0.5nm以下时，膜50的粗糙度曲线要素的平均长度(RSm)也可以小于60nm。
图1D是膜50的粗糙度曲线要素的平均长度(RSm)较小且膜50的粗糙度曲线的最大高度(Rz)或算术平均高度(Ra)较大时的示意图。此时，可以推测膜51的相对于膜顶面的法线方向大致一致的区域变窄，区域53的尺寸也变小。再者，因为在膜51的膜顶面的凸部或凹部上的区域54的畸变变大，所以有可能不同的纳米晶不容易连结而其结晶性降低。
如上所述，当提高位于金属氧化物的下方的膜的平坦性时，纳米晶容易彼此连结，由此可以在金属氧化物中形成大尺寸的区域A。通过将该金属氧化物用于晶体管的沟道形成区域，可以提高晶体管的稳定性或可靠性。
注意，作为提高位于金属氧化物的下方的膜的平坦性的方法，优选进行CMP(Chemical Mechanical Polishing：化学机械抛光)处理或使用CMP处理的平滑化处理等。
本实施方式可以与其他的实施方式及实施例等所记载的结构适当地组合而实施。
(实施方式2)
下面说明包括根据本发明的一个方式的晶体管200的半导体装置的一个例子。
〈半导体装置的结构例子>
图2A、图2B及图2C是根据本发明的一个方式的晶体管200及晶体管200的周围的俯视图及截面图。
图2A是包括晶体管200的半导体装置的俯视图。图2B和图2C是该半导体装置的截面图。在此，图2B是由图2A中的点划线A1-A2示出的部分的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。图2C是由图2A中的点划线A3-A4示出的部分的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图。注意，为了明确起见，在图2A的俯视图中省略部分构成要素。
本发明的一个方式的半导体装置包括晶体管200及被用作层间膜的绝缘体281。另外，该半导体装置还包括与晶体管200电连接且被用作插头的导电体240(导电体240a及导电体240b)。另外，与被用作插头的导电体240的侧面接触地设置有绝缘体241(绝缘体241a及绝缘体241b)。
另外，以与形成在绝缘体254、绝缘体274、绝缘体280及绝缘体281中的开口的内壁接触的方式设置有绝缘体241，以与其侧面接触的方式设置有导电体240的第一导电体，其内侧设置有导电体240的第二导电体。在此，导电体240的顶面的高度与绝缘体281的顶面的高度可以大致相同。另外，示出晶体管200层叠有导电体240的第一导电体与导电体240的第二导电体的结构，但是本发明不局限于此。例如，导电体240也可以具有单层结构或者三层以上的叠层结构。另外，在结构体具有叠层结构的情况下，有时按形成顺序赋予序数以进行区別。
[晶体管200]
如图2所示，晶体管200包括配置在衬底(未图示)上的绝缘体214及绝缘体216、填埋于绝缘体214及绝缘体216中地配置的导电体205、配置在绝缘体216及导电体205上的绝缘体222、配置在绝缘体222上的绝缘体224、配置在绝缘体224上的氧化物230(氧化物230a、氧化物230b及氧化物230c)、配置在氧化物230c上的绝缘体250、配置在绝缘体250上的导电体260(导电体260a及导电体260b)、与氧化物230b的顶面的一部分接触的导电体242a及导电体242b、与绝缘体224的顶面的一部分、氧化物230a的侧面、氧化物230b的侧面、导电体242a的侧面、导电体242a的顶面、导电体242b的侧面及导电体242b的顶面接触地配置的绝缘体254、配置在绝缘体254上的绝缘体280以及配置在绝缘体280上的绝缘体274。导电体260包括导电体260a及导电体260b，包围导电体260b的底面及侧面地配置有导电体260a。在此，如图2B所示，导电体260的顶面以与绝缘体250的顶面及氧化物230c的顶面大致一致的方式配置。此外，绝缘体274与导电体260、氧化物230c及绝缘体250的每一个的顶面以及绝缘体241的侧面接触。
另外，绝缘体222、绝缘体254及绝缘体274优选具有抑制氢(例如，氢原子、氢分子等中的至少一个)的扩散的功能。此外，绝缘体222、绝缘体254及绝缘体274优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能。例如，绝缘体222、绝缘体254及绝缘体274的氧及氢中的一方或双方的透过性优选都比绝缘体224低。绝缘体222、绝缘体254及绝缘体274的氧及氢中的一方或双方的透过性优选都比绝缘体250低。绝缘体222、绝缘体254及绝缘体274的氧及氢中的一方或双方的透过性优选都比绝缘体280低。
如图2B、图2C所示，绝缘体254优选与导电体242a的顶面及侧面、导电体242b的顶面及侧面、氧化物230a及氧化物230b的侧面以及绝缘体224的顶面接触。通过由对氢具有阻挡性的绝缘体254覆盖绝缘体224及氧化物230，绝缘体280由绝缘体254与绝缘体224及氧化物230分开。由此，可以抑制从晶体管200的外部混入的氢等杂质，从而可以对晶体管200赋予良好的电特性及可靠性。
此外，氧化物230优选包括配置在绝缘体224上的氧化物230a、配置在氧化物230a上的氧化物230b以及配置在氧化物230b上且其至少一部分与氧化物230b的顶面接触的氧化物230c。
注意，在晶体管200中，在沟道形成区域及其附近层叠有氧化物230a、氧化物230b及氧化物230c的三层，但是本发明不局限于此。例如，可以设置氧化物230b的单层、氧化物230b与氧化物230a的两层结构、氧化物230b与氧化物230c的两层结构或者四层以上的叠层结构。
在此，导电体260被用作晶体管的栅电极，导电体242a及导电体242b被用作源电极或漏电极。晶体管200以被用作栅电极的导电体260填埋形成于绝缘体280等的开口的方式自对准地形成。通过如此形成导电体260，可以在导电体242a和导电体242b之间的区域中无需对准并确实地配置导电体260。
另外，如图2所示，导电体260优选包括导电体260a、配置在导电体260a上的导电体260b。另外，在晶体管200中，导电体260具有两层的叠层结构，但是本发明不局限于此。例如，导电体260也可以具有单层结构或三层以上的叠层结构。
此外，晶体管200优选包括配置在衬底(未图示)上的绝缘体214、配置在绝缘体214上的绝缘体216、以填埋于绝缘体214及绝缘体216中的方式配置的导电体205以及配置在绝缘体216及导电体205上的绝缘体222。再者，优选在绝缘体222上配置有绝缘体224。
另外，优选在晶体管200中将被用作氧化物半导体的金属氧化物(以下，有时称为氧化物半导体)用于包含沟道形成区域的氧化物230(氧化物230a、氧化物230b及氧化物230c)。
由于将氧化物半导体用于沟道形成区域的晶体管200在非导通状态下的泄漏电流(关态电流)极小，所以可以提供低功耗的半导体装置。此外，由于氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管200。
作为氧化物230优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。特别是，作为元素M可以使用铝、镓、钇或锡。此外，作为氧化物230也可以使用In-Ga氧化物、In-Zn氧化物。
此外，在使用氧化物半导体的晶体管中，如果氧化物半导体中的形成沟道的区域存在杂质及氧空位，电特性则容易变动，有时降低可靠性。另外，在氧化物半导体中的形成沟道的区域包含氧空位的情况下，晶体管趋于具有常开启特性。因此，优选为尽可能降低形成沟道的区域中的氧空位。例如，通过绝缘体250等对氧化物230供应氧，填充氧空位，即可。由此，抑制电特性的变动，从而可以提供具有稳定的电特性且可靠性得到提高的晶体管。
另外，在包含在以与氧化物230上接触的方式设置并被用作源电极或漏电极的导电体242(导电体242a及导电体242b)中的元素具有吸收氧化物230的氧的功能的情况下，可能在氧化物230和导电体242之间或氧化物230的表面附近部分地形成低电阻区域。在此情况下，在该低电阻区域中，进入氧空位的杂质(氢、氮、或金属元素等)被用作供体，载流子密度会增高。另外，下面有时将进入氧空位的氢称为VoH。
此外，图3A示出图2B所示的晶体管200的一部分的区域的放大图。如图3A所示，有时以与氧化物230b上接触的方式设置有导电体242，在氧化物230的与导电体242的界面及其附近作为低电阻区域形成有区域243(区域243a及区域243b)。氧化物230包括被用作晶体管200的沟道形成区域的区域234、包括区域243的一部分且被用作源区域或漏区域的区域231(区域231a及区域231b)。另外，在下面的图面中，有时即使在放大图等中没有示出区域243也形成有同样的区域243。
另外，虽然示出了在氧化物230b的导电体242附近，区域243a及区域243b以在深度方向上扩散的方式设置的例子，但是本发明不局限于此。区域243a及区域243b根据所需要的晶体管的电特性适当地形成，即可。在氧化物230中，有时难以明确地观察各区域的边界。在各区域中检测出的元素的浓度不仅限于按每区域分阶段地变化，也可以在各区域中逐渐地变化(也称为渐变(gradation))。
图3B是在绝缘体280和绝缘体274之间配置有绝缘体283的晶体管的一个例子，即是绝缘体274和绝缘体250不接触的结构。通过采用这种结构，有时绝缘体280等所包含的氢等杂质经过绝缘体283混入绝缘体250。有时混入绝缘体250的氢等杂质向沟道形成区域的氧化物230扩散并给晶体管的电特性及晶体管的可靠性带来负面影响。
此外，如图3A所示，作为本发明的一个方式的晶体管200具有绝缘体274和绝缘体250直接接触的结构。通过采用这种结构，可以抑制包含在绝缘体280等中的氢等杂质混入绝缘体250，从而可以抑制给上述电特性及可靠性带来的负面影响。
此外，在图3A中，以绝缘体224的底面为标准，与区域234重叠的区域中的导电体260的底面的高度优选比导电体242a及导电体242b的每一个的顶面的高度低。来自被用作栅电极的导电体260的电场能够作用于沟道形成区域整体而晶体管进行良好的工作，所以是优选的。在与区域234重叠的区域中的导电体260的底面的高度和导电体242a及导电体242b的每一个的顶面的高度之间的差异为T1时，T1为0nm以上且30nm以下，优选为0nm以上且15nm以下。
在此，图4示出图2C所示的晶体管200的一部分的区域的放大图。图4是晶体管200的沟道宽度方向上的沟道形成区域的放大图。
如图4所示，以绝缘体224的底面为标准，氧化物230a及氧化物230b和导电体260不重叠的区域中的导电体260的底面的高度优选比氧化物230b的底面的高度低。在氧化物230b和导电体260不重叠的区域中的导电体260的底面的高度和氧化物230b的底面的高度之间的差异为T2时，T2为0nm以上且100nm以下，优选为3nm以上且50nm以下，更优选为5nm以上且20nm以下。
如此，采用被用作栅电极的导电体260隔着氧化物230c及绝缘体250覆盖沟道形成区域的氧化物230b的侧面及顶面的结构，该结构容易使导电体260的电场作用于沟道形成区域的氧化物230b整体。因此，可以增大晶体管200的通态电流并提高频率特性。
如上所述，可以提供包括通态电流大的晶体管的半导体装置。另外，可以提供包括具有高频率特性的晶体管的半导体装置。另外，可以提供抑制电特性变动而实现具有稳定的电特性并提高了可靠性的半导体装置。另外，可以提供包括关态电流小的晶体管的半导体装置。
下面，说明包括根据本发明的一个方式的晶体管200的半导体装置的详细结构。
导电体205以与氧化物230及导电体260重叠的方式配置。另外，导电体205优选以填埋于绝缘体214及绝缘体216中的方式设置。
在此，导电体260有时被用作第一栅电极(也称为顶栅电极)。此外，导电体205有时被用作第二栅电极(也称为背栅电极)。在此情况下，通过独立地改变供应到导电体205的电位而不使其与供应到导电体260的电位联动，可以控制晶体管200的阈值电压(Vth)。尤其是，通过对导电体205供应负电位，可以使晶体管200的Vth更大且可以减小关态电流。因此，与不对导电体205施加负电位时相比，在对导电体205施加负电位的情况下，可以减小对导电体260供应的电位为0V时的漏极电流。
另外，如图2A所示，导电体205优选比氧化物230中的区域234大。尤其是，如图2C所示，导电体205优选延伸到与沟道宽度方向交叉的氧化物230中的区域234的端部的外侧的区域。就是说，优选在氧化物230的沟道宽度方向的侧面的外侧，导电体205和导电体260隔着绝缘体重叠。
通过具有上述结构，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕区域234的沟道形成区域。在本说明书中，将由第一栅电极及第二栅电极的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
此外，作为导电体205，优选使用以钨、铜或铝为主要成分的导电材料。在附图中，以单层示出导电体205，但是导电体205也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。
绝缘体214优选被用作抑制水或氢等杂质从衬底一侧进入晶体管200的阻挡绝缘膜。因此，作为绝缘体214优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
例如，优选的是，作为绝缘体214使用氮化硅等。由此，可以抑制水或氢等杂质从与绝缘体214相比更靠近衬底一侧扩散到晶体管200一侧。此外，可以抑制包含在绝缘体224等中的氧扩散到与绝缘体214相比更靠近衬底一侧。
此外，绝缘体216、绝缘体280及绝缘体281的介电常数优选比绝缘体214低。通过将介电常数低的材料作为层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体216、绝缘体280及绝缘体281，适当地使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅等。
绝缘体222及绝缘体224被用作栅极绝缘体。
在此，在与氧化物230接触的绝缘体224中，优选通过加热使氧脱离。在本说明书中，有时将通过加热脱离的氧称为过剩氧。例如，作为绝缘体224适当地使用氧化硅或氧氮化硅等，即可。通过以与氧化物230接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物230中的氧空位，从而可以提高晶体管200的可靠性。
具体而言，作为绝缘体224，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS(Thermal Desorption Spectroscopy：热脱附谱)分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为1.0×1019atoms/cm3以上，进一步优选为2.0×1019atoms/cm3以上，或者3.0×1020atoms/cm3以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
此外，如图2C所示，有时在绝缘体224中不与绝缘体254重叠并不与氧化物230b重叠的区域的厚度比其他区域的厚度薄。在绝缘体224中，不与绝缘体254重叠并不与氧化物230b重叠的区域优选具有足够使上述氧扩散的厚度。
绝缘体222优选被用作抑制水或氢等杂质从衬底一侧扩散到晶体管200的阻挡绝缘膜。例如，绝缘体222的氧透过性优选比绝缘体224低。通过由绝缘体222及绝缘体254围绕绝缘体224及氧化物230，可以抑制水或氢等杂质从外部侵入晶体管200。
再者，绝缘体222优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体222的氧透过性优选比绝缘体224低。通过使绝缘体222具有抑制氧或杂质的扩散的功能，可以减少氧化物230所具有的氧能够扩散到绝缘体216一侧，所以是优选的。此外，可以抑制导电体205与绝缘体224及氧化物230所具有的氧起反应。
绝缘体222作为绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体222时，绝缘体222被用作抑制氧从氧化物230释放或氢等杂质从晶体管200的周围部进入氧化物230的层。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆等。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
此外，作为绝缘体222，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba,Sr)TiO3(BST)等所谓的high-k材料的绝缘体。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
另外，绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料构成的叠层结构。
氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。当在氧化物230b下设置有氧化物230a时，可以抑制杂质从形成在氧化物230a下的结构物扩散到氧化物230b。当在氧化物230b上设置有氧化物230c时，可以抑制杂质从形成在氧化物230c的上方的结构物扩散到氧化物230b。
另外，氧化物230优选具有各金属原子的原子个数比互不相同的氧化物的叠层结构。具体而言，在用于氧化物230a的金属氧化物中，构成元素中的元素M的原子个数比优选大于用于氧化物230b的金属氧化物的构成元素中的元素M的原子个数比。另外，在用于氧化物230a的金属氧化物中，相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。另外，在用于氧化物230b的金属氧化物中，相对于元素M的In的原子个数比优选大于用于氧化物230a的金属氧化物中的相对于元素M的In的原子个数比。另外，氧化物230c可以使用可用于氧化物230a或氧化物230b的金属氧化物。
另外，氧化物230b优选具有结晶性。例如，优选使用下述CAAC-OS。CAAC-OS等的具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。因此，可以抑制源电极或漏电极从氧化物230b抽出氧。因此，即使进行热处理也可以减少从氧化物230b被抽出的氧，所以晶体管200对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。
优选的是，使氧化物230a及氧化物230c的导带底的能级高于氧化物230b的导带底的能级。换言之，氧化物230a及氧化物230c的电子亲和势优选小于氧化物230b的电子亲和势。
在此，在氧化物230a、氧化物230b及氧化物230c的接合部中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为氧化物230a、氧化物230b及氧化物230c的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物230a与氧化物230b的界面以及氧化物230b与氧化物230c的界面的混合层的缺陷态密度。
具体而言，作为氧化物230a使用In：Ga：Zn＝1：3：4[原子个数比]或1：1：0.5[原子个数比]的金属氧化物，即可。此外，作为氧化物230b使用In：Ga：Zn＝4：2：3[原子个数比]或3：1：2[原子个数比]的金属氧化物，即可。此外，作为氧化物230c使用In：Ga：Zn＝1：3：4[原子个数比]、In：Ga：Zn＝4：2：3[原子个数比]、Ga：Zn＝2：1[原子个数比]或Ga：Zn＝2：5[原子个数比]的金属氧化物，即可。此外，作为氧化物230c具有叠层结构的情况下的具体例子，可以举出In：Ga：Zn＝4：2：3[原子个数比]和Ga：Zn＝2：1[原子个数比]的叠层结构、In：Ga：Zn＝4：2：3[原子个数比]和Ga：Zn＝2：5[原子个数比]的叠层结构、In：Ga：Zn＝4：2：3[原子个数比]和氧化镓的叠层结构等。
此时，载流子的主要路径为氧化物230b。通过使氧化物230a及氧化物230c具有上述结构，可以降低氧化物230a与氧化物230b的界面及氧化物230b与氧化物230c的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，从而晶体管200可以得到高通态电流及高频率特性。另外，在氧化物230c具有叠层结构时，被期待降低上述氧化物230b和氧化物230c之间的界面的缺陷态密度的效果及抑制氧化物230c所具有的构成元素扩散到绝缘体250一侧的效果。更具体而言，在氧化物230c具有叠层结构时，因为使不包含In的氧化物位于叠层结构的上方，所以可以抑制会扩散到绝缘体250一侧的In。由于绝缘体250被用作栅极绝缘体，因此在In扩散在其中的情况下导致晶体管的特性不良。由此，通过使氧化物230c具有叠层结构，可以提供可靠性高的半导体装置。
作为氧化物230优选使用被用作氧化物半导体的金属氧化物。例如，作为成为区域234的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。通过采用这种晶体管，可以提供低功耗的半导体装置。
在氧化物230b上设置被用作源电极及漏电极的导电体242(导电体242a及导电体242b)。导电体242的厚度例如为1nm以上且50nm以下，优选为2nm以上且25nm以下，即可。
作为导电体242，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。
绝缘体254与绝缘体214等同样地优选被用作抑制水或氢等杂质从绝缘体280一侧混入晶体管200的阻挡绝缘膜。例如，绝缘体254的氢透过性优选比绝缘体224低。再者，如图2B、图2C所示，绝缘体254优选与导电体242a的顶面及侧面、导电体242b的顶面及侧面、氧化物230a及氧化物230b的侧面以及绝缘体224的顶面接触。通过采用这种结构，可以抑制绝缘体280所包含的氢侵入氧化物230的沟道形成区域。
再者，绝缘体254还具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体254的氧透过性优选比绝缘体224低。
绝缘体254优选通过溅射法形成。通过在包含氧的气氛下使用溅射法形成绝缘体254，可以对绝缘体224与绝缘体254接触的区域附近添加氧。由此，可以将氧从该区域通过绝缘体224供应到氧化物230中。在此，通过使绝缘体254具有抑制扩散到上方的氧的功能，可以防止氧从氧化物230扩散到绝缘体280。此外，通过使绝缘体222具有抑制扩散到下方的氧的功能，可以防止氧从氧化物230扩散到绝缘体216。如此，对氧化物230中的被用作沟道形成区域的区域234供应氧。由此，可以减少氧化物230的氧空位并抑制晶体管的常开启化。
此外，绝缘体254可以具有两层以上的多层结构。例如，作为绝缘体254，可以在包含氧的气氛下使用溅射法形成第一层，然后使用ALD法形成第二层，来形成两层结构。因为ALD法是覆盖性良好的成膜方法，所以可以防止因第一层的凹凸而产生断开等。
作为绝缘体254，例如可以形成包含铝及铪中的一个或多个的氧化物的绝缘体。注意，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。
绝缘体250被用作栅极绝缘体。绝缘体250优选与氧化物230c的顶面接触地配置。绝缘体250可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
与绝缘体224同样地，绝缘体250优选使用通过加热释放氧的绝缘体形成。通过作为绝缘体250以与氧化物230c的顶面接触的方式设置通过加热释放氧的绝缘体，可以高效地对氧化物230b的区域234供应氧。与绝缘体224同样，优选降低绝缘体250中的水或氢等杂质的浓度。绝缘体250的厚度优选为1nm以上且20nm以下。
另外，也可以在绝缘体250与导电体260之间设置金属氧化物。该金属氧化物优选抑制从绝缘体250扩散到导电体260的氧。通过设置抑制氧的扩散的金属氧化物，从绝缘体250扩散到导电体260的氧被抑制。换言之，可以抑制供应到氧化物230的氧量的减少。另外，可以抑制因绝缘体250中的氧所导致的导电体260的氧化。
另外，该金属氧化物有时被用作栅极绝缘体的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘体250的情况下，作为该金属氧化物优选使用作为相对介电常数高的high-k材料的金属氧化物。通过使栅极绝缘体具有绝缘体250与该金属氧化物的叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时施加的栅极电位。另外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。
具体而言，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。特别是，优选使用作为包含铝及铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。
作为导电体260a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
此外，当导电体260a具有抑制氧的扩散的功能时，可以抑制绝缘体250所包含的氧使导电体260b氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。
此外，由于导电体260还被用作布线，所以优选使用导电性高的导电体。例如，作为导电体260b，可以使用以钨、铜或铝为主要成分的导电材料。另外，导电体260b也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。
绝缘体280优选隔着绝缘体254设置在绝缘体224、氧化物230及导电体242上。例如，作为绝缘体280，优选具有氧化硅、氧氮化硅、氮氧化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。特别是，因为氧化硅、氧氮化硅、具有空孔的氧化硅等的材料容易形成包含通过加热脱离的氧的区域，所以是优选的。
另外，优选绝缘体280中的水或氢等杂质的浓度得到降低。此外，绝缘体280的顶面也可以被平坦化。
绝缘体274优选与绝缘体214等同样地被用作抑制水或氢等杂质从上方混入到绝缘体280的阻挡绝缘膜。作为绝缘体274，例如可以使用能够用于绝缘体214、绝缘体254等的绝缘体。
另外，优选在绝缘体274上设置被用作层间膜的绝缘体281。与绝缘体224等同样，优选绝缘体281中的水或氢等杂质的浓度得到降低。
另外，在形成于绝缘体281、绝缘体274、绝缘体280及绝缘体254中的开口中配置导电体240a及导电体240b。导电体240a及导电体240b以中间夹着导电体260的方式设置。另外，导电体240a及导电体240b的顶面的高度与绝缘体281的顶面可以位于同一平面上。
另外，以与形成在绝缘体281、绝缘体274、绝缘体280及绝缘体254中的开口的内壁接触的方式设置有绝缘体241a，以与其侧面接触的方式形成有导电体240a。导电体242a位于该开口的底部的至少一部分，导电体240a与导电体242a接触。同样，以与形成在绝缘体281、绝缘体274、绝缘体280及绝缘体254中的开口的内壁接触的方式设置有绝缘体241b，以与其侧面接触的方式形成有导电体240b。导电体242b位于该开口的底部的至少一部分，导电体240b与导电体242b接触。
导电体240a及导电体240b优选使用以钨、铜或铝为主要成分的导电材料。此外，导电体240a及导电体240b也可以具有叠层结构。
当作为导电体240采用叠层结构时，作为与氧化物230a、氧化物230b、导电体242、绝缘体254、绝缘体280、绝缘体274及绝缘体281等接触的导电体优选使用具有抑制水或氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。可以以单层或叠层使用具有抑制水或氢等杂质的透过的功能的导电材料。通过使用该导电材料，可以防止添加到绝缘体280的氧被吸收到导电体240a及导电体240b。此外，可以防止水或氢等杂质从绝缘体281的上方的层经过导电体240a及导电体240b混入氧化物230。
作为绝缘体241a及绝缘体241b，例如使用能够用于绝缘体254等的绝缘体，即可。因为绝缘体241a及绝缘体241b与绝缘体254接触地设置，所以可以抑制从绝缘体280等水或氢等杂质经过导电体240a及导电体240b混入氧化物230。此外，可以防止绝缘体280所包含的氧被导电体240a及导电体240b吸收。
虽然未图示，但是可以以与导电体240a的顶面及导电体240b的顶面接触的方式配置被用作布线的导电体。被用作布线的导电体优选使用以钨、铜或铝为主要成分的导电材料。另外，该导电体可以具有叠层结构，例如，可以具有钛、氮化钛与上述导电材料的叠层结构。另外，该导电体可以填埋于绝缘体的开口中。
<半导体装置的构成材料>
以下，说明可用于半导体装置的构成材料。
《衬底》
作为形成晶体管200的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。另外，作为半导体衬底，例如可以举出由硅或锗等构成的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。再者，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如有SOI(Silicon On Insulator；绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
《绝缘体》
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。
例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现晶体管工作时的低电压化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
此外，作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
另外，作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
此外，通过由具有抑制氢等杂质及氧的透过的功能的绝缘体(绝缘体214、绝缘体222、绝缘体254及绝缘体274等)围绕使用氧化物半导体的晶体管，可以使晶体管的电特性稳定。作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以以单层或叠层使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮化铝、氮化铝钛、氮化钛、氮氧化硅或氮化硅等金属氮化物。
此外，被用作栅极绝缘体的绝缘体优选为具有包含通过加热脱离的氧的区域的绝缘体。例如，通过采用将具有包含通过加热脱离的氧的区域的氧化硅或者氧氮化硅接触于氧化物230的结构，可以填补氧化物230所包含的氧空位。
《导电体》
作为导电体，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
另外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将氧化物用于晶体管的沟道形成区域的情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅电极的导电体，优选使用含有包含在形成沟道的金属氧化物中的金属元素及氧的导电材料。此外，也可以使用含有上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。此外，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。此外，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外方的绝缘体等进入的氢。
《金属氧化物》
作为氧化物230，优选使用被用作氧化物半导体的金属氧化物。以下，将说明可用于根据本发明的氧化物230的金属氧化物。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。另外，除此之外，优选还包含铝、镓、钇或锡等。或者，也可以包含硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。
在此，考虑金属氧化物是包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
注意，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
[金属氧化物的结构]
氧化物半导体(金属氧化物)被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS、多晶氧化物半导体、nc-OS(nanocrystalline oxidesemiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形、七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(也称为grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
此外，CAAC-OS趋向于具有层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M,Zn)层)的层状结晶结构(也称为层状结构)。另外，铟和元素M彼此可以取代，在用铟取代(M,Zn)层中的元素M的情况下，也可以将该层表示为(In,M,Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In,M)层。
CAAC-OS是结晶性高的金属氧化物。另一方面，在CAAC-OS中不容易观察明确的晶界，因此可以说不容易发生起因于晶界的电子迁移率的下降。此外，金属氧化物的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的金属氧化物。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，包含CAAC-OS的金属氧化物具有高耐热性及高可靠性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
另外，在包含铟、镓和锌的金属氧化物的一种的铟-镓-锌氧化物(以下，IGZO)是上述纳米晶时可能具有稳定的结构。尤其是，IGZO有在大气中不容易进行晶体生长的倾向，所以与在IGZO是大结晶(在此，几mm的结晶或者几cm的结晶)时相比在IGZO是小结晶(例如，上述纳米结晶)时可能在结构上稳定。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的金属氧化物。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体(金属氧化物)具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
[杂质]
在此，说明金属氧化物中的各杂质的影响。
另外，当金属氧化物包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，作为沟道形成区域使用包含碱金属或碱土金属的金属氧化物的晶体管容易具有常开启特性。由此，优选减少金属氧化物中的碱金属或碱土金属的浓度。具体而言，使通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的金属氧化物中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的金属氧化物的晶体管容易具有常开启特性。
由此，优选尽可能减少金属氧化物中的氢。具体而言，在金属氧化物中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。通过将杂质被充分降低的金属氧化物用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
作为用于晶体管的半导体的金属氧化物，优选使用结晶性高的薄膜。通过使用该薄膜可以提高晶体管的稳定性或可靠性。作为该薄膜，例如，可以举出单晶金属氧化物薄膜或多晶金属氧化物薄膜。但是，在衬底上形成单晶金属氧化物薄膜或多晶金属氧化物薄膜需要进行高温或激光加热的工序。因此，制造工序的成本变高且处理量下降。
非专利文献1及非专利文献2中报告了2009年发现了具有CAAC结构的In-Ga-Zn氧化物(也称为CAAC-IGZO)。在非专利文献1及非专利文献2中，报告了CAAC-IGZO具有c轴取向性、晶界不明确、可以低温形成在衬底上。另外，还报告了使用CAAC-IGZO的晶体管具有优良的电特性及可靠性。
另外，2013年发现了具有nc结构的In-Ga-Zn氧化物(称为nc-IGZO)(参照非专利文献3)。在此报告了nc-IGZO在微小的区域(例如，1nm以上且3nm以下的区域)中的原子排列具有周期性，在不同区域间观察不到结晶取向的规律性。
非专利文献4及非专利文献5示出分别对上述CAAC-IGZO、nc-IGZO及结晶性低的IGZO的薄膜照射电子束时的平均结晶尺寸的推移。在结晶性低的IGZO薄膜中，在对其照射电子束之前就能够观察到1nm左右的结晶性IGZO。因此，在此报告了在IGZO中没能确认到完全的非晶结构(completely amorphous structure)的存在。再者，公开了与结晶性低的IGZO薄膜相比CAAC-IGZO薄膜及nc-IGZO薄膜的相对于电子束照射的稳定性较高。因此，作为晶体管的半导体优选使用CAAC-IGZO薄膜或nc-IGZO薄膜。
非专利文献6公开了使用金属氧化物的晶体管在非导通状态下的泄漏电流极低，具体而言，晶体管的每沟道宽度1μm的关态电流为yA/μm(10-24A/μm)等级(order)。例如，已公开了一种应用了使用金属氧化物的晶体管的泄漏电流低这一特性的低功耗CPU等(参照非专利文献7)。
另外，还有利用使用金属氧化物的晶体管的泄漏电流低这一特性将该晶体管应用于显示装置的报告(参照非专利文献8)。在显示装置中，显示图像在1秒间被切换数十次。每1秒钟的图像切换次数被称为刷新频率。另外，刷新频率有时被称为驱动频率。这样的人眼难以识别的高速画面切换被认为是导致眼睛疲劳的原因。于是，提出了降低显示装置的刷新频率以减少图像改写次数的技术。另外，刷新频率得到降低的驱动可以降低显示装置的功耗。将该驱动方法称为空转停止(IDS)驱动。
CAAC结构及nc结构的发现有助于使用CAAC结构或具有nc结构的金属氧化物的晶体管的电特性及可靠性的提高、制造工序的成本的降低以及处理量的提高。另外，已进行利用上述晶体管的泄漏电流低这一特性将该晶体管应用于显示装置及LSI的研究。
<半导体装置的变形例子>
虽然在图2中说明包括以被用作源电极或漏电极的导电体242与氧化物230接触的方式形成的晶体管200的半导体装置的结构例子，但是半导体装置的结构不局限于此。下面，参照图5说明包括根据本发明的一个方式的晶体管200A的半导体装置的一个例子。
图5A是包括晶体管200A的半导体装置的俯视图。图5B和图5C是该半导体装置的截面图。在此，图5B是由图5A中的点划线A1-A2示出的部分的截面图，该截面图相当于晶体管200A的沟道长度方向上的截面图。图5C是由图5A中的点划线A3-A4示出的部分的截面图，该截面图相当于晶体管200A的沟道宽度方向上的截面图。注意，为了明确起见，在图5A的俯视图中省略部分构成要素。
注意，在图5所示的半导体装置中，对与<半导体装置的结构例子>所示的半导体装置的构成要素具有相同功能的构成要素附加相同附图标记。
下面，参照图5说明半导体装置的结构。注意，作为本节中的半导体装置的构成材料，可以使用在〈半导体装置的结构例子>中详细说明的材料。
图5所示的半导体装置中的晶体管200A是〈半导体装置的结构例子>所示的半导体装置中的晶体管200的变形例子。由此，为了防止重复说明，主要对与〈半导体装置的结构例子>所示的晶体管200的不同之处进行说明。
图5所示的晶体管200A与〈半导体装置的结构例子>所示的晶体管200的不同之处是不包括导电体242及绝缘体254而包括绝缘体244及绝缘体245。通过在图5所示的晶体管200A中不设置导电体242而选择性地使氧化物230低电阻化，以在氧化物230b中设置源区域或漏区域。
在图5所示的晶体管200A中，与图2所示的晶体管200同样，可以在包含沟道形成区域的氧化物230中使用被用作氧化物半导体的金属氧化物。
通过对氧化物230添加形成氧空位的元素或者与氧空位键合的元素，氧化物230的载流子密度可能增大而被低电阻化。作为使氧化物230低电阻化的元素，典型的有硼或磷。此外，也可以使用氢、碳、氮、氟、硫、氯、钛、稀有气体等。作为稀有气体的典型例子有氦、氖、氩、氪及氙等。
注意，上述元素的浓度可以利用SIMS等进行测量。
尤其是，硼及磷可以使用非晶硅或低温多晶硅的生产线的设备，所以是优选的。通过使用该生产线的装置，可以降低设备投资。
图5所示的区域243(区域243a及区域243b)是氧化物230b被添加上述元素而成的区域。区域243例如可以利用伪栅极形成。
例如，可以在氧化物230b上设置伪栅极，将该伪栅极用作掩模，对氧化物230b添加使该氧化物230b低电阻化的元素。也就是说，该元素被添加到氧化物230的不与该伪栅极重叠的区域中，由此形成区域243。作为该元素的添加方法，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。
此外，也可以在氧化物230b与伪栅极之间设置绝缘体，将该伪栅极用作掩模，对氧化物230b添加使该氧化物230b低电阻化的元素。作为该绝缘体，例如可以使用与绝缘体224同样的材料。
接着，也可以在氧化物230b及上述伪栅极上形成成为绝缘体244的绝缘膜及成为绝缘体245的绝缘膜。通过设置成为绝缘体244的绝缘膜和成为绝缘体245的绝缘膜的叠层，可以设置区域243与氧化物230c及绝缘体250重叠的区域。
具体而言，在成为绝缘体245的绝缘膜上设置成为绝缘体280的绝缘膜，然后对成为绝缘体280的绝缘膜进行CMP处理，去除成为绝缘体280的绝缘膜的一部分，使伪栅极露出。接着，在去除上述伪栅极时，优选还去除与上述伪栅极接触的成为绝缘体244的绝缘膜的一部分。由此，在设置于绝缘体280中的开口的侧面，绝缘体245及绝缘体244露出，在该开口的底面，设置在氧化物230b中的区域243的一部分露出。接着，在该开口部依次形成成为氧化物230c的氧化膜，成为绝缘体250的绝缘膜及成为导电体260的导电膜，然后利用CMP处理等直到绝缘体280露出为止去除成为氧化物230c的氧化膜、成为绝缘体250的绝缘膜及成为导电体260的导电膜的一部分，由此可以形成图5所示的晶体管200A。
绝缘体244及绝缘体245优选使用具有抑制氢等杂质及氧透过的功能的绝缘体。注意，不一定需要设置绝缘体244及绝缘体245。根据所需要的晶体管特性，适当地设计即可。
图5所示的晶体管200A可以利用已有的设备，并且与图2所示的晶体管200不同，晶体管200A不设置导电体242，由此可以降低成本。
以上，本实施方式所示的结构、方法等可以与其他实施方式或实施例所示的结构、方法等适当地组合而使用。
(实施方式3)
在本实施方式中，参照图6及图7说明半导体装置的一个方式。
[存储装置1]
图6示出作为本发明的一个方式的使用电容器的半导体装置(存储装置)的一个例子。本发明的一个方式的半导体装置包括电容器100、晶体管200及晶体管300。晶体管200设置在晶体管300的上方，电容器100设置在晶体管300及晶体管200的上方。此外，作为晶体管200，可以使用上述实施方式所说明的晶体管200。
晶体管200是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管200的关态电流小，所以通过将其用于存储装置，可以长期保持存储内容。换言之，由于不需要刷新工作或刷新工作的频度极低，所以可以充分降低存储装置的功耗。
在图6所示的半导体装置中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。另外，布线1003与晶体管200的源极和漏极中的一个电连接，布线1004与晶体管200的第一栅极电连接，布线1006与晶体管200的第二栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。
此外，通过将图6所示的存储装置配置为矩阵状，可以构成存储单元阵列。
〈晶体管300>
晶体管300设置在衬底311上，并包括：用作栅电极的导电体316、用作栅电极的绝缘体315、由衬底311的一部分构成的半导体区域313；以及用作源区域或漏区域的低电阻区域314a及低电阻区域314b。晶体管300可以是p沟道型或n沟道型。
在此，在图6所示的晶体管300中，形成沟道的半导体区域313(衬底311的一部分)具有凸形状。另外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316。另外，导电体316可以使用调整功函数的材料。因为利用半导体衬底的凸部，所以这种晶体管300也被称为FIN型晶体管。另外，也可以以与凸部的上表面接触的方式具有用来形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸部的半导体膜。
注意，图6所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
〈电容器100>
电容器100包括用作第一电极的导电体110、用作第二电极的导电体120及用作介电质的绝缘体130。
此外，例如，也可以同时形成导电体110及设置在导电体246上的导电体112。另外，导电体112用作与电容器100、晶体管200或晶体管300电连接的插头或者布线。
在图6中，导电体112及导电体110具有单层结构，但是不局限于该结构，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体之间的紧密性高的导电体。
此外，绝缘体130例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪等，并以叠层或单层设置。
例如，绝缘体130优选使用氧氮化硅等介电强度高的材料和高介电常数(high-k)材料的叠层结构。通过采用该结构，电容器100可以包括高介电常数(high-k)的绝缘体来确保充分的电容，并可以包括介电强度高的绝缘体来提高介电强度，从而可以抑制电容器100的静电破坏。
注意，作为高介电常数(high-k)材料(相对介电常数高的材料)的绝缘体，有氧化镓、氧化铪、氧化锆、具有铝及铪的氧化物、具有铝及铪的氧氮化物、具有硅及铪的氧化物、具有硅及铪的氧氮化物或具有硅及铪的氮化物等。
另一方面，作为介电强度高的材料(相对介电常数低的材料)，有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
<布线层>
在各结构体之间也可以设置有包括层间膜、布线及插头等的布线层。此外，布线层可以根据设计而设置为多个层。在此，在具有插头或布线的功能的导电体中，有时使用同一附图标记表示多个结构。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
例如，在晶体管300上，作为层间膜依次层叠地设置有绝缘体320、绝缘体322、绝缘体324及绝缘体326。此外，与电容器100或晶体管300电连接的导电体328及导电体330等填埋于绝缘体320、绝缘体322、绝缘体324及绝缘体326中。另外，导电体328及导电体330被用作插头或布线。
此外，用作层间膜的绝缘体可以被用作覆盖其下方的凹凸形状的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，也可以通过利用化学机械抛光(CMP)法等的平坦化处理实现平坦化。
可以在绝缘体326及导电体330上设置布线层。例如，在图6中，依次层叠有绝缘体350、绝缘体352及绝缘体354。另外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356用作插头或布线。
同样地，在绝缘体210、绝缘体212、绝缘体214及绝缘体216中填充有导电体218及构成晶体管200的导电体(导电体205)等。此外，导电体218用作与电容器100或晶体管300电连接的插头或布线。再者，导电体120及绝缘体130上设置有绝缘体150。
作为能够用作层间膜的绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。
例如，通过将相对介电常数低的材料用于用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
例如，优选将相对介电常数低的绝缘体用于绝缘体150、绝缘体212、绝缘体352及绝缘体354等。例如，该绝缘体优选含有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。或者，该绝缘体优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅和树脂的叠层结构。由于氧化硅及氧氮化硅具有热稳定性，因此通过将其与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸等。
此外，通过由具有抑制氢等杂质及氧透过的功能的绝缘体围绕使用氧化物半导体的晶体管，可以使晶体管的电特性稳定。因此，作为绝缘体210及绝缘体350等，使用具有抑制氢等杂质及氧的透过的功能的绝缘体，即可。
作为具有抑制氢等杂质及氧透过的功能的绝缘体，例如可以以单层或叠层使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体。具体而言，作为具有抑制氢等杂质及氧透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
作为能够用于布线、插头的导电体优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、以及钌等的金属元素中的一种以上的材料。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
例如，作为导电体328、导电体330、导电体356、导电体218及导电体112等，可以以单层或叠层使用由上述材料形成的金属材料、合金材料、金属氮化物材料或金属氧化物材料等的导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料形成。通过使用低电阻导电材料可以降低布线电阻。
《设置有氧化物半导体的层的布线或插头》
注意，在将氧化物半导体用于晶体管200时，有时在氧化物半导体附近设置具有过剩氧区域的绝缘体。在此情况下，优选在该具有过剩氧区域的绝缘体和设置于该具有过剩氧区域的绝缘体的导电体之间设置具有阻挡性的绝缘体。
例如，在图6中，优选在具有过剩氧的绝缘体224和导电体246之间设置绝缘体276。通过使绝缘体276和绝缘体222及绝缘体274接触地设置，绝缘体224及晶体管200可以具有由具有阻挡性的绝缘体密封的结构。再者，绝缘体276优选与绝缘体280接触。在绝缘体276延伸到绝缘体280时，可以进一步抑制氧及杂质的扩散。
也就是说，通过设置绝缘体276，可以抑制绝缘体224所具有的过剩氧被导电体246吸收。此外，通过具有绝缘体276，可以抑制作为杂质的氢经过导电体246扩散到晶体管200。
另外，作为绝缘体276，优选使用具有抑制水或氢等的杂质及氧的扩散的功能的绝缘性材料。例如，优选使用氧化铝或氧化铪等。此外，例如还可以使用氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等的金属氧化物、氮氧化硅或氮化硅等。
以上是对结构例子的说明。通过采用本结构，可以在使用具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动的同时提高可靠性。另外，可以提供一种包含通态电流大的氧化物半导体的晶体管。此外，可以提供一种包含关态电流小的氧化物半导体的晶体管。另外，可以提供一种功耗得到降低的半导体装置。
[存储装置2]
图7示出使用作为本发明的一个方式的半导体装置的存储装置的一个例子。图7所示的存储装置除了包括图6所示的晶体管200、晶体管300及电容器100的半导体装置以外还包括晶体管400。
晶体管400可以控制晶体管200的第二栅极电压。例如，采用晶体管400的第一栅极及第二栅极与源极二极管连接并且晶体管400的源极与晶体管200的第二栅极连接的结构。当在该结构中保持晶体管200的第二栅极的负电位时，晶体管400的第一栅极与源极间的电压及第二栅极与源极间的电压成为0V。在晶体管400中，由于第二栅极电压及第一栅极电压为0V时的漏极电流非常小，所以即使没有向晶体管200及晶体管400供应电源，也可以长时间保持晶体管200的第二栅极的负电位。由此，包括晶体管200及晶体管400的存储装置可以长期间保持存储内容。
因此，在图7中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。另外，布线1003与晶体管200的源极和漏极中的一个电连接，布线1004与晶体管200的第一栅极电连接，布线1006与晶体管200的第二栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。布线1007与晶体管400的源极电连接，布线1008与晶体管400的第一栅极电连接，布线1009与晶体管400的第二栅极电连接，布线1010与晶体管400的漏极电连接。在此，布线1006、布线1007、布线1008及布线1009电连接。
此外，通过将图7所示的存储装置与图6所示的存储装置同样地配置为矩阵状，可以构成存储单元阵列。注意，一个晶体管400可以控制多个晶体管200的第二栅极电压。因此，优选使晶体管400的个数少于晶体管200。
<晶体管400>
晶体管400形成在与晶体管200相同的层上，由此可以同时制造它们。晶体管400包括：用作第一栅电极的导电体460(导电体460a及导电体460b)；用作第二栅电极的导电体405；用作栅极绝缘体的绝缘体222、绝缘体224及绝缘体450；包括形成沟道的区域的氧化物430c；用作源极和漏极中的一个的导电体442a、氧化物431a及氧化物431b；用作源极和漏极中的另一个的导电体442b、氧化物432a及氧化物432b；以及导电体440(导电体440a及导电体440b)。
在晶体管400中，导电体405与导电体205形成在相同的层。氧化物431a及氧化物432a与氧化物230a形成在相同的层，氧化物431b及氧化物432b与氧化物230b形成在相同的层。导电体442与导电体242形成在相同的层。氧化物430c与氧化物230c形成在相同的层。绝缘体450与绝缘体250形成在相同的层。导电体460与导电体260形成在相同的层。
注意，形成在相同的层中的结构体可以同时形成。例如，氧化物430c可以通过对成为氧化物230c的氧化膜进行加工来形成。
与氧化物230等同样，在用作晶体管400的活性层的氧化物430c中，减少了氧空位和氢或水等杂质。因此，可以使晶体管400的阈值电压更大，减少关态电流，并使第二栅极电压及第一栅极电压为0V时的漏极电流非常小。
<切割线>
下面，对当将大面积衬底按每个半导体元件分割而得到芯片形状的多个半导体装置时设置的切割线(也称为分割线、分断线或截断线)进行说明。作为分割方法，例如，有时，首先在衬底中形成用来分断半导体元件的槽(切割线)之后，在切割线处截断，得到被分断(被分割)的多个半导体装置。
在此，例如，如图7所示，优选以与绝缘体254和绝缘体222接触的区域成为切割线的方式进行设计。也就是说，在设置在包括多个晶体管200的存储单元及晶体管400的边缘的成为切割线的区域附近，在绝缘体224中设置开口。此外，以覆盖绝缘体224的侧面的方式设置绝缘体254。
也就是说，在设置在绝缘体224的开口中，绝缘体222与绝缘体254接触。例如，此时，也可以使用相同的材料及相同的方法形成绝缘体222和绝缘体254。通过使用相同的材料及相同的方法形成绝缘体222和绝缘体254，可以提高紧密性。例如，优选使用氧化铝。
通过采用该结构，可以使绝缘体222及绝缘体254包围绝缘体224、晶体管200及晶体管400。绝缘体222及绝缘体254由于具有抑制氧、氢及水的扩散的功能，所以即使如本实施方式所示那样按形成有半导体元件的电路区域将衬底分割加工为多个芯片，也可以防止氢或水等杂质从截断的衬底的侧面方向混入并扩散到晶体管200或晶体管400。
通过采用该结构，可以防止绝缘体224中的过剩氧扩散到绝缘体254及绝缘体222的外部。因此，绝缘体224中的过剩氧高效地被供应到晶体管200或晶体管400中形成沟道的氧化物中。通过该氧，可以减少晶体管200或晶体管400中的形成沟道的氧化物的氧空位。由此，可以使晶体管200或晶体管400中的形成沟道的氧化物成为缺陷态密度低且具有稳定的特性的氧化物半导体。也就是说，可以在抑制晶体管200或晶体管400的电特性变动的同时提高可靠性。
本实施方式可以与其他实施方式及实施例等所记载的结构适当地组合而实施。
(实施方式4)
在本实施方式中，参照图8和图9对根据本发明的一个方式的使用将氧化物用于半导体的晶体管(以下有时称为OS晶体管)及电容器的存储装置(以下有时称为OS存储装置)进行说明。OS存储装置是至少包括电容器和控制该电容器的充放电的OS晶体管的存储装置。因OS晶体管的关态电流极小所以OS存储装置具有优良的保持特性，从而可以被用作非易失性存储器。
<存储装置的结构例子>
图8A示出OS存储装置的结构的一个例子。存储装置1400包括外围电路1411及存储单元阵列1470。外围电路1411包括行电路1420、列电路1430、输出电路1440及控制逻辑电路1460。
列电路1430例如包括列译码器、预充电电路、读出放大器及写入电路等。预充电电路具有对布线进行预充电的功能。读出放大器具有放大从存储单元读出的数据信号的功能。注意，上述布线是连接到存储单元阵列1470所包括的存储单元的布线，下面描述其详细内容。被放大的数据信号作为数据信号RDATA通过输出电路1440输出到存储装置1400的外部。此外，行电路1420例如包括行译码器、字线驱动器电路等，并可以选择要存取的行。
对存储装置1400从外部供应作为电源电压的低电源电压(VSS)、外围电路1411用高电源电压(VDD)及存储单元阵列1470用高电源电压(VIL)。此外，对存储装置1400从外部输入控制信号(CE、WE、RE)、地址信号ADDR及数据信号WDATA。地址信号ADDR被输入到行译码器及列译码器，数据信号WDATA被输入到写入电路。
控制逻辑电路1460对来自外部的控制信号(CE、WE、RE)进行处理来生成行译码器及列译码器的控制信号。控制信号CE是芯片使能信号，控制信号WE是写入使能信号，并且控制信号RE是读出使能信号。控制逻辑电路1460所处理的信号不局限于此，根据需要而输入其他控制信号即可。
存储单元阵列1470包括配置为行列状的多个存储单元MC及多个布线。注意，连接存储单元阵列1470和行电路1420的布线的数量取决于存储单元MC的结构、包括在一个列中的存储单元MC的数量等。此外，连接存储单元阵列1470和列电路1430的布线的数量取决于存储单元MC的结构、包括在一个行中的存储单元MC的数量等。
另外，虽然在图8A中示出在同一平面上形成外围电路1411和存储单元阵列1470的例子，但是本实施方式不局限于此。例如，如图8B所示，也可以以重叠于外围电路1411的一部分上的方式设置存储单元阵列1470。例如，也可以采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构。
在图9中说明能够适用于上述存储单元MC的存储单元的结构例子。
[DOSRAM]
图9A至图9C示出DRAM的存储单元的电路结构例子。在本说明书等中，有时将使用1OS晶体管1电容器型存储单元的DRAM称为DOSRAM(注册商标)(Dynamic Oxide SemiconductorRandom Access Memory)。图9A所示的存储单元1471包括晶体管M1及电容器CA。另外，晶体管M1包括栅极(有时称为顶栅极)及背栅极。
晶体管M1的第一端子与电容器CA的第一端子连接，晶体管M1的第二端子与布线BIL连接，晶体管M1的栅极与布线WOL连接，晶体管M1的背栅极与布线BGL连接。电容器CA的第二端子与布线CAL连接。
布线BIL被用作位线，布线WOL被用作字线。布线CAL被用作用来对电容器CA的第二端子施加指定的电位的布线。在数据的写入及读出时，优选对布线CAL施加低电平电位。布线BGL被用作用来对晶体管M1的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增加或减少晶体管M1的阈值电压。
此外，存储单元MC不局限于存储单元1471，而可以改变其电路结构。例如，存储单元MC也可以采用如图9B所示的存储单元1472那样的晶体管M1的背栅极不与布线BGL连接，而与布线WOL连接的结构。另外，例如，存储单元MC也可以是如图9C所示的存储单元1473那样的由单栅极结构的晶体管，即不包括背栅极的晶体管M1构成的存储单元。
在将上述实施方式所示的半导体装置用于存储单元1471等的情况下，作为晶体管M1可以使用晶体管200，作为电容器CA可以使用电容器100。通过作为晶体管M1使用OS晶体管，可以使晶体管M1的泄漏电流为极小。换言之，因为可以由晶体管M1长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流极小，因此可以将多值数据或模拟数据保持在存储单元1471、存储单元1472、存储单元1473中。
此外，在DOSRAM中，在如上所述那样地采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构时，可以缩短位线。由此，位线电容减小，从而可以减少存储单元的存储电容。
[NOSRAM]
图9D至图9G示出2晶体管1电容器的增益单元型存储单元的电路结构例子。图9D所示的存储单元1474包括晶体管M2、晶体管M3、电容器CB。另外，晶体管M2包括栅极(有时称为顶栅极)及背栅极。在本说明书等中，有时将包括将OS晶体管用于晶体管M2的增益单元型存储单元的存储装置称为NOSRAM(注册商标)(Nonvolatile Oxide Semiconductor RAM)。
晶体管M2的第一端子与电容器CB的第一端子连接，晶体管M2的第二端子与布线WBL连接，晶体管M2的栅极与布线WOL连接，晶体管M2的背栅极与布线BGL连接。电容器CB的第二端子与布线CAL连接。晶体管M3的第一端子与布线RBL连接，晶体管M3的第二端子与布线SL连接，晶体管M3的栅极与电容器CB的第一端子连接。
布线WBL被用作写入位线，布线RBL被用作读出位线，布线WOL被用作字线。布线CAL被用作用来对电容器CB的第二端子施加指定的电位的布线。在数据的写入、保持及读出时，优选对布线CAL施加低电平电位。布线BGL被用作用来对晶体管M2的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增加或减少晶体管M2的阈值电压。
此外，存储单元MC不局限于存储单元1474，而可以适当地改变其电路结构。例如，存储单元MC也可以采用如图9E所示的存储单元1475那样的晶体管M2的背栅极不与布线BGL连接，而与布线WOL连接的结构。另外，例如，存储单元MC也可以是如图9F所示的存储单元1476那样的由单栅极结构的晶体管，即不包括背栅极的晶体管M2构成的存储单元。此外，例如，存储单元MC也可以具有如图9G所示的存储单元1477那样的将布线WBL和布线RBL组合为一个布线BIL的结构。
在将上述实施方式所示的半导体装置用于存储单元1474等的情况下，作为晶体管M2可以使用晶体管200，作为晶体管M3可以使用晶体管300，作为电容器CB可以使用电容器100。通过作为晶体管M2使用OS晶体管，可以使晶体管M2的泄漏电流为极小。由此，因为可以由晶体管M2长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流极小，因此可以将多值数据或模拟数据保持在存储单元1474中。存储单元1475至1477也是同样的。
另外，晶体管M3也可以是在沟道形成区域中包含硅的晶体管(以下有时称为Si晶体管)。Si晶体管的导电型可以是n沟道型或p沟道型。Si晶体管的场效应迁移率有时比OS晶体管高。因此，作为用作读出晶体管的晶体管M3，也可以使用Si晶体管。此外，通过将Si晶体管用于晶体管M3，可以层叠于晶体管M3上地设置晶体管M2，从而可以减少存储单元的占有面积，并可以实现存储装置的高集成化。
此外，晶体管M3也可以是OS晶体管。在将OS晶体管用于晶体管M2、M3时，在存储单元阵列1470中可以只使用n型晶体管构成电路。
另外，图9H示出3晶体管1电容器的增益单元型存储单元的一个例子。图9H所示的存储单元1478包括晶体管M4至M6及电容器CC。电容器CC可以适当地设置。存储单元1478与布线BIL、RWL、WWL、BGL及GNDL电连接。布线GNDL是供应低电平电位的布线。另外，也可以将存储单元1478电连接到布线RBL、WBL，而不与布线BIL电连接。
晶体管M4是包括背栅极的OS晶体管，该背栅极与布线BGL电连接。另外，也可以使晶体管M4的背栅极和栅极互相电连接。或者，晶体管M4也可以不包括背栅极。
另外，晶体管M5、M6各自可以是n沟道型Si晶体管或p沟道型Si晶体管。或者，晶体管M4至M6都是OS晶体管。在此情况下，可以在存储单元阵列1470中只使用n型晶体管构成电路。
在将上述实施方式所示的半导体装置用于存储单元1478时，作为晶体管M4可以使用晶体管200，作为晶体管M5、M6可以使用晶体管300，作为电容器CC可以使用电容器100。通过作为晶体管M4使用OS晶体管，可以使晶体管M4的泄漏电流为极小。
注意，本实施方式所示的外围电路1411及存储单元阵列1470等的结构不局限于上述结构。可以根据需要改变，去除或追加这些电路及连接到该电路的布线、电路元件等的配置或功能。
本实施方式所示的结构可以与其他实施方式及实施例等所示的结构适当地组合而实施。
(实施方式5)
在本实施方式中，参照图10说明安装有本发明的半导体装置的芯片1200的一个例子。在芯片1200上安装有多个电路(系统)。如此，在一个芯片上集成有多个电路(系统)的技术有时被称为系统芯片(System on Chip：SoC)。
如图10A所示，芯片1200包括中央处理器(CPU)1211、图形处理器(GPU)1212、一个或多个模拟运算部1213、一个或多个存储控制器1214、一个或多个接口1215、一个或多个网络电路1216等。
在芯片1200上设置有凸块(未图示)，该凸块如图10B所示那样与印刷线路板(PCB)1201的第一面连接。此外，在PCB1201的第一面的背面设置有多个凸块1202，该凸块1202与母板1203连接。
此外，也可以在母板1203上设置有DRAM1221、闪存1222等的存储装置。例如，可以将上述实施方式所示的DOSRAM应用于DRAM1221。此外，例如，可以将上述实施方式所示的NOSRAM应用于闪存1222。
CPU1211优选具有多个CPU核。此外，GPU1212优选具有多个GPU核。此外，CPU1211和GPU1212可以分别具有暂时储存数据的存储器。或者，也可以在芯片1200上设置有CPU1211和GPU1212共同使用的存储器。可以将上述NOSRAM或DOSRAM应用于该存储器。此外，GPU1212适合用于多个数据的并行计算，其可以用于图像处理或积和运算。通过作为GPU1212设置使用本发明的氧化物半导体的图像处理电路或积和运算电路，可以以低耗电量执行图像处理及积和运算。
此外，因为在同一芯片上设置有CPU1211和GPU1212，所以可以缩短CPU1211和GPU1212之间的布线，并可以以高速进行从CPU1211到GPU1212的数据传送、CPU1211及GPU1212所具有存储器之间的数据传送以及GPU1212中的运算结束之后的从GPU1212到CPU1211的运算结果传送。
模拟运算部1213具有模拟/数字(A/D)转换电路和数字/模拟(D/A)转换电路中的一方或双方。此外，也可以在模拟运算部1213中设置上述积和运算电路。
存储控制器1214具有用作DRAM1221的控制器的电路及用作闪存1222的接口的电路。
接口1215具有与如显示装置、扬声器、麦克风、影像拍摄装置、控制器等外部连接设备之间的接口电路。控制器包括鼠标、键盘、游戏机用控制器等。作为上述接口，可以使用通用串行总线(USB)、高清晰度多媒体接口(HDMI)(注册商标)等。
网络电路1216具有局域网(LAN)等网络电路。此外，还可以具有网络安全用电路。
上述电路(系统)可以经同一制造工序形成在芯片1200上。由此，即使芯片1200所需的电路个数增多，也不需要增加制造工序，可以以低成本制造芯片1200。
可以将包括设置有具有GPU1212的芯片1200的PCB1201、DRAM1221以及闪存1222的母板1203称为GPU模块1204。
GPU模块1204因具有使用SoC技术的芯片1200而可以减少其尺寸。此外，GPU模块1204因具有高图像处理能力而适合用于智能手机、平板终端、膝上型个人计算机、便携式(可携带)游戏机等便携式电子设备。此外，通过利用使用GPU1212的积和运算电路，可以执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等方法，由此可以将芯片1200用作AI芯片，或者，可以将GPU模块用作AI系统模块。
本实施方式所示的结构可以与其他实施方式及实施例等所示的结构适当地组合而实施。
(实施方式6)
在本实施方式中，说明使用上述实施方式所示的半导体装置的存储装置的应用例子。上述实施方式所示的半导体装置例如可以应用于各种电子设备(例如，信息终端、计算机、智能手机、电子书阅读器终端、数码相机(也包括摄像机)、录像再现装置、导航系统等)的存储装置。注意，在此，计算机包括平板电脑、笔记型计算机、台式计算机以及大型计算机诸如服务器系统。或者，上述实施方式所示的半导体装置应用于存储器卡(例如，SD卡)、USB存储器、SSD(固态硬盘)等各种可移动存储装置。图11示意性地示出可移动存储装置的几个结构例子。例如，上述实施方式所示的半导体装置加工为被封装的存储器芯片并用于各种存储装置或可移动存储器。
图11A是USB存储器的示意图。USB存储器1100包括外壳1101、盖子1102、USB连接器1103及衬底1104。衬底1104被容纳在外壳1101中。例如，衬底1104上安装有存储器芯片1105及控制器芯片1106。可以将上述实施方式所示的半导体装置组装于存储器芯片1105等。
图11B是SD卡的外观示意图，图11C是SD卡的内部结构的示意图。SD卡1110包括外壳1111、连接器1112及衬底1113。衬底1113被容纳在外壳1111中。例如，衬底1113上安装有存储器芯片1114及控制器芯片1115。通过在衬底1113的背面一侧也设置存储器芯片1114，可以增大SD卡1110的容量。此外，也可以将具有无线通信功能的无线芯片设置于衬底1113。由此，通过主机装置与SD卡1110之间的无线通信，可以进行存储器芯片1114的数据的读出及写入。可以将上述实施方式所示的半导体装置组装于存储器芯片1114等。
图11D是SSD的外观示意图，图11E是SSD的内部结构的示意图。SSD1150包括外壳1151、连接器1152及衬底1153。衬底1153被容纳在外壳1151中。例如，衬底1153上安装有存储器芯片1154、存储器芯片1155及控制器芯片1156。存储器芯片1155为控制器芯片1156的工作存储器，例如，可以使用DOSRAM芯片。通过在衬底1153的背面一侧也设置存储器芯片1154，可以增大SSD1150的容量。可以将上述实施方式所示的半导体装置组装于存储器芯片1154等。
本实施方式可以与其他的实施方式及实施例等所记载的结构适当地组合而实施。
(实施方式7)
根据本发明的一个方式的半导体装置可以应用于如CPU、GPU等处理器或芯片。图12示出具有根据本发明的一个方式的如CPU、GPU等处理器或芯片的电子设备的具体例子。
<电子设备及系统>
根据本发明的一个方式的GPU或芯片可以安装在各种各样的电子设备。作为电子设备的例子，除了电视装置、台式或笔记本型个人计算机、用于计算机等的显示器、数字标牌(Digital Signage)、弹珠机等大型游戏机等具有较大的屏幕的电子设备以外，还可以举出数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、便携式信息终端、声音再现装置等。此外，通过将根据本发明的一个方式的集成电路或芯片设置在电子设备中，可以使电子设备具备人工智能。
本发明的一个方式的电子设备也可以包括天线。通过由天线接收信号，可以在显示部上显示影像或信息等。此外，在电子设备包括天线及二次电池时，可以将天线用于非接触电力传送。
本发明的一个方式的电子设备也可以包括传感器(该传感器具有测定如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)。
本发明的一个方式的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图片、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；执行各种软件(程序)的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据的功能；等。图12示出电子设备的例子。
[移动电话机]
图12A示出信息终端之一的移动电话机(智能手机)。信息终端5500包括框体5510及显示部5511，作为输入界面在显示部5511中具备触控面板，并且在框体5510上设置有按钮。
通过将本发明的一个方式的芯片应用于信息终端5500，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出识别会话来将该会话的内容显示在显示部5511上的应用程序、识别由使用者输入到显示部5511所具备的触控面板的文字或图形等来将该文字或该图形显示在显示部5511上的应用程序、执行指纹或声纹等的生物识别的应用程序等。
[信息终端]
图12B示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示器5302及键盘5303。
与上述信息终端5500同样，通过将本发明的一个方式的芯片应用于台式信息终端5300，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出设计支援软件、文章校对软件、菜单自动生成软件等。此外，通过使用台式信息终端5300，可以研发新颖的人工智能。
注意，在上述例子中，图12A及图12B示出智能手机及台式信息终端作为电子设备的例子，但是也可以应用智能手机及台式信息终端以外的信息终端。作为智能手机及台式信息终端以外的信息终端，例如可以举出PDA(Personal Digital Assistant：个人数码助理)、笔记本式信息终端、工作站等。
[电器产品]
图12C示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
通过将本发明的一个方式的芯片应用于电冷藏冷冻箱5800，可以实现具备人工智能的电冷藏冷冻箱5800。通过利用人工智能，可以使电冷藏冷冻箱5800具有基于储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等自动生成菜单的功能、根据所储存的食品自动调整电冷藏冷冻箱5800的温度的功能。
在上述例子中，作为电器产品说明了电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[游戏机]
图12D示出游戏机的一个例子的便携式游戏机5200。便携式游戏机包括外壳5201、显示部5202及按钮5203等。
通过将本发明的一个方式的GPU或芯片应用于便携式游戏机5200，可以实现低功耗的便携式游戏机5200。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
此外，通过将本发明的一个方式的GPU或芯片应用于便携式游戏机5200，可以实现具备人工智能的便携式游戏机5200。
游戏的进展、游戏中出现的生物的言行、游戏上发生的现象等的表现本来是由该游戏所具有的程序规定的，但是通过将人工智能应用于便携式游戏机5200，可以实现不局限于游戏的程序的表现。例如，可以实现游戏玩者提问的内容、游戏的进展情况、时间、游戏上出现的人物的言行变化等的表现。
此外，当使用便携式游戏机5200玩需要多个人玩的游戏时，可以利用人工智能构成拟人的游戏玩者，由此可以将人工智能的游戏玩者当作对手，一个人也可以玩多个人玩的游戏。
虽然图12D示出便携式游戏机作为游戏机的一个例子，但是应用本发明的一个方式的GPU或芯片的游戏机不局限于此。作为应用本发明的一个方式的GPU或芯片的游戏机，例如可以举出家用固定式游戏机、设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[移动体]
本发明的一个方式的GPU或芯片可以应用于作为移动体的汽车及汽车的驾驶席周边。
图12E1是示出移动体的一个例子的汽车5700的图，图12E2是示出汽车室内的前挡风玻璃周边的图。图12E1示出安装在仪表盘的显示面板5701、显示面板5702、显示面板5703以及安装在支柱的显示面板5704。
显示面板5701至显示面板5703可以提供速度表、转速计、行驶距离、加油量、排档状态、空调的设定以及各种信息。此外，使用者可以根据喜好适当地改变显示面板所显示的显示内容及布局等，可以提高设计性。显示面板5701至显示面板5703还可以用作照明装置。
通过将由设置在汽车5700的摄像装置(未图示)拍摄的影像显示在显示面板5704上，可以补充被支柱遮挡的视野(死角)。也就是说，通过显示由设置在汽车5700外侧的摄像装置拍摄的影像，可以补充死角，从而可以提高安全性。此外，通过显示补充看不到的部分的影像，可以更自然、更舒适地确认安全。显示面板5704还可以用作照明装置。
因为可以将本发明的一个方式的GPU或芯片用作人工智能的构成要素，例如可以将该芯片用于汽车5700的自动驾驶系统。该芯片也可以用于进行导航、危险预测等的系统。此外，可以在显示面板5701至显示面板5704上显示导航、危险预测等信息。
虽然在上述例子中作为移动体的一个例子说明了汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的芯片，以提供利用人工智能的系统。
[广播电视系统]
本发明的一个方式的GPU或芯片可以应用于广播电视系统。
图12F示意性地示出广播电视系统中的数据传送。具体而言，图12F示出从广播电视台5680发送的电波(广播电视信号)到达每个家庭的电视接收机(TV)5600的路径。TV5600具备接收机(未图示)，由此天线5650所接收的广播电视信号通过该接收机输入TV5600。
虽然在图12F中示出超高频率(UHF)天线作为天线5650，但是可以使用BS及110度CS天线、CS天线等作为天线5650。
电波5675A及电波5675B为地面广播电视信号，电波塔5670放大所接收的电波5675A并发送电波5675B。各家庭通过用天线5650接收电波5675B，就可以用TV5600收看地面TV播放。此外，广播电视系统可以为利用人造卫星的卫星广播电视、利用光路线的数据广播电视等而不局限于图12F所示的地面广播电视。
此外，也可以将本发明的一个方式的芯片应用于上述广播电视系统，以形成利用人工智能的广播电视系统。当从广播电视台5680向每个家庭的TV5600发送广播电视数据时，利用编码器进行广播电视数据的压缩；当天线5650接收该广播电视数据时，利用包括在TV5600中的接收机的解码器进行该广播电视数据的恢复。通过利用人工智能，例如可以在编码器的压缩方法之一的变动补偿预测中识别包含在显示图像中的显示模型。此外，也可以进行利用人工智能的帧内预测等。例如，当TV5600接收低分辨率的广播电视数据而进行高分辨率的显示时，可以在解码器所进行的广播电视数据的恢复中进行上转换等图像的补充处理。
上述利用人工智能的广播电视系统适合用于广播电视数据量增大的超高清晰度电视(UHDTV:4K、8K)播放。
此外，作为TV5600一侧的人工智能的应用，例如，可以在TV5600内设置具备人工智能的录像装置。通过采用这种结构，可以使该具备人工智能的录像装置学习使用者的爱好，而可以自动对符合使用者的爱好的电视节目录像。
在本实施方式中说明的电子设备、该电子设备的功能、人工智能的应用例子以及其效果等可以与其他的电子设备的记载适当地组合而实施。
本实施方式可以与其他的实施方式及实施例等所记载的结构适当地组合而实施。
[实施例]
在本实施例中，制造根据本发明的一个方式的晶体管(样品A1)并取得金属氧化物的沟道形成区域附近的截面TEM图像。注意，为了进行比较，制造其制造方法与样品A1不同的样品A2及样品A3并取得金属氧化物的沟道形成区域附近的截面TEM图像。
以下，说明样品A1至样品A3的制造方法。首先，说明样品A1的制造方法。
在衬底上依次形成氧化硅膜和第一氧化铝膜。
接着，在第一氧化铝膜上利用溅射法形成第一钨膜。然后，通过光刻法对第一钨膜进行加工，由此形成导电体。
接着，在第一氧化铝膜及上述导电体上利用CVD法形成第一氧氮化硅膜。然后，通过第一CMP处理，直到到达上述导电体的顶面为止对第一氧氮化硅膜进行抛光。
接着，在第一氧氮化硅膜及上述导电体上利用ALD法以5nm的厚度形成第二氧化铝膜，在第二氧化铝膜上利用CVD法以35nm的厚度形成第二氧氮化硅膜。然后，对第二氧氮化硅膜进行平滑化抛光。
接着，连续地形成成为第一氧化物的氧化膜和成为第二氧化物的氧化膜。作为成为第一氧化物的氧化膜，利用溅射法以5nm的厚度形成In-Ga-Zn氧化物。成为第一氧化物的氧化膜的成膜条件为如下：使用In：Ga：Zn＝1：3：4[原子个数比]的In-Ga-Zn氧化物靶材；氧气体流量为45sccm；压力为0.7Pa；衬底温度为200℃。
作为成为第二氧化物的氧化膜，利用溅射法以20nm的厚度形成In-Ga-Zn氧化物。成为第二氧化物的氧化膜的成膜条件为如下：使用In：Ga：Zn＝4：2：4.1[原子个数比]的In-Ga-Zn氧化物靶材；氩气体流量为30sccm；氧气体流量为15sccm；压力为0.7Pa；衬底温度为200℃。
接着，进行第一热处理。作为第一热处理，在含氮的气氛下以400℃的温度进行1小时的处理，接下来在含氧的气氛下以400℃的温度进行1小时的处理。
接着，在成为第二氧化物的氧化膜上形成氮化钽膜。然后，通过对该氮化钽膜、成为第二氧化物的氧化膜及成为第一氧化物的氧化膜进行加工，形成第二氧化物及第一氧化物。
接着，依次形成第三氧化铝膜和第三氧氮化硅膜。然后，通过第二CMP处理使第三氧氮化硅膜的顶面平坦。
接着，对第三氧氮化硅膜进行加工，在第三氧氮化硅膜中形成到达第三氧化铝膜的顶面的开口。然后，对该开口内的第三氧化铝膜及上述氮化钽膜的一部分进行蚀刻。
接着，作为成为第三氧化物的氧化膜，利用溅射法以5nm的厚度形成In-Ga-Zn氧化物。作为成为第三氧化物的氧化膜的成膜条件为如下：使用In：Ga：Zn＝4：2：4.1[原子个数比]的In-Ga-Zn氧化物靶材；氧气体流量为45sccm；压力为0.7Pa；衬底温度为130℃。
接着，在成为第三氧化物的氧化膜上利用CVD法形成第四氧氮化硅膜，在第四氧氮化硅膜上形成氮化钛膜，在该氮化钛膜上形成第二钨膜。
接着，通过第三CMP处理，直到到达第三氧氮化硅膜的顶面为止对第二钨膜、上述氮化钛膜、第四氧氮化硅膜及成为第三氧化物的氧化膜进行抛光，由此形成第三氧化物。
通过上述工序，制造了样品A1。
接着，说明样品A2的制造方法。
在衬底上依次形成氧化硅膜和第一氧化铝膜。
接着，在第一氧化铝膜上利用CVD法形成第一氧氮化硅膜。接着，利用溅射法形成第一钨膜。然后，通过光刻法对第一钨膜进行加工，来形成第一硬掩模。
接着，使用第一硬掩模对第一氧氮化硅膜进行加工，由此在第一氧氮化硅膜中形成开口。
接着，利用溅射法形成第一氮化钽膜，在第一氮化钽膜上利用ALD法形成第一氮化钛膜，在第一氮化钛膜上利用CVD法形成第二钨膜。
接着，通过第一CMP处理，直到到达第一氧氮化硅膜的顶面为止对第二钨膜、第一氮化钛膜及第一氮化钽膜进行抛光，来去除第一硬掩模。通过上述工序，在第一氧氮化硅膜的开口内形成导电体。
接着，在第一氧氮化硅膜及上述导电体上利用CVD法以10nm的厚度形成第二氧氮化硅膜，在第二氧氮化硅膜上利用ALD法以20nm的厚度形成氧化铪膜，在该氧化铪膜上利用CVD法以30nm的厚度形成第三氧氮化硅膜。
接着，连续地形成成为第一氧化物的氧化膜和成为第二氧化物的氧化膜。作为成为第一氧化物的氧化膜，利用溅射法以5nm的厚度形成In-Ga-Zn氧化物。成为第一氧化物的氧化膜的成膜条件与样品A1同样。
作为成为第二氧化物的氧化膜，利用溅射法以15nm的厚度形成In-Ga-Zn氧化物。成为第二氧化物的氧化膜的成膜条件为如下：使用In：Ga：Zn＝4：2：4.1[原子个数比]的In-Ga-Zn氧化物靶材；氩气体流量为40sccm；氧气体流量为5sccm；压力为0.7Pa；衬底温度为130℃。
接着，进行第一热处理。作为第一热处理，在含氮的气氛下以400℃的温度进行1小时的处理，接下来在含氧的气氛下以400℃的温度进行1小时的处理。
接着，在成为第二氧化物的氧化膜上形成第二氮化钽膜。然后，通过对第二氮化钽膜、成为第二氧化物的氧化膜及成为第一氧化物的氧化膜进行加工，形成第一氧化物及第二氧化物。
接着，作为成为第三氧化物的氧化膜，利用溅射法以5nm的厚度形成In-Ga-Zn氧化物。成为第三氧化物的氧化膜的成膜条件与样品A1同样。然后，在成为第三氧化物的氧化膜上利用CVD法形成第四氧氮化硅膜。然后，通过对成为第三氧化物的氧化膜进行加工，形成第三氧化物。
通过上述工序，制造了样品A2。
以下，说明样品A3的制造方法。注意，在第一氧氮化硅膜中形成开口，直到在该开口内形成导电体为止的工序与样品A2同样。
接着，在第一氧氮化硅膜及上述导电体上利用CVD法以5nm的厚度形成第二氧氮化硅膜，在第二氧氮化硅膜上利用ALD法以10nm的厚度形成氧化铪膜，在上述氧化铪膜上利用CVD法以30nm的厚度形成第三氧氮化硅膜。
接着，连续地形成成为第一氧化物的氧化膜和成为第二氧化物的氧化膜。作为成为第一氧化物的氧化膜，利用溅射法以5nm的厚度形成In-Ga-Zn氧化物，作为成为第二氧化物的氧化膜，以15nm的厚度形成In-Ga-Zn氧化物。注意，成为第一氧化物的氧化膜及成为第二氧化物的氧化膜的成膜条件与样品A1同样。
接着，进行第一热处理。作为第一热处理，在含氮的气氛下以400℃的温度进行1小时的处理，接下来在含氧的气氛下以400℃的温度进行1小时的处理。
接着，在成为第二氧化物的氧化膜上形成第二氮化钽膜。然后，通过对第二氮化钽膜、成为第二氧化物的氧化膜及成为第一氧化物的氧化膜进行加工，形成第一氧化物及第二氧化物。
接着，作为成为第三氧化物的氧化膜，利用溅射法以5nm的厚度形成In-Ga-Zn氧化物。成为第三氧化物的氧化膜的成膜条件与样品A1同样。然后，在成为第三氧化物的氧化膜上利用CVD法形成第四氧氮化硅膜。然后，通过对成为第三氧化物的氧化膜进行加工，形成第三氧化物。
通过上述工序，制造了样品A3。
对所制造的样品A1至样品A3中的氧化物的结晶性进行评价。图13示出从大致平行于样品面的方向观察所获取的氧化物的截面的高分辨率TEM图像。利用球面像差校正(Spherical Aberration Corrector)功能得到高分辨率TEM图像。在取得高分辨率TEM图像时，使用日本电子株式会社制造的原子分辨率分析电子显微镜JEM-ARM200F照射加速电压为200kV的电子束。
图13A是样品A1的截面的TEM图像，图13B是样品A2的截面的TEM图像，图13C是样品A3的截面的TEM图像。在图13的上方及下方观察到的明亮的区域是氧氮化硅膜，在图13的中央附近观察到的昏暗的区域是氧化物。此外，在该昏暗的区域中，第一氧化物位于下方，第二氧化物位于中央，第三氧化物位于上方。在图13A中，从第二氧化物至第三氧化物，在大范围内观察到晶格排列整齐的区域。
本实施例的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
[符号说明]
50：膜、51：膜、52：氧化膜、53：区域、54：区域、100：电容器、110：导电体、112：导电体、120：导电体、130：绝缘体、150：绝缘体、200：晶体管、200A：晶体管、205：导电体、210：绝缘体、212：绝缘体、214：绝缘体、216：绝缘体、218：导电体、222：绝缘体、224：绝缘体、230：氧化物、230a：氧化物、230b：氧化物、230c：氧化物、231：区域、231a：区域、231b：区域、234：区域、240：导电体、240a：导电体、240b：导电体、242：导电体、242a：导电体、242b：导电体、241：绝缘体、241a：绝缘体、241b：绝缘体、243：区域、243a：区域、243b：区域、244：绝缘体、245：绝缘体、246：导电体、250：绝缘体、254：绝缘体、260：导电体、260a：导电体、260b：导电体、274：绝缘体、276：绝缘体、280：绝缘体、281：绝缘体、283：绝缘体、300：晶体管、311：衬底、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、400：晶体管、405：导电体、430c：氧化物、431a：氧化物、431b：氧化物、432a：氧化物、432b：氧化物、440：导电体、440a：导电体、440b：导电体、442：导电体、442a：导电体、442b：导电体、450：绝缘体、460：导电体、460a：导电体、460b：导电体、1001：布线、1002：布线、1003：布线、1004：布线、1005：布线、1006：布线、1007：布线、1008：布线、1009：布线、1010：布线。

Claims (6)

1.一种半导体装置，包括：
导电体；
与所述导电体的侧面接触的第一绝缘体；
与所述导电体的顶面及所述第一绝缘体的顶面接触的第二绝缘体；以及
所述第二绝缘体上的氧化物，
其中，所述氧化物具有隔着所述第二绝缘体与所述导电体重叠的区域，
所述导电体的顶面的粗糙度曲线的最大高度(Rz)为6.0nm以下，
所述区域包含结晶，
并且，所述结晶的c轴取向于所述导电体的顶面的法线方向。
2.根据权利要求1所述的半导体装置，其中所述导电体的顶面的粗糙度曲线要素的平均长度(RSm)小于60nm。
3.一种半导体装置，包括：
导电体；
与所述导电体的侧面接触的第一绝缘体；
与所述导电体的顶面及所述第一绝缘体的顶面接触的第二绝缘体；以及
所述第二绝缘体上的氧化物，
其中，所述氧化物具有隔着所述第二绝缘体与所述导电体重叠的区域，
所述导电体的顶面的粗糙度曲线要素的平均长度(RSm)为60nm以上，
所述区域包含结晶，
并且，所述结晶的c轴取向于所述导电体的顶面的法线方向。
4.根据权利要求3所述的半导体装置，其中所述导电体的顶面的粗糙度曲线的最大高度(Rz)大于6.0nm。
5.一种半导体装置，包括：
导电体；
与所述导电体的侧面接触的第一绝缘体；
与所述导电体的顶面及所述第一绝缘体的顶面接触的第二绝缘体；以及
所述第二绝缘体上的氧化物，
其中，所述氧化物具有隔着所述第二绝缘体与所述导电体重叠的区域，
所述导电体的顶面的粗糙度曲线的算术平均高度(Ra)为0.5nm以下，
所述区域包含结晶，
并且，所述结晶的c轴取向于所述导电体的顶面的法线方向。
6.根据权利要求1至5中任一项所述的半导体装置，其中所述氧化物包含铟(In)、元素M(M为铝(Al)、镓(Ga)、钇(Y)或锡(Sn))、锌(Zn)及氧。
CN201880079057.1A 2017-12-07 2018-11-26 半导体装置及半导体装置的制造方法 Pending CN111448669A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2017235307 2017-12-07
JP2017-235307 2017-12-07
JP2018030371 2018-02-23
JP2018-030371 2018-02-23
PCT/IB2018/059278 WO2019111091A1 (ja) 2017-12-07 2018-11-26 半導体装置、および半導体装置の作製方法

Publications (1)

Publication Number Publication Date
CN111448669A true CN111448669A (zh) 2020-07-24

Family

ID=66750431

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880079057.1A Pending CN111448669A (zh) 2017-12-07 2018-11-26 半导体装置及半导体装置的制造方法

Country Status (5)

Country Link
US (3) US11282964B2 (zh)
JP (2) JPWO2019111091A1 (zh)
KR (2) KR20200090760A (zh)
CN (1) CN111448669A (zh)
WO (1) WO2019111091A1 (zh)

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656349A (en) 1990-07-04 1997-08-12 Hitachi, Ltd. Magnetic disk, method of manufacturing the same and magnetic disk apparatus including the magnetic disk
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP2008103653A (ja) 2006-09-22 2008-05-01 Tohoku Univ 半導体装置及び半導体装置の製造方法
CN101506985A (zh) 2006-09-22 2009-08-12 国产大学法人东北大学 半导体装置和半导体装置的制造方法
JP2009194351A (ja) 2007-04-27 2009-08-27 Canon Inc 薄膜トランジスタおよびその製造方法
WO2008139859A1 (en) 2007-04-27 2008-11-20 Canon Kabushiki Kaisha Thin-film transistor and process for its fabrication
KR102321565B1 (ko) 2009-09-24 2021-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR101696004B1 (ko) 2009-12-17 2017-01-12 키모토 컴파니 리미티드 광확산성 시트 및 이를 사용한 백라이트
WO2011099335A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102782822B (zh) 2010-03-08 2016-06-01 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
KR102220018B1 (ko) 2010-03-08 2021-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 제작하는 방법
KR101823853B1 (ko) 2010-03-12 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8816338B2 (en) * 2010-06-04 2014-08-26 Mitsui Mining & Smelting Co., Ltd. Electrode foil and organic device
US8987728B2 (en) 2011-03-25 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US9299852B2 (en) 2011-06-16 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI557910B (zh) 2011-06-16 2016-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102014876B1 (ko) 2011-07-08 2019-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6016532B2 (ja) 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
JP2016201518A (ja) * 2015-04-14 2016-12-01 株式会社半導体エネルギー研究所 導電体および半導体装置の作製方法

Also Published As

Publication number Publication date
JPWO2019111091A1 (ja) 2020-12-03
US11784259B2 (en) 2023-10-10
US20210210635A1 (en) 2021-07-08
WO2019111091A1 (ja) 2019-06-13
US20220336670A1 (en) 2022-10-20
US11282964B2 (en) 2022-03-22
JP2023086851A (ja) 2023-06-22
KR20240013863A (ko) 2024-01-30
KR20200090760A (ko) 2020-07-29
US20240006539A1 (en) 2024-01-04

Similar Documents

Publication Publication Date Title
JP7332480B2 (ja) 半導体装置の作製方法
CN112005383A (zh) 金属氧化物以及包含金属氧化物的晶体管
JP7229669B2 (ja) 半導体装置、および半導体装置の作製方法
JP7240383B2 (ja) 半導体装置
CN111788698A (zh) 半导体装置及半导体装置的制造方法
CN112352318A (zh) 半导体装置以及半导体装置的制造方法
KR102649488B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
CN111788696A (zh) 半导体装置及半导体装置的制造方法
JP2023011801A (ja) 半導体装置
JP7317802B2 (ja) 半導体装置
JP7221216B2 (ja) 半導体装置
JP7254462B2 (ja) 半導体装置の作製方法
CN111742414A (zh) 半导体装置以及半导体装置的制造方法
CN111615743A (zh) 半导体装置及半导体装置的制造方法
CN111771287A (zh) 半导体装置以及半导体装置的制造方法
JP7462712B2 (ja) 半導体装置
JP7237944B2 (ja) 半導体装置、および半導体装置の作製方法
CN111448669A (zh) 半导体装置及半导体装置的制造方法
JP7287970B2 (ja) 半導体装置、および半導体装置の作製方法
CN111656530A (zh) 半导体装置及半导体装置的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination