JPWO2019111091A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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Abstract

良好な電気特性を有する半導体装置を提供する。導電体と、導電体の側面に接する第１の絶縁体と、導電体の上面、および、第１の絶縁体の上面と接する第２の絶縁体と、第２の絶縁体上の酸化物と、を有し、酸化物は、第２の絶縁体を介して、導電体と重畳する領域を有し、導電体の上面における、粗さ曲線の最大高さ（Ｒｚ）が６．０ｎｍ以下であり、領域は、結晶を含み、結晶のｃ軸は、導電体の上面の法線方向に配向している半導体装置である。

Description

本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。また、本発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、および電子機器などは、半導体装置を有すると言える場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照。）。
Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ ４３，ｉｓｓｕｅ １，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ ５３，Ｎｕｍｂｅｒ ４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ ｅｔ ａｌ．，"Ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭ−ＦＰＤ’１３ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"ＥＣＳ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ ３，ｉｓｓｕｅ ９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ ６４，ｉｓｓｕｅ １０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ ｅｔ ａｌ．，"Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ ５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ ｅｔ ａｌ．，"２０１５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ ｅｔ ａｌ．，"ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ ４１，ｉｓｓｕｅ １，ｐ．６２６−６２９
本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。また、本発明の一態様は、高い周波数特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
また、本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。また、本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。また、本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。また、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、導電体と、導電体の側面に接する第１の絶縁体と、導電体の上面、および、第１の絶縁体の上面と接する第２の絶縁体と、第２の絶縁体上の酸化物と、を有し、酸化物は、第２の絶縁体を介して、導電体と重畳する領域を有し、導電体の上面における、粗さ曲線の最大高さ（Ｒｚ）が６．０ｎｍ以下であり、領域は、結晶を含み、結晶のｃ軸は、導電体の上面の法線方向に配向している半導体装置である。
上記において、導電体の上面における、粗さ曲線要素の平均長さ（ＲＳｍ）が６０ｎｍ未満であることが好ましい。
また、本発明の一態様は、導電体と、導電体の側面に接する第１の絶縁体と、導電体の上面、および、第１の絶縁体の上面と接する第２の絶縁体と、第２の絶縁体上の酸化物と、を有し、酸化物は、第２の絶縁体を介して、導電体と重畳する領域を有し、導電体の上面における、粗さ曲線要素の平均長さ（ＲＳｍ）が６０ｎｍ以上であり、領域は、結晶を含み、結晶のｃ軸は、導電体の上面の法線方向に配向している半導体装置である。
上記において、導電体の上面における、粗さ曲線の最大高さ（Ｒｚ）が６．０ｎｍより大きいことが好ましい。
また、本発明の一態様は、導電体と、導電体の側面に接する第１の絶縁体と、導電体の上面、および、第１の絶縁体の上面と接する第２の絶縁体と、第２の絶縁体上の酸化物と、を有し、酸化物は、第２の絶縁体を介して、導電体と重畳する領域を有し、導電体の上面における、粗さ曲線の算術平均高さ（Ｒａ）が０．５ｎｍ以下であり、領域は、結晶を含み、結晶のｃ軸は、導電体の上面の法線方向に配向している半導体装置である。
また、上記において、酸化物は、インジウム（Ｉｎ）と、元素Ｍ（Ｍはアルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、または錫（Ｓｎ））と、亜鉛（Ｚｎ）と、酸素と、を有することが好ましい。
本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。また、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、生産性の高い半導体装置を提供することができる。
また、長期間においてデータの保持が可能な半導体装置を提供することができる。また、情報の書き込み速度が速い半導体装置を提供することができる。また、設計自由度が高い半導体装置を提供することができる。また、消費電力を抑えることができる半導体装置を提供することができる。また、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る膜の形状を説明する図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の構成例を示す上面図および断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示す回路図。 本発明の一態様に係る半導体装置の模式図。 本発明の一態様に係る記憶装置の模式図。 本発明の一態様に係る電子機器を示す図。 試料Ａ１乃至試料Ａ３の断面における高分解能ＴＥＭ像。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外の元素をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
なお、本明細書において、バリア膜とは、水、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりのドレイン電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
本実施の形態では、本発明の一態様に係る、金属酸化物に代表される膜について説明する。なお、本明細書において、本発明の一態様に係る膜が、半導体の機能を有する場合、トランジスタのチャネルが形成される領域（以下、チャネル形成領域ともいう。）に用いることができる。以下では、本発明の一態様に係る膜ついて、図１を用いて説明する。
トランジスタは、チャネル形成領域に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。チャネル形成領域に金属酸化物を用いたトランジスタは、非導通状態においてリーク電流が極めて小さいため、低消費電力の半導体装置を提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
金属酸化物をトランジスタのチャネル形成領域に用いる場合、結晶性の高い金属酸化物を用いることが好ましい。結晶性の高い金属酸化物をトランジスタのチャネル形成領域に用いることで、当該トランジスタの安定性または信頼性を向上させることができる。結晶性の高い金属酸化物として、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）がある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。ここで、ナノ結晶とは、例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域で原子配列に周期性を持つ小さな結晶をさす。ＣＡＡＣ−ＯＳ中のナノ結晶は、層状構造を有する結晶であり、ナノ結晶のｃ軸に対して平行な面におけるＴＥＭ像では、明るい縞と暗い縞とがｃ軸方向に交互に現れる像（格子縞ともいう。）が観察される。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。また、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界を確認することは難しい。
上記歪みを小さくすることで、複数のナノ結晶が連結する領域においても、原子配列に周期性を有する場合がある。本明細書では、複数のナノ結晶が連結した構造全体において原子配列に周期性を有する領域を、領域Ａと呼ぶ。なお、領域Ａの最小サイズはナノ結晶のサイズである。また、当該領域Ａのサイズは、例えば、３０ｎｍとなる場合がある。当該領域Ａのサイズを大きくすることで、金属酸化物が有する歪みを低減することができる。歪みが低減された金属酸化物は、物理的性質が安定する。そのため、金属酸化物は熱に強く、信頼性が高い。よって、金属酸化物を用いたトランジスタの安定性または信頼性を向上させることができる。
なお、ＣＡＡＣ−ＯＳにおいて、複数の領域Ａが連結する領域、または、ナノ結晶と領域Ａとが連結する領域においても、明確な結晶粒界を確認することは難しい。
上記領域Ａのサイズを大きくするには、金属酸化物の結晶性を高める必要がある。金属酸化物の結晶性を高める方法として、例えば、金属酸化物を成膜する際の、基板温度を高くする、酸素ガスの流量を増やす、などがある。しかしながら、基板温度を高くする、または、酸素ガスの流量を増やすことで、金属酸化物が多結晶構造を有し、結晶粒界を形成する蓋然性が高い。また、金属酸化物の結晶性は、当該金属酸化物の下層に位置する膜の平坦性に影響されやすい。
そこで、金属酸化物の下方に位置する膜の平坦性を高くするのが好ましい。当該膜の平坦性を高くすることで、当該膜の上面の法線方向が広範囲にわたってほぼ一様となる。よって、金属酸化物中のナノ結晶のｃ軸が、当該法線方向に配向することで、ナノ結晶同士が連結しやすくなり、サイズが大きい領域Ａを有し、歪みが低減された金属酸化物を形成することができる。なお、法線方向とは、ナノ結晶と当該膜とが重畳する領域における、当該膜の上面に対する法線ベクトルの平均向きである。また、「ナノ結晶のｃ軸が法線方向に配向する」とは、ナノ結晶のｃ軸と法線方向のなす角が、−１５度以上１５度以下の角度である場合をいう。
なお、金属酸化物をチャネル形成領域に用いるトランジスタにおいて、金属酸化物の被形成面が、ゲート絶縁体または層間膜として機能する絶縁膜の上面であり、当該絶縁膜の被形成面が、ゲート電極または配線として機能する導電膜の上面である場合がある。当該導電膜として、例えば、タングステン膜、窒化チタン膜、窒化タンタル膜などが挙げられる。当該導電膜は、スパッタリング法などによって成膜される。スパッタリング法は、ターゲットから放出される粒が堆積する成膜方法である。したがって、当該導電膜の平坦性が低い場合がある。
また、上記絶縁膜として、例えば、酸化窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜などが挙げられる。上記絶縁膜は、ＣＶＤ法、ＡＬＤ法などによって成膜される。ＣＶＤ法およびＡＬＤ法は、被処理物の表面における反応により膜が形成される成膜方法である。したがって、上記絶縁膜の平坦性は、上記絶縁膜の被形成面である導電膜の平坦性に影響されやすい。
以上より、金属酸化物に対して、金属酸化物の下方に位置する膜が、導電膜と、導電膜上の絶縁膜の積層構造である場合、より下方に位置する膜の平坦性を高くすることが好ましい。すなわち、金属酸化物の被形成面の平坦性を高めるには、金属酸化物の下方に位置する導電膜の平坦性を高くすることが好ましい。当該導電膜の平坦性を高くすることで、金属酸化物の結晶性を高くすることができる。
以下では、金属酸化物が有する領域Ａのサイズと、当該金属酸化物の下方に位置する膜の平坦性との関係について説明する。ここでは、当該金属酸化物の下方に位置する膜が２層である場合を示す。
図１（Ａ）乃至（Ｄ）は、金属酸化物と、当該金属酸化物の下方に位置する膜の模式図である。図１（Ａ）乃至（Ｄ）では、膜５０上に膜５１が形成され、膜５１上に酸化膜５２が形成されている。また、酸化膜５２は複数の領域５３を有する。図１（Ａ）乃至（Ｄ）において、例えば、膜５０は導電体として機能する膜であり、膜５１は絶縁体として機能する膜であり、酸化膜５２は金属酸化物であり、領域５３は領域Ａである。なお、膜５０および膜５１は、それぞれ積層構造でもよい。
ここで、酸化膜５２が有する領域５３について説明する。図１（Ｅ）は、酸化膜５２が有する領域５３の模式図である。領域５３は、原子配列に周期性を有する。特に、酸化膜５２がＩｎ−Ｍ−Ｚｎ酸化物である場合、領域５３は、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する。また、各層の法線方向をｃ軸とし、各層がなす面をａ−ｂ面とする。
領域５３のａ−ｂ面方向のサイズは、酸化膜５２の成膜条件または酸化膜５２の下方に位置する膜の平坦性によっては、３０ｎｍの大きさとなる場合がある。なお、図１では、領域５３のｃ軸方向のサイズを、酸化膜５２の膜厚と同じサイズで示しているが、これに限らない。領域５３は、少なくとも、トランジスタのチャネル形成領域に形成されればよい。よって、領域５３のｃ軸方向のサイズは、ナノ結晶のｃ軸方向の最小サイズ（例えば、０．７ｎｍ）より大きく、酸化膜５２の膜厚より小さくてもよい。
はじめに、膜の平坦性を評価する方法を説明する。膜の平坦性を評価する方法として、例えば、膜の粗さ曲線を取得し、粗さ曲線パラメータを算出する方法が挙げられる。ここで、粗さ曲線とは、断面曲線から長波長成分を遮断して得た輪郭曲線である。粗さ曲線パラメータは、粗さ曲線から取得する。なお、粗さ曲線パラメータには、粗さ曲線の算術平均高さ（Ｒａ）、粗さ曲線要素の平均長さ（ＲＳｍ）、粗さ曲線の最大高さ（Ｒｚ）などがある。なお、粗さ曲線パラメータは、例えば、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
粗さ曲線の算術平均高さ（Ｒａ）は、基準長さにおける縦座標値Ｚ（Ｘ）の絶対値の平均である。粗さ曲線の算術平均高さ（Ｒａ）が小さいほど、膜の平坦性が高いといえる。なお、縦座標値Ｚ（Ｘ）は、任意の位置Ｘにおける粗さ曲線の高さである。
また、粗さ曲線要素の平均長さ（ＲＳｍ）は、基準長さにおける輪郭曲線要素の長さ（Ｘｓ）の平均である。粗さ曲線要素の平均長さ（ＲＳｍ）が大きいほど、膜の平坦性が高いといえる。
また、粗さ曲線の最大高さ（Ｒｚ）は、基準長さにおける輪郭曲線の最大山高さＺｐと最大谷深さＺｖとの和である。粗さ曲線の最大高さ（Ｒｚ）が小さいほど、膜の平坦性が高いといえる。なお、粗さ曲線の最大高さ（Ｒｚ）を、Ｐ−Ｖ値（Ｐｅａｋ−ｔｏ−Ｖａｌｌｅｙ Ｒｏｕｇｈｎｅｓｓ）と呼ぶ場合がある。
上記の粗さ曲線パラメータは、ＪＩＳ Ｂ ０６０１−２００１（ＩＳＯ ４２８７−１９９７）を参考にしているが、これに限らない。例えば、粗さ曲線パラメータは、ＴＥＭ像の画像解析を行うことで評価してもよい。ＴＥＭ像の画像解析による評価方法として、例えば、ＴＥＭ像で観察されるコントラストを、層と層との界面とし、当該界面の形状が、当該界面の下側に位置する層の粗さ曲線であると仮定する。そして、仮定した粗さ曲線から、粗さ曲線パラメータに相当するパラメータを算出する。なお、基準長さは、ＴＥＭ像で観察される膜５０の上面の長さとしてもよいし、膜５０と酸化膜５２とが重畳する領域の長さとしてもよい。当該評価方法を用いる場合、粗さ曲線の最大高さ（Ｒｚ）は、当該評価方法で仮定した粗さ曲線の最大山高さと最大谷深さとの和としてもよい。また、粗さ曲線要素の平均長さ（ＲＳｍ）は、当該評価方法で仮定した粗さ曲線の山からそれに隣り合う山までの長さの平均、あるいは、谷からそれに隣り合う谷までの長さの平均としてもよい。
なお、酸化膜５２の下方に位置する膜がトランジスタの配線としての機能を有する場合、当該膜の形状における短尺方向の長さが、基準長さよりも短い場合がある。この場合、基準長さの方向を、当該膜の形状における長尺方向とすることで、粗さ曲線パラメータを算出することができる。
前述したように、酸化膜５２が有する領域５３のサイズは大きい方が好ましい。
図１（Ａ）は、膜５０が平坦である場合の模式図である。膜５０が平坦であることで、膜５１の平坦性が高くなり、酸化膜５２の平坦性も高くなりやすい。この時、酸化膜５２に、サイズが大きい領域５３を形成することができる。さらに、異なる領域５３同士は、ａ−ｂ面方向に連結している。
領域５３のサイズを大きくするには、酸化膜５２の下方に位置する膜５０の粗さ曲線要素の平均長さ（ＲＳｍ）は大きいことが好ましい。膜５０の粗さ曲線要素の平均長さ（ＲＳｍ）として、例えば、６０ｎｍ以上が好ましく、８０ｎｍ以上がさらに好ましい。
図１（Ｂ）は、膜５０の粗さ曲線要素の平均長さ（ＲＳｍ）が大きい場合の模式図である。例えば、膜５０の粗さ曲線要素の平均長さ（ＲＳｍ）が６０ｎｍ以上である場合、膜５０および膜５１の膜上面では、凸部から凹部までの長さ（ＲＳｍの約半分の長さ）が３０ｎｍまたはそれ以上である領域の割合が増える。当該領域の膜上面に対する法線方向はほぼ一様である。よって、当該領域の膜上面が酸化膜５２の被形成面である場合、ナノ結晶同士が小さい歪みで連結しやすくなり、酸化膜５２にサイズの大きい領域５３を形成することができる。
また、領域５３のサイズを大きくするには、酸化膜５２の下方に位置する膜５０の粗さ曲線の最大高さ（Ｒｚ）または算術平均高さ（Ｒａ）は小さいことが好ましい。膜５０の粗さ曲線の最大高さ（Ｒｚ）として、例えば１０ｎｍ以下が好ましく、６．０ｎｍ以下がより好ましく、４．０ｎｍ以下がさらに好ましい。また、膜５０の粗さ曲線の算術平均高さ（Ｒａ）として、例えば、１．０ｎｍ以下が好ましく、０．５ｎｍ以下がより好ましく、０．３ｎｍ以下がさらに好ましい。
図１（Ｃ）は、膜５０の粗さ曲線の最大高さ（Ｒｚ）が小さい場合の模式図である。膜５０の粗さ曲線の高さ（Ｒｚ）または算術平均高さ（Ｒａ）を小さくすることで、膜５１の膜上面の凸部または凹部において、異なるナノ結晶が小さい歪みで連結し、酸化膜５２にサイズの大きい領域５３を形成することができる。
なお、膜５０の粗さ曲線要素の平均長さ（ＲＳｍ）が十分大きければ、膜５０の粗さ曲線の最大高さ（Ｒｚ）または算術平均高さ（Ｒａ）は大きくても、サイズの大きい領域５３を形成することができる。例えば、膜５０の粗さ曲線要素の平均長さ（ＲＳｍ）が６０ｎｍ以上である場合、膜５０の粗さ曲線の最大高さ（Ｒｚ）が６．０ｎｍより大きく、または、膜５０の粗さ曲線の算術平均高さ（Ｒａ）が０．５ｎｍより大きくてもよい。
また、膜５０の粗さ曲線の高さ（Ｒｚ）または算術平均高さ（Ｒａ）が十分小さければ、膜５０の粗さ曲線要素の平均長さ（ＲＳｍ）が小さくても、サイズの大きい領域５３を形成することができる。例えば、膜５０の粗さ曲線の最大高さ（Ｒｚ）が６．０ｎｍ以下、または、膜５０の粗さ曲線の算術平均高さ（Ｒａ）が０．５ｎｍ以下である場合、膜５０の粗さ曲線要素の平均長さ（ＲＳｍ）が６０ｎｍ未満でもよい。
図１（Ｄ）は、膜５０の粗さ曲線要素の平均長さ（ＲＳｍ）が小さく、膜５０の粗さ曲線の最大高さ（Ｒｚ）または算術平均高さ（Ｒａ）が大きい場合の模式図である。この時、膜５１の膜上面に対する法線方向がほぼ一様となる領域は狭くなり、領域５３のサイズも小さくなると推測される。さらに、膜５１の膜上面の凸部または凹部上の領域５４では、歪みが大きくなるため、異なるナノ結晶が連結しにくく、結晶性が低くなる可能性がある。
以上のように、金属酸化物の下方に位置する膜の平坦性を高くすることで、ナノ結晶同士が連結しやすくなり、金属酸化物にサイズが大きい領域Ａを形成することができる。当該金属酸化物をトランジスタのチャネル形成領域に用いることで、トランジスタの安定性または信頼性を向上させることができる。
なお、金属酸化物の下方に位置する膜の平坦性を高める方法として、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、または、ＣＭＰ処理を用いた平滑化処理などを行うとよい。
本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
＜半導体装置の構成例＞
図２（Ａ）、図２（Ｂ）、および図２（Ｃ）は、本発明の一態様に係るトランジスタ２００、およびトランジスタ２００周辺の上面図および断面図である。
図２（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図２（Ｂ）、および図２（Ｃ）は、当該半導体装置の断面図である。ここで、図２（Ｂ）は、図２（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図２（Ｃ）は、図２（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、図２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体２８１と、を有する。また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）とを有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）が設けられる。
また、絶縁体２５４、絶縁体２７４、絶縁体２８０および絶縁体２８１に形成された開口の内壁に接して絶縁体２４１が設けられ、その側面に接して導電体２４０の第１の導電体が設けられ、さらに内側に導電体２４０の第２の導電体が設けられている。ここで、導電体２４０の上面の高さと、絶縁体２８１の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２４０の第１の導電体および導電体２４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
［トランジスタ２００］
図２に示すように、トランジスタ２００は、基板（図示せず。）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６の上および導電体２０５の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０ｃの上に配置された絶縁体２５０と、絶縁体２５０上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、酸化物２３０ｂの上面の一部と接する導電体２４２ａおよび導電体２４２ｂと、絶縁体２２４の上面、酸化物２３０ａの側面、酸化物２３０ｂの側面、導電体２４２ａの側面、導電体２４２ａの上面、導電体２４２ｂの側面、および導電体２４２ｂの上面に接して配置された絶縁体２５４と、絶縁体２５４の上に配置された絶縁体２８０と、絶縁体２８０の上に配置された絶縁体２７４と、を有する。導電体２６０は、導電体２６０ａおよび導電体２６０ｂを有し、導電体２６０ｂの底面および側面を包むように導電体２６０ａが配置される。ここで、図２（Ｂ）に示すように、導電体２６０の上面は、絶縁体２５０の上面および酸化物２３０ｃの上面と略一致して配置される。また、絶縁体２７４は、導電体２６０、酸化物２３０ｃ、および絶縁体２５０のそれぞれの上面、および絶縁体２４１の側面と接する。
また、絶縁体２２２、絶縁体２５４、および絶縁体２７４は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２、絶縁体２５４、および絶縁体２７４は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２、絶縁体２５４、および絶縁体２７４は、それぞれ絶縁体２２４よりも酸素および水素の一方または双方の透過性が低いことが好ましい。絶縁体２２２、絶縁体２５４、および絶縁体２７４は、それぞれ絶縁体２５０よりも酸素および水素の一方または双方の透過性が低いことが好ましい。絶縁体２２２、絶縁体２５４、および絶縁体２７４は、それぞれ絶縁体２８０よりも酸素および水素の一方または双方の透過性が低いことが好ましい。
絶縁体２５４は、図２（Ｂ）（Ｃ）に示すように、導電体２４２ａの上面と側面、導電体２４２ｂの上面と側面、酸化物２３０ａおよび酸化物２３０ｂの側面、ならびに絶縁体２２４の上面に接することが好ましい。水素に対してバリア性を有する絶縁体２５４によって、絶縁体２２４、および酸化物２３０を覆うことで、絶縁体２８０は、絶縁体２５４によって、絶縁体２２４および酸化物２３０と離隔される。これにより、トランジスタ２００の外方から水素などの不純物が混入することを抑制できるので、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
また、酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。
なお、トランジスタ２００では、チャネル形成領域と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。
ここで、導電体２６０は、トランジスタのゲート電極として機能し、導電体２４２ａおよび導電体２４２ｂは、それぞれソース電極またはドレイン電極として機能する。トランジスタ２００は、ゲート電極として機能する導電体２６０が、絶縁体２８０などに形成された開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
なお、図２に示すように、導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。なお、トランジスタ２００では、導電体２６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体２６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。
また、トランジスタ２００は、基板（図示しない。）の上に配置された絶縁体２１４と、絶縁体２１４の上に配置された絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６と導電体２０５の上に配置された絶縁体２２２と、を有することが好ましい。さらに、絶縁体２２２の上に絶縁体２２４が配置されることが好ましい。
また、トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
また、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が低下する場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。したがって、チャネルが形成される領域中の酸素欠損はできる限り低減されていることが好ましい。例えば、絶縁体２５０などを介して酸化物２３０に酸素を供給し、酸素欠損を補填すればよい。これにより、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
また、酸化物２３０上に接するように設けられ、ソース電極やドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）に含まれる元素が、酸化物２３０の酸素を吸収する機能を有する場合、酸化物２３０と導電体２４２の間、または酸化物２３０の表面近傍に、部分的に低抵抗領域が形成される場合がある。この場合、当該低抵抗領域には、酸素欠損に入り込んだ不純物（水素、窒素、または金属元素等）がドナーとして機能し、キャリア密度が増加する場合がある。なお、以下において、酸素欠損に入り込んだ水素のことをＶｏＨと呼ぶ場合がある。
また、図２（Ｂ）に示すトランジスタ２００の一部の領域の拡大図を図３（Ａ）に示す。図３（Ａ）に示すように、酸化物２３０ｂ上に接するように導電体２４２が設けられ、酸化物２３０の、導電体２４２との界面とその近傍には、低抵抗領域として、領域２４３（領域２４３ａ、および領域２４３ｂ）が形成される場合がある。酸化物２３０は、トランジスタ２００のチャネル形成領域として機能する領域２３４と、領域２４３の一部を含み、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、を有する。なお、以降の図面において、拡大図などで領域２４３を示さない場合でも、同様の領域２４３が形成されている場合がある。
なお、領域２４３ａ、および領域２４３ｂは、酸化物２３０ｂの導電体２４２近傍において、深さ方向に拡散するように設けられる例を示しているが、本発明はこれに限らない。領域２４３ａおよび領域２４３ｂは、求められるトランジスタの電気特性に合わせて適宜形成すればよい。また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。
図３（Ｂ）は、絶縁体２８０と、絶縁体２７４と、の間に絶縁体２８３を配置したトランジスタの一例である。つまり、絶縁体２７４と、絶縁体２５０と、は接しない構造である。このような構造とすることで、絶縁体２８０などに含まれる水素などの不純物が絶縁体２８３を介して絶縁体２５０へ混入することがある。絶縁体２５０へ混入した水素などの不純物は、チャネル形成領域の酸化物２３０へ拡散し、トランジスタの電気特性およびトランジスタの信頼性に悪影響を及ぼすことがある。
また、本発明の一態様であるトランジスタ２００は、図３（Ａ）に示すように、絶縁体２７４と、絶縁体２５０とが、直接接する構造となっている。このような構造とすることで、絶縁体２８０などに含まれる水素などの不純物が絶縁体２５０へ混入することを抑えることができるので、上述の電気特性および信頼性への悪影響を抑制することができる。
また、図３（Ａ）において、絶縁体２２４の底面を基準として、領域２３４と重なる領域における導電体２６０の底面の高さは、導電体２４２ａおよび導電体２４２ｂのそれぞれの上面の高さより低いことが好ましい。これによってゲート電極として機能する導電体２６０からの電界がチャネル形成領域全体に作用することができるのでトランジスタの動作が良好となり好ましい。領域２３４と重なる領域における導電体２６０の底面の高さと、導電体２４２ａおよび導電体２４２ｂのそれぞれの上面の高さとの差をＴ１とすると、Ｔ１は、０ｎｍ以上３０ｎｍ以下、好ましくは０ｎｍ以上１５ｎｍ以下とする。
ここで、図２（Ｃ）に示すトランジスタ２００の一部の領域の拡大図を図４に示す。図４は、トランジスタ２００のチャネル幅方向のチャネル形成領域を拡大した図である。
図４に示すように、絶縁体２２４の底面を基準として、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さは、酸化物２３０ｂの底面の高さより低いことが好ましい。酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差をＴ２とすると、Ｔ２は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
このように、ゲート電極として機能する導電体２６０が、チャネル形成領域の酸化物２３０ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構成となっており、導電体２６０の電界をチャネル形成領域の酸化物２３０ｂ全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。
以上より、オン電流が大きいトランジスタを有する半導体装置を提供することができる。また、高い周波数特性を有するトランジスタを有する半導体装置を提供することができる。また、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させた半導体装置を提供することができる。また、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１４および絶縁体２１６に埋め込まれて設けることが好ましい。
ここで、導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。また、導電体２０５は、第２のゲート（バックゲートともいう。）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
なお、導電体２０５は、図２（Ａ）に示すように、酸化物２３０における領域２３４よりも、大きく設けるとよい。特に、図２（Ｃ）に示すように、導電体２０５は、酸化物２３０の領域２３４のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。
上記構成を有することで、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体２０５は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５を単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体２１４は、水、水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。
例えば、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体２１４よりも基板側からトランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１４よりも基板側に、拡散するのを抑制することができる。
また、絶縁体２１６、絶縁体２８０、および絶縁体２８１は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６、絶縁体２８０、および絶縁体２８１として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。
ここで、酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体２２４は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、図２（Ｃ）に示すように、絶縁体２２４は、絶縁体２５４と重ならず、且つ酸化物２３０ｂと重ならない領域の膜厚が、それ以外の領域の膜厚より薄くなる場合がある。絶縁体２２４において、絶縁体２５４と重ならず、且つ酸化物２３０ｂと重ならない領域の膜厚は、上記酸素を十分に拡散できる膜厚であることが好ましい。
絶縁体２２２は、水、水素などの不純物が、基板側からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２５４によって、絶縁体２２４および酸化物２３０を囲むことにより、水、水素などの不純物が外方からトランジスタ２００に侵入することを抑制することができる。
さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。例えば、絶縁体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素は、絶縁体２１６側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムなどを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物２３０ｂは、結晶性を有することが好ましい。例えば、後述するＣＡＡＣ−ＯＳを用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギー準位が、酸化物２３０ｂの伝導帯下端のエネルギー準位より高くなることが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または３：１：２［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：１［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：５［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化ガリウムとの積層構造などが挙げられる。
このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。なお、酸化物２３０ｃを積層構造とした場合、上述の酸化物２３０ｂと、酸化物２３０ｃとの界面における欠陥準位密度を低くする効果に加え、酸化物２３０ｃが有する構成元素が、絶縁体２５０側に拡散するのを抑制することが期待される。より具体的には、酸化物２３０ｃを積層構造とし、積層構造の上方にＩｎを含まない酸化物を位置させるため、絶縁体２５０側に拡散しうるＩｎを抑制することができる。絶縁体２５０は、ゲート絶縁体として機能するため、Ｉｎが拡散した場合、トランジスタの特性不良となる。したがって、酸化物２３０ｃを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
酸化物２３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、領域２３４となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
酸化物２３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
絶縁体２５４は、絶縁体２１４などと同様に、水または水素などの不純物が、絶縁体２８０側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２５４は、絶縁体２２４より水素透過性が低いことが好ましい。さらに、図２（Ｂ）（Ｃ）に示すように、絶縁体２５４は、導電体２４２ａの上面と側面、導電体２４２ｂの上面と側面、酸化物２３０ａおよび酸化物２３０ｂの側面、ならびに絶縁体２２４の上面に接することが好ましい。このような構成にすることで、絶縁体２８０に含まれる水素が、酸化物２３０のチャネル形成領域に侵入するのを抑制することができる。
さらに、絶縁体２５４は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。例えば、絶縁体２５４は、絶縁体２２４より酸素透過性が低いことが好ましい。
絶縁体２５４は、スパッタリング法を用いて成膜されることが好ましい。絶縁体２５４を、酸素を含む雰囲気でスパッタリング法を用いて成膜することで、絶縁体２２４の絶縁体２５４と接する領域近傍に酸素を添加することができる。これにより、当該領域から、絶縁体２２４を介して酸化物２３０中に酸素を供給することができる。ここで、絶縁体２５４が、上方への酸素の拡散を抑制する機能を有することで、酸素が酸化物２３０から絶縁体２８０へ拡散することを防ぐことができる。また、絶縁体２２２が、下方への酸素の拡散を抑制する機能を有することで、酸素が酸化物２３０から絶縁体２１６へ拡散することを防ぐことができる。このようにして、酸化物２３０のチャネル形成領域として機能する領域２３４に酸素が供給される。これにより、酸化物２３０の酸素欠損を低減し、トランジスタのノーマリーオン化を抑制することができる。
また、絶縁体２５４は、２層以上の多層構造とすることができる。例えば、絶縁体２５４として、酸素を含む雰囲気でスパッタリング法を用いて１層目を成膜し、次にＡＬＤ法を用いて２層目を成膜し、２層構造としてもよい。ＡＬＤ法は、被覆性の良好な成膜法なので、１層目の凹凸によって、段切れなどが形成されるのを防ぐことができる。
絶縁体２５４としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
絶縁体２２４と同様に、絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素によって導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体２８０は、絶縁体２５４を介して、絶縁体２２４、酸化物２３０、および導電体２４２上に設けられる。例えば、絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
絶縁体２８０中の水、水素などの不純物濃度が低減されていることが好ましい。また、絶縁体２８０の上面は、平坦化されていてもよい。
絶縁体２７４は、絶縁体２１４などと同様に、水、水素などの不純物が、上方から絶縁体２８０に混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体２７４としては、例えば、絶縁体２１４、絶縁体２５４等に用いることができる絶縁体を用いればよい。
また、絶縁体２７４の上に、層間膜として機能する絶縁体２８１を設けることが好ましい。絶縁体２８１は、絶縁体２２４などと同様に、膜中の水、水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４に形成された開口に、導電体２４０ａおよび導電体２４０ｂを配置する。導電体２４０ａおよび導電体２４０ｂは、導電体２６０を挟んで対向して設ける。なお、導電体２４０ａおよび導電体２４０ｂの上面の高さは、絶縁体２８１の上面と、同一平面上としてもよい。
なお、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４に形成された開口の内壁に接して、絶縁体２４１ａが設けられ、その側面に接して導電体２４０ａが形成されている。当該開口の底部の少なくとも一部には導電体２４２ａが位置しており、導電体２４０ａが導電体２４２ａと接する。同様に、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４に形成された開口の内壁に接して、絶縁体２４１ｂが設けられ、その側面に接して導電体２４０ｂが形成されている。当該開口の底部の少なくとも一部には導電体２４２ｂが位置しており、導電体２４０ｂが導電体２４２ｂと接する。
導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。
また、導電体２４０を積層構造とする場合、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２、絶縁体２５４、絶縁体２８０、絶縁体２７４、絶縁体２８１などと接する導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。また、水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて絶縁体２８１より上層から酸化物２３０に混入するのを抑制することができる。
絶縁体２４１ａおよび絶縁体２４１ｂとしては、例えば、絶縁体２５４等に用いることができる絶縁体を用いればよい。絶縁体２４１ａおよび絶縁体２４１ｂは、絶縁体２５４に接して設けられるので、水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて絶縁体２８０などから酸化物２３０に混入するのを抑制することができる。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
また、図示しないが、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体（絶縁体２１４、絶縁体２２２、絶縁体２５４、絶縁体２７４など）で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、または酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、錫などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
トランジスタの半導体に用いる金属酸化物として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜が挙げられる。しかしながら、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
２００９年に、ＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ＣＡＡＣ−ＩＧＺＯと呼ぶ。）が発見されたことが、非特許文献１および非特許文献２で報告されている。ここでは、ＣＡＡＣ−ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ−ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
また、２０１３年には、ｎｃ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ｎｃ−ＩＧＺＯと呼ぶ。）が発見された（非特許文献３参照。）。ここでは、ｎｃ−ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
非特許文献４および非特許文献５では、上記のＣＡＡＣ−ＩＧＺＯ、ｎｃ−ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ−ＩＧＺＯの薄膜およびｎｃ−ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ−ＩＧＺＯの薄膜またはｎｃ−ＩＧＺＯの薄膜を用いることが好ましい。
金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０−２４Ａ／μｍ）オーダである、ことが非特許文献６に示されている。例えば、金属酸化物を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（非特許文献７参照。）。
また、金属酸化物を用いたトランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献８参照。）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する金属酸化物を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
＜半導体装置の変形例＞
図２では、ソース電極またはドレイン電極として機能する導電体２４２が、酸化物２３０に接して形成されているトランジスタ２００を有する半導体装置の構成例について説明したが、半導体装置の構成はこれに限られない。以下では、図５を用いて、本発明の一態様に係るトランジスタ２００Ａを有する半導体装置の一例について説明する。
図５（Ａ）は、トランジスタ２００Ａを有する半導体装置の上面図である。また、図５（Ｂ）および図５（Ｃ）は、当該半導体装置の断面図である。ここで、図５（Ｂ）は、図５（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００Ａのチャネル長方向の断面図でもある。また、図５（Ｃ）は、図５（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００Ａのチャネル幅方向の断面図でもある。なお、図５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
なお、図５に示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記している。
以下、半導体装置の構成について、図５を用いて説明する。なお、本項目においても、半導体装置の構成材料については＜半導体装置の構成例＞で詳細に説明した材料を用いることができる。
なお、図５に示す半導体装置が有するトランジスタ２００Ａは、＜半導体装置の構成例＞に示した半導体装置が有するトランジスタ２００の変形例である。よって、説明の繰り返しを防ぐため、主に、＜半導体装置の構成例＞に示したトランジスタ２００と異なる点について説明する。
図５に示すトランジスタ２００Ａは、＜半導体装置の構成例＞に示したトランジスタ２００とは、導電体２４２および絶縁体２５４を有せず、絶縁体２４４および絶縁体２４５を有することが異なる。図５に示すトランジスタ２００Ａは、導電体２４２を設けず、酸化物２３０を選択的に低抵抗化することで、酸化物２３０ｂにソース領域またはドレイン領域が設けられる。
図５に示すトランジスタ２００Ａは、図２に示すトランジスタ２００と同様に、チャネル形成領域を含む酸化物２３０に、酸化物半導体として機能する金属酸化物を用いることができる。
酸化物２３０は、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで、キャリア密度が増大し、低抵抗化する場合がある。酸化物２３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等がある。
なお、上記元素の濃度は、ＳＩＭＳなどを用いて測定すればよい。
特に、ホウ素、およびリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。当該製造ラインの装置を転用することによって、設備投資を抑制することができる。
図５に示す、領域２４３（領域２４３ａ、および領域２４３ｂ）は、酸化物２３０ｂに上記の元素が添加された領域である。領域２４３は、例えば、ダミーゲートを用いることで形成することができる。
例えば、酸化物２３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、酸化物２３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物２３０が、当該ダミーゲートと重畳していない領域に、当該元素が添加され、領域２４３が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
なお、酸化物２３０ｂと、ダミーゲートとの間に、絶縁体を設け、当該ダミーゲートをマスクとして用い、酸化物２３０ｂを低抵抗化する元素を添加してもよい。当該絶縁体には、例えば、絶縁体２２４と同様の材料を用いることができる。
続いて、酸化物２３０ｂ、および上記ダミーゲート上に、絶縁体２４４となる絶縁膜、および絶縁体２４５となる絶縁膜を成膜してもよい。絶縁体２４４となる絶縁膜、および絶縁体２４５となる絶縁膜を積層して設けることで、領域２４３と、酸化物２３０ｃおよび絶縁体２５０とが重畳する領域を設けることができる。
具体的には、絶縁体２４５となる絶縁膜上に絶縁体２８０となる絶縁膜を設けた後、絶縁体２８０となる絶縁膜にＣＭＰ処理を行うことで、絶縁体２８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、上記ダミーゲートを除去する際に、上記ダミーゲートと接する絶縁体２４４となる絶縁膜の一部も除去するとよい。従って、絶縁体２８０に設けられた開口部の側面には、絶縁体２４５、および絶縁体２４４が露出し、当該開口部の底面には、酸化物２３０ｂに設けられた領域２４３の一部が露出する。次に、当該開口部に酸化物２３０ｃとなる酸化膜、絶縁体２５０となる絶縁膜、および導電体２６０となる導電膜を順に成膜した後、絶縁体２８０が露出するまでＣＭＰ処理などにより、酸化物２３０ｃとなる酸化膜、絶縁体２５０となる絶縁膜、および導電体２６０となる導電膜の一部を除去することで、図５に示すトランジスタ２００Ａを形成することができる。
絶縁体２４４および絶縁体２４５は、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いることが好ましい。なお、絶縁体２４４、および絶縁体２４５は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
図５に示すトランジスタ２００Ａは、既存の装置を転用することができ、さらに、図２に示すトランジスタ２００と異なって導電体２４２を設けないため、コストの低減を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、半導体装置の一形態を、図６および図７を用いて説明する。
［記憶装置１］
本発明の一態様である、容量素子を使用した半導体装置（記憶装置）の一例を図６に示す。本発明の一態様の半導体装置は、容量素子１００と、トランジスタ２００と、トランジスタ３００とを有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００を用いることができる。
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
図６に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
また、図６に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
＜トランジスタ３００＞
トランジスタ３００は、基板３１１上に設けられ、ゲート電極として機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ならびにソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
ここで、図６に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図６に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
＜容量素子１００＞
容量素子１００は、第１の電極として機能する導電体１１０と、第２の電極として機能する導電体１２０と、誘電体として機能する絶縁体１３０とを有する。
また、例えば、導電体１１０は、導電体２４６上に設けた導電体１１２と同時に形成することができる。なお、導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
図６では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
また、絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いることが好ましい。当該構成により、容量素子１００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する窒化物などがある。
一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。
＜配線層＞
各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ３００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図６において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
同様に、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。さらに、導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。
層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
例えば、絶縁体１５０、絶縁体２１２、絶縁体３５２、絶縁体３５４等には、比誘電率の低い絶縁体を用いることが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体２１０、絶縁体３５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンなどを用いることができる。
配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、導電体１１２等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜＜酸化物半導体が設けられた層の配線、またはプラグ＞＞
なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
例えば、図６では、過剰酸素を有する絶縁体２２４と、導電体２４６との間に、絶縁体２７６を設けるとよい。絶縁体２７６と、絶縁体２２２、および絶縁体２７４とが接して設けられることで、絶縁体２２４、およびトランジスタ２００は、バリア性を有する絶縁体により、封止する構造とすることができる。さらに、絶縁体２７６は、絶縁体２８０と接することが好ましい。絶縁体２７６が、絶縁体２８０まで延在していることで、酸素や不純物の拡散を、より抑制することができる。
つまり、絶縁体２７６を設けることで、絶縁体２２４が有する過剰酸素が、導電体２４６に吸収されることを抑制することができる。また、絶縁体２７６を有することで、不純物である水素が、導電体２４６を介して、トランジスタ２００へ拡散することを抑制することができる。
なお、絶縁体２７６としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム、酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンなどを用いることができる。
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
［記憶装置２］
本発明の一態様である半導体装置を使用した、記憶装置の一例を図７に示す。図７に示す記憶装置は、図６で示したトランジスタ２００、トランジスタ３００、および容量素子１００を有する半導体装置に加え、トランジスタ４００を有している。
トランジスタ４００は、トランジスタ２００の第２のゲート電圧を制御することができる。例えば、トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースと、トランジスタ２００の第２のゲートを接続する構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲートとソース間の電圧および、第２のゲートとソース間の電圧は、０Ｖになる。トランジスタ４００において、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時間維持することができる。これにより、トランジスタ２００、およびトランジスタ４００を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
従って、図７において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００の第１のゲートと電気的に接続され、配線１００９はトランジスタ４００の第２のゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、及び配線１００９が電気的に接続されている。
また、図７に示す記憶装置は、図６に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ４００は、複数のトランジスタ２００の第２のゲート電圧を制御することができる。そのため、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。
＜トランジスタ４００＞
トランジスタ４００は、トランジスタ２００と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲート電極として機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、第２のゲート電極として機能する導電体４０５と、ゲート絶縁体として機能する絶縁体２２２、絶縁体２２４、および絶縁体４５０と、チャネルが形成される領域を有する酸化物４３０ｃと、ソースまたはドレインの一方として機能する導電体４４２ａ、酸化物４３１ａ、および酸化物４３１ｂと、ソースまたはドレインの他方として機能する導電体４４２ｂ、酸化物４３２ａ、および酸化物４３２ｂと、導電体４４０（導電体４４０ａ、および導電体４４０ｂ）と、を有する。
トランジスタ４００において、導電体４０５と、導電体２０５とは、同じ層に形成される。酸化物４３１ａ、および酸化物４３２ａと、酸化物２３０ａとは、同じ層に形成され、酸化物４３１ｂ、および酸化物４３２ｂと、酸化物２３０ｂとは、同じ層に形成される。導電体４４２と、導電体２４２とは、同じ層に形成される。酸化物４３０ｃと、酸化物２３０ｃとは、同じ層に形成される。絶縁体４５０と、絶縁体２５０とは、同じ層に形成される。導電体４６０と、導電体２６０とは、同じ層に形成される。
なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物４３０ｃは、酸化物２３０ｃとなる酸化膜を加工することで、形成することができる。
トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０などと同様に、酸素欠損が低減され、水素、水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧をより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
＜ダイシングライン＞
以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する方法がある。
ここで、例えば、図７に示すように、絶縁体２５４と、絶縁体２２２とが接する領域をダイシングラインとなるように設計することが好ましい。つまり、複数のトランジスタ２００を有するメモリセル、およびトランジスタ４００の外縁に設けられるダイシングラインとなる領域近傍において、絶縁体２２４に開口を設ける。また、絶縁体２２４の側面を覆うように、絶縁体２５４を設ける。
つまり、絶縁体２２４に設けた開口において、絶縁体２２２と、絶縁体２５４とが接する。例えば、このとき、絶縁体２２２と、絶縁体２５４とを同材料及び同方法を用いて形成してもよい。絶縁体２２２、および絶縁体２５４を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、酸化アルミニウムを用いることが好ましい。
当該構造により、絶縁体２２２、および絶縁体２５４で、絶縁体２２４、トランジスタ２００、およびトランジスタ４００を包み込むことができる。絶縁体２２２、および絶縁体２５４は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素、水などの不純物が混入し、トランジスタ２００、およびトランジスタ４００に拡散することを防ぐことができる。
また、当該構造により、絶縁体２２４の過剰酸素が絶縁体２５４、および絶縁体２２２の外部に拡散することを防ぐことができる。従って、絶縁体２２４の過剰酸素は、効率的にトランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００、またはトランジスタ４００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、図８および図９を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
図８（Ａ）にＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
コントロールロジック回路１４６０は、外部からの制御信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
なお、図８（Ａ）において、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図８（Ｂ）に示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
図９に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
図９（Ａ）乃至（Ｃ）に、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（登録商標）（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ぶ場合がある。図９（Ａ）に示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図９（Ｂ）に示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図９（Ｃ）に示すメモリセル１４７３のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に多値データ、又はアナログデータを保持することができる。
また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
図９（Ｄ）乃至（Ｇ）に、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図９（Ｄ）に示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（登録商標）（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ）と呼ぶ場合がある。
トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図９（Ｅ）に示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図９（Ｆ）に示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図９（Ｇ）に示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に小さくすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至１４７７も同様である。
なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２、Ｍ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
また、図９（Ｈ）に３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図９（Ｈ）に示すメモリセル１４７８は、トランジスタＭ４乃至Ｍ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、ＲＷＬ、ＷＷＬ、ＢＧＬ、およびＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、ＷＢＬに電気的に接続してもよい。
トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
なお、トランジスタＭ５、Ｍ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至Ｍ６がＯＳトランジスタでもよい。この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４としてトランジスタ２００を用い、トランジスタＭ５、Ｍ６としてトランジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に小さくすることができる。
なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、図１０を用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
図１０（Ａ）に示すように、チップ１２００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１２１１、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
チップ１２００には、バンプ（図示しない）が設けられ、図１０（Ｂ）に示すように、プリント基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図１１にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図１１（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
図１１（Ｂ）はＳＤカードの外観の模式図であり、図１１（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
図１１（Ｄ）はＳＳＤの外観の模式図であり、図１１（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図１２に、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
本発明の一態様に係るＧＰＵ又はチップは、様々な電子機器に搭載することができる。電子機器の例としては、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図１２に、電子機器の例を示す。
［携帯電話］
図１２（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
［情報端末］
図１２（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図１２（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
図１２（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
図１２（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
図１２（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のＧＰＵ又はチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵ又はチップを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
本発明の一態様のＧＰＵ又はチップは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図１２（Ｅ１）は移動体の一例である自動車５７００を示し、図１２（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図１２（Ｅ１）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
本発明の一態様のＧＰＵ又はチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車５７００の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［放送システム］
本発明の一態様のＧＰＵ又はチップは、放送システムに適用することができる。
図１２（Ｆ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図１２（Ｆ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
図１２（Ｆ）では、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波ＴＶ放送を視聴することができる。なお、放送システムは、図１２（Ｆ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
上述した放送システムは、本発明の一態様のチップを適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
本実施例では、本発明の一態様に係るトランジスタ（試料Ａ１とする。）を作製し、金属酸化物のチャネル形成領域近傍の断面ＴＥＭ像を取得した。なお、比較のため、作製方法が試料Ａ１と異なる、試料Ａ２および試料Ａ３を作製し、金属酸化物のチャネル形成領域近傍の断面ＴＥＭ像を取得した。
以下に、試料Ａ１乃至試料Ａ３の作製方法について説明する。はじめに、試料Ａ１の作製方法を説明する。
基板上に、酸化シリコン膜と、第１の酸化アルミニウム膜を順に成膜した。
次に、第１の酸化アルミニウム膜上に、スパッタリング法によって、第１のタングステン膜を成膜した。その後、リソグラフィー法によって、第１のタングステン膜を加工し、導電体を形成した。
次に、第１の酸化アルミニウム膜および上記導電体の上に、ＣＶＤ法によって、第１の酸化窒化シリコン膜を成膜した。その後、第１のＣＭＰ処理によって、上記導電体の上面に達するまで、第１の酸化窒化シリコン膜を研磨した。
次に、第１の酸化窒化シリコン膜および上記導電体の上に、ＡＬＤ法によって、第２の酸化アルミニウム膜を５ｎｍの膜厚で成膜し、第２の酸化アルミニウム膜上に、ＣＶＤ法によって、第２の酸化窒化シリコン膜を３５ｎｍの膜厚で成膜した。その後、第２の酸化窒化シリコン膜に対して、平滑化研磨を行った。
次に、第１の酸化物となる酸化膜と第２の酸化物となる酸化膜を、連続成膜した。第１の酸化物となる酸化膜として、スパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの膜厚で成膜した。第１の酸化物となる酸化膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて、酸素ガス流量４５ｓｃｃｍ、圧力０．７Ｐａ、基板温度２００℃の条件にて成膜した。
第２の酸化物となる酸化膜として、スパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を２０ｎｍの膜厚で成膜した。第２の酸化物となる酸化膜は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて、アルゴンガス流量３０ｓｃｃｍ、酸素ガス流量１５ｓｃｃｍ、圧力０．７Ｐａ、基板温度２００℃の条件にて成膜した。
次に、第１の熱処理を行った。第１の熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行い、続いて酸素を含む雰囲気にて温度４００℃、１時間の処理を行った。
次に、第２の酸化物となる酸化膜上に、窒化タンタル膜を成膜した。その後、当該窒化タンタル膜、第２の酸化物となる酸化膜および第１の酸化物となる酸化膜を加工することで、第２の酸化物および第１の酸化物を形成した。
次に、第３の酸化アルミニウム膜と、第３の酸化窒化シリコン膜を順に成膜した。その後、第２のＣＭＰ処理によって、第３の酸化窒化シリコン膜の上面を平坦にした。
次に、第３の酸化窒化シリコン膜を加工して、第３の酸化窒化シリコン膜に、第３の酸化アルミニウム膜の上面に達する開口を形成した。その後、当該開口内の、第３の酸化アルミニウム膜および上記窒化タンタル膜の一部をエッチングした。
次に、第３の酸化物となる酸化膜として、スパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの膜厚で成膜した。第３の酸化物となる酸化膜は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて、酸素ガス流量４５ｓｃｃｍ、圧力０．７Ｐａ、基板温度１３０℃の条件にて成膜した。
次に、第３の酸化物となる酸化膜上に、ＣＶＤ法によって、第４の酸化窒化シリコン膜を成膜し、第４の酸化窒化シリコン膜上に窒化チタン膜を成膜し、当該窒化チタン膜上に第２のタングステン膜を成膜した。
次に、第３のＣＭＰ処理によって、第３の酸化窒化シリコン膜の上面に達するまで、第２のタングステン膜、上記窒化チタン膜、第４の酸化窒化シリコン膜、および第３の酸化物となる酸化膜を研磨し、第３の酸化物を形成した。
以上により、試料Ａ１を作製した。
次に、試料Ａ２の作製方法を説明する。
基板上に、酸化シリコン膜と、第１の酸化アルミニウム膜を順に成膜した。
次に、第１の酸化アルミニウム膜上に、ＣＶＤ法によって、第１の酸化窒化シリコン膜を成膜した。次に、スパッタリング法によって、第１のタングステン膜を成膜した。その後、リソグラフィー法によって、第１のタングステン膜を加工し、第１のハードマスクを形成した。
次に、第１のハードマスクを用いて、第１の酸化窒化シリコン膜を加工して、第１の酸化窒化シリコン膜に開口を形成した。
次に、スパッタリング法によって、第１の窒化タンタル膜を成膜し、第１の窒化タンタル膜上に、ＡＬＤ法によって、第１の窒化チタン膜を成膜し、第１の窒化チタン膜上に、ＣＶＤ法によって、第２のタングステン膜を成膜した。
次に、第１のＣＭＰ処理によって、第１の酸化窒化シリコン膜の上面に達するまで、第２のタングステン膜、第１の窒化チタン膜、および第１の窒化タンタル膜を研磨し、第１のハードマスクを除去した。以上により、第１の酸化窒化シリコン膜の開口内に、導電体を形成した。
次に、第１の酸化窒化シリコン膜および上記導電体上に、ＣＶＤ法によって、第２の酸化窒化シリコン膜を１０ｎｍの膜厚で成膜し、第２の酸化窒化シリコン膜上に、ＡＬＤ法によって、酸化ハフニウム膜を２０ｎｍの膜厚で成膜し、該酸化ハフニウム膜上に、ＣＶＤ法によって、第３の酸化窒化シリコン膜を３０ｎｍの膜厚で成膜した。
次に、第１の酸化物となる酸化膜と第２の酸化物となる酸化膜を、連続成膜した。第１の酸化物となる酸化膜として、スパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの膜厚で成膜した。第１の酸化物となる酸化膜は、試料Ａ１と同様の条件にて成膜した。
第２の酸化物となる酸化膜として、スパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を１５ｎｍの膜厚で成膜した。第２の酸化物となる酸化膜は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて、アルゴンガス流量４０ｓｃｃｍ、酸素ガス流量５ｓｃｃｍ、圧力０．７Ｐａ、基板温度１３０℃の条件にて成膜した。
次に、第１の熱処理を行った。第１の熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行い、続いて酸素を含む雰囲気にて温度４００℃、１時間の処理を行った。
次に、第２の酸化物となる酸化膜上に、第２の窒化タンタル膜を成膜した。その後、第２の窒化タンタル膜、第２の酸化物となる酸化膜および第１の酸化物となる酸化膜を加工することで、第１の酸化物および第２の酸化物を形成した。
次に、第３の酸化物となる酸化膜として、スパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの膜厚で成膜した。第３の酸化物となる酸化膜は、試料Ａ１と同様の条件にて成膜した。その後、第３の酸化物となる酸化膜上に、ＣＶＤ法によって、第４の酸化窒化シリコン膜を成膜した。その後、第３の酸化物となる酸化膜を加工して、第３の酸化物を形成した。
以上により、試料Ａ２を作製した。
以下に、試料Ａ３の作製方法を説明する。なお、第１の酸化窒化シリコン膜に開口を形成し、当該開口内に導電体を形成するまでの工程は、試料Ａ２と同様の工程を経た。
次に、第１の酸化窒化シリコン膜および上記導電体上に、ＣＶＤ法によって、第２の酸化窒化シリコン膜を５ｎｍの膜厚で成膜し、第２の酸化窒化シリコン膜上に、ＡＬＤ法によって、酸化ハフニウム膜を１０ｎｍの膜厚で成膜し、上記酸化ハフニウム膜上に、ＣＶＤ法によって、第３の酸化窒化シリコン膜を３０ｎｍの膜厚で成膜した。
次に、第１の酸化物となる酸化膜と第２の酸化物となる酸化膜を、連続成膜した。スパッタリング法によって、第１の酸化物となる酸化膜として、Ｉｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの膜厚で成膜し、第２の酸化物となる酸化膜として、Ｉｎ−Ｇａ−Ｚｎ酸化物を１５ｎｍの膜厚で成膜した。なお、第１の酸化物となる酸化膜および第２の酸化物となる酸化膜は、試料Ａ１と同様の条件にて成膜した。
次に、第１の熱処理を行った。第１の熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行い、続いて酸素を含む雰囲気にて温度４００℃、１時間の処理を行った。
次に、第２の酸化物となる酸化膜上に、第２の窒化タンタル膜を成膜した。その後、第２の窒化タンタル膜、第２の酸化物となる酸化膜および第１の酸化物となる酸化膜を加工することで、第１の酸化物および第２の酸化物を形成した。
次に、第３の酸化物となる酸化膜として、スパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの膜厚で成膜した。第３の酸化物となる酸化膜は、試料Ａ１と同様の条件にて成膜した。その後、第３の酸化物となる酸化膜上に、ＣＶＤ法によって、第４の酸化窒化シリコン膜を成膜した。その後、第３の酸化物となる酸化膜を加工することで、第３の酸化物を形成した。
以上により、試料Ａ３を作製した。
作製した試料Ａ１乃至試料Ａ３に対して、酸化物の結晶性を評価した。図１３に、試料面と略平行な方向から観察した酸化物の断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像は、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いて観察した。なお、高分解能ＴＥＭ像の撮影には、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆを用いて、加速電圧２００ｋＶの電子線を照射して行った。
図１３（Ａ）は、試料Ａ１の断面におけるＴＥＭ像であり、図１３（Ｂ）は、試料Ａ２の断面におけるＴＥＭ像であり、図１３（Ｃ）は、試料Ａ３の断面におけるＴＥＭ像である。図１３の上方および下方に観察される明るい領域は、酸化窒化シリコン膜であり、図１３の中央付近に観察される暗い領域は、酸化物である。また、当該暗い領域のうち、下方に第１の酸化物が位置し、中央に第２の酸化物が位置し、上方に第３の酸化物が位置している。図１３（Ａ）では、第２の酸化物から第３の酸化物にかけて、格子配列の揃った領域が広範囲にわたって観察された。
本実施例は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
５０：膜、５１：膜、５２：酸化膜、５３：領域、５４：領域、１００：容量素子、１１０：導電体、１１２：導電体、１２０：導電体、１３０：絶縁体、１５０：絶縁体、２００：トランジスタ、２００Ａ：トランジスタ、２０５：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２１８：導電体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｃ：酸化物、２３１：領域、２３１ａ：領域、２３１ｂ：領域、２３４：領域、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４２：導電体、２４２ａ：導電体、２４２ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４３：領域、２４３ａ：領域、２４３ｂ：領域、２４４：絶縁体、２４５：絶縁体、２４６：導電体、２５０：絶縁体、２５４：絶縁体、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２７４：絶縁体、２７６：絶縁体、２８０：絶縁体、２８１：絶縁体、２８３：絶縁体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、４００：トランジスタ、４０５：導電体、４３０ｃ：酸化物、４３１ａ：酸化物、４３１ｂ：酸化物、４３２ａ：酸化物、４３２ｂ：酸化物、４４０：導電体、４４０ａ：導電体、４４０ｂ：導電体、４４２：導電体、４４２ａ：導電体、４４２ｂ：導電体、４５０：絶縁体、４６０：導電体、４６０ａ：導電体、４６０ｂ：導電体、１００１：配線、１００２：配線、１００３：配線、１００４：配線、１００５：配線、１００６：配線、１００７：配線、１００８：配線、１００９：配線、１０１０：配線

Claims (6)

  1. 導電体と、
    前記導電体の側面に接する第１の絶縁体と、
    前記導電体の上面、および、前記第１の絶縁体の上面と接する第２の絶縁体と、
    前記第２の絶縁体上の酸化物と、
    を有し、
    前記酸化物は、前記第２の絶縁体を介して、前記導電体と重畳する領域を有し、
    前記導電体の上面における、粗さ曲線の最大高さ（Ｒｚ）が６．０ｎｍ以下であり、
    前記領域は、結晶を含み、
    前記結晶のｃ軸は、前記導電体の上面の法線方向に配向している、
    半導体装置。
  2. 請求項１において、
    前記導電体の上面における、粗さ曲線要素の平均長さ（ＲＳｍ）が６０ｎｍ未満である、
    半導体装置。
  3. 導電体と、
    前記導電体の側面に接する第１の絶縁体と、
    前記導電体の上面、および、前記第１の絶縁体の上面と接する第２の絶縁体と、
    前記第２の絶縁体上の酸化物と、
    を有し、
    前記酸化物は、前記第２の絶縁体を介して、前記導電体と重畳する領域を有し、
    前記導電体の上面における、粗さ曲線要素の平均長さ（ＲＳｍ）が６０ｎｍ以上であり、
    前記領域は、結晶を含み、
    前記結晶のｃ軸は、前記導電体の上面の法線方向に配向している、
    半導体装置。
  4. 請求項３において、
    前記導電体の上面における、粗さ曲線の最大高さ（Ｒｚ）が６．０ｎｍより大きい、
    半導体装置。
  5. 導電体と、
    前記導電体の側面に接する第１の絶縁体と、
    前記導電体の上面、および、前記第１の絶縁体の上面と接する第２の絶縁体と、
    前記第２の絶縁体上の酸化物と、
    を有し、
    前記酸化物は、前記第２の絶縁体を介して、前記導電体と重畳する領域を有し、
    前記導電体の上面における、粗さ曲線の算術平均高さ（Ｒａ）が０．５ｎｍ以下であり、
    前記領域は、結晶を含み、
    前記結晶のｃ軸は、前記導電体の上面の法線方向に配向している、
    半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記酸化物は、インジウム（Ｉｎ）と、元素Ｍ（Ｍはアルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、または錫（Ｓｎ））と、亜鉛（Ｚｎ）と、酸素と、を有する、
    半導体装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008103653A (ja) * 2006-09-22 2008-05-01 Tohoku Univ 半導体装置及び半導体装置の製造方法
JP2009194351A (ja) * 2007-04-27 2009-08-27 Canon Inc 薄膜トランジスタおよびその製造方法
JP2012216797A (ja) * 2011-03-25 2012-11-08 Semiconductor Energy Lab Co Ltd 半導体装置および当該半導体装置の作製方法
JP2016201518A (ja) * 2015-04-14 2016-12-01 株式会社半導体エネルギー研究所 導電体および半導体装置の作製方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656349A (en) 1990-07-04 1997-08-12 Hitachi, Ltd. Magnetic disk, method of manufacturing the same and magnetic disk apparatus including the magnetic disk
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
CN101506985A (zh) 2006-09-22 2009-08-12 国产大学法人东北大学 半导体装置和半导体装置的制造方法
WO2008139859A1 (en) 2007-04-27 2008-11-20 Canon Kabushiki Kaisha Thin-film transistor and process for its fabrication
KR102054650B1 (ko) 2009-09-24 2019-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
CN102597820B (zh) 2009-12-17 2015-06-10 木本股份有限公司 光扩散性片及使用其的背光
KR101838130B1 (ko) 2010-02-12 2018-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작방법
DE112011100841B4 (de) 2010-03-08 2021-11-25 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und verfahren zur herstellung der halbleitervorrichtung
KR102220018B1 (ko) 2010-03-08 2021-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 제작하는 방법
CN102822978B (zh) 2010-03-12 2015-07-22 株式会社半导体能源研究所 半导体装置及其制造方法
EP2579687A4 (en) * 2010-06-04 2014-06-11 Mitsui Mining & Smelting Co ELECTRODE FILM AND ORGANIC DEVICE
TWI557910B (zh) 2011-06-16 2016-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9299852B2 (en) 2011-06-16 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102014876B1 (ko) 2011-07-08 2019-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6016532B2 (ja) 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008103653A (ja) * 2006-09-22 2008-05-01 Tohoku Univ 半導体装置及び半導体装置の製造方法
JP2009194351A (ja) * 2007-04-27 2009-08-27 Canon Inc 薄膜トランジスタおよびその製造方法
JP2012216797A (ja) * 2011-03-25 2012-11-08 Semiconductor Energy Lab Co Ltd 半導体装置および当該半導体装置の作製方法
JP2016201518A (ja) * 2015-04-14 2016-12-01 株式会社半導体エネルギー研究所 導電体および半導体装置の作製方法

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