JP2012216797A - 半導体装置および当該半導体装置の作製方法 - Google Patents

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Abstract

【課題】電気的特性の安定した酸化物半導体膜を用いることにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供すること。また、結晶性の高い酸化物半導体膜を用いることにより、移動度の向上した半導体装置を提供すること。
【解決手段】表面粗さの低減された絶縁膜上に接して、結晶性を有する酸化物半導体膜を形成することにより、電気的特性の安定した酸化物半導体膜を形成することができる。これにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。さらに、移動度の向上した半導体装置を提供することができる。
【選択図】図１

Description

酸化物半導体膜を用いる半導体装置および当該半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタに代表される半導体装置を構成する技術が注目されている。そのような半導体装置は集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。そのようなトランジスタに代表される半導体装置に適用可能な半導体薄膜としては、シリコン系半導体材料が広く知られている。
また、シリコン系半導体材料に代わって非晶質の酸化物半導体材料を用いてトランジスタを作製し、電子デバイスなどに応用する技術が注目されている。例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質の酸化物半導体材料を用いてトランジスタを作製する技術が開示されている（特許文献１参照。）。
特開２００６−１６５５２９号公報
しかし、非晶質酸化物半導体では膜中に酸素欠損やダングリングボンド（原子未結合手）などの欠陥が生じ易い。これらの欠陥により、非晶質酸化物半導体膜の電気伝導度またはキャリア密度は変化し易い。更にこれらの欠陥はキャリア移動度を著しく低下させる。従って、非晶質酸化物半導体膜を用いたトランジスタにおいては電気的特性の変動または電気特性のバラツキが顕著となり、半導体装置の信頼性は低い。
さらに、非晶質酸化物半導体膜は結晶性を有しないまたは結晶性が低いため、当該非晶質酸化物半導体膜を用いたトランジスタの移動度は低い。
このような問題に鑑み、電気的特性の安定した酸化物半導体膜を用いることにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することを課題の一とする。さらに、結晶性の高い酸化物半導体膜を用いることにより、移動度の向上した半導体装置を提供することを課題の一とする。
表面粗さの低減された絶縁膜上に接して、結晶性を有する酸化物半導体膜を形成することにより、結晶性が高く電気的特性の安定した酸化物半導体膜を形成することができる。より具体的には、例えば以下の構成とすることができる。
開示する発明の一態様は、絶縁膜上に接して設けられた、結晶性を有する酸化物半導体膜を有し、絶縁膜の表面の平均面粗さは０．１ｎｍ以上０．５ｎｍ未満であり、結晶性を有する酸化物半導体膜はｃ軸が絶縁膜表面に概略垂直である結晶を含む、半導体装置である。
また、上記において、絶縁膜は酸素を含有することが好ましい。また、絶縁膜は、酸化シリコン膜または酸化窒化シリコン膜であることが好ましい。また、絶縁膜は、シリコン基板表面の熱酸化により形成された酸化シリコン膜であることが好ましい。
また、開示する発明の他の一態様は、第１の絶縁膜と、第１の絶縁膜上に接して設けられた、結晶性を有する酸化物半導体膜と、酸化物半導体膜と接するように設けられたソース電極およびドレイン電極と、酸化物半導体膜上に設けられた第２の絶縁膜と、第２の絶縁膜上に設けられたゲート電極と、を有し、第１の絶縁膜の表面の平均面粗さは０．１ｎｍ以上０．５ｎｍ未満であり、結晶性を有する酸化物半導体膜はｃ軸が第１の絶縁膜表面に概略垂直である結晶を含む、半導体装置である。
また、上記において、第１の絶縁膜は酸素を含有することが好ましい。また、第１の絶縁膜は、酸化シリコン膜または酸化窒化シリコン膜であることが好ましい。第１の絶縁膜は、シリコン基板表面の熱酸化により形成された酸化シリコン膜であることが好ましい。
また、開示する発明の他の一態様は、表面の平均面粗さが０．１ｎｍ以上０．５ｎｍ未満である絶縁膜を形成する工程と、加熱しながら絶縁膜上に酸化物半導体膜を成膜し、当該酸化物半導体膜中にｃ軸が絶縁膜表面に概略垂直である結晶を形成する工程と、を含む、半導体装置の作製方法である。
また、上記において、酸化シリコン膜または酸化窒化シリコン膜を成膜し、当該酸化シリコン膜または当該酸化窒化シリコン膜の表面にＣＭＰ処理を行って絶縁膜を形成することが好ましい。また、シリコン基板の表面に熱酸化を行って酸化シリコン膜を形成して上記絶縁膜とすることが好ましい。また、酸素雰囲気下で酸化物半導体膜を成膜することが好ましい。また、酸化物半導体膜を成膜した後、当該酸化物半導体膜に熱処理を行うことが好ましい。
なお、本明細書等において、Ａ面がＢ面に概略平行とはＡ面の法線とＢ面の法線がなす角度が０°以上２０°以下の状態を指すものとする。また、本明細書等において、Ｃ線がＢ面に概略垂直とはＣ線とＢ面の法線がなす角度が０°以上２０°以下の状態を指すものとする。
なお、本明細書等において、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で表現される。
ここで、中心線平均粗さ（Ｒａ）は、粗さ曲線からその中心線の方向に測定長さＬの部分を抜き取り、この抜き取り部の中心線の方向をＸ軸、縦倍率の方向（Ｘ軸に垂直な方向）をＹ軸とし、粗さ曲線をＹ＝Ｆ（Ｘ）で表すとき、次の式（１）で与えられる。
そして、平均面粗さ（Ｒａ）は、測定データの示す面である測定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式（２）で与えられる。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。
また、基準面とは、指定面の平均の高さにおける、ＸＹ平面と平行な面のことである。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
表面粗さの低減された絶縁膜上に接して、結晶性を有する酸化物半導体膜を形成することにより、膜中の欠陥密度が低く電気的特性の安定した酸化物半導体膜を形成することができる。このような酸化物半導体膜を半導体装置に用いることにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。さらに、結晶性の高い酸化物半導体膜を形成することができるので、当該酸化物半導体膜を用いることにより、移動度の向上した半導体装置を提供することができる。
本発明の一態様に係る半導体装置の作製工程を説明する断面図。 本発明の一態様に係る半導体装置の作製工程を説明する断面図。 本発明の一態様に係る半導体装置の作製工程を説明する断面図。 本発明の一態様に係る半導体装置の作製工程を説明する断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図、平面図および等価回路図。 本発明の一態様に係る半導体装置の等価回路図。 本発明の一態様に係る半導体装置の等価回路図。 本発明の一態様に係る半導体装置のブロック図。 本発明の一態様を示すブロック図及び等価回路図。 本発明の一態様を示す電子機器の外観図。 本発明の一実施例に係るＸＲＤスペクトル。 本発明の一実施例に係るＸＲＤスペクトル。 本発明の一実施例に係る断面ＴＥＭ像。 本発明の一実施例に係る断面ＴＥＭ像。 本発明の一実施例に係るＡＦＭ測定データ。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
（実施の形態１）
本実施の形態では、本発明に係る一態様として、半導体装置に用いることができる酸化物半導体膜とその作製方法について、図１乃至図３を用いて説明する。
図１（Ａ）乃至図１（Ｃ）は、半導体装置に用いることができる酸化物半導体膜の作製工程を示す断面図である。本実施の形態においては、図１（Ｃ）に示すように、基板５１上に設けられた、表面粗さの低減された絶縁膜５３上に接して、結晶性を有する酸化物半導体膜５５を形成する。
酸化物半導体膜５５は、結晶性を有する領域を含んでおり、当該結晶性を有する領域は、ａ−ｂ面が絶縁膜５３の表面に概略平行であり、ｃ軸が絶縁膜５３の表面に概略垂直である結晶よりなる。つまり、酸化物半導体膜５５は、ｃ軸配向した結晶を含んでいる。酸化物半導体膜５５の結晶性を有する領域は、層状に配列した原子が絶縁膜５３表面から酸化物半導体膜５５表面に向かって積層した構造であり、ｃ軸方向から見ると、三角形、六角形、正三角形、または正六角形に原子が配列した構造である。また、このようにｃ軸が配向した結晶性を有する領域を含むので、酸化物半導体膜５５を、ｃ軸配向を有した結晶性酸化物半導体（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ； ＣＡＡＣ−ＯＳ）膜と呼ぶこともできる。
また、酸化物半導体膜５５は、結晶性を有する領域を複数含んでいても良く、個々の結晶性を有する領域において、結晶のａ軸あるいはｂ軸の方向は互いに異なっていてもよい。ただし、ａ軸あるいはｂ軸の方向が異なる領域どうしが接しないようにすることで、互いの領域が接する界面に粒界を形成しないようにすることが好ましい。よって、結晶性を有する領域を覆うように非晶質構造の領域を有することが好ましい。つまり、当該結晶性を有する領域を含む酸化物半導体膜は非単結晶であり、且つ膜全体が非晶質状態とはならない。
酸化物半導体膜５５には、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物などが用いられる。中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上とエネルギーギャップの広いものが多く、それらを用いてトランジスタを作製することにより、オフ状態での抵抗が十分に高くオフ電流を十分に小さくすることが可能である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物として、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有する金属酸化物、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有する金属酸化物、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有する金属酸化物、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有する金属酸化物を挙げることができる。ここで、ｍは非自然数とするとより好ましい。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
このように、酸化物半導体膜５５は一定以上の結晶性を有しており、全体が非晶質構造の酸化物半導体膜と比較して良好な結晶性を有するので、酸素欠損やダングリングボンド、あるいはダングリングボンドなどに結合する水素や、水、水酸基または水素化物等の水素を含む不純物が低減されている。これらの不純物は、酸化物半導体膜中でキャリアの供給源のように機能するため、当該酸化物半導体膜の電気伝導度が変動する原因となりうる。よって、これらの不純物が低減されている、結晶性を有する酸化物半導体膜は、電気的特性が安定しており、可視光や紫外光などの照射に対してもより電気的に安定な構造を有する。このような結晶性を有する酸化物半導体膜５５をトランジスタなどの半導体装置に用いることによって、安定した電気的特性を有する、信頼性の高い半導体装置を提供することができる。
なお、結晶性を有する酸化物半導体膜中の水素や、水、水酸基または水素化物等の水素を含む不純物は低減されていることが好ましく、結晶性を有する酸化物半導体膜中の水素の濃度は１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。ダングリングボンドなどに結合する水素や、水、水酸基または水素化物等の水素を含む不純物は、上記のように当該酸化物半導体膜の電気伝導度が変動する原因となりうる。また、酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠陥が形成されてしまう。よって、これらの不純物を低減することにより、結晶性を有する酸化物半導体膜の電気的特性を安定させることができる。
また、結晶性を有する酸化物半導体膜中のアルカリ金属等の不純物は低減されていることが好ましい。例えば、結晶性を有する酸化物半導体膜において、リチウムの濃度が５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、ナトリウムの濃度が５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下、カリウムの濃度が５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。
アルカリ金属、及びアルカリ土類金属は結晶性を有する酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特に、当該酸化物半導体膜をトランジスタに用いる場合、アルカリ金属のうちナトリウムは結晶性を有する酸化物半導体膜に接する絶縁膜に拡散し、Ｎａ＋となる。また、結晶性を有する酸化物半導体膜内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。
このような問題は、特に結晶性を有する酸化物半導体膜中の水素の濃度が十分に低い場合において顕著となる。したがって、結晶性を有する酸化物半導体膜中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。よって、結晶性を有する酸化物半導体膜中の不純物を極めて低減し、アルカリ金属の濃度が５×１０１６ａｔｏｍｓ／ｃｍ３以下、水素の濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
また、結晶性を有する酸化物半導体膜中のボロン、窒素、リンなどの不純物は低減されていることが好ましい。例えば、結晶性を有する酸化物半導体膜において、ボロンの濃度を好ましくは１×１０１９ｃｍ−３以下、より好ましくは１×１０１８ｃｍ−３以下とする。または、結晶性を有する酸化物半導体膜において、窒素の濃度を好ましくは１×１０１９ｃｍ−３以下、より好ましくは１×１０１８ｃｍ−３以下とする。または、結晶性を有する酸化物半導体膜において、リンの濃度を好ましくは１×１０１９ｃｍ−３以下、より好ましくは１×１０１８ｃｍ−３以下とする。または、結晶性を有する酸化物半導体膜において、ボロンと窒素とリンを足し合わせた濃度を好ましくは５×１０１９ｃｍ−３以下、より好ましくは５×１０１８ｃｍ−３以下とする。
以上のように、酸化物半導体膜中の不純物を低減し、酸化物半導体膜を高純度化することにより、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体膜を形成することができ、当該酸化物半導体膜を用いたトランジスタのオフ電流特性を極めて優れたものとすることができる。
そして、酸化物半導体膜５５の結晶性を向上させるためには、酸化物半導体膜５５を成膜する絶縁膜５３の表面の平坦性を良好にする必要がある。例えば、絶縁膜５３の平均面粗さ（Ｒａ）を、０．１ｎｍ以上０．５ｎｍ未満とすることが好ましい。これは、酸化物半導体膜５５に含まれる結晶が絶縁膜５３の表面に概略垂直な方向に成長することに由来する。
そこで、図２を用いて、絶縁膜５３の平坦性に応じて酸化物半導体膜５５の結晶性がどのように変化するか説明する。図２（Ａ）乃至図２（Ｃ）に絶縁膜５３と酸化物半導体膜５５の拡大図を示す。なお、図２（Ａ）乃至図２（Ｃ）の酸化物半導体膜５５中の矢印は酸化物半導体膜５５に含まれる結晶の成長方向を示す。
図２（Ａ）に示すように、絶縁膜５３の表面の平坦性が低い場合には、絶縁膜５３表面の凹凸の斜面に概略垂直に結晶が成長することになる。よって、絶縁膜５３表面の凹凸の斜面に概略平行な層状に結晶が配列される。しかし、絶縁膜５３表面の凹凸の山頂にあたる領域５５ａでは結晶の成長方向が互いに異なる。故に、絶縁膜５３表面の凹凸の斜面に概略平行に層状に形成された結晶の配列が領域５５ａで分断されてしまうことになる。また、絶縁膜５３表面の凹凸の谷底にあたる領域５５ｂでは、領域５５ｂ周囲の結晶の成長方向が互いにぶつかり合うことになる。故に、絶縁膜５３表面の凹凸の斜面に概略平行に層状に形成された結晶の配列が領域５５ｂで分断されてしまうことになる。
このように、酸化物半導体膜の層状に形成された結晶の配列が分断されると結晶粒界が生じる。そして結晶粒界にはダングリングボンド（原子未結合手）が存在し酸化物半導体膜のバンドギャップ中に欠陥準位を形成する。このように結晶粒界のダングリングボンドは主にキャリアのトラップとして働き、キャリアの移動度を低下させるため酸化物半導体膜の抵抗を大きくする。また、ダングリングボンドが水素原子などと結合すると酸化物半導体膜のバンドギャップ中にドナー準位が形成される。このようにダングリングボンドと結合した水素原子はドナーとして働き酸化物半導体膜の抵抗を小さくする。従って、当該酸化物半導体膜をトランジスタなどの半導体装置に用いると、領域５５ａや領域５５ｂに相当する部分で電気伝導度が変動するとともに、当該半導体装置の移動度が低下してしまう。
しかし、図２（Ｂ）に示すように、絶縁膜５３の表面の平坦性が十分に高い場合には、図２（Ａ）に示す領域５５ａおよび領域５５ｂに相当する部分が形成されないので、絶縁膜５３表面に概略平行に層状に形成された結晶の配列を連続的に設けることができる。このような酸化物半導体膜５５をトランジスタなどの半導体装置に設けることにより、当該半導体装置の電気的安定性が得られるとともに、移動度の低下を抑制することができる。
また、図２（Ｃ）に示すように、絶縁膜５３の表面に凹凸が形成されていても、当該凹凸が十分になだらかな場合には、図２（Ａ）に示す領域５５ａおよび領域５５ｂに相当する部分において、絶縁膜５３表面の凹凸の斜面に概略平行に層状に形成された結晶の配列が分断されず連続的に設けられる。例えば、このように絶縁膜５３を形成する場合、絶縁膜５３の平均面粗さを０．５ｎｍ未満とすることが好ましい。また、絶縁膜５３の表面では、図２（Ｃ）に示すように、隣接する凹凸における山頂と谷底の高さの差（ｄ）を１ｎｍ以下とすることが好ましく、０．３ｎｍ以下とすることがより好ましい。
以上のように表面粗さが低減された絶縁膜５３上に接して結晶性を有する酸化物半導体膜５５を形成することにより、酸化物半導体膜５５中の粒界欠陥密度の低下が期待できる。よって、酸化物半導体膜５５の結晶性をさらに向上させることができるので、酸化物半導体膜５５を用いる半導体装置の電気的安定性および移動度を向上させることができる。
以下、図１（Ａ）乃至図１（Ｃ）を用いて酸化物半導体膜５５の作製工程について説明する。
まず、結晶性を有する酸化物半導体膜５５を成膜する前に、図１（Ａ）に示すように、基板５１上に絶縁膜５３を形成する。
基板５１に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板などを用いることもできる。さらには、シリコンなどの半導体基板の表面や金属材料よりなる導電性の基板の表面に絶縁層を形成したものを用いることもできる。
絶縁膜５３は、スパッタリング法、ＣＶＤ法等により形成することができ、膜厚を５０ｎｍ以上、好ましくは２００ｎｍ以上５００ｎｍ以下とする。
ここで、絶縁膜５３は酸素を含有することが好ましい。後の工程において、絶縁膜５３上に接して酸化物半導体膜５５が形成されるので、絶縁膜５３中に酸素を含ませることにより、後の工程で加熱処理などを行う際に酸化物半導体膜５５から絶縁膜５３中に酸素が引き抜かれるのを抑制することができる。
さらに、絶縁膜５３は、加熱により酸素の一部が放出する酸化物絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が放出する酸化物絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。加熱により酸素の一部が放出する酸化物絶縁膜を絶縁膜５３に用いることで、後の工程で加熱処理を行う際に酸化物半導体膜５５に酸素を拡散させることができる。加熱により酸素の一部を放出する酸化物絶縁膜としては、代表的には、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。このような酸化物絶縁膜を用いて酸素を拡散させることによって、後に形成される酸化物半導体膜５５、および絶縁膜５３と酸化物半導体膜５５との界面における酸素欠損を低減することが可能である。
また、絶縁膜５３は、必ずしも酸素を含有させなくてもよく、窒化シリコン、窒化アルミニウムなどを用いて窒化物絶縁膜を形成してもよい。また、絶縁膜５３は、上記の酸化物絶縁膜と窒化物絶縁膜の積層構造としてもよく、その場合には窒化物絶縁膜上に酸化物絶縁膜を設けることが好ましい。絶縁膜５３として窒化物絶縁膜を用いることにより、アルカリ金属などの不純物を含むガラス基板を基板５１として用いる場合、アルカリ金属などの不純物の酸化物半導体膜５５への侵入を防止できる。リチウム、ナトリウム、カリウム等のアルカリ金属は、酸化物半導体に対して悪性の不純物であるために酸化物半導体膜中の含有量を少なくすることが好ましい。窒化物絶縁膜は、ＣＶＤ法、スパッタリング法等で形成することができる。
本実施の形態では、絶縁膜５３としてスパッタリング法で形成された膜厚３００ｎｍの酸化シリコン膜を用いる。
次に、図１（Ｂ）に示すように、絶縁膜５３を平坦化して表面粗さを低減し、絶縁膜５３の平均面粗さを、好ましくは０．１ｎｍ以上０．５ｎｍ未満とする。絶縁膜５３の平坦化は、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いて行うことが好ましい。ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、研磨する方法である。
ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁膜５３の表面の平坦性をさらに向上させることができる。
また、絶縁膜５３を平坦化させる処理としては、ＣＭＰ処理の他にドライエッチング処理などを適用することも可能である。エッチングガスとしては、塩素、塩化硼素、塩化珪素または四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄または弗化窒素などのフッ素系ガス、酸素などを適宜用いることができる。例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いることができる。特に絶縁膜５３として窒化シリコンや窒化酸化シリコンのような、窒素を多く含む無機絶縁材料が含まれる場合、ＣＭＰ処理だけでは窒素を多く含む無機絶縁材料の除去が困難な場合があるので、ドライエッチングなどを併用することが好ましい。
また、絶縁膜５３を平坦化させる処理としては、ＣＭＰ処理の他にプラズマ処理などを適用することも可能である。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスを導入し、被処理面を陰極とする電界をかけて行う。その原理としてはプラズマドライエッチ法と同等であるが、不活性ガスを用いることで、通常のスパッタ成膜チャンバーにて処理可能であり簡便な方法である。すなわち、このプラズマ処理は、被処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦化する処理である。このことから本明細書では、このプラズマ処理を「逆スパッタ」ともいう。
この逆スパッタ時、プラズマ中には電子とアルゴンの陽イオンが存在し、陰極方向にアルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタされた粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に付着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。
なお、成膜後の絶縁膜５３の平坦性が十分高い場合、図１（Ｂ）に示すような絶縁膜５３の平坦化を必ずしも行わなくてもよい。
本実施の形態では絶縁膜５３にＣＭＰ処理を施して平坦化を行う。
このようにして、絶縁膜５３の平均面粗さを、好ましくは０．１ｎｍ以上０．５ｎｍ未満とすることにより、絶縁膜５３上に形成する酸化物半導体膜５５の結晶性をさらに向上させ、酸化物半導体膜５５を用いる半導体装置の電気的安定性および移動度を向上させることができる。
なお、酸化物半導体膜を形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜５３の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。また、当該逆スパッタ処理を行うことで上記の平坦化処理を行うこともできる。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
次に、図１（Ｃ）に示すように、絶縁膜５３上に接して酸化物半導体膜５５を形成する。
酸化物半導体膜５５は、基板５１を加熱しながら、スパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法などを用いて形成することができる。酸化物半導体膜５５の膜厚は、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１００ｎｍ以下、より好ましくは５ｎｍ以上３０ｎｍ以下とする。
酸化物半導体膜５５は、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた２種以上を含む金属酸化物材料を用いればよい。例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体膜の化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
また、酸化物半導体膜５５は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される金属酸化物材料を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
スパッタリング法を用いて酸化物半導体膜５５を形成する場合、ターゲットの一例として、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットを、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とすることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
なお、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
酸化物半導体膜５５を形成する際は、基板５１を加熱しながら酸化物半導体膜５５を形成すればよく、基板５１を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは２００℃以上３５０℃以下とする。なお、酸化物半導体膜５５の形成時に、基板を加熱する温度を高くすることで、酸化物半導体膜５５の結晶性をさらに向上させることができるので、酸化物半導体膜５５を用いる半導体装置の電気的安定性および移動度を向上させることができる。
スパッタリング法により酸化物半導体膜５５を形成する際、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いることができる。このとき、希ガスより酸素ガスの流量比を多くする、特に酸素雰囲気とすることが好ましく、このような雰囲気下で酸化物半導体膜５５を形成することにより酸化物半導体膜５５の結晶性をさらに向上させることができるので、酸化物半導体膜５５を用いる半導体装置の移動度を向上させることができる。また、スパッタリングガスには、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
スパッタリング法により酸化物半導体膜５５を形成する際、できる限り酸化物半導体膜５５に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。さらには、該処理室の排気は、水の排気能力の高いクライオポンプおよび水素の排気能力の高いスパッタイオンポンプを組み合わせて用いればよい。
また、上述の方法では酸化物半導体膜５５を１回の成膜工程で形成したが、２回の成膜工程に分けて酸化物半導体膜５５を形成しても良い。以下に２回の成膜工程に分けて酸化物半導体膜５５を形成する方法について説明する。
まず、基板５１の温度を２００℃以上４００℃以下に保ちながら、絶縁膜５３の上に接して１層目の酸化物半導体膜を形成し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で、５５０℃以上基板歪み点未満の加熱処理を行う。当該加熱処理によって、１層目の酸化物半導体膜の表面を含む領域に結晶領域（板状結晶を含む）が形成される。なお、１層目の酸化物半導体膜は１ｎｍ以上１０ｎｍ以下で形成するのが好ましい。そして、２層目の酸化物半導体膜を１層目の酸化物半導体膜よりも厚く形成する。その後、再び５５０℃以上基板歪み点未満の加熱処理を行い、表面を含む領域に、結晶領域（板状結晶を含む）が形成された１層目の酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、２層目の酸化物半導体膜の全体を結晶化させる。なお、１層目の酸化物半導体膜および２層目の酸化物半導体膜の成膜条件は上述の酸化物半導体膜５５と同様とすればよい。
また、酸化物半導体膜５５を形成した後、酸化物半導体膜５５に熱処理を行うことが好ましい。当該熱処理の温度は、２５０℃以上７００℃以下または基板の歪み点未満、好ましくは４５０℃より大きく６５０℃以下または基板の歪み点未満とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、酸素雰囲気下、６５０℃、１時間の条件で行うことができる。この間、酸化物半導体膜５５は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
このような熱処理により、酸化物半導体膜５５中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体膜５５の結晶性を向上させ、ダングリングボンドを低減し、バンドギャップ中の欠陥準位を低減することができる。同様に絶縁膜中の過剰な水素（水や水酸基を含む）を除去することもできる。このように熱処理によって不純物を除去することにより、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体膜５５を形成することができる。
また、絶縁膜５３が酸素を含んでいる状態で、より好ましくは化学量論比を満たす酸素よりも多くの酸素を含んでいる状態で、このような熱処理を行うことより、酸素を酸化物半導体膜５５に供給することもできる。このように熱処理で酸素を酸化物半導体膜５５に供給する場合、酸素雰囲気下で熱処理を行うことが好ましい。このような熱処理によって酸化物半導体膜５５に酸素を供給することにより、酸化物半導体膜５５中の酸素欠損を低減することができる。
なお、このような熱処理は一回に限らず複数回行っても良い。
以上のような方法で形成された、酸化物半導体膜５５は一定以上の結晶性を有しており、全体が非晶質構造の酸化物半導体膜と比較して良好な結晶性を有しており、酸素欠損やダングリングボンド、あるいはダングリングボンドなどに結合する水素や、水、水酸基または水素化物等の水素を含む不純物が低減されている。これらの不純物は、酸化物半導体膜中でキャリアのトラップや、あるいはキャリアの供給源のように機能するため、当該酸化物半導体膜の電気伝導度が変動する原因となりうる。よって、これらの不純物が低減されている、結晶性を有する領域を含む酸化物半導体膜は、電気的特性が安定しており、可視光や紫外光などの照射に対してもより電気的に安定な構造を有する。このような結晶性を有する酸化物半導体膜５５をトランジスタなどの半導体装置に用いることによって、安定した電気的特性を有する、信頼性の高い半導体装置を提供することができる。
さらに、表面粗さが低減された絶縁膜５３上に接して結晶性を有する酸化物半導体膜５５を形成することにより、酸化物半導体膜５５の結晶性をさらに向上させることができるので、酸化物半導体膜５５を用いる半導体装置の移動度を向上させることができる。
なお、図１（Ａ）乃至図１（Ｃ）に示す酸化物半導体膜５５の作製工程においては、絶縁膜５３の表面を平坦化するためにＣＭＰ処理を行ったが、開示する発明は、必ずしもこれに限られるものではない。例えば、基板５１にシリコンウエハ基板を用い、表面を熱酸化させることで十分な平坦性を有する酸化シリコン膜を形成し、当該酸化シリコン膜上に酸化物半導体膜５５を形成してもよい。以下、図３（Ａ）および図３（Ｂ）を用いて上記方法を用いて酸化物半導体膜５５を形成する方法を説明する。
まず、図３（Ａ）に示すように、基板５１の表面に熱酸化を行い、基板５１の表面に絶縁膜５４を形成する。熱酸化処理は、乾燥酸素雰囲気で行うドライ酸化としてもよいし、水蒸気雰囲気で行うウエット酸化としてもよいし、または酸化雰囲気中にハロゲンを含むガスを添加して熱処理を行っても良い。ハロゲンを含むガスとしては、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ、ＢＣｌ３、Ｆ２、Ｂｒ２などから選ばれた一種又は複数種ガスを用いることができる。
例えば、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上１１００℃以下の温度で熱処理を行う。例えば９５０℃程度で熱処理を行うとよい。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。形成される酸化膜の膜厚は、１０ｎｍ〜１１００ｎｍ（好ましくは５０ｎｍ〜１５０ｎｍ）、例えば１００ｎｍとすることができる。
このようにして形成された絶縁膜５４の表面粗さは、基板５１の表面粗さに依存する。それ故、図１に示す絶縁膜５３と同様に、絶縁膜５４の平均面粗さを０．１ｎｍ以上０．５ｎｍ未満とするためには、基板５１の平均面粗さも０．１ｎｍ以上０．５ｎｍ未満とすることが好ましい。このように平坦性の十分な絶縁膜５４を形成するには、基板５１として単結晶シリコン基板などの平坦性が十分に高い基板を用いることが好ましい。
そして、図３（Ｂ）に示すように、平坦性が十分に高い絶縁膜５４上に接して酸化物半導体膜５５を形成することにより、酸化物半導体膜５５の結晶性をさらに向上させ、酸化物半導体膜５５を用いる半導体装置の移動度を向上させることができる。酸化物半導体膜５５の形成は図１（Ｃ）に示す方法と同様の方法で行うことができる。
以上のように、表面粗さの低減された絶縁膜上に接して、結晶性を有する酸化物半導体膜を形成することにより、電気的特性の安定した酸化物半導体膜を形成することができる。このような酸化物半導体膜を半導体装置に用いることにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。さらに、結晶性の高い酸化物半導体膜を形成することができるので、当該酸化物半導体膜を用いることにより、移動度の向上した半導体装置を提供することができる。
以上、本実施の形態に示す構成などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、先の実施の形態に示す結晶性を有する酸化物半導体膜を用いた半導体装置の一例として、当該酸化物半導体膜を用いたトランジスタおよび当該トランジスタの作製方法について図４および図５を用いて説明する。図４は、半導体装置の構成の一形態である、トップゲート構造のトランジスタ１２０の作製工程を示す断面図である。
まず、図４（Ａ）に示すように、先の実施の形態で示した方法を用いて、基板５１上に設けられた絶縁膜５３上に接して酸化物半導体膜５５を形成する。それから、図４（Ｂ）に示すように、マスクを用いて酸化物半導体膜５５を選択的にエッチングして、酸化物半導体膜５９を形成する。この後、マスクは除去する。
酸化物半導体膜５５をエッチングするためのマスクは、フォトリソグラフィ法、インクジェット法、印刷法等を適宜用いて作製することができる。また、酸化物半導体膜５５のエッチングはウェットエッチングまたはドライエッチングを適宜用いることができる。
次に、図４（Ｃ）に示すように、酸化物半導体膜５９に接するソース電極６１ａおよびドレイン電極６１ｂを形成する。
ソース電極６１ａおよびドレイン電極６１ｂは、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、マンガン、ジルコニウムから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた金属元素を単数または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。また、ソース電極６１ａおよびドレイン電極６１ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、Ｃｕ−Ｍｇ−Ａｌ合金膜上に銅膜を積層する２層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。
また、ソース電極６１ａおよびドレイン電極６１ｂは、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
ソース電極６１ａおよびドレイン電極６１ｂは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜上にマスクを形成して導電膜をエッチングして形成する。導電膜上に形成するマスクは、印刷法、インクジェット法、フォトリソグラフィ法を適宜用いて形成することができる。また、ソース電極６１ａおよびドレイン電極６１ｂは、印刷法またはインクジェット法により直接形成することもできる。
ここでは、酸化物半導体膜５９および絶縁膜５３上に導電膜を成膜した後、導電膜を所定の形状にエッチングして、酸化物半導体膜の上面および側面と接するソース電極６１ａおよびドレイン電極６１ｂを形成する。また、このとき酸化物半導体膜５９のソース電極６１ａおよびドレイン電極６１ｂと重畳していない領域がエッチングされて、酸化物半導体膜５９が凹状に形成される場合がある。
なお、酸化物半導体膜５５上に導電膜を形成した後、多階調フォトマスクを用いて、酸化物半導体膜５５および導電膜のエッチングを行って、酸化物半導体膜５９、ソース電極６１ａおよびドレイン電極６１ｂを形成しても良い。凹凸状のマスクを形成し、当該マスクを用いて酸化物半導体膜５５および導電膜をエッチングした後、アッシングにより凹凸状のマスクを分離し、当該分離されたマスクにより導電膜を選択的にエッチングすることで、酸化物半導体膜５９、ソース電極６１ａおよびドレイン電極６１ｂを形成することができる。当該工程により、フォトマスク数およびフォトリソグラフィ工程数を削減することができる。
次に、酸化物半導体膜５９およびソース電極６１ａおよびドレイン電極６１ｂ上にゲート絶縁膜６３を形成する。
ゲート絶縁膜６３は、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、または酸化ガリウムを単層でまたは積層して形成することができる。ゲート絶縁膜６３は、絶縁膜５３と同様に酸素を含むことが好ましい。さらに、ゲート絶縁膜６３は、加熱により酸素の一部が放出する酸化物絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が放出する酸化物絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。酸素を含む酸化物絶縁膜としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、または酸化ガリウムなどを用いることができる。加熱により酸素の一部が放出する酸化物絶縁膜を用いることで、後の工程で加熱処理を行う際に酸化物半導体膜５９に酸素を拡散させることができ、トランジスタ１２０の特性を良好にすることができる。
また、ゲート絶縁膜６３として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲートリークを低減できる。さらには、ｈｉｇｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、および酸化ガリウムのいずれか一以上との積層構造とすることができる。ゲート絶縁膜６３の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。ゲート絶縁膜６３の厚さを５ｎｍ以上とすることで、ゲートリーク電流を低減することができる。
なお、ゲート絶縁膜６３を形成する前に、酸化物半導体膜５９の表面を、酸素、オゾン、一酸化二窒素等の酸化性ガスのプラズマに曝し、酸化物半導体膜５９の表面を酸化し、酸素欠損を低減してもよい。
次に、ゲート絶縁膜６３上で酸化物半導体膜５９と重畳するようにゲート電極６５を形成する。
ゲート電極６５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、マンガン、ジルコニウムから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた金属元素を単数または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。また、ゲート電極６５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を積層する三層構造などがある。
また、ゲート電極６５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物をターゲットとし、窒素を含む雰囲気中でスパッタリングすることにより得られる化合物導電体を用いても良い。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
さらに、ゲート電極６５上に保護膜として絶縁膜６９を形成してもよい（図４（Ｄ）参照。）。また、ゲート絶縁膜６３および絶縁膜６９にコンタクトホールを形成した後、ソース電極６１ａおよびドレイン電極６１ｂに接続する配線を形成してもよい。
絶縁膜６９は、ゲート絶縁膜６３と同様の絶縁膜を適宜用いて形成することができる。また、絶縁膜６９としてスパッタリング法で得られる窒化シリコン膜を形成すると、外部からの水分やアルカリ金属の侵入を防止することが可能であり、酸化物半導体膜５９の不純物の含有量を低減することができる。
なお、ゲート絶縁膜６３の形成の後、または絶縁膜６９の形成の後、加熱処理を行ってもよい。当該加熱処理によって、酸化物半導体膜５９から水素を放出させると共に、絶縁膜５３、ゲート絶縁膜６３または絶縁膜６９に含まれる酸素の一部を、酸化物半導体膜５９と、絶縁膜５３と酸化物半導体膜５９の界面近傍と、ゲート絶縁膜６３と酸化物半導体膜５９の界面近傍と、に拡散させることができる。当該工程により、酸化物半導体膜５９中に含まれる酸素欠損を低減することができると共に、酸化物半導体膜５９と絶縁膜５３、または酸化物半導体膜５９とゲート絶縁膜６３の界面における欠陥を低減することができる。この結果、水素濃度及び酸素欠損が低減された酸化物半導体膜５９を形成することができる。このように熱処理によって不純物を除去することにより、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体膜５９を形成することができ、トランジスタ１２０のオフ電流特性を極めて優れたものとすることができる。
以上の工程により、結晶性を有する酸化物半導体膜をチャネル領域に有するトランジスタ１２０を作製することができる。図４（Ｄ）に示すように、トランジスタ１２０は、基板５１上に設けられた絶縁膜５３と、絶縁膜５３上に接して設けられた酸化物半導体膜５９と、酸化物半導体膜５９と接するように設けられたソース電極６１ａおよびドレイン電極６１ｂと、酸化物半導体膜５９上に設けられたゲート絶縁膜６３と、酸化物半導体膜５９と重畳してゲート絶縁膜６３上に設けられたゲート電極６５と、ゲート電極６５上に設けられた絶縁膜６９とを有する。
トランジスタ１２０に用いられている結晶性を有する酸化物半導体膜は一定以上の結晶性を有しており、全体が非晶質構造の酸化物半導体膜と比較して良好な結晶性を有するので、酸素欠損やダングリングボンド、あるいはダングリングボンドなどに結合する水素などの不純物が低減されている。よって、これらが低減されている、結晶性を有する酸化物半導体膜は、電気的特性が安定しており、可視光や紫外光などの照射に対してもより電気的に安定な構造を有する。このような結晶性を有する酸化物半導体膜をトランジスタに用いることによって、安定した電気的特性を有する、信頼性の高い半導体装置を提供することができる。
さらにトランジスタ１２０では、表面粗さが低減された絶縁膜５３上に接して結晶性を有する酸化物半導体膜５５を形成することにより、酸化物半導体膜５５の結晶性をさらに向上させることができるので、酸化物半導体膜５５を用いる半導体装置の移動度を向上させることができる。
また、本実施の形態に係る半導体装置は、図４に示すトランジスタ１２０に限られるものではない。例えば、図５（Ａ）に示すトランジスタ１３０のような構造としても良い。トランジスタ１３０は、基板５１上に設けられた絶縁膜５３と、絶縁膜５３上に設けられたソース電極６１ａおよびドレイン電極６１ｂと、ソース電極６１ａおよびドレイン電極６１ｂの上面および側面と接するように設けられた酸化物半導体膜５９と、酸化物半導体膜５９上に設けられたゲート絶縁膜６３と、酸化物半導体膜５９と重畳してゲート絶縁膜６３上に設けられたゲート電極６５と、ゲート電極６５上に設けられた絶縁膜６９とを有する。つまり、トランジスタ１３０は、酸化物半導体膜５９がソース電極６１ａおよびドレイン電極６１ｂの上面および側面と接するように設けられている点において、トランジスタ１２０と異なる。
また、図５（Ｂ）に示すトランジスタ１４０のような構造としても良い。トランジスタ１４０は、基板５１上に設けられたゲート電極６５と、ゲート電極６５上に設けられた絶縁膜５３と、絶縁膜５３上に設けられた酸化物半導体膜５９と、酸化物半導体膜５９の上面および側面と接するように設けられたソース電極６１ａおよびドレイン電極６１ｂと、酸化物半導体膜５９上に設けられた絶縁膜６９とを有する。つまり、トランジスタ１４０は、ゲート電極６５とゲート絶縁膜として機能する絶縁膜５３が酸化物半導体膜５９の下に設けられた、ボトムゲート構造である点において、トランジスタ１２０と異なる。なお、基板５１とゲート電極６５の間に下地絶縁膜を設けてもよい。
また、図５（Ｃ）に示すトランジスタ１５０のような構造としても良い。トランジスタ１５０は、基板５１上に設けられたゲート電極６５と、ゲート電極６５上に設けられた絶縁膜５３と、絶縁膜５３上に設けられたソース電極６１ａおよびドレイン電極６１ｂと、ソース電極６１ａおよびドレイン電極６１ｂの上面および側面と接するように設けられた酸化物半導体膜５９と、酸化物半導体膜５９上に設けられた絶縁膜６９とを有する。つまり、トランジスタ１５０は、ゲート電極６５とゲート絶縁膜として機能する絶縁膜５３が酸化物半導体膜５９の下に設けられた、ボトムゲート構造である点において、トランジスタ１３０と異なる。なお、基板５１とゲート電極６５の間に下地絶縁膜を設けてもよい。
以上のように、表面粗さの低減された絶縁膜上に接して、結晶性を有する酸化物半導体膜を形成することにより、電気的特性の安定した酸化物半導体膜を形成することができる。このような酸化物半導体膜を半導体装置に用いることにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。さらに、結晶性の高い酸化物半導体膜を形成することができるので、当該酸化物半導体膜を用いることにより、移動度の向上した半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、先の実施の形態に示す半導体装置の作製方法を用いて形成する半導体装置の一例として、記憶媒体（メモリ素子）を示す。本実施の形態では、先の実施の形態において示す半導体装置の作製方法で形成した、酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとを同一基板上に形成する。
図６は、半導体装置の構成の一例である。図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。また、図６（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図６（Ａ）および図６（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ５００を有し、上部に先の実施の形態で示したトランジスタ１２０を有する。なお、トランジスタ１２０は、第２の半導体材料として酸化物半導体を用いている。本実施の形態では、第１の半導体材料を酸化物半導体以外の半導体材料とする。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタはオフ電流が極めて小さいという特徴を有しており、その特性により長時間の電荷保持を可能とする。
なお、本実施の形態においては、トランジスタ１２０を用いて記憶媒体を構成する例を示すが、トランジスタ１２０に代えて、先の実施の形態で示したトランジスタ１３０乃至トランジスタ１５０等を適用可能であることは、いうまでもない。
図６におけるトランジスタ５００は、半導体材料（例えば、シリコンなど）を含む基板４００に設けられたチャネル形成領域４１６と、チャネル形成領域４１６を挟むように設けられた不純物領域４２０と、不純物領域４２０に接する金属化合物領域４２４と、チャネル形成領域４１６上に設けられたゲート絶縁層４０８と、ゲート絶縁層４０８上に設けられたゲート電極４１０と、を有する。
半導体材料を含む基板４００は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体膜が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体膜は、シリコン半導体膜に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体膜が設けられた構成のものが含まれるものとする。
基板４００上にはトランジスタ５００を囲むように素子分離絶縁層４０６が設けられている。なお、高集積化を実現するためには、図６（Ａ）および図６（Ｂ）に示すようにトランジスタ５００がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ５００の特性を重視する場合には、ゲート電極４１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域４２０を設けても良い。
トランジスタ５００はシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いて作製することができる。このようなトランジスタ５００は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
トランジスタ５００上にゲート電極４１０の上面を露出して絶縁膜５３が設けられており、先の実施の形態で示したように、絶縁膜５３の上に接して酸化物半導体膜５９が設けられる。絶縁膜５３の詳細および作製方法については先の実施の形態の記載を参酌することができる。よって、表面粗さが低減された絶縁膜５３上に接して結晶性を有する酸化物半導体膜５９を形成することにより、酸化物半導体膜５９の結晶性をさらに向上させることができるので、酸化物半導体膜５９を用いるトランジスタ１２０に安定した電気特性を付与し、且つトランジスタ１２０の移動度を向上させることができる。
なお、先の実施の形態に示すように、ＣＭＰ処理などを用いて絶縁膜５３の平坦化を図る際に、同時にゲート電極４１０の上面を露出させることができる。
また、トランジスタ１２０は先の実施の形態で示したように、酸化物半導体膜５９、ソース電極６１ａ、ドレイン電極６１ｂ、ゲート絶縁膜６３およびゲート電極６５ａを含み、詳細については、先の実施の形態の記載を参酌することができる。また、トランジスタ１２０に代表される上部のトランジスタは、先の実施の形態に記載の方法で作製することができる。
ここで、トランジスタ１２０に用いられている結晶性を有する酸化物半導体膜は一定以上の結晶性を有しており、全体が非晶質構造の酸化物半導体膜と比較して良好な結晶性を有するので、酸素欠損に代表されるような欠陥や、ダングリングボンドなどに結合する水素などの不純物が低減されている。よって、これらが低減されている、結晶性を有する酸化物半導体膜は、電気的特性が安定しており、可視光や紫外光などの照射に対してもより電気的に安定な構造を有する。このような結晶性を有する酸化物半導体膜をトランジスタに用いることによって、安定した電気的特性を有する、信頼性の高い半導体装置を提供することができる。
ここで、ソース電極６１ａはゲート電極４１０と接するように設けられるので、トランジスタ５００のゲート電極４１０とトランジスタ１２０のソース電極６１ａとが接続される。
また、ゲート電極６５ａと同じ層の配線６５ｃを、ゲート絶縁膜６３を介してソース電極６１ａ上に設けることにより、容量素子５２０を形成することができる。なお、容量が不要の場合は、容量素子５２０を設けない構成とすることも可能である。
また、ゲート絶縁膜６３、ゲート電極６５ａおよび配線６５ｃ上に、絶縁膜６９および絶縁層１５２が形成される。絶縁膜６９の詳細については先の実施の形態の記載を参酌することができる。絶縁層１５２は、スパッタ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いて形成することができる。
また、絶縁層１５２上に配線１５６が形成されている。配線１５６は、ゲート絶縁膜６３、絶縁膜６９および絶縁層１５２に設けられた開口に形成された電極１５４を介してドレイン電極６１ｂと電気的に接続されている。
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電膜を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電膜の一部を除去することにより形成することができる。
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、配線１５６は、ソース電極６１ａおよびドレイン電極６１ｂと同様の材料で形成することができる。
また、本実施の形態において示す半導体装置では、トランジスタ５００とトランジスタ１２０を重畳させることで、集積度が十分に高められた半導体装置が実現される。
図６（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図６（Ｃ）において、トランジスタ１２０のソース電極またはドレイン電極の一方と、容量素子５２０の電極の一方と、トランジスタ５００のゲート電極と、は電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ５００のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ５００のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１の信号線とも呼ぶ）とトランジスタ１２０のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２の信号線とも呼ぶ）と、トランジスタ１２０のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子５２０の電極の他方は電気的に接続されている。
酸化物半導体を用いたトランジスタ１２０は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ１２０をオフ状態とすることで、トランジスタ１２０のソース電極またはドレイン電極の一方と、容量素子５２０の電極の一方と、トランジスタ５００のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。そして、容量素子５２０を有することにより、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トランジスタ１２０がオン状態となる電位にして、トランジスタ１２０をオン状態とする。これにより、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１２０がオフ状態となる電位にして、トランジスタ１２０をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。
トランジスタ１２０のオフ電流は極めて小さいため、ノードＦＧに供給された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、トランジスタ５００は異なる状態をとる。一般に、トランジスタ５００をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合のトランジスタ５００の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が保持されている場合のトランジスタ５００の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ５００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、ノードＦＧに保持された電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ５００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ５００は「オフ状態」のままである。このため、第５の配線の電位を制御して、トランジスタ５００のオン状態またはオフ状態を読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。
また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ１２０がオン状態となる電位にして、トランジスタ１２０をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。その後、第４の配線の電位をトランジスタ１２０がオフ状態となる電位にして、トランジスタ１２０をオフ状態とすることにより、ノードＦＧには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで、記憶させた情報を上書きすることが可能である。
本実施の形態で示すトランジスタ１２０は、高純度化され、真性化された酸化物半導体膜５９を用いることで、トランジスタ１２０のオフ電流を十分に低減することができる。さらに、表面粗さの低減された絶縁膜５３上に接して、結晶性を有する酸化物半導体膜５９を形成することにより、電気的特性の安定した酸化物半導体膜５９を形成することができる。このような酸化物半導体膜５９をトランジスタ１２０に用いることにより、安定した電気的特性が付与された、信頼性の高いトランジスタとすることができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能で、信頼性の高い半導体装置が得られる。
さらに、結晶性の高い酸化物半導体膜５９を形成することができるので、当該酸化物半導体膜５９を用いることにより、移動度の向上したトランジスタ１２０とすることができる。このようなトランジスタを用いることで、半導体装置の高速化を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図７を用いて説明する。
図７（Ａ）および図７（Ｂ）は、図６（Ａ）乃至図６（Ｃ）に示す半導体装置（以下、メモリセル５５０とも記載する。）を複数用いて形成される半導体装置の回路図である。図７（Ａ）は、メモリセル５５０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図７（Ｂ）は、メモリセル５５０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
図７（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル５５０を有する。図７（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
各メモリセル５５０において、トランジスタ５００のゲート電極と、トランジスタ１２０のソース電極またはドレイン電極の一方と、容量素子５２０の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１２０のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１２０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子５２０の電極の他方は電気的に接続されている。
また、メモリセル５５０が有するトランジスタ５００のソース電極は、隣接するメモリセル５５０のトランジスタ５００のドレイン電極と電気的に接続され、メモリセル５５０が有するトランジスタ５００のドレイン電極は、隣接するメモリセル５５０のトランジスタ５００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル５５０が有するトランジスタ５００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル５５０が有するトランジスタ５００のソース電極は、ソース線と電気的に接続される。
図７（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１２０がオン状態となる電位を与え、書き込みを行う行のトランジスタ１２０をオン状態にする。これにより、指定した行のトランジスタ５００のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ５００のゲート電極に与えられた電荷によらず、トランジスタ５００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ５００をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ５００のゲート電極が有する電荷によって、トランジスタ５００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ５００は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ５００の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ５００のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
図７（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル５５０を有する。各トランジスタ５００のゲート電極と、トランジスタ１２０のソース電極またはドレイン電極の一方と、容量素子５２０の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ５００のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ５００のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１２０のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１２０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子５２０の電極の他方は電気的に接続されている。
図７（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図７（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ５００のゲート電極に与えられた電荷によらず、トランジスタ５００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ５００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ５００のゲート電極が有する電荷によって、トランジスタ５００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ５００の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ５００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
なお、上記においては、各メモリセル５５０に保持させる情報量を１ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ５００のゲート電極に与える電位を３以上用意して、各メモリセル５５０が保持する情報量を増加させても良い。例えば、トランジスタ５００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図８を参照して説明する。
図８（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図８（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、およびｎ本の第２の配線を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬとよび、第２の配線をワード線ＷＬとよぶ。
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１１３１のソース電極またはドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すトランジスタ１２０、トランジスタ１３０、トランジスタ１４０またはトランジスタ１５０が適用される。
先の実施の形態で示したトランジスタは、高純度化され、真性化された酸化物半導体膜を用いており、当該トランジスタのオフ電流を十分に低減することができる。さらに、表面粗さの低減された絶縁膜上に接して、結晶性を有する酸化物半導体膜を形成することにより、電気的特性の安定した酸化物半導体膜を形成することができる。このような酸化物半導体膜をトランジスタに用いることにより、安定した電気的特性が付与された、信頼性の高いトランジスタとすることができる。そして、このようなトランジスタを用いることで、いわゆるＤＲＡＭとして認識されている図８（Ａ）に示す半導体装置を実質的な不揮発性メモリとして使用することが可能になる。
図８（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図８（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）および第３の配線（反転ビット線／ＢＬ）をそれぞれ複数本有する。
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、および第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図９（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭ Ｉ／Ｆ１１８９は、別チップに設けても良い。勿論、図９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
ＢｕｓＩ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態３乃至実施の形態５に記載されている記憶素子を用いることができる。
図９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図９（Ｂ）または図９（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図９（Ｂ）および図９（Ｃ）の回路の説明を行う。
図９（Ｂ）および図９（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
図９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態３乃至実施の形態５に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図９（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
また、図９（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても良い。
また、図９（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを作製する例について以下に説明する。
画素部に配置するトランジスタは、先の実施に示す方法に従って形成する。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に先の実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図１０（Ａ）に示す。表示装置の基板６００上には、画素部６０１、第１の走査線駆動回路６０２、第２の走査線駆動回路６０３、信号線駆動回路６０４を有する。画素部６０１には、複数の信号線が信号線駆動回路６０４から延伸して配置され、複数の走査線が第１の走査線駆動回路６０２、及び第２の走査線駆動回路６０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板６００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図１０（Ａ）では、第１の走査線駆動回路６０２、第２の走査線駆動回路６０３、信号線駆動回路６０４は、画素部６０１と同じ基板６００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板６００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板６００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
また、画素部の回路構成の一例を図１０（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素構造を示す。
この画素構造は、一つの画素に複数の画素電極層が有り、それぞれの画素電極層にトランジスタが接続されている。各トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極層に印加する信号を、独立して制御する構成を有している。
トランジスタ６１６のゲート配線６１２と、トランジスタ６１７のゲート配線６１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層６１４は、トランジスタ６１６とトランジスタ６１７で共通に用いられている。トランジスタ６１６とトランジスタ６１７は先の実施の形態に示すトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
トランジスタ６１６と電気的に接続する第１の画素電極層と、トランジスタ６１７と電気的に接続する第２の画素電極層の形状は異なっており、スリットによって分離されている。Ｖ字型に広がる第１の画素電極層の外側を囲むように第２の画素電極層が形成されている。第１の画素電極層と第２の画素電極層に印加する電圧のタイミングを、トランジスタ６１６及びトランジスタ６１７により異ならせることで、液晶の配向を制御している。トランジスタ６１６はゲート配線６１２と接続し、トランジスタ６１７はゲート配線６１３と接続している。ゲート配線６１２とゲート配線６１３は異なるゲート信号を与えることで、トランジスタ６１６とトランジスタ６１７の動作タイミングを異ならせることができる。
また、容量配線６１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成する。
第１の画素電極層と液晶層と対向電極層が重なり合うことで、第１の液晶素子６１８が形成されている。また、第２の画素電極層と液晶層と対向電極層が重なり合うことで、第２の液晶素子６１９が形成されている。また、一画素に第１の液晶素子６１８と第２の液晶素子６１９が設けられたマルチドメイン構造である。
なお、図１０（Ｂ）に示す画素構成は、これに限定されない。例えば、図１０（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
また、画素部の回路構成の一例を図１０（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図１０（Ｃ）は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素６２０は、スイッチング用トランジスタ６２１、駆動用トランジスタ６２２、発光素子６２４及び容量素子６２３を有している。スイッチング用トランジスタ６２１は、ゲート電極層が走査線６２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線６２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ６２２のゲート電極層に接続されている。駆動用トランジスタ６２２は、ゲート電極層が容量素子６２３を介して電源線６２７に接続され、第１電極が電源線６２７に接続され、第２電極が発光素子６２４の第１電極（画素電極）に接続されている。発光素子６２４の第２電極は共通電極６２８に相当する。共通電極６２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ６２１および駆動用トランジスタ６２２は先の実施の形態に示すトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ素子を用いた表示パネルを提供することができる。
なお、発光素子６２４の第２電極（共通電極６２８）には低電源電位が設定されている。なお、低電源電位とは、電源線６２７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６２４に印加して、発光素子６２４に電流を流して発光素子６２４を発光させるため、高電源電位と低電源電位との電位差が発光素子６２４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
なお、容量素子６２３は駆動用トランジスタ６２２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６２２のゲート電極層には、駆動用トランジスタ６２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６２２は線形領域で動作させる。駆動用トランジスタ６２２は線形領域で動作させるため、電源線６２７の電圧よりも高い電圧を駆動用トランジスタ６２２のゲート電極層にかける。なお、信号線６２５には、（電源線電圧＋駆動用トランジスタ６２２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図１０（Ｃ）と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６２２のゲート電極層に発光素子６２４の順方向電圧＋駆動用トランジスタ６２２のＶｔｈ以上の電圧をかける。発光素子６２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６２２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６２４に電流を流すことができる。駆動用トランジスタ６２２を飽和領域で動作させるため、電源線６２７の電位は、駆動用トランジスタ６２２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１０（Ｃ）に示す画素構成は、これに限定されない。例えば、図１０（Ｃ）に示す画素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態８）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説明する。
図１１（Ａ）は、携帯型の情報端末であり、本体１００１、筐体１００２、表示部１００３ａ、１００３ｂなどによって構成されている。表示部１００３ｂはタッチパネルとなっており、表示部１００３ｂに表示されるキーボードボタン１００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部１００３ａをタッチパネルとして構成してもよい。先の実施の形態で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１００３ａ、１００３ｂに適用することにより、携帯型の情報端末の表示部の信頼性を向上させることができる。
図１１（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１１（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図１１（Ｂ）は、携帯音楽プレイヤーであり、本体１０２１には表示部１０２３と、耳に装着するための固定部１０２２と、スピーカ、操作ボタン１０２４、外部メモリスロット１０２５等が設けられている。先の実施の形態で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１０２３に適用することにより、携帯音楽プレイヤーの表示部の信頼性を向上させることができる。
さらに、図１１（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
図１１（Ｃ）は、携帯電話であり、筐体１０３０及び筐体１０３１の二つの筐体で構成されている。筐体１０３１には、表示パネル１０３２、スピーカー１０３３、マイクロフォン１０３４、ポインティングデバイス１０３６、カメラ用レンズ１０３７、外部接続端子１０３８などを備えている。また、筐体１０３０には、携帯型情報端末の充電を行う太陽電池セル１０４０、外部メモリスロット１０４１などを備えている。また、アンテナは筐体１０３１内部に内蔵されている。先の実施の形態で示したトランジスタを表示パネル１０３２に適用することにより、携帯電話の表示部の信頼性を向上させることができる。
また、表示パネル１０３２はタッチパネルを備えており、図１１（Ｃ）には映像表示されている複数の操作キー１０３５を点線で示している。なお、太陽電池セル１０４０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル１０３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１０３２と同一面上にカメラ用レンズ１０３７を備えているため、テレビ電話が可能である。スピーカー１０３３及びマイクロフォン１０３４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体１０３０と筐体１０３１は、スライドし、図１１（Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子１０３８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット１０４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図１１（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置１０５０は、筐体１０５１に表示部１０５３が組み込まれている。表示部１０５３により、映像を表示することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド１０５５により筐体１０５１を支持した構成を示している。先の実施の形態で示したトランジスタを表示部１０５３に適用することにより、テレビジョン装置１０５０の表示部の信頼性を向上させることができる。
テレビジョン装置１０５０の操作は、筐体１０５１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置１０５０は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置１０５０は、外部接続端子１０５４や、記憶媒体再生録画部１０５２、外部メモリスロットを備えている。外部接続端子１０５４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部１０５２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ１０５６にデータ保存されている画像や映像などを表示部１０５３に映し出すことも可能である。
また、先の実施の形態で示した記憶装置を外部メモリ１０５６やＣＰＵに適用することにより、消費電力が十分に低減された信頼性の高いテレビジョン装置１０５０とすることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例においては、本発明の一態様に係る酸化物半導体膜についてＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）測定を行った結果について説明する。
本実施例では、単結晶シリコン基板上に膜厚３００ｎｍを狙って下地絶縁膜を形成し、当該下地絶縁膜上に膜厚１００ｎｍを狙って酸化物半導体膜（ＩＧＺＯ膜）を成膜してサンプルＡ乃至サンプルＦを作製した。
サンプルＡおよびサンプルＢは下地絶縁膜として、スパッタリング法により形成される酸化シリコン膜を用いた。酸化シリコン膜の成膜条件は、ターゲットを酸化シリコン（ＳｉＯ２）とし、成膜ガス流量をＡｒ：２５ｓｃｃｍ、Ｏ２：２５ｓｃｃｍとし、圧力０．４Ｐａ、基板温度１００℃、高周波（ＲＦ）電源電力２ｋＷとした。
サンプルＣおよびサンプルＤは下地絶縁膜として、ＣＶＤ法により形成される酸化窒化シリコン膜を用いた。酸化窒化シリコン膜の成膜条件は、成膜ガス流量をＳｉＨ４：４ｓｃｃｍ、Ｎ２Ｏ：８００ｓｃｃｍとし、圧力４０Ｐａ、基板温度４００℃、高周波（ＲＦ）電源電力１５０Ｗとした。
サンプルＥおよびサンプルＦは下地絶縁膜として、単結晶シリコン基板を熱酸化して表面に形成される熱酸化膜を用いた。熱酸化膜の形成条件は、熱処理温度を９５０℃とし、熱処理時間を１９時間４０分とし、熱酸化の雰囲気をＨＣｌが酸素に対して３体積％の割合で含まれるものとした。
このように下地絶縁膜を形成したサンプルＡ乃至サンプルＦにＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜をスパッタリング法を用いて成膜した。酸化物半導体膜は、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲットを用いて、圧力０．４Ｐａ、基板温度２５０℃、高周波（ＲＦ）電源電力２ｋＷとして成膜した。ただし、サンプルＡ、サンプルＣおよびサンプルＥは、成膜ガス流量をＯ２：４５ｓｃｃｍとし、サンプルＢ、サンプルＤおよびサンプルＦは、成膜ガス流量をＡｒ：３０ｓｃｃｍ、Ｏ２：１５ｓｃｃｍとした。
このように酸化物半導体膜を形成したサンプルＡ乃至サンプルＦに、酸素雰囲気下で、加熱温度６５０℃、加熱時間１時間の熱処理を行った。
以上のサンプルＡ乃至サンプルＦについてｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を図１２に示す。図１２は、縦軸にｘ線回折強度（任意単位）をとり、横軸に回転角２θ（ｄｅｇ．）をとる。なお、ＸＲＤスペクトルの測定は、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用いた。
図１２に示すように、サンプルＡ乃至サンプルＦのすべてで、２θ＝３１°近傍にピークが見られた。これは、ＩｎＧａＺｎＯ４結晶の（００９）面における回折に起因するものである。ただし、サンプルＡ乃至サンプルＦの当該ピークの強度は各サンプルで異なっていた。
酸化物半導体膜の成膜ガスが酸素だけであるサンプルを比較すると、サンプルＡ、サンプルＣ、サンプルＥの順番に当該ピークの強度が大きくなっており、特にサンプルＥの当該ピークの強度は顕著だった。当該ピークの強度が大きいほど酸化物半導体膜の結晶性は高くなるので、下地絶縁膜を熱酸化膜にすると酸化物半導体膜の結晶性が最も高くなり、酸化窒化シリコン膜、酸化シリコン膜の順番で結晶性が低くなっていると言える。なお、酸化物半導体膜の成膜ガスをアルゴンと酸素にしたサンプルＢ、サンプルＤおよびサンプルＦについても同様の傾向が見られているが、サンプルＡ、サンプルＣ、サンプルＥと同種の下地絶縁膜どうしで比較して酸化物半導体膜の結晶性が低くなっているので、酸素雰囲気で酸化物半導体膜を成膜した方が当該酸化物半導体膜の結晶性を高くすることができると言える。
ここで、熱酸化膜、酸化窒化シリコン膜および酸化シリコン膜について、原子間力顕微鏡（ＡＦＭ；Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いて平均面粗さ（Ｒａ）を測定した。ＡＦＭとしては、エスアイアイ・ナノテクノロジー株式会社製ＳＰＡ−５００を用い、測定条件は、走査速度１．０Ｈｚ、測定面積１μｍ×１μｍとした。サンプルの下地絶縁膜の平均面粗さは、熱酸化膜が０．２ｎｍ、酸化窒化シリコン膜が０．５ｎｍ、酸化シリコン膜が０．９ｎｍとなっていた。つまり、下地絶縁膜の平均面粗さが小さいほど酸化物半導体膜の結晶性が高くなっており、酸化物半導体膜の結晶性と下地絶縁膜の平坦性の間に相関があることが推測される。
酸化物半導体膜の結晶性と下地絶縁膜の平坦性の相関を確かめるため、サンプルＡにおいて、下地絶縁膜である酸化シリコンにＣＭＰ処理を施して下地絶縁膜の表面粗さを低減したサンプルＧを作製し、サンプルＡ乃至サンプルＦと同様にＸＲＤ測定を行った。ここで、サンプルＧのＣＭＰ処理は、下地絶縁膜の膜厚が２７０ｎｍとなるように行い、処理温度を室温、研磨圧を０．０８ＭＰａ、スピンドル回転数を５０ｒｐｍ、テーブル回転数を５０ｒｐｍ、とした。なお、サンプルＧはＣＭＰ処理を除いてサンプルＡと同様の条件で作製した。
サンプルＡ、サンプルＥおよびサンプルＧについて、ｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を図１３に示す。図１３も図１２と同様に、縦軸にｘ線回折強度（任意単位）をとり、横軸に回転角２θ（ｄｅｇ．）をとる。
図１３よりサンプルＧの２θ＝３１°近傍のピークの強度は、サンプルＡより著しく強く現れており、サンプルＥとほぼ同程度となっている。つまり、サンプルＧの酸化物半導体膜の結晶性は、サンプルＥの酸化物半導体膜の結晶性と同程度になっていることが分かる。よって、下地絶縁膜に酸化シリコン膜を用いたサンプルにおいて、酸化シリコン膜にＣＭＰ処理を施して平坦性を向上させることにより、下地絶縁膜に熱酸化膜を用いたサンプルと同程度に酸化物半導体膜の結晶性が向上したことになる。
上記と同様にサンプルＧの酸化シリコン膜の平面粗さをＡＦＭを用いて測定したところ、サンプルＥの熱酸化膜と同様に０．２ｎｍであった。つまり、サンプルＧとサンプルＥの下地絶縁膜の平均面粗さは同程度であり、サンプルＧとサンプルＥのＸＲＤスペクトルのピーク強度が同程度であることから酸化物半導体膜の結晶性も同程度であった。このことから、下地絶縁膜の平均面粗さが小さいほど酸化物半導体膜の結晶性が高くなっていることが分かる。
ここで、図１４（Ａ）にサンプルＥの断面ＴＥＭ像を示し、図１４（Ｂ）にサンプルＥの酸化物半導体膜表面を拡大した断面ＴＥＭ像を示す。また、図１５（Ａ）にサンプルＡの断面ＴＥＭ像を示し、図１５（Ｂ）にサンプルＡの酸化物半導体膜表面を拡大した断面ＴＥＭ像を示す。
サンプルＥにおいては、図１４（Ａ）および図１４（Ｂ）に示すように、十分に平坦化された熱酸化膜上に接して酸化物半導体膜が設けられており、熱酸化膜表面に概略垂直にｃ軸配向した結晶が層状に配列している。また、図１４（Ｂ）に示すように、サンプルＥにおいて酸化物半導体膜の表面は十分な平坦性を有している。
一方、サンプルＡにおいては、図１５（Ａ）および図１５（Ｂ）に示すように、十分に平坦化されていない酸化シリコン膜上に接して酸化物半導体膜が設けられており、当該酸化シリコン膜表面に概略垂直にｃ軸配向した結晶が層状に配列している。しかし、図１５（Ｂ）の破線で囲まれた領域のように、互いに成長方向が異なる結晶の層がぶつかり合って結晶の層が分断され、粒界を形成してしまっている部分が見られる。また、図１５（Ｂ）に示すように、サンプルＡにおいて酸化物半導体膜表面は酸化シリコン膜表面の凹凸の影響を受け、十分な平坦性を有していない。
このように、断面ＴＥＭ像からも、下地絶縁膜の平均面粗さが小さいほど酸化物半導体膜の結晶性が高くなっていることが分かる。
また、サンプルＡの下地絶縁膜およびサンプルＧの下地絶縁膜のＡＦＭ像から測定長さＬ＝５００ｎｍとして作製した粗さ曲線を図１６に示す。図１６は、縦軸に表面粗さ（ラフネス）の大きさ（ｎｍ）をとり、横軸に測定長さ（ｎｍ）をとる。
図１６より、サンプルＧの下地絶縁膜はサンプルＡの下地絶縁膜と比較して表面粗さが明らかに低減されている。図２（Ｃ）で示した隣接する凹凸における山頂と谷底の高さの差（ｄ）を見てみると、サンプルＡの下地絶縁膜においては１ｎｍ以上の箇所が多く見られているが、サンプルＧの下地絶縁膜においては１ｎｍ以上の箇所はほとんど見られず、０．３ｎｍ以下の箇所も多く見られる。また、図１６に示すサンプルＡとサンプルＧの下地絶縁膜の粗さ曲線から中心線平均粗さを計算したところ、サンプルＡは１．０ｎｍ、サンプルＧは０．２３ｎｍとなった。また、上述のように、サンプルＡの下地絶縁膜の平均表面粗さは０．９ｎｍ、サンプルＧの下地絶縁膜の平均面粗さは０．２ｎｍであった。よって、ＣＭＰ処理によりサンプルＧに用いた酸化シリコン膜の表面粗さは確かに低減していることが示された。
以上より、下地絶縁膜の平均面粗さが小さいほど酸化物半導体膜の結晶性が高くなっていることが示された。ここで、図１２および図１３に示す酸素ガスのみで酸化物半導体膜を形成したサンプルＡ、サンプルＣ、サンプルＥおよびサンプルＧを比較すると、下地絶縁膜の平均面粗さが０．９ｎｍのサンプルＡおよび下地絶縁膜の平均面粗さが０．５ｎｍのサンプルＣと比較して、下地絶縁膜の平均面粗さ０．２ｎｍのサンプルＥおよびサンプルＧは、２θ＝３１°近傍のピークの強度が約２倍以上強く、酸化物半導体膜の結晶性が著しく高い。よって、下地絶縁膜の平均表面粗さは０．１ｎｍ以上、０．５ｎｍ未満とすることが好ましい。
このように、下地絶縁膜の表面粗さを低減することにより、当該下地絶縁膜上に接して設けられる酸化物半導体膜の結晶性を高くすることができることが示された。このように結晶性の高い酸化物半導体膜を半導体装置に用いることにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。さらに、当該酸化物半導体膜を用いることにより、移動度の向上した半導体装置を提供することができる。
５１ 基板
５３ 絶縁膜
５４ 絶縁膜
５５ 酸化物半導体膜
５９ 酸化物半導体膜
６３ ゲート絶縁膜
６５ ゲート電極
６９ 絶縁膜
１００ 基板
１２０ トランジスタ
１３０ トランジスタ
１４０ トランジスタ
１５０ トランジスタ
１５２ 絶縁層
１５４ 電極
１５６ 配線
４００ 基板
４０６ 素子分離絶縁層
４０８ ゲート絶縁層
４１０ ゲート電極
４１６ チャネル形成領域
４２０ 不純物領域
４２４ 金属化合物領域
５００ トランジスタ
５２０ 容量素子
５５０ メモリセル
５５ａ 領域
５５ｂ 領域
６００ 基板
６０１ 画素部
６０２ 走査線駆動回路
６０３ 走査線駆動回路
６０４ 信号線駆動回路
６１０ 容量配線
６１２ ゲート配線
６１３ ゲート配線
６１４ ドレイン電極層
６１６ トランジスタ
６１７ トランジスタ
６１８ 液晶素子
６１９ 液晶素子
６１ａ ソース電極
６１ｂ ドレイン電極
６２０ 画素
６２１ スイッチング用トランジスタ
６２２ 駆動用トランジスタ
６２３ 容量素子
６２４ 発光素子
６２５ 信号線
６２６ 走査線
６２７ 電源線
６２８ 共通電極
６５ａ ゲート電極
６５ｃ 配線
１００１ 本体
１００２ 筐体
１００４ キーボードボタン
１０２１ 本体
１０２２ 固定部
１０２３ 表示部
１０２４ 操作ボタン
１０２５ 外部メモリスロット
１０３０ 筐体
１０３１ 筐体
１０３２ 表示パネル
１０３３ スピーカー
１０３４ マイクロフォン
１０３５ 操作キー
１０３６ ポインティングデバイス
１０３７ カメラ用レンズ
１０３８ 外部接続端子
１０４０ 太陽電池セル
１０４１ 外部メモリスロット
１０５０ テレビジョン装置
１０５１ 筐体
１０５２ 記憶媒体再生録画部
１０５３ 表示部
１０５４ 外部接続端子
１０５５ スタンド
１０５６ 外部メモリ
１１２０ メモリセルアレイ
１１３０ メモリセル
１１３１ トランジスタ
１１３２ 容量素子
１１４０ メモリセルアレイ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１５０ メモリセル
１１５１ トランジスタ
１１５２ トランジスタ
１１５３ トランジスタ
１１５４ トランジスタ
１１５５ トランジスタ
１１５６ トランジスタ
１１８９ ＲＯＭＩ／Ｆ
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ ＢｕｓＩ／Ｆ
１１９９ ＲＯＭ
１００３ａ 表示部
１００３ｂ 表示部

Claims (13)

  1. 絶縁膜上に接して設けられた、結晶性を有する酸化物半導体膜を有し、
    前記絶縁膜の表面の平均面粗さは０．１ｎｍ以上０．５ｎｍ未満であり、
    前記結晶性を有する酸化物半導体膜はｃ軸が前記絶縁膜表面に概略垂直である結晶を含む、半導体装置。
  2. 前記絶縁膜は、酸素を含有する請求項１に記載の半導体装置。
  3. 前記絶縁膜は、酸化シリコン膜または酸化窒化シリコン膜である、請求項２に記載の半導体装置。
  4. 前記絶縁膜は、シリコン基板表面の熱酸化により形成された酸化シリコン膜である請求項２に記載の半導体装置。
  5. 第１の絶縁膜と、
    前記第１の絶縁膜上に接して設けられた、結晶性を有する酸化物半導体膜と、
    前記酸化物半導体膜と接するように設けられたソース電極およびドレイン電極と、
    前記酸化物半導体膜上に設けられた第２の絶縁膜と、
    前記第２の絶縁膜上に設けられたゲート電極と、を有し、
    前記第１の絶縁膜の表面の平均面粗さは０．１ｎｍ以上０．５ｎｍ未満であり、
    前記結晶性を有する酸化物半導体膜はｃ軸が前記第１の絶縁膜表面に概略垂直である結晶を含む、半導体装置。
  6. 前記第１の絶縁膜は、酸素を含有する請求項５に記載の半導体装置。
  7. 前記第１の絶縁膜は、酸化シリコン膜または酸化窒化シリコン膜である、請求項６に記載の半導体装置。
  8. 前記第１の絶縁膜は、シリコン基板表面の熱酸化により形成された酸化シリコン膜である請求項６に記載の半導体装置。
  9. 表面の平均面粗さが０．１ｎｍ以上０．５ｎｍ未満である絶縁膜を形成する工程と、
    加熱しながら前記絶縁膜上に酸化物半導体膜を成膜し、当該酸化物半導体膜中にｃ軸が前記絶縁膜表面に概略垂直である結晶を形成する工程と、を含む、半導体装置の作製方法。
  10. 請求項９において、
    酸化シリコン膜または酸化窒化シリコン膜を成膜し、
    当該酸化シリコン膜または当該酸化窒化シリコン膜の表面にＣＭＰ処理を行って前記絶縁膜を形成する、半導体装置の作製方法。
  11. 請求項９において、
    シリコン基板の表面に熱酸化を行って酸化シリコン膜を形成して前記絶縁膜とする、半導体装置の作製方法。
  12. 酸素雰囲気下で前記酸化物半導体膜を成膜する請求項９乃至請求項１１のいずれか一に記載の半導体装置の作製方法。
  13. 前記酸化物半導体膜を成膜した後、当該酸化物半導体膜に熱処理を行う請求項９乃至請求項１２のいずれか一に記載の半導体装置の作製方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014179976A (ja) * 2013-02-13 2014-09-25 Semiconductor Energy Lab Co Ltd プログラマブルロジックデバイス及び半導体装置
JP2016105595A (ja) * 2013-06-18 2016-06-09 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
JP2019012285A (ja) * 2013-05-21 2019-01-24 株式会社半導体エネルギー研究所 液晶表示装置
WO2019111091A1 (ja) * 2017-12-07 2019-06-13 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2019193168A (ja) * 2018-04-26 2019-10-31 サムソン エレクトロ−メカニックス カンパニーリミテッド． バルク音響共振器及びその製造方法
US10715099B2 (en) 2016-10-28 2020-07-14 Samsung Electro-Mechanics Co., Ltd. Bulk acoustic wave resonator and method for manufacturing the same

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10079053B2 (en) 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
CN102760697B (zh) * 2011-04-27 2016-08-03 株式会社半导体能源研究所 半导体装置的制造方法
JP6016532B2 (ja) 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
KR102207028B1 (ko) 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9276125B2 (en) 2013-03-01 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
GB2517697A (en) 2013-08-27 2015-03-04 Ibm Compound semiconductor structure
JP6101357B2 (ja) 2013-10-09 2017-03-22 シャープ株式会社 半導体装置およびその製造方法
US9577110B2 (en) 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
EP2933825B1 (en) * 2014-03-31 2017-07-05 Flosfia Inc. Crystalline multilayer structure and semiconductor device
TWI652362B (zh) 2014-10-28 2019-03-01 日商半導體能源研究所股份有限公司 氧化物及其製造方法
JP6647841B2 (ja) 2014-12-01 2020-02-14 株式会社半導体エネルギー研究所 酸化物の作製方法
CN105161542A (zh) * 2015-08-06 2015-12-16 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及其制备方法、液晶面板
WO2017163146A1 (en) 2016-03-22 2017-09-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
EP3985718A1 (en) * 2016-06-24 2022-04-20 Qromis, Inc. Polycrystalline ceramic substrate
KR102589754B1 (ko) 2016-08-05 2023-10-18 삼성디스플레이 주식회사 트랜지스터 및 이를 포함하는 표시 장치
US20180097073A1 (en) * 2016-10-03 2018-04-05 Flosfia Inc. Semiconductor device and semiconductor system including semiconductor device
KR102093415B1 (ko) * 2017-06-21 2020-04-23 울산과학기술원 금속산화물 박막을 포함하는 트랜지스터 제조 방법
US11167375B2 (en) 2018-08-10 2021-11-09 The Research Foundation For The State University Of New York Additive manufacturing processes and additively manufactured products
WO2020049690A1 (ja) * 2018-09-06 2020-03-12 シャープ株式会社 アクティブマトリクス基板の製造方法及びアクティブマトリクス基板
CN109524401A (zh) * 2018-10-08 2019-03-26 山东大学 一种基于氧化物半导体的高性能静态随机读取存储器及其制备方法
WO2020180322A1 (en) 2019-03-06 2020-09-10 Hewlett-Packard Development Company, L.P. Semiconductor materials
KR20210009000A (ko) 2019-07-16 2021-01-26 삼성전자주식회사 반도체 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003137692A (ja) * 2001-11-05 2003-05-14 Japan Science & Technology Corp 自然超格子ホモロガス単結晶薄膜とその製造方法
JP2004103957A (ja) * 2002-09-11 2004-04-02 Japan Science & Technology Corp ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2009141342A (ja) * 2007-11-15 2009-06-25 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2009194351A (ja) * 2007-04-27 2009-08-27 Canon Inc 薄膜トランジスタおよびその製造方法
JP2010135772A (ja) * 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置及び当該半導体装置の作製方法
WO2010131311A1 (ja) * 2009-05-13 2010-11-18 パナソニック株式会社 半導体メモリセルおよびその製造方法
JP2011029238A (ja) * 2009-07-21 2011-02-10 Fujifilm Corp 結晶性ホモロガス化合物層を含む積層体の製造方法及び電界効果型トランジスタ

Family Cites Families (148)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0823101A (ja) * 1992-01-17 1996-01-23 Seiko Instr Inc 薄膜トランジスタ素子およびその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09283751A (ja) 1996-04-11 1997-10-31 Toshiba Corp 半導体装置およびその製造方法
JPH10199807A (ja) 1996-12-27 1998-07-31 Semiconductor Energy Lab Co Ltd 結晶性珪素膜の作製方法
KR100219519B1 (ko) 1997-01-10 1999-09-01 윤종용 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
JP4602155B2 (ja) * 1997-08-26 2010-12-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000031488A (ja) 1997-08-26 2000-01-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH11233789A (ja) 1998-02-12 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
WO2005059990A1 (en) 2003-12-02 2005-06-30 Semiconductor Energy Laboratory Co., Ltd. Electronic device and semiconductor device and method for manufacturing the same
JP4554344B2 (ja) * 2003-12-02 2010-09-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100615085B1 (ko) * 2004-01-12 2006-08-22 삼성전자주식회사 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4560505B2 (ja) * 2005-11-08 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
KR101201316B1 (ko) * 2005-11-29 2012-11-14 엘지디스플레이 주식회사 버퍼절연막과 이를 구비한 반도체소자 및 반도체소자의제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US7875931B2 (en) * 2006-04-28 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with isolation using impurity
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5105044B2 (ja) * 2006-05-09 2012-12-19 株式会社ブリヂストン 酸化物トランジスタ及びその製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7491575B2 (en) * 2006-08-02 2009-02-17 Xerox Corporation Fabricating zinc oxide semiconductor using hydrolysis
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR100829616B1 (ko) 2006-12-27 2008-05-14 삼성전자주식회사 채널 실리콘막 형성 방법 및 이를 이용한 스택형 반도체소자 제조 방법
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
WO2008139859A1 (en) 2007-04-27 2008-11-20 Canon Kabushiki Kaisha Thin-film transistor and process for its fabrication
KR20080097056A (ko) * 2007-04-30 2008-11-04 엘지전자 주식회사 박막 트랜지스터 및 그 제조방법, 이를 포함하는평판표시장치
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US20090051046A1 (en) 2007-08-24 2009-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method for the same
CN101796613B (zh) 2007-09-14 2012-06-27 株式会社半导体能源研究所 半导体装置及电子设备
US7982250B2 (en) * 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009283819A (ja) * 2008-05-26 2009-12-03 Seiko Epson Corp 半導体装置の製造方法、半導体装置、電気光学装置、および電子機器
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
KR101496150B1 (ko) * 2008-08-19 2015-02-27 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
KR101681483B1 (ko) 2008-09-12 2016-12-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5528727B2 (ja) * 2009-06-19 2014-06-25 富士フイルム株式会社 薄膜トランジスタ製造装置、酸化物半導体薄膜の製造方法、薄膜トランジスタの製造方法、酸化物半導体薄膜、薄膜トランジスタ及び発光デバイス
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
TW201103090A (en) * 2009-07-01 2011-01-16 Univ Nat Chiao Tung Method for manufacturing a self-aligned thin film transistor and a structure of the same
JP5459902B2 (ja) * 2009-08-04 2014-04-02 株式会社半導体エネルギー研究所 半導体装置
JP4586123B1 (ja) 2009-08-24 2010-11-24 武内プレス工業株式会社 耐食性エアゾール容器の製造方法および二重エアゾール容器の製造方法
KR101608923B1 (ko) * 2009-09-24 2016-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR101799265B1 (ko) * 2009-11-13 2017-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20180028557A (ko) * 2010-02-05 2018-03-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
WO2011099335A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20130007597A (ko) 2010-03-08 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 제작하는 방법
WO2011111503A1 (en) 2010-03-08 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN102822978B (zh) 2010-03-12 2015-07-22 株式会社半导体能源研究所 半导体装置及其制造方法
US8207025B2 (en) 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2011125806A1 (en) 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8588000B2 (en) * 2010-05-20 2013-11-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device having a reading transistor with a back-gate electrode
TWI565001B (zh) * 2010-07-28 2017-01-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的驅動方法
US8603841B2 (en) * 2010-08-27 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor device and light-emitting display device
US8592879B2 (en) 2010-09-13 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003137692A (ja) * 2001-11-05 2003-05-14 Japan Science & Technology Corp 自然超格子ホモロガス単結晶薄膜とその製造方法
JP2004103957A (ja) * 2002-09-11 2004-04-02 Japan Science & Technology Corp ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2009194351A (ja) * 2007-04-27 2009-08-27 Canon Inc 薄膜トランジスタおよびその製造方法
JP2009141342A (ja) * 2007-11-15 2009-06-25 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2010135772A (ja) * 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置及び当該半導体装置の作製方法
WO2010131311A1 (ja) * 2009-05-13 2010-11-18 パナソニック株式会社 半導体メモリセルおよびその製造方法
JP2011029238A (ja) * 2009-07-21 2011-02-10 Fujifilm Corp 結晶性ホモロガス化合物層を含む積層体の製造方法及び電界効果型トランジスタ

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014179976A (ja) * 2013-02-13 2014-09-25 Semiconductor Energy Lab Co Ltd プログラマブルロジックデバイス及び半導体装置
JP2019012285A (ja) * 2013-05-21 2019-01-24 株式会社半導体エネルギー研究所 液晶表示装置
US10416504B2 (en) 2013-05-21 2019-09-17 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP2020126269A (ja) * 2013-05-21 2020-08-20 株式会社半導体エネルギー研究所 液晶表示装置
JP7072601B2 (ja) 2013-05-21 2022-05-20 株式会社半導体エネルギー研究所 液晶表示装置
JP2016105595A (ja) * 2013-06-18 2016-06-09 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
US10715099B2 (en) 2016-10-28 2020-07-14 Samsung Electro-Mechanics Co., Ltd. Bulk acoustic wave resonator and method for manufacturing the same
WO2019111091A1 (ja) * 2017-12-07 2019-06-13 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JPWO2019111091A1 (ja) * 2017-12-07 2020-12-03 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11282964B2 (en) 2017-12-07 2022-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11784259B2 (en) 2017-12-07 2023-10-10 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device
JP2019193168A (ja) * 2018-04-26 2019-10-31 サムソン エレクトロ−メカニックス カンパニーリミテッド． バルク音響共振器及びその製造方法

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