KR100615085B1 - 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들 - Google Patents

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Abstract

노드 콘택 구조체들, 이를 채택하는 반도체소자들 및 이를 제조하는 방법들을 제공한다. 상기 노드 콘택 구조체는 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역 및 상기 소자분리막은 하부 층간절연막으로 덮여진다. 상기 하부 층간절연막 내에 상기 활성영역에 접촉하는 반도체 플러그가 위치한다. 상기 하부 층간절연막 상에 도전층 패턴이 배치되고, 상기 도전층 패턴 및 상기 하부 층간절연막은 상부 층간절연막으로 덮여진다. 적어도 상기 도전층 패턴 및 상기 반도체 플러그는 상기 상부 층간절연막 및 상기 하부 층간절연막을 관통하는 금속 플러그에 전기적으로 접속된다. 상기 도전층 패턴은 반도체 패턴일 수 있고, 상기 반도체 패턴은 고상 에피택시얼 기술을 사용하여 단결정 구조를 갖도록 변환(convert)될 수 있다. 상기 노드 콘택 구조체는 에스램 셀과 같은 반도체소자의 메모리 셀에 채택될 수 있다.

Description

노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를 채택하는 에스램 셀들 및 이를 제조하는 방법들{Node contact structures, semiconductor devices employing the same, static random access memory cells employing the same and methods of fabricating the same}
도 1은 씨모스 에스램 셀(CMOS SRAM cell)의 전형적인(typical) 등가회로도이다.
도 2는 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 활성영역들, 구동(driver) 게이트 전극들 및 전송(transfer) 게이트 전극들을 보여주는 평면도이다.
도 3은 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 제1 및 제2 노드 콘택홀들과 아울러서 제1 및 제2 단결정 바디층들을 보여주는 평면도이다.
도 4는 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 제1 및 제2 부하(load) 게이트 전극들을 보여주는 평면도이다.
도 5는 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 제1 및 제2 드레인 콘택홀들, 제1 및 제2 게이트 콘택홀들, 제1 및 제2 하부 접지라인 콘택홀들, 및 제1 및 제2 하부 비트라인 콘택홀들을 보여주는 평면도이다.
도 6은 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 제1 및 제2 중간(intermediate) 접지라인 콘택홀들, 제1 및 제2 워드라인 콘택홀들, 및 워드라인들을 보여주는 평면도이다.
도 7은 본 발명의 실시예에 따른 씨모스 에스램 셀들의 제1 및 제2 상부 접지라인 콘택홀들, 제1 및 제2 전원선 콘택홀들(power line contact holes), 및 제1 및 제2 중간 비트라인 콘택홀들을 보여주는 평면도이다.
도 8은 본 발명의 실시예에 따른 씨모스 에스램 셀들의 전원선 및 접지선(ground line)을 보여주는 평면도이다.
도 9는 본 발명의 실시예에 따른 씨모스 에스램 셀들의 제1 및 제2 상부 비트라인 콘택홀들과 아울러서 제1 및 제2 비트라인들을 보여주는 평면도이다.
도 10a 내지 도 17a는 각각 도 2 내지 도 9의 Ⅰ-Ⅰ'에 따라 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 제조방법들을 설명하기 위한 단면도들이다.
도 10b 내지 도 17b는 각각 도 2 내지 도 9의 Ⅱ-Ⅱ'에 따라 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 제조방법들을 설명하기 위한 단면도들이다.
도 13c 및 도 13d는 본 발명의 다른 실시예들에 따른 씨모스 에스램 셀의 드레인 노드 콘택 구조체들을 도시한 단면도들이다.
본 발명은 반도체소자들에 관한 것으로, 특히 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를 채택하는 에스램 셀들 및 이를 제조하는 방법들에 관한 것이다.
반도체 기억소자들 중에 에스램은 디램에 비하여 낮은 전력소모 및 빠른 동작속도를 보인다는 장점들을 갖는다. 따라서, 에스램은 컴퓨터의 캐쉬 메모리소자 또는 휴대용 전자제품(portable appliance)에 널리 사용되고 있다.
에스램의 단위 셀은 크게 두가지로 분류된다. 그 하나는 고저항을 부하소자(load device)로 채택하는 고저항 에스램 셀(high load resistor SRAM cell)이고, 다른 하나는 PMOS 트랜지스터를 부하소자로 채택하는 씨모스 에스램 셀이다.
상기 씨모스 에스램 셀은 다시 두 가지로 분류된다. 그 하나는 반도체 기판 상에 적층된 박막 트랜지스터(thin film transistor; TFT)를 부하소자로 채택하는 박막 트랜지스터 에스램 셀이고, 다른 하나는 반도체기판에 형성된 벌크 트랜지스터(bulk transistor)를 부하소자로 채택하는 벌크 씨모스 에스램 셀(bulk CMOS SRAM cell)이다.
상기 벌크 씨모스 에스램 셀은 상기 박막 트랜지스터 에스램 셀 및 고저항 에스램 셀에 비하여 높은 셀 안정성(high cell stability)을 보인다. 다시 말해서, 상기 벌크 씨모스 에스램 셀은 우수한 저전압 특성(good low voltage characteristic) 및 낮은 대기전류(low stand-by current)를 보인다. 이는, 상기 박막 트랜지스터가 일반적으로 폴리실리콘막을 바디층으로 사용하여 제작되는 반면에, 상기 벌크 씨모스 에스램 셀을 구성하는 모든 트랜지스터들은 단결정 실리콘 기판에 형성되기 때문이다. 그러나, 상기 벌크 씨모스 에스램 셀은 박막 트랜지스 터 에스램 셀에 비하여 낮은 집적도(low integration density)과 아울러서 약한 래치업 면역성(weak latch-up immunity)을 보인다. 따라서, 높은 신뢰성을 갖는 고집적 에스램을 구현하기 위해서는 상기 박막 트랜지스터 에스램 셀에 채택되는 부하 트랜지스터의 특성을 지속적으로 개선시키는 것이 요구된다.
이에 더하여, 상기 에스램 셀들의 각각은 한 쌍의 노드 콘택 구조체들을 구비한다. 특히, 상기 박막 트랜지스터 에스램 셀에 있어서, 상기 노드 콘택 구조체들의 각각은 부하 트랜지스터의 P형 드레인 영역을 구동 트랜지스터(driver transistor)의 N형 드레인 영역에 전기적으로 연결시키는 콘택 구조체이다. 이 경우에, 상기 부하 트랜지스터의 P형 드레인 영역 및 상기 구동 트랜지스터의 N형 드레인 영역 사이에 저항성 접촉(ohmic contact)이 요구된다.
한편, 반도체기판 상에 적층된 박막 트랜지스터를 갖는 반도체소자들이 미국특허 제 6,022,766호에 "박막 트랜지스터들을 갖는 반도체 구조체 및 그 제조방법들(Semiconductor structure incorporating thin film transistors and methods for its manufacture)"라는 제목으로 첸 등(Chen et al.)에 의해 개시된 바 있다. 첸 등에 따르면, 단결정 실리콘 기판에 통상의 벌크 트랜지스터가 형성되고, 상기 벌크 트랜지스터의 상부에 박막 트랜지스터가 적층된다. 상기 벌크 트랜지스터의 소오스/드레인 영역들중의 하나는 텅스텐 플러그와 같은 금속 플러그를 통하여 상기 박막 트랜지스터의 소오스/드레인 영역들중의 하나와 전기적으로 접속된다. 따라서, 상기 벌크 트랜지스터 및 상기 박막 트랜지스터가 각각 NMOS 트랜지스터 및 PMOS 트랜지스터인 경우에, 상기 벌크 트랜지스터는 상기 금속 플러그를 통하여 상 기 박막 트랜지스터와 저항성 접촉(ohmic contact)을 갖는다.
이에 더하여, 상기 박막 트랜지스터의 바디층은 상기 금속 플러그를 갖는 반도체기판의 전면 상에 비정질 실리콘층을 형성하고 상기 비정질 실리콘층을 열처리 공정을 통하여 결정화시킴으로써 형성된다. 이 경우에, 상기 바디층은 큰 그레인들을 갖는 폴리실리콘층에 해당한다. 즉, 상기 바디층을 완전한 단결정 실리콘층으로 변환(transform)시키는 것이 어렵다. 결과적으로, 상기 박막 트랜지스터를 상기 벌크 트랜지스터에 상응하는 전기적인 특성을 갖도록 형성하기가 어렵다. 따라서, 반도체기판의 상부에 적층되는 박막 트랜지스터의 특성을 향상시키기 위한 방법들이 지속적으로 요구된다.
본 발명이 이루고자 하는 기술적 과제는 저항성 접촉(ohmic contact)과 함께 단결정 반도체층의 형성에 적합한 노드 콘택 구조체들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 하부 게이트 전극을 상부 게이트 전극에 전기적으로 접속시키는 노드 콘택 구조체들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 단결정 바디층을 갖는 박막 트랜지스터의 형성에 적합한 노드 콘택 구조체를 구비하는 반도체소자들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 저항성 접촉과 함께 단결정 반도체층의 형성에 적합한 노드 콘택 구조체들을 구비하는 박막 트랜지스터 에스램 셀들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 단결정 박막 트랜지스터를 형성할 수 있는 반도체소자의 제조방법들을 제공하는 데 있다.
본 발명의 실시예들은 노드 콘택 구조체들을 제공한다. 본 발명의 일 양태에 따른 상기 노드 콘택 구조체는 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역 및 상기 소자분리막은 하부 층간절연막으로 덮여진다. 상기 하부 층간절연막 내에 상기 활성영역에 접촉하는 반도체 플러그가 위치한다. 상기 하부 층간절연막 상에 도전층 패턴이 배치되고, 상기 도전층 패턴 및 상기 하부 층간절연막은 상부 층간절연막으로 덮여진다. 적어도 상기 도전층 패턴 및 상기 반도체 플러그는 상기 상부 층간절연막 및 상기 하부 층간절연막을 관통하는 금속 플러그에 전기적으로 접속된다.
본 발명의 몇몇 실시예들에서, 상기 반도체 플러그는 단결정 반도체 플러그일 수 있다. 또한, 상기 도전층 패턴은 단결정 반도체 패턴일 수 있다.
본 발명의 다른 실시예들에서, 상기 반도체 플러그는 상기 도전층 패턴의 하부면에 접촉할 수 있고, 상기 금속 플러그는 상기 반도체 플러그의 측벽 및 상기 도전층 패턴의 단부(end portion)에 접촉할 수 있다. 상기 금속 플러그는 상기 활성영역에 접촉하도록 연장될 수 있다.
본 발명의 다른 실시예들에서, 상기 금속 플러그는 상기 도전층 패턴의 일 부분을 관통하여 상기 도전층 패턴과 접촉할 수 있고, 상기 반도체 플러그는 상기 금속 플러그 및 상기 활성영역 사이에 개재될 수 있다. 이에 더하여, 상기 금속 플 러그는 상기 반도체 플러그의 측벽 및 상기 활성영역에 접촉하도록 연장될 수 있다.
본 발명의 다른 양태에 따른 상기 노드 콘택 구조체는 반도체기판 상에 형성된 하부 게이트 전극을 구비한다. 상기 하부 게이트 전극을 갖는 반도체기판은 하부 층간절연막으로 덮여진다. 상기 하부 층간절연막 상에 상부 게이트 전극이 제공된다. 상기 상부 게이트 전극 및 상기 하부 층간절연막은 상부 층간절연막으로 덮여진다. 상기 상부 게이트 전극 및 상기 하부 게이트 전극은 상기 상부 층간절연막 및 상기 하부 층간절연막을 관통하는 금속 플러그와 접촉한다.
본 발명의 몇몇 실시예들에서, 상기 금속 플러그는 상기 상부 게이트 전극의 일 부분을 관통할 수 있다.
본 발명의 다른 실시예들은 노드 콘택 구조체를 채택하는 반도체소자들을 제공한다. 상기 반도체소자는 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막 및 상기 활성영역에 형성된 벌크 모스 트랜지스터를 구비한다. 상기 벌크 모스 트랜지스터를 갖는 반도체기판은 하부 층간절연막으로 덮여진다. 상기 벌크 모스 트랜지스터의 드레인 영역은 상기 하부 층간절연막 내에 위치하는 반도체 플러그에 접촉한다. 상기 하부 층간절연막 상에 바디 패턴이 제공된다. 상기 바디 패턴에 박막 모스 트랜지스터가 제공된다. 상기 박막 모스 트랜지스터를 갖는 반도체기판은 상부 층간절연막으로 덮여진다. 적어도 상기 박막 모스 트랜지스터의 드레인 영역 및 상기 반도체 플러그는 상기 상부 층간절연막 및 상기 하부 층간절연막을 관통하는 금속 드레인 플러그와 접촉한다.
본 발명의 몇몇 실시예들에서, 상기 벌크 모스 트랜지스터는 상기 활성영역의 상부를 가로지르는 하부 게이트 전극을 포함할 수 있고, 상기 박막 모스 트랜지스터는 상기 바디 패턴의 상부를 가로지르는 상부 게이트 전극을 포함할 수 있다. 이 경우에, 상기 상부 게이트 전극 및 상기 하부 게이트 전극은 상기 상부 층간절연막 및 상기 하부 층간절연막을 관통하는 금속 게이트 플러그를 통하여 서로 전기적으로 연결될 수 있다.
다른 실시예들에서, 상기 반도체 플러그는 상기 바디 패턴의 하부면에 접촉할 수 있고, 상기 금속 드레인 플러그는 상기 반도체 플러그의 측벽 및 상기 바디 패턴의 단부(end portion)에 접촉할 수 있다. 이에 더하여, 상기 금속 드레인 플러그는 상기 벌크 모스 트랜지스터의 드레인 영역에 접촉하도록 연장될 수 있다.
또 다른 실시예들에서, 상기 금속 드레인 플러그는 상기 바디 패턴의 일 부분을 관통하여 상기 바디 패턴과 접촉할 수 있고, 상기 반도체 플러그는 상기 금속 드레인 플러그 및 상기 벌크 모스 트랜지스터의 드레인 영역 사이에 개재될 수 있다. 이에 더하여, 상기 금속 드레인 플러그는 상기 벌크 모스 트랜지스터의 드레인 영역에 접촉하도록 연장될 수 있다.
본 발명의 또 다른 실시예들은 노드 콘택 구조체를 채택하는 박막 트랜지스터 에스램 셀들을 제공한다. 본 발명의 일 양태에 따른 상기 에스램 셀은 반도체기판에 형성되어 제1 및 제2 활성영역들을 한정하는 소자분리막을 구비한다. 상기 제1 활성영역의 상부를 가로지르도록 제1 전송 게이트 전극(transfer gate electrode) 및 제1 구동 게이트 전극이 제공된다. 또한, 상기 제2 활성영역의 상부 를 가로지르도록 제2 구동 게이트 전극 및 제2 전송 게이트 전극이 제공된다. 상기 제1 전송 게이트 전극은 상기 제2 구동 게이트 전극에 인접하고, 상기 제1 구동 게이트 전극은 상기 제2 전송 게이트 전극에 인접한다. 상기 전송 게이트 전극들 및 상기 구동 게이트 전극들을 갖는 반도체기판은 하부 층간절연막으로 덮여진다. 상기 제1 구동 게이트 전극 및 상기 제1 전송 게이트 전극 사이의 상기 제1 활성영역은 상기 하부 층간절연막을 관통하는 제1 노드 반도체 플러그에 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 구동 게이트 전극 및 상기 제2 전송 게이트 전극 사이의 상기 제2 활성영역은 상기 하부 층간절연막을 관통하는 제2 노드 반도체 플러그에 전기적으로 접속된다. 상기 제1 구동 게이트 전극의 상부를 가로지르도록 제1 바디 패턴이 제공되고, 상기 제1 바디 패턴은 연장되어 상기 제1 노드 반도체 플러그의 상부면에 접촉한다. 또한, 상기 제2 구동 게이트 전극의 상부를 가로지르도록 제2 바디 패턴이 제공되고, 상기 제2 바디 패턴은 연장되어 상기 제2 노드 반도체 플러그의 상부면에 접촉한다. 상기 제1 바디 패턴의 상부를 가로지르도록 제1 부하 게이트 전극이 제공된다. 상기 제1 부하 게이트 전극은 연장되어 상기 제2 노드 반도체 플러그 상의 상기 제2 바디 패턴과 중첩하거나 인접한다. 상기 제2 바디 패턴의 상부를 가로지르도록 제2 부하 게이트 전극이 제공된다. 상기 제2 부하 게이트 전극은 연장되어 상기 제1 노드 반도체 플러그 상의 상기 제1 바디 패턴과 중첩하거나 인접한다. 상기 부하 게이트 전극들을 갖는 반도체기판은 상부 층간절연막으로 덮여진다. 상기 제1 바디 패턴, 상기 제2 부하 게이트 전극 및 상기 제1 노드 반도체 플러그는 상기 상부 층간절연막, 상기 제2 부하 게이트 전극 및 상기 하 부 층간절연막을 관통하는 제1 금속 드레인 플러그에 전기적으로 접속된다. 더 나아가서, 상기 제2 바디 패턴, 상기 제1 부하 게이트 전극 및 상기 제2 노드 반도체 플러그는 상기 상부 층간절연막, 상기 제1 부하 게이트 전극 및 상기 하부 층간절연막을 관통하는 제2 금속 드레인 플러그에 전기적으로 접속된다.
본 발명의 몇몇 실시예들에서, 상기 제1 및 제2 노드 반도체 플러그들과 아울러서 상기 제1 및 제2 바디 패턴들은 단졀정 반도체 패턴들일 수 있다.
본 발명의 다른 실시예들에서, 상기 제1 구동 게이트 전극은 상기 상부 층간절연막, 상기 제1 부하 게이트 전극 및 상기 하부 층간절연막을 관통하는 제1 금속 게이트 플러그와 전기적으로 접속될 수 있고, 상기 제2 구동 게이트 전극은 상기 상부 층간절연막, 상기 제2 부하 게이트 전극 및 상기 하부 층간절연막을 관통하는 제2 금속 게이트 플러그와 전기적으로 접촉될 수 있다.
본 발명의 다른 양태에 따른 상기 에스램 셀은 반도체기판에 형성되어 제1 및 제2 활성영역들을 한정하는 소자분리막을 구비한다. 상기 제1 활성영역의 상부를 가로지르도록 제1 전송 게이트 전극(transfer gate electrode) 및 제1 구동 게이트 전극이 제공된다. 또한, 상기 제2 활성영역의 상부를 가로지르도록 제2 전송 게이트 전극 및 제2 구동 게이트 전극이 제공된다. 상기 제2 구동 게이트 전극 및 제2 전송 게이트 전극은 각각 상기 제1 전송 게이트 전극 및 상기 제1 구동 게이트 전극에 인접하도록 배치된다. 상기 전송 게이트 전극들 및 상기 구동 게이트 전극들을 갖는 반도체기판은 하부 층간절연막으로 덮여진다. 상기 하부 층간절연막 내에 제1 노드 반도체 플러그가 위치한다. 상기 제1 노드 반도체 플러그는 상기 제1 구동 게이트 전극 및 상기 제1 전송 게이트 전극 사이의 상기 제1 활성영역에 접촉한다. 상기 하부 층간절연막 내에 제2 노드 반도체 플러그가 위치한다. 상기 제2 노드 반도체 플러그는 상기 제2 구동 게이트 전극 및 상기 제2 전송 게이트 전극 사이의 상기 제2 활성영역에 접촉한다. 상기 제1 구동 게이트 전극의 상부를 가로지르도록 제1 바디 패턴이 제공되고, 상기 제1 바디 패턴은 상기 제1 노드 반도체 플러그의 상부 영역까지 연장된다. 또한, 상기 제2 구동 게이트 전극의 상부를 가로지르도록 제2 바디 패턴이 제공되고, 상기 제2 바디 패턴은 상기 제2 노드 반도체 플러그의 상부 영역까지 연장된다. 상기 제1 바디 패턴의 상부를 가로지르도록 제1 부하 게이트 전극이 제공되고, 상기 제1 부하 게이트 전극은 연장되어 상기 제2 노드 반도체 플러그 상부의 상기 제2 바디 패턴과 중첩하거나 인접한다. 이와 마찬가지로, 상기 제2 바디 패턴의 상부를 가로지르도록 제2 부하 게이트 전극이 제공되고, 상기 제2 부하 게이트 전극은 연장되어 상기 제1 노드 반도체 플러그 상부의 상기 제1 바디 패턴과 중첩하거나 인접한다. 상기 부하 게이트 전극들을 갖는 반도체기판은 상부 층간절연막으로 덮여진다. 상기 제1 노드 반도체 플러그는 상기 상부 층간절연막, 상기 제2 부하 게이트 전극, 상기 제1 바디 패턴 및 상기 하부 층간절연막을 관통하는 제1 금속 드레인 플러그에 전기적으로 접속된다. 상기 제2 노드 반도체 플러그는 상기 상부 층간절연막, 상기 제1 부하 게이트 전극, 상기 제2 바디 패턴 및 상기 하부 층간절연막을 관통하는 제2 금속 드레인 플러그에 전기적으로 접속된다.
본 발명의 몇몇 실시예들에서, 상기 제1 및 제2 노드 반도체 플러그들과 아 울러서 상기 제1 및 제2 바디 패턴들은 단졀정 반도체 패턴들일 수 있다.
본 발명의 다른 실시예들에서, 상기 제1 구동 게이트 전극은 상기 상부 층간절연막, 상기 제1 부하 게이트 전극 및 상기 하부 층간절연막을 관통하는 제1 금속 게이트 플러그와 전기적으로 접속될 수 있고, 상기 제2 구동 게이트 전극은 상기 상부 층간절연막, 상기 제2 부하 게이트 전극 및 상기 하부 층간절연막을 관통하는 제2 금속 게이트 플러그와 전기적으로 접촉될 수 있다.
본 발명의 또 다른 실시예들은 노드 콘택 구조체를 채택하는 반도체소자를 제조하는 방법들을 제공한다. 이 방법들은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 소자분리막 및 상기 활성영역 상에 하부 층간절연막을 형성한다. 상기 하부 층간절연막을 패터닝하여 상기 활성영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 채우는 단결정 반도체 플러그를 선택적 에피택시얼 성장 기술을 사용하여 형성한다. 상기 하부 층간절연막 및 상기 반도체 플러그 상에 비정질 반도체층 또는 다결정 반도체층을 형성한다. 상기 반도체층을 패터닝하여 상기 반도체 플러그를 덮는 반도체 패턴을 형성한다. 상기 반도체 패턴을 고상 에피택시얼 기술을 사용하여 결정화시킨다.
본 발명의 몇몇 실시예들에서, 상기 반도체기판은 단결정 실리콘 기판일 수 있다. 이 경우에, 상기 단결정 반도체 플러그는 단결정 실리콘 플러그에 해당하고, 상기 반도체층은 비정질 실리콘층 또는 다결정 실리콘층일 수 있다.
다른 실시예들에서, 상기 고상 에피택시얼 공정은 상기 반도체 패턴을 약 500℃ 내지 800℃의 온도에서 열처리하는 공정을 사용하여 실시될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 박막 트랜지스터 에스램 셀 또는 벌크 씨모스 에스램 셀과 같은 씨모스 에스램 셀의 등가회로도이다.
도 1을 참조하면, 상기 씨모스 에스램 셀은 한 쌍의 구동 트랜지스터들(a pair of driver transistors; TD1, TD2), 한 쌍의 전송 트랜지스터들(a pair of transfer transistors; TT1, TT2) 및 한 쌍의 부하 트랜지스터들(a pair of load transistors; TL1, TL2)를 구비한다. 상기 한 쌍의 구동 트랜지스터들(TD1, TD2) 및 상기 한 쌍의 전송 트랜지스터들(TT1, TT2)은 모두 NMOS 트랜지스터들인 반면에, 상기 한 쌍의 부하 트랜지스터들(TL1, TL2)은 모두 PMOS 트랜지스터들이다.
상기 제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TT1)는 서로 직렬 연결된다. 상기 제1 구동 트랜지스터(TD1)의 소오스 영역은 접지선(ground line; Vss)에 전기적으로 연결되고, 상기 제1 전송 트랜지스터(TT1)의 드레인 영역은 제1 비트라인(BL1)에 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 구동 트랜지스터(TD2)와 상기 제2 전송 트랜지스터(TT2)는 서로 직렬 연결된다. 상기 제2 구동 트랜지스터(TD2)의 소오스 영역은 상기 접지선(Vss)에 전기적으로 연결되고, 상기 제2 전송 트랜지스터(TT2)의 드레인 영역은 제2 비트라인(BL2)에 전기적으로 연결된다.
한편, 상기 제1 부하 트랜지스터(TL1)의 소오스 영역 및 드레인 영역은 각각 전원선(power supply line; Vcc) 및 상기 제1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 소오스 영역 및 드레인 영역은 각각 상기 전원선(Vcc) 및 상기 제2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결된다. 상기 제1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제1 전송 트랜지스터(TT1)의 소오스 영역은 제1 노드(N1)에 해당한다. 또한, 상기 제2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제2 전송 트랜지스터(TT2)의 소오스 영역은 제2 노드(N2)에 해당한다. 상기 제1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제2 노드(N2)에 전기적으로 연결되고, 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제2 노드(N1)에 전기적으로 연결된다. 또한, 상기 제1 및 제2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 접속된다.
상술한 씨모스 에스램 셀은 고저항 에스램 셀에 비하여 적은 대기 전류(small stand-by current)와 아울러서 큰 노이즈 마진(large noise margin)을 보인다. 따라서, 상기 씨모스 에스램 셀은 낮은 전원전압(low power voltage)이 요 구되는 고성능 에스램에 널리 채택되고 있다. 특히, 상기 박막 트랜지스터 에스램 셀이 상기 벌크 씨모스 에스램 셀의 부하 트랜지스터들로 사용되는 P채널 벌크 트랜지스터들에 상응하는 향상된 전기적인 특성을 갖는 고성능 P채널 박막 트랜지스터들(high performance P-channel thin film transistors)을 구비한다면, 상기 박막 트랜지스터 에스램 셀은 상기 벌크 씨모스 에스램 셀에 비하여 집적도(integration density) 및 래치업 면역성(latch-up immunity) 등의 측면에서 우수한 장점들을 갖는다.
상기 고성능 P채널 박막 트랜지스터를 구현하기 위해서는, 상기 박막 트랜지스터가 단결정 반도체층으로 이루어진 바디 패턴에 형성되어야 한다. 또한, 도 1에 보여진 상기 제1 및 제2 노드들(N1, N2)에서 저항성 접촉(ohmic contact)이 형성되어야 한다.
도 2 내지 도 9는 본 발명의 실시예들에 따른 박막 트랜지스터 에스램 셀의 구조를 설명하기 위한 평면도들이다. 도 2 내지 도 9의 각 도면들은 4개의 단위 셀들을 보여준다. 도 2 내지 도 7의 평면도들에 있어서, y축을 따라 서로 인접한 한 쌍의 단위 셀들은 x축에 대하여 대칭이도록 배열된다. 또한, y축을 따라 서로 인접한 상기 한 쌍의 단위 셀들은 x축 및 y축을 따라 서로 2차원적으로 배열되어 셀 어레이 영역을 구성한다. 한편, 상기 x축을 따라 서로 인접한 한 쌍의 단위 셀들은 y축에 대하여 대칭일 수 있다.
도 10a 내지 도 17a는 본 발명의 실시예들에 따른 박막 트랜지스터 에스램 셀의 제조방법들을 설명하기 위하여 각각 도 2 내지 도 9의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다. 또한, 도 10b 내지 도 17b는 본 발명의 실시예들에 따른 박막 트랜지스터 에스램 셀의 제조방법들을 설명하기 위하여 각각 도 2 내지 도 9의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
먼저, 도 2 내지 도 9, 도 17a 및 도 17b를 참조하여 본 발명의 실시예들에 따른 박막 트랜지스터 에스램 셀의 구조를 설명하기로 한다.
도 2, 도 17a 및 도 17b를 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)이 제공되어 제1 및 제2 활성영역들(3a, 3b)을 한정한다. 상기 반도체기판(1)은 단결정 반도체기판일 수 있다. 예를 들면, 상기 반도체기판(1)은 단결정 실리콘기판일 수 있다. 상기 제1 및 제2 활성영역들(3a, 3b)은 y축에 평행하도록 배치된다. 상기 활성영역들(3a, 3b)의 각각은 전송 트랜지스터 활성영역(3t) 및 상기 전송 트랜지스터 활성영역(3t)으로부터 상기 y축을 따라 연장된 구동 트랜지스터 활성영역(3d)을 포함한다. 더 나아가서, 상기 활성영역들(3a, 3b)의 각각은 상기 구동 트랜지스터 활성영역(3d)의 단부(end)로부터 x축을 따라 인접한 셀을 향하여 연장된 접지 활성영역(3g)을 더 포함하는 것이 바람직하다. 상기 제1 활성영역(3a)의 상기 전송 트랜지스터 활성영역(3t)은 상기 제2 활성영역(3b)의 상기 구동 트랜지스터 활성영역(3d)에 인접하고, 상기 제1 활성영역(3a)의 상기 구동 트랜지스터 활성영역(3d)은 상기 제2 활성영역(3b)의 상기 전송 트랜지스터 활성영역(3t)에 인접한다. 결과적으로, 하나의 단위 셀 내에서, 상기 제1 활성영역(3a)은 상기 단위 셀 영역의 중심점에 대하여 상기 제2 활성영역(3b)과 대칭이다.
상기 제1 활성영역(3a)의 상기 구동 트랜지스터 활성영역(3d)의 상부를 가로 지르도록 제1 구동 게이트 전극(7d')이 제공되고, 상기 제1 활성영역(3a)의 상기 전송 트랜지스터 활성영역(3t)의 상부를 가로지르도록 제1 전송 게이트 전극(7t')이 제공된다. 이와 마찬가지로, 상기 제2 활성영역(3b)의 상기 구동 트랜지스터 활성영역(3d)의 상부를 가로지르도록 제2 구동 게이트 전극(7d")이 제공되고, 상기 제2 활성영역(3b)의 상기 전송 트랜지스터 활성영역(3t)의 상부를 가로지르도록 제2 전송 게이트 전극(7t")이 제공된다. 상기 제2 전송 게이트 전극(7t")은 도 2에 도시된 바와 같이 상기 x축을 따라 인접한 다른 단위 셀 내의 제2 전송 게이트 전극에 연결될 수 있다. 이와 마찬가지로, 상기 제1 전송 게이트(7t') 역시 상기 x축을 따라 인접한 다른 단위 셀 내의 제1 전송 게이트 전극에 연결될 수 있다.
상기 제1 구동 게이트 전극(7d') 및 상기 제1 전송 게이트 전극(7t') 사이의 상기 제1 활성영역(3a)의 표면에 제1 노드 불순물 영역(13n')이 제공된다. 또한, 상기 제1 구동 게이트 전극(7d')에 인접하면서 상기 제1 노드 불순물 영역(13n')의 반대편에 위치한 상기 제1 활성영역(3a)의 표면에 제1 접지 불순물 영역(13s')이 제공되고, 상기 제1 전송 게이트 전극(7t')에 인접하면서 상기 제1 노드 불순물 영역(13n')의 반대편에 위치한 상기 제1 활성영역(3a)의 표면에 제1 비트라인 불순물 영역(13d')이 제공된다.
이와 마찬가지로(similarly), 상기 제2 구동 게이트 전극(7d") 및 상기 제2 전송 게이트 전극(7t") 사이의 상기 제2 활성영역(3b)의 표면에 제2 노드 불순물 영역(도시되지 않음)이 제공된다. 또한, 상기 제2 구동 게이트 전극(7d")에 인접하면서 상기 제2 노드 불순물 영역의 반대편에 위치한 상기 제2 활성영역(3b)의 표면 에 제2 접지 불순물 영역(도시되지 않음)이 제공되고, 상기 제2 전송 게이트 전극(7t")에 인접하면서 상기 제2 노드 불순물 영역의 반대편에 위치한 상기 제2 활성영역(3b)의 표면에 제2 비트라인 불순물 영역(도시되지 않음)이 제공된다.
상기 게이트 전극들(7t', 7t", 7d', 7d") 및 상기 활성영역들(3a, 3b) 사이에 게이트 절연막(5)이 개재된다. 상기 게이트 전극들(7t', 7t", 7d', 7d")의 측벽들은 게이트 스페이서들(11)로 덮여질 수 있다. 이 경우에, 상기 게이트 스페이서들(11)의 하부의 상기 활성영역들(3a, 3b) 내에 엘디디(lightly-doped drain regions; LDD) 영역들(9)이 제공될 수 있다. 상기 엘디디 영역들(9)은 상기 불순물 영역들(13s', 13n', 13d')의 가장자리에 연결된다.
상기 제1 접지 불순물 영역(13s'), 상기 제1 구동 게이트 전극(7d') 및 상기 제1 노드 불순물 영역(13n')은 제1 구동 트랜지스터(도 1의 TD1)를 구성하고, 상기 제1 노드 불순물 영역(13n'), 상기 제1 전송 게이트 전극(7t') 및 상기 제1 비트라인 불순물 영역(13d')은 제1 전송 트랜지스터(도 1의 TT1)를 구성한다. 따라서, 상기 제1 접지 불순물 영역(13s')은 상기 제1 구동 트랜지스터(TD1)의 소오스 영역에 해당하고, 상기 제1 비트라인 불순물 영역(13d')은 상기 제1 전송 트랜지스터(TT1)의 드레인 영역에 해당한다. 결과적으로, 상기 제1 노드 불순물 영역(13n')은 상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제1 전송 트랜지스터(TT1)의 소오스 영역의 역할을 한다.
이와 마찬가지로, 상기 제2 접지 불순물 영역, 상기 제2 구동 게이트 전극(7d") 및 상기 제2 노드 불순물 영역은 제2 구동 트랜지스터(도 1의 TD2)를 구 성하고, 상기 제2 노드 불순물 영역, 상기 제2 전송 게이트 전극(7t") 및 상기 제2 비트라인 불순물 영역은 제2 전송 트랜지스터(도 1의 TT2)를 구성한다. 따라서, 상기 제2 접지 불순물 영역은 상기 제2 구동 트랜지스터(TD2)의 소오스 영역에 해당하고, 상기 제2 비트라인 불순물 영역은 상기 제2 전송 트랜지스터(TT2)의 드레인 영역에 해당한다. 결과적으로, 상기 제2 노드 불순물 영역은 상기 제2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제2 전송 트랜지스터(TT2)의 소오스 영역의 역할을 한다. 결과적으로, 상기 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 상기 반도체기판(1)에 형성된 벌크 모스 트랜지스터들에 해당한다.
상기 구동 트랜지스터들(TD1, TD2) 및 상기 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들인 것이 바람직하다. 이 경우에, 상기 불순물 영역들(13s', 13n', 13d') 및 상기 엘디디 영역들(9)은 모두 N형 불순물 영역들(N-type impurity regions)에 해당하고, 상기 구동 게이트 전극들(7d', 7d") 및 전송 게이트 전극들(7t', 7t")은 N형 폴리실리콘 패턴들일 수 있다. 상기 엘디디 영역들(9)은 상기 불순물 영역들(13s', 13n', 13d')에 비하여 상대적으로 낮은 불순물 농도를 갖는다.
상기 전송 트랜지스터들(TT1, TT2) 및 구동 트랜지스터들(TD1, TD2)을 갖는 반도체기판의 전면 상에 하부 층간절연막(17)이 적층된다. 이에 더하여, 상기 트랜지스터들(TT1, TT2, TD1, TD2)을 갖는 반도체기판 및 상기 하부 층간절연막(17) 사이에 하부 식각저지막(15)이 추가로 개재될 수 있다. 상기 하부 식각저지막(15)은 상기 하부 층간절연막(17)에 대하여 식각 선택비를 갖는 절연막인 것이 바람직하다. 예를 들면, 상기 하부 층간절연막(17)이 실리콘 산화막인 경우에, 상기 하부 식각저지막(15)은 실리콘 질화막 또는 실리콘 산질화막(silicon oxynitride layer)일 수 있다.
도 3, 도 17a 및 도 17b를 참조하면, 상기 제1 노드 불순물 영역(13n')은 상기 하부 층간절연막(17)을 관통하는 제1 노드 콘택홀(19a)에 의해 노출된다. 이와 마찬가지로, 상기 제2 노드 불순물 영역 역시 상기 하부 층간절연막(17)을 관통하는 제2 노드 콘택홀(19b)에 의해 노출된다. 상기 제1 노드 콘택홀(19a)은 제1 노드 반도체 플러그(21a)로 채워지고, 상기 제2 노드 콘택홀(19b)은 제2 노드 반도체 플러그(도시되지 않음)로 채워진다. 상기 제1 및 제2 노드 반도체 플러그들은 단결정 반도체 플러그들인 것이 바람직하다. 예를 들면, 상기 반도체기판(1)이 단결정 실리콘 기판인 경우에, 상기 노드 반도체 플러그들은 단결정 실리콘 플러그들일 수 있다. 상기 노드 반도체 플러그들은 상기 노드 불순물 영역들과 동일한 도전형 또는 다른 도전형을 가질 수 있다. 예를 들면, 상기 노드 반도체 플러그들은 N형 또는 P형일 수 있다. 상기 구동 트랜지스터들(TD1, TD2) 및 상기 전송 트랜지스터들(TT1, TT2)이 NMOS 트랜지스터들인 경우에, 상기 노드 반도체 플러그들은 N형인 것이 바람직하다. 이에 더하여, 상기 노드 반도체 플러그들은 진성 반도체(intrinsic semiconductor)일 수도 있다.
상기 하부 층간절연막(17) 상에 제1 및 제2 바디 패턴들(23a, 23b)이 배치된다. 상기 제1 및 제2 바디 패턴들(23a, 23b)은 단결정 반도체 패턴들인 것이 바람 직하다. 예를 들면, 상기 노드 반도체 플러그들이 단결정 실리콘 플러그들인 경우에, 상기 제1 및 제2 바디 패턴들(23a, 23b)은 단결정 실리콘 패턴들일 수 있다. 상기 제1 바디 패턴(23a)은 상기 제1 구동 게이트 전극(7d')의 상부를 가로지르도록 배치되고 상기 제1 노드 반도체 플러그(21a)의 상부면에 접촉하도록 연장된다. 이와 마찬가지로, 상기 제2 바디 패턴(23b)은 상기 제2 구동 게이트 전극(7d")의 상부를 가로지르도록 배치되고 상기 제2 노드 반도체 플러그의 상부면에 접촉하도록 연장된다.
도 4, 도 17a, 도 17b를 참조하면, 상기 제1 바디 패턴(23a)의 상부를 가로지르도록 제1 부하 게이트 전극(27a)이 배치되고, 상기 제2 바디 패턴(23b)의 상부를 가로지르도록 제2 부하 게이트 전극(27b)이 배치된다. 상기 바디 패턴들(23a, 23b) 및 상기 부하 게이트 전극들(27a, 27b) 사이에 게이트 절연막(25)이 개재된다. 상기 제1 부하 게이트 전극(27a)은 연장되어 상기 제2 노드 반도체 플러그 상의 상기 제2 바디 패턴(23b)과 중첩하거나 인접할 수 있다. 상기 제2 부하 게이트 전극(27b) 역시 연장되어 상기 제1 노드 반도체 플러그(21a) 상의 상기 제1 바디 패턴(23a)과 중첩하거나 인접할 수 있다.
상기 제1 부하 게이트 전극(27a)에 인접하고 상기 제1 노드 반도체 플러그(21a) 상에 위치한 상기 제1 바디 패턴(23a) 내에 제1 드레인 영역(33d')이 제공된다. 또한, 상기 제1 부하 게이트 전극(27a)에 인접하고 상기 제1 드레인 영역(33d')의 반대편에 위치한 상기 제1 바디 패턴(23a) 내에 제1 소오스 영역(33s')이 제공된다. 이와 마찬가지로, 상기 제2 부하 게이트 전극(27b)에 인접하고 상기 제2 노드 반도체 플러그 상에 위치한 상기 제2 바디 패턴(23b) 내에 제2 드레인 영역(도시되지 않음)이 제공되고, 상기 제2 부하 게이트 전극(27b)에 인접하고 상기 제2 드레인 영역의 반대편에 위치한 상기 제2 바디 패턴(23b) 내에 제2 소오스 영역(도시되지 않음)이 제공된다. 상기 제1 부하 게이트 전극(27a), 상기 제1 소오스 영역(33s') 및 상기 제1 드레인 영역(33d')은 제1 부하 트랜지스터(도 1의 TL1)를 구성하고, 상기 제2 부하 게이트 전극(27b), 상기 제2 소오스 영역 및 상기 제2 드레인 영역은 제2 부하 트랜지스터(도 1의 TL2)를 구성한다. 결과적으로, 상기 부하 트랜지스터들(TL1, TL2)은 상기 바디 패턴들(23a, 23b)에 형성된 박막 모스 트랜지스터들에 해당한다.
본 실시예들에 따르면, 상기 부하 게이트 전극들(27a, 27b)이 도 17a에 보여진 바와 같이 상기 바디 패턴들(23a, 23b)의 상부면들 뿐만 아니라 그들의 측벽들을 덮는다. 따라서, 상기 부하 트랜지스터들(TL1, TL2)은 핀형 전계효과 트랜지스터(fin-type field effect transistor; finFET)의 장점들을 가질 수 있다. 다시 말해서, 상기 부하 트랜지스터들(TL1, TL2)은 향상된 온 전류 구동능력(improved on-current drivability)을 보인다. 이에 따라, 에스램 셀의 저전압 동작특성과 관련된 데이터 유지특성(data retention characteristic)이 개선될 수 있고, 알파 입자들에 기인하는 소프트 에러 발생률(soft error rate; SER)이 감소될 수 있다.
더 나아가서, 상기 부하 게이트 전극들(27a, 27b)의 측벽들은 게이트 스페이서들(31)로 덮여질 수 있다. 이 경우에, 상기 스페이서들(31) 하부의 상기 바디 패턴들(23a, 23b) 내에 엘디디 영역들(29)이 제공될 수 있다. 상기 엘디디 영역들(29)은 상기 소오스/드레인 영역들(33s', 33d')의 가장자리들에 연결된다.
상기 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들인 것이 바람직하다. 이 경우에, 상기 소오스/드레인 영역들(33s', 33d') 및 상기 엘디디 영역들(29)은 모두 P형 불순물 영역들(P-type impurity regions)에 해당하고, 상기 부하 게이트 전극들(27a, 27b)은 P형 폴리실리콘 패턴들일 수 있다. 상기 엘디디 영역들(29)은 상기 소오스/드레인 영역들(33s', 33d')에 비하여 낮은 불순물 농도를 갖는다.
상기 부하 트랜지스터들(TL1, TL2)을 갖는 반도체기판은 상부 층간절연막(37)으로 덮여진다. 상기 부하 트랜지스터들(TL1, TL2)을 갖는 반도체기판 및 상기 상부 층간절연막(37) 사이에 상부 식각저지막(35)이 추가로 개재될 수 있다. 상기 상부 식각저지막(35)은 상기 상부 층간절연막(37)에 대하여 식각 선택비를 갖는 절연막인 것이 바람직하다. 예를 들면, 상기 상부 층간절연막(37)이 실리콘 산화막인 경우에, 상기 상부 식각저지막(35)은 실리콘 질화막 또는 실리콘 산질화막(silicon oxynitride layer)일 수 있다.
도 5, 도 17a 및 도 17b를 참조하면, 상기 제1 구동 게이트 전극(7d') 및 상기 제1 부하 게이트 전극(27a)은 상기 상부 층간절연막(37), 상기 상부 식각저지막(35), 상기 제1 부하 게이트 전극(27a), 상기 하부 층간절연막(17) 및 상기 하부 식각저지막(15)을 관통하는 제1 게이트 콘택홀(39a)에 의해 노출되고, 상기 제1 게이트 콘택홀(39a)은 제1 금속 게이트 플러그(도시되지 않음)로 채워진다. 또한, 상기 제2 구동 게이트 전극(7d") 및 상기 제2 부하 게이트 전극(27b)은 상기 상부 층간절연막(37), 상기 상부 식각저지막(35), 상기 제2 부하 게이트 전극(27b), 상기 하부 층간절연막(17) 및 상기 하부 식각저지막(15)을 관통하는 제2 게이트 콘택홀(39b)에 의해 노출되고, 상기 제2 게이트 콘택홀(39b)은 제2 금속 게이트 플러그(41b)로 채워진다. 상기 제1 및 제2 금속 게이트 플러그들은 P형 반도체 및 N형 반도체 모두에 대하여 저항성 접촉(ohmic contact)을 갖는 금속막인 것이 바람직하다. 예를 들면, 상기 금속 게이트 플러그들은 텅스텐 플러그들일 수 있다. 따라서, 상기 금속 게이트 플러그들은 상기 구동 게이트 전극들(7d', 7d") 및 상기 부하 게이트 전극들(27a, 27b) 사이에 PN 접합들(PN junctions)이 형성되는 것을 방지한다.
이에 더하여, 상기 제1 드레인 영역(33d'), 상기 제1 노드 반도체 플러그(21a) 및 상기 제2 부하 게이트 전극(27b)은 상기 상부 층간절연막(37), 상기 상부 식각저지막(35), 상기 제2 부하 게이트 전극(27b) 및 상기 하부 층간절연막(17)을 관통하는 제1 드레인 콘택홀(43n')에 의해 노출되고, 상기 제1 드레인 콘택홀(43n')은 제1 금속 드레인 플러그(45n')로 채워진다. 또한, 상기 제2 드레인 영역, 상기 제2 노드 반도체 플러그 및 상기 제1 부하 게이트 전극(27a)은 상기 상부 층간절연막(37), 상기 상부 식각저지막(35), 상기 제1 부하 게이트 전극(27a) 및 상기 하부 층간절연막(17)을 관통하는 제2 드레인 콘택홀(43n")에 의해 노출되고, 상기 제2 드레인 콘택홀(43n")은 제2 금속 드레인 플러그(도시되지 않음)로 채워진다. 결과적으로, 상기 제1 금속 드레인 플러그(45n')는 상기 제1 드레인 영역(33d'), 상기 제1 노드 반도체 플러그(21a)의 측벽 및 상기 제2 부하 게이트 전극(27b)에 전기적으로 접속되고, 상기 제2 금속 드레인 플러그는 상기 제2 드레 인 영역, 상기 제2 노드 반도체 플러그의 측벽 및 상기 제1 부하 게이트 전극(27a)에 전기적으로 접속된다. 상기 금속 드레인 플러그들 역시 상기 금속 게이트 플러그들처럼 P형 반도체 및 N형 반도체에 대하여 저항성 접촉을 갖는 금속 플러그들인 것이 바람직하다. 예를 들면, 상기 금속 드레인 플러그들은 텅스텐 플러그들일 수 있다.
더 나아가서, 상기 제1 금속 드레인 플러그(45n')는 상기 하부 식각저지막(15)을 관통하여 상기 제1 노드 불순물 영역(13n')에 접촉할 수 있고, 상기 제2 금속 드레인 플러그 역시 상기 하부 식각저지막(15)을 관통하여 상기 제2 노드 불순물 영역에 접촉할 수 있다. 특히, 상기 반도체 플러그들이 상기 노드 불순물 영역들과 다른 도전형을 갖거나 진성 반도체(intrinsic semiconductor)인 경우에, 상기 제1 및 제2 금속 드레인 플러그들은 각각 상기 제1 및 제2 노드 불순물 영역들에 접촉하도록 연장되는 것이 바람직하다. 예를 들면, 상기 노드 불순물 영역들이 N형 불순물 영역들이고 상기 반도체 플러그들이 P형 반도체 또는 진성 반도체인 경우에, 상기 제1 및 제2 금속 드레인 플러그들은 각각 상기 제1 및 제2 노드 불순물 영역들에 접촉하도록 연장된다. 이는 상기 노드 반도체 플러그들 및 상기 노드 불순물 영역들 사이의 PN 접합들에 기인하는 높은 콘택 저항을 감소시키기 위함이다.
결과적으로, 상기 노드 반도체 플러그들, 상기 금속 드레인 플러그들 및 상기 금속 게이트 플러그들은 상기 제1 및 제2 구동 트랜지스터들(TD1, TD2)과 아울러서 상기 제1 및 제2 부하 트랜지스터들(TL1, TL2)로 구성된 래치 회로를 완성한 다. 상기 제1 노드 불순물 영역(13n'), 제1 노드 반도체 플러그(21a), 제1 드레인 영역(33d'), 제1 금속 드레인 플러그(45n') 및 제2 부하 게이트 전극(27b)은 서로 전기적으로 접속되어 제1 드레인 노드 콘택 구조체를 구성한다. 이와 마찬가지로, 상기 제2 노드 불순물 영역, 제2 노드 반도체 플러그, 제2 드레인 영역, 제2 금속 드레인 플러그 및 제1 부하 게이트 전극(27a)은 서로 전기적으로 접속되어 제2 드레인 노드 콘택 구조체를 구성한다.
더 나아가서, 상기 제1 접지 불순물 영역(13s') 및 제2 접지 불순물 영역은 각각 제1 및 제2 하부 접지라인 콘택홀들(43s', 43s")에 의해 노출된다. 상기 제1 하부 접지라인 콘택홀(43s')은 제1 하부 접지라인 콘택 플러그(45s')로 채워지고, 상기 제2 하부 접지라인 콘택홀(43s")은 제2 하부 접지라인 콘택 플러그(도시되지 않음)로 채워진다. 또한, 상기 제1 비트라인 불순물 영역(13d') 및 제2 비트라인 불순물 영역은 각각 제1 및 제2 하부 비트라인 콘택홀들(43b', 43b")에 의해 노출된다. 상기 제1 하부 비트라인 콘택홀(43b')은 제1 하부 비트라인 콘택 플러그(45b')로 채워지고, 상기 제2 하부 비트라인 콘택홀(43b")은 제2 하부 비트라인 콘택 플러그(도시되지 않음)로 채워진다.
상기 하부 접지라인 콘택 플러그들 및 상기 하부 비트라인 콘택 플러그들 역시 상기 금속 게이트 플러그들 및 상기 금속 드레인 플러그들처럼 텅스텐 플러그들일 수 있다. 이와는 달리, 상기 금속 게이트 플러그들, 상기 하부 접지라인 콘택 플러그들, 상기 하부 비트라인 콘택 플러그들 및 상기 금속 드레인 플러그들의 각각은 텅스텐 플러그와 아울러서 상기 텅스텐 플러그의 측벽 및 바닥면을 둘러싸는 장벽 금속막 패턴을 포함할 수도 있다.
상기 금속 드레인 플러그들 및 금속 게이트 플러그들을 갖는 반도체기판은 제1 절연막(47)으로 덮여진다.
도 6, 도 17a 및 도 17b를 참조하면, 상기 제1 하부 접지라인 콘택 플러그(45s')는 상기 제1 절연막(47)을 관통하는 제1 중간 접지라인 콘택홀(49s')에 의해 노출되고, 상기 제2 하부 접지라인 콘택 플러그는 상기 제1 절연막(47)을 관통하는 제2 중간 접지라인 콘택홀(49s")에 의해 노출된다. 상기 제1 중간 접지라인 콘택홀(49s')은 제1 중간 접지라인 콘택 플러그(51s')로 채워지고, 상기 제2 중간 접지라인 콘택홀(49s")은 제2 중간 접지라인 콘택 플러그(도시되지 않음)로 채워진다. 또한, 상기 제1 및 제2 전송 게이트 전극들(7t', 7t")은 각각 상기 제1 절연막(47), 상부 층간절연막(37), 상부 식각저지막(35), 하부 층간절연막(17) 및 하부 식각저지막(15)를 관통하는 제1 및 제2 워드라인 콘택홀들(49w', 49w")에 의해 노출된다. 상기 제1 워드라인 콘택홀(49w')은 제1 워드라인 콘택 플러그(51w')로 채워지고, 상기 제2 워드라인 콘택홀(49w")은 제2 워드라인 콘택 플러그(도시되지 않음)로 채워진다.
상기 워드라인 콘택 플러그들 및 상기 중간 접지라인 콘택 플러그들을 갖는 반도체기판의 전면은 제2 절연막(53)으로 덮여진다. 상기 제2 절연막(53) 내에 워드라인(55w)이 배치된다. 상기 워드라인(55w)은 상기 제1 및 제2 활성영역들(3a, 3b)의 상부를 가로지르도록 배치되고 상기 제1 및 제2 워드라인 콘택 플러그들의 상부면에 접촉한다. 상기 워드라인(55w) 및 상기 제2 절연막(53)은 제3 절연막(57) 으로 덮여진다.
도 7, 도 17a 및 도 17b를 참조하면, 상기 제1 중간 접지라인 콘택 플러그(51s') 및 제2 중간 접지라인 콘택 플러그는 각각 상기 제3 절연막(57) 및 제2 절연막(53)을 관통하는 제1 및 제2 상부 접지라인 콘택홀들(59s', 59s")에 의해 노출된다. 상기 제1 상부 접지라인 콘택홀(59s')은 제1 상부 접지라인 콘택 플러그(61s')로 채워지고, 상기 제2 상부 접지라인 콘택홀(59s")은 제2 상부 접지라인 콘택 플러그(도시되지 않음)로 채워진다. 또한, 상기 제1 하부 비트라인 콘택 플러그(45b') 및 제2 하부 비트라인 콘택 플러그는 각각 상기 제1 내지 제3 절연막들(47, 53, 57)을 관통하는 제1 및 제2 중간 비트라인 콘택홀들(59b', 59b")에 의해 노출된다. 상기 제1 중간 비트라인 콘택홀(59b')은 제1 중간 비트라인 콘택 플러그(61b')로 채워지고, 상기 제2 중간 비트라인 콘택홀(59b")은 제2 중간 비트라인 콘택 플러그(도시되지 않음)로 채워진다.
더 나아가서, 상기 제1 부하 트랜지스터(TL1)의 상기 제1 소오스 영역(33s')은 상기 제1 내지 제3 절연막들(47, 53, 57)과 아울러서 상기 상부 층간절연막(37) 및 상기 상부 식각저지막(35)을 관통하는 제1 전원선 콘택홀(59c')에 의해 노출되고, 상기 제2 부하 트랜지스터(TL2)의 상기 제2 소오스 영역은 상기 제1 내지 제3 절연막들(47, 53, 57)과 아울러서 상기 상부 층간절연막(37) 및 상기 상부 식각저지막(35)을 관통하는 제2 전원선 콘택홀(59c")에 의해 노출된다. 상기 제1 및 제2 전원선 콘택홀들(59c', 59c")은 각각 제1 및 제2 전원선 콘택 플러그들(도시되지 않음)로 채워진다.
상기 전원선 콘택 플러그들을 갖는 반도체기판의 전면은 제4 절연막(63)으로 덮여진다.
도 8은 본 발명의 실시예들에 따른 씨모스 에스램 셀들의 전원선 및 접지선(ground line)을 도시한 평면도이다. 도 8에서, 도면의 복잡성(complexity of drawing)을 피하기 위하여 도 7에 보여진 상기 바디 패턴들(23a, 23b), 하부 비트라인 콘택홀들(43b', 43b"), 하부 접지라인 콘택홀들(43s', 43s"), 중간 접지라인 콘택홀들(49s', 49s") 및 워드라인들(55w)을 도시하지 않았다.
도 8, 도 17a 및 도 17b를 참조하면, 상기 제4 절연막(63) 내에 전원선(65c) 및 접지선(65s)이 배치된다. 본 실시예들에 따른 에스램 셀들이 도 8에 도시된 바와 같이 상기 x축 및 y축에 각각 평행한 행들 및 열들을 따라 2차원적으로 배열된 경우에, 상기 전원선(65c)은 짝수 행들 내에 배열된 에스램 셀들 상에 배치되고 상기 접지선(65s)은 홀수 행들 내에 배열된 에스램 셀들 상에 배치될 수 있다. 결과적으로, 상기 전원선(65c) 및 접지선(65s)은 상기 제1 및 제2 활성영역들(3a, 3b)의 상부를 가로지르도록 배치되고 서로 번갈아가면서 반복적으로(alternately and repeatedly) 배열된다. 상기 전원선(65c)은 상기 제1 및 제2 전원선 콘택 플러그들에 전기적으로 접속되고, 상기 접지선(65s)은 상기 제1 및 제2 상부 접지라인 콘택 플러그들에 전기적으로 접속된다.
상기 접지선(65s), 전원선(65c) 및 제4 절연막(63)은 제5 절연막(67)으로 덮여진다.
도 9, 도 17a 및 도 17b를 참조하면, 상기 제1 중간 비트라인 콘택 플러그(61b')는 상기 제4 및 제5 절연막들(63, 67)을 관통하는 제1 상부 비트라인 콘택홀(69b')에 의해 노출되고, 상기 제2 중간 비트라인 콘택 플러그는 상기 제4 및 제5 절연막들(63, 67)을 관통하는 제2 상부 비트라인 콘택홀(69b")에 의해 노출된다. 상기 제1 상부 비트라인 콘택홀(69b')은 제1 상부 비트라인 콘택 플러그(71b')로 채워지고, 상기 제2 상부 비트라인 콘택홀(69b")은 제2 상부 비트라인 콘택 플러그(도시되지 않음)로 채워진다.
상기 제5 절연막(67) 상에 제1 및 제2 평행한 비트라인들(73b', 73b")이 배치된다. 상기 제1 및 제2 비트라인들(73b', 73b")은 상기 전원선(65c) 및 접지라인(65s)의 상부를 가로지르도록 배치된다. 상기 제1 비트라인(73b')은 상기 제1 상부 비트라인 콘택 플러그(71b')에 전기적으로 접속되고, 상기 제2 비트라인(73b")은 상기 제2 상부 비트라인 콘택 플러그에 전기적으로 접속된다.
한편, 도 5, 도 17a 및 도 17b를 참조하여 설명된 상기 제1 및 제2 드레인 노드 콘택 구조체들은 여러 가지의 다른 형태들로 변형될 수 있다.
도 13c 및 도 13d는 본 발명의 다른 실시예들에 따른 에스램 셀의 제1 드레인 노드 콘택 구조체들을 도시한 단면도들이다.
도 13c를 참조하면, 상기 상부 층간절연막(37), 상기 상부 식각저지막(35), 상기 제2 부하 게이트 전극(27b), 상기 제1 드레인 영역(33d') 및 상기 하부 층간절연막(17)을 관통하도록 제1 금속 드레인 플러그(45na')가 배치된다. 이에 따라, 상기 제1 금속 드레인 플러그(45na')는 상기 제1 드레인 영역(33d') 및 제2 부하 게이트 전극(27b)에 전기적으로 접속된다. 상기 제1 금속 드레인 플러그(45na')의 하부면은 상기 제1 노드 불순물 영역(13n')의 표면보다 높은 것이 바람직하다. 이 경우에, 상기 제1 금속 드레인 플러그(45na') 및 상기 제1 노드 불순물 영역(13n') 사이에 제1 노드 반도체 플러그(21a')가 개재된다. 결과적으로, 상기 제1 금속 드레인 플러그(45na')는 상기 제1 노드 반도체 플러그(21a')를 통하여 상기 제1 노드 불순물 영역(13n')에 전기적으로 접속된다. 따라서, 상기 제1 노드 반도체 플러그(21a')는 상기 제1 노드 불순물 영역(13n')과 동일한 도전형인 것이 바람직하다.
상기 제2 노드 불순물 영역 상에 형성되는 제2 드레인 노드 콘택 구조체 역시 도 13c에 보여진 상기 제1 드레인 노드 콘택 구조체와 동일한 형태를 갖는다.
도 13d를 참조하면, 상기 상부 층간절연막(37), 상기 상부 식각저지막(35), 상기 제2 부하 게이트 전극(27b), 상기 제1 드레인 영역(33d') 및 상기 하부 층간절연막(17)을 관통하도록 제1 금속 드레인 플러그(45nb')가 배치된다. 상기 제1 금속 드레인 플러그(45nb') 및 상기 제1 노드 불순물 영역(13n') 사이에 도 13c에 보여진 상기 제1 노드 반도체 플러그(21a')가 개재된다. 이에 더하여, 상기 제1 금속 드레인 플러그(45nb')의 일 부분은 연장되어 상기 제1 노드 불순물 영역(13n')에 직접 접촉한다. 따라서, 상기 제1 노드 반도체 플러그(21a')가 상기 제1 노드 불순물 영역(13n')과 다른 도전형을 갖는 반도체이거나 진성 반도체일지라도, 상기 제1 금속 드레인 플러그(45nb')는 상기 제1 드레인 영역(33d'), 상기 제2 부하 게이트 전극(27b) 및 상기 제1 노드 불순물 영역(13n') 사이의 콘택 저항을 현저히 감소시킨다.
상기 제2 노드 불순물 영역 상에 형성되는 제2 드레인 노드 콘택 구조체 역시 도 13d에 보여진 상기 제1 드레인 노드 콘택 구조체와 동일한 형태를 갖는다.
이제, 도 2 내지 도 9, 도 10a 내지 17a, 도 10b 내지 도 17b, 도 13c 및 도 13d를 참조하여 본 발명의 실시예들에 따른 에스램 셀들의 제조방법들을 설명하기로 한다. 도 10a 내지 도 17a는 각각 도 2 내지 도 9의 절단선들 Ⅰ-Ⅰ'에 따라 취해진 단면도들이고, 도 10b 내지 도 17b는 각각 도 2 내지 도 9의 절단선들 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다. 또한, 도 13c 및 도 13d는 본 발명의 다른 실시예들에 드레인 노드 콘택 구조체들을 형성하는 방법들을 설명하기 위한 단면도들이다.
도 2, 도 10a 및 도 10b를 참조하면, 단결정 실리콘 기판과 같은 반도체기판(1)의 소정영역에 소자분리막(3)을 형성하여 y축에 평행한 제1 및 제2 활성영역들(3a, 3b)을 한정한다. 상기 제1 및 제2 활성영역들(3a, 3b)의 각각은 전송 트랜지스터 활성영역(3t) 및 상기 전송 트랜지스터 활성영역(3t)보다 큰 폭을 갖는 구동 트랜지스터 활성영역(3d)을 갖도록 한정될 수 있다. 이에 더하여, 상기 활성영역들(3a, 3b)의 각각은 상기 구동 트랜지스터 활성영역(3d)의 단부(end portion)로부터 x축을 따라 이웃한 셀 영역을 향하여 연장된 접지 활성영역(3g)을 포함하도록 한정될 수 있다. 상기 제1 활성영역(3a)의 상기 구동 트랜지스터 활성영역(3d) 및 상기 전송 트랜지스터 활성영역(3t)은 각각 상기 제2 활성영역(3b)의 상기 전송 트랜지스터 활성영역(3t) 및 상기 구동 트랜지스터 활성영역(3d)에 인접하도록 한정된다.
상기 활성영역들(3a, 3b) 상에 게이트 절연막(5)을 형성하고, 상기 게이트 절연막(5)을 갖는 반도체 기판의 전면 상에 N형 다결정 실리콘막과 같은 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 제1 활성영역(3a)의 상부를 가로지르는 제1 구동 게이트 전극(7d') 및 제1 전송 게이트 전극(7t')과 아울러서 상기 제2 활성영역(3b)의 상부를 가로지르는 제2 구동 게이트 전극(7d") 및 제2 전송 게이트 전극(7t")을 형성한다. 상기 제1 전송 게이트 전극(7t') 및 상기 제1 구동 게이트 전극(7d')은 각각 상기 제1 활성영역(3a)의 상기 전송 트랜지스터 활성영역(3t) 및 구동 트랜지스터 활성영역(3d)의 상부를 가로지르도록 형성되고, 상기 제2 전송 게이트 전극(7t") 및 상기 제2 구동 게이트 전극(7d")은 각각 상기 제2 활성영역(3b)의 상기 전송 트랜지스터 활성영역(3t) 및 구동 트랜지스터 활성영역(3d)의 상부를 가로지르도록 형성된다.
상기 전송 게이트 전극들(7t', 7t") 및 구동 게이트 전극들(7d', 7d")을 이온주입 마스크로 사용하여 상기 활성영역들(3a, 3b) 내에 제1 도전형의 불순물 이온들을 주입하여 엘디디 영역들(9)을 형성한다. 상기 제1 도전형의 불순물 이온들은 N형 불순물 이온들일 수 있다. 상기 전송 게이트 전극들(7t', 7t") 및 구동 게이트 전극들(7d', 7d")의 측벽들 상에 게이트 스페이서들(11)을 형성한다. 상기 게이트 전극들(7t', 7t", 7d', 7d") 및 게이트 스페이서들(11)을 이온주입 마스크로 사용하여 상기 활성영역들(3a, 3b) 내에 제1 도전형의 불순물 이온들을 주입한다. 그 결과, 상기 제1 구동 게이트 전극(7d') 및 제1 전송 게이트 전극(7t') 사이의 상기 제1 활성영역(3a) 내에 제1 노드 불순물 영역(13n')이 형성되고, 상기 제1 전송 게이트 전극(7t')에 인접하고 상기 제1 노드 불순물 영역(13n')의 반대편에 위 치한 상기 제1 활성영역(3a) 내에 제1 비트라인 불순물 영역(13d')이 형성되고, 상기 제1 구동 게이트 전극(7d')에 인접하고 상기 제1 노드 불순물 영역(13n')의 반대편에 위치한 상기 제1 활성영역(3a) 내에 제1 접지 불순물 영역(13s')이 형성된다. 또한, 상기 제2 구동 게이트 전극(7d") 및 제2 전송 게이트 전극(7t") 사이의 상기 제2 활성영역(3b) 내에 제2 노드 불순물 영역(도시되지 않음)이 형성되고, 상기 제2 전송 게이트 전극(7t")에 인접하고 상기 제2 노드 불순물 영역의 반대편에 위치한 상기 제2 활성영역(3b) 내에 제2 비트라인 불순물 영역(도시되지 않음)이 형성되고, 상기 제2 구동 게이트 전극(7d")에 인접하고 상기 제2 노드 불순물 영역의 반대편에 위치한 상기 제2 활성영역(3b) 내에 제2 접지 불순물 영역(도시되지 않음)이 형성된다. 이 경우에, 상기 엘디디 영역들(9)은 상기 게이트 스페이서들(11)의 하부에 잔존한다. 상기 불순물 영역들(13s', 13n', 13d')은 상기 엘디디 영역들(9)보다 높은 농도를 갖도록 형성된다. 즉, 상기 활성영역들(3a, 3b) 내에 엘디디형 소오스/드레인 영역들이 형성된다.
상기 불순물 영역들(13s', 13n', 13d')을 갖는 반도체기판의 전면 상에 하부 층간절연막(17)을 형성한다. 상기 하부 층간절연막(17)을 형성하기 전에 콘포말한 하부 식각저지막(15)을 형성할 수 있다. 상기 하부 식각저지막(15)은 상기 하부 층간절연막(17)에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다.
도 3, 도 11a 및 도 11b를 참조하면, 상기 하부 층간절연막(17) 및 상기 하부 식각저지막(15)을 패터닝하여 상기 제1 및 제2 노드 불순물 영역들을 각각 노출시키는 제1 및 제2 노드 콘택홀들(19a, 19b)을 형성한다. 상기 제1 및 제2 노드 콘 택홀들(19a, 19b) 내에 각각 제1 노드 반도체 플러그(21a) 및 제2 노드 반도체 플러그(도시되지 않음)를 형성한다. 상기 노드 반도체 플러그들은 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 기술을 사용하여 형성하는 것이 바람직하다. 이 경우에, 상기 노드 반도체 플러그들은 상기 노출된 노드 불순물 영역들과 동일한 결정 상태를 갖도록 성장된다. 예를 들면, 상기 반도체기판(1)이 단결정 실리콘 기판이고 상기 선택적 에피택시얼 성장 기술이 실리콘 소스 가스를 사용하여 실시되는 경우에, 상기 노드 반도체 플러그들은 단결정 실리콘 구조를 갖도록 형성된다. 상기 노드 반도체 플러그들은 P형 또는 N형의 도전형을 갖도록 도우핑될 수 있다. 이와는 달리, 상기 노드 반도체 플러그들은 진성 반도체일 수도 있다.
상기 노드 반도체 플러그들을 갖는 반도체기판의 전면 상에 반도체 바디층을 형성한다. 상기 반도체 바디층은 비정질 실리콘층 또는 다결정 실리콘층으로 형성할 수 있다. 상기 반도체 바디층을 패터닝하여 상기 하부 층간절연막(17) 상에 제1 및 제2 바디 패턴들(23a, 23b)을 형성한다. 상기 제1 바디 패턴(23a)은 상기 제1 구동 게이트 전극(7d')의 상부를 가로지르면서 상기 제1 노드 반도체 플러그(21a)에 접촉하도록 형성되고, 상기 제2 바디 패턴(23b)은 상기 제2 구동 게이트 전극(7d")의 상부를 가로지르면서 상기 제2 노드 반도체 플러그에 접촉하도록 형성된다.
상기 제1 및 제2 바디 패턴들(23a, 23b)을 결정화시키어 단결정 구조를 갖는 바디 패턴들로 변환시킨다(convert). 상기 바디 패턴들(23a, 23b)의 결정화는 당업계에서 잘 알려진 고상 에피택시얼(solid phase epitaxial; SPE) 기술을 사용하여 실시할 수 있다. 예를 들면, 상기 고상 에피택시얼 기술은 상기 바디 패턴들(23a, 23b)을 약 500℃ 내지 800℃의 온도에서의 열처리 공정을 사용하여 실시될 수 있다.
상기 고상 에피택시얼 공정을 실시하는 동안, 상기 노드 반도체 플러그들은 씨드층(seed layer) 역할을 한다. 즉, 상기 바디 패턴들(23a, 23b)은 상기 노드 반도체 플러그들과 동일한 결정 구조를 갖도록 변화된다. 예를 들면, 상기 노드 반도체 플러그들이 단결정 실리콘 플러그들이고 상기 바디 패턴들(23a, 23b)이 비정질 실리콘 패턴들 또는 다결정 실리콘 패턴들인 경우에, 상기 바디 패턴들(23a, 23b)은 상기 고상 에피택시얼 기술에 의해 단결정 실리콘 패턴들로 변환된다.
상기 바디 패턴들(23a, 23b)의 결정화는 상기 반도체 바디층을 패터닝하기 전에 실시될 수도 있다. 그러나, 상기 반도체 바디층을 패터닝하기 전에 상기 결정화 공정을 실시하면, 후속공정에서 형성되는 부하 트랜지스터들의 채널 영역들에 결정 입계들(grain boundaries)이 형성될 수 있다. 이 경우에, 상기 부하 트랜지스터들의 전기적 특성이 현저히 저하되고, 상기 반도체기판(1)의 전체에 걸쳐서 형성되는 모든 부하 트랜지스터들이 불균일한 전기적 특성을 보일 수 있다. 따라서, 상기 결정화 공정은 상기 반도체 바디층을 패터닝한 후에 실시되는 것이 바람직하다.
도 4, 도 12a 및 도 12b를 참조하면, 상기 결정화된 바디 패턴들의 표면들 상에 게이트 절연막(25)을 형성한다. 상기 게이트 절연막(25)을 갖는 반도체기판의 전면 상에 게이트 도전막을 형성한다. 상기 게이트 도전막은 다결정 실리콘막으로 형성할 수 있다. 상기 게이트 도전막을 패터닝하여 상기 제1 및 제2 바디 패턴들(23a, 23b)의 상부를 각각 가로지르는 제1 및 제2 부하 게이트 전극들(27a, 27b)을 형성한다. 상기 제1 부하 게이트 전극(27a)은 그것의 일 단이 상기 제2 노드 반도체 플러그 상의 상기 제2 바디 패턴(23b)과 중첩하거나 상기 제2 바디 패턴(23b)에 인접하도록 형성되고, 상기 제2 부하 게이트 전극(27b)은 그것의 일 단이 상기 제1 노드 반도체 플러그(21a) 상의 상기 제1 바디 패턴(23a)과 중첩하거나 상기 제1 바디 패턴(23a)에 인접하도록 형성된다.
상기 부하 게이트 전극들(27a, 27b)을 이온주입 마스크들로 사용하여 상기 바디 패턴들(23a, 23b) 내에 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 제2 도전형의 엘디디 영역들(29)을 형성한다. 이어서, 상기 부하 게이트 전극들(27a, 27b)의 측벽들 상에 게이트 스페이서들(31)을 형성한다. 상기 부하 게이트 전극들(27a, 27b) 및 상기 게이트 스페이서들(31)을 이온주입 마스크들로 사용하여 상기 바디 패턴들(23a, 23b) 내에 제2 도전형의 불순물 이온들을 주입한다. 그 결과, 상기 제1 부하 게이트 전극(27a)에 인접하고 상기 제1 반도체 플러그(21a)에 접촉하는 상기 제1 바디 패턴(23a) 내에 제1 드레인 영역(33d')이 형성되고, 상기 제2 부하 게이트 전극(27b)에 인접하고 상기 제2 반도체 플러그에 접촉하는 상기 제2 바디 패턴(23b) 내에 제2 드레인 영역(도시되지 않음)이 형성된다. 또한, 상기 제1 부하 게이트 전극(27a)에 인접하고 상기 제1 드레인 영역(33d')의 반대편에 위치하는 상기 제1 바디 패턴(23a) 내에 제1 소오스 영역(33s')이 형성되고, 상기 제2 부하 게이트 전극(27b)에 인접하고 상기 제2 드레인 영역의 반대편에 위치하는 상기 제2 바디 패턴(23b) 내에 제2 소오스 영역(도 시되지 않음)이 형성된다. 결과적으로, 상기 제1 및 제2 바디 패턴들(23a, 23b)에 각각 제1 및 제2 부하 트랜지스터들(TL1, TL2)이 형성된다. 상기 제2 도전형이 P형인 경우에, 상기 부하 트랜지스터들(TL1, TL2)은 PMOS 박막 트랜지스터들에 해당하고, 상기 부하 게이트 전극들(27a, 27b)은 P형 다결정 실리콘 패턴들일 수 있다.
상기 부하 트랜지스터들(TL1, TL2)을 갖는 반도체기판의 전면 상에 상부 층간절연막(37)을 형성한다. 상기 상부 층간절연막(37)을 형성하기 전에, 콘포말한 상부 식각저지막(35)을 추가로 형성할 수 있다. 상기 상부 식각저지막(35)은 상기 상부 층간절연막(37)에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 상부 층간절연막(37)을 실리콘 산화막으로 형성하는 경우에, 상기 상부 식각저지막(35)은 실리콘 산질화막 또는 실리콘 질화막으로 형성할 수 있다.
도 5, 도 13a 및 도 13b를 참조하면, 상기 상부 층간절연막(37), 상부 식각저지막(35), 부하 게이트 전극들(27a, 27b), 하부 층간절연막(17) 및 하부 식각저지막(15)을 연속적으로 패터닝하여 상기 제1 및 제2 구동 게이트 전극들(7d', 7d")을 각각 노출시키는 제1 및 제2 게이트 콘택홀들(39a, 39b)을 형성한다. 상기 제1 게이트 콘택홀(39a) 내에 제1 금속 게이트 플러그(도시되지 않음)를 형성하고, 상기 제2 게이트 콘택홀(39b) 내에 제2 금속 게이트 플러그(41b)를 형성한다.
상기 상부 층간절연막(37), 상부 식각저지막(35), 부하 게이트 전극들(27a, 27b), 하부 층간절연막(17) 및 하부 식각저지막(15)을 패터닝하여 제1 및 제2 드레인 콘택홀들(43n', 43n")을 형성한다. 상기 제1 드레인 콘택홀(43n')은 상기 제1 드레인 영역(33d'), 제1 노드 반도체 플러그(21a)의 측벽, 제2 부하 게이트 전극(27b) 및 제1 노드 불순물 영역(13n')을 노출시키도록 형성되고, 상기 제2 드레인 콘택홀(43n")은 상기 제2 드레인 영역, 제2 노드 반도체 플러그의 측벽, 제1 부하 게이트 전극(27a) 및 제2 노드 불순물 영역을 노출시키도록 형성된다. 상기 드레인 콘택홀들(43n', 43n")을 형성하는 동안 상기 제1 및 제2 접지 불순물 영역들을 각각 노출시키는 제1 및 제2 하부 접지라인 콘택홀들(43s', 43s")과 아울러서 상기 제1 및 제2 비트라인 불순물 영역들을 각각 노출시키는 제1 및 제2 하부 비트라인 콘택홀들(43b', 43b")이 형성될 수 있다.
상기 제1 드레인 콘택홀(43n') 내에 제1 금속 드레인 플러그(45n')를 형성하고, 상기 제2 드레인 콘택홀(43n") 내에 제2 금속 드레인 플러그(도시되지 않음)를 형성한다. 또한, 상기 제1 하부 접지라인 콘택홀(43s') 내에 제1 하부 접지라인 콘택 플러그(45s')를 형성하고, 상기 제2 하부 접지라인 콘택홀(43s") 내에 제2 하부 접지라인 콘택 플러그(도시되지 않음)를 형성한다. 이에 더하여, 상기 제1 하부 비트라인 콘택홀들(43b') 내에 제1 하부 비트라인 콘택 플러그(45b')를 형성하고, 상기 제2 하부 비트라인 콘택홀들(43b") 내에 제2 하부 비트라인 콘택 플러그(도시되지 않음)를 형성한다.
상기 제1 및 제2 드레인 콘택홀들(43n', 43n"), 제1 및 제2 하부 접지라인 콘택홀들(43s', 43s")과 아울러서 상기 제1 및 제2 하부 비트라인 콘택홀들(43b', 43b")은 상기 제1 및 제2 게이트 콘택홀들(39a, 39b)과 동시에 형성될 수도 있다. 이 경우에, 상기 금속 드레인 플러그들, 하부 비트라인 콘택 플러그 및 하부 접지 라인 콘택 플러그들 역시 상기 금속 게이트 플러그들과 동시에 형성된다. 상기 금속 드레인 플러그들, 하부 비트라인 콘택 플러그, 하부 접지라인 콘택 플러그들 및 상기 금속 게이트 플러그들은 P형 반도체 및 N형 반도체에 대하여 저항성 접촉(ohmic contact)을 갖는 금속막으로 형성하는 것이 바람직하다. 구체적으로, 상기 플러그들은 타이타늄 질화막과 같은 장벽 금속막 및 텅스텐막과 같은 금속막을 차례로 적층시키고 상기 금속막 및 상기 장벽 금속막을 평탄화시키어 형성할 수 있다. 그 결과, 상기 플러그들의 각각은 텅스텐 플러그 및 상기 텅스텐 플러그를 둘러싸는 장벽 금속막 패턴을 갖도록 형성된다. 이와는 달리, 상기 플러그들은 텅스텐막과 같은 금속막만으로 형성할 수도 있다.
상기 금속 드레인 플러그들, 하부 비트라인 콘택 플러그, 하부 접지라인 콘택 플러그들 및 상기 금속 게이트 플러그들을 갖는 반도체기판의 전면 상에 제1 절연막(47)을 형성한다.
한편, 상기 금속 드레인 플러그들은 도 13b를 참조하여 설명된 것과 다른 형태들을 갖도록 형성될 수 있다. 도 13c 및 도 13d는 본 발명의 다른 실시예들에 따른 에스램 셀의 금속 드레인 플러그들을 형성하는 방법들을 설명하기 위한 단면도들이다.
도 13c를 참조하면, 상기 상부 층간절연막(37), 상부 식각저지막(35), 제2 부하 게이트 전극(27b), 상기 제1 드레인 영역(33d') 및 상기 제1 노드 반도체 플러그(21a)를 식각하여 제1 드레인 콘택홀(43na')을 형성한다. 상기 제1 드레인 콘택홀(43na')은 상기 제1 노드 불순물 영역(13n')이 노출되지 않도록 형성하는 것이 바람직하다. 이에 따라, 상기 제1 드레인 콘택홀(43na')을 형성한 후에 상기 제1 노드 불순물 영역(13n') 상에 제1 리세스된 노드 반도체 플러그(21a')가 잔존한다. 이어서, 상기 제1 드레인 콘택홀(43na') 내에 텅스텐막과 같은 금속막을 사용하여 제1 금속 드레인 플러그(45na')를 형성한다. 상기 제1 금속 드레인 플러그(45na')를 형성하는 동안 상기 제2 노드 불순물 영역 상에 상기 제1 금속 드레인 플러그(45na')와 동일한 형태를 갖는 제2 금속 드레인 플러그(도시되지 않음)가 형성된다.
도 13c에 보여진 제1 금속 드레인 플러그(45na')는 상기 노드 반도체 플러그들이 상기 노드 불순물 영역들과 동일한 도전형을 갖는 경우에 형성되는 것이 바람직하다.
도 13d를 참조하면, 도 13c에서 설명된 상기 제1 드레인 콘택홀(43na')을 형성한 후에 상기 하부 층간절연막(17) 및 상기 하부 식각저지막(15)을 추가로 식각한다. 그 결과, 상기 제1 리세스된 노드 반도체 플러그(21a')와 아울러서 상기 제1 노드 불순물 영역(13n')을 노출시키는 제1 드레인 콘택홀(43nb')이 형성된다. 상기 제1 드레인 콘택홀(43nb') 내에 텅스텐막과 같은 금속막을 사용하여 제1 금속 드레인 플러그(45nb')를 형성한다. 이에 따라, 상기 제1 노드 반도체 플러그(21a')가 상기 제1 노드 불순물 영역(13n')과 다른 도전형을 갖는 반도체 물질 또는 진성 반도체 물질로 형성될지라도, 상기 제1 금속 드레인 플러그(45nb')는 상기 제1 드레인 영역(33d'), 상기 제2 부하 게이트 전극(27b) 및 상기 제1 노드 불순물 영역(13n') 사이의 콘택 저항을 현저히 감소시킨다. 상기 제1 금속 드레인 플러그(45nb')를 형성하는 동안 상기 제2 노드 불순물 영역 상에 상기 제1 금속 드레인 플러그(45nb')와 동일한 형태를 갖는 제2 금속 드레인 플러그(도시되지 않음)가 형성된다.
도 6, 도 14a 및 도 14b를 참조하면, 상기 제1 절연막(47), 상부 층간절연막(37), 상부 식각저지막(35), 하부 층간절연막(17) 및 하부 식각저지막(15)을 패터닝하여 상기 제1 및 제2 전송 게이트 전극들(7t', 7t")을 각각 노출시키는 제1 및 제2 워드라인 콘택홀들(49w', 49w")을 형성한다. 상기 워드라인 콘택홀들(49w', 49w")을 형성하는 동안 상기 제1 하부 접지라인 콘택 플러그(45s') 및 제2 하부 접지라인 콘택 플러그를 각각 노출시키는 제1 및 제2 중간 접지라인 콘택홀들(49s', 49s")이 형성된다. 상기 제1 및 제2 워드라인 콘택홀들(49w', 49w") 내에 각각 제1 워드라인 콘택 플러그(51w') 및 제2 워드라인 콘택 플러그(도시되지 않음)를 형성하고, 상기 제1 및 제2 중간 접지라인 콘택홀들(49s', 49s") 내에 각각 제1 중간 접지라인 콘택 플러그(51s') 및 제2 중간 접지라인 콘택 플러그(도시되지 않음)를 형성한다.
상기 워드라인 콘택 플러그들 및 상기 중간 접지라인 콘택 플러그들을 갖는 반도체기판의 전면 상에 제2 절연막(53)을 형성한다. 이어서, 상기 제2 절연막(53) 내에 다마신 공정을 사용하여 상기 x축에 평행한 워드라인(55w)을 형성한다. 상기 워드라인(55w)은 상기 워드라인 콘택 플러그들에 접촉하도록 형성된다. 이어서, 상기 워드라인(55w)을 갖는 반도체기판의 전면 상에 제3 절연막(57)을 형성한다.
도 7, 도 15a 및 도 15b를 참조하면, 상기 제1 내지 제3 절연막들(47, 53, 57), 상기 상부 층간절연막(37) 및 상기 상부 식각저지막(35)를 패터닝하여 상기 제1 소오스 영역(33s') 및 제2 소오스 영역(도시되지 않음)을 각각 노출시키는 제1 및 제2 전원선 콘택홀들(59c', 59c")을 형성한다. 상기 전원선 콘택홀들(59c', 59c")을 형성하는 동안, 상기 제1 및 제2 중간 접지라인 콘택 플러그들을 각각 노출시키는 제1 및 제2 상부 접지라인 콘택홀들(59s', 59s")과 아울러서 상기 제1 및 제2 하부 비트라인 콘택 플러그들을 각각 노출시키는 제1 및 제2 중간 비트라인 콘택홀들(59b', 59b")이 형성된다. 상기 제1 및 제2 전원선 콘택홀들(59c', 59c") 내에 각각 제1 및 제2 전원선 콘택 플러그들(도시되지 않음)을 형성하고, 상기 제1 및 제2 상부 접지라인 콘택홀들(59s', 59s") 내에 각각 제1 상부 접지라인 콘택 플러그(61s') 및 제2 상부 접지라인 콘택 플러그(도시되지 않음)를 형성한다. 상기 전원선 콘택 플러그들 및 상부 접지라인 콘택 플러그들을 형성하는 동안 상기 제1 및 제2 중간 비트라인 콘택홀들(59b', 59b") 내에 각각 제1 중간 비트라인 콘택 플러그(61b') 및 제2 중간 비트라인 콘택 플러그(도시되지 않음)가 형성된다.
도 8, 도 16a 및 도 16b를 참조하면, 상기 전원선 콘택 플러그들을 갖는 반도체기판의 전면 상에 제4 절연막(63)을 형성한다. 상기 제4 절연막(63) 내에 다마신 공정을 사용하여 상기 활성영역들(3a, 3b)의 상부를 가로지르는 접지라인(65s) 및 전원선(65c)을 형성한다. 상기 접지라인(65s)은 상기 제1 및 제2 상부 접지라인 콘택 플러그들에 접촉하도록 형성되고, 상기 전원선(65c)은 상기 제1 및 제2 전원선 콘택 플러그들에 접촉하도록 형성된다.
도 9, 도 17a 및 도 17b를 참조하면, 상기 전원선(65c) 및 접지라인(65s)을 갖는 반도체기판의 전면 상에 제5 절연막(67)을 형성한다. 상기 제5 절연막(67)을 패터닝하여 상기 제1 및 제2 중간 비트라인 콘택 플러그들을 각각 노출시키는 제1 및 제2 상부 비트라인 콘택홀들(69b', 69b")을 형성한다. 상기 제1 및 제2 상부 비트라인 콘택홀들(69b', 69b") 내에 각각 제1 상부 비트라인 콘택 플러그(71b') 및 제2 상부 비트라인 콘택 플러그(도시되지 않음)를 형성한다. 상기 상부 비트라인 콘택 플러그들을 갖는 반도체기판의 전면 상에 금속막과 같은 도전막을 형성한다. 상기 도전막을 패터닝하여 제1 및 제2 평행한 비트라인들(73b', 73b")을 형성한다. 상기 제1 비트라인(73b')은 상기 제1 상부 비트라인 콘택 플러그(71b')를 덮도록 형성되고, 상기 제2 비트라인(73b")은 상기 제2 상부 비트라인 콘택 플러그를 덮도록 형성된다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 단결정 바디 패턴에 박막 모스 트랜지스터가 형성되고 노드 불순물 영역 상에 저항성 접촉(ohmic contact)을 갖는 드레인 노드 콘택 구조체가 형성된다. 따라서, 상기 드레인 노드 콘택 구조체 및 박막 모스 트랜지스터를 에스램 셀에 적용하는 경우에, 벌크 씨모스 에스램 셀에 상응하는 전기적 특성과 함께 고집적 에스램 소자에 적합한 콤팩트한 셀을 구현할 수 있다.

Claims (68)

  1. 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막;
    상기 활성영역 및 상기 소자분리막을 덮는 하부 층간절연막;
    상기 하부 층간절연막 내에 위치하여 상기 활성영역에 접촉하는 반도체 플러그;
    상기 하부 층간절연막 상에 배치된 도전층 패턴;
    상기 도전층 패턴 및 상기 하부 층간절연막을 덮는 상부 층간절연막; 및
    상기 상부 층간절연막 및 상기 하부 층간절연막을 관통하여 적어도 상기 도전층 패턴 및 상기 반도체 플러그에 접촉하는 금속 플러그를 포함하는 노드 콘택 구조체.
  2. 제 1 항에 있어서,
    상기 반도체기판, 상기 반도체 플러그 및 상기 도전층 패턴은 각각 단결정 반도체기판, 단결정 반도체 플러그 및 단결정 반도체 패턴인 것을 특징으로 하는 노드 콘택 구조체.
  3. 제 2 항에 있어서,
    상기 단결정 반도체는 단결정 실리콘인 것을 특징으로 하는 노드 콘택 구조체.
  4. 제 1 항에 있어서,
    상기 반도체 플러그는 상기 도전층 패턴의 하부면에 접촉하고, 상기 금속 플러그는 상기 반도체 플러그의 측벽 및 상기 도전층 패턴의 단부(end portion)에 접촉하는 것을 특징으로 하는 노드 콘택 구조체.
  5. 제 4 항에 있어서,
    상기 반도체 플러그는 상기 활성영역과 동일한 도전형을 갖는 것을 특징으로 하는 노드 콘택 구조체.
  6. 제 4 항에 있어서,
    상기 반도체 플러그는 상기 활성영역과 다른 도전형을 갖거나 진성 반도체 플러그(intrinsic semiconductor plug)인 것을 특징으로 하는 노드 콘택 구조체.
  7. 제 6 항에 있어서,
    상기 금속 플러그는 연장되어 상기 활성영역에 접촉하는 것을 특징으로 하는 노드 콘택 구조체.
  8. 제 1 항에 있어서,
    상기 금속 플러그는 상기 도전층 패턴의 일 부분을 관통하여 상기 도전층 패 턴과 접촉하고, 상기 반도체 플러그는 상기 금속 플러그 및 상기 활성영역 사이에 개재되는 것을 특징으로 하는 노드 콘택 구조체.
  9. 제 8 항에 있어서,
    상기 반도체 플러그는 상기 활성영역과 동일한 도전형을 갖는 것을 특징으로 하는 노드 콘택 구조체.
  10. 제 8 항에 있어서,
    상기 반도체 플러그는 상기 활성영역과 다른 도전형을 갖거나 진성 반도체 플러그인 것을 특징으로 하는 노드 콘택 구조체.
  11. 제 10 항에 있어서,
    상기 금속 플러그는 연장되어 상기 반도체 플러그의 측벽 및 상기 활성영역의 표면에 접촉하는 것을 특징으로 하는 노드 콘택 구조체.
  12. 제 2 항에 있어서,
    상기 반도체 패턴은 상기 활성영역과 다른 도전형(conductivity type)을 갖는 것을 특징으로 하는 노드 콘택 구조체.
  13. 제 12 항에 있어서,
    상기 반도체 패턴은 P형이고, 상기 활성영역은 N형인 것을 특징으로 하는 노드 콘택 구조체.
  14. 제 1 항에 있어서,
    상기 금속 플러그는 N형 반도체 및 P형 반도체 모두에 대하여 저항성 접촉(ohmic contact)을 갖는 금속막인 것을 특징으로 하는 노드 콘택 구조체.
  15. 제 13 항에 있어서,
    상기 금속막은 텅스텐막인 것을 특징으로 하는 노드 콘택 구조체.
  16. 제 13 항에 있어서,
    상기 금속막은 텅스텐막 및 상기 텅스텐막을 둘러싸는 장벽금속막을 포함하는 것을 특징으로 하는 노드 콘택 구조체.
  17. 제 1 항에 있어서,
    상기 하부 층간절연막 및 상기 상부 층간절연막 사이에 개재된 다른 도전막 패턴(another conductive layer pattern)을 더 포함하되, 상기 다른 도전막 패턴(the other conductive layer pattern)은 상기 금속 플러그와 접촉하는 노드 콘택 구조체.
  18. 제 17 항에 있어서,
    상기 다른 도전막 패턴은 P형 폴리실리콘 패턴 또는 N형 폴리실리콘 패턴인 것을 특징으로 하는 노드 콘택 구조체.
  19. 반도체기판 상에 형성된 하부 게이트 전극;
    상기 하부 게이트 전극을 갖는 반도체기판을 덮는 하부 층간절연막;
    상기 하부 층간절연막 상에 형성된 상부 게이트 전극;
    상기 상부 게이트 전극 및 상기 하부 층간절연막을 덮는 상부 층간절연막; 및
    상기 상부 층간절연막 및 상기 하부 층간절연막을 관통하여 상기 상부 게이트 전극 및 상기 하부 게이트 전극에 접촉하는 금속 플러그를 포함하는 노드 콘택 구조체.
  20. 제 19 항에 있어서,
    상기 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막을 더 포함하되, 상기 하부 게이트 전극은 상기 활성영역의 상부를 가로지르도록 배치된 것을 특징으로 하는 노드 콘택 구조체.
  21. 제 19 항에 있어서,
    상기 금속 플러그는 상기 상부 게이트 전극의 일 부분을 관통하는 것을 특징 으로 하는 노드 콘택 구조체.
  22. 제 19 항에 있어서,
    상기 하부 게이트 전극은 상기 상부 게이트 전극과 다른 도전형을 갖는 것을 특징으로 하는 노드 콘택 구조체.
  23. 제 22 항에 있어서,
    상기 하부 게이트 전극은 N형 폴리실리콘 패턴이고, 상기 상부 게이트 전극은 P형 폴리실리콘 패턴인 것을 특징으로 하는 노드 콘택 구조체.
  24. 제 19 항에 있어서,
    상기 금속 플러그는 텅스텐 플러그를 포함하는 것을 특징으로 하는 노드 콘택 구조체.
  25. 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막;
    상기 활성영역에 형성된 벌크 모스 트랜지스터;
    상기 벌크 모스 트랜지스터를 갖는 반도체기판 상에 형성된 하부 층간절연막;
    상기 하부 층간절연막 내에 위치하여 상기 벌크 모스 트랜지스터의 드레인 영역에 접촉하는 반도체 플러그;
    상기 하부 층간절연막 상에 형성된 바디 패턴;
    상기 바디 패턴에 형성된 박막 모스 트랜지스터;
    상기 박막 모스 트랜지스터를 갖는 반도체기판 상에 형성된 상부 층간절연막; 및
    상기 상부 층간절연막 및 상기 하부 층간절연막을 관통하여 적어도 상기 박막 모스 트랜지스터의 드레인 영역 및 상기 반도체 플러그에 접촉하는 금속 드레인 플러그를 포함하는 반도체소자.
  26. 제 25 항에 있어서,
    상기 벌크 모스 트랜지스터는 상기 활성영역의 상부를 가로지르는 하부 게이트 전극을 포함하고, 상기 박막 모스 트랜지스터는 상기 바디 패턴의 상부를 가로지르는 상부 게이트 전극을 포함하는 반도체소자.
  27. 제 26 항에 있어서,
    상기 하부 게이트 전극은 N형 폴리실리콘 패턴이고, 상기 상부 게이트 전극은 P형 폴리실리콘 패턴인 반도체소자.
  28. 제 26 항에 있어서,
    상기 상부 층간절연막 및 상기 하부 층간절연막을 관통하여 상기 상부 게이트 전극 및 상기 하부 게이트 전극에 접촉하는 금속 게이트 플러그를 더 포함하는 반도체소자.
  29. 제 28 항에 있어서,
    상기 금속 게이트 플러그는 텅스텐 플러그를 포함하는 반도체소자.
  30. 제 28 항에 있어서,
    상기 금속 게이트 플러그는 상기 상부 게이트 전극의 일 부분을 관통하는 반도체소자.
  31. 제 25 항에 있어서,
    상기 벌크 모스 트랜지스터는 NMOS 트랜지스터이고, 상기 박막 모스 트랜지스터는 PMOS 트랜지스터인 반도체소자.
  32. 제 25 항에 있어서,
    상기 반도체기판이 단결정 실리콘 기판인 경우에, 상기 반도체 플러그는 단결정 실리콘 플러그인 반도체소자.
  33. 제 25 항에 있어서,
    상기 바디 패턴은 단결정 실리콘 패턴인 반도체소자.
  34. 제 25 항에 있어서,
    상기 반도체 플러그는 상기 바디 패턴의 하부면에 접촉하고, 상기 금속 드레인 플러그는 상기 반도체 플러그의 측벽 및 상기 바디 패턴의 단부(end portion)에 접촉하는 것을 특징으로 하는 반도체소자.
  35. 제 34 항에 있어서,
    상기 반도체 플러그는 상기 벌크 모스 트랜지스터의 드레인 영역과 동일한 도전형을 갖는 것을 특징으로 하는 반도체소자.
  36. 제 34 항에 있어서,
    상기 반도체 플러그는 상기 벌크 모스 트랜지스터의 드레인 영역과 다른 도전형을 갖거나 진성 반도체 플러그인 것을 특징으로 하는 반도체소자.
  37. 제 36 항에 있어서,
    상기 금속 드레인 플러그는 연장되어 상기 벌크 모스 트랜지스터의 드레인 영역에 접촉하는 것을 특징으로 하는 반도체소자.
  38. 제 25 항에 있어서,
    상기 금속 드레인 플러그는 상기 바디 패턴의 일 부분을 관통하여 상기 바디 패턴과 접촉하고, 상기 반도체 플러그는 상기 금속 드레인 플러그 및 상기 벌크 모 스 트랜지스터의 드레인 영역 사이에 개재되는 것을 특징으로 하는 반도체소자.
  39. 제 38 항에 있어서,
    상기 반도체 플러그는 상기 벌크 모스 트랜지스터의 드레인 영역과 동일한 도전형을 갖는 것을 특징으로 하는 반도체소자.
  40. 제 38 항에 있어서,
    상기 반도체 플러그는 상기 벌크 모스 트랜지스터의 드레인 영역과 다른 도전형을 갖거나 진성 반도체 플러그인 것을 특징으로 하는 반도체소자.
  41. 제 40 항에 있어서,
    상기 금속 드레인 플러그는 연장되어 상기 벌크 모스 트랜지스터의 드레인 영역에 접촉하는 것을 특징으로 하는 반도체소자.
  42. 제 25 항에 있어서,
    상기 금속 드레인 플러그는 텅스텐 플러그를 포함하는 반도체소자.
  43. 제 25 항에 있어서,
    상기 금속 드레인 플러그는 텅스텐 플러그 및 상기 텅스텐 플러그를 둘러싸는 장벽 금속막을 포함하는 반도체소자.
  44. 제 25 항에 있어서,
    상기 하부 층간절연막 및 상기 상부 층간절연막 사이에 개재된 게이트 전극을 더 포함하되, 상기 게이트 전극은 상기 금속 드레인 플러그에 접촉하는 반도체소자.
  45. 제 44 항에 있어서,
    상기 게이트 전극은 P형 폴리실리콘 패턴 또는 N형 폴리실리콘 패턴인 반도체소자.
  46. 반도체기판에 형성되어 제1 및 제2 활성영역들을 한정하는 소자분리막;
    상기 제1 활성영역의 상부를 가로지르는 제1 전송 게이트 전극(transfer gate electrode) 및 제1 구동 게이트 전극;
    상기 제2 활성영역의 상부를 가로지르되, 상기 제1 전송 게이트 전극 및 상기 제1 구동 게이트 전극에 각각 인접한 제2 구동 게이트 전극 및 제2 전송 게이트 전극;
    상기 제1 구동 게이트 전극 및 상기 제1 전송 게이트 전극 사이의 상기 제1 활성영역에 형성된 제1 노드 불순물 영역;
    상기 제1 구동 게이트 전극에 인접하면서 상기 제1 노드 불순물 영역의 반대편에 위치한 상기 제1 활성영역에 형성된 제1 접지 불순물 영역;
    상기 제1 전송 게이트 전극에 인접하면서 상기 제1 노드 불순물 영역의 반대편에 위치한 상기 제1 활성영역에 형성된 제1 비트라인 불순물 영역;
    상기 제2 구동 게이트 전극 및 상기 제2 전송 게이트 전극 사이의 상기 제2 활성영역에 형성된 제2 노드 불순물 영역;
    상기 제2 구동 게이트 전극에 인접하면서 상기 제2 노드 불순물 영역의 반대편에 위치한 상기 제2 활성영역에 형성된 제2 접지 불순물 영역;
    상기 제2 전송 게이트 전극에 인접하면서 상기 제2 노드 불순물 영역의 반대편에 위치한 상기 제2 활성영역에 형성된 제2 비트라인 불순물 영역;
    상기 전송 게이트 전극들 및 상기 구동 게이트 전극들을 갖는 반도체기판 상에 형성된 하부 층간절연막;
    상기 하부 층간절연막을 관통하여 상기 제1 노드 불순물 영역에 접촉하는 제1 노드 반도체 플러그;
    상기 하부 층간절연막을 관통하여 상기 제2 노드 불순물 영역에 접촉하는 제2 노드 반도체 플러그;
    상기 제1 구동 게이트 전극의 상부를 가로지르고 상기 제1 노드 반도체 플러그의 상부면에 접촉하도록 연장된 제1 바디 패턴;
    상기 제2 구동 게이트 전극의 상부를 가로지르고 상기 제2 노드 반도체 플러그의 상부면에 접촉하도록 연장된 제2 바디 패턴;
    상기 제1 바디 패턴의 상부를 가로지르고 상기 제2 노드 반도체 플러그 상의 상기 제2 바디 패턴과 중첩하거나 인접한 제1 부하 게이트 전극;
    상기 제2 바디 패턴의 상부를 가로지르고 상기 제1 노드 반도체 플러그 상의 상기 제1 바디 패턴과 중첩하거나 인접한 제2 부하 게이트 전극;
    상기 제1 부하 게이트 전극에 인접하고 상기 제1 노드 반도체 플러그 상에 위치한 상기 제1 바디 패턴 내에 형성된 제1 드레인 영역;
    상기 제1 부하 게이트 전극에 인접하고 상기 제1 드레인 영역의 반대편에 위치한 상기 제1 바디 패턴 내에 형성된 제1 소오스 영역;
    상기 제2 부하 게이트 전극에 인접하고 상기 제2 노드 반도체 플러그 상에 위치한 상기 제2 바디 패턴 내에 형성된 제2 드레인 영역;
    상기 제2 부하 게이트 전극에 인접하고 상기 제2 드레인 영역의 반대편에 위치한 상기 제2 바디 패턴 내에 형성된 제2 소오스 영역;
    상기 부하 게이트 전극들을 갖는 반도체기판 상에 형성된 상부 층간절연막;
    상기 상부 층간절연막, 상기 제2 부하 게이트 전극 및 상기 하부 층간절연막을 관통하여 적어도 상기 제1 드레인 영역, 상기 제2 부하 게이트 전극 및 상기 제1 노드 반도체 플러그에 접촉하는 제1 금속 드레인 플러그; 및
    상기 상부 층간절연막, 상기 제1 부하 게이트 전극 및 상기 하부 층간절연막을 관통하여 적어도 상기 제2 드레인 영역, 상기 제1 부하 게이트 전극 및 상기 제2 노드 반도체 플러그에 접촉하는 제2 금속 드레인 플러그를 포함하는 박막 트랜지스터 에스램 셀.
  47. 제 46 항에 있어서,
    상기 제1 금속 드레인 플러그는 연장되어 상기 제1 노드 불순물 영역에 접촉하고, 상기 제2 금속 드레인 플러그는 연장되어 상기 제2 노드 불순물 영역에 접촉하는 박막 트랜지스터 에스램 셀.
  48. 제 46 항에 있어서,
    상기 상부 층간절연막, 상기 제1 부하 게이트 전극 및 상기 하부 층간절연막을 관통하여 상기 제1 구동 게이트 전극에 접촉하는 제1 금속 게이트 플러그; 및
    상기 상부 층간절연막, 상기 제2 부하 게이트 전극 및 상기 하부 층간절연막을 관통하여 상기 제2 구동 게이트 전극에 접촉하는 제2 금속 게이트 플러그를 더 포함하는 박막 트랜지스터 에스램 셀.
  49. 제 48 항에 있어서,
    상기 제1 및 제2 활성영역들의 상부를 가로지르고 상기 제1 및 제2 전송 게이트 전극들에 전기적으로 접속된 워드라인을 더 포함하는 박막 트랜지스터 에스램 셀.
  50. 제 48 항에 있어서,
    상기 제1 및 제2 활성영역들의 상부를 가로지르는 접지선을 더 포함하되, 상기 접지선은 상기 제1 및 제2 접지 불순물 영역들에 전기적으로 접속된 박막 트랜지스터 에스램 셀.
  51. 제 48 항에 있어서,
    상기 제1 및 제2 활성영역들의 상부를 가로지르는 전원선을 더 포함하되, 상기 전원선은 상기 제1 및 제2 소오스 영역들에 전기적으로 접속된 박막 트랜지스터 에스램 셀.
  52. 제 48 항에 있어서,
    상기 제1 및 제2 활성영역들의 상부에 각각 배치된 제1 및 제2 평행한 비트라인들을 더 포함하되, 상기 제1 비트라인은 상기 제1 비트라인 불순물 영역에 전기적으로 접속되고 상기 제2 비트라인은 상기 제2 비트라인 불순물 영역에 전기적으로 접속된 박막 트랜지스터 에스램 셀.
  53. 제 52 항에 있어서,
    상기 제1 비트라인은 평면도로부터 보여질 때 상기 제1 구동 게이트 전극, 상기 제1 전송 게이트 전극 및 상기 제1 부하 게이트 전극에 실질적으로 수직하고, 상기 제2 비트라인은 평면도로부터 보여질 때 상기 제2 구동 게이트 전극, 상기 제2 전송 게이트 전극 및 상기 제2 부하 게이트 전극에 실질적으로 수직한 것을 특징으로 하는 박막 트랜지스터 에스램 셀.
  54. 반도체기판에 형성되어 제1 및 제2 활성영역들을 한정하는 소자분리막;
    상기 제1 활성영역의 상부를 가로지르는 제1 전송 게이트 전극(transfer gate electrode) 및 제1 구동 게이트 전극;
    상기 제2 활성영역의 상부를 가로지르되, 상기 제1 전송 게이트 전극 및 상기 제1 구동 게이트 전극에 각각 인접한 제2 구동 게이트 전극 및 제2 전송 게이트 전극;
    상기 제1 구동 게이트 전극 및 상기 제1 전송 게이트 전극 사이의 상기 제1 활성영역에 형성된 제1 노드 불순물 영역;
    상기 제1 구동 게이트 전극에 인접하면서 상기 제1 노드 불순물 영역의 반대편에 위치한 상기 제1 활성영역에 형성된 제1 접지 불순물 영역;
    상기 제1 전송 게이트 전극에 인접하면서 상기 제1 노드 불순물 영역의 반대편에 위치한 상기 제1 활성영역에 형성된 제1 비트라인 불순물 영역;
    상기 제2 구동 게이트 전극 및 상기 제2 전송 게이트 전극 사이의 상기 제2 활성영역에 형성된 제2 노드 불순물 영역;
    상기 제2 구동 게이트 전극에 인접하면서 상기 제2 노드 불순물 영역의 반대편에 위치한 상기 제2 활성영역에 형성된 제2 접지 불순물 영역;
    상기 제2 전송 게이트 전극에 인접하면서 상기 제2 노드 불순물 영역의 반대편에 위치한 상기 제2 활성영역에 형성된 제2 비트라인 불순물 영역;
    상기 전송 게이트 전극들 및 상기 구동 게이트 전극들을 갖는 반도체기판 상에 형성된 하부 층간절연막;
    상기 하부 층간절연막 내에 위치하여 상기 제1 노드 불순물 영역에 접촉하는 제1 노드 반도체 플러그;
    상기 하부 층간절연막 내에 위치하여 상기 제2 노드 불순물 영역에 접촉하는 제2 노드 반도체 플러그;
    상기 제1 구동 게이트 전극의 상부를 가로지르고 상기 제1 노드 반도체 플러그의 상부 영역까지 연장된 제1 바디 패턴;
    상기 제2 구동 게이트 전극의 상부를 가로지르고 상기 제2 노드 반도체 플러그의 상부 영역까지 연장된 제2 바디 패턴;
    상기 제1 바디 패턴의 상부를 가로지르고 상기 제2 노드 반도체 플러그 상부의 상기 제2 바디 패턴과 중첩하거나 인접한 제1 부하 게이트 전극;
    상기 제2 바디 패턴의 상부를 가로지르고 상기 제1 노드 반도체 플러그 상부의 상기 제1 바디 패턴과 중첩하거나 인접한 제2 부하 게이트 전극;
    상기 제1 부하 게이트 전극에 인접하고 상기 제1 노드 반도체 플러그 상부에 위치한 상기 제1 바디 패턴 내에 형성된 제1 드레인 영역;
    상기 제1 부하 게이트 전극에 인접하고 상기 제1 드레인 영역의 반대편에 위치한 상기 제1 바디 패턴 내에 형성된 제1 소오스 영역;
    상기 제2 부하 게이트 전극에 인접하고 상기 제2 노드 반도체 플러그 상부에 위치한 상기 제2 바디 패턴 내에 형성된 제2 드레인 영역;
    상기 제2 부하 게이트 전극에 인접하고 상기 제2 드레인 영역의 반대편에 위치한 상기 제2 바디 패턴 내에 형성된 제2 소오스 영역;
    상기 부하 게이트 전극들을 갖는 반도체기판 상에 형성된 상부 층간절연막;
    상기 상부 층간절연막, 상기 제2 부하 게이트 전극, 상기 제1 드레인 영역 및 상기 하부 층간절연막을 관통하여 상기 제1 노드 반도체 플러그에 접촉하는 제1 금속 드레인 플러그; 및
    상기 상부 층간절연막, 상기 제1 부하 게이트 전극, 상기 제2 드레인 영역 및 상기 하부 층간절연막을 관통하여 상기 제2 노드 반도체 플러그에 접촉하는 제2 금속 드레인 플러그를 포함하는 박막 트랜지스터 에스램 셀.
  55. 제 54 항에 있어서,
    상기 제1 금속 드레인 플러그는 연장되어 상기 제1 노드 불순물 영역에 접촉하고, 상기 제2 금속 드레인 플러그는 연장되어 상기 제2 노드 불순물 영역에 접촉하는 박막 트랜지스터 에스램 셀.
  56. 제 54 항에 있어서,
    상기 상부 층간절연막, 상기 제1 부하 게이트 전극 및 상기 하부 층간절연막을 관통하여 상기 제1 구동 게이트 전극에 접촉하는 제1 금속 게이트 플러그; 및
    상기 상부 층간절연막, 상기 제2 부하 게이트 전극 및 상기 하부 층간절연막을 관통하여 상기 제2 구동 게이트 전극에 접촉하는 제2 금속 게이트 플러그를 더 포함하는 박막 트랜지스터 에스램 셀.
  57. 제 56 항에 있어서,
    상기 제1 및 제2 활성영역들의 상부를 가로지르고 상기 제1 및 제2 전송 게이트 전극들에 전기적으로 접속된 워드라인을 더 포함하는 박막 트랜지스터 에스램 셀.
  58. 제 56 항에 있어서,
    상기 제1 및 제2 활성영역들의 상부를 가로지르는 접지선을 더 포함하되, 상기 접지선은 상기 제1 및 제2 접지 불순물 영역들에 전기적으로 접속된 박막 트랜지스터 에스램 셀.
  59. 제 56 항에 있어서,
    상기 제1 및 제2 활성영역들의 상부를 가로지르는 전원선을 더 포함하되, 상기 전원선은 상기 제1 및 제2 소오스 영역들에 전기적으로 접속된 박막 트랜지스터 에스램 셀.
  60. 제 56 항에 있어서,
    상기 제1 및 제2 활성영역들의 상부에 각각 배치된 제1 및 제2 평행한 비트라인들을 더 포함하되, 상기 제1 및 제2 비트라인들은 각각 상기 제1 및 제2 비트라인 불순물 영역들에 전기적으로 접속된 박막 트랜지스터 에스램 셀.
  61. 제 60 항에 있어서,
    상기 제1 비트라인은 평면도로부터 보여질 때 상기 제1 구동 게이트 전극, 상기 제1 전송 게이트 전극 및 상기 제1 부하 게이트 전극에 실질적으로 수직하고, 상기 제2 비트라인은 평면도로부터 보여질 때 상기 제2 구동 게이트 전극, 상기 제2 전송 게이트 전극 및 상기 제2 부하 게이트 전극에 실질적으로 수직한 것을 특징으로 하는 박막 트랜지스터 에스램 셀.
  62. 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,
    상기 소자분리막 및 상기 활성영역을 덮는 하부 층간절연막을 형성하고,
    상기 하부 층간절연막을 패터닝하여 상기 활성영역을 노출시키는 콘택홀을 형성하고,
    상기 콘택홀을 채우는 단결정 반도체 플러그를 선택적 에피택시얼 성장 기술을 사용하여 형성하고,
    상기 하부 층간절연막 및 상기 반도체 플러그 상에 비정질 반도체층 또는 다결정 반도체층을 형성하고,
    상기 반도체층을 패터닝하여 상기 반도체 플러그를 덮는 반도체 패턴을 형성하고,
    상기 반도체 패턴을 고상 에피택시얼 공정을 사용하여 결정화시키어 단결정 구조(single crystalline structure)를 갖는 바디 패턴으로 변환시키는 것을 포함하는 반도체소자의 제조방법.
  63. 제 62 항에 있어서,
    상기 반도체기판은 단결정 실리콘 기판인 반도체소자의 제조방법.
  64. 제 63 항에 있어서,
    상기 단결정 반도체 플러그는 단결정 실리콘 플러그인 반도체소자의 제조방법.
  65. 제 64 항에 있어서,
    상기 반도체층은 비정질 실리콘층 또는 다결정 실리콘층으로 형성하는 반도체소자의 제조방법.
  66. 제 62 항에 있어서, 상기 고상 에피택시얼 공정은 상기 반도체 패턴을 500℃ 내지 800℃의 온도에서 열처리하는 것을 포함하는 반도체소자의 제조방법.
  67. 제 66 항에 있어서,
    상기 촉매원소는 철(Fe), 코발트(Co), 니켈(Ni), 루테니움(Ru), 로듐(Rh), 팔라디움(Pd), 오스미움(Os), 이리디움(Ir), 백금(Pt), 구리(Cu) 및 금(Au)으로 이루어진 일 군중 적어도 하나를 포함하는 반도체소자의 제조방법.
  68. 제 62 항에 있어서,
    상기 단결정 바디 패턴에 박막 모스 트랜지스터를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
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