JPH03136246A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03136246A JPH03136246A JP1274236A JP27423689A JPH03136246A JP H03136246 A JPH03136246 A JP H03136246A JP 1274236 A JP1274236 A JP 1274236A JP 27423689 A JP27423689 A JP 27423689A JP H03136246 A JPH03136246 A JP H03136246A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Recrystallisation Techniques (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法に関する。
（ロ）従来の技術
ダイナミック ランダム・アクセス・メモリ（Ｄ ＲＡ
Ｍ ）に典型的に見られる如く、半導体装置において
、その内部配線に多結晶シリコンがしばしば用いられる
。しかし、斯る配線の欠点は、多結晶シリコンであるが
故に配線抵抗が高いということである。
Ｍ ）に典型的に見られる如く、半導体装置において
、その内部配線に多結晶シリコンがしばしば用いられる
。しかし、斯る配線の欠点は、多結晶シリコンであるが
故に配線抵抗が高いということである。
一方、アモルファスシリコンを単結晶化する技術が知ら
れている（例えば、Ａｐｐｌ Ｐｈｙｓ、 Ｌｃｔｔ、
４８（１２）、２４１１ａｒｃｈ １９８６ ＰＰ、
７７３−７７５参照）。
れている（例えば、Ａｐｐｌ Ｐｈｙｓ、 Ｌｃｔｔ、
４８（１２）、２４１１ａｒｃｈ １９８６ ＰＰ、
７７３−７７５参照）。
（ハ）発明が解決しようとする課題
本発明は、前記単結晶化技術を応用して、半導体装置に
おける配線の単結晶化を図り、配線抵抗の低減を実現し
ようとするものである。
おける配線の単結晶化を図り、配線抵抗の低減を実現し
ようとするものである。
（ニ）課題を解決するための手段
本発明による半導体装置の製造方法は、単結晶シリコン
基板表面に接し、互いに離間した配置にて前記基板に設
けられた２以上の領域と、前記基板表面上を絶縁膜を介
して延在し、前記２以上の領域と結合した配線とを含む
半導体装置において、前記配線は少なくとも、前記各領
域及び前記絶縁膜上にアモルファスシリコン膜を形成す
る工程と、前記各領域の単結晶シリコンを種として、前
記アモルファスシリコンの単結晶化を行う工程を経て形
成されることを特徴とするものである。
基板表面に接し、互いに離間した配置にて前記基板に設
けられた２以上の領域と、前記基板表面上を絶縁膜を介
して延在し、前記２以上の領域と結合した配線とを含む
半導体装置において、前記配線は少なくとも、前記各領
域及び前記絶縁膜上にアモルファスシリコン膜を形成す
る工程と、前記各領域の単結晶シリコンを種として、前
記アモルファスシリコンの単結晶化を行う工程を経て形
成されることを特徴とするものである。
（ホ）作用
本発明方法によれば、配線の結合対象となる前記領域の
各々が単結晶化の際の種となるので、アモルファスシリ
コンの単結晶化が容易になされる。
各々が単結晶化の際の種となるので、アモルファスシリ
コンの単結晶化が容易になされる。
特に、ＤＲＡＭにおけるビットライン配線は、複数のソ
ース領域の各々を結合するものであるが、これら各ソー
ス領域は一定間隔で近接配置されているため、斯るビッ
トライン配線に本発明を適用した場合、その単結晶化は
より確実になされる。
ース領域の各々を結合するものであるが、これら各ソー
ス領域は一定間隔で近接配置されているため、斯るビッ
トライン配線に本発明を適用した場合、その単結晶化は
より確実になされる。
（へ）実施例
以下、本発明をＤＲＡＭのビットライン配線に適用した
場合の実施例につき、図面を参照し工程順に説明する。
場合の実施例につき、図面を参照し工程順に説明する。
第１図に示す工程では、ビットライン配線を除いて、は
−’ＤＲＡＭが完成される。即ち、単結晶シリコン基板
（１）にソース領域（２）及びドレイン領域（３）が設
けられ、又、シリコン酸化物からなる絶縁Ｊ１Ｍ（４）
内に、夫々単結晶シリコンからなるゲート電極（５）及
びセルプレート（６）が形成される。ソース領域（２）
、ドレイン領域（３）及びゲート電極（５）は１つのＭ
ＯＳ）ランジスタを構成すると共に、トレイン領域（３
）及びセルプレート（６）は１つのキャパシタを構成し
、これらＭＯＳトランジスタとキャパシタとで１つのメ
モリセルとなっている。
−’ＤＲＡＭが完成される。即ち、単結晶シリコン基板
（１）にソース領域（２）及びドレイン領域（３）が設
けられ、又、シリコン酸化物からなる絶縁Ｊ１Ｍ（４）
内に、夫々単結晶シリコンからなるゲート電極（５）及
びセルプレート（６）が形成される。ソース領域（２）
、ドレイン領域（３）及びゲート電極（５）は１つのＭ
ＯＳ）ランジスタを構成すると共に、トレイン領域（３
）及びセルプレート（６）は１つのキャパシタを構成し
、これらＭＯＳトランジスタとキャパシタとで１つのメ
モリセルとなっている。
図では省略されているが、基板（１）表面に複数のメモ
リセルが行゛列配置に形成されている。ビットライン配
線は、前記行列配置の列（図において紙面垂直方向）の
各々に設けられることになる。
リセルが行゛列配置に形成されている。ビットライン配
線は、前記行列配置の列（図において紙面垂直方向）の
各々に設けられることになる。
即ち、同一列に属するメモリセルの各ソース領域（２）
を１本のビットライン配線が結合することになる。
を１本のビットライン配線が結合することになる。
ソース領域（２）は、ドレイン領域（３）と同様、基板
（１）の表面に接して形成され、絶縁膜（４）力１゛ソ
ース領域（２）に対するコンタクトホール（７）のみを
残して基板（１）上を被覆する。従って、任意の１本の
ビットライン配線は、絶縁膜（４）を介して、図におけ
る紙面垂直方向に基板（１）の表面上を延在し、一定間
隔で離隔配置された各ソース領域（２）と結合するもの
である。斯るビットライン配線は、以下の工程で形成さ
れる。
（１）の表面に接して形成され、絶縁膜（４）力１゛ソ
ース領域（２）に対するコンタクトホール（７）のみを
残して基板（１）上を被覆する。従って、任意の１本の
ビットライン配線は、絶縁膜（４）を介して、図におけ
る紙面垂直方向に基板（１）の表面上を延在し、一定間
隔で離隔配置された各ソース領域（２）と結合するもの
である。斯るビットライン配線は、以下の工程で形成さ
れる。
第２図に示す工程では、コンタクトホール（７）内及び
絶縁膜（４）上全面にアモルファスシリコン膜（８）が
堆積される。この堆積のためにＳ ｉＨ４（シラン）ガ
スを用いた減圧ＣＶＤ法が採用される。基板温度は５０
０℃であり、堆積膜厚は４０００人である。
絶縁膜（４）上全面にアモルファスシリコン膜（８）が
堆積される。この堆積のためにＳ ｉＨ４（シラン）ガ
スを用いた減圧ＣＶＤ法が採用される。基板温度は５０
０℃であり、堆積膜厚は４０００人である。
第３図に示す工程では、アモルファスシリコン膜（８）
にＮ型不純物であるＰ（燐）が添加される。より具体的
には、３１ｐ＋、１８０Ｋｅｖ、４×１０”ｃｓａ−”
の条件にてイオン注入（９）が行われる。
にＮ型不純物であるＰ（燐）が添加される。より具体的
には、３１ｐ＋、１８０Ｋｅｖ、４×１０”ｃｓａ−”
の条件にてイオン注入（９）が行われる。
第４図に示す工程では、アモルファスシリコン膜（８）
が、基板（１）と共にＮ２（窒素）雰囲気内に置かれ、
６００℃、１０時間の熱処理を受ける。このとき、各ソ
ース領域（２）の単結晶シリコンを種として固相成長が
生じ、アモルファスシリコン膜（８）がＮ型の単結晶シ
リコン膜（ｌＯ）に変化する。
が、基板（１）と共にＮ２（窒素）雰囲気内に置かれ、
６００℃、１０時間の熱処理を受ける。このとき、各ソ
ース領域（２）の単結晶シリコンを種として固相成長が
生じ、アモルファスシリコン膜（８）がＮ型の単結晶シ
リコン膜（ｌＯ）に変化する。
入
前記固相成長距離は、高濃度リン注シリコンに＾
おいて少なくとも４０μｍあるので、各ソース領域（２
）の距離がこれ以下であれば、各ソース領域（２）の間
のアモルファスシリコン膜は十分に単結晶化する。例え
ば、１メガビツト規模のＤＲＡＭでは、各ソース領域（
２）の間の距離は１０μｍ程度であるので、前記単結晶
化には全く支障を来さない。
）の距離がこれ以下であれば、各ソース領域（２）の間
のアモルファスシリコン膜は十分に単結晶化する。例え
ば、１メガビツト規模のＤＲＡＭでは、各ソース領域（
２）の間の距離は１０μｍ程度であるので、前記単結晶
化には全く支障を来さない。
又、得られた単結晶膜（１０）のシート抵抗は５Ω／日
程度であり、この値は、同等膜厚の汚結晶シリコン膜の
シート抵抗の下限が２０ａｌ口程度であるのに比較する
と十分小さい。
程度であり、この値は、同等膜厚の汚結晶シリコン膜の
シート抵抗の下限が２０ａｌ口程度であるのに比較する
と十分小さい。
第５図に示す最終工程では、ＲＩＥ等の異方性エツチン
グにより不要な単結晶膜が除去されて、ビットライン配
線、（１０ａｌが形成される。この配線は、既述の如く
、図面において紙面垂直方向に沿って絶縁膜（４）上を
延在し、各ソース領域（２）を電気的に結合するもので
ある。
グにより不要な単結晶膜が除去されて、ビットライン配
線、（１０ａｌが形成される。この配線は、既述の如く
、図面において紙面垂直方向に沿って絶縁膜（４）上を
延在し、各ソース領域（２）を電気的に結合するもので
ある。
よって、本実施例によれば、ＤＲＡＭのビットライン配
線の低抵抗化が図れる。
線の低抵抗化が図れる。
尚、従来の単結晶シリコンによる配線形成の場合、多結
晶シリコンに不純物の燐を拡散するために９５０℃程度
の高温処理を要していたが、本実施例の如くイオン注入
と単結晶化の工程を採用すれば、６００℃程度の低温処
理ですみ、この点本実施例方法は有利である。
晶シリコンに不純物の燐を拡散するために９５０℃程度
の高温処理を要していたが、本実施例の如くイオン注入
と単結晶化の工程を採用すれば、６００℃程度の低温処
理ですみ、この点本実施例方法は有利である。
（ト）発明の効果
本発明によれば、単結晶シリコン基板表面に接し、互い
に離間した配置にて前記基板に設けられた２以上の領域
と、前記基板表面上を絶縁膜を介して延在し、前記２以
上の領域と結合した配線とを含む半導体装置において、
従来の多結晶シリコン配線に比し、十分低抵抗の配線を
実現できる。
に離間した配置にて前記基板に設けられた２以上の領域
と、前記基板表面上を絶縁膜を介して延在し、前記２以
上の領域と結合した配線とを含む半導体装置において、
従来の多結晶シリコン配線に比し、十分低抵抗の配線を
実現できる。
第１図乃至第５図は本発明の詳細な説明するための工程
別断面図である。
別断面図である。
Claims (1)
- （１）単結晶シリコン基板表面に接し、互いに離間した
配置にて前記基板に設けられた２以上の領域と、前記基
板表面上を絶縁膜を介して延在し、前記２以上の領域と
結合した配線とを含む半導体装置において、前記配線は
少なくとも、前記各領域及び前記絶縁膜上にアモルファ
スシリコン膜を形成する工程と、前記各領域の単結晶シ
リコンを種として、前記アモルファスシリコンの単結晶
化を行う工程を経て形成されることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274236A JPH03136246A (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274236A JPH03136246A (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03136246A true JPH03136246A (ja) | 1991-06-11 |
Family
ID=17538900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1274236A Pending JPH03136246A (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03136246A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203780A (ja) * | 2004-01-12 | 2005-07-28 | Samsung Electronics Co Ltd | ノードコンタクト構造体、それを有する半導体素子、及びその配線構造体、並びにその製造方法 |
| JP2006303402A (ja) * | 2005-04-21 | 2006-11-02 | Hynix Semiconductor Inc | 固相エピタキシー方式を用いた半導体素子のコンタクト形成方法 |
-
1989
- 1989-10-20 JP JP1274236A patent/JPH03136246A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203780A (ja) * | 2004-01-12 | 2005-07-28 | Samsung Electronics Co Ltd | ノードコンタクト構造体、それを有する半導体素子、及びその配線構造体、並びにその製造方法 |
| JP2006303402A (ja) * | 2005-04-21 | 2006-11-02 | Hynix Semiconductor Inc | 固相エピタキシー方式を用いた半導体素子のコンタクト形成方法 |
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