JP2621137B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔概 要〕 多結晶または非晶質のシリコン膜上に薄い絶縁膜を介
して導電膜を積層するに際し、シリコン膜を以後に行わ
れる熱処理の温度よりも高温で予めアニールして結晶粒
を成長せしめた後に、前記シリコン膜表面に薄い絶縁膜
を形成することにより、以後の熱処理で該絶縁膜に及ぼ
される応力を減少せしめて絶縁膜のダメージに起因する
耐圧劣化を防止する。
して導電膜を積層するに際し、シリコン膜を以後に行わ
れる熱処理の温度よりも高温で予めアニールして結晶粒
を成長せしめた後に、前記シリコン膜表面に薄い絶縁膜
を形成することにより、以後の熱処理で該絶縁膜に及ぼ
される応力を減少せしめて絶縁膜のダメージに起因する
耐圧劣化を防止する。
本発明は半導体装置の製造方法に係り、特にスタック
構造の電極を有する半導体装置における上部電極と下部
電極間の絶縁膜の絶縁耐圧を向上せしめる方法に関す
る。
構造の電極を有する半導体装置における上部電極と下部
電極間の絶縁膜の絶縁耐圧を向上せしめる方法に関す
る。
例えばダイナミックランダムアクセスメモリ（DRAM）
において、セルの微細化により高集積化が進む中で、キ
ャパシタ容量を拡大して該DRAM情報の信頼度を高めるた
めに、セル間の分離領域上及び電極の側面を含むキャパ
シタが形成できることによりキャパシタの実行面積が拡
大して容量の増大が図れるスタックドキャパシタ構造が
多く用いられるようになっている。
において、セルの微細化により高集積化が進む中で、キ
ャパシタ容量を拡大して該DRAM情報の信頼度を高めるた
めに、セル間の分離領域上及び電極の側面を含むキャパ
シタが形成できることによりキャパシタの実行面積が拡
大して容量の増大が図れるスタックドキャパシタ構造が
多く用いられるようになっている。
しかし、かかるスタックドキャパシタ構造のDRAMにお
いては誘電体膜の耐圧が高温の熱履歴によって劣化して
製造歩留りが低下するという問題があり、誘電体膜の耐
圧劣化を防止する製造方法が要望されている。
いては誘電体膜の耐圧が高温の熱履歴によって劣化して
製造歩留りが低下するという問題があり、誘電体膜の耐
圧劣化を防止する製造方法が要望されている。
第３図はスタックドキャパシタ構造のDRAMセルの模式
側断面図である。
側断面図である。
図において、１はp-型シリコン基板、２はｐ型チャネ
ルストッパ、３はフィールド酸化膜、４はゲート酸化
膜、5aはゲート電極で自己セルのワード線、5bは隣接セ
ルのワード線、６はn+型ソース領域、７はn+型ドレイン
領域、８は第１の絶縁膜、９は第１の多結晶シリコンよ
りなる蓄積電極、10は例えば窒化シリコン（Si3N4）と
酸化シリコン（SiO2）との積層膜よりなる誘電体膜、11
は第２の多結晶シリコンよりなる対向電極、12は不純物
ブロック用酸化膜、13は燐珪酸ガラス（PSG）絶縁膜、1
4は電極コンタクト窓、15はアルミニウム配線よりなる
ビット線、TGはトランスファゲート、SCは蓄積キャパシ
タを示す。
ルストッパ、３はフィールド酸化膜、４はゲート酸化
膜、5aはゲート電極で自己セルのワード線、5bは隣接セ
ルのワード線、６はn+型ソース領域、７はn+型ドレイン
領域、８は第１の絶縁膜、９は第１の多結晶シリコンよ
りなる蓄積電極、10は例えば窒化シリコン（Si3N4）と
酸化シリコン（SiO2）との積層膜よりなる誘電体膜、11
は第２の多結晶シリコンよりなる対向電極、12は不純物
ブロック用酸化膜、13は燐珪酸ガラス（PSG）絶縁膜、1
4は電極コンタクト窓、15はアルミニウム配線よりなる
ビット線、TGはトランスファゲート、SCは蓄積キャパシ
タを示す。
この図からわかるようにスタックドキャパシタ構造の
DRAMセルにおいては、キャパシタSCが自己セルのワード
線5a上からフィールド酸化膜３上の隣接セルのワード線
5bの上部にまで延在せしめ得るのでキャパシタ面積が拡
大しその容量が増大する。
DRAMセルにおいては、キャパシタSCが自己セルのワード
線5a上からフィールド酸化膜３上の隣接セルのワード線
5bの上部にまで延在せしめ得るのでキャパシタ面積が拡
大しその容量が増大する。
従来のDRAMセルの製造工程において上記蓄積キャパシ
タSCは、次に第４図（ａ）〜（ｄ）を参照して説明する
ような方法により形成されていた。
タSCは、次に第４図（ａ）〜（ｄ）を参照して説明する
ような方法により形成されていた。
第４図（ａ）参照 即ち、先ずｐ型チャネルストッパ２及びフィールド酸
化膜３によって分離表出されたp-型シリコン基板１面
に、通常の方法によりゲート酸化膜４、上面及び側面が
SiO2絶縁膜８に覆われたゲート電極即ち自己セルのワー
ド線5a、n+型ソース領域６、n+型ドレイン領域７よりな
るトランスファゲートTGを形成する。（5bは隣接セルの
ワード線） 第４図（ｂ）参照 次いで該基板上に化学気相成長（CVD）法により600〜
650℃程度の温度で第１の多結晶シリコン膜を形成し、
次いで例えば拡散温度850〜900℃、拡散時間30〜60分程
度で行われる燐の減圧熱拡散等により上記第１の多結晶
シリコン膜に導電性を付与し、パターンニングを行っ
て、ソース領域６上から自己セルのゲート電極5a上及び
フィールド酸化膜３上の隣接セルのワード線5bの上部に
延在するn+型多結晶シリコン蓄積電極９を形成する。
化膜３によって分離表出されたp-型シリコン基板１面
に、通常の方法によりゲート酸化膜４、上面及び側面が
SiO2絶縁膜８に覆われたゲート電極即ち自己セルのワー
ド線5a、n+型ソース領域６、n+型ドレイン領域７よりな
るトランスファゲートTGを形成する。（5bは隣接セルの
ワード線） 第４図（ｂ）参照 次いで該基板上に化学気相成長（CVD）法により600〜
650℃程度の温度で第１の多結晶シリコン膜を形成し、
次いで例えば拡散温度850〜900℃、拡散時間30〜60分程
度で行われる燐の減圧熱拡散等により上記第１の多結晶
シリコン膜に導電性を付与し、パターンニングを行っ
て、ソース領域６上から自己セルのゲート電極5a上及び
フィールド酸化膜３上の隣接セルのワード線5bの上部に
延在するn+型多結晶シリコン蓄積電極９を形成する。
第４図（ｃ）参照 次いで上記蓄積電極９の表面を含む基板面に、CVD法
により800℃程度の温度でSi3N4膜を形成し、900℃程度
の熱酸化により該Si3N4膜の表面に薄いSiO2膜を形成
し、該Si3N4膜とSiO2膜との２層構造よりなる誘電体膜1
0を形成する。
により800℃程度の温度でSi3N4膜を形成し、900℃程度
の熱酸化により該Si3N4膜の表面に薄いSiO2膜を形成
し、該Si3N4膜とSiO2膜との２層構造よりなる誘電体膜1
0を形成する。
第４図（ｄ）参照 次いで上記基板上にCVD法により600〜650℃程度の温
度で第２の多結晶シリコン層を形成し、例えば前記同様
の燐の減圧熱拡散により導電性を付与し、前記蓄積電極
９を覆うようにパターンニングしてn+型多結晶シリコン
対向電極11を形成する方法である。
度で第２の多結晶シリコン層を形成し、例えば前記同様
の燐の減圧熱拡散により導電性を付与し、前記蓄積電極
９を覆うようにパターンニングしてn+型多結晶シリコン
対向電極11を形成する方法である。
しかし上記従来方法においては、誘電体膜10の形成前
に不純物拡散の際の900℃程度以下の温度しか経ていな
い多結晶シリコン蓄積電極９の結晶粒が、誘電体膜10形
成以後により高温に曝される熱処理工程、例えば1000℃
程度で行われる不純物ブロック用酸化膜14の形成及びPS
G絶縁膜15のリフロー処理等の工程において成長拡大
し、これによって誘電体膜10に応力がかかって欠陥を生
じ、該欠陥によって誘電体膜10の絶縁耐圧が劣化すると
いう問題を生じていた。
に不純物拡散の際の900℃程度以下の温度しか経ていな
い多結晶シリコン蓄積電極９の結晶粒が、誘電体膜10形
成以後により高温に曝される熱処理工程、例えば1000℃
程度で行われる不純物ブロック用酸化膜14の形成及びPS
G絶縁膜15のリフロー処理等の工程において成長拡大
し、これによって誘電体膜10に応力がかかって欠陥を生
じ、該欠陥によって誘電体膜10の絶縁耐圧が劣化すると
いう問題を生じていた。
本発明が解決しょうとする問題点は、上記DRAMセルに
おける誘電体膜等、導電膜の表面に形成される数100Å
以下の極めて薄い絶縁膜が、その後の高温熱処理によっ
て耐圧劣化を起こす現象である。
おける誘電体膜等、導電膜の表面に形成される数100Å
以下の極めて薄い絶縁膜が、その後の高温熱処理によっ
て耐圧劣化を起こす現象である。
上記問題点は、基板上に形成された、多結晶シリコン
または非晶質シリコン膜上に絶縁膜を介して導電膜が積
層される構造を形成するに際して、該多結晶シリコンま
たは非晶質シリコン膜に、以降の製造工程において被る
熱処理の温度よりも高い温度の不活性ガス中に基板をさ
らしてアニール処理を施した後、該多結晶シリコンまた
は非晶質シリコン膜の表面に絶縁膜を形成し、次いで、
該絶縁膜上に導電膜を積層する工程を有することを特徴
とする本発明による半導体装置の製造方法によって解決
される。
または非晶質シリコン膜上に絶縁膜を介して導電膜が積
層される構造を形成するに際して、該多結晶シリコンま
たは非晶質シリコン膜に、以降の製造工程において被る
熱処理の温度よりも高い温度の不活性ガス中に基板をさ
らしてアニール処理を施した後、該多結晶シリコンまた
は非晶質シリコン膜の表面に絶縁膜を形成し、次いで、
該絶縁膜上に導電膜を積層する工程を有することを特徴
とする本発明による半導体装置の製造方法によって解決
される。
即ち本発明の方法においては、多結晶若しくは非晶質
の第１の導電膜上に数100Å以下の薄い絶縁膜を介して
第２の導電膜を積層するに際し、絶縁膜形成前に第１の
導電膜を、以後の工程で被る熱処理の温度よりも高い温
度で予備熱処理することによって、該第１の導電膜材料
の結晶粒を該予備熱処理温度における平衡状態まで成長
せしめておくもので、これにより以後の製造工程で被る
熱処理によって該第１の導電膜材料の結晶粒が更に成長
することがなくなる。
の第１の導電膜上に数100Å以下の薄い絶縁膜を介して
第２の導電膜を積層するに際し、絶縁膜形成前に第１の
導電膜を、以後の工程で被る熱処理の温度よりも高い温
度で予備熱処理することによって、該第１の導電膜材料
の結晶粒を該予備熱処理温度における平衡状態まで成長
せしめておくもので、これにより以後の製造工程で被る
熱処理によって該第１の導電膜材料の結晶粒が更に成長
することがなくなる。
従って、該第１の導電膜表面に形成される絶縁膜に以
後の製造工程の熱履歴によって及ぼされる応力は減少
し、該応力に起因して生ずる欠陥による該絶縁膜の耐圧
劣化が防止される。
後の製造工程の熱履歴によって及ぼされる応力は減少
し、該応力に起因して生ずる欠陥による該絶縁膜の耐圧
劣化が防止される。
以下本発明の方法を、DRAMセル形成の際の一実施例に
ついて、第１図（ａ）〜（ｆ）に示す工程断面図を参照
して具体的に説明する。
ついて、第１図（ａ）〜（ｆ）に示す工程断面図を参照
して具体的に説明する。
第１図（ａ）参照 本発明の方法を適用してDRAMセルを形成するに際して
は、従来同様に例えばp-型シリコン基板１の主面に選択
イオン注入及び選択酸化の方法により素子形成領域101
等を画定表出するフィールド酸化膜３及びその下部のｐ
型チャネルストッパ２を形成する。
は、従来同様に例えばp-型シリコン基板１の主面に選択
イオン注入及び選択酸化の方法により素子形成領域101
等を画定表出するフィールド酸化膜３及びその下部のｐ
型チャネルストッパ２を形成する。
そして通常のMOSトランジスタの製造方法に従い素子
形成領域101に、ゲート酸化膜４を下部に有し、素子形
成領域101上からフィールド酸化膜３上に延在し、且つ
上面及び側面がSiO2等よりなる厚さ2000Å程度の第１の
絶縁膜８で覆われたゲート電極5aと、ゲート電極5aに自
己整合するn+型ソース領域６及びn+型ドレイン領域７と
よりなり、該DRAMセルのトランスファゲートTGとなるMO
Sトランジスタを形成する。
形成領域101に、ゲート酸化膜４を下部に有し、素子形
成領域101上からフィールド酸化膜３上に延在し、且つ
上面及び側面がSiO2等よりなる厚さ2000Å程度の第１の
絶縁膜８で覆われたゲート電極5aと、ゲート電極5aに自
己整合するn+型ソース領域６及びn+型ドレイン領域７と
よりなり、該DRAMセルのトランスファゲートTGとなるMO
Sトランジスタを形成する。
なおゲート電極5aはこのセルのワード線となる。また
5bは隣接セルのワード線である。
5bは隣接セルのワード線である。
第１図（ｂ）参照 次いで従来通り上記基板面にCVD法により厚さ3000〜4
000Å程度の第１の多結晶シリコン層を形成し（成長温
度600〜650℃）、次いで減圧拡散（拡散温度850〜950
℃）等により該第１の多結晶シリコン層に燐を高濃度に
導入し、通常のリソグラフィ技術によりパターンニング
を行ってソース領域６上から自己セルのワード線5a及び
隣接セルのワード線5bの上部まで延在するn+型多結晶シ
リコン蓄積電極９を形成する。
000Å程度の第１の多結晶シリコン層を形成し（成長温
度600〜650℃）、次いで減圧拡散（拡散温度850〜950
℃）等により該第１の多結晶シリコン層に燐を高濃度に
導入し、通常のリソグラフィ技術によりパターンニング
を行ってソース領域６上から自己セルのワード線5a及び
隣接セルのワード線5bの上部まで延在するn+型多結晶シ
リコン蓄積電極９を形成する。
第１図（ｃ）参照 次いで本発明の方法においては、以後の製造工程にお
いて該n+型蓄積電極９が被る熱処理の温度以上の高温で
窒素等の否反応ガス中において該n+型蓄積電極９のアニ
ール処理を行う。
いて該n+型蓄積電極９が被る熱処理の温度以上の高温で
窒素等の否反応ガス中において該n+型蓄積電極９のアニ
ール処理を行う。
以後の高温熱処理温度は、第２の多結晶シリコン膜へ
の不純物拡散温度が900〜1000℃、不純物ブロック用酸
化膜の形成温度が1000℃、PSG絶縁膜のリフロー温度が1
000℃程度であるので、上記n+型蓄積電極９のアニール
条件は1000〜1050℃10〜30分程度に設定される。
の不純物拡散温度が900〜1000℃、不純物ブロック用酸
化膜の形成温度が1000℃、PSG絶縁膜のリフロー温度が1
000℃程度であるので、上記n+型蓄積電極９のアニール
条件は1000〜1050℃10〜30分程度に設定される。
この処理により該n+型蓄積電極９を形成する第１の多
結晶シリコン膜の結晶粒は、上記温度において平衡する
大きさまで成長し、結晶粒の成長拡大したn+型多結晶シ
リコン蓄積電極109となる。
結晶シリコン膜の結晶粒は、上記温度において平衡する
大きさまで成長し、結晶粒の成長拡大したn+型多結晶シ
リコン蓄積電極109となる。
第１図（ｄ）参照 以後の工程は従来方法と同様である。
即ち上記蓄積電極９の表面を含む基板の主面上に、CV
D法により800℃程度の温度で厚さ例えば150Å程度の薄
いSi3N4膜を形成し、900℃程度の熱酸化により該Si3N4
膜の表面に20〜50Å程度の薄いSiO2膜を形成し、該Si3N
4膜とSiO2膜との２層構造よりなる誘電体膜10を形成す
る。
D法により800℃程度の温度で厚さ例えば150Å程度の薄
いSi3N4膜を形成し、900℃程度の熱酸化により該Si3N4
膜の表面に20〜50Å程度の薄いSiO2膜を形成し、該Si3N
4膜とSiO2膜との２層構造よりなる誘電体膜10を形成す
る。
第１図（ｅ）参照 次いで上記基板上にCVD法により600〜650℃程度の温
度で厚さ3000〜4000Å程度の第２の多結晶シリコン層を
形成し、例えば前記同様の850〜950℃程度で行う燐の減
圧熱拡散、或いは燐、砒素等のイオン打ち込みとそれに
続く900〜1000℃の不純物活性化によって導電性を付与
した後、前記蓄積電極109を覆うようにパターンニング
してn+型多結晶シリコン対向電極11を形成する。
度で厚さ3000〜4000Å程度の第２の多結晶シリコン層を
形成し、例えば前記同様の850〜950℃程度で行う燐の減
圧熱拡散、或いは燐、砒素等のイオン打ち込みとそれに
続く900〜1000℃の不純物活性化によって導電性を付与
した後、前記蓄積電極109を覆うようにパターンニング
してn+型多結晶シリコン対向電極11を形成する。
第１図（ｆ）参照 次いで950〜1000℃の温度で熱酸化を行ってシリコン
の表出面に厚さ1000Å程度の不純物ブロック用酸化膜12
を形成し、次いでCVD法により該主面上にPGS絶縁膜13を
形成し、ドレイン領域７上に電極コンタクト窓14を形成
し、1000℃程度の温度でPSG絶縁膜13をリフローして上
記コンタクト窓14の側面をなだらかに形成し、通常の方
法によりPSG絶縁膜13上に上記コンタクト14においてド
レイン領域７に接する例えばアルミニウムよりなるワー
ド線15を形成する。
の表出面に厚さ1000Å程度の不純物ブロック用酸化膜12
を形成し、次いでCVD法により該主面上にPGS絶縁膜13を
形成し、ドレイン領域７上に電極コンタクト窓14を形成
し、1000℃程度の温度でPSG絶縁膜13をリフローして上
記コンタクト窓14の側面をなだらかに形成し、通常の方
法によりPSG絶縁膜13上に上記コンタクト14においてド
レイン領域７に接する例えばアルミニウムよりなるワー
ド線15を形成する。
そして以後図示しないが、カバー絶縁膜の形成等がな
されてDRAMセルが完成する。
されてDRAMセルが完成する。
上記実施例に示すように本発明の方法においては、化
学気相成長（CVD法）によって形成した非晶質或いは多
結晶構造の第１の導電膜上に例えば数100Å程度の薄い
絶縁膜をCVD法或いは熱反応（熱酸化、熱窒化等）法に
より形成する前に、該第１の導電膜を以後の製造工程の
熱処理温度より高い温度でアニール処理してその結晶粒
を該高温において平衡する大きさまで成長せしめてお
く。
学気相成長（CVD法）によって形成した非晶質或いは多
結晶構造の第１の導電膜上に例えば数100Å程度の薄い
絶縁膜をCVD法或いは熱反応（熱酸化、熱窒化等）法に
より形成する前に、該第１の導電膜を以後の製造工程の
熱処理温度より高い温度でアニール処理してその結晶粒
を該高温において平衡する大きさまで成長せしめてお
く。
これによって、上記薄い絶縁膜形成工程以後の熱処理
により上記結晶粒が成長成長することはなくなり、該絶
縁膜に及ぼされる応力は減少してその耐圧劣化は防止さ
れる。
により上記結晶粒が成長成長することはなくなり、該絶
縁膜に及ぼされる応力は減少してその耐圧劣化は防止さ
れる。
第２図は上記実施例により形成したスタックドキャパ
シタと従来方法で形成されたスタックドキャパシタの、
以後の製造工程における熱履歴による耐圧不良の発生状
況を示したものである。
シタと従来方法で形成されたスタックドキャパシタの、
以後の製造工程における熱履歴による耐圧不良の発生状
況を示したものである。
この図から、従来方法即ち前アニールなしのもの
（Ｂ）は良品率80％程度即ち20％程度の耐圧不良が発生
するのに対し、本発明に係わるもの即ち前アニールあり
のもの（Ｃ）においては95％以上の良品率即ち対圧不良
が５％以下しか発生しないという効果が得られているこ
とがわかる。図中（Ａ）はキャパシタ形成時を示す。
（Ｂ）は良品率80％程度即ち20％程度の耐圧不良が発生
するのに対し、本発明に係わるもの即ち前アニールあり
のもの（Ｃ）においては95％以上の良品率即ち対圧不良
が５％以下しか発生しないという効果が得られているこ
とがわかる。図中（Ａ）はキャパシタ形成時を示す。
なお本発明の方法は、化学気相成長法以外に蒸着法等
により形成された非晶質シリコン膜上に薄い絶縁膜を形
成する際にも適用される。また、絶縁膜は、熱酸化、熱
窒化等によって形成されたものであっても同様の効果を
生ずる。
により形成された非晶質シリコン膜上に薄い絶縁膜を形
成する際にも適用される。また、絶縁膜は、熱酸化、熱
窒化等によって形成されたものであっても同様の効果を
生ずる。
以上説明のように本発明によれば、非晶質若しくは多
結晶質のシリコン膜上に薄い絶縁膜を介して導電膜が積
層された構造を有する半導体装置を形成する際、該薄い
絶縁膜の耐圧劣化を防止することができる。
結晶質のシリコン膜上に薄い絶縁膜を介して導電膜が積
層された構造を有する半導体装置を形成する際、該薄い
絶縁膜の耐圧劣化を防止することができる。
従って本発明は、スタックドキャパシタ構造のDRAMの
信頼度及び製造歩留りを向上せしめるうえに有効であ
る。
信頼度及び製造歩留りを向上せしめるうえに有効であ
る。
第１図（ａ）〜（ｆ）は本発明の一実施例を示す工程断
面図、 第２図はスタックドキャパシタの耐圧不良発生状況を示
す図、 第３図はスタックドキャパシタ構造DRAMセルの模式側断
面図、 第４図（ａ）〜（ｄ）は従来方法の工程断面図である。 図において、 １はp-型シリコン基板、 ２はｐ型チャネルストッパ、 ３はフィールド酸化膜、 ４はゲート酸化膜、 5aはゲート電極（自己セルのワード線）、 5bは隣接セルのワード線、 ６はn+型ソース領域、 ７はn+型ドレイン領域、 ８は第１の絶縁膜、 ９はn+型多結晶シリコン蓄積電極、 10は誘電体膜、 11はn+型多結晶シリコン対向電極、 12は不純物ブロック用酸化膜、 13はPSG絶縁膜、 14は電極コンタクト窓、 15はビット線、 101は素子形成領域、 109は結晶粒の成長拡大したn+型多結晶シリコン蓄積電
極 を示す。
面図、 第２図はスタックドキャパシタの耐圧不良発生状況を示
す図、 第３図はスタックドキャパシタ構造DRAMセルの模式側断
面図、 第４図（ａ）〜（ｄ）は従来方法の工程断面図である。 図において、 １はp-型シリコン基板、 ２はｐ型チャネルストッパ、 ３はフィールド酸化膜、 ４はゲート酸化膜、 5aはゲート電極（自己セルのワード線）、 5bは隣接セルのワード線、 ６はn+型ソース領域、 ７はn+型ドレイン領域、 ８は第１の絶縁膜、 ９はn+型多結晶シリコン蓄積電極、 10は誘電体膜、 11はn+型多結晶シリコン対向電極、 12は不純物ブロック用酸化膜、 13はPSG絶縁膜、 14は電極コンタクト窓、 15はビット線、 101は素子形成領域、 109は結晶粒の成長拡大したn+型多結晶シリコン蓄積電
極 を示す。
Claims (2)
- 【請求項１】基板上に形成された、多結晶シリコンまた
は非晶質シリコン膜上に絶縁膜を介して導電膜が積層さ
れる構造を形成するに際して、 該多結晶シリコンまたは非晶質シリコン膜に、以降の製
造工程において被る熱処理の温度よりも高い温度の不活
性ガス中に基板をさらしてアニール処理を施した後、 該多結晶シリコンまたは非晶質シリコン膜の表面に絶縁
膜を形成し、 次いで、該絶縁膜上に導電膜を積層する工程を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】上記絶縁膜が窒化シリコンと酸化シリコン
の二重構造よりなることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108912A JP2621137B2 (ja) | 1986-05-13 | 1986-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108912A JP2621137B2 (ja) | 1986-05-13 | 1986-05-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62264645A JPS62264645A (ja) | 1987-11-17 |
| JP2621137B2 true JP2621137B2 (ja) | 1997-06-18 |
Family
ID=14496787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61108912A Expired - Fee Related JP2621137B2 (ja) | 1986-05-13 | 1986-05-13 | 半導体装置の製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP2621137B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5795658A (en) * | 1980-12-05 | 1982-06-14 | Nec Corp | Manufacture of semiconductor device |
| JPS60103613A (ja) * | 1983-11-11 | 1985-06-07 | Hitachi Ltd | 半導体装置の製造方法 |
-
1986
- 1986-05-13 JP JP61108912A patent/JP2621137B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62264645A (ja) | 1987-11-17 |
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