KR100243275B1 - 반도체장치의 커패시터 및 그 제조방법 - Google Patents

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Abstract

반도체장치의 커패시터 및 그 제조방법을 개시하고 있다. 이는, 반도체 기판 상에 형성된 하부전극; 상기 하부전극 상에 형성되고, 결정 상태를 갖는 제1 탄탈륨 산화막과, 상기 제1 탄탈륨 산화막 상에 형성되고, 비정질 상태를 갖는 제2 탄탈륨 산화막과, 상기 제2 탄탈륨 산화막 상에 형성된 상부전극을 구비하는 것을 특징으로 한다. 이와 같이 고유전율을 갖는 결정 상태의 제1 탄탈륨 산화막과 누설전류에 대해 베리어로서 작용하는 비정질 상태의 제2 탄탈륨 산화막을 적층하여 형성함으로써, 높은 유전율을 가짐과 동시에 누설전류를 감소시킬 수 있다.

Description

반도체장치의 커패시터 및 그 제조방법{Capacitor of semiconductor device and manufacturing method thereof}
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 유전체막으로 탄탈륨 산화막을 채용한 커패시터 제조방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 메모리셀 면적이 감소되고 이에 따른 셀커패시턴스 감소는 DRAM (Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 된다. 이는, 메모리 셀의 독출능력을 저하시키고 소프트 에라율을 증가시킬 뿐만 아니라, 저 전압에서의 소자 동작을 어렵게 하여 작동시 전력 소모를 과다하게 하기 때문에 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결해야 할 과제이다.
이와 같이 고집적 DRAM 장치에 적합하도록 용량이 큰 커패시터를 형성하기 위해 고유전율을 가지는 재료들이 연구되고 있다. 이중, 가장 널리 사용되는 고유전물질로는 탄탈륨 산화막(TaO)이 있다.
도 1은 종래기술에 따라 형성된 탄탈륨 산화막을 유전체막으로 사용한 커패시터를 도시한 단면도이다.
반도체 기판(1) 상에 절연층(3)이 형성되어 있으며, 그 위에 폴리실리콘으로된 하부전극(5)이 형성되어 있다. 하부전극(5) 상에 유전체막으로서 탄탈륨 산화막(7)이 형성되어 있으며, 그 위에 티타늄질화막(9)과 폴리실리콘층(11)이 적층된 상부전극이 형성되어 있다.
상기 구조를 갖는 종래의 커패시터 제조방법을 살펴보면, 반도체 기판(1) 상에 절연층(3)을 형성하고 상기 기판(1)의 소정영역을 노출시키는 콘택홀(도시되지 않음)을 형성한 다음, 그 위에 폴리실리콘을 증착하여 상기 콘택홀을 통해 기판과 접촉되는 하부전극(5)을 형성한다. 다음, 하부전극(5) 상에 예컨대 저압화학기상증착법으로 탄탈륨 산화막(7)을 형성하고, 자외선-오존(UV-O3) 처리를 수행하여 탄탈륨 산화막(7) 내의 산소 베이컨시(vacancy)를 줄여 막질을 치밀하게 한다. 그 후, 800∼900℃에서 열처리공정을 실시하여 하부전극(5)과 탄탈륨산화막(7)과의 계면을 안정화시킨다.
계속해서, 탄탈륨 산화막(7) 상에, 티타늄질화물을 증착하여 티타늄질화막(9)을 형성하고, 불순물이 도우프된 폴리실리콘을 그 위에 증착하여 폴리실리콘층(11)을 형성한다. 그 후, 상기 폴리실리콘층(11) 상에 통상의 방법을 이용하여 절연층(13)을 형성한다.
상기한 바와 같이 종래 기술에 따르면, 막질 개선을 위해 몇가지 공정을 수행하게 되는데 예를 들어, 탄탈륨 산화막(7)을 300∼400℃의 저온에서 형성한 다음, 탄탈륨 산화막의 막질을 더욱 치밀하게 하기 위해 자외선-오존 처리를 실시하고 있으며, 800∼900℃의 고온 열처리공정을 실시하여 탄탈륨 산화막(7)과 하부전극(5)과의 계면 안정화를 꾀하고 이를 통해 누설전류를 감소시키고 있다.
이 고온 열처리 공정은 또한, 탄탈륨 산화막의 결정화를 유도하고, 탄탈륨 산화막이 결정화됨에 따라 유전율이 증가되는 장점이 있는 반면, 결정립계(grain boundary)의 증가로 인해 누설전류가 증가되는 문제가 발생된다.
즉, 종래의 기술에 따르면, 탄탈륨 산화막의 결정화에 의해 유전율이 증가될 수 있지만, 결정립계의 증가로 인해 누설전류가 증가되는 문제를 피할 수 없다.
본 발명이 이루고자 하는 기술적 과제는, 탄탈륨 산화막의 유전율 증가와 함께 누설전류가 감소된 반도체장치의 커패시터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 커패시터를 제조하는 데 적합한 제조방법을 제공하는 것이다.
도 1은 종래기술에 따라 형성된 탄탈륨 산화막을 유전체막으로 사용한 커패시터를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따라 제조된 커패시터를 도시한 단면도이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.
상기 과제를 달성하기 위해 본 발명은, 반도체 기판 상에 형성된 하부전극; 상기 하부전극 상에 형성되고, 결정 상태를 갖는 제1 유전체막; 상기 제1 유전체막 상에 형성되고, 비정질 상태를 갖는 제2 유전체막; 및 상기 제2 유전체막 상에 형성된 상부전극을 구비하는 것을 특징으로 하는 반도체장치의 커패시터를 제공한다.
본 발명의 바람직한 실시예에 따르면, 상기 제1 및 제2 유전체막은 탄탈륨 산화물로 형성되고, 상기 하부전극은 불순물이 도우프된 폴리실리콘층으로, 상기 상부전극은 스퍼터 방법을 이용하여 형성된 티타늄질화막으로 형성된다.
상기 다른 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 결정 상태의 제1 유전체막을 형성하는 단계; 상기 제1 유전체막 상에 비정질 상태의 제2 유전체막을 형성하는 단계; 및 상기 제2 유전체막 상에 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법을 제공한다.
본 발명의 바람직한 실시예에 따르면, 상기 제1 및 제2 유전체막은 탄탈륨 산화물(Ta2O5)로 형성된다. 이때, 제1 유전체막을 형성하는 상기 단계는, 비정질 상태의 제1 유전체막을 형성하는 단계; 및 상기 제1 유전체막에 대한 열처리 공정을 수행하여 결정화된 제1 유전체막을 형성하는 단계로 이루어지는 것이 바람직하다.
여기에서, 결정화된 제1 유전체막을 형성하는 상기 열처리 공정은, O2, N2, N2O, H2O 분위기에서 수행될 수 있으며, 제2 유전체막을 형성하는 상기 단계 후, 자외선-오존(UV-O3) 어닐링 공정을 수행하여 상기 비정질 상태의 제2 유전체막 내의 산소 베이컨시를 감소시킬 수 있다.
이때 상기 자외선-오존(UV-O3) 어닐링 공정은, 상기 비정질 상태의 제2 유전체막이 결정화되지 않도록 300℃ 이하의 저온에서 수행되는 것이 바람직하고, 상기 제2 유전체막은 500℃ 이하의 저온에서, 약 30∼300Å의 두께로 형성되는 것이 바람직하며, 상기 상부전극은 저온에서 증착 가능한 스퍼터링 방법을 이용한 티타늄 질화물로 형성되는 것이 바람직하다.
따라서, 고유전율을 갖는 결정 상태의 제1 탄탈륨 산화막과 누설전류에 대해 베리어로서 작용하는 비정질 상태의 제2 탄탈륨 산화막을 적층하여 형성함으로써, 높은 유전율을 가짐과 동시에 누설전류를 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체장치의 커패시터 제조방법을 보다 상세히 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따라 제조된 커패시터를 도시한 단면도이다.
도 2를 참조하면, 반도체 기판(51) 상에 절연층(53)이 형성되어 있으며, 그 위에 도전물 예컨대 폴리실리콘으로된 하부전극(55)이 형성되어 있다. 상기 하부전극(55) 상에는 유전체막으로서 고유전층, 예컨대 제1 탄탈륨 산화막(57)과 제2 탄탈륨 산화막(58)이 형성되어 있으며, 그 위에 도전물 예컨대 티타늄질화물로된 상부전극(61)이 형성되어 있다.
여기에서 상기 제1 탄탈륨 산화막(57)은 결정 상태로, 제2 탄탈륨 산화막(58)은 비정질 상태로 형성되어 있다.
결정 상태의 상기 제1 탄탈륨 산화막(57)은 비정질 상태에 비해 고유전율을 가지며, 비정질 상태의 제2 탄탈륨 산화막(58)은 결정립계가 없기 때문에 결정 상태에 비해 누설전류 특성이 양호하다.
이와 같이 유전체막으로서 결정 상태의 제1 탄탈륨 산화막(57)과 비정질 상태의 제2 탄탈륨 산화막(58)을 적층하여 형성함으로써, 높은 유전율을 가짐과 동시에 누설전류를 감소시킬 수 있다.
본 발명의 바람직한 실시예에 따르면, 상기 제2 탄탈륨 산화막(58)은 상기 제1 탄탈륨 산화막(57)에 비해 얇게 형성된다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.
도 3은 하부전극(55) 및 제1 탄탈륨 산화막(57)을 형성하는 단계를 설명하기 위해 도시한 단면도이다.
구체적으로, 반도체기판(51) 상에 절연막(53)을 형성하고 통상의 방법으로 패터닝하여 상기 기판(51)의 일부를 노출시키는 콘택홀(도시되지 않음)을 형성하고, 그 위에 불순물이 도우프된 폴리실리콘을 이용하여 상기 콘택홀을 통해 상기 기판(51)과 접속되는 하부전극(55)을 통상의 방법으로 형성한다. 여기서, 상기 하부전극(55)은 일반적인 스택형으로 형성되거나, 원통형 또는 핀형과 같은 3차원 구조로 형성될 수 있다.
다음에, 하부전극(55) 상에 예컨대 Ta(OC2H5)5를 소오스로 사용한 저압화학기상증착법으로 제1 탄탈륨 산화막(57)을 유전체막으로서 형성한다. 상기 제1 탄탈륨 산화막(57)은, 증착 도중 결정화가 일어나지 않도록 예를 들어 500℃ 이하의 저온에서 증착하는 것이 바람직하며, 60∼200Å의 두께로 형성하는 것이 바람직하다.
여기에서, 상기 제1 탄탈륨 산화막(57)을 형성하기 전, 하부전극(55)이 형성된 결과물을 700∼900℃ 및 암모니아(NH3)(또는 질소) 가스 분위기에서 1∼5분간 급속열처리하여 상기 하부전극(55) 표면에 질화막(도시되지 않음)을 형성할 수 있다. 이 질화막은, 후속공정에서 형성되는 유전체막과 상기 하부전극(55)이 반응하여 하부전극(55) 표면에 산화막이 형성되는 것을 방지하기 위해 형성한다.
다음에, 자외선-오존(UV-O3) 처리를 약 300℃ 이하의 저온에서 수행하여 상기 제1 탄탈륨 산화막(57) 내의 산소 베이컨시(vacancy)를 줄여 막질을 치밀하게 한다. 그 후, 700∼900℃의 고온 열처리를 실시하여 제1 탄탈륨 산화막(57)과 하부전극(55)과의 계면을 안정화시킴과 동시에 제1 탄탈륨 산화막을 결정화시킴으로써, 제1 탄탈륨 산화막(57)의 유전율을 증가시킨다. 이때, 상기 고온 열처리는 H2, O2, N2, N2O, 또는 H2O 분위기에서 수행될 수 있다.
이때, 자외선-오존 처리를 하지 않고 고온 열처리 공정만을 수행할 수도 있다.
도 4는 제2 탄탈륨 산화막(58)을 형성하는 단계를 설명하기 위해 도시한 단면도이다.
구체적으로, 고온 열처리에 의해 유전율이 증가된 제1 탄탈륨 산화막(57) 상에, 상기 제1 탄탈륨 산화막 형성시와 동일한 조건, 예를 들어 결정화가 일어나지 않도록 약 500℃ 이하의 저온에서 저압화학기상 증착법으로 증착하여 비정질 상태의 제2 탄탈륨 산화막(58)을 형성한다. 여기에서, 상기 제2 탄탈륨 산화막(58)은 상기 제1 탄탈륨 산화막(57)에 비해 얇게 형성하고, 특히 누설전류에 대한 베리어로서 작용할 수 있는 소정의 두께, 예컨대 30∼300Å의 두께로 형성하는 것이 바람직하다.
다음에, 비정질 상태의 제2 탄탈륨 산화막(58)에 대해, 역시 결정화가 일어나지 않는 온도, 약 300℃ 이하의 온도에서 자외선-오존 처리를 수행하여 제2 탄탈률 산화막(58) 내에 포함된 산소 베이컨시를 감소시켜 막질을 치밀하게 한다.
이와 같이 제2 탄탈륨 산화막 증착은 자외선-오존 처리를 결정화를 유발하지 않는 저온에서 수행하여 상기 제2 탄탈륨 산화막(58)이 결정화되는 것을 막고 비정질 상태를 유지하도록 한다. 따라서, 제1 탄탈륨 산화막(57)이 고온 열처리에 의해 결정화되어 고유전율을 갖게 되는 반면, 이 제2 탄탈륨 산화막(58)은 비정질 상태로 형성되어 누설전류를 낮추는 베리어로서 작용하게 된다.
이후의 후속공정들은 상기 제2 탄탈륨 산화막(58)의 결정화가 일어나지 않도록 약 600℃ 이하의 저온에서 진행하는 것이 바람직하다.
도 5는 상부전극(61)을 형성하는 단계를 설명하기 위해 도시한 단면도이다.
구체적으로, 상기 제2 탄탈륨 산화막(58) 상에, 예컨대 티타늄 질화물(TiN)을 증착하여 상부전극(61)을 형성함으로써 하부전극(55), 제1 및 제2 탄탈륨 산화막(57 및 58), 및 상부전극(61)으로 구성되는 커패시터를 완성한다. 이때, 상기 티타늄 질화막은 낮은 온도에서 증착 가능한 스퍼터링 방법을 이용하여 형성하는 것이 바람직하며, 100∼500Å의 두께로 형성하는 것이 바람직하다.
이후, 상부전극(61)이 형성된 상기 결과물 상에, 상기 제2 탄탈륨 산화막(58)의 결정화가 일어나지 않는 온도에서 절연층(63)을 형성한다.
상술한 바와 같이 본 발명에 따르면, 유전체막으로 사용되는 탄탈륨 산화막을 두 개의 층으로 나누어 형성하고, 그 중 첫 번째 탄탈륨 산화막은 고온 열처리 공정을 통해 결정화시켜 고유전율을 갖게하고, 두 번째 탄탈륨 산화막은 결정립계가 없는 비정질상태를 유지시켜 누설전류를 감소시키는 베리어로서 작용하게 한다. 따라서, 고유전율을 갖는 결정 상태의 제1 탄탈륨 산화막과 누설전류에 대해 베리어로서 작용하는 비정질 상태의 제2 탄탈륨 산화막을 적층하여 형성함으로써, 높은 유전율을 가짐과 동시에 누설전류를 감소시킬 수 있다.

Claims (14)

  1. 반도체 기판 상에 형성된 하부전극;
    상기 하부전극 상에 형성되고, 결정 상태를 갖는 탄탈륨 산화막으로 된 제1 유전체막;
    상기 제1 유전체막 상에 형성되고, 비정질 상태를 갖는 탄탈륨 산화막으로 된 제2 유전체막; 및
    상기 제2 유전체막 상에 형성된 상부전극을 구비하는 것을 특징으로 하는 반도체장치의 커패시터.
  2. 제1항에 있어서, 상기 하부전극은 불순물이 도우프된 폴리실리콘층으로, 상기 상부전극은 스퍼터 방법을 이용하여 형성된 티타늄질화막으로 형성된 것을 특징으로 하는 반도체장치의 커패시터.
  3. 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극 상에 결정 상태의 탄탈륨 산화막으로 된 제1 유전체막을 형성하는 단계;
    상기 제1 유전체막 상에 비정질 상태의 탄탈륨 산화막으로 된 제2 유전체막을 형성하는 단계; 및
    상기 제2 유전체막 상에 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  4. 제3항에 있어서, 제1 유전체막을 형성하는 상기 단계는,
    비정질 상태의 제1 유전체막을 형성하는 단계; 및
    상기 제1 유전체막에 대한 열처리 공정을 수행하여 결정화된 제1 유전체막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  5. 제4항에 있어서,
    결정화된 제1 유전체막을 형성하는 상기 열처리 공정은, O2, N, N2O, H2O 분위기에서 수행되는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  6. 제4항에 있어서, 비정질 상태의 제1 유전체막을 형성하는 상기 단계 후,
    자외선-오존(UV-O3) 어닐링 공정을 수행하여 상기 비정질 상태의 제1 유전체막 내의 산소 베이컨시를 감소시키는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  7. 제3항에 있어서, 제2 유전체막을 형성하는 상기 단계 후,
    자외선-오존(UV-O3) 어닐링 공정을 수행하여 상기 비정질 상태의 제2 유전체막 내의 산소 베이컨시를 감소시키는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  8. 제7항에 있어서,
    상기 자외선-오존(UV-O3) 어닐링 공정은, 상기 비정질 상태의 제2 유전체막이 결정화되지 않도록 300℃ 이하의 저온에서 수행되는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  9. 제3항에 있어서,
    상기 제2 유전체막은 500℃ 이하의 저온에서 형성되는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  10. 제3항에 있어서,
    상기 제2 유전체막은 30∼300Å의 두께로 형성되는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  11. 제3항에 있어서, 하부전극을 형성하는 상기 단계 후,
    유전체막과 하부전극이 반응하는 것을 방지하기 위해, 하부전극이 형성된 결과물을 질소 또는 암모니아 분위기에서 급속열처리하여 하부전극 표면에 질화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  12. 제3항에 있어서,
    상기 상부전극은 저온에서 증착 가능한 스퍼터링 방법을 이용하여 형성되는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  13. 제12항에 있어서,
    상기 상부전극은 티타늄 질화물로 형성되는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  14. 제3항에 있어서, 상부전극을 형성하는 상기 단계 후,
    절연층을 600℃ 이하의 저온에서 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
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