KR100475077B1 - 캐패시터의 유전막 형성방법 - Google Patents

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Abstract

본 발명은 캐패시턴스를 증대시키면서 누설 전류를 감소시킬 수 있는 캐패시터의 유전막 형성방법을 개시한다. 개시된 본 발명은 하부 전극, 유전막 및 상부 전극으로 구성되는 캐패시터의 유전막 형성방법으로서, 하부 전극 상부에 제 1 유전막을 증착한다음, 상기 제 1 유전막을 결정화시킨다. 그후, 상기 제 1 유전막 상부에 상기 제 1 유전막의 결정성을 부여받도록 제 2 유전막을 에피택셜 성장시킨다.

Description

캐패시터의 유전막 형성방법{Method for manufacturing dielectric film in capacitor}
본 발명은 캐패시터의 유전막 형성방법에 관한 것으로, 보다 구체적으로는 유전막의 캐패시턴스를 향상시키면서 누설 전류를 감소시킬 수 있는 반도체 메모리 소자의 캐패시터 유전막 형성방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩 내에서 소자가 차지하는 면적이 감소되고 있다. DRAM(dynamic random access memory) 소자의 정보를 저장하는 캐패시터의 경우에도 역시 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 캐패시턴스를 가질 것이 요구되고 있다. 이에따라, 캐패시터의 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 3차원 형태로 형성하거나, 하부 전극의 표면에 반구형 그레인을 피복시켜 표면적을 넓히는 방안, 유전막의 두께를 얇게 하는 방안, 또는 높은 유전 상수를 가지는 고유전 물질 또는 강유전 물질을 유전막으로 사용하는 방안이 제안되었다.
여기서, 하부 전극의 면적을 증대시키는 방식 및 유전막의 두께를 감소시키는 방식은 거의 한계에 봉착하였으며, 현재에는 고유전막을 이용하여 캐패시턴스를 증대시키는 방식이 주로 이용되고 있다.
고유전막(또는 강유전막)을 사용하여 캐패시턴스를 증대시키는 방법에 있어서, 고유전막으로는 예컨대, 탄탈륨 산화막(Ta2O5)이나 BST((Ba,Sr)TiO3)와 같은 물질이 사용되고 있으며, 전극으로는 고유전막과 반응하지 않고 일함수가 매우 높은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)등과 같은 귀금속 물질이 캐패시터 전극 물질로 이용되고 있다.
여기서, 도 1을 참조하여, 탄탈륨 산화막을 유전막으로 사용하는 종래의 캐패시터 형성방법을 설명하도록 한다. 먼저, 도 1에 도시된 바와 같이, 반도체 기판(10) 상부에 하부 전극(20)을 형성한다. 이때, 하부 전극(20)은 예를 들어 루테늄 금속막으로 형성할 수 있다. 하부 전극(20) 상부에 유전막으로서 탄탈륨 산화막(25)을 증착한다. 이때, 탄탈륨 산화막(25)은 예를 들어, 140 내지 160Å 두께의 박막으로 증착한다. 그 후, 탄탈륨 산화막(25)을 결정화시키기 위하여, 700℃ 이상의 고온에서 열처리 공정을 실시한다. 이때, 결정화 공정에 의하여 도 2에 도시된 바와 같이 탄탈륨 산화막(25)의 등가 산화막(equivalent oxide)의 두께가 약 21Å 에서 약 11Å 정도로 감소된다. 그 다음, 결정화된 탄탈륨 산화막(25) 상부에 상부 전극(30)을 형성하여, 캐패시터(35)를 형성한다. 상부 전극(30) 역시 하부 전극(20)과 마찬가지로 루테늄과 같이 일함수가 높은 금속막으로 형성한다.
그러나, 종래의 탄탈륨 산화막(25)은 단일의 공정으로 증착된 후 단일의 고온 열처리 공정에 의하여 결정화되므로, 열처리 공정시 결정 핵생성 및 성장이 동시에 이루어지게 된다. 이에따라, 결정성이 열악해져서, 탄탈륨 산화막의 등가 산화막의 두께를 10Å 이하로 감소시키기 어렵다. 이로 인하여, 캐패시턴스를 증대시키기 어렵다.
또한, 알려진 바와 같이, 고온에서 탄탈륨 산화막의 결정화 공정을 진행하면, 막 내부에 다수의 결정립계(grain boundary)가 발생된다. 이때, 상기한 결정립계는 누설 전류의 패스(path)가 되므로, 누설 전류를 증대시키는 원인이 된다.
또한, 탄탈륨 산화막(25)의 고온 열처리 공정시, 하부 전극(20)의 금속 변형이 발생되어, 탄탈륨 산화막(25)에 손상이 가해진다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 유전막의 특성을 개선하여 캐패시턴스를 향상시킬 수 있는 캐패시터의 유전막 형성방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 유전막내의 누설 전류를 최소화할 수 있는 캐패시터 유전막 형성방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 캐패시턴스를 향상시키면서 유전막내의 누설 전류를 감소시킬 수 있는 캐패시터 유전막 형성방법을 제공하는 것이다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
상기한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위하여, 본 발명은 하부 전극, 유전막 및 상부 전극으로 구성되는 캐패시터의 유전막 형성방법으로서, 상기 하부 전극 상부에 제 1 유전막을 증착한다음, 상기 제 1 유전막을 결정화시킨다. 그후, 제 1 유전막 상부에 제 1 유전막의 결정성을 부여받도록 제 2 유전막을 에피택셜 성장시킨다.
또한, 본 발명의 다른 실시예에 따르면, 하부 전극, 유전막 및 상부 전극으로 구성되는 캐패시터의 유전막 형성방법으로서, 먼저, 상기 하부 전극 상부에 제 1 탄탈륨 산화막을 증착한다음, 상기 제 1 탄탈륨 산화막을 결정화시키기 위하여 열처리한다. 그리고나서, 상기 제 1 탄탈륨 산화막 상부에, 제 1 탄탈륨 산화막과 동일한 온도로 제 2 탄탈륨 산화막을 에피택셜 성장시킨다. 다음으로, 상기 제 2 탄탈륨 산화막을 상기 제 1 탄탈륨 산화막을 결정화시키는 온도보다 낮은 온도로 열처리한다. 이때, 상기 제 1 및 제 2 유전막은 300 내지 550℃의 온도에서 형성할 수 있다. 아울러, 상기 제 1 유전막은 650 내지 750℃의 온도에서 열처리하여 결정화시키고, 상기 제 2 유전막은 450 내지 650℃의 온도에서 열처리하여, 제 2 유전막의 결정성을 향상시킨다.
또한, 본 발명의 또 다른 실시예에 따르면, 하부 전극, 유전막 및 상부 전극으로 구성되는 캐패시터의 유전막 형성방법으로서, 상기 하부 전극 상부에 제 1 탄탈륨 산화막을 증착한다음, 상기 제 1 탄탈륨 산화막을 제 1 열처리하여, 결정화시킨다. 그리고나서, 상기 제 1 탄탈륨 산화막 상부에 제 2 탄탈륨 산화막을 상기 제 1 탄탈륨 산화막의 증착 온도보다 높은 온도에서 에피택셜 성장시키고, 상기 제 2 탄탈륨 산화막의 결정성을 향상시키기 위하여 상기 제 2 탄탈륨 산화막을 상기 제 1 탄탈륨 산화막을 결정화시키는 온도보다 낮은 온도로 열처리한다. 이때, 상기 제 2 탄탈륨 산화막은 성장과 동시에 일부 결정화된다. 상기 제 1 유전막은 300 내지 500℃의 온도에서 형성하고, 제 2 유전막은 400 내지 550℃의 온도에서 형성할 수 있다. 또한, 상기 제 1 유전막은 650 내지 750℃의 온도에서 열처리하여 결정화시키고, 상기 제 2 유전막은 450 내지 650℃의 온도에서 열처리하여 결정성을 향상시킬 수 있다.
또한, 본 발명의 다른 실시예에 의하면, 하부 전극, 유전막 및 상부 전극으로 구성되는 캐패시터의 유전막 형성방법으로서, 상기 하부 전극 상부에 제 1 유전막을 증착한다음, 상기 제 1 유전막을 결정화시킨다. 그후에, 상기 제 1 유전막 상부에 제 2 유전막을 증착하는 단계를 포함하며, 상기 제 2 유전막은 비정질 상태로 형성된다. 이때, 제 1 및 제 2 유전막은 동일한 온도 또는 상이한 온도에서 형성될 수 있다. 아울러, 상기 제 2 유전막을 증착하는 단계 이후에, 상기 제 1 유전막을 결정화시키는 온도보다 낮은 온도에서 제 2 유전막을 열처리할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예들을 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
첨부한 도면 도 3a 내지 도 3e는 본 발명의 실시예들을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(100) 상부에 공지의 방법으로 캐패시터의 하부 전극(110)을 형성한다. 여기서, 반도체 기판(100)은 도면에는 도시되지 않았지만 회로 소자, 절연막 및 기타 배선등이 형성되어 있을 수 있다. 하부 전극(110)은 고유전막과 반응하지 않는 일함수가 매우 높은 루테늄(Ru), 백금(Pt), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)등과 같은 귀금속 물질이 이용될 수 있으며, 본 실시예에서는 루테늄을 하부 전극(110)으로 이용하였다. 아울러, 루테늄 하부 전극(110)은 결정화가 되어 있는 상태이고, 스택형, 실린더형 및 콘케이브형등 다양한 형태로 제작될 수 있다.
이러한 하부 전극(110) 상부에 제 1 탄탈륨 산화막(TaO:115)을 예를들어 CVD(chemical vapor deposition) 방식에 의하여 약 300 내지 500℃ 온도, 바람직하게는 400 내지 480℃ 온도에서 증착한다. 제 1 탄탈륨 산화막(115)은 캐패시터 유전막의 씨드층(seed layer)으로 작용하며, 예정된 캐패시터의 유전막 두께의 10% 내지 50% 정도의 두께로 증착할 수 있다. 이때, 본 실시예에서는 유전막의 증착 두께를 150Å으로 예정하고, 제 1 탄탈륨 산화막(115)을 50Å 두께로 형성하였다. 아울러, 씨드층 역할을 하는 제 1 탄탈륨 산화막(115)은 증착 당시 비정질 상태를 갖는다.
그후, 도 3b에서와 같이, 씨드층의 역할을 하는 제 1 탄탈륨 산화막(115)을 결정화시키기 위하여 제 1 열처리 공정을 실시한다. 제 1 열처리 공정은 상기 제 1 탄탈륨 산화막(115)이 완전히 결정화될 수 있도록 질소(N2) 분위기에서 약 650℃ 내지 750℃의 온도로 약 5 내지 30분 정도 진행한다. 이때, 제 1 탄탈륨 산화막(115)은 박막이어서 단시간에 결정화를 진행할 수 있으므로, 장시간 열처리로 인한 하부 전극(110)의 영향을 줄일 수 있다. 또한, 질소 분위기에서 제 1 열처리를 진행하는 것은 하부 전극(110)의 산화를 최소화하기 위함이다. 도면 부호 115a는 결정화된 제 1 탄탈륨 산화막을 나타낸다.
도 3c를 참조하여, 제 1 탄탈륨 산화막(115a) 상부에 캐패시터의 실질적인 유전막에 해당하는 제 2 탄탈륨 산화막(120)을 형성한다. 바람직하게는, 제 2 탄탈륨 산화막(120)은 제 1 탄탈륨 산화막(115a) 상부에서 에피택셜 성장방식으로 형성되어, 제 1 탄탈륨 산화막(115a)의 결정성을 일부 부여받는다. 이러한 제 2 탄탈륨 산화막(120)은 제 1 탄탈륨 산화막(115)과 동일 증착 방식 및 동일한 온도로 증착할 수 있다. 또한, 제 2 탄탈륨 산화막(120)은 전체 유전막 두께의 50% 내지 90% 정도의 두께로 형성할 수 있고, 본 실시예에서는 예를 들어, 100Å 두께로 형성한다.
이때, 에피택셜 방식으로 형성된 제 2 탄탈륨 산화막(120) 자체를 캐패시터의 유전막으로 사용할 수 있지만, 제 2 탄탈륨 산화막(120)의 결정성을 보다 향상시키기 위하여, 도 3d에서와 같이, 제 2 탄탈륨 산화막(120)제 2 탄탈륨 산화막(120)을 제 2 열처리할 수 있다. 제 2 열처리 공정은 질소 분위기에서 제 1 열처리 공정보다 낮은 450 내지 650℃의 온도로 약 5 내지 30분 정도 진행된다. 이때, 제 2 탄탈륨 산화막(120)은 제 1 탄탈륨 산화막(115a)의 결정립계를 따라 성장되었으므로 일부 결정성을 가지게 된다. 그러므로, 제 1 열처리 공정보다 낮은 450 내지 650℃의 온도에서 제 2 열처리가 진행되어도 제 2 탄탈륨 산화막(120)이 충분히 결정화가 된다. 아울러, 제 2 열처리 공정에 의하여, 제 2 탄탈륨 산화막(120)의 결정성이 개선되어, 유전율을 개선한다.
여기서, 제 2 탄탈륨 산화막(120)이 증착 당시 일부 결정성을 갖는다는 것은 도 4의 그래프를 통하여 알 수 있다. 즉, 본 실시예와 같이 결정화되었으며 50Å의 두께를 갖는 제 1 탄탈륨 산화막(115a) 상부에 100Å 두께를 갖는 제 2 탄탈륨 산화막(120)을 증착하였을 때 이론적인 탄탈륨 산화막의 등가 산화막 두께는 약 16.67Å으로 계산되어야 한다. 그러나, 실험에 의하여 측정된 탄탈륨 산화막(115a,120)의 실제 등가 산화막 두께는 12.47Å임을 감안하여 볼 때, 제 2 탄탈륨 산화막(120)의 증착 당시 일부 결정화되었음을 유추할 수 있다.
뿐만 아니라, 제 2 탄탈륨 산화막(120a)이 상대적으로 저온에서 결정화가 이루어짐에 따라, 유전막의 대부분을 차지하는 제 2 탄탈륨 산화막(120a)은 제 1 탄탈륨 산화막(115a)보다는 큰 결정립을 갖게된다. 이에따라, 누설 전류의 패스인 결정립계의 수가 감소되어, 누설 전류가 감소된다. 또한, 제 2 탄탈륨 산화막(120a)이 저온에서 결정화됨에 따라, 하부 전극(110)과 유전막 사이의 계면 스트레스가 완화된다.
상기 언급한 도 4는 저온에서 제 2 열처리 공정을 수행한 후, 탄탈륨 산화막(125)의 등가 산화막 두께를 나타낸 것으로, 제 2 열처리 공정을 550℃ 또는 600℃에서 수행하였을 때, 종래의 12.5Å에서 10Å 또는 9Å 두께로 등가 산화막 두께가 감소됨을 알 수 있다. 즉, 고온의 열처리를 수반하지 않고도, 등가 산화막 두께를 10Å 이하로 감소시킬 수 있다.
도 3e에 도시된 바와 같이, 제 2 탄탈륨 산화막(120) 상부에 상부 전극(130)을 형성하여, 캐패시터(140)를 형성한다. 이때, 상부 전극(130)은 하부 전극(110)과 마찬가지로 고유전막과 반응하지 않는 일함수가 매우 높은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)등과 같은 귀금속 물질로 형성할 수 있으며, 본 실시예에서는 루테늄으로 상부 전극(130)을 형성한다.
본 실시예에 의하면, 씨드층으로 제 1 탄탈륨 산화막(115)을 증착하고 고온 열처리 공정을 진행한다음, 실질적인 유전막으로 제 2 탄탈륨 산화막(120)을 증착하고 저온 열처리 공정을 진행한다. 이때, 제 2 탄탈륨 산화막(120)은 증착 당시부터 일부 결정성을 가지고 있으므로 저온 열처리 공정에 의하여도 결정화가 용이하게 이루어 질 수 있으며, 저온에서 열처리가 진행되므로 결정립계의 수가 감소된다. 그러므로, 고온으로 인한 하부 전극(110)의 변형을 방지할 수 있고, 누설 전류 패스를 감소시킬 수 있다.
도 5는 인가전압에 따른 누설 전류 밀도를 나타낸 그래프로서, 단일의 탄탈륨 산화막을 증착하고 고온에서 열처리를 수행한 경우(▲:종래 기술)보다, 본 실시예와 같이, 제 1 탄탈륨 산화막을 50Å두께로 형성하고 700℃의 온도에서 제 1 열처리를 수행한 후 제 2 탄탈륨 산화막을 100Å 두께로 형성하고 550℃의 온도에서 제 2 열처리를 수행하는 경우(이하, 케이스 1:■로 표시) 및 제 1 탄탈륨 산화막을 50Å두께로 형성하고 700℃의 온도에서 제 1 열처리를 수행한 후 제 2 탄탈륨 산화막을 100Å 두께로 형성하고 600℃의 온도에서 제 2 열처리를 수행하는 경우(이하, 케이스 2:●로 표시)가 누설 전류 측면에서 훨씬 안정적임을 알 수 있다.
도 6은 열처리 방식에 따른 캐패시턴스를 나타내는 그래프로서, 본 발명에 따른 케이스 1 및 케이스 2와 같이 열처리를 수행하는 경우 캐패시터는 각각 약 24fF, 약 25fF정도로 측정되었다. 반면, 종래와 같이 탄탈륨 산화막을 150Å 두께로 형성하고 700℃에서 단일의 고온 열처리를 진행한 경우 약 14.5fF로, 상기 케이스 1 및 케이스 2에 비하여 캐패시턴스가 낮다. 이에 따라, 본 발명의 실시예와 같이 유전막을 증착하였을 때 캐패시턴스가 증가됨을 알 수 있다.
도 7은 열처리 방식에 따른 유전 손실(tanδ)을 나타내는 그래프로서, 도 7에 의하면 본 발명에 따른 케이스 1 및 케이스 2에서는 유전 손실이 거의 없는 반면, 종래 기술에 따르면 유전 손실이 약 2.5% 정도 발생되는 것을 알 수 있다.
본 실시예에 의하면, 씨드층 역할을 하는 제 1 탄탈륨 산화막을 먼저 형성하고, 메인 유전층 역할을 하는 제 2 탄탈륨 산화막을 형성한다. 이에따라, 결정 핵 생성 및 탄탈륨 산화막 성장이 별도로 진행되므로, 탄탈륨 산화막의 결정 특성을 향상시킨다. 또한, 장시간의 고온 열처리 공정이 배제되므로, 하부 전극에 미치는 영향을 최소화할 수 있다. 아울러, 메인 유전층 역할을 하는 제 2 탄탈륨 산화막을 고온 열처리할 필요가 없으므로, 제 2 탄탈륨 산화막내에 결정립계의 수를 줄일 수 있다. 이에따라, 누설 패스를 감소시킬 수 있다.
(실시예 2)
계속해서, 본 발명의 실시예 2를 상기 도 3a 내지 도 3e를 참조하여 설명하도록 한다. 이때, 상술한 실시예 1과 동일한 부분에 대하여는 동일한 부호를 부여할 것이며, 중복 설명은 배제하도록 한다.
도 3a에 도시된 바와 같이, 제 1 탄탈륨 산화막(115)은 CVD 방식에 의하여 약 300 내지 500℃의 온도, 바람직하게는 400 내지 480℃의 온도로 증착한다. 다음, 도 3b에 도시된 바와 같이, 제 1 탄탈륨 산화막(115)을 질소 분위기에서 약 650 내지 750℃의 온도로 제 1 열처리 공정을 실시한다.
이어서, 도 3c를 참조하여, 제 2 탄탈륨 산화막(120)을 제 1 탄탈륨 산화막(115)과 다른 온도로 증착한다. 이때, 제 2 탄탈륨 산화막(120)은 제 1 탄탈륨 산화막(115)보다 고온 또는 저온에서 증착할 수 있으며, 바람직하게는 제 1 탄탈륨 산화막(115)의 증착 온도보다는 고온인 400 내지 550℃의 온도에서 증착한다. 여기서, 제 2 탄탈륨 산화막(120)은 제 1 탄탈륨 산화막(115a)에 비하여 고온 또는 저온으로 형성되더라도, 제 1 탄탈륨 산화막(115a)의 결정성을 따라 에피택셜 성장되므로 제 1 탄탈륨 산화막(115a)의 결정성을 부여받게 된다.
제 2 탄탈륨 산화막(120)을 제 1 탄탈륨 산화막(115)보다 고온으로 형성되므로써, 제 2 탄탈륨 산화막(120)의 결정 특성이 더 우수해진다.
이때, 보다 결정 특성을 향상시키기 위하여, 도 3d에서와 같이, 제 2 탄탈륨 산화막(120)을 제 2 열처리할 수 있다. 제 2 열처리 공정은 질소 분위기에서 제 1 열처리 공정보다 낮은 450 내지 650℃의 온도로 약 5 내지 30분 정도 진행된다. 이때, 제 2 탄탈륨 산화막(120)은 제 1 탄탈륨 산화막(115a)의 결정립계를 따라 에피택셜 성장되었으므로 일부 결정성을 가지게 된다. 그러므로, 제 1 열처리 공정보다 낮은 450 내지 650℃의 온도에서 제 2 열처리가 진행되어도 제 2 탄탈륨 산화막(120)이 충분히 결정화가 되어, 유전율을 개선한다. 또한 상대적인 저온에서 제 2 열처리 공정이 진행되므로, 유전막의 대부분을 차지하는 제 2 탄탈륨 산화막(120)이 매우 큰 결정립계를 갖게 된다. 그러므로, 누설 전류 패스를 줄일 수 있다.
제 1 탄탈륨 산화막(115)과 제 2 탄탈륨 산화막(120)의 증착 온도에 따른 누설 전류를 나타낸 그래프가 도 8에 제시되어 있다. 도 8은 제 1 탄탈륨 산화막(115)을 430℃로 증착하고 제 2 탄탈륨 산화막(120)을 430℃, 460℃, 480℃ 및 500℃로 변화시켜가면서 증착하였을 때 누설 전류를 나타낸 것으로, 제 1 탄탈륨 산화막(115)의 온도는 고정하고, 제 2 탄탈륨 산화막(120)의 온도를 변화시켜가면서 증착하여도 누설 전류 측면에서는 크게 차이가 없음을 알 수 있다.
한편, 도 9는 제 1 탄탈륨 산화막(115)을 430℃로 증착하고 제 2 탄탈륨 산화막(120)을 430℃, 460℃, 480℃ 및 500℃로 증착하였을 때, 등가 산화막 두께를 나타낸 그래프이다. 도 9에 의하면, 제 2 탄탈륨 산화막(120)을 고온에서 증착할수록 등가 산화막 두께가 감소된다. 이러한 현상은 제 2 탄탈륨 산화막(120)이 고온에서 증착되었을 때, 증착과 동시에 결정화가 달성되기 때문이다. 이에따라, 등가 산화막의 측면에서, 제 2 탄탈륨 산화막(120)이 제 1 탄탈륨 산화막(115)에 비하여 고온에서 증착됨이 바람직하다.
그후, 후속의 공정은 상술한 실시예 1과 동일하게 진행한다.
이와같이, 제 1 탄탈륨 산화막(115)과 제 2 탄탈륨 산화막(120)의 증착 온도를 달리하여 증착하여도 상술한 실시예 1과 동일한 효과를 발휘한다. 특히, 제 2 탄탈륨 산화막(120)을 제 1 탄탈륨 산화막(115)보다 고온에서 증착하였을 때, 등가 산화막이 감소되는 효과가 있다.
(실시예 3)
이하, 본 발명의 실시예 3에 대하여 상기 도 3a 내지 도 3e를 참조하여 설명한다.
도 3a에 도시된 바와 같이, 제 1 탄탈륨 산화막(115)은 CVD 방식에 의하여 약 300 내지 500℃의 온도, 예를들어 400 내지 480℃의 온도에서 증착한다.
다음, 도 3b에서와 같이, 제 1 탄탈륨 산화막(115)을 질소 분위기에서 약 650 내지 750℃의 온도로 제 1 열처리한다.
도 3c를 참조하여, 제 2 탄탈륨 산화막(120)은 제 1 탄탈륨 산화막(115)과 동일 온도 혹은 다른 온도로 증착하되, 제 2 탄탈륨 산화막(120)이 비정질 상태를 갖도록 증착한다. 이때, 제 2 탄탈륨 산화막(115)은 비정질 상태를 가질 수 있도록 300 내지 550℃의 범위내에서 형성한다. 이때, 제 2 탄탈륨 산화막(115)이 비정질 상태로 형성되므로, 누설 전류 패스가 원천적으로 발생되지 않는다.
이렇게 비정질 상태의 제 2 탄탈륨 산화막(115) 자체를 캐패시터의 유전막으로 사용할 수 있고, 경우에 따라, 제 2 탄탈륨 산화막(115)의 결정성을 보완하여 유전율을 향상시키기 위하여, 제 2 탄탈륨 산화막(115)을 추가적으로 열처리할 수 있다. 제 2 탄탈륨 산화막(115)의 열처리 공정은 제 1 탄탈륨 산화막(115)의 결정화 온도보다는 낮은 온도, 예를들어 450 내지 650℃의 온도 범위에서 진행될 수 있다. 더불어, 제 2 탄탈륨 산화막(115)은 추가적인 산화를 방지하기 위하여 질소 분위기에서 행해질 수 있다.
그후 후속의 공정은 상술한 실시예 1과 동일하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 캐패시터의 유전막을 형성할 때, 먼저 박막의 씨드층으로서 제 1 탄탈륨 산화막을 형성한다음, 이를 결정화시킨다. 그후, 제 1 탄탈륨 산화막 상부에 실질적인 유전막 역할을 하는 제 2 탄탈륨 산화막을 에피택셜 성장 또는 비정질 상태로 증착한다.
이에 따라, 제 2 탄탈륨 산화막은 에피택셜 성장에 의하여 증착과 동시에 제 1 탄탈륨 산화막의 결정성을 부여받게 되어, 고온의 열처리를 없이 결정화를 달성할 수 있다. 또한, 제 2 탄탈륨 산화막이 비정질 상태로 형성되는 경우, 결정립계가 존재하지 않으므로 누설 패스가 원천적으로 발생되지 않는다.
그러므로, 탄탈륨 산화막과 같은 유전막을 장시간동안 고온 열처리하는 공정이 배제되어, 하부 전극의 변형을 방지함은 물론 유전막의 결함이 최소화된다. 따라서, 캐패시터의 신뢰성은 물론, 캐패시턴스를 향상시킬 수 있다.
더욱이, 유전막의 대부분을 차지하는 제 2 탄탈륨 산화막이 저온에서 결정화되거나, 또는 비정질 상태로 형성되므로, 실질적인 유전막내에 결정립계가 감소 또는 제거되어, 누설 전류가 크게 감소된다.
본 발명은 유전막으로 탄탈륨 산화막에 대하여 설명하였지만, 이에 국한되지 않고, 고유전율을 갖는 유전막이면 모두 여기에 적용될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 종래 기술에 따라 형성된 캐패시터의 단면도이다.
도 2는 종래 기술에 따라 유전막을 증착하였을 때, 증착 및 결정화 온도에 따른 등가 산화막 두께를 나타낸 그래프이다.
도 3a 내지 도 3e는 본 발명에 따른 캐패시터의 유전막 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 4는 본 발명에 따라 유전막을 증착하였을 때, 증착 및 결정화 온도에 따른 등가 산화막 두께를 나타낸 그래프이다.
도 5는 인가 전압에 따른 누설 전류 밀도를 나타낸 그래프이다.
도 6은 본 발명에 따라 유전막을 증착하였을 때, 캐패시턴스를 나타내는 그래프이다.
도 7은 본 발명에 따라 유전막을 증착하였을 때, 유전 손실을 나타내는 그래프이다.
도 8은 제 1 및 제 2 탄탈륨 산화막의 증착 온도에 따른 누설 전류를 나타낸 그래프이다.
도 9는 제 1 및 제 2 탄탈륨 산화막의 증착 온도에 따른 등가 산화막 두께를 나타낸 그래프이다.
(도면의 주요 부분에 대한 부호의 설명)
115,115a : 제 1 탄탈륨 산화막 120,120a : 제 2 탄탈륨 산화막

Claims (36)

  1. 하부 전극, 유전막 및 상부 전극으로 구성되는 캐패시터의 유전막 형성방법으로서,
    상기 하부 전극 상부에 씨드층의 역할을 하는 제 1 유전막을 증착하는 단계;
    상기 제 1 유전막을 단일의 질소 분위기 열처리 공정에 의해 완전히 결정화시키는 단계; 및
    상기 제 1 유전막 상부에 제 1 유전막의 결정성을 부여받도록 제 2 유전막을 에피택셜 성장시키는 단계를 포함하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 유전막은 동일한 온도에서 형성하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 유전막은 각각 300 내지 550℃의 온도에서 형성하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 유전막은 서로 다른 온도에서 형성하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  5. 제 4 항에 있어서,
    상기 제 2 유전막은 상기 제 1 유전막보다 고온에서 형성하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  6. 제 5 항에 있어서,
    상기 제 1 유전막은 300 내지 500℃의 온도에서 형성하고, 상기 제 2 유전막은 400 내지 550℃의 온도에서 형성하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  7. 제 1 항에 있어서,
    상기 제 2 유전막을 에피택셜 성장하는 단계 이후에, 상기 제 1 유전막을 결정화시키는 온도보다 낮은 온도에서 제 2 유전막을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 유전막 형성방법.
  8. 제 7 항에 있어서,
    상기 제 1 유전막을 결정화시키기 위한 단계는 약 650 내지 750℃의 온도에서 진행하고, 상기 제 2 유전막을 열처리하는 단계는 약 450 내지 650℃의 온도에서 진행하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  9. 제 7 항에 있어서,
    상기 제 2 유전막을 열처리하는 단계는 각각 질소 분위기에서 진행되는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  10. 제 1 항에 있어서,
    상기 제 1 유전막은 예정된 유전막 전체 두께의 10% 내지 50% 정도의 두께로 형성하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  11. 제 1 항에 있어서,
    상기 하부 및 상부 전극은 루테늄(Ru), 백금(Pt), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 중 선택되는 하나로 형성하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  12. 제 1 항에 있어서,
    상기 유전막은 탄탈륨 산화막(TaO)인 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  13. 하부 전극, 유전막 및 상부 전극으로 구성되는 캐패시터의 유전막 형성방법으로서,
    상기 하부 전극 상부에 제 1 탄탈륨 산화막을 증착하는 단계;
    상기 제 1 탄탈륨 산화막을 결정화시키기 위하여 열처리하는 단계;
    상기 제 1 탄탈륨 산화막 상부에, 제 1 탄탈륨 산화막과 동일한 방식 및 동일한 온도로 제 2 탄탈륨 산화막을 에피택셜 성장시키는 단계; 및
    상기 제 2 탄탈륨 산화막을 상기 제 1 탄탈륨 산화막을 결정화시키는 온도보다 낮은 온도로 열처리하는 단계를 포함하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 유전막은 300 내지 550℃의 온도에서 형성하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  15. 제 13 항에 있어서,
    상기 제 1 유전막은 650 내지 750℃의 온도에서 열처리하여 결정화시키고,
    상기 제 2 유전막은 450 내지 650℃의 온도에서 열처리하여, 제 2 유전막의 결정성을 향상시키는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  16. 제 13 항에 있어서,
    상기 제 1 유전막의 열처리 및 제 2 유전막의 열처리는 각각 질소 분위기에서 진행하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  17. 제 13 항에 있어서,
    상기 제 1 유전막은 예정된 유전막 전체 두께의 10% 내지 50% 정도의 두께로 형성하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  18. 제 13 항에 있어서,
    상기 하부 및 상부 전극은 루테늄(Ru), 백금(Pt), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 중 선택되는 하나로 형성하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  19. 하부 전극, 유전막 및 상부 전극으로 구성되는 캐패시터의 유전막 형성방법으로서,
    상기 하부 전극 상부에 제 1 탄탈륨 산화막을 증착하는 단계;
    상기 제 1 탄탈륨 산화막을 제 1 열처리하여, 결정화시키는 단계; 및
    상기 제 1 탄탈륨 산화막 상부에 제 2 탄탈륨 산화막을 상기 제 1 탄탈륨 산화막의 증착 온도보다 높은 온도에서 에피택셜 성장시키는 단계; 및
    상기 제 2 탄탈륨 산화막의 결정성을 향상시키기 위하여 상기 제 2 탄탈륨 산화막을 상기 제 1 탄탈륨 산화막을 결정화시키는 온도보다 낮은 온도로 열처리하는 단계를 포함하며,
    상기 제 2 탄탈륨 산화막은 성장과 동시에 일부 결정화되는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  20. 제 19 항에 있어서,
    상기 제 1 유전막은 300 내지 500℃의 온도에서 형성하고, 제 2 유전막은 400 내지 550℃의 온도에서 형성하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  21. 제 19 항에 있어서,
    상기 제 1 유전막은 650 내지 750℃의 온도에서 열처리하여 결정화시키고,
    상기 제 2 유전막은 450 내지 650℃의 온도에서 열처리하여 결정성을 향상시키는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  22. 제 19 항에 있어서,
    상기 제 1 유전막의 열처리 및 제 2 유전막의 열처리는 각각 질소 분위기에서 진행하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  23. 제 19 항에 있어서,
    상기 제 1 탄탈륨 산화막은 예정된 유전막 전체 두께의 10% 내지 50% 정도의 두께로 형성하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
  24. 제 19 항에 있어서,
    상기 하부 및 상부 전극은 루테늄(Ru), 백금(Pt), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 중 선택되는 하나로 형성하는 것을 특징으로 하는 캐패시터의 유전막 형성방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000026967A (ko) * 1998-10-24 2000-05-15 김영환 반도체 장치의 커패시터 및 그 형성 방법
JP2001189430A (ja) * 1999-12-28 2001-07-10 Toshiba Corp 強誘電体キャパシタ
KR20010077892A (ko) * 2000-02-03 2001-08-20 다니구찌 이찌로오, 기타오카 다카시 반도체 장치 및 그 제조 방법
KR20020001378A (ko) * 2000-06-28 2002-01-09 박종섭 반도체 소자의 캐패시터 제조 방법

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4371421A (en) * 1981-04-16 1983-02-01 Massachusetts Institute Of Technology Lateral epitaxial growth by seeded solidification
JP3250673B2 (ja) * 1992-01-31 2002-01-28 キヤノン株式会社 半導体素子基体とその作製方法
JP2775563B2 (ja) * 1992-03-23 1998-07-16 三菱電機株式会社 半導体装置およびその製造方法
JPH0677402A (ja) * 1992-07-02 1994-03-18 Natl Semiconductor Corp <Ns> 半導体デバイス用誘電体構造及びその製造方法
US5587870A (en) * 1992-09-17 1996-12-24 Research Foundation Of State University Of New York Nanocrystalline layer thin film capacitors
KR100244041B1 (ko) * 1995-08-05 2000-02-01 엔도 마코토 기판처리장치
US5893949A (en) * 1995-12-26 1999-04-13 Xerox Corporation Solid phase epitaxial crystallization of amorphous silicon films on insulating substrates
JP3512959B2 (ja) * 1996-11-14 2004-03-31 株式会社東芝 半導体装置及びその製造方法
JP3899652B2 (ja) * 1997-03-14 2007-03-28 住友電気工業株式会社 エピタキシャルウェハ
US6468856B2 (en) * 1997-07-24 2002-10-22 Texas Instruments Incorporated High charge storage density integrated circuit capacitor
JP3169866B2 (ja) * 1997-11-04 2001-05-28 日本電気株式会社 薄膜キャパシタ及びその製造方法
JP4376979B2 (ja) * 1998-01-12 2009-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5970352A (en) * 1998-04-23 1999-10-19 Kabushiki Kaisha Toshiba Field effect transistor having elevated source and drain regions and methods for manufacturing the same
WO1999066558A1 (fr) * 1998-06-19 1999-12-23 Hitachi, Ltd. Dispositif a semiconducteur et son procede de production
US6232248B1 (en) * 1998-07-03 2001-05-15 Tokyo Electron Limited Single-substrate-heat-processing method for performing reformation and crystallization
US6320244B1 (en) * 1999-01-12 2001-11-20 Agere Systems Guardian Corp. Integrated circuit device having dual damascene capacitor
US6297527B1 (en) * 1999-05-12 2001-10-02 Micron Technology, Inc. Multilayer electrode for ferroelectric and high dielectric constant capacitors
US6485988B2 (en) * 1999-12-22 2002-11-26 Texas Instruments Incorporated Hydrogen-free contact etch for ferroelectric capacitor formation
US6368945B1 (en) * 2000-03-16 2002-04-09 The Trustees Of Columbia University In The City Of New York Method and system for providing a continuous motion sequential lateral solidification
JP3437832B2 (ja) * 2000-03-22 2003-08-18 東京エレクトロン株式会社 成膜方法及び成膜装置
US6933566B2 (en) * 2001-07-05 2005-08-23 International Business Machines Corporation Method of forming lattice-matched structure on silicon and structure formed thereby
US7037730B2 (en) * 2001-07-11 2006-05-02 Micron Technology, Inc. Capacitor with high dielectric constant materials and method of making
US20030020122A1 (en) * 2001-07-24 2003-01-30 Joo Jae Hyun Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a noble metal oxide, and integrated circuit electrodes and capacitors fabricated thereby
KR100455375B1 (ko) * 2001-09-17 2004-11-12 삼성전자주식회사 열처리량을 조절하는 반도체 메모리 소자의 커패시터 제조 방법
JP2003142479A (ja) * 2001-11-02 2003-05-16 Fujitsu Ltd 半導体装置、エピタキシャル膜の製造方法、およびレーザアブレーション装置
US6528328B1 (en) * 2001-12-21 2003-03-04 Texas Instruments Incorporated Methods of preventing reduction of irox during PZT formation by metalorganic chemical vapor deposition or other processing
US6596547B2 (en) * 2001-12-21 2003-07-22 Texas Instruments Incorporated Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
US6686236B2 (en) * 2001-12-21 2004-02-03 Texas Instruments Incorporated Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000026967A (ko) * 1998-10-24 2000-05-15 김영환 반도체 장치의 커패시터 및 그 형성 방법
JP2001189430A (ja) * 1999-12-28 2001-07-10 Toshiba Corp 強誘電体キャパシタ
KR20010077892A (ko) * 2000-02-03 2001-08-20 다니구찌 이찌로오, 기타오카 다카시 반도체 장치 및 그 제조 방법
KR20020001378A (ko) * 2000-06-28 2002-01-09 박종섭 반도체 소자의 캐패시터 제조 방법

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