KR100455375B1 - 열처리량을 조절하는 반도체 메모리 소자의 커패시터 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 239000003990 capacitor Substances 0.000 title claims abstract description 81
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 title claims description 150
- 238000010438 heat treatment Methods 0.000 claims abstract description 378
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000003860 storage Methods 0.000 claims description 40
- 238000002425 crystallisation Methods 0.000 claims description 39
- 230000008025 crystallization Effects 0.000 claims description 39
- 229910052726 zirconium Inorganic materials 0.000 claims description 22
- 239000012298 atmosphere Substances 0.000 claims description 21
- 150000004706 metal oxides Chemical class 0.000 claims description 19
- 229910052760 oxygen Inorganic materials 0.000 claims description 17
- 229910052707 ruthenium Inorganic materials 0.000 claims description 15
- 229910004121 SrRuO Inorganic materials 0.000 claims description 13
- 239000002131 composite material Substances 0.000 claims description 13
- 229910052741 iridium Inorganic materials 0.000 claims description 13
- 229910044991 metal oxide Inorganic materials 0.000 claims description 13
- 229910052697 platinum Inorganic materials 0.000 claims description 13
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 12
- 229910000510 noble metal Inorganic materials 0.000 claims description 12
- 229910019023 PtO Inorganic materials 0.000 claims description 11
- 229910019899 RuO Inorganic materials 0.000 claims description 11
- 229910002367 SrTiO Inorganic materials 0.000 claims description 11
- 238000005054 agglomeration Methods 0.000 claims description 11
- 229910052746 lanthanum Inorganic materials 0.000 claims description 11
- 229910052745 lead Inorganic materials 0.000 claims description 11
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 10
- 229910003071 TaON Inorganic materials 0.000 claims description 9
- 230000002776 aggregation Effects 0.000 claims description 9
- 238000004220 aggregation Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 230000002744 anti-aggregatory effect Effects 0.000 claims description 4
- 230000002265 prevention Effects 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 3
- 238000002360 preparation method Methods 0.000 claims 2
- 230000016615 flocculation Effects 0.000 claims 1
- 238000005189 flocculation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 169
- 239000010408 film Substances 0.000 description 145
- 230000008569 process Effects 0.000 description 9
- 230000004048 modification Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 239000012528 membrane Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000005469 granulation Methods 0.000 description 4
- 230000003179 granulation Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- -1 Ta 2 O 5 and TaON Chemical class 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229920000620 organic polymer Polymers 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010970 precious metal Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000010100 anticoagulation Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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Abstract
열처리량을 조절하는 반도체 메모리 소자의 커패시터 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 반도체 기판상에 하부 전극을 형성한다. 상기 하부 전극을 제1 열처리량(thermal budget)으로 열처리한다. 상기 열처리된 하부 전극 위에 유전막을 형성한다. 상기 유전막을 상기 제1 열처리량보다 작은 제2 열처리량으로 열처리하여 상기 유전막을 결정화시킨다.
Description
본 발명은 반도체 메모리 소자의 커패시터 제조 방법에 관한 것으로, 특히 하부 전극 및 상부 전극으로서 금속을 사용하는 MIM (metal-insulator-metal) 커패시터를 제조하는 데 있어서 열처리량(thermal budget)을 조절하는 방법을 이용하는 반도체 메모리 소자의 커패시터 제조 방법에 관한 것이다.
최근, 반도체 소자의 집적도 증가로 인해 셀의 단면적이 감소함에 따라 소자 동작에 필요한 정전 용량을 얻기가 매우 힘들어지고 있다. 따라서, 기가비트급 이상의 반도체 메모리 소자를 동작시키는 데 필요한 커패시터를 제조하는 데 있어서 유전막의 두께를 박막화하고, 커패시터의 유효 단면적을 증가시키기 위하여 3차원 구조의 스토리지 노드를 제조하기 위한 다양한 방법이 연구되고 있다. 그러나, 이러한 노력에도 불구하고 기존에 사용되던 ONO(oxide-nitride-oxide) 유전막으로는 기가비트급 이상의 반도체 메모리 소자 동작에 필요한 유효 정전 용량을 얻기가 매우 어렵다. 따라서, ONO 유전막을 대신하는 유전막으로서 ONO보다 수 배 ∼ 수 백배 큰 유전 상수를 가지는 물질, 예를 들면 Ta2O5, TaON 등의 금속 산화물과, (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3, Pb(Zr,Ti)O3(PZT), (Pb,La)(Zr,Ti)O3(PLZT) 등과 같은 페로브스카이트(perovskite) 구조의 물질로 이루어지는 고유전막이 연구되어지고 있다.
상기와 같은 고유전막을 채용하여 반도체 메모리 소자의 동작에 필요한 커패시터를 제조하는 데 있어서 폴리실리콘 전극을 채용하는 커패시터 보다는 금속 전극을 사용하는 MIM (metal-insulator-metal) 커패시터를 제조하는 것이 바람직하다. 그 이유는 폴리실리콘 전극의 경우는 유전막과의 반응을 억제해 주기 위한 저유전층이 필요하므로 커패시턴스(capacitance) 값을 개선하는 데 한계가 있는 반면, 일함수(work function)가 큰 금속을 전극으로 사용하는 MIM 캐패시터는 금속전극과 유전막과의 계면 사이에 장벽층이 형성되고, 이 장벽층에 의해 누설 전류가 제어된다. 따라서, 저유전층을 추가하지 않아도 안정된 전기적 특성을 확보할 수 있고, 그 결과 유전막의 박막화를 통하여 커패시턴스 값을 증가시킬 수 있다.
MIM 커패시터를 반도체 메모리 소자에 채용하여 기가비트급 반도체 메모리 소자의 동작에 필요한 고유전 특성을 얻기 위해서는 반드시 결정화된 유전막을 사용하여야 한다. 그것은 MIM 캐패시터의 유전막으로 주로 사용되는 Ta2O5, TaON, BST, STO 등과 같은 유전 물질들이 결정화되면서 비정질 상태에서보다 약 2 ∼ 10 배의 큰 유전 특성을 보이기 때문이다.
유전막을 결정화하기 위한 방법으로는 고온에서 증착하여 박막 성장시부터 결정질 유전막으로 형성하는 방법과, 비정질 상태의 유전막을 증착한 후 결정화를 위한 열처리 단계를 추가로 도입하여 결정질 유전막을 얻는 방법으로 나눌 수 있다. 그러나, 상기 방법들 중에서 고온에서 유전막을 증착하는 방법은 박막 성장시 유전막을 충분히 결정화시키는데 필요한 고온 조건은 3차원 구조의 반도체 소자를 제조하는데 있어서 단차 피복 특성을 열화시키고, 또한 하부 전극과 TiN 계열의 확산 저지막을 산화시킬 염려가 있어서 적용 불가능하다. 따라서, 비정질 상태의 유전막을 증착한 후 고온 열처리를 통해 유전막을 결정화하는 방법이 결정질 유전막을 가지는 MIM 캐패시터를 제조할 수 있는 현실적인 방법이다.
종래 기술에 따른 커패시터 제조 방법의 일 예에 따르면, 열처리를 통해 결정질 유전막을 형성하는 방법으로 MIM 캐패시터를 제조하기 위하여, 먼저 하부 구조물이 형성된 반도체 기판 상에 하부 전극을 형성한다. 그 후, 상기 하부 전극 위에 비정질 유전막을 형성한다. 이어서, 상기 비정질 유전막을 결정화시키기 위하여 고온 열처리를 행하고, 결정화된 유전막 위에 상부 전극을 형성한다. 여기서, 상기 유전막을 충분히 결정화시키기 위해서는 반드시 고온 열처리가 요구된다. 그런데, 상기와 같은 종래 기술에 의하면, 유전막의 결정화를 위한 열처리시 유전막의 결정화 뿐 만 아니라, 전극 물질과 유전막의 열팽창 계수 차이 및 고온에서 일어나는 전극 물질의 입성장(grain growth)에 의한 조립화(coarsening) 현상 때문에 전극이 유전막에 인장 응력(tensile stress)을 유발하여 커패시터의 물리적 특성 및 전기적 특성을 열화시키게 된다.
다른 종래 기술에 따르면, 상기와 같은 문제점들을 해결하기 위하여 유전막을 증착하기 전에 하부 전극을 먼저 열처리하는 방법을 이용한다. 이 방법은 전극 물질의 입성장에 의한 조립화를 미리 야기시킴으로써 유전막의 결정화 열처리 공정시 전극의 변형이 없도록 하여 유전막에 인장 응력이 미치는 것을 방지하고자 하는 것이다. 그러나, 상기와 같은 종래 기술에 의하면 콘케이브형 MIM 캐패시터를 제조하는 경우에 하부 전극의 열처리시 하부 전극의 응집 현상에 의하여 하부 전극의 연속성이 끊어지는 문제가 발생될 수 있다. 또한, 하부 전극의 열처리를 행하더라도 소자 동작에 필요한 안정된 누설 전류값을 얻을 수 없다. 따라서, 하부 전극의 열처리 만으로는 안정된 전기적 특성을 얻기가 어렵다.
본 발명은 상기한 바와 같은 종래 기술에서의 문제점들을 해결하고자 하는 것으로, 결정질 유전막을 갖는 MIM 캐패시터를 제조하는 데 있어서 유전막의 결정화를 위한 열처리시 하부 전극이 변형되는 것을 억제하여 커패시터의 물리적 특성 및 전기적 특성을 개선할 수 있는 반도체 메모리 소자의 커패시터 제조 방법을 제공하는 것이다.
도 1a 내지 도 1j는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 본 발명의 제3 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4j는 본 발명의 제4 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5c는 본 발명의 제5 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 제6 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7i는 본 발명의 제7 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 8a 및 도 8b는 본 발명의 제8 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 본 발명의 제9 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 제10 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도이다.
도 11은 본 발명에 따른 방법으로 제조된 커패시터의 누설 전류 특성 평가를 위한 대조예의 평가 결과를 나타낸 그래프이다.
도 12는 본 발명에 따른 방법으로 제조된 커패시터의 누설 전류 특성 평가 결과를 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 12: 층간절연막, 14: 전도성 플러그, 20; 희생 절연막, 20a: 희생 절연막 패턴, 22: 도전층, 22a: 하부 전극, 26: 식각 방지층, 30: 열처리, 32: 유전막, 40: 열처리, 42: 상부 전극.
상기 목적을 달성하기 위하여, 본 발명의 일 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 반도체 기판상에 하부 전극을 형성한다. 상기 하부 전극을 제1 열처리량(thermal budget)으로 열처리한다. 상기 열처리된 하부 전극 위에 유전막을 형성한다. 상기 유전막을 상기 제1 열처리량보다 작은 제2 열처리량으로 열처리하여 상기 유전막을 결정화시킨다.
상기 하부 전극은 귀금속, 전도성 귀금속 산화물 또는 전도성 금속 산화물로 이루어진다. 바람직하게는, 상기 하부 전극은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3, BaSrRuO3또는 LaScCo로 이루어진다.
상기 유전막은 금속 산화막 또는 페로브스카이트 (perovskite) 구조의 물질막으로 이루어진다. 바람직하게는, 상기 유전막은 Ta2O5, Al2O3, TaON, (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3(BTO), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어지는 군에서 선택되는 어느 하나로 구성되는 단일막 또는 이들의 복합막으로 이루어진다.
상기 하부 전극을 제1 열처리량으로 열처리하는 단계 및 상기 유전막을 제2 열처리량으로 열처리하는 단계에서는 각각 열처리 온도, 열처리 시간 및 열처리 방법 중에서 선택되는 어느 하나에 의하여 열처리량을 조절한다.
상기 제1 열처리량 및 제2 열처리량을 조절하기 위하여 열처리 온도를 조절하는 경우, 상기 유전막을 열처리하는 단계에서는 상기 유전막의 결정화 온도 이상인 제1 온도로 열처리하고, 상기 하부 전극을 열처리하는 단계에서는 상기 제1 온도보다 50 ∼ 200℃ 높은 제2 온도로 열처리한다. 상기 제1 열처리량 및 제2 열처리량을 조절하기 위하여 열처리 시간을 조절하는 경우, 상기 하부 전극을 열처리하는 단계에서의 열처리 시간은 상기 유전막을 열처리하는 단계에서의 열처리 시간보다 더 길다. 상기 하부 전극을 열처리하는 단계 및 상기 유전막을 열처리하는 단계에서 각각 퍼니스(furnace)를 이용하여 열처리를 행하는 경우, 상기 하부 전극을 열처리하는 단계에서의 열처리 시간은 상기 유전막을 열처리하는 단계에서의 열처리 시간보다 30분 ∼ 2시간 더 길게 설정한다. 상기 제1 열처리량 및 제2 열처리량을 조절하기 위하여 서로 다른 열처리 방법을 이용할 수도 있다. 이 경우에는 상기 하부 전극을 열처리하는 단계에서는 상기 제1 열처리량을 얻기 위하여 퍼니스(furnace)를 이용하는 방법으로 열처리를 행하고, 상기 유전막을 열처리하는 단계에서는 상기 제2 열처리량을 얻기 위하여 RTA(rapid thermal anneal) 또는 플라즈마 어닐 방법으로 열처리를 행하는 것이 바람직하다. 상기 하부 전극을 제1 열처리량으로 열처리하는 단계 및 상기 유전막을 제2 열처리량으로 열처리하는 단계에서는 각각 상기 제1 열처리량 및 제2 열처리량을 조절하기 위하여 열처리 온도, 열처리 시간 및 열처리 방법중에서 선택되는 적어도 2개의 파라미터를 복합적으로 변화시키는 것도 가능하다.
상기 하부 전극을 열처리하는 단계는 500 ∼ 850℃의 온도로 행하며, N2, O2, H2, N2O, NO, NO2, Ar 및 O3로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기하에서 행해진다. 또한, 상기 하부 전극을 열처리하는 단계는 진공 분위기 또는 플라즈마 분위기 하에서 행할 수 있다.
상기 유전막을 열처리하는 단계는 N2, O2, H2, N2O, NO, NO2, Ar 및 O3로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기하에서 행해진다. 또한, 상기 유전막을 열처리하는 단계는 진공 분위기 또는 플라즈마 분위기하에서 행할 수 있다.
본 발명의 일 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법은 상기 하부 전극 위에 응집 방지층을 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 하부 전극을 제1 열처리량으로 열처리하는 단계는 상기 응집 방지층이 형성된 후 행한다. 상기 응집 방지층은 SiO2, 포토레지스트 (photoresist), Si3N4, Ta2O5, Al2O3, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O5(SBT), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12, BaTiO3(BTO) 및 유기 고분자로 이루어지는 군에서 선택되는 어느 하나로 구성되는 단일막 또는 이들의 복합막으로 이루어질 수 있다. 또한, 본 발명의 일 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법은 상기 하부 전극을 제1 열처리량으로 열처리한 후, 상기 유전막을 형성하기 전에 상기 응집 방지층을 제거하는 단계를 더 포함할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법은 상기 반도체 기판상에 스토리지 노드 홀을 한정하는 희생 절연막 패턴을 형성하는 단계를 더 포함한다. 상기 하부 전극은 상기 스토리지 노드 홀 내에서 상기 희생 절연막 패턴의 측벽 위에 형성된다. 이 경우, 상기 하부 전극을 형성하기 위하여, 상기 희생 절연막 패턴의 상면 및 측벽과 상기 스토리지 노드 홀의 저면을 덮는 도전층을 형성한다. 상기 스토리지 노드 홀이 완전히 채워지기에 충분한 두께로 상기 도전층 위에 식각 방지층을 형성한다. 상기 희생 절연막 패턴의 상면을 덮는 상기 도전층이 제거될 때까지 상기 식각 방지층 및 상기 도전층의 일부를 제거하여 상기 스토리지 노드 홀 내에 남아 있는 상기 도전층으로 이루어지는 컨케이브(concave)형의 하부 전극을 형성한다. 상기 스토리지 노드 홀 내에 남아 있는 상기 식각 방지층을 제거한다. 상기 도전층은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3, BaSrRuO3또는 LaScCo로 이루어진다. 여기서, 상기 하부 전극을 제1 열처리량으로 열처리하는 데 있어서, 상기 스토리지 노드 홀 내에 남아 있는 상기 식각 방지층을 제거하기 전에 상기 식각 방지층을 응집 방지층으로 이용한다.
상기 희생 절연막 패턴은 제1 절연막 패턴, 식각 스토퍼 패턴 및 제2 절연막 패턴이 차례로 적층된 구조를 가질 수 있다. 이 경우, 상기 하부 전극을 형성하기 위하여, 상기 희생 절연막 패턴의 상면 및 측벽과 상기 스토리지 노드 홀의 저면을 덮는 도전층을 형성한다. 상기 스토리지 노드 홀이 완전히 채워지기에 충분한 두께로 상기 도전층 위에 식각 방지층을 형성한다. 상기 희생 절연막의 상면을 덮는 상기 도전층이 제거될 때까지 상기 식각 방지층 및 상기 도전층의 일부를 제거하여 상기 스토리지 노드 홀 내에 남아 있는 상기 도전층으로 이루어지는 실린더(cylinder)형의 하부 전극을 형성한다. 상기 스토리지 노드 홀 내에 남아 있는 상기 식각 방지층을 제거한다. 여기서, 상기 하부 전극을 제1 열처리량으로 열처리하는 단계 후에 상기 제1 절연막 패턴을 제거하는 단계를 더 포함할 수 있다. 이 경우, 상기 유전막은 상기 식각 스토퍼 패턴 및 하부 전극 위에 형성된다.
또 다른 방법으로서, 상기 하부 전극을 형성하기 위하여, 상기 희생 절연막 패턴이 형성된 결과물상에 상기 스토리지 노드 홀이 완전히 채워지기에 충분한 두께로 도전층을 형성한다. 상기 희생 절연막 패턴의 상부에 있는 상기 도전층을 제거하여 상기 스토리지 노드 홀 내에 남아 있는 상기 도전층으로 이루어지는 스택(stack)형의 하부 전극을 형성한다.
또한, 본 발명의 일 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법은 상기 유전막 위에 상부 전극을 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 유전막을 제2 열처리량으로 열처리하는 단계는 상기 상부 전극을 형성하기 전에 행할 수도 있고, 상부 전극을 형성한 후에 행할 수도 있다. 상기 상부 전극은 귀금속, 전도성 귀금속 산화물 또는 전도성 금속 산화물로 이루어진다. 바람직하게는, 상기 상부 전극은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3, BaSrRuO3또는 LaScCo로 이루어진다.
본 발명의 다른 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법은 반도체 기판상에 도전층을 형성한다. 상기 도전층을 제1 열처리량으로 열처리한다. 상기 도전층을 패터닝하여 하부 전극을 형성한다. 상기 열처리된 하부 전극 위에 유전막을 형성한다. 상기 유전막을 상기 제1 열처리량보다 작은 제2 열처리량으로 열처리하여 상기 유전막을 결정화시킨다. 상기 유전막 위에 상부 전극을 형성한다.
상기한 본 발명의 다른 양태에 따른 반도체 메모리 소자의 커패시터 제조 방법은 상기 도전층 위에 식각 방지층을 형성하는 단계와, 상기 하부 전극이 형성된 후 상기 식각 방지층을 제거하는 단계를 더 포함할 수 있다. 이 때, 상기 도전층을 제1 열처리량으로 열처리하는 단계는 상기 식각 방지층이 형성된 후 행해진다.
본 발명에 의하면, 유전막 결정화를 위한 열처리시 인가되는 열처리량보다 큰 열처리량으로 하부 전극을 미리 열처리한다. 따라서, 유전막 결정화를 위한 열처리 전에 미리 하부 전극의 입성장에 의한 조립화가 충분히 이루어지고, 유전막의 결정화를 위한 열처리시 하부 전극의 변형으로 인해 유전막에 인장 응력이 미치는 것을 효과적으로 방지함으로써 소자 동작에 필요한 안정된 누설 전류 특성을 얻을 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1j는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)상의 층간절연막(12)을 통하여 상기 반도체 기판(10)의 도전 영역에 접하는 전도성 플러그(14)를 형성한 후, 그 위에 희생절연막(20)을 약 10,000Å의 두께로 형성한다. 전도성 플러그(14)는 TiN으로 이루어질 수 있다. 상기 희생 절연막(20)은 후속 공정에서 하부 전극을 형성하는 데 필요한 몰드(mold)를 형성하기 위한 것으로, SiO2로 형성된다.
도 1b를 참조하면, 상기 희생 절연막(20)을 패터닝하여, 상기 전도성 플러그(14)를 노출시키는 스토리지 노드 홀(h1)을 한정하는 희생 절연막 패턴(20a)을 형성한다.
도 1c를 참조하면, 상기 희생 절연막 패턴(20a)의 상면 및 측벽과 상기 스토리지 노드 홀(h1)의 저면을 덮는 도전층(22)을 약 200 ∼ 500Å의 두께로 형성한다. 상기 도전층(22)은 Pt, Ru 및 Ir과 같은 귀금속, PtO, RuO2및 IrO2와 같은 전도성 귀금속 산화물, 또는 SrRuO3, BaSrRuO3및 LaScCo와 같은 전도성 금속 산화물로 형성될 수 있다. 상기 도전층(22)을 형성하기 위한 방법으로는 단차피복 특성이 우수한 CVD (chemical vapor deposition) 방법 또는 ALD (atomic layer deposition) 방법을 이용하는 것이 바람직하다.
도 1d를 참조하면, 상기 스토리지 노드 홀(h1)이 완전히 채워지기에 충분한 두께로 상기 도전층(22) 위에 식각 방지층(26)을 형성한다. 상기 식각 방지층(26)은 후속의 노드 분리 공정시 하부 전극을 보호하기 위하여 형성하는 것으로, 예를 들면 SiO2, 포토레지스트 (photoresist), Si3N4, Ta2O5, Al2O3, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O5(SBT),(Pb,La)(Zr,Ti)O3, Bi4Ti3O12, BaTiO3(BTO) 및 유기 고분자로 이루어지는 군에서 선택되는 어느 하나로 구성되는 단일막 또는 이들의 복합막으로 이루어질 수 있다.
도 1e를 참조하면, 상기 희생 절연막 패턴(20a)의 상면을 덮는 상기 도전층(22)이 제거될 때까지 상기 식각 방지층(26) 및 상기 도전층(22)의 일부를 제거하여, 상기 도전층(22)중 상기 스토리지 노드 홀(h1) 내에 남아 있는 부분으로 이루어지는 컨케이브(concave)형 하부 전극(22a)을 형성한다. 이 때, 상기 스토리지 노드 홀(h1) 내에서 상기 하부 전극(22a)의 상부에는 상기 식각 방지층(26)이 일부 남아 있게 된다.
도 1f를 참조하면, 상기 하부 전극(22a) 위에 남아 있는 상기 식각 방지층(26)을 응집 방지층으로 이용하여 상기 하부 전극(22a)을 제1 열처리량(thermal budget)(TB11)으로 열처리(30)한다. 여기서, 상기 하부 전극(22a)을 열처리(30)하기 전에 상기 식각 방지층(26)을 완전히 제거하고, 다시 상기 하부 전극(22a) 위에 별도의 응집 방지층을 형성한 후 상기 열처리(30)를 행하는 것도 가능하다.
상기 제1 열처리량(TB11)은 후속의 유전막 결정화를 위한 열처리시 가해지는 열처리량보다 크게 되도록 한다. 유전막 결정화를 위한 열처리시의 열처리량보다 큰 제1 열처리량(TB11)으로 상기 하부 전극(22a)을 열처리(30)하기 위하여, 열처리 온도, 열처리 시간 및 열처리 방법중에서 선택되는 하나 또는 복수의 파라미터를 변화시킬 수 있다.
상기 하부 전극(22a)의 열처리(30)시 가해지는 상기 제1 열처리량(TB11)을 조절하기 위하여 열처리 온도를 조절하는 경우, 상기 하부 전극(22a)의 열처리(30) 온도는 후속의 유전막 결정화를 위한 열처리 온도보다 약 50 ∼ 200℃ 높은 온도로 한다. 상기 하부 전극(22a)의 열처리(30)시 가해지는 상기 제1 열처리량(TB11)을 조절하기 위하여 열처리 시간을 조절하는 경우, 상기 하부 전극(22a)의 열처리(30) 시간은 후속의 유전막 결정화를 위한 열처리 시간보다 더 길게 되도록 한다. 예를 들면, 상기 하부 전극(22a)의 열처리 및 후속의 유전막 열처리를 각각 퍼니스(furnace)를 이용하여 동일한 방법으로 행하는 경우, 상기 하부 전극(22a)을 열처리(30)하는 단계에서의 열처리 시간은 후속의 유전막 결정화를 위한 열처리 시간보다 약 30분 ∼ 2시간 더 길게 되도록 한다. 또한, 상기 하부 전극(22a)의 열처리(30)시 가해지는 상기 제1 열처리량(TB11)을 조절하기 위하여 서로 다른 열처리 방법을 이용하는 경우, 상기 하부 전극(22a)의 열처리(30)시에는 비교적 큰 열처리량을 제공하는 열처리 방법을 이용하고, 후속의 유전막 열처리시에는 비교적 작은 열처리량을 제공하는 열처리 방법을 이용한다. 예를 들면, 상기 하부 전극(22a)을 열처리(30)할 때에는 상기 제1 열처리량(TB11)을 얻기 위하여 퍼니스를 이용하는 방법을 선택하고, 후속의 유전막 결정화를 위한 열처리시에는 상기 제1 열처리량(TB11)보다 작은 열처리량을 얻기 위하여 RTA(rapid thermal anneal) 또는 플라즈마 어닐 방법을 선택한다. 상기 하부 전극(22a)을 상기 제1 열처리량(TB11)으로 열처리하기 위하여 열처리 온도, 열처리 시간 및 열처리 방법중에서 선택되는 적어도 2개의 파라미터를 복합적으로 변화시킬 수도 있다.
상기 하부 전극(22a)을 열처리(30)하는 단계에서는 약 500 ∼ 850℃의 온도를 적용하는 것이 바람직하다. 또한, 상기 하부 전극(22a)의 열처리(30)를 N2, O2, H2, N2O, NO, NO2, Ar 및 O3로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기하에서 행할 수도 있으며, 진공 분위기 또는 플라즈마 분위기하에서 행하는 것도 가능하다.
도 1g를 참조하면, 상기 열처리된 하부 전극(22a) 위에 남아 있는 상기 식각 방지층(26)을 건식 또는 습식 식각 방법에 의하여 제거한다. 그 결과, 상기 열처리된 하부 전극(22a)의 상면이 노출된다.
도 1h를 참조하면, 상기 하부 전극(22a) 및 상기 희생 절연막 패턴(20a)의 위에 유전막(32)을 비정질 상태로 형성한다. 상기 유전막(32)은 약 100 ∼ 200Å의 두께로 형성된다. 또한, 상기 유전막(32)은 금속 산화막 또는 페로브스카이트(perovskite) 구조의 물질막으로 이루어질 수 있다. 예를 들면, 상기 유전막(32)은 Ta2O5, Al2O3, TaON, (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3(BTO), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어지는 군에서 선택되는 어느 하나로 구성되는 단일막 또는 이들의 복합막으로 이루어질 수 있다.
도 1i를 참조하면, 상기 유전막(32)을 결정화시키기 위한 열처리(40)를 행한다. 이 때, 상기 열처리(40)시 가해지는 제2 열처리량(TB12)은 상기 하부 전극(22a) 열처리시 가해진 제1 열처리량(TB11)보다 작게 되도록 한다.
상기 유전막(32)의 결정화를 위한 열처리(40)시 가해지는 상기 제2 열처리량(TB12)을 상기 제1 열처리량(TB11)보다 작게 하기 위하여, 열처리 온도, 열처리 시간 및 열처리 방법중에서 선택되는 하나 또는 복수의 파라미터를 변화시킬 수 있다.
상기 유전막(32)의 결정화를 위한 열처리(40)시 가해지는 상기 제2 열처리량(TB12)을 조절하기 위하여 열처리 온도를 조절하는 경우, 상기 하부 전극(22a)의 열처리(30) 온도보다 약 50 ∼ 200℃ 낮은 온도로 상기 유전막(32)을 결정화시킨다. 예를 들면, 상기 유전막(32)을 Ta2O5막으로 형성하는 경우, 상기 유전막(32)의 결정화를 위한 열처리 온도를 약 650℃로 한다. 상기 유전막(32)의 열처리(40)시 가해지는 상기 제2 열처리량(TB12)을 조절하기 위하여 열처리 시간을 조절하는 경우, 상기 유전막(32)의 열처리(40) 시간은 상기 하부 전극(22a)의 열처리 시간보다 더 짧게 되도록 한다. 또한, 상기 유전막(32)의 열처리(40)시 가해지는 상기 제2 열처리량(TB12)을 조절하기 위하여 서로 다른 열처리 방법을 이용하는 경우, 상기 유전막(32)의 열처리(40)시에는 상기 하부 전극(22a)의 열처리(30)시보다 작은 열처리량을 제공하는 열처리 방법을 이용한다. 예를 들면, 상기 유전막(32)의 결정화를 위한 열처리(40)시에는 RTA 또는 플라즈마 어닐 방법을 이용할 수 있다. 또한, 상기 유전막(32)을 상기 제2 열처리량(TB12)으로 열처리(40)하기 위하여 열처리 온도, 열처리 시간 및 열처리 방법중에서 선택되는 적어도 2개의 파라미터를 복합적으로 변화시킬 수도 있다.
상기 유전막(32)의 열처리(40)는 약 500 ∼ 800℃의 온도 범위내에서 행하는 것이 바람직하다. 상기 유전막(32)의 열처리(40)는 N2, O2, H2, N2O, NO, NO2, Ar 및 O3로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기하에서 행할 수도 있으며, 진공 분위기 또는 플라즈마 분위기하에서 행하는 것도 가능하다.
도 1j를 참조하면, 상기 열처리(40)에 의하여 결정화된 유전막(32) 위에 상부 전극(42)을 형성한다. 상기 상부 전극(42)은 귀금속, 전도성 귀금속 산화물 또는 전도성 금속 산화물로 이루어질 수 있다. 예를 들면, 상기 상부 전극(42)은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3, BaSrRuO3또는 LaScCo로 이루어질 수 있다. 상기 상부 전극(42)을 형성하기 위한 방법으로는 단차피복 특성이 우수한 CVD 방법 또는 ALD 방법을 이용하는 것이 바람직하다.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다. 제2 실시예는 제1 실시예의 변형예로서 제2 실시예에서는 하부 전극의 열처리를 도전층(54)의 패터닝 후 행하지 않고 상기 도전층(54)을 패터닝하기 전에 미리 행한다.
상세히 설명하면, 먼저 도 1a 내지 도 1d를 참조하여 설명한 바와 같이 반도체 기판(50)상에 희생 절연막 패턴(52)을 형성하고, 그 위에 도전층(54) 및 식각 방지층(56)을 형성한다. 그 후, 도 2a에 도시한 바와 같이, 상기 식각 방지층(56)을 응집 방지층으로 이용하여 상기 도전층(54)을 제1 열처리량(TB21)으로 열처리(60)한다. 상기 도전층(54)을 제1 열처리량(TB21)으로 열처리(60)하는 방법은 도 1f를 참조하여 설명한 바와 같은 열처리(30) 방법과 같다.
도 2b를 참조하면, 상기 희생 절연막 패턴(52)의 상면을 덮는 상기 열처리된 도전층(54)이 제거될 때까지 상기 식각 방지층(56) 및 상기 열처리된 도전층(54)의 일부를 제거하여, 상기 열처리된 도전층(54)의 나머지 일부로 이루어지는 컨케이브형 하부 전극(54a)을 형성한다.
도 2c를 참조하면, 상기 하부 전극(54a) 위에 남아 있는 상기 식각 방지층(56)을 제거한 후, 상기 하부 전극(54a) 및 상기 희생 절연막 패턴(52)의 위에 유전막(62)을 비정질 상태로 형성한다.
그 후, 도 1i 및 도 1j를 참조하여 설명한 바와 같은 방법으로 상기 유전막(62)의 결정화를 위한 열처리를 행하고, 그 위에 상부 전극을 형성한다.
도 3a 및 도 3b는 본 발명의 제3 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 제2 실시예는 제1 실시예 및 제2 실시예의 변형예로서 제3 실시예에서는 유전막(84)의 결정화를 위한 열처리(90)를 상부 전극(86) 형성 전에 행하지 않고 상기 상부 전극(86) 형성 후에 행한다.
상세히 설명하면, 도 1a 내지 도 1h 또는 도 2a 내지 도 2c를 참조하여 설명한 바와 같은 방법으로 반도체 기판(70)상에 열처리된 하부 전극(82)을 컨케이브형으로 형성한 후, 그 위에 유전막(84)을 비정질 상태로 형성한다. 그 후, 도 3a에 도시한 바와 같이 비정질 상태의 상기 유전막(84) 위에 도 1j를 참조하여 설명한 바와 같은 방법으로 상부 전극(86)을 형성한다.
도 3b를 참조하면, 상기 상부 전극(86)이 형성된 결과물에 대하여 상기 유전막(84)의 결정화를 위한 열처리(90)를 행한다. 이 때, 상기 열처리(90)시 가해지는 열처리량은 상기 하부 전극(82) 열처리시의 열처리량보다 작은 제2 열처리량(TB32)으로 되도록 한다. 상기 유전막(84)을 제2 열처리량(TB32)으로 열처리(90)하는 구체적인 방법은 도 1i를 참조하여 설명한 바와 같은 열처리(40) 방법과 같다.
도 4a 내지 도 4j는 본 발명의 제4 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a를 참조하면, 반도체 기판(100)상의 층간절연막(102)을 통하여 상기 반도체 기판(100)의 도전 영역에 접하는 전도성 플러그(104)를 형성한 후, 그 위에 희생 절연막(120)을 약 10,000Å의 두께로 형성한다. 전도성 플러그(104)는 TiN으로 이루어질 수 있다. 상기 희생 절연막(120)은 후속 공정에서 하부 전극을 형성하는 데 필요한 몰드를 형성하기 위한 것으로, 제1 절연막(112), 식각 스토퍼(114) 및 제2 절연막(116)이 차례로 적층된 구조를 가진다. 상기 제1 절연막(112) 및 제2 절연막(116)은 각각 SiO2로 형성되고, 상기 식각 스토퍼(114)는 Ta2O5, TaON, TiO2및 Si3N4로 이루어지는 군에서 선택되는 어느 하나로 구성되는 단일막 또는 이들의복합막으로 이루어진다.
도 4b를 참조하면, 상기 희생 절연막(120)을 패터닝하여, 제1 절연막 패턴(112a), 식각 스토퍼 패턴(114a) 및 제2 절연막 패턴(116a)으로 이루어지는 희생 절연막 패턴(120a)을 형성한다. 상기 희생 절연막 패턴(120a)은 상기 전도성 플러그(104)를 노출시키는 스토리지 노드 홀(h2)을 한정한다.
도 4c를 참조하면, 도 1c를 참조하여 설명한 바와 같은 방법으로 상기 희생 절연막 패턴(120a)의 상면 및 측벽과 상기 스토리지 노드 홀(h2)의 저면을 덮는 도전층(122)을 형성한다.
도 4d를 참조하면, 도 1d를 참조하여 설명한 바와 같은 방법으로 상기 도전층(122) 위에 식각 방지층(126)을 형성한다.
도 4e를 참조하면, 도 1e를 참조하여 설명한 바와 같은 방법으로 상기 희생 절연막 패턴(120a)의 상면을 덮는 상기 도전층(122)이 제거될 때까지 상기 식각 방지층(126) 및 상기 도전층(122)의 일부를 제거하여, 상기 스토리지 노드 홀(h2) 내에 실린더형 하부 전극(122a)을 형성한다. 이 때, 상기 스토리지 노드 홀(h2) 내에는 상기 하부 전극(122a) 위에 상기 식각 방지층(126)이 일부 남아 있게 된다.
도 4f를 참조하면, 상기 하부 전극(122a) 위에 남아 있는 상기 식각 방지층(126)을 응집 방지층으로 이용하여, 도 1f를 참조하여 설명한 바와 같은 방법으로 상기 하부 전극(122a)을 제1 열처리량(TB41)으로 열처리(130)한다.
도 4g를 참조하면, 상기 열처리된 하부 전극(122a) 위에 남아 있는 상기 식각 방지층(126)과, 상기 제2 절연막 패턴(116a)을 건식 또는 습식 식각 방법에 의하여 제거한다. 그 결과, 열처리된 실린더형 하부 전극(122a)의 측벽이 노출된다.
도 4h를 참조하면, 상기 하부 전극(122a) 및 상기 식각 스토퍼 패턴(114a)의 위에 유전막(132)을 비정질 상태로 형성한다. 상기 유전막(132)을 형성하는 데 적합한 물질은 도 1h를 참조하여 설명한 바와 같다.
도 4i를 참조하면, 상기 유전막(132)을 결정화시키기 위한 열처리(140)를 행한다. 이 때, 상기 열처리(140)시 가해지는 제2 열처리량(TB42)은 상기 하부 전극(122a) 열처리시 가해진 제1 열처리량(TB41)보다 작게 되도록 한다. 상기 유전막(132)을 제2 열처리량(TB42)으로 열처리하기 위한 상세한 방법은 도 1i를 참조하여 설명한 바와 같다.
도 4j를 참조하면, 상기 열처리(140)에 의하여 결정화된 유전막(132) 위에 도 1j를 참조하여 설명한 바와 같은 방법으로 상부 전극(142)을 형성한다.
도 5a 내지 도 5c는 본 발명의 제5 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다. 제5 실시예는 제4 실시예의 변형예로서 제5 실시예에서는 하부 전극의 열처리를 도전층(160)의 패터닝 후 행하지 않고 상기 도전층(160)을 패터닝하기 전에 미리 행한다.
상세히 설명하면, 먼저 도 4a 내지 도 4d를 참조하여 설명한 바와 같이 반도체 기판(150)상에 제1 절연막 패턴(152), 식각 스토퍼 패턴(154) 및 제2 절연막 패턴(156)으로 이루어지는 희생 절연막 패턴(158)을 형성하고, 그 위에 도전층(160) 및 식각 방지층(162)을 형성한다. 그 후, 도 5a에 도시한 바와 같이, 상기 식각 방지층(162)을 응집 방지층으로 이용하여 상기 도전층(160)을 제1 열처리량(TB51)으로 열처리(164)한다. 상기 도전층(160)을 제1 열처리량(TB51)으로 열처리(164)하는 방법은 도 1f를 참조하여 설명한 바와 같은 열처리(30) 방법과 같다.
도 5b를 참조하면, 상기 희생 절연막 패턴(158)의 상면을 덮는 상기 열처리된 도전층(160)이 제거될 때까지 상기 식각 방지층(162) 및 상기 열처리된 도전층(160)의 일부를 제거하여, 상기 열처리된 도전층(160)의 나머지 일부로 이루어지는 실린더형 하부 전극(160a)을 형성한다.
도 5c를 참조하면, 도 4g를 참조하여 설명한 바와 같이 상기 하부 전극(160a) 위에 남아 있는 상기 식각 방지층(162) 및 제2 절연막 패턴(156)을 제거한 후, 상기 하부 전극(160a) 및 상기 식각 스토퍼 패턴(154)의 위에 유전막(166)을 비정질 상태로 형성한다.
그 후, 도 4i 및 도 4j를 참조하여 설명한 바와 같은 방법으로 상기 유전막(166)의 결정화를 위한 열처리를 행하고, 그 위에 상부 전극을 형성한다.
도 6a 및 도 6b는 본 발명의 제6 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 제6 실시예는 제4 실시예 및 제5 실시예의 변형예로서 제6 실시예에서는 유전막(182)의 결정화를 위한 열처리(190)를 상부 전극(184) 형성 전에 행하지 않고 상기 상부 전극(184) 형성 후에 행한다.
상세히 설명하면, 도 4a 내지 도 4h 또는 도 5a 내지 도 5c를 참조하여 설명한 바와 같은 방법으로 반도체 기판(170)상에 열처리된 하부 전극(180)을 실린더형으로 형성한 후, 그 위에 유전막(182)을 비정질 상태로 형성한다. 그 후, 도 6a에 도시한 바와 같이 비정질 상태의 상기 유전막(182) 위에 도 4j를 참조하여 설명한 바와 같은 방법으로 상부 전극(184)을 형성한다.
도 6b를 참조하면, 상기 상부 전극(184)이 형성된 결과물에 대하여 상기 유전막(182)의 결정화를 위한 열처리(190)를 행한다. 이 때, 상기 열처리(190)시 가해지는 열처리량은 상기 하부 전극(180) 열처리시의 열처리량보다 작은 제2 열처리량(TB62)으로 되도록 한다. 상기 유전막(182)을 제2 열처리량(TB62)으로 열처리(190)하는 구체적인 방법은 도 1i를 참조하여 설명한 바와 같은 열처리(40) 방법과 같다.
도 7a 내지 도 7i는 본 발명의 제7 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a를 참조하면, 반도체 기판(200)상의 층간절연막(202)을 통하여 상기 반도체 기판(200)의 도전 영역에 접하는 전도성 플러그(204)를 형성한 후, 그 위에 희생 절연막(220)을 약 10,000Å의 두께로 형성한다. 전도성 플러그(204)는 TiN으로 이루어질 수 있다. 상기 희생 절연막(220)은 후속 공정에서 하부 전극을 형성하는 데 필요한 몰드를 형성하기 위한 것으로, 제1 절연막(212), 식각 스토퍼(214) 및 제2 절연막(216)이 차례로 적층된 구조를 가진다. 상기 제1 절연막(212) 및 제2 절연막(216)은 각각 SiO2로 형성되고, 상기 식각 스토퍼(214)는 Ta2O5, TaON, TiO2및 Si3N4로 이루어지는 군에서 선택되는 어느 하나로 구성되는 단일막 또는 이들의복합막으로 이루어진다.
도 7b를 참조하면, 상기 희생 절연막(220)을 패터닝하여, 제1 절연막 패턴(212a), 식각 스토퍼 패턴(214a) 및 제2 절연막 패턴(216a)으로 이루어지는 희생 절연막 패턴(220a)을 형성한다. 상기 희생 절연막 패턴(220a)은 상기 전도성 플러그(204)를 노출시키는 스토리지 노드 홀(h3)을 한정한다.
도 7c를 참조하면, 상기 스토리지 노드 홀(h3)의 내부를 완전히 채우기에 충분한 두께로 도전층(222)을 형성한다. 상기 도전층(222)은 Pt, Ru 및 Ir과 같은 귀금속, PtO, RuO2및 IrO2와 같은 전도성 귀금속 산화물, 또는 SrRuO3, BaSrRuO3및 LaScCo와 같은 전도성 금속 산화물로 형성될 수 있다. 상기 도전층(222)을 형성하기 위한 방법으로는 단차피복 특성이 우수한 CVD 방법 또는 ALD 방법을 이용하는 것이 바람직하다.
도 7d를 참조하면, 노드 분리를 위하여 건식 식각 또는 CMP(chemical mechanical polishing) 방법을 이용하여 상기 희생 절연막 패턴(220a)의 위에 있는 상기 도전층(222)을 제거한다. 그 결과, 상기 스토리지 노드 홀(h3) 내에 스택형 하부 전극(222a)이 형성된다.
도 7e를 참조하면, 도 1f를 참조하여 설명한 바와 같은 방법으로 상기 하부 전극(222a)을 제1 열처리량(TB71)으로 열처리(230)한다. 상기 제1 열처리량(TB71)은 후속의 유전막 결정화를 위한 열처리시 가해지는 열처리량보다 크게 되도록 한다.
도 7f를 참조하면, 상기 열처리된 하부 전극(222a) 주위에 있는 상기 제2 절연막 패턴(216a)을 건식 또는 습식 식각 방법에 의하여 제거한다. 그 결과, 열처리된 스택형 하부 전극(222a)의 측벽이 노출된다.
도 7g를 참조하면, 상기 하부 전극(222a) 및 상기 식각 스토퍼 패턴(214a)의 위에 유전막(232)을 비정질 상태로 형성한다. 상기 유전막(232)을 형성하는 데 적합한 물질은 도 1h를 참조하여 설명한 바와 같다.
도 7h를 참조하면, 상기 유전막(232)을 결정화시키기 위한 열처리(240)를 행한다. 이 때, 상기 열처리(240)시 가해지는 제2 열처리량(TB72)은 상기 하부 전극(222a) 열처리시 가해진 제1 열처리량(TB71)보다 작게 되도록 한다. 상기 유전막(232)을 제2 열처리량(TB72)으로 열처리하기 위한 상세한 방법은 도 1i를 참조하여 설명한 바와 같다.
도 7i를 참조하면, 상기 열처리(240)에 의하여 결정화된 유전막(232) 위에 도 1j를 참조하여 설명한 바와 같은 방법으로 상부 전극(242)을 형성한다.
커패시터의 전기적 특성을 개선하기 위한 목적으로 상기 상부 전극(242)이 형성된 결과물을 산소가 포함된 분위기하에서 약 300 ∼ 600℃의 온도로 열처리하는 단계를 더 행할 수 있다.
도 8a 및 도 8b는 본 발명의 제8 실시예에 따른 반도체 메모리 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다. 제8 실시예는 제7 실시예의 변형예로서 제8 실시예에서는 하부 전극의 열처리를 도전층(260)의 패터닝 후 행하지 않고 상기 도전층(260)을 패터닝하기 전에 미리 행한다.
상세히 설명하면, 먼저 도 7a 내지 도 7c를 참조하여 설명한 바와 같이 반도체 기판(250)상에 제1 절연막 패턴(252), 식각 스토퍼 패턴(254) 및 제2 절연막 패턴(256)으로 이루어지는 희생 절연막 패턴(258)을 형성하고, 그 위에 도전층(260)을 형성한다. 그 후, 도 8a에 도시한 바와 같이, 상기 도전층(260)을 제1 열처리량(TB81)으로 열처리(264)한다. 상기 도전층(260)을 제1 열처리량(TB81)으로 열처리(264)하는 방법은 도 7e를 참조하여 설명한 바와 같은 열처리(230) 방법과 같다.
도 8b를 참조하면, 건식 식각 또는 CMP 방법에 의하여 상기 희생 절연막 패턴(258)의 상면이 노출될 때까지 상기 열처리된 도전층(260)의 일부를 제거하여 스택형 하부 전극(260a)을 형성한다. 그 후, 도 7g 내지 도 7i를 참조하여 설명한 바와 같은 방법으로 비정실 상태의 유전막을 형성한 후, 유전막의 결정화를 위한 열처리 및 상부 전극 형성 공정을 행한다.
도 9a 및 도 9b는 본 발명의 제9 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 제9 실시예는 제7 실시예 및 제8 실시예의 변형예로서, 제9 실시예에서는 노드 분리에 의하여 하부 전극(276)을 형성한 후, 희생 절연막 패턴을 구성하는 제2 절연막 패턴을 제거하여 상기 하부 전극(276) 주위에 상기 희생 절연막 패턴의 일부, 즉 제1 절연막 패턴(272) 및 식각 스토퍼 패턴(274)만 남아 있고 상기 하부 전극(276)의 측벽이 노출된 상태에서, 도 9a에 도시한 바와 같이 유전막 결정화를 위한 열처리시의 열처리량보다 더 큰 제1 열처리량(TB91)으로 상기 하부 전극(276)을 열처리(278)한다. 그 후, 도 9b에 도시한 바와 같이 상기 하부 전극(276) 위에 유전막(280)을 형성한다.
도 10은 본 발명의 제10 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다. 제10 실시예는 제7 실시예, 제8 실시예 및 제9 실시예의 변형예로서, 제10 실시예에서는 유전막(294)의 결정화를 위한 열처리(298)를 상부 전극(296) 형성 전에 행하지 않고 상기 상부 전극(296) 형성 후에 행한다. 즉, 도 7a 내지 도 7f 또는 도 9a를 참조하여 설명한 바와 같은 방법으로 반도체 기판(290)상에 열처리된 하부 전극(292)을 스택형으로 형성한 후, 그 위에 유전막(294)을 비정질 상태로 형성한다. 그 후, 비정질 상태의 상기 유전막(294) 위에 도 7i를 참조하여 설명한 바와 같은 방법으로 상부 전극(296)을 형성한다. 그 후, 상기 상부 전극(296)이 형성된 결과물에 대하여 상기 유전막(294)의 결정화를 위한 열처리(298)를 행한다. 이 때, 상기 열처리(298)시 가해지는 열처리량은 상기 하부 전극(292) 열처리시의 열처리량보다 작은 제2 열처리량(TB102)으로 되도록 한다. 상기 유전막(294)을 제2 열처리량(TB102)으로 열처리(298)하는 구체적인 방법은 도 7h를 참조하여 설명한 바와 같은 열처리(240) 방법과 같다.
도 11 및 도 12는 본 발명에 따른 방법으로 제조된 커패시터의 전기적 특성을 평가한 결과를 나타내는 그래프들이다.
구체적으로 설명하면, 도 11은 대조예로서 하부 전극 열처리시의 열처리량과 유전막 결정화를 위한 열처리시의 열처리량을 동일하게 부여하여 커패시터를 제조한 경우에 누설 전류 특성을 평가한 결과이다. 도 11의 평가를 위하여 도 1a 내지 도 1j를 참조하여 설명한 실시예 1의 방법으로 커패시터를 제조하였으며, Ru로 이루어지는 하부 전극 열처리 및 Ta2O5로 이루어지는 유전막 결정화 열처리를 각각 퍼니스를 이용한 열처리 방법으로 행하였다. 또한, 하부 전극 열처리 및 유전막 열처리를 각각 N2분위기 하에서 700℃의 온도로 30분 동안 행하였다.
도 12는 본 발명에 따른 방법으로 하부 전극 열처리시의 열처리량을 유전막 결정화를 위한 열처리시의 열처리량보다 크게 하여 커패시터를 제조한 경우에 누설 전류 특성을 평가한 결과이다. 도 12의 평가를 위하여 도 1a 내지 도 1j를 참조하여 설명한 실시예 1의 방법으로 커패시터를 제조하였으며, Ru로 이루어지는 하부 전극 열처리 및 Ta2O5로 이루어지는 유전막 결정화 열처리를 각각 퍼니스를 이용한 열처리 방법으로 행하였다. 단, 하부 전극 열처리는 N2분위기 하에서 700℃의 온도로 30분 동안 행하고, 유전막 열처리는 N2분위기 하에서 650℃의 온도로 30분 동안 행함으로써, 하부 전극 열처리시의 열처리량이 유전막 열처리시의 열처리량보다 크게 되도록 하였다.
도 11 및 도 12의 결과로부터, 하부 전극을 유전막 열처리시의 열처리량보다 큰 열처리량으로 미리 열처리함으로써 보다 우수한 누설 전류 특성이 얻어지는 것을 확인할 수 있다.
본 발명에 따른 반도체 메모리 소자의 커패시터 제조 방법에서는 커패시터의 유전막 결정화를 위한 열처리시 하부 전극이 변형되는 현상을 방지하기 위하여, 유전막 결정화를 위한 열처리시 인가되는 열처리량보다 큰 열처리량으로 하부 전극을 미리 열처리한다. 따라서, 유전막 결정화를 위한 열처리 전에 미리 하부 전극의 입성장에 의한 조립화가 충분히 이루어지고, 유전막의 결정화를 위한 열처리시 하부 전극의 변형으로 인해 유전막에 인장 응력이 미치는 것을 효과적으로 방지함으로써 소자 동작에 필요한 안정된 누설 전류 특성을 얻을 수 있으며, 따라서 커패시터의 전기적 특성을 향상시킬 수 있다. 또한, 컨케이브형 또는 실린더형 하부 전극을 형성하는 데 있어서 노드 분리 공정시 하부 전극을 보호하기 위하여 사용되었던 식각 방지층을 하부 전극 열처리 공정시에는 응집 방지층으로 활용한다. 따라서, 하부 전극의 열처리시 별도의 응집 방지층을 형성하지 않고도 하부 전극의 응집에 의한 물리적 특성 및 전기적 특성의 열화를 억제할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (66)
- 반도체 기판상에 하부 전극을 형성하는 단계와,상기 하부 전극 위에 상기 하부 전극의 응집을 방지하기 위한 응집 방지층을 형성하는 단계와,상기 하부 전극이 상기 응집 방지층으로 덮인 상태에서 상기 하부 전극 및 응집 방지층을 제1 열처리량(thermal budget)으로 열처리하는 단계와,상기 열처리된 응집 방지층을 제거하는 단계와,상기 열처리된 하부 전극 위에 유전막을 형성하는 단계와,상기 유전막을 상기 제1 열처리량보다 작은 제2 열처리량으로 열처리하여 상기 유전막을 결정화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제1항에 있어서, 상기 하부 전극은 귀금속, 전도성 귀금속 산화물 또는 전도성 금속 산화물로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제2항에 있어서, 상기 하부 전극은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3, BaSrRuO3또는 LaScCo로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제1항에 있어서, 상기 유전막은 금속 산화막 또는 페로브스카이트 (perovskite) 구조의 물질막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제4항에 있어서, 상기 유전막은 Ta2O5, Al2O3, TaON, (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3(BTO), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어지는 군에서 선택되는 어느 하나로 구성되는 단일막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 하부 전극을 제1 열처리량으로 열처리하는 단계 및 상기 유전막을 제2 열처리량으로 열처리하는 단계에서는 각각 열처리 온도, 열처리 시간 및 열처리 방법 중에서 선택되는 어느 하나에 의하여 열처리량을 조절하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제6항에 있어서,상기 하부 전극을 열처리하는 단계 및 상기 유전막을 열처리하는 단계에서는 각각 상기 제1 열처리량 및 제2 열처리량을 조절하기 위하여 열처리 온도를 조절하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제7항에 있어서, 상기 유전막을 열처리하는 단계에서는 상기 유전막의 결정화 온도 이상인 제1 온도로 열처리하고, 상기 하부 전극을 열처리하는 단계에서는 상기 제1 온도보다 50 ∼ 200℃ 높은 제2 온도로 열처리하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제6항에 있어서,상기 하부 전극을 열처리하는 단계 및 상기 유전막을 열처리하는 단계에서는 각각 상기 제1 열처리량 및 제2 열처리량을 조절하기 위하여 열처리 시간을 조절하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제9항에 있어서, 상기 하부 전극을 열처리하는 단계에서의 열처리 시간은 상기 유전막을 열처리하는 단계에서의 열처리 시간보다 더 긴 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제10항에 있어서,상기 하부 전극을 열처리하는 단계 및 상기 유전막을 열처리하는 단계에서는 각각 퍼니스(furnace)를 이용하여 열처리를 행하고,상기 하부 전극을 열처리하는 단계에서의 열처리 시간은 상기 유전막을 열처리하는 단계에서의 열처리 시간보다 30분 ∼ 2시간 더 긴 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제6항에 있어서,상기 하부 전극을 열처리하는 단계 및 상기 유전막을 열처리하는 단계에서는 각각 상기 제1 열처리량 및 제2 열처리량을 조절하기 위하여 서로 다른 열처리 방법을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제12항에 있어서,상기 하부 전극을 열처리하는 단계에서는 상기 제1 열처리량을 얻기 위하여 퍼니스(furnace)를 이용하는 방법으로 열처리를 행하고,상기 유전막을 열처리하는 단계에서는 상기 제2 열처리량을 얻기 위하여 RTA(rapid thermal anneal) 또는 플라즈마 어닐 방법으로 열처리를 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제6항에 있어서,상기 하부 전극을 제1 열처리량으로 열처리하는 단계 및 상기 유전막을 제2 열처리량으로 열처리하는 단계에서는 각각 상기 제1 열처리량 및 제2 열처리량을 조절하기 위하여 열처리 온도, 열처리 시간 및 열처리 방법중에서 선택되는 적어도 2개의 파라미터를 복합적으로 변화시키는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 하부 전극을 열처리하는 단계는 500 ∼ 850℃의 온도로 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 하부 전극을 열처리하는 단계는 N2, O2, H2, N2O, NO, NO2, Ar 및 O3로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기하에서 행해지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 하부 전극을 열처리하는 단계는 진공 분위기하에서 행해지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 유전막을 열처리하는 단계는 N2, O2, H2, N2O, NO, NO2, Ar 및 O3로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기하에서 행해지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 유전막을 열처리하는 단계는 진공 분위기하에서 행해지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 삭제
- 제1항에 있어서, 상기 응집 방지층은 SiO2, Si3N4, Ta2O5, Al2O3, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O5(SBT), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12, 및 BaTiO3(BTO)로 이루어지는 군에서 선택되는 어느 하나로 구성되는 단일막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 삭제
- 제1항에 있어서, 상기 응집 방지층은 습식 또는 건식 식각 방법에 의하여 제거되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 반도체 기판상에 스토리지 노드 홀을 한정하는 희생 절연막 패턴을 형성하는 단계를 더 포함하고,상기 하부 전극은 상기 스토리지 노드 홀 내에서 상기 희생 절연막 패턴의 측벽 위에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제24항에 있어서, 상기 희생 절연막 패턴은 SiO2로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제25항에 있어서, 상기 하부 전극을 형성하는 단계는상기 희생 절연막 패턴의 상면 및 측벽과 상기 스토리지 노드 홀의 저면을 덮는 도전층을 형성하는 단계와,상기 스토리지 노드 홀이 완전히 채워지기에 충분한 두께로 상기 도전층 위에 식각 방지층을 형성하는 단계와,상기 희생 절연막 패턴의 상면을 덮는 상기 도전층이 제거될 때까지 상기 식각 방지층 및 상기 도전층의 일부를 제거하여 상기 스토리지 노드 홀 내에 남아 있는 상기 도전층으로 이루어지는 컨케이브(concave)형의 하부 전극을 형성하는 단계와,상기 스토리지 노드 홀 내에 남아 있는 상기 식각 방지층을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제26항에 있어서, 상기 도전층은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3, BaSrRuO3또는 LaScCo로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제26항에 있어서, 상기 식각 방지층은 SiO2, Si3N4, Ta2O5, Al2O3, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O5(SBT), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12, 및 BaTiO3(BTO)로 이루어지는 군에서 선택되는 어느 하나로 구성되는 단일막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제26항에 있어서, 상기 하부 전극을 제1 열처리량으로 열처리하는 단계는 상기 스토리지 노드 홀 내에 남아 있는 상기 식각 방지층을 제거하기 전에 상기 식각 방지층을 응집 방지층으로 이용하여 행하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제25항에 있어서,상기 유전막 형성 단계에서, 상기 유전막은 상기 희생 절연막 패턴 및 상기 하부 전극의 위에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제24항에 있어서, 상기 희생 절연막 패턴은 제1 절연막 패턴, 식각 스토퍼패턴 및 제2 절연막 패턴이 차례로 적층된 구조를 가지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제31항에 있어서,상기 제1 절연막 패턴은 SiO2로 이루어지고,상기 식각 스토퍼 패턴은 Ta2O5, TaON, TiO2및 Si3N4로 이루어지는 군에서 선택되는 어느 하나로 구성되는 단일막 또는 이들의 복합막으로 이루어지고,상기 제2 절연막 패턴은 SiO2로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제31항에 있어서, 상기 하부 전극을 형성하는 단계는상기 희생 절연막 패턴의 상면 및 측벽과 상기 스토리지 노드 홀의 저면을 덮는 도전층을 형성하는 단계와,상기 스토리지 노드 홀이 완전히 채워지기에 충분한 두께로 상기 도전층 위에 식각 방지층을 형성하는 단계와,상기 희생 절연막의 상면을 덮는 상기 도전층이 제거될 때까지 상기 식각 방지층 및 상기 도전층의 일부를 제거하여 상기 스토리지 노드 홀 내에 남아 있는 상기 도전층으로 이루어지는 실린더(cylinder)형의 하부 전극을 형성하는 단계와,상기 스토리지 노드 홀 내에 남아 있는 상기 식각 방지층을 제거하는 단계로이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제33항에 있어서, 상기 도전층은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3, BaSrRuO3또는 LaScCo로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제33항에 있어서, 상기 식각 방지층은 SiO2, Si3N4, Ta2O5, Al2O3, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O5(SBT), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12, 및 BaTiO3(BTO)로 이루어지는 군에서 선택되는 어느 하나로 구성되는 단일막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제33항에 있어서, 상기 하부 전극을 제1 열처리량으로 열처리하는 단계는 상기 스토리지 노드 홀 내에 남아 있는 상기 식각 방지층을 제거하기 전에 상기 식각 방지층을 응집 방지층으로 이용하여 행하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제33항에 있어서,상기 하부 전극을 제1 열처리량으로 열처리하는 단계 후에 상기 제1 절연막 패턴을 제거하는 단계를 더 포함하고,상기 유전막 형성 단계에서, 상기 유전막은 상기 식각 스토퍼 패턴 및 하부 전극 위에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제31항에 있어서, 상기 하부 전극을 형성하는 단계는상기 희생 절연막 패턴이 형성된 결과물상에 상기 스토리지 노드 홀이 완전히 채워지기에 충분한 두께로 도전층을 형성하는 단계와,상기 희생 절연막 패턴의 상부에 있는 상기 도전층을 제거하여 상기 스토리지 노드 홀 내에 남아 있는 상기 도전층으로 이루어지는 스택(stack)형의 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제38항에 있어서, 상기 도전층은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3, BaSrRuO3또는 LaScCo로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제38항에 있어서,상기 하부 전극을 제1 열처리량으로 열처리하는 단계 후에 상기 제1 절연막 패턴을 제거하는 단계를 더 포함하고,상기 유전막 형성 단계에서, 상기 유전막은 상기 식각 스토퍼 패턴 및 하부 전극 위에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 유전막 위에 상부 전극을 형성하는 단계를 더 포함하고,상기 유전막을 제2 열처리량으로 열처리하는 단계는 상기 상부 전극을 형성하기 전에 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 유전막 위에 상부 전극을 형성하는 단계를 더 포함하고,상기 유전막을 제2 열처리량으로 열처리하는 단계는 상기 상부 전극을 형성한 후에 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제41항 또는 제42항에 있어서, 상기 상부 전극은 귀금속, 전도성 귀금속 산화물 또는 전도성 금속 산화물로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제43항에 있어서, 상기 상부 전극은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3,BaSrRuO3또는 LaScCo로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 반도체 기판상에 도전층을 형성하는 단계와,상기 도전층 위에 식각 방지층을 형성하는 단계와,상기 식각 방지층을 상기 도전층의 응집을 방지하기 위한 응집 방지층으로 이용하여 상기 도전층 및 식각 방지층을 제1 열처리량으로 열처리하는 단계와,상기 도전층을 패터닝하여 하부 전극을 형성하는 단계와,상기 하부 전극 위에 남아 있는 상기 열처리된 식각 방지층을 제거하는 단계와,상기 열처리된 하부 전극 위에 유전막을 형성하는 단계와,상기 유전막을 상기 제1 열처리량보다 작은 제2 열처리량으로 열처리하여 상기 유전막을 결정화시키는 단계와,상기 유전막 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제45항에 있어서, 상기 도전층은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3, BaSrRuO3또는 LaScCo로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 삭제
- 제45항에 있어서, 상기 식각 방지층은 SiO2, Si3N4, Ta2O5, Al2O3, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O5(SBT), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12, 및 BaTiO3(BTO)로 이루어지는 군에서 선택되는 어느 하나로 구성되는 단일막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제45항에 있어서, 상기 유전막은 금속 산화막 또는 페로브스카이트 (perovskite) 구조의 물질막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제49항에 있어서, 상기 유전막은 Ta2O5, Al2O3, TaON, (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3(BTO), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어지는 군에서 선택되는 어느 하나로 구성되는 단일막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제45항에 있어서, 상기 도전층을 제1 열처리량으로 열처리하는 단계 및 상기 유전막을 제2 열처리량으로 열처리하는 단계에서는 각각 열처리 온도, 열처리 시간 및 열처리 방법 중에서 선택되는 어느 하나에 의하여 열처리량을 조절하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제51항에 있어서,상기 도전층을 열처리하는 단계 및 상기 유전막을 열처리하는 단계에서는 각각 상기 제1 열처리량 및 제2 열처리량을 조절하기 위하여 열처리 온도를 조절하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제52항에 있어서, 상기 유전막을 열처리하는 단계에서는 상기 유전막의 결정화 온도 이상인 제1 온도로 열처리하고, 상기 도전층을 열처리하는 단계에서는 상기 제1 온도보다 50 ∼ 200℃ 높은 제2 온도로 열처리하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제51항에 있어서,상기 도전층을 열처리하는 단계 및 상기 유전막을 열처리하는 단계에서는 각각 상기 제1 열처리량 및 제2 열처리량을 조절하기 위하여 열처리 시간을 조절하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제54항에 있어서, 상기 도전층을 열처리하는 단계에서의 열처리 시간은 상기 유전막을 열처리하는 단계에서의 열처리 시간보다 더 긴 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제55항에 있어서,상기 도전층을 열처리하는 단계 및 상기 유전막을 열처리하는 단계에서는 각각 퍼니스(furnace)를 이용하여 열처리를 행하고,상기 도전층을 열처리하는 단계에서의 열처리 시간은 상기 유전막을 열처리하는 단계에서의 열처리 시간보다 30분 ∼ 2시간 더 긴 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제51항에 있어서,상기 도전층을 열처리하는 단계 및 상기 유전막을 열처리하는 단계에서는 각각 상기 제1 열처리량 및 제2 열처리량을 조절하기 위하여 서로 다른 열처리 방법을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제57항에 있어서,상기 도전층을 열처리하는 단계에서는 상기 제1 열처리량을 얻기 위하여 퍼니스(furnace)를 이용하는 방법으로 열처리를 행하고,상기 유전막을 열처리하는 단계에서는 상기 제2 열처리량을 얻기 위하여 RTA(rapid thermal anneal) 또는 플라즈마 어닐 방법으로 열처리를 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제51항에 있어서,상기 도전층을 제1 열처리량으로 열처리하는 단계 및 상기 유전막을 제2 열처리량으로 열처리하는 단계에서는 각각 상기 제1 열처리량 및 제2 열처리량을 조절하기 위하여 열처리 온도, 열처리 시간 및 열처리 방법중에서 선택되는 적어도 2개의 파라미터를 복합적으로 변화시키는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제45항에 있어서,상기 도전층을 열처리하는 단계는 500 ∼ 850℃의 온도로 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제45항에 있어서,상기 도전층을 열처리하는 단계는 N2, O2, H2, N2O, NO, NO2, Ar 및 O3로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기하에서 행해지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제45항에 있어서,상기 도전층을 열처리하는 단계는 진공 분위기하에서 행해지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제45항에 있어서,상기 유전막을 열처리하는 단계는 N2, O2, H2, N2O, NO, NO2, Ar 및 O3로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기하에서 행해지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제45항에 있어서,상기 유전막을 열처리하는 단계는 진공 분위기하에서 행해지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제45항에 있어서, 하부 전극을 형성하는 단계는 컨케이브(concave)형, 실린더(cylinder)형 또는 스택(stack)형의 하부 전극을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
- 제45항에 있어서, 상기 상부 전극은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3,BaSrRuO3또는 LaScCo로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0057263A KR100455375B1 (ko) | 2001-09-17 | 2001-09-17 | 열처리량을 조절하는 반도체 메모리 소자의 커패시터 제조 방법 |
| US10/105,181 US6815221B2 (en) | 2001-09-17 | 2002-03-25 | Method for manufacturing capacitor of semiconductor memory device controlling thermal budget |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0057263A KR100455375B1 (ko) | 2001-09-17 | 2001-09-17 | 열처리량을 조절하는 반도체 메모리 소자의 커패시터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030024212A KR20030024212A (ko) | 2003-03-26 |
| KR100455375B1 true KR100455375B1 (ko) | 2004-11-12 |
Family
ID=19714347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0057263A KR100455375B1 (ko) | 2001-09-17 | 2001-09-17 | 열처리량을 조절하는 반도체 메모리 소자의 커패시터 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6815221B2 (ko) |
| KR (1) | KR100455375B1 (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730561B2 (en) * | 2001-06-06 | 2004-05-04 | Applied Materials, Inc. | Method of forming a cup capacitor |
| KR100475077B1 (ko) * | 2002-05-31 | 2005-03-10 | 삼성전자주식회사 | 캐패시터의 유전막 형성방법 |
| KR100988082B1 (ko) | 2003-05-21 | 2010-10-18 | 삼성전자주식회사 | 스택형 커패시터, 그를 구비한 반도체 메모리 소자 및 그제조방법 |
| KR100533974B1 (ko) * | 2003-06-30 | 2005-12-07 | 주식회사 하이닉스반도체 | 하부전극과 강유전체막의 접착력을 향상시킬 수 있는강유전체캐패시터 형성 방법 |
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| KR100633330B1 (ko) | 2004-07-30 | 2006-10-12 | 주식회사 하이닉스반도체 | 반도체 장치의 캐패시터 제조방법 |
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| JP4589092B2 (ja) * | 2004-12-03 | 2010-12-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2007129190A (ja) * | 2005-10-05 | 2007-05-24 | Elpida Memory Inc | 誘電膜形成方法、及び半導体装置の製造方法 |
| KR100856326B1 (ko) * | 2006-07-19 | 2008-09-03 | 삼성전기주식회사 | 레이저 리프트 오프를 이용한 유전체 박막을 갖는 박막 커패시터 내장된 인쇄회로기판 제조방법, 및 이로부터 제조된 박막 커패시터 내장된 인쇄회로기판 |
| US7582549B2 (en) | 2006-08-25 | 2009-09-01 | Micron Technology, Inc. | Atomic layer deposited barium strontium titanium oxide films |
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| US7963863B2 (en) * | 2007-07-03 | 2011-06-21 | Acushnet Company | Golf ball with negative hardness gradient core |
| US8012532B2 (en) * | 2007-12-18 | 2011-09-06 | Micron Technology, Inc. | Methods of making crystalline tantalum pentoxide |
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| KR101014315B1 (ko) * | 2008-12-19 | 2011-02-16 | 강성규 | 벌꿀 채밀기용 케이스 |
| JP5462885B2 (ja) * | 2009-12-18 | 2014-04-02 | 株式会社日立国際電気 | 半導体装置の製造方法および基板処理装置 |
| KR102253595B1 (ko) * | 2015-01-06 | 2021-05-20 | 삼성전자주식회사 | 캐패시터를 포함하는 반도체 소자 및 그 제조방법 |
| TWI673831B (zh) * | 2018-11-13 | 2019-10-01 | 財團法人工業技術研究院 | 鐵電記憶體及其製造方法 |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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2001
- 2001-09-17 KR KR10-2001-0057263A patent/KR100455375B1/ko active IP Right Grant
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2002
- 2002-03-25 US US10/105,181 patent/US6815221B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US20030054605A1 (en) | 2003-03-20 |
| KR20030024212A (ko) | 2003-03-26 |
| US6815221B2 (en) | 2004-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120925 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20141001 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20151001 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20160930 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20180927 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
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