JP2002334969A - 誘電体記憶素子及びその製造方法 - Google Patents
誘電体記憶素子及びその製造方法Info
- Publication number
- JP2002334969A JP2002334969A JP2001136199A JP2001136199A JP2002334969A JP 2002334969 A JP2002334969 A JP 2002334969A JP 2001136199 A JP2001136199 A JP 2001136199A JP 2001136199 A JP2001136199 A JP 2001136199A JP 2002334969 A JP2002334969 A JP 2002334969A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- forming
- dielectric
- upper electrode
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003860 storage Methods 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 54
- 239000003990 capacitor Substances 0.000 claims abstract description 198
- 238000010438 heat treatment Methods 0.000 claims abstract description 75
- 238000010030 laminating Methods 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 88
- 239000000758 substrate Substances 0.000 claims description 61
- 238000009792 diffusion process Methods 0.000 claims description 42
- 230000004888 barrier function Effects 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 28
- 239000002184 metal Substances 0.000 claims description 28
- 238000000151 deposition Methods 0.000 claims description 24
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 18
- 239000001257 hydrogen Substances 0.000 claims description 18
- 229910052739 hydrogen Inorganic materials 0.000 claims description 18
- 239000007789 gas Substances 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 13
- 239000012298 atmosphere Substances 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 239000001301 oxygen Substances 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 6
- 239000003989 dielectric material Substances 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- -1 L iNbO3 Inorganic materials 0.000 claims description 2
- 229910002367 SrTiO Inorganic materials 0.000 claims description 2
- 229910012463 LiTaO3 Inorganic materials 0.000 claims 1
- 229910009567 YMnO3 Inorganic materials 0.000 claims 1
- 229910002113 barium titanate Inorganic materials 0.000 claims 1
- 238000012545 processing Methods 0.000 abstract description 19
- 230000002776 aggregation Effects 0.000 abstract description 12
- 238000004220 aggregation Methods 0.000 abstract description 11
- 239000010408 film Substances 0.000 description 109
- 239000010410 layer Substances 0.000 description 100
- 239000010409 thin film Substances 0.000 description 30
- 239000011229 interlayer Substances 0.000 description 29
- 238000001312 dry etching Methods 0.000 description 24
- 238000000206 photolithography Methods 0.000 description 19
- 230000008569 process Effects 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 238000001755 magnetron sputter deposition Methods 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 10
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 230000008602 contraction Effects 0.000 description 5
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 3
- 229910013641 LiNbO 3 Inorganic materials 0.000 description 3
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 3
- 229910019017 PtRh Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 239000002243 precursor Substances 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- 239000008096 xylene Substances 0.000 description 3
- NGCRLFIYVFOUMZ-UHFFFAOYSA-N 2,3-dichloroquinoxaline-6-carbonyl chloride Chemical compound N1=C(Cl)C(Cl)=NC2=CC(C(=O)Cl)=CC=C21 NGCRLFIYVFOUMZ-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910008482 TiSiN Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101000831940 Homo sapiens Stathmin Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 102100024237 Stathmin Human genes 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910009580 YMnO Inorganic materials 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- NUMHJBONQMZPBW-UHFFFAOYSA-K bis(2-ethylhexanoyloxy)bismuthanyl 2-ethylhexanoate Chemical compound [Bi+3].CCCCC(CC)C([O-])=O.CCCCC(CC)C([O-])=O.CCCCC(CC)C([O-])=O NUMHJBONQMZPBW-UHFFFAOYSA-K 0.000 description 1
- UVKJPLPLHHNSFL-UHFFFAOYSA-N bismuth;ethyl hexanoate Chemical compound [Bi].CCCCCC(=O)OCC UVKJPLPLHHNSFL-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- IJKVHSBPTUYDLN-UHFFFAOYSA-N dihydroxy(oxo)silane Chemical compound O[Si](O)=O IJKVHSBPTUYDLN-UHFFFAOYSA-N 0.000 description 1
- SHZIWNPUGXLXDT-UHFFFAOYSA-N ethyl hexanoate Chemical compound CCCCCC(=O)OCC SHZIWNPUGXLXDT-UHFFFAOYSA-N 0.000 description 1
- KIUXQSLHFNVHKV-UHFFFAOYSA-N ethyl hexanoate;strontium Chemical compound [Sr].CCCCCC(=O)OCC KIUXQSLHFNVHKV-UHFFFAOYSA-N 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 238000005459 micromachining Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000005616 pyroelectricity Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 熱処理によるキャパシタの上部電極の凝集を
抑えて、加工精度良く高歩留まりで製造できる誘電体記
憶素子を提供する。 【解決手段】 下部電極２２、誘電体膜２３、上部電極
２４を積層してなるキャパシタＣ１を備える。キャパシ
タＣ１上に、このキャパシタＣ１の特性を制御するため
の熱処理を受けたとき電極２４の形状を維持するための
キャップ層２５が配置されている。
抑えて、加工精度良く高歩留まりで製造できる誘電体記
憶素子を提供する。 【解決手段】 下部電極２２、誘電体膜２３、上部電極
２４を積層してなるキャパシタＣ１を備える。キャパシ
タＣ１上に、このキャパシタＣ１の特性を制御するため
の熱処理を受けたとき電極２４の形状を維持するための
キャップ層２５が配置されている。
Description
【０００１】
【発明の属する技術分野】この発明は誘電体記憶素子に
関し、より詳しくは、強誘電体薄膜を用いた不揮発性記
憶素子あるいは高誘電体薄膜を用いた記憶素子に関す
る。また、この発明は、そのような誘電体記憶素子の製
造方法に関する。
関し、より詳しくは、強誘電体薄膜を用いた不揮発性記
憶素子あるいは高誘電体薄膜を用いた記憶素子に関す
る。また、この発明は、そのような誘電体記憶素子の製
造方法に関する。
【０００２】
【従来の技術】強誘電体薄膜は、自発分極、高誘電率、
電気光学効果、圧電効果および焦電効果等の多くの機能
を持つことから、広範囲なデバイスに応用されている。
例えば、その焦電性を利用して赤外線リニアアレイセン
サに、また、その圧電性を利用して超音波センサに、そ
の電気光学効果を利用して導波路型光変調器に、その高
誘電性を利用してダイナミック型ランダムアクセスメモ
リ（ＤＲＡＭ）に様々な方面で用いられている。
電気光学効果、圧電効果および焦電効果等の多くの機能
を持つことから、広範囲なデバイスに応用されている。
例えば、その焦電性を利用して赤外線リニアアレイセン
サに、また、その圧電性を利用して超音波センサに、そ
の電気光学効果を利用して導波路型光変調器に、その高
誘電性を利用してダイナミック型ランダムアクセスメモ
リ（ＤＲＡＭ）に様々な方面で用いられている。
【０００３】中でも、近年の薄膜形成技術の進展に伴っ
て、半導体メモリ技術を組合わせた高密度でかつ高速に
動作する強誘電体不揮発性メモリの開発が盛んである。
強誘電体薄膜を用いた不揮発性メモリは、高速書き込み
／読み出し、低電圧動作、および書き込み／読み出し耐
性の特性から、従来の不揮発性メモリの置き換えだけで
なく、スタティック型ランダムアクセスメモリ（ＳＲＡ
Ｍ），ＤＲＡＭ分野の置き換えも可能なメモリとして、
実用化に向けて研究開発が盛んに行われている。
て、半導体メモリ技術を組合わせた高密度でかつ高速に
動作する強誘電体不揮発性メモリの開発が盛んである。
強誘電体薄膜を用いた不揮発性メモリは、高速書き込み
／読み出し、低電圧動作、および書き込み／読み出し耐
性の特性から、従来の不揮発性メモリの置き換えだけで
なく、スタティック型ランダムアクセスメモリ（ＳＲＡ
Ｍ），ＤＲＡＭ分野の置き換えも可能なメモリとして、
実用化に向けて研究開発が盛んに行われている。
【０００４】このようなデバイス開発には残留分極が大
きくかつ抗電場が小さく、低リーク電流で分極反転の繰
り返し耐性の大きな材料が必要である。さらには、動作
電圧の低減と半導体微細加工プロセスに適合するために
膜厚５００ｎｍ以下の薄膜で上記の特性を実現すること
が望ましい。そして、これらの用途に用いられる強誘電
体材料としては、チタン酸ジルコン酸鉛（（ＰｂｘＬａ
１−ｘ）（ＺｒｙＴｉ １−ｙ）Ｏ３ ただし、０≦ｘ≦
１、０≦ｙ≦１である。これを「ＰＺＴ」という。）や
ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９（ただし、０≦
ｘ≦１である。これを「ＳＢＴ」という。）のようなビ
スマス層状構造化合物薄膜が強誘電体および高誘電体集
積回路の応用に適している。
きくかつ抗電場が小さく、低リーク電流で分極反転の繰
り返し耐性の大きな材料が必要である。さらには、動作
電圧の低減と半導体微細加工プロセスに適合するために
膜厚５００ｎｍ以下の薄膜で上記の特性を実現すること
が望ましい。そして、これらの用途に用いられる強誘電
体材料としては、チタン酸ジルコン酸鉛（（ＰｂｘＬａ
１−ｘ）（ＺｒｙＴｉ １−ｙ）Ｏ３ ただし、０≦ｘ≦
１、０≦ｙ≦１である。これを「ＰＺＴ」という。）や
ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９（ただし、０≦
ｘ≦１である。これを「ＳＢＴ」という。）のようなビ
スマス層状構造化合物薄膜が強誘電体および高誘電体集
積回路の応用に適している。
【０００５】一方、ＤＲＡＭの高集積化に対して、キャ
パシタ容量を増大させるために、シリコン酸化膜よりも
誘電率の高い材料であるタンタル酸化膜（Ｔａ２Ｏ５）
やチタン酸ストロンチュウム（ＳｒＴｉＯ３）、チタン
酸バリウム・ストロンチュウム（（Ｂａ１−ｘ，Ｓ
ｒｘ）ＴｉＯ３ ただし、０≦ｘ≦１である。これを
「ＢＳＴ」という。）などの高誘電体材料が将来の２５
６メガビット〜ギガビット以上の高集積ＤＲＡＭに適用
されようとしており、盛んに研究開発が行われている。
パシタ容量を増大させるために、シリコン酸化膜よりも
誘電率の高い材料であるタンタル酸化膜（Ｔａ２Ｏ５）
やチタン酸ストロンチュウム（ＳｒＴｉＯ３）、チタン
酸バリウム・ストロンチュウム（（Ｂａ１−ｘ，Ｓ
ｒｘ）ＴｉＯ３ ただし、０≦ｘ≦１である。これを
「ＢＳＴ」という。）などの高誘電体材料が将来の２５
６メガビット〜ギガビット以上の高集積ＤＲＡＭに適用
されようとしており、盛んに研究開発が行われている。
【０００６】図１は、キャパシタＣと、このキャパシタ
Ｃに直列に接続された選択トランジスタＴとを備えた、
従来の１層金属配線を用いた強誘電体メモリ素子の断面
を示している。１は導電型シリコン基板、２は素子分離
領域、３は選択トランジスタのゲート酸化膜、４Ａ，４
Ｂは選択トランジスタのソース・ドレイン領域、５はポ
リシリコンワード線となるゲート電極、６は第一層間絶
縁膜層、７は密着層、８はＰｔ下部電極、９は強誘電体
膜、１０はＰｔ上部電極、１１は拡散バリア膜、１２は
第二層間絶縁膜、１３は第一金属配線、１４は表面保護
膜層を示す。このような強誘電体膜をキャパシタＣに用
いた強誘電体メモリ素子を作製する場合、まず基板１上
に、素子分離領域２を形成するとともに、メモリ読み出
し・書き込みのための選択トランジスタＴを形成する。
この後、第一層間絶縁膜６を堆積する。さらに、第一層
間絶縁膜６と次に形成する下部電極８との密着性を高め
るために、密着層７としてＴｉあるいはＴｉの酸化物を
堆積する。次に、下部電極８、強誘電体膜９、上部電極
１０を積層する。各層１０，９，８，７をドライエッチ
ング法によりパターン加工することにより、選択トラン
ジスタＴ近傍の素子分離領域２上にキャパシタＣを形成
する。この後、次に形成する層間絶縁膜がキャパシタ材
料層と反応したり、層間絶縁膜形成時に発生する水素が
キャパシタ材料層ヘ拡散したりするのを抑制するため
に、拡散バリア１１としてＴｉ酸化物、Ａｌ酸化物また
はＺｒ酸化物等を、キャパシタＣ全域を被覆するように
堆積する。次に、シリコン酸化膜などからなる第二層間
絶縁膜１２を堆積する。次にキャパシタＣの上部電極１
０、選択トランジスタＴのソースドレイン領域４Ａ，４
Ｂ上にそれぞれコンタクトホール１２Ｂ，６Ａ，６Ｂを
開口し、Ａｌ等からなる第一金属配線１３Ａ，１３Ｂを
形成する。この例では、金属配線１３ＢはキャパシタＣ
の上部電極１０と選択トランジスタＴのソース領域４Ｂ
とを直列に接続している。最後に、シリコン窒化膜のよ
うな表面保護膜１４を形成し、最終熱処理として２％〜
５％の水素を含む雰囲気で４００℃前後でシンターを行
う。
Ｃに直列に接続された選択トランジスタＴとを備えた、
従来の１層金属配線を用いた強誘電体メモリ素子の断面
を示している。１は導電型シリコン基板、２は素子分離
領域、３は選択トランジスタのゲート酸化膜、４Ａ，４
Ｂは選択トランジスタのソース・ドレイン領域、５はポ
リシリコンワード線となるゲート電極、６は第一層間絶
縁膜層、７は密着層、８はＰｔ下部電極、９は強誘電体
膜、１０はＰｔ上部電極、１１は拡散バリア膜、１２は
第二層間絶縁膜、１３は第一金属配線、１４は表面保護
膜層を示す。このような強誘電体膜をキャパシタＣに用
いた強誘電体メモリ素子を作製する場合、まず基板１上
に、素子分離領域２を形成するとともに、メモリ読み出
し・書き込みのための選択トランジスタＴを形成する。
この後、第一層間絶縁膜６を堆積する。さらに、第一層
間絶縁膜６と次に形成する下部電極８との密着性を高め
るために、密着層７としてＴｉあるいはＴｉの酸化物を
堆積する。次に、下部電極８、強誘電体膜９、上部電極
１０を積層する。各層１０，９，８，７をドライエッチ
ング法によりパターン加工することにより、選択トラン
ジスタＴ近傍の素子分離領域２上にキャパシタＣを形成
する。この後、次に形成する層間絶縁膜がキャパシタ材
料層と反応したり、層間絶縁膜形成時に発生する水素が
キャパシタ材料層ヘ拡散したりするのを抑制するため
に、拡散バリア１１としてＴｉ酸化物、Ａｌ酸化物また
はＺｒ酸化物等を、キャパシタＣ全域を被覆するように
堆積する。次に、シリコン酸化膜などからなる第二層間
絶縁膜１２を堆積する。次にキャパシタＣの上部電極１
０、選択トランジスタＴのソースドレイン領域４Ａ，４
Ｂ上にそれぞれコンタクトホール１２Ｂ，６Ａ，６Ｂを
開口し、Ａｌ等からなる第一金属配線１３Ａ，１３Ｂを
形成する。この例では、金属配線１３ＢはキャパシタＣ
の上部電極１０と選択トランジスタＴのソース領域４Ｂ
とを直列に接続している。最後に、シリコン窒化膜のよ
うな表面保護膜１４を形成し、最終熱処理として２％〜
５％の水素を含む雰囲気で４００℃前後でシンターを行
う。
【０００７】
【発明が解決しようとする課題】ところで、強誘電体メ
モリ素子の製造過程においては、キャパシタＣ形成（パ
ターン加工）後に、酸素雰囲気、窒素雰囲気、または酸
素と窒素との混合ガス雰囲気中で高温の熱処理が行われ
る。この熱処理は、リーク電流の低下、耐圧の増大、お
よび残留分極値の増加等、キャパシタＣの特性向上を目
的とする。このとき、所望の特性を得るためには誘電体
形成時と同等かそれよりも少しだけ低い温度で処理する
必要がある。例えばＳＢＴ薄膜の場合では６００℃から
８５０℃程度で５分間以上の熱処理がなされる。
モリ素子の製造過程においては、キャパシタＣ形成（パ
ターン加工）後に、酸素雰囲気、窒素雰囲気、または酸
素と窒素との混合ガス雰囲気中で高温の熱処理が行われ
る。この熱処理は、リーク電流の低下、耐圧の増大、お
よび残留分極値の増加等、キャパシタＣの特性向上を目
的とする。このとき、所望の特性を得るためには誘電体
形成時と同等かそれよりも少しだけ低い温度で処理する
必要がある。例えばＳＢＴ薄膜の場合では６００℃から
８５０℃程度で５分間以上の熱処理がなされる。
【０００８】この熱処理は、材料間の相互拡散を防ぐた
めに、上部電極材料としてＰｔやＩｒ等の高融点金属を
用いた上、上部電極形成直後に行われる。しかし、高融
点金属が誘電体膜と接している界面は密着性が悪く、高
温処理を行うと電極材料の再結晶化および表面張力によ
り電極膜が凝集して、著しく電極サイズが減少する。例
えば、数μｍ角の電極において８５％から７０％の収縮
が生し、素子特性のばらつきの原因となる。また、凝集
による表面の凹凸は後半工程、例えばフォトリソ工程で
の精度不良を引き起こし、結果、製品歩留まりを落す原
因となる。
めに、上部電極材料としてＰｔやＩｒ等の高融点金属を
用いた上、上部電極形成直後に行われる。しかし、高融
点金属が誘電体膜と接している界面は密着性が悪く、高
温処理を行うと電極材料の再結晶化および表面張力によ
り電極膜が凝集して、著しく電極サイズが減少する。例
えば、数μｍ角の電極において８５％から７０％の収縮
が生し、素子特性のばらつきの原因となる。また、凝集
による表面の凹凸は後半工程、例えばフォトリソ工程で
の精度不良を引き起こし、結果、製品歩留まりを落す原
因となる。
【０００９】また、誘電体と接するＰｔやＩｒ等の高融
点金属配線は、誘電体との密着性が弱いことから配線の
ドライエッチングによる加工直後から剥がれやすい傾向
にある。これは誘電体と金属膜間の存在する応力によ
り、電極の形状が変形するためと考えられる。
点金属配線は、誘電体との密着性が弱いことから配線の
ドライエッチングによる加工直後から剥がれやすい傾向
にある。これは誘電体と金属膜間の存在する応力によ
り、電極の形状が変形するためと考えられる。
【００１０】そこで、この発明の目的は、熱処理による
キャパシタの上部電極の凝集を抑えて、加工精度良く高
歩留まりで製造できる誘電体記憶素子およびその製造方
法を提供することにある。
キャパシタの上部電極の凝集を抑えて、加工精度良く高
歩留まりで製造できる誘電体記憶素子およびその製造方
法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、この発明の誘電体記憶素子は、下部電極、誘電体
膜、上部電極を積層してなるキャパシタを備え、上記キ
ャパシタ上に、このキャパシタの特性を制御するための
熱処理を受けたとき電極の形状を維持するためのキャッ
プ層が配置されていることを特徴とする。
め、この発明の誘電体記憶素子は、下部電極、誘電体
膜、上部電極を積層してなるキャパシタを備え、上記キ
ャパシタ上に、このキャパシタの特性を制御するための
熱処理を受けたとき電極の形状を維持するためのキャッ
プ層が配置されていることを特徴とする。
【００１２】この発明の誘電体記憶素子によれば、キャ
パシタ上に、このキャパシタの特性を制御するための熱
処理を受けたとき電極の形状を維持するためのキャップ
層が配置されているので、このキャパシタの特性を制御
するための熱処理を受けたとき電極の形状が維持され
る。したがって、熱処理によるキャパシタの上部電極の
凝集を抑えて、加工精度良く高歩留まりで製造できる。
パシタ上に、このキャパシタの特性を制御するための熱
処理を受けたとき電極の形状を維持するためのキャップ
層が配置されているので、このキャパシタの特性を制御
するための熱処理を受けたとき電極の形状が維持され
る。したがって、熱処理によるキャパシタの上部電極の
凝集を抑えて、加工精度良く高歩留まりで製造できる。
【００１３】一実施形態の誘電体記憶素子は、上記キャ
ップ層が上記キャパシタ全域を被覆するように配置され
ていることを特徴とする。
ップ層が上記キャパシタ全域を被覆するように配置され
ていることを特徴とする。
【００１４】この一実施形態の誘電体記憶素子では、上
記キャップ層が上記キャパシタ全域を被覆するように配
置されているので、電極の形状がさらに効果的に維持さ
れる。
記キャップ層が上記キャパシタ全域を被覆するように配
置されているので、電極の形状がさらに効果的に維持さ
れる。
【００１５】一実施形態の誘電体記憶素子は、上記キャ
パシタとキャップ層を含んだ素子全域を被覆するよう
に、水素の拡散を防ぐための拡散バリア層が配置されて
いることを特徴とする。
パシタとキャップ層を含んだ素子全域を被覆するよう
に、水素の拡散を防ぐための拡散バリア層が配置されて
いることを特徴とする。
【００１６】この一実施形態の誘電体記憶素子では、拡
散バリア層によって、キャパシタへの水素の拡散を防ぐ
ことができ、キャパシタの劣化を防止できる。
散バリア層によって、キャパシタへの水素の拡散を防ぐ
ことができ、キャパシタの劣化を防止できる。
【００１７】一実施形態の誘電体記憶素子は、上記キャ
パシタの上部電極は上記誘電体膜上の一部の領域を占
め、上記キャップ層が上部電極のみを被覆するように配
置されていることを特徴とする。
パシタの上部電極は上記誘電体膜上の一部の領域を占
め、上記キャップ層が上部電極のみを被覆するように配
置されていることを特徴とする。
【００１８】一実施形態の誘電体記憶素子は、上記キャ
パシタとキャップ層を含んだ素子全域を被覆するよう
に、水素の拡散を防ぐための拡散バリア層が配置されて
いることを特徴とする。
パシタとキャップ層を含んだ素子全域を被覆するよう
に、水素の拡散を防ぐための拡散バリア層が配置されて
いることを特徴とする。
【００１９】一実施形態の誘電体記憶素子は、上記誘電
体膜は強誘電体材料からなることを特徴とする。
体膜は強誘電体材料からなることを特徴とする。
【００２０】一実施形態の誘電体記憶素子は、上記強誘
電体材料は（ＰｂｘＬａ１−ｘ）（ＺｒｙＴｉ１−ｙ）
Ｏ３、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＴｉＯ３、ＬｉＮｂＯ
３、ＬｉＴａＯ３、ＹＭｎＯ３、Ｓｒ２Ｎｂ２Ｏ７、ま
たは（ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９）（ただ
し、０≦ｘ≦１、０≦ｙ≦１である。）であることを特
徴とする。
電体材料は（ＰｂｘＬａ１−ｘ）（ＺｒｙＴｉ１−ｙ）
Ｏ３、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＴｉＯ３、ＬｉＮｂＯ
３、ＬｉＴａＯ３、ＹＭｎＯ３、Ｓｒ２Ｎｂ２Ｏ７、ま
たは（ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９）（ただ
し、０≦ｘ≦１、０≦ｙ≦１である。）であることを特
徴とする。
【００２１】一実施形態の誘電体記憶素子は、上記誘電
体膜は高誘電体材料からなることを特徴とする。
体膜は高誘電体材料からなることを特徴とする。
【００２２】一実施形態の誘電体記憶素子は、上記高誘
電体材料は（Ｂａ１−ｘＳｒｘ）ＴｉＯ３、Ｔａ
２Ｏ５、またはＳｒＴｉＯ３（ただし、０≦ｘ≦１であ
る。）であることを特徴とする。
電体材料は（Ｂａ１−ｘＳｒｘ）ＴｉＯ３、Ｔａ
２Ｏ５、またはＳｒＴｉＯ３（ただし、０≦ｘ≦１であ
る。）であることを特徴とする。
【００２３】一実施形態の誘電体記憶素子は、上記キャ
ップ層はＡｌ酸化物、Ａｌ窒化物、Ａｌ酸化窒化物、Ｔ
ａ酸化物、Ｔａ酸化窒化物、Ｔｉ酸化物、またはＺｒ酸
化物であることを特徴とする。
ップ層はＡｌ酸化物、Ａｌ窒化物、Ａｌ酸化窒化物、Ｔ
ａ酸化物、Ｔａ酸化窒化物、Ｔｉ酸化物、またはＺｒ酸
化物であることを特徴とする。
【００２４】この発明の誘電体記憶素子の製造方法は、
上述の誘電体記憶素子を製造する誘電体記憶素子の製造
方法であって、下部電極、誘電体膜、上部電極を積層し
てなるキャパシタを形成する工程と、記キャパシタ上
に、次の熱処理を受けたとき電極の形状を維持するため
のキャップ層を形成する工程と、上記キャパシタの特性
を制御するための熱処理を行う工程を有することを特徴
とする。
上述の誘電体記憶素子を製造する誘電体記憶素子の製造
方法であって、下部電極、誘電体膜、上部電極を積層し
てなるキャパシタを形成する工程と、記キャパシタ上
に、次の熱処理を受けたとき電極の形状を維持するため
のキャップ層を形成する工程と、上記キャパシタの特性
を制御するための熱処理を行う工程を有することを特徴
とする。
【００２５】一実施形態の誘電体記憶素子の製造方法
は、上記熱処理の温度を６００℃乃至８５０℃の範囲内
に設定することを特徴とする。
は、上記熱処理の温度を６００℃乃至８５０℃の範囲内
に設定することを特徴とする。
【００２６】一実施形態の誘電体記憶素子の製造方法
は、上記熱処理を酸素雰囲気、窒素雰囲気または酸素と
窒素との混合ガス雰囲気中で行うことを特徴とする。
は、上記熱処理を酸素雰囲気、窒素雰囲気または酸素と
窒素との混合ガス雰囲気中で行うことを特徴とする。
【００２７】この発明の誘電体記憶素子の製造方法は、
下部電極、誘電体膜、上部電極を積層してなるキャパシ
タと、このキャパシタに直列に接続された選択トランジ
スタとを備えた誘電体記憶素子を製造する製造方法であ
って、基板上に選択トランジスタを形成する工程と、上
記基板上に第一絶縁層を堆積する工程と、下部電極、誘
電体膜、上部電極を積層し、この積層をパターン加工し
て上記基板上の所定の領域にキャパシタを形成する工程
と、上記キャパシタ全域を被覆するように、次の熱処理
を受けたとき電極の形状を維持するためのキャップ層を
形成する工程と、上記キャパシタの特性を制御するため
熱処理を行う工程と、上記基板上に第二絶縁層を堆積す
る工程と、上記キャパシタの上部電極上と上記選択トラ
ンジスタのソースドレイン領域上とにそれぞれコンタク
トホールを開口する工程と、上記キャパシタの上部電
極、上記選択トランジスタのソースドレイン領域にそれ
ぞれ金属配線を形成する工程を有することを特徴とす
る。
下部電極、誘電体膜、上部電極を積層してなるキャパシ
タと、このキャパシタに直列に接続された選択トランジ
スタとを備えた誘電体記憶素子を製造する製造方法であ
って、基板上に選択トランジスタを形成する工程と、上
記基板上に第一絶縁層を堆積する工程と、下部電極、誘
電体膜、上部電極を積層し、この積層をパターン加工し
て上記基板上の所定の領域にキャパシタを形成する工程
と、上記キャパシタ全域を被覆するように、次の熱処理
を受けたとき電極の形状を維持するためのキャップ層を
形成する工程と、上記キャパシタの特性を制御するため
熱処理を行う工程と、上記基板上に第二絶縁層を堆積す
る工程と、上記キャパシタの上部電極上と上記選択トラ
ンジスタのソースドレイン領域上とにそれぞれコンタク
トホールを開口する工程と、上記キャパシタの上部電
極、上記選択トランジスタのソースドレイン領域にそれ
ぞれ金属配線を形成する工程を有することを特徴とす
る。
【００２８】この発明の誘電体記憶素子の製造方法によ
れば、キャパシタの特性を制御するための熱処理を受け
たとき電極の形状が維持される。したがって、熱処理に
よるキャパシタの上部電極の凝集を抑えて、加工精度良
く高歩留まりで製造できる。
れば、キャパシタの特性を制御するための熱処理を受け
たとき電極の形状が維持される。したがって、熱処理に
よるキャパシタの上部電極の凝集を抑えて、加工精度良
く高歩留まりで製造できる。
【００２９】この発明の誘電体記憶素子の製造方法は、
下部電極、誘電体膜、上部電極を積層してなるキャパシ
タと、このキャパシタに直列に接続された選択トランジ
スタとを備えた誘電体記憶素子を製造する製造方法であ
って、基板上に選択トランジスタを形成する工程と、上
記基板上に第一絶縁層を堆積する工程と、上記トランジ
スタのソース領域上にコンタクトホールを開口し、この
コンタクトホールの中に導電性材料を埋め込んでプラグ
を形成する工程と、下部電極、誘電体膜、上部電極を積
層し、この積層をパターン加工して上記基板上の上記プ
ラグを覆う領域にキャパシタを形成する工程と、上記キ
ャパシタ全域を被覆するように、次の熱処理を受けたと
き電極の形状を維持するためのキャップ層を形成する工
程と、上記キャパシタの特性を制御するため熱処理を行
う工程と、上記基板上に第二絶縁層を堆積する工程と、
上記キャパシタの上部電極上と上記選択トランジスタの
ドレイン領域上とにそれぞれコンタクトホールを開口す
る工程と、上記キャパシタの上部電極、上記選択トラン
ジスタのドレイン領域にそれぞれ金属配線を形成する工
程を有することを特徴とする。
下部電極、誘電体膜、上部電極を積層してなるキャパシ
タと、このキャパシタに直列に接続された選択トランジ
スタとを備えた誘電体記憶素子を製造する製造方法であ
って、基板上に選択トランジスタを形成する工程と、上
記基板上に第一絶縁層を堆積する工程と、上記トランジ
スタのソース領域上にコンタクトホールを開口し、この
コンタクトホールの中に導電性材料を埋め込んでプラグ
を形成する工程と、下部電極、誘電体膜、上部電極を積
層し、この積層をパターン加工して上記基板上の上記プ
ラグを覆う領域にキャパシタを形成する工程と、上記キ
ャパシタ全域を被覆するように、次の熱処理を受けたと
き電極の形状を維持するためのキャップ層を形成する工
程と、上記キャパシタの特性を制御するため熱処理を行
う工程と、上記基板上に第二絶縁層を堆積する工程と、
上記キャパシタの上部電極上と上記選択トランジスタの
ドレイン領域上とにそれぞれコンタクトホールを開口す
る工程と、上記キャパシタの上部電極、上記選択トラン
ジスタのドレイン領域にそれぞれ金属配線を形成する工
程を有することを特徴とする。
【００３０】この発明の誘電体記憶素子の製造方法によ
れば、キャパシタの特性を制御するための熱処理を受け
たとき電極の形状が維持される。したがって、熱処理に
よるキャパシタの上部電極の凝集を抑えて、加工精度良
く高歩留まりで製造できる。
れば、キャパシタの特性を制御するための熱処理を受け
たとき電極の形状が維持される。したがって、熱処理に
よるキャパシタの上部電極の凝集を抑えて、加工精度良
く高歩留まりで製造できる。
【００３１】この発明の誘電体記憶素子の製造方法は、
下部電極、誘電体膜、上部電極を積層してなるキャパシ
タと、このキャパシタに直列に接続された選択トランジ
スタとを備えた誘電体記憶素子を製造する製造方法であ
って、基板上に選択トランジスタを形成する工程と、上
記基板上に第一絶縁層を堆積する工程と、下部電極、誘
電体膜、上部電極を積層し、この積層をパターン加工し
て上記基板上の所定の領域にキャパシタを形成する工程
と、上記キャパシタ全域を被覆するように、次の熱処理
を受けたとき電極の形状を維持するためのキャップ層を
形成する工程と、上記キャパシタの特性を制御するため
熱処理を行う工程と、上記キャップ層を被覆するよう
に、水素の拡散を防ぐための拡散バリア層を形成する工
程と、上記基板上に第二絶縁層を堆積する工程と、上記
キャパシタの上部電極上と上記選択トランジスタのソー
スドレイン領域上とにそれぞれコンタクトホールを開口
する工程と、上記キャパシタの上部電極、上記選択トラ
ンジスタのソースドレイン領域にそれぞれ金属配線を形
成する工程を有することを特徴とする。
下部電極、誘電体膜、上部電極を積層してなるキャパシ
タと、このキャパシタに直列に接続された選択トランジ
スタとを備えた誘電体記憶素子を製造する製造方法であ
って、基板上に選択トランジスタを形成する工程と、上
記基板上に第一絶縁層を堆積する工程と、下部電極、誘
電体膜、上部電極を積層し、この積層をパターン加工し
て上記基板上の所定の領域にキャパシタを形成する工程
と、上記キャパシタ全域を被覆するように、次の熱処理
を受けたとき電極の形状を維持するためのキャップ層を
形成する工程と、上記キャパシタの特性を制御するため
熱処理を行う工程と、上記キャップ層を被覆するよう
に、水素の拡散を防ぐための拡散バリア層を形成する工
程と、上記基板上に第二絶縁層を堆積する工程と、上記
キャパシタの上部電極上と上記選択トランジスタのソー
スドレイン領域上とにそれぞれコンタクトホールを開口
する工程と、上記キャパシタの上部電極、上記選択トラ
ンジスタのソースドレイン領域にそれぞれ金属配線を形
成する工程を有することを特徴とする。
【００３２】この発明の誘電体記憶素子の製造方法によ
れば、キャパシタの特性を制御するための熱処理を受け
たとき電極の形状が維持される。したがって、熱処理に
よるキャパシタの上部電極の凝集を抑えて、加工精度良
く高歩留まりで製造できる。さらに、拡散バリア層によ
って、キャパシタへの水素の拡散を防ぐことができ、キ
ャパシタの劣化を防止できる。
れば、キャパシタの特性を制御するための熱処理を受け
たとき電極の形状が維持される。したがって、熱処理に
よるキャパシタの上部電極の凝集を抑えて、加工精度良
く高歩留まりで製造できる。さらに、拡散バリア層によ
って、キャパシタへの水素の拡散を防ぐことができ、キ
ャパシタの劣化を防止できる。
【００３３】この発明の誘電体記憶素子の製造方法は、
下部電極、誘電体膜、上部電極を積層してなるキャパシ
タと、このキャパシタに直列に接続された選択トランジ
スタとを備えた誘電体記憶素子を製造する製造方法であ
って、基板上に選択トランジスタを形成する工程と、上
記基板上に第一絶縁層を堆積する工程と、上記トランジ
スタのソース領域上にコンタクトホールを開口し、この
コンタクトホールの中に導電性材料を埋め込んでプラグ
を形成する工程と、下部電極、誘電体膜、上部電極を積
層し、この積層をパターン加工して上記基板上の上記プ
ラグを覆う領域にキャパシタを形成する工程と、上記キ
ャパシタ全域を被覆するように、次の熱処理を受けたと
き電極の形状を維持するためのキャップ層を形成する工
程と、上記キャパシタの特性を制御するため熱処理を行
う工程と、上記キャップ層を被覆するように、水素の拡
散を防ぐための拡散バリア層を形成する工程と、上記基
板上に第二絶縁層を堆積する工程と、上記キャパシタの
上部電極上と上記選択トランジスタのドレイン領域上と
にそれぞれコンタクトホールを開口する工程と、上記キ
ャパシタの上部電極、上記選択トランジスタのドレイン
領域にそれぞれ金属配線を形成する工程を有することを
特徴とする。
下部電極、誘電体膜、上部電極を積層してなるキャパシ
タと、このキャパシタに直列に接続された選択トランジ
スタとを備えた誘電体記憶素子を製造する製造方法であ
って、基板上に選択トランジスタを形成する工程と、上
記基板上に第一絶縁層を堆積する工程と、上記トランジ
スタのソース領域上にコンタクトホールを開口し、この
コンタクトホールの中に導電性材料を埋め込んでプラグ
を形成する工程と、下部電極、誘電体膜、上部電極を積
層し、この積層をパターン加工して上記基板上の上記プ
ラグを覆う領域にキャパシタを形成する工程と、上記キ
ャパシタ全域を被覆するように、次の熱処理を受けたと
き電極の形状を維持するためのキャップ層を形成する工
程と、上記キャパシタの特性を制御するため熱処理を行
う工程と、上記キャップ層を被覆するように、水素の拡
散を防ぐための拡散バリア層を形成する工程と、上記基
板上に第二絶縁層を堆積する工程と、上記キャパシタの
上部電極上と上記選択トランジスタのドレイン領域上と
にそれぞれコンタクトホールを開口する工程と、上記キ
ャパシタの上部電極、上記選択トランジスタのドレイン
領域にそれぞれ金属配線を形成する工程を有することを
特徴とする。
【００３４】この発明の誘電体記憶素子の製造方法によ
れば、キャパシタの特性を制御するための熱処理を受け
たとき電極の形状が維持される。したがって、熱処理に
よるキャパシタの上部電極の凝集を抑えて、加工精度良
く高歩留まりで製造できる。さらに、拡散バリア層によ
って、キャパシタへの水素の拡散を防ぐことができ、キ
ャパシタの劣化を防止できる。
れば、キャパシタの特性を制御するための熱処理を受け
たとき電極の形状が維持される。したがって、熱処理に
よるキャパシタの上部電極の凝集を抑えて、加工精度良
く高歩留まりで製造できる。さらに、拡散バリア層によ
って、キャパシタへの水素の拡散を防ぐことができ、キ
ャパシタの劣化を防止できる。
【００３５】この発明の誘電体記憶素子の製造方法は、
下部電極、誘電体膜、上部電極を積層してなるキャパシ
タと、このキャパシタに直列に接続された選択トランジ
スタとを備えた誘電体記憶素子を製造する製造方法であ
って、基板上に選択トランジスタを形成する工程と、上
記基板上に第一絶縁層を堆積する工程と、下部電極、誘
電体膜、上部電極、次の熱処理を受けたとき電極の形状
を維持するためのキャップ層を積層し、この積層をパタ
ーン加工して上記基板上の所定の領域にキャパシタを形
成する工程と、上記キャパシタの特性を制御するため熱
処理を行う工程と、上記基板上に第二絶縁層を堆積する
工程と、上記キャパシタの上部電極上と上記選択トラン
ジスタのソースドレイン領域上とにそれぞれコンタクト
ホールを開口する工程と、上記キャパシタの上部電極、
上記選択トランジスタのソースドレイン領域にそれぞれ
金属配線を形成する工程を有することを特徴とする。
下部電極、誘電体膜、上部電極を積層してなるキャパシ
タと、このキャパシタに直列に接続された選択トランジ
スタとを備えた誘電体記憶素子を製造する製造方法であ
って、基板上に選択トランジスタを形成する工程と、上
記基板上に第一絶縁層を堆積する工程と、下部電極、誘
電体膜、上部電極、次の熱処理を受けたとき電極の形状
を維持するためのキャップ層を積層し、この積層をパタ
ーン加工して上記基板上の所定の領域にキャパシタを形
成する工程と、上記キャパシタの特性を制御するため熱
処理を行う工程と、上記基板上に第二絶縁層を堆積する
工程と、上記キャパシタの上部電極上と上記選択トラン
ジスタのソースドレイン領域上とにそれぞれコンタクト
ホールを開口する工程と、上記キャパシタの上部電極、
上記選択トランジスタのソースドレイン領域にそれぞれ
金属配線を形成する工程を有することを特徴とする。
【００３６】この発明の誘電体記憶素子の製造方法によ
れば、キャパシタの特性を制御するための熱処理を受け
たとき電極の形状が維持される。したがって、熱処理に
よるキャパシタの上部電極の凝集を抑えて、加工精度良
く高歩留まりで製造できる。さらに、キャップ層を含む
積層を一括してパターン加工しているので、上部電極と
誘電体膜との間の応力による変形も抑えられ、上部電極
の剥れが防止される。
れば、キャパシタの特性を制御するための熱処理を受け
たとき電極の形状が維持される。したがって、熱処理に
よるキャパシタの上部電極の凝集を抑えて、加工精度良
く高歩留まりで製造できる。さらに、キャップ層を含む
積層を一括してパターン加工しているので、上部電極と
誘電体膜との間の応力による変形も抑えられ、上部電極
の剥れが防止される。
【００３７】この発明の誘電体記憶素子の製造方法は、
下部電極、誘電体膜、上部電極を積層してなるキャパシ
タと、このキャパシタに直列に接続された選択トランジ
スタとを備えた誘電体記憶素子を製造する製造方法であ
って、基板上に選択トランジスタを形成する工程と、上
記基板上に第一絶縁層を堆積する工程と、上記トランジ
スタのソース領域上にコンタクトホールを開口し、この
コンタクトホールの中に導電性材料を埋め込んでプラグ
を形成する工程と、下部電極、誘電体膜、上部電極、次
の熱処理を受けたとき電極の形状を維持するためのキャ
ップ層を積層し、この積層をパターン加工して上記基板
上の上記プラグを覆う領域にキャパシタを形成する工程
と、上記キャパシタの特性を制御するため熱処理を行う
工程と、上記キャップ層を被覆するように、水素の拡散
を防ぐための拡散バリア層を形成する工程と、上記基板
上に第二絶縁層を堆積する工程と、上記キャパシタの上
部電極上と上記選択トランジスタのドレイン領域上とに
それぞれコンタクトホールを開口する工程と、上記キャ
パシタの上部電極、上記選択トランジスタのドレイン領
域にそれぞれ金属配線を形成する工程を有することを特
徴とする。
下部電極、誘電体膜、上部電極を積層してなるキャパシ
タと、このキャパシタに直列に接続された選択トランジ
スタとを備えた誘電体記憶素子を製造する製造方法であ
って、基板上に選択トランジスタを形成する工程と、上
記基板上に第一絶縁層を堆積する工程と、上記トランジ
スタのソース領域上にコンタクトホールを開口し、この
コンタクトホールの中に導電性材料を埋め込んでプラグ
を形成する工程と、下部電極、誘電体膜、上部電極、次
の熱処理を受けたとき電極の形状を維持するためのキャ
ップ層を積層し、この積層をパターン加工して上記基板
上の上記プラグを覆う領域にキャパシタを形成する工程
と、上記キャパシタの特性を制御するため熱処理を行う
工程と、上記キャップ層を被覆するように、水素の拡散
を防ぐための拡散バリア層を形成する工程と、上記基板
上に第二絶縁層を堆積する工程と、上記キャパシタの上
部電極上と上記選択トランジスタのドレイン領域上とに
それぞれコンタクトホールを開口する工程と、上記キャ
パシタの上部電極、上記選択トランジスタのドレイン領
域にそれぞれ金属配線を形成する工程を有することを特
徴とする。
【００３８】この発明の誘電体記憶素子の製造方法によ
れば、キャパシタの特性を制御するための熱処理を受け
たとき電極の形状が維持される。したがって、熱処理に
よるキャパシタの上部電極の凝集を抑えて、加工精度良
く高歩留まりで製造できる。さらに、キャップ層を含む
積層を一括してパターン加工しているので、上部電極と
誘電体膜との間の応力による変形も抑えられ、上部電極
の剥れが防止される。
れば、キャパシタの特性を制御するための熱処理を受け
たとき電極の形状が維持される。したがって、熱処理に
よるキャパシタの上部電極の凝集を抑えて、加工精度良
く高歩留まりで製造できる。さらに、キャップ層を含む
積層を一括してパターン加工しているので、上部電極と
誘電体膜との間の応力による変形も抑えられ、上部電極
の剥れが防止される。
【００３９】
【発明の実施の形態】以下、この発明を図示の実施形態
により詳細に説明する。
により詳細に説明する。
【００４０】（第１実施形態）図２は、キャパシタＣ１
とこのキャパシタＣ１に直列に接続された選択トランジ
スタＴ１とを備えた第１実施形態のプレーナ型強誘電体
メモリ素子の製造工程を示している。
とこのキャパシタＣ１に直列に接続された選択トランジ
スタＴ１とを備えた第１実施形態のプレーナ型強誘電体
メモリ素子の製造工程を示している。
【００４１】まず図２（ａ）に示すように、公知の方法
によってＳｉ基板１５上に素子分離領域１６を形成する
とともに、選択トランジスタＴ１のゲート酸化膜１７、
トランジスタのソース・ドレイン領域１８Ａ，１８Ｂ、
ワード線となるポリシリコンゲート電極１９を形成す
る。この後、基板１５上の全域を公知のＢＰＳＧ（ボロ
ン・燐・シリケート・ガラス）からなる第一層間絶縁膜
材料２０で覆う。
によってＳｉ基板１５上に素子分離領域１６を形成する
とともに、選択トランジスタＴ１のゲート酸化膜１７、
トランジスタのソース・ドレイン領域１８Ａ，１８Ｂ、
ワード線となるポリシリコンゲート電極１９を形成す
る。この後、基板１５上の全域を公知のＢＰＳＧ（ボロ
ン・燐・シリケート・ガラス）からなる第一層間絶縁膜
材料２０で覆う。
【００４２】次に、図２（ｂ）に示すように、第一層間
絶縁膜２０と次に形成する下部電極２２との密着性を高
めるために、公知のスパッタ法により密着層として厚さ
３０ｎｍのＴｉ酸化物２１を堆積する。次に、厚さ１０
０ｎｍ〜２００ｎｍのＰｔ下部電極２２を成膜する。こ
の下部電極２２の上に、強誘電体膜としてのＳｒＢｉ ２
（ＴａｘＮｂ１−ｘ）２Ｏ９（ただし、０≦ｘ≦１であ
る。これを「ＳＢＴ」という。）薄膜からなる強誘電体
薄膜２３を形成する。ここでは、ＳＢＴ薄膜を次のよう
にして形成した。
絶縁膜２０と次に形成する下部電極２２との密着性を高
めるために、公知のスパッタ法により密着層として厚さ
３０ｎｍのＴｉ酸化物２１を堆積する。次に、厚さ１０
０ｎｍ〜２００ｎｍのＰｔ下部電極２２を成膜する。こ
の下部電極２２の上に、強誘電体膜としてのＳｒＢｉ ２
（ＴａｘＮｂ１−ｘ）２Ｏ９（ただし、０≦ｘ≦１であ
る。これを「ＳＢＴ」という。）薄膜からなる強誘電体
薄膜２３を形成する。ここでは、ＳＢＴ薄膜を次のよう
にして形成した。
【００４３】まず、溶液合成の出発原料としてタンタル
エトキシド（Ｔａ（ＯＣ２Ｈ５）５）、ビスマス２エチ
ルヘキサネート（Ｂｉ（Ｃ７Ｈ１５ＣＯＯ）２）、及び
ストロンチュウム２エチルヘキサネート（Ｓｒ（Ｃ７Ｈ
１５ＣＯＯ）２）を使用した。タンタルエトキシドを秤
量し、２エチルヘキサネート中に溶解させ、反応を促進
させるため、１００℃から１２０℃まで加熱しながら撹
拌し、３０分間反応させた。その後、１２０℃で反応に
よって生成したエタノールと水分を除去した。この溶液
に２０ｍｌ〜３０ｍｌのキシレンに溶解させたストロン
チュウム２ヘキサネートをＳｒ／Ｔａ＝１／２になるよ
うに適量加え、１２５℃から最高１４０℃で３０分問加
熱撹拌した。その後、この溶液に１０ｍｌのキシレンに
溶解させたビスマス２エチルヘキサネートをＳｒ／Ｂｉ
／Ｔａ＝１／２．２／２になるように適量加え、１３０
℃から最高１５０℃で１０時間加熱撹拌した。
エトキシド（Ｔａ（ＯＣ２Ｈ５）５）、ビスマス２エチ
ルヘキサネート（Ｂｉ（Ｃ７Ｈ１５ＣＯＯ）２）、及び
ストロンチュウム２エチルヘキサネート（Ｓｒ（Ｃ７Ｈ
１５ＣＯＯ）２）を使用した。タンタルエトキシドを秤
量し、２エチルヘキサネート中に溶解させ、反応を促進
させるため、１００℃から１２０℃まで加熱しながら撹
拌し、３０分間反応させた。その後、１２０℃で反応に
よって生成したエタノールと水分を除去した。この溶液
に２０ｍｌ〜３０ｍｌのキシレンに溶解させたストロン
チュウム２ヘキサネートをＳｒ／Ｔａ＝１／２になるよ
うに適量加え、１２５℃から最高１４０℃で３０分問加
熱撹拌した。その後、この溶液に１０ｍｌのキシレンに
溶解させたビスマス２エチルヘキサネートをＳｒ／Ｂｉ
／Ｔａ＝１／２．２／２になるように適量加え、１３０
℃から最高１５０℃で１０時間加熱撹拌した。
【００４４】次に、この溶液から低分子量のアルコール
と水とを溶媒として使用したキシレンを除去するために
１３０℃〜１５０℃の温度で５時間蒸留した。その後、
溶液のＳｒＢｉ２Ｔａ２Ｏ９の濃度が０．１ｍｏｌ／ｌ
になるように調整し、これを前駆体溶液とした。なお、
これらの原料は上記のものに限定されるのではないし、
溶媒についても上記出発原料が十分に溶解するものであ
ればよい。
と水とを溶媒として使用したキシレンを除去するために
１３０℃〜１５０℃の温度で５時間蒸留した。その後、
溶液のＳｒＢｉ２Ｔａ２Ｏ９の濃度が０．１ｍｏｌ／ｌ
になるように調整し、これを前駆体溶液とした。なお、
これらの原料は上記のものに限定されるのではないし、
溶媒についても上記出発原料が十分に溶解するものであ
ればよい。
【００４５】次に、この前駆体溶液を使用して、次のよ
うにして強誘電体ＳＢＴ薄膜を形成した。まず、下部電
極２２上に上述の前駆体溶液を滴下し、公知のスピンコ
ート法により塗布した。その後完全に溶媒を除去させる
ため、２５０℃に加熱したホットプレート上で乾燥し、
次いで電気炉にて６００℃以上８５０℃以下の温度で焼
成した。この成膜工程を３回以上繰り返し、厚さ２００
ｎｍの強誘電体薄膜であるＳＢＴ薄膜２３を成膜した。
うにして強誘電体ＳＢＴ薄膜を形成した。まず、下部電
極２２上に上述の前駆体溶液を滴下し、公知のスピンコ
ート法により塗布した。その後完全に溶媒を除去させる
ため、２５０℃に加熱したホットプレート上で乾燥し、
次いで電気炉にて６００℃以上８５０℃以下の温度で焼
成した。この成膜工程を３回以上繰り返し、厚さ２００
ｎｍの強誘電体薄膜であるＳＢＴ薄膜２３を成膜した。
【００４６】次に、この上に厚さ１００ｎｍのＰｔ上部
電極２４を成膜した。この後、図２（ｃ）に示すよう
に、フォトレジストを用いた公知の紫外線縮小露光技術
（以下「フォトリソグラフィ法」という。）とドライエ
ッチング法により、上部電極２４をキャパシタ電極とし
て１．５μｍ角にパターン加工した。このドライエッチ
ングでは、エッチングガスには主としてＣｌ２ガスを用
い、エッチング圧力を１．５ｍＴｏｒｒ．に保ち、マイ
クロ波励起によってプラズマを発生させ、基板（ウエ
ハ）１５をセットした電極板に高周波バイアスを印加し
た。次に、公知のフォトリソグラフィ法とドライエッチ
ング法により、上部電極２４とは別の、より広いマスク
を用いてＳＢＴ膜２３および下部電極２２をパターン加
工した。このドライエッチングでは、エッチングガスに
は主としてＣ２Ｆ６ガスを用いた。
電極２４を成膜した。この後、図２（ｃ）に示すよう
に、フォトレジストを用いた公知の紫外線縮小露光技術
（以下「フォトリソグラフィ法」という。）とドライエ
ッチング法により、上部電極２４をキャパシタ電極とし
て１．５μｍ角にパターン加工した。このドライエッチ
ングでは、エッチングガスには主としてＣｌ２ガスを用
い、エッチング圧力を１．５ｍＴｏｒｒ．に保ち、マイ
クロ波励起によってプラズマを発生させ、基板（ウエ
ハ）１５をセットした電極板に高周波バイアスを印加し
た。次に、公知のフォトリソグラフィ法とドライエッチ
ング法により、上部電極２４とは別の、より広いマスク
を用いてＳＢＴ膜２３および下部電極２２をパターン加
工した。このドライエッチングでは、エッチングガスに
は主としてＣ２Ｆ６ガスを用いた。
【００４７】次に、次の熱処理工程で上部電極２４の形
状を維持するための耐熱性キャップ層２５としてＡｌ酸
化物を、キャパシタＣ全域を被覆するように成膜した。
この例では、耐熱性キャップ層２５は厚さ１０ｎｍ以上
５０ｎｍ以下のＡｌ酸化物からなるものとした。この耐
熱性キャップ層２５の成膜法としては、Ａｌターゲット
またはＡｌ酸化物ターゲットを用いて、ＤＣマグネトロ
ンスパッタ法、ＲＦマグネトロンスパッタ法または電子
サイクロトロン共鳴プラズマ源を用いたスパッタ法を採
用した。基板温度は１００℃以上４００℃以下に保持
し、成膜室に導入するＯ２／（Ｏ２＋Ａｒ）のガス比率
は０．１から０．５の範囲とし、ガス圧力を１ｍＴｏｒ
ｒ．から２０ｍＴｏｒｒ．の範囲に設定して成膜を行っ
た。
状を維持するための耐熱性キャップ層２５としてＡｌ酸
化物を、キャパシタＣ全域を被覆するように成膜した。
この例では、耐熱性キャップ層２５は厚さ１０ｎｍ以上
５０ｎｍ以下のＡｌ酸化物からなるものとした。この耐
熱性キャップ層２５の成膜法としては、Ａｌターゲット
またはＡｌ酸化物ターゲットを用いて、ＤＣマグネトロ
ンスパッタ法、ＲＦマグネトロンスパッタ法または電子
サイクロトロン共鳴プラズマ源を用いたスパッタ法を採
用した。基板温度は１００℃以上４００℃以下に保持
し、成膜室に導入するＯ２／（Ｏ２＋Ａｒ）のガス比率
は０．１から０．５の範囲とし、ガス圧力を１ｍＴｏｒ
ｒ．から２０ｍＴｏｒｒ．の範囲に設定して成膜を行っ
た。
【００４８】次に、電気炉にて酸素雰囲気中で６００℃
〜８５０℃の熱処理を行って、キャパシタＣ１の特性を
制御した。このとき、キャパシタＣ１の全域が耐熱性キ
ャップ層２５で被覆されているので、キャパシタＣ１の
電極、特に上部電極２４の収縮が抑制され、電極形状が
良好に維持される。
〜８５０℃の熱処理を行って、キャパシタＣ１の特性を
制御した。このとき、キャパシタＣ１の全域が耐熱性キ
ャップ層２５で被覆されているので、キャパシタＣ１の
電極、特に上部電極２４の収縮が抑制され、電極形状が
良好に維持される。
【００４９】次に、図２（ｄ）に示すように、この上に
第二の層間絶縁膜２６として厚さ５００ｎｍ以上６００
ｎｍ以下の酸化膜を堆積した。第二の層間絶縁膜２６の
成膜法としては、有機シリコン化合物（テトラエトキシ
シラン（Ｓｉ（ＯＣ２Ｈ５） ４ 以下、適宜「ＴＥＯ
Ｓ」という。）とＯ３を反応させた常圧ＣＶＤ法、また
はＴＥＯＳとＯ２を反応させたプラズマＣＶＤ法を採用
した。
第二の層間絶縁膜２６として厚さ５００ｎｍ以上６００
ｎｍ以下の酸化膜を堆積した。第二の層間絶縁膜２６の
成膜法としては、有機シリコン化合物（テトラエトキシ
シラン（Ｓｉ（ＯＣ２Ｈ５） ４ 以下、適宜「ＴＥＯ
Ｓ」という。）とＯ３を反応させた常圧ＣＶＤ法、また
はＴＥＯＳとＯ２を反応させたプラズマＣＶＤ法を採用
した。
【００５０】次に、公知のフォトリソグラフィ法および
ドライエッチング法によって、キャパシタＣ１の上部電
極２４上、トランジスタＴ１のソース領域１８Ｂおよび
ドレイン領域１８Ａ上に、それぞれ直径０．８μｍのコ
ンタクトホール２６Ｂ，２０Ｂ，２０Ａを形成した。
ドライエッチング法によって、キャパシタＣ１の上部電
極２４上、トランジスタＴ１のソース領域１８Ｂおよび
ドレイン領域１８Ａ上に、それぞれ直径０．８μｍのコ
ンタクトホール２６Ｂ，２０Ｂ，２０Ａを形成した。
【００５１】次に、この上に、ＤＣマグネトロンスパッ
タ法により厚さ７００ｎｍのＡｌ膜を堆積した。そし
て、公知のフォトリソグラフィ法およびドライエッチン
グ法により、このＡｌ膜をパターン加工して第一金属配
線２７Ａ，２７Ｂを形成した。この例では、金属配線２
７ＢがキャパシタＣ１の上部電極２４と選択トランジス
タＴ１のソース領域１８Ｂとを直列に接続している。
タ法により厚さ７００ｎｍのＡｌ膜を堆積した。そし
て、公知のフォトリソグラフィ法およびドライエッチン
グ法により、このＡｌ膜をパターン加工して第一金属配
線２７Ａ，２７Ｂを形成した。この例では、金属配線２
７ＢがキャパシタＣ１の上部電極２４と選択トランジス
タＴ１のソース領域１８Ｂとを直列に接続している。
【００５２】図３は、上記熱処理工程での上部電極２４
の収縮率（データを記号●で表す。）を、キャップ層が
無い場合（データを記号□で表す。）と比較して示して
いる。例えば、キャップ層が無い場合は、７５０℃の熱
処理を受けたとき上部電極が２０％程度の収縮を示す。
これに対して本実施形態では、８５０℃の熱処理を受け
ても上部電極２４が殆ど収縮しないことが確認された。
したがって、この強誘電体メモリ素子は、加工精度良く
高歩留まりで製造できる。
の収縮率（データを記号●で表す。）を、キャップ層が
無い場合（データを記号□で表す。）と比較して示して
いる。例えば、キャップ層が無い場合は、７５０℃の熱
処理を受けたとき上部電極が２０％程度の収縮を示す。
これに対して本実施形態では、８５０℃の熱処理を受け
ても上部電極２４が殆ど収縮しないことが確認された。
したがって、この強誘電体メモリ素子は、加工精度良く
高歩留まりで製造できる。
【００５３】なお、耐熱性キャップ層２５の材料はＡｌ
酸化物に限定するものでなく、Ａｌ窒化物、Ｔａ酸化
物、Ｔａ窒化酸化物、Ｔｉ酸化物、Ｚｒ酸化物でも同様
な配線収縮抑制効果が得られる。
酸化物に限定するものでなく、Ａｌ窒化物、Ｔａ酸化
物、Ｔａ窒化酸化物、Ｔｉ酸化物、Ｚｒ酸化物でも同様
な配線収縮抑制効果が得られる。
【００５４】また、図４は、本実施形態の強誘電体メモ
リ素子のヒステリシス特性を公知のソーヤータワー回路
を用いて測定し、その結果（データを記号●で表す）を
従来プロセスで作製したメモリ素子（データを記号□で
表す。）と比較して示している。なお、従来プロセスで
作製したメモリ素子は、図１に示した拡散バリア層を有
するもので、最終保護膜形成後に測定された。この図４
から、本実施形態の強誘電体メモリ素子では、強誘電体
キャパシタの残留分極値Ｐｒ＝１２．７μＣ／ｃｍ２、
抗電界Ｅｃ＝５３ｋＶ／ｃｍと、従来プロセスで作製し
たメモリ素子と比較してほとんど劣化のないヒステリス
特性を示すことが確認された。なお、この結果は、耐熱
性キャップ層２５が拡散バリアの機能を果たしたことを
意味している。
リ素子のヒステリシス特性を公知のソーヤータワー回路
を用いて測定し、その結果（データを記号●で表す）を
従来プロセスで作製したメモリ素子（データを記号□で
表す。）と比較して示している。なお、従来プロセスで
作製したメモリ素子は、図１に示した拡散バリア層を有
するもので、最終保護膜形成後に測定された。この図４
から、本実施形態の強誘電体メモリ素子では、強誘電体
キャパシタの残留分極値Ｐｒ＝１２．７μＣ／ｃｍ２、
抗電界Ｅｃ＝５３ｋＶ／ｃｍと、従来プロセスで作製し
たメモリ素子と比較してほとんど劣化のないヒステリス
特性を示すことが確認された。なお、この結果は、耐熱
性キャップ層２５が拡散バリアの機能を果たしたことを
意味している。
【００５５】なお、本実施形態においては強誘電体膜と
してＳＢＴ薄膜を用いたが、本発明はこれに限定される
ものではない。ＳＢＴ薄膜に代えて、（ＰｂｘＬａ
１−ｘ）（ＺｒｙＴｉ１−ｙ）Ｏ３、Ｂｉ４Ｔｉ３Ｏ
１２、ＢａＴｉＯ３、ＬｉＮｂＯ３、ＬｉＴａＯ３、Ｙ
ＭｎＯ３、Ｓｒ２Ｎｂ２Ｏ７、（ＳｒＢｉ２（ＴａｘＮ
ｂ１ −ｘ）２Ｏ９）（ただし、０≦ｘ≦１、０≦ｙ≦１
である。）などを用いることも可能である。
してＳＢＴ薄膜を用いたが、本発明はこれに限定される
ものではない。ＳＢＴ薄膜に代えて、（ＰｂｘＬａ
１−ｘ）（ＺｒｙＴｉ１−ｙ）Ｏ３、Ｂｉ４Ｔｉ３Ｏ
１２、ＢａＴｉＯ３、ＬｉＮｂＯ３、ＬｉＴａＯ３、Ｙ
ＭｎＯ３、Ｓｒ２Ｎｂ２Ｏ７、（ＳｒＢｉ２（ＴａｘＮ
ｂ１ −ｘ）２Ｏ９）（ただし、０≦ｘ≦１、０≦ｙ≦１
である。）などを用いることも可能である。
【００５６】また、本実施形態においては電極の材料と
してＰｔ薄膜を用いたが、本発明はこれに限定されるも
のではない。Ｐｔ薄膜に代えて、ＰｔＲｈ、ＰｔＲｈＯ
ｘ、Ｉｒ、ＩｒＯ２、ＲｕＯ２、ＲｈＯｘ、ＬａＳｒＣ
ｏＯ３などを用いることも可能である。
してＰｔ薄膜を用いたが、本発明はこれに限定されるも
のではない。Ｐｔ薄膜に代えて、ＰｔＲｈ、ＰｔＲｈＯ
ｘ、Ｉｒ、ＩｒＯ２、ＲｕＯ２、ＲｈＯｘ、ＬａＳｒＣ
ｏＯ３などを用いることも可能である。
【００５７】また、本実施形態ではキャップ層２５をス
パッタ法によって成膜したが、当然ながら、その他にＣ
ＶＤ法、スピンオンを用いることも可能である。
パッタ法によって成膜したが、当然ながら、その他にＣ
ＶＤ法、スピンオンを用いることも可能である。
【００５８】（第２実施形態）図５は、キャパシタＣ２
とこのキャパシタＣ２に直列に接続された選択トランジ
スタＴ２とを備えた第２実施形態のスタック型強誘電体
メモリ素子の製造工程を示している。
とこのキャパシタＣ２に直列に接続された選択トランジ
スタＴ２とを備えた第２実施形態のスタック型強誘電体
メモリ素子の製造工程を示している。
【００５９】まず図５（ａ）に示すように、公知の方法
によってＳｉ基板２８上に素子分離領域２９を形成する
とともに、選択トランジスタＴ２のゲート酸化膜３０、
トランジスタのソース・ドレイン領域３１Ａ，３１Ｂ、
ワード線となるポリシリコンゲート電極３２を形成す
る。この後、基板２８上の全域を公知のＢＰＳＧからな
る第一層間絶縁膜材料３３で覆い、公知の化学的機械的
研摩法により第一層間絶縁膜材料３３の表面を平坦化す
る。
によってＳｉ基板２８上に素子分離領域２９を形成する
とともに、選択トランジスタＴ２のゲート酸化膜３０、
トランジスタのソース・ドレイン領域３１Ａ，３１Ｂ、
ワード線となるポリシリコンゲート電極３２を形成す
る。この後、基板２８上の全域を公知のＢＰＳＧからな
る第一層間絶縁膜材料３３で覆い、公知の化学的機械的
研摩法により第一層間絶縁膜材料３３の表面を平坦化す
る。
【００６０】次に、選択トランジスタＴ２のソース領域
３１Ｂ上に、直径０．３μｍのコンタクトホール３３Ｂ
を形成する。続いて、基板２８上の全域に、厚さ３００
ｎｍ以上の燐添加ポリシリコン（図示せず）を堆積し
て、コンタクトホール３３Ｂ内をポリシリコンで埋め込
む。そして、公知の化学的機械的研摩法により第一層間
絶縁膜材料３３表面上のポリシリコンを研磨して除去す
る一方、コンタクトホール３３Ｂ内にポリシリコンをプ
ラグ３４として残す。
３１Ｂ上に、直径０．３μｍのコンタクトホール３３Ｂ
を形成する。続いて、基板２８上の全域に、厚さ３００
ｎｍ以上の燐添加ポリシリコン（図示せず）を堆積し
て、コンタクトホール３３Ｂ内をポリシリコンで埋め込
む。そして、公知の化学的機械的研摩法により第一層間
絶縁膜材料３３表面上のポリシリコンを研磨して除去す
る一方、コンタクトホール３３Ｂ内にポリシリコンをプ
ラグ３４として残す。
【００６１】次に、図５（ｂ）に示すように、第一層間
絶縁膜３３と次に形成する下部電極３６との密着性を高
めるために、ＤＣマグネトロンスパッタ法により密着層
として厚さ５０ｎｍから１００ｎｍのＴｉＮ膜３５を堆
積した。なお、ＴｉＮ膜の代わりにＴａＳｉＮ膜、Ｔｉ
ＡｌＮ膜、ＴｉＳｉＮ膜を堆積しても良い。次に、厚さ
２００ｎｍのＰｔ下部電極３６を成膜する。この下部電
極３６の上に、第１実施形態と同様に、強誘電体膜とし
てのＳＢＴ薄膜からなる強誘電体薄膜３７を成膜し、さ
らに厚さ１００ｎｍのＰｔ上部電極３８を成膜した。こ
の後、第１実施形態と同様に、図５（ｃ）に示すよう
に、公知のフォトリソグラフィ法とドライエッチング法
により、上部電極３８をキャパシタ電極として１．５μ
ｍ角にパターン加工した。次に、第１実施形態と同様
に、公知のフォトリソグラフィ法とドライエッチング法
により、上部電極３８とは別の、より広いマスクを用い
てＳＢＴ膜３７および下部電極３６をパターン加工し
た。
絶縁膜３３と次に形成する下部電極３６との密着性を高
めるために、ＤＣマグネトロンスパッタ法により密着層
として厚さ５０ｎｍから１００ｎｍのＴｉＮ膜３５を堆
積した。なお、ＴｉＮ膜の代わりにＴａＳｉＮ膜、Ｔｉ
ＡｌＮ膜、ＴｉＳｉＮ膜を堆積しても良い。次に、厚さ
２００ｎｍのＰｔ下部電極３６を成膜する。この下部電
極３６の上に、第１実施形態と同様に、強誘電体膜とし
てのＳＢＴ薄膜からなる強誘電体薄膜３７を成膜し、さ
らに厚さ１００ｎｍのＰｔ上部電極３８を成膜した。こ
の後、第１実施形態と同様に、図５（ｃ）に示すよう
に、公知のフォトリソグラフィ法とドライエッチング法
により、上部電極３８をキャパシタ電極として１．５μ
ｍ角にパターン加工した。次に、第１実施形態と同様
に、公知のフォトリソグラフィ法とドライエッチング法
により、上部電極３８とは別の、より広いマスクを用い
てＳＢＴ膜３７および下部電極３６をパターン加工し
た。
【００６２】次に、第１実施形態と同様に、次の熱処理
工程で上部電極３８の形状を維持するための耐熱性キャ
ップ層３９としてＡｌ酸化物を、キャパシタＣ２全域を
被覆するように成膜した。
工程で上部電極３８の形状を維持するための耐熱性キャ
ップ層３９としてＡｌ酸化物を、キャパシタＣ２全域を
被覆するように成膜した。
【００６３】次に、電気炉にて酸素雰囲気中で６００℃
〜７５０℃の熱処理を行って、キャパシタＣ２の特性を
制御した。このとき、キャパシタＣ２の全域が耐熱性キ
ャップ層３９で被覆されているので、キャパシタＣ２の
電極、特に上部電極３８の収縮が抑制され、電極形状が
良好に維持される。
〜７５０℃の熱処理を行って、キャパシタＣ２の特性を
制御した。このとき、キャパシタＣ２の全域が耐熱性キ
ャップ層３９で被覆されているので、キャパシタＣ２の
電極、特に上部電極３８の収縮が抑制され、電極形状が
良好に維持される。
【００６４】実際に、本実施形態でも、７００℃の熱処
理を受けても上部電極３８が殆ど収縮しないことが確認
された。したがって、この強誘電体メモリ素子は、加工
精度良く高歩留まりで製造できる。
理を受けても上部電極３８が殆ど収縮しないことが確認
された。したがって、この強誘電体メモリ素子は、加工
精度良く高歩留まりで製造できる。
【００６５】なお、耐熱性キャップ層３９の材料はＡｌ
酸化物に限定するものでなく、Ａｌ窒化物、Ｔａ酸化
物、Ｔａ窒化酸化物、Ｔｉ酸化物、Ｚｒ酸化物でも同様
な配線収縮抑制効果が得られる。
酸化物に限定するものでなく、Ａｌ窒化物、Ｔａ酸化
物、Ｔａ窒化酸化物、Ｔｉ酸化物、Ｚｒ酸化物でも同様
な配線収縮抑制効果が得られる。
【００６６】次に、図５（ｄ）に示すように、この上に
第二の層間絶縁膜４０として厚さ５００ｎｍ以上６００
ｎｍ以下の酸化膜を堆積した。第二の層間絶縁膜４０の
成膜法としては、ＴＥＯＳとＯ３を反応させた常圧ＣＶ
Ｄ法、またはＴＥＯＳとＯ２を反応させたプラズマＣＶ
Ｄ法を採用した。
第二の層間絶縁膜４０として厚さ５００ｎｍ以上６００
ｎｍ以下の酸化膜を堆積した。第二の層間絶縁膜４０の
成膜法としては、ＴＥＯＳとＯ３を反応させた常圧ＣＶ
Ｄ法、またはＴＥＯＳとＯ２を反応させたプラズマＣＶ
Ｄ法を採用した。
【００６７】次に、公知のフォトリソグラフィ法および
ドライエッチング法によって、キャパシタＣ２の上部電
極３８上、トランジスタＴ２のドレイン領域３１Ａ上
に、それぞれ直径０．８μｍのコンタクトホール４０
Ｂ，３３Ａを形成した。
ドライエッチング法によって、キャパシタＣ２の上部電
極３８上、トランジスタＴ２のドレイン領域３１Ａ上
に、それぞれ直径０．８μｍのコンタクトホール４０
Ｂ，３３Ａを形成した。
【００６８】次に、この上に、ＤＣマグネトロンスパッ
タ法により厚さ７００ｎｍのＡｌ膜を堆積した。そし
て、公知のフォトリソグラフィ法およびドライエッチン
グ法により、このＡｌ膜をパターン加工して第一金属配
線４１Ａ，４１Ｂを形成した。この例では、プラグ３４
がキャパシタＣ２の下部電極３６と選択トランジスタＴ
２のソース領域３１Ｂとを密着層３５を介して直列に接
続している。
タ法により厚さ７００ｎｍのＡｌ膜を堆積した。そし
て、公知のフォトリソグラフィ法およびドライエッチン
グ法により、このＡｌ膜をパターン加工して第一金属配
線４１Ａ，４１Ｂを形成した。この例では、プラグ３４
がキャパシタＣ２の下部電極３６と選択トランジスタＴ
２のソース領域３１Ｂとを密着層３５を介して直列に接
続している。
【００６９】なお、本実施形態においては強誘電体膜と
してＳＢＴ薄膜を用いたが、本発明はこれに限定される
ものではない。ＳＢＴ薄膜に代えて、（ＰｂｘＬａ
１−ｘ）（ＺｒｙＴｉ１−ｙ）Ｏ３、Ｂｉ４Ｔｉ３Ｏ
１２、ＢａＴｉＯ３、ＬｉＮｂＯ３、ＬｉＴａＯ３、Ｙ
ＭｎＯ３、Ｓｒ２Ｎｂ２Ｏ７、（ＳｒＢｉ２（ＴａｘＮ
ｂ１ −ｘ）２Ｏ９）（ただし、０≦ｘ≦１、０≦ｙ≦１
である。）などを用いることも可能である。
してＳＢＴ薄膜を用いたが、本発明はこれに限定される
ものではない。ＳＢＴ薄膜に代えて、（ＰｂｘＬａ
１−ｘ）（ＺｒｙＴｉ１−ｙ）Ｏ３、Ｂｉ４Ｔｉ３Ｏ
１２、ＢａＴｉＯ３、ＬｉＮｂＯ３、ＬｉＴａＯ３、Ｙ
ＭｎＯ３、Ｓｒ２Ｎｂ２Ｏ７、（ＳｒＢｉ２（ＴａｘＮ
ｂ１ −ｘ）２Ｏ９）（ただし、０≦ｘ≦１、０≦ｙ≦１
である。）などを用いることも可能である。
【００７０】また、本実施形態においては電極の材料と
してＰｔ薄膜を用いたが、本発明はこれに限定されるも
のではない。Ｐｔ薄膜に代えて、ＰｔＲｈ、ＰｔＲｈＯ
ｘ、Ｉｒ、ＩｒＯ２、ＲｕＯ２、ＲｈＯｘ、ＬａＳｒＣ
ｏＯ３などを用いることも可能である。
してＰｔ薄膜を用いたが、本発明はこれに限定されるも
のではない。Ｐｔ薄膜に代えて、ＰｔＲｈ、ＰｔＲｈＯ
ｘ、Ｉｒ、ＩｒＯ２、ＲｕＯ２、ＲｈＯｘ、ＬａＳｒＣ
ｏＯ３などを用いることも可能である。
【００７１】また、本実施形態ではキャップ層３９をス
パッタ法によって成膜したが、当然ながら、その他にＣ
ＶＤ法、スピンオンを用いることも可能である。
パッタ法によって成膜したが、当然ながら、その他にＣ
ＶＤ法、スピンオンを用いることも可能である。
【００７２】（第３実施形態）図６は、キャパシタＣ３
とこのキャパシタＣ３に直列に接続された選択トランジ
スタＴ３とを備えた第３実施形態のスタック型高誘電体
メモリ素子の製造工程を示している。
とこのキャパシタＣ３に直列に接続された選択トランジ
スタＴ３とを備えた第３実施形態のスタック型高誘電体
メモリ素子の製造工程を示している。
【００７３】まず図６（ａ）に示すように、公知の方法
によってＳｉ基板４２上に素子分離領域４３を形成する
とともに、選択トランジスタＴ３のゲート酸化膜４４、
トランジスタのソース・ドレイン領域４５Ａ，４５Ｂ、
ワード線となるポリシリコンゲート電極４６を形成す
る。さらに、トランジスタのドレイン領域４５Ａにつな
がるビット線４７を形成する。この後、基板４２上の全
域を公知のＢＰＳＧからなる第一層間絶縁膜材料４８で
覆い、公知の化学的機械的研摩法により第一層間絶縁膜
材料４８の表面を平坦化する。
によってＳｉ基板４２上に素子分離領域４３を形成する
とともに、選択トランジスタＴ３のゲート酸化膜４４、
トランジスタのソース・ドレイン領域４５Ａ，４５Ｂ、
ワード線となるポリシリコンゲート電極４６を形成す
る。さらに、トランジスタのドレイン領域４５Ａにつな
がるビット線４７を形成する。この後、基板４２上の全
域を公知のＢＰＳＧからなる第一層間絶縁膜材料４８で
覆い、公知の化学的機械的研摩法により第一層間絶縁膜
材料４８の表面を平坦化する。
【００７４】次に、選択トランジスタＴ３のソース領域
４５Ｂ上に、直径０．３μｍのコンタクトホール４８Ｂ
を形成する。続いて、基板４２上の全域に、厚さ３００
ｎｍ以上の燐添加ポリシリコン（図示せず）を堆積し
て、コンタクトホール４８Ｂ内をそのポリシリコンで埋
め込む。そして、公知の化学的機械的研摩法により第一
層間絶縁膜材料４８表面上のポリシリコンを研磨して除
去する一方、コンタクトホール４８Ｂ内にポリシリコン
をプラグ４９として残す。
４５Ｂ上に、直径０．３μｍのコンタクトホール４８Ｂ
を形成する。続いて、基板４２上の全域に、厚さ３００
ｎｍ以上の燐添加ポリシリコン（図示せず）を堆積し
て、コンタクトホール４８Ｂ内をそのポリシリコンで埋
め込む。そして、公知の化学的機械的研摩法により第一
層間絶縁膜材料４８表面上のポリシリコンを研磨して除
去する一方、コンタクトホール４８Ｂ内にポリシリコン
をプラグ４９として残す。
【００７５】次に、図６（ｂ）に示すように、ＤＣマグ
ネトロンスパッタ法により厚さ２０ｎｍのＴｉ膜５０を
堆積した後、ＤＣマグネトロンスパッタ法により密着層
として厚さ１００ｎｍのＴｉＮ膜５１を堆積した。な
お、ＴｉＮ膜の代わりにＴｉＡｌＮ膜、ＴｉＳｉＮ膜を
堆積しても良い。次に、厚さ２００ｎｍのＰｔ下部電極
５２を成膜する。なお、Ｐｔの代わりに酸化ルテニュウ
ムを用いても良い。次に、公知のフォトリソグラフィ法
とドライエッチング法により、下部電極５２をキャパシ
タ電極として０．３μｍ角にパターン加工した。
ネトロンスパッタ法により厚さ２０ｎｍのＴｉ膜５０を
堆積した後、ＤＣマグネトロンスパッタ法により密着層
として厚さ１００ｎｍのＴｉＮ膜５１を堆積した。な
お、ＴｉＮ膜の代わりにＴｉＡｌＮ膜、ＴｉＳｉＮ膜を
堆積しても良い。次に、厚さ２００ｎｍのＰｔ下部電極
５２を成膜する。なお、Ｐｔの代わりに酸化ルテニュウ
ムを用いても良い。次に、公知のフォトリソグラフィ法
とドライエッチング法により、下部電極５２をキャパシ
タ電極として０．３μｍ角にパターン加工した。
【００７６】次に、基板４２上の全域に、７００℃の熱
処理条件で高誘電体薄膜５３として厚さ３０ｎｍのチタ
ン酸バリウム・ストロンチュウム（（Ｂａ１−ｘ，Ｓｒ
ｘ）ＴｉＯ３ ただし、０≦ｘ≦１である。これを「Ｂ
ＳＴ」という。）を堆積し、さらに厚さ１００ｎｍのＰ
ｔ上部電極５４を成膜した。この後、公知のフォトリソ
グラフィ法とドライエッチング法により、下部電極５２
とは別の、より広いマスクを用いて上部電極５４および
（ＢａｘＳｒ１−ｘ）ＴｉＯ３膜５３を一括してパター
ン加工した。
処理条件で高誘電体薄膜５３として厚さ３０ｎｍのチタ
ン酸バリウム・ストロンチュウム（（Ｂａ１−ｘ，Ｓｒ
ｘ）ＴｉＯ３ ただし、０≦ｘ≦１である。これを「Ｂ
ＳＴ」という。）を堆積し、さらに厚さ１００ｎｍのＰ
ｔ上部電極５４を成膜した。この後、公知のフォトリソ
グラフィ法とドライエッチング法により、下部電極５２
とは別の、より広いマスクを用いて上部電極５４および
（ＢａｘＳｒ１−ｘ）ＴｉＯ３膜５３を一括してパター
ン加工した。
【００７７】次に、第１、第２実施形態と同様に、次の
熱処理工程で上部電極５４の形状を維持するための耐熱
性キャップ層５５としてＡｌ酸化物を、キャパシタＣ３
全域を被覆するように成膜した。
熱処理工程で上部電極５４の形状を維持するための耐熱
性キャップ層５５としてＡｌ酸化物を、キャパシタＣ３
全域を被覆するように成膜した。
【００７８】次に、電気炉にて酸素雰囲気中で６００℃
〜７５０℃の熱処理を行って、キャパシタＣ３の特性を
制御した。このとき、キャパシタＣ３の全域が耐熱性キ
ャップ層５５で被覆されているので、キャパシタＣ３の
電極、特に上部電極５４の収縮が抑制され、電極形状が
良好に維持される。
〜７５０℃の熱処理を行って、キャパシタＣ３の特性を
制御した。このとき、キャパシタＣ３の全域が耐熱性キ
ャップ層５５で被覆されているので、キャパシタＣ３の
電極、特に上部電極５４の収縮が抑制され、電極形状が
良好に維持される。
【００７９】実際に、本実施形態でも、７００℃の熱処
理を受けても上部電極５４が殆ど収縮しないことが確認
された。したがって、この高誘電体メモリ素子は、加工
精度良く高歩留まりで製造できる。
理を受けても上部電極５４が殆ど収縮しないことが確認
された。したがって、この高誘電体メモリ素子は、加工
精度良く高歩留まりで製造できる。
【００８０】なお、耐熱性キャップ層５５の材料はＡｌ
酸化物に限定するものでなく、Ａｌ窒化物でも同様な配
線収縮抑制効果が得られる。
酸化物に限定するものでなく、Ａｌ窒化物でも同様な配
線収縮抑制効果が得られる。
【００８１】次に、図６（ｄ）に示すように、この上に
第二の層間絶縁膜５６として厚さ５００ｎｍ以上６００
ｎｍ以下の酸化膜を堆積した。第二の層間絶縁膜５６の
成膜法としては、ＴＥＯＳとＯ３を反応させた常圧ＣＶ
Ｄ法、またはＴＥＯＳとＯ２を反応させたプラズマＣＶ
Ｄ法を採用した。
第二の層間絶縁膜５６として厚さ５００ｎｍ以上６００
ｎｍ以下の酸化膜を堆積した。第二の層間絶縁膜５６の
成膜法としては、ＴＥＯＳとＯ３を反応させた常圧ＣＶ
Ｄ法、またはＴＥＯＳとＯ２を反応させたプラズマＣＶ
Ｄ法を採用した。
【００８２】次に、公知のフォトリソグラフィ法および
ドライエッチング法によって、キャパシタＣ３の上部電
極５４上に直径０．２５μｍのコンタクトホール５６Ｂ
を形成するとともに、ビット線４７上に直径０．２５μ
ｍのコンタクトホール（図示せず）を形成した。
ドライエッチング法によって、キャパシタＣ３の上部電
極５４上に直径０．２５μｍのコンタクトホール５６Ｂ
を形成するとともに、ビット線４７上に直径０．２５μ
ｍのコンタクトホール（図示せず）を形成した。
【００８３】次に、この上に、ＤＣマグネトロンスパッ
タ法により厚さ７００ｎｍのＡｌ膜を堆積した。そし
て、公知のフォトリソグラフィ法およびドライエッチン
グ法により、このＡｌ膜をパターン加工して第一金属配
線５７を形成した。この例では、プラグ４９がキャパシ
タＣ３の下部電極５２と選択トランジスタＴ３のソース
領域４５Ｂとを密着層５０，５１を介して直列に接続し
ている。
タ法により厚さ７００ｎｍのＡｌ膜を堆積した。そし
て、公知のフォトリソグラフィ法およびドライエッチン
グ法により、このＡｌ膜をパターン加工して第一金属配
線５７を形成した。この例では、プラグ４９がキャパシ
タＣ３の下部電極５２と選択トランジスタＴ３のソース
領域４５Ｂとを密着層５０，５１を介して直列に接続し
ている。
【００８４】なお、本実施形態においては高誘電体膜と
してＢＳＴ薄膜を用いたが、本発明はこれに限定される
ものではない。ＢＳＴ薄膜に代えて、タンタル酸化膜
（Ｔａ ２Ｏ５）やＳＴＯ（チタン酸ストロンチュウムＳ
ｒＴｉＯ３）などを用いることも可能である。
してＢＳＴ薄膜を用いたが、本発明はこれに限定される
ものではない。ＢＳＴ薄膜に代えて、タンタル酸化膜
（Ｔａ ２Ｏ５）やＳＴＯ（チタン酸ストロンチュウムＳ
ｒＴｉＯ３）などを用いることも可能である。
【００８５】また、本実施形態においては電極の材料と
してＰｔ薄膜を用いたが、本発明はこれに限定されるも
のではない。Ｐｔ薄膜に代えて、ＰｔＲｈ、ＰｔＲｈＯ
ｘ、Ｉｒ、ＩｒＯ２、ＲｕＯ２、ＲｈＯｘ、ＬａＳｒＣ
ｏＯ３などを用いることも可能である。
してＰｔ薄膜を用いたが、本発明はこれに限定されるも
のではない。Ｐｔ薄膜に代えて、ＰｔＲｈ、ＰｔＲｈＯ
ｘ、Ｉｒ、ＩｒＯ２、ＲｕＯ２、ＲｈＯｘ、ＬａＳｒＣ
ｏＯ３などを用いることも可能である。
【００８６】また、本実施形態ではキャップ層５５をス
パッタ法によって成膜したが、当然ながら、その他にＣ
ＶＤ法、スピンオンを用いることも可能である。
パッタ法によって成膜したが、当然ながら、その他にＣ
ＶＤ法、スピンオンを用いることも可能である。
【００８７】（第４実施形態）第１、第２、第３実施形
態において耐熱性キャップ層２５，３９，５５を設けて
キャパシタＣ１，Ｃ２，Ｃ３の特性制御のための熱処理
を行った後、続いて拡散バリア層を追加して設けても良
い。この拡散バリア層は、次に形成する層間絶縁膜がキ
ャパシタ材料層と反応したり、層間絶縁膜形成時に発生
する水素がキャパシタ材料層ヘ拡散したりするのを抑制
するために働く。次に、この場合の工程を、第１実施形
態をベースとして説明する。
態において耐熱性キャップ層２５，３９，５５を設けて
キャパシタＣ１，Ｃ２，Ｃ３の特性制御のための熱処理
を行った後、続いて拡散バリア層を追加して設けても良
い。この拡散バリア層は、次に形成する層間絶縁膜がキ
ャパシタ材料層と反応したり、層間絶縁膜形成時に発生
する水素がキャパシタ材料層ヘ拡散したりするのを抑制
するために働く。次に、この場合の工程を、第１実施形
態をベースとして説明する。
【００８８】図７（ａ）に示すように、キャパシタの特
性制御のための熱処理工程まで、第１実施形態と同様に
進める。なお、図７（ａ）中、選択トランジスタ、キャ
パシタ、キャップ層をそれぞれ符号Ｔ４，Ｃ４，５８で
表す以外は、図２中の符号と同じ符号を用いている。本
実施形態でも、第１実施形態と同様に、キャパシタＣ４
の全域が耐熱性キャップ層５８で被覆されているので、
キャパシタＣ４の電極、特に上部電極２４の収縮が抑制
され、電極形状が良好に維持される。
性制御のための熱処理工程まで、第１実施形態と同様に
進める。なお、図７（ａ）中、選択トランジスタ、キャ
パシタ、キャップ層をそれぞれ符号Ｔ４，Ｃ４，５８で
表す以外は、図２中の符号と同じ符号を用いている。本
実施形態でも、第１実施形態と同様に、キャパシタＣ４
の全域が耐熱性キャップ層５８で被覆されているので、
キャパシタＣ４の電極、特に上部電極２４の収縮が抑制
され、電極形状が良好に維持される。
【００８９】次に、図７（ｂ）に示すように、基板温度
を１００℃から４００℃の範囲内に設定し、基板１５上
の全域にＡｌ酸化物からなる拡散バリア層５９を成膜し
た。なお、拡散バリア層５９の材料は、Ａｌ酸化物に限
定するものではない。Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒
化酸化物、Ｔｉ酸化物、Ｚｒ酸化物などでも、同様な拡
散バリアとしての効果が得られる。
を１００℃から４００℃の範囲内に設定し、基板１５上
の全域にＡｌ酸化物からなる拡散バリア層５９を成膜し
た。なお、拡散バリア層５９の材料は、Ａｌ酸化物に限
定するものではない。Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒
化酸化物、Ｔｉ酸化物、Ｚｒ酸化物などでも、同様な拡
散バリアとしての効果が得られる。
【００９０】次に図７（ｃ）に示すように、第１実施形
態と同様に、この上に第二の層間絶縁膜６０として厚さ
５００ｎｍ以上６００ｎｍ以下の酸化膜を堆積した。
態と同様に、この上に第二の層間絶縁膜６０として厚さ
５００ｎｍ以上６００ｎｍ以下の酸化膜を堆積した。
【００９１】次に、公知のフォトリソグラフィ法および
ドライエッチング法によって、キャパシタＣ４の上部電
極２４上、トランジスタＴ１のソース領域１８Ｂおよび
ドレイン領域１８Ａ上に、それぞれ直径０．８μｍのコ
ンタクトホール６０Ｂ，２０Ｂ，２０Ａを形成した。
ドライエッチング法によって、キャパシタＣ４の上部電
極２４上、トランジスタＴ１のソース領域１８Ｂおよび
ドレイン領域１８Ａ上に、それぞれ直径０．８μｍのコ
ンタクトホール６０Ｂ，２０Ｂ，２０Ａを形成した。
【００９２】次に、この上に、ＤＣマグネトロンスパッ
タ法により厚さ７００ｎｍのＡｌ膜を堆積した。そし
て、公知のフォトリソグラフィ法およびドライエッチン
グ法により、このＡｌ膜を加工して第一金属配線６１
Ａ，６１Ｂを形成した。この例では、金属配線６１Ｂが
キャパシタＣ４の上部電極２４と選択トランジスタＴ４
のソース領域１８Ｂとを直列に接続している。
タ法により厚さ７００ｎｍのＡｌ膜を堆積した。そし
て、公知のフォトリソグラフィ法およびドライエッチン
グ法により、このＡｌ膜を加工して第一金属配線６１
Ａ，６１Ｂを形成した。この例では、金属配線６１Ｂが
キャパシタＣ４の上部電極２４と選択トランジスタＴ４
のソース領域１８Ｂとを直列に接続している。
【００９３】（第５実施形態）第１、第２、第３実施形
態において上部電極２４，３８，５４成膜直後に耐熱性
キャップ層を設けて、これらの上部電極と耐熱性キャッ
プ層を一括してパターン加工してもよい。次に、この場
合の工程を、第１実施形態をベースとして説明する。
態において上部電極２４，３８，５４成膜直後に耐熱性
キャップ層を設けて、これらの上部電極と耐熱性キャッ
プ層を一括してパターン加工してもよい。次に、この場
合の工程を、第１実施形態をベースとして説明する。
【００９４】図８（ａ）に示すように、上部電極２４を
成膜した直後に、さらに耐熱性キャップ層６６を成膜す
る。なお、図８（ａ）中、選択トランジスタ、キャパシ
タ、キャップ層をそれぞれ符号Ｔ５，Ｃ５，６６で表す
以外は、図２中の符号と同じ符号を用いている。この例
では、第１実施形態と同様に、耐熱性キャップ層６６は
厚さ１０ｎｍ以上５０ｎｍ以下のＡｌ酸化物からなるも
のとした。
成膜した直後に、さらに耐熱性キャップ層６６を成膜す
る。なお、図８（ａ）中、選択トランジスタ、キャパシ
タ、キャップ層をそれぞれ符号Ｔ５，Ｃ５，６６で表す
以外は、図２中の符号と同じ符号を用いている。この例
では、第１実施形態と同様に、耐熱性キャップ層６６は
厚さ１０ｎｍ以上５０ｎｍ以下のＡｌ酸化物からなるも
のとした。
【００９５】次に、フォトリソグラフィ法とドライエッ
チング法により、キャップ層６６とキャパシタ電極とし
ての上部電極２４を一括して１．５μｍ角にパターン加
工した。このドライエッチングでは、エッチングガスに
は主としてＣｌ２ガスを用い、エッチング圧力を１．５
ｍＴｏｒｒ．に保ち、マイクロ波励起によってプラズマ
を発生させ、基板（ウエハ）１５をセットした電極板に
高周波バイアスを印加した。本実施形態では、このよう
にキャップ層６６と上部電極２４を一括してパターン加
工しているので、キャップ層６６が上部電極２４と密着
して、上部電極２４と誘電体薄膜２３との間の応力によ
る電極２４の変形を抑える。したがって、パターン加工
直後から、上部電極２４の剥れを抑制することができ
る。
チング法により、キャップ層６６とキャパシタ電極とし
ての上部電極２４を一括して１．５μｍ角にパターン加
工した。このドライエッチングでは、エッチングガスに
は主としてＣｌ２ガスを用い、エッチング圧力を１．５
ｍＴｏｒｒ．に保ち、マイクロ波励起によってプラズマ
を発生させ、基板（ウエハ）１５をセットした電極板に
高周波バイアスを印加した。本実施形態では、このよう
にキャップ層６６と上部電極２４を一括してパターン加
工しているので、キャップ層６６が上部電極２４と密着
して、上部電極２４と誘電体薄膜２３との間の応力によ
る電極２４の変形を抑える。したがって、パターン加工
直後から、上部電極２４の剥れを抑制することができ
る。
【００９６】次に、公知のフォトリソグラフィ法とドラ
イエッチング法により、キャップ層６６、上部電極２４
とは別の、より広いマスクを用いてＳＢＴ膜２３および
下部電極２２をパターン加工した。このドライエッチン
グでは、エッチングガスには主としてＣ２Ｆ６ガスを用
いた。
イエッチング法により、キャップ層６６、上部電極２４
とは別の、より広いマスクを用いてＳＢＴ膜２３および
下部電極２２をパターン加工した。このドライエッチン
グでは、エッチングガスには主としてＣ２Ｆ６ガスを用
いた。
【００９７】次に、図８(ｂ)に示すように、基板１５上
の全域を被覆するように、拡散バリア層６７を成膜す
る。この例では、拡散バリア層６７は、厚さ１０ｎｍ以
上１００ｎｍ以下のＡｌ酸化物からなるものとした。こ
の拡散バリア層６７の成膜法としては、Ａｌターゲット
またはＡｌ酸化物ターゲットを用いて、ＤＣマグネトロ
ンスパッタ法、ＲＦマグネトロンスパッタ法または電子
サイクロトロン共鳴プラズマ源を用いたスパッタ法を採
用した。基板温度は１００℃以上４００℃以下に保持
し、成膜室に導入するＯ２／（Ｏ２＋Ａｒ）のガス比率
は０．１から０．５の範囲とし、ガス圧力を１ｍＴｏｒ
ｒ．から２０ｍＴｏｒｒ．の範囲に設定して成膜を行っ
た。
の全域を被覆するように、拡散バリア層６７を成膜す
る。この例では、拡散バリア層６７は、厚さ１０ｎｍ以
上１００ｎｍ以下のＡｌ酸化物からなるものとした。こ
の拡散バリア層６７の成膜法としては、Ａｌターゲット
またはＡｌ酸化物ターゲットを用いて、ＤＣマグネトロ
ンスパッタ法、ＲＦマグネトロンスパッタ法または電子
サイクロトロン共鳴プラズマ源を用いたスパッタ法を採
用した。基板温度は１００℃以上４００℃以下に保持
し、成膜室に導入するＯ２／（Ｏ２＋Ａｒ）のガス比率
は０．１から０．５の範囲とし、ガス圧力を１ｍＴｏｒ
ｒ．から２０ｍＴｏｒｒ．の範囲に設定して成膜を行っ
た。
【００９８】次に、電気炉にて酸素雰囲気中で６００℃
〜８５０℃の熱処理を行って、キャパシタＣ５の特性を
制御した。このとき、キャパシタＣ５の上部電極２４全
域が耐熱性キャップ層６６と拡散バリア層６７で被覆さ
れているので、上部電極２４の収縮が抑制され、電極形
状が良好に維持される。実際に、本実施形態において
も、第１実施形態と同様に、８００℃の熱処理を受けて
も上部電極２４の寸法が１０％程度しか収縮していない
のが確認された。
〜８５０℃の熱処理を行って、キャパシタＣ５の特性を
制御した。このとき、キャパシタＣ５の上部電極２４全
域が耐熱性キャップ層６６と拡散バリア層６７で被覆さ
れているので、上部電極２４の収縮が抑制され、電極形
状が良好に維持される。実際に、本実施形態において
も、第１実施形態と同様に、８００℃の熱処理を受けて
も上部電極２４の寸法が１０％程度しか収縮していない
のが確認された。
【００９９】また、拡散バリア層６７が基板１５上の全
域を被覆しているので、次に形成する層間絶縁膜がキャ
パシタ材料層と反応したり、層間絶縁膜形成時に発生す
る水素がキャパシタ材料層ヘ拡散したりするのを抑制で
きる。
域を被覆しているので、次に形成する層間絶縁膜がキャ
パシタ材料層と反応したり、層間絶縁膜形成時に発生す
る水素がキャパシタ材料層ヘ拡散したりするのを抑制で
きる。
【０１００】なお、拡散バリア層６７の材料はＡｌ酸化
物に限定するものでなく、Ａｌ窒化物、Ｔａ酸化物、Ｔ
ａ窒化酸化物、Ｔｉ酸化物、Ｚｒ酸化物でも同様なバリ
ア効果が得られる。
物に限定するものでなく、Ａｌ窒化物、Ｔａ酸化物、Ｔ
ａ窒化酸化物、Ｔｉ酸化物、Ｚｒ酸化物でも同様なバリ
ア効果が得られる。
【０１０１】次に図８（ｃ）に示すように、第１実施形
態と同様に、この上に第二の層間絶縁膜６８として厚さ
５００ｎｍ以上６００ｎｍ以下の酸化膜を堆積した。
態と同様に、この上に第二の層間絶縁膜６８として厚さ
５００ｎｍ以上６００ｎｍ以下の酸化膜を堆積した。
【０１０２】次に、公知のフォトリソグラフィ法および
ドライエッチング法によって、キャパシタＣ５の上部電
極２４上、トランジスタＴ１のソース領域１８Ｂおよび
ドレイン領域１８Ａ上に、それぞれ直径０．８μｍのコ
ンタクトホール６８Ｂ，２０Ｂ，２０Ａを形成した。
ドライエッチング法によって、キャパシタＣ５の上部電
極２４上、トランジスタＴ１のソース領域１８Ｂおよび
ドレイン領域１８Ａ上に、それぞれ直径０．８μｍのコ
ンタクトホール６８Ｂ，２０Ｂ，２０Ａを形成した。
【０１０３】次に、この上に、ＤＣマグネトロンスパッ
タ法により厚さ７００ｎｍのＡｌ膜を堆積した。そし
て、公知のフォトリソグラフィ法およびドライエッチン
グ法により、このＡｌ膜を加工して第一金属配線６９
Ａ，６９Ｂを形成した。この例では、金属配線６９Ｂが
キャパシタＣ５の上部電極２４と選択トランジスタＴ５
のソース領域１８Ｂとを直列に接続している。
タ法により厚さ７００ｎｍのＡｌ膜を堆積した。そし
て、公知のフォトリソグラフィ法およびドライエッチン
グ法により、このＡｌ膜を加工して第一金属配線６９
Ａ，６９Ｂを形成した。この例では、金属配線６９Ｂが
キャパシタＣ５の上部電極２４と選択トランジスタＴ５
のソース領域１８Ｂとを直列に接続している。
【０１０４】
【発明の効果】以上より明らかなように、この発明の誘
電体記憶素子は、熱処理によるキャパシタの上部電極の
凝集を抑えて、加工精度良く高歩留まりで製造できる。
電体記憶素子は、熱処理によるキャパシタの上部電極の
凝集を抑えて、加工精度良く高歩留まりで製造できる。
【０１０５】また、この発明の誘電体記憶素子の製造方
法によれば、熱処理によるキャパシタの上部電極の凝集
を抑えて、誘電体記憶素子を加工精度良く高歩留まりで
製造できる。
法によれば、熱処理によるキャパシタの上部電極の凝集
を抑えて、誘電体記憶素子を加工精度良く高歩留まりで
製造できる。
【図１】 従来のプレーナ型強誘電体メモリ素子の断面
を示す図である。
を示す図である。
【図２】 この発明の第１実施形態のプレーナ型強誘電
体メモリ素子の製造方法を示す工程図である。
体メモリ素子の製造方法を示す工程図である。
【図３】 上部電極上に耐熱性キャップ層を設けた場合
の電極収縮率を、耐熱性キャップ層を設けない場合と比
較して示す図である。
の電極収縮率を、耐熱性キャップ層を設けない場合と比
較して示す図である。
【図４】 第１実施形態のプレーナ型強誘電体メモリ素
子を構成するキャパシタのヒステリシス特性を示す図で
ある。
子を構成するキャパシタのヒステリシス特性を示す図で
ある。
【図５】 この発明の第２実施形態のスタック型強誘電
体メモリ素子の製造方法を示す工程図である。
体メモリ素子の製造方法を示す工程図である。
【図６】 この発明の第３実施形態のスタック型高誘電
体メモリ素子の製造方法を示す工程図である。
体メモリ素子の製造方法を示す工程図である。
【図７】 この発明の第４実施形態のプレーナ型強誘電
体メモリ素子の製造方法を示す工程図である。
体メモリ素子の製造方法を示す工程図である。
【図８】 この発明の第５実施形態のプレーナ型強誘電
体メモリ素子の製造方法を示す工程図である。
体メモリ素子の製造方法を示す工程図である。
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５ キャパシタ Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５ 選択トランジスタ １５，２８，４２ 導電型シリコン基板 １８Ａ，３１Ａ，４５Ａ ソース領域 １８Ｂ，３１Ｂ，４５Ｂ ドレイン領域 ２０，３３，４８ 第一層間絶縁膜 ２２，３６，５２ Ｐｔ下部電極 ２３，３７ 強誘電体薄膜 ２４，３８，５４ Ｐｔ上部電極 ２５，３９，５５，５８，６６ 耐熱性キャップ層 ２６，４０，５６，６０，６８ 第二層間絶縁膜 ２７Ａ，２７Ｂ，４１Ａ，４１Ｂ，５７，６１Ａ，６１
Ｂ，６９Ａ，６９Ｂ第一金属配線 ３４，４９ ポリシリコンプラグ ４７ ビット線 ５３ 高誘電体膜 ５９，６７ 拡散バリア
Ｂ，６９Ａ，６９Ｂ第一金属配線 ３４，４９ ポリシリコンプラグ ４７ ビット線 ５３ 高誘電体膜 ５９，６７ 拡散バリア
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 数也 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 松 良幸 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F083 FR02 GA21 GA25 JA06 JA13 JA15 JA17 JA35 JA36 JA38 JA39 JA40 JA43 JA56 MA06 MA17 NA08 PR03 PR22 PR23 PR33 PR40
Claims (19)
- 【請求項１】 下部電極、誘電体膜、上部電極を積層し
てなるキャパシタを備え、上記キャパシタ上に、このキ
ャパシタの特性を制御するための熱処理を受けたとき電
極の形状を維持するためのキャップ層が配置されている
ことを特徴とする誘電体記憶素子。 - 【請求項２】 請求項１に記載の誘電体記憶素子におい
て、 上記キャップ層が上記キャパシタ全域を被覆するように
配置されていることを特徴とする誘電体記憶素子。 - 【請求項３】 請求項２に記載の誘電体記憶素子におい
て、 上記キャパシタとキャップ層を含んだ素子全域を被覆す
るように、水素の拡散を防ぐための拡散バリア層が配置
されていることを特徴とする誘電体記憶素子。 - 【請求項４】 請求項１に記載の誘電体記憶素子におい
て、 上記キャパシタの上部電極は上記誘電体膜上の一部の領
域を占め、 上記キャップ層が上部電極のみを被覆するように配置さ
れていることを特徴とする誘電体記憶素子。 - 【請求項５】 請求項４に記載の誘電体記憶素子におい
て、 上記キャパシタとキャップ層を含んだ素子全域を被覆す
るように、水素の拡散を防ぐための拡散バリア層が配置
されていることを特徴とする誘電体記憶素子。 - 【請求項６】 請求項１乃至５のいずれか一つに記載の
誘電体記憶素子において、 上記誘電体膜は強誘電体材料からなることを特徴とする
誘電体記憶素子。 - 【請求項７】 請求項６に記載の誘電体記憶素子におい
て、 上記強誘電体材料は（ＰｂｘＬａ１−ｘ）（ＺｒｙＴｉ
１−ｙ）Ｏ３、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＴｉＯ３、Ｌ
ｉＮｂＯ３、ＬｉＴａＯ３、ＹＭｎＯ３、Ｓｒ ２Ｎｂ２
Ｏ７、または（ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）
２Ｏ９）（ただし、０≦ｘ≦１、０≦ｙ≦１である。）
であることを特徴とする強誘電体記憶素子。 - 【請求項８】 請求項１乃至５のいずれか一つに記載の
誘電体記憶素子において、 上記誘電体膜は高誘電体材料からなることを特徴とする
誘電体記憶素子。 - 【請求項９】 請求項８に記載の誘電体記憶素子におい
て、 上記高誘電体材料は（Ｂａ１−ｘＳｒｘ）ＴｉＯ３、Ｔ
ａ２Ｏ５、またはＳｒＴｉＯ３（ただし、０≦ｘ≦１で
ある。）であることを特徴とする高誘電体記憶素子。 - 【請求項１０】 請求項１乃至９のいずれか一つに記載
の誘電体記憶素子において、 上記キャップ層はＡｌ酸化物、Ａｌ窒化物、Ａｌ酸化窒
化物、Ｔａ酸化物、Ｔａ酸化窒化物、Ｔｉ酸化物、また
はＺｒ酸化物であることを特徴とする誘電体記憶素子。 - 【請求項１１】 請求項１乃至１０のいずれか一つに記
載の誘電体記憶素子を製造する誘電体記憶素子の製造方
法であって、 下部電極、誘電体膜、上部電極を積層してなるキャパシ
タを形成する工程と、 上記キャパシタ上に、次の熱処理を受けたとき電極の形
状を維持するためのキャップ層を形成する工程と、 上記キャパシタの特性を制御するための熱処理を行う工
程を有することを特徴とする誘電体記憶素子の製造方
法。 - 【請求項１２】 請求項１１に記載の誘電体記憶素子の
製造方法において、 上記熱処理の温度を６００℃乃至８５０℃の範囲内に設
定することを特徴とする誘電体記憶素子の製造方法。 - 【請求項１３】 請求項１１に記載の誘電体記憶素子の
製造方法において、 上記熱処理を酸素雰囲気、窒素雰囲気または酸素と窒素
との混合ガス雰囲気中で行うことを特徴とする誘電体記
憶素子の製造方法。 - 【請求項１４】 下部電極、誘電体膜、上部電極を積層
してなるキャパシタと、このキャパシタに直列に接続さ
れた選択トランジスタとを備えた誘電体記憶素子を製造
する製造方法であって、 基板上に選択トランジスタを形成する工程と、 上記基板上に第一絶縁層を堆積する工程と、 下部電極、誘電体膜、上部電極を積層し、この積層をパ
ターン加工して上記基板上の所定の領域にキャパシタを
形成する工程と、 上記キャパシタ全域を被覆するように、次の熱処理を受
けたとき電極の形状を維持するためのキャップ層を形成
する工程と、 上記キャパシタの特性を制御するため熱処理を行う工程
と、 上記基板上に第二絶縁層を堆積する工程と、 上記キャパシタの上部電極上と上記選択トランジスタの
ソースドレイン領域上とにそれぞれコンタクトホールを
開口する工程と、 上記キャパシタの上部電極、上記選択トランジスタのソ
ースドレイン領域にそれぞれ金属配線を形成する工程を
有することを特徴とする誘電体記憶素子の製造方法。 - 【請求項１５】 下部電極、誘電体膜、上部電極を積層
してなるキャパシタと、このキャパシタに直列に接続さ
れた選択トランジスタとを備えた誘電体記憶素子を製造
する製造方法であって、 基板上に選択トランジスタを形成する工程と、 上記基板上に第一絶縁層を堆積する工程と、 上記トランジスタのソース領域上にコンタクトホールを
開口し、このコンタクトホールの中に導電性材料を埋め
込んでプラグを形成する工程と、 下部電極、誘電体膜、上部電極を積層し、この積層をパ
ターン加工して上記基板上の上記プラグを覆う領域にキ
ャパシタを形成する工程と、 上記キャパシタ全域を被覆するように、次の熱処理を受
けたとき電極の形状を維持するためのキャップ層を形成
する工程と、 上記キャパシタの特性を制御するため熱処理を行う工程
と、 上記基板上に第二絶縁層を堆積する工程と、 上記キャパシタの上部電極上と上記選択トランジスタの
ドレイン領域上とにそれぞれコンタクトホールを開口す
る工程と、 上記キャパシタの上部電極、上記選択トランジスタのド
レイン領域にそれぞれ金属配線を形成する工程を有する
ことを特徴とする誘電体記憶素子の製造方法。 - 【請求項１６】 下部電極、誘電体膜、上部電極を積層
してなるキャパシタと、このキャパシタに直列に接続さ
れた選択トランジスタとを備えた誘電体記憶素子を製造
する製造方法であって、 基板上に選択トランジスタを形成する工程と、 上記基板上に第一絶縁層を堆積する工程と、 下部電極、誘電体膜、上部電極を積層し、この積層をパ
ターン加工して上記基板上の所定の領域にキャパシタを
形成する工程と、 上記キャパシタ全域を被覆するように、次の熱処理を受
けたとき電極の形状を維持するためのキャップ層を形成
する工程と、 上記キャパシタの特性を制御するため熱処理を行う工程
と、 上記キャップ層を被覆するように、水素の拡散を防ぐた
めの拡散バリア層を形成する工程と、 上記基板上に第二絶縁層を堆積する工程と、 上記キャパシタの上部電極上と上記選択トランジスタの
ソースドレイン領域上とにそれぞれコンタクトホールを
開口する工程と、 上記キャパシタの上部電極、上記選択トランジスタのソ
ースドレイン領域にそれぞれ金属配線を形成する工程を
有することを特徴とする誘電体記憶素子の製造方法。 - 【請求項１７】 下部電極、誘電体膜、上部電極を積層
してなるキャパシタと、このキャパシタに直列に接続さ
れた選択トランジスタとを備えた誘電体記憶素子を製造
する製造方法であって、 基板上に選択トランジスタを形成する工程と、 上記基板上に第一絶縁層を堆積する工程と、 上記トランジスタのソース領域上にコンタクトホールを
開口し、このコンタクトホールの中に導電性材料を埋め
込んでプラグを形成する工程と、 下部電極、誘電体膜、上部電極を積層し、この積層をパ
ターン加工して上記基板上の上記プラグを覆う領域にキ
ャパシタを形成する工程と、 上記キャパシタ全域を被覆するように、次の熱処理を受
けたとき電極の形状を維持するためのキャップ層を形成
する工程と、 上記キャパシタの特性を制御するため熱処理を行う工程
と、 上記キャップ層を被覆するように、水素の拡散を防ぐた
めの拡散バリア層を形成する工程と、 上記基板上に第二絶縁層を堆積する工程と、 上記キャパシタの上部電極上と上記選択トランジスタの
ドレイン領域上とにそれぞれコンタクトホールを開口す
る工程と、 上記キャパシタの上部電極、上記選択トランジスタのド
レイン領域にそれぞれ金属配線を形成する工程を有する
ことを特徴とする誘電体記憶素子の製造方法。 - 【請求項１８】 下部電極、誘電体膜、上部電極を積層
してなるキャパシタと、このキャパシタに直列に接続さ
れた選択トランジスタとを備えた誘電体記憶素子を製造
する製造方法であって、 基板上に選択トランジスタを形成する工程と、 上記基板上に第一絶縁層を堆積する工程と、 下部電極、誘電体膜、上部電極、次の熱処理を受けたと
き電極の形状を維持するためのキャップ層を積層し、こ
の積層をパターン加工して上記基板上の所定の領域にキ
ャパシタを形成する工程と、 上記キャパシタの特性を制御するため熱処理を行う工程
と、 上記基板上に第二絶縁層を堆積する工程と、 上記キャパシタの上部電極上と上記選択トランジスタの
ソースドレイン領域上とにそれぞれコンタクトホールを
開口する工程と、 上記キャパシタの上部電極、上記選択トランジスタのソ
ースドレイン領域にそれぞれ金属配線を形成する工程を
有することを特徴とする誘電体記憶素子の製造方法。 - 【請求項１９】 下部電極、誘電体膜、上部電極を積層
してなるキャパシタと、このキャパシタに直列に接続さ
れた選択トランジスタとを備えた誘電体記憶素子を製造
する製造方法であって、 基板上に選択トランジスタを形成する工程と、 上記基板上に第一絶縁層を堆積する工程と、 上記トランジスタのソース領域上にコンタクトホールを
開口し、このコンタクトホールの中に導電性材料を埋め
込んでプラグを形成する工程と、 下部電極、誘電体膜、上部電極、次の熱処理を受けたと
き電極の形状を維持するためのキャップ層を積層し、こ
の積層をパターン加工して上記基板上の上記プラグを覆
う領域にキャパシタを形成する工程と、 上記キャパシタの特性を制御するため熱処理を行う工程
と、 上記キャップ層を被覆するように、水素の拡散を防ぐた
めの拡散バリア層を形成する工程と、 上記基板上に第二絶縁層を堆積する工程と、 上記キャパシタの上部電極上と上記選択トランジスタの
ドレイン領域上とにそれぞれコンタクトホールを開口す
る工程と、 上記キャパシタの上部電極、上記選択トランジスタのド
レイン領域にそれぞれ金属配線を形成する工程を有する
ことを特徴とする誘電体記憶素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001136199A JP2002334969A (ja) | 2001-05-07 | 2001-05-07 | 誘電体記憶素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001136199A JP2002334969A (ja) | 2001-05-07 | 2001-05-07 | 誘電体記憶素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002334969A true JP2002334969A (ja) | 2002-11-22 |
Family
ID=18983527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001136199A Pending JP2002334969A (ja) | 2001-05-07 | 2001-05-07 | 誘電体記憶素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002334969A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005268801A (ja) * | 2004-03-18 | 2005-09-29 | Texas Instr Inc <Ti> | 強誘電体キャパシタ水素障壁及びその製造方法 |
| JP2013149669A (ja) * | 2012-01-17 | 2013-08-01 | Ulvac Japan Ltd | バリア膜の形成方法、及び強誘電体デバイスの製造方法 |
-
2001
- 2001-05-07 JP JP2001136199A patent/JP2002334969A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005268801A (ja) * | 2004-03-18 | 2005-09-29 | Texas Instr Inc <Ti> | 強誘電体キャパシタ水素障壁及びその製造方法 |
| JP2013149669A (ja) * | 2012-01-17 | 2013-08-01 | Ulvac Japan Ltd | バリア膜の形成方法、及び強誘電体デバイスの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3188179B2 (ja) | 強誘電体薄膜素子の製造方法及び強誘電体メモリ素子の製造方法 | |
| US6929956B2 (en) | Ferroelectric random access memory device and fabrication method therefor | |
| JP3258899B2 (ja) | 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法 | |
| JP3212930B2 (ja) | 容量及びその製造方法 | |
| JP5668303B2 (ja) | 半導体装置及びその製造方法 | |
| JP2002176149A (ja) | 半導体記憶素子およびその製造方法 | |
| KR100706847B1 (ko) | 상부 전극 상에 스트론튬 루테늄 산화물 보호층을형성하는 방법 | |
| JP4299959B2 (ja) | 半導体装置の製造方法 | |
| KR100455375B1 (ko) | 열처리량을 조절하는 반도체 메모리 소자의 커패시터 제조 방법 | |
| US7575940B2 (en) | Dielectric film, method of manufacturing the same, and semiconductor capacitor having the dielectric film | |
| US20010028582A1 (en) | Ferroelectric memory element | |
| US20060244022A1 (en) | Semiconductor device and method of manufacturing the same | |
| US6919593B2 (en) | Semiconductor memory device and method of fabricating the same | |
| US6441415B1 (en) | Ferroelectric and paraelectric thin film devices using dopants which eliminate ferroelectricity | |
| JP4296375B2 (ja) | 強誘電体メモリ素子の製造方法および強誘電体メモリ装置 | |
| KR100459796B1 (ko) | 스토리지 커패시터의 제조방법 및 이 방법으로 제조된스토리지 커패시터를 이용하여 제조된 반도체 구성요소 | |
| JP2002334969A (ja) | 誘電体記憶素子及びその製造方法 | |
| JP3294214B2 (ja) | 薄膜キャパシタ | |
| JP2002158339A (ja) | 半導体装置およびその製造方法 | |
| JP3363091B2 (ja) | 誘電体メモリの製造方法 | |
| KR20010004369A (ko) | 강유전체 메모리 소자의 캐패시터 및 그 제조 방법 | |
| US20070158715A1 (en) | Ferroelectric capacitor and method for fabricating the same | |
| JP2003152167A (ja) | 半導体素子のキャパシタ及びその製造方法 | |
| JPH09289291A (ja) | 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 | |
| JP2000174228A (ja) | 半導体集積回路及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070306 |