JP3363091B2 - 誘電体メモリの製造方法 - Google Patents
誘電体メモリの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、誘電体メモリの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】現在広く用いられているＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）のＩＣメモリ
では、集積度の向上に伴ってメモリセルの微小化が進め
られていること。このため、十分な電荷を蓄積するため
に、誘電率の高いＢａＴｉ０3や（Ｂａx Ｓｒ1-x ）Ｔ
ｉＯ3 （ＢＳＴＯ）などからなる誘電体の使用が検討さ
れている。
ナミック・ランダム・アクセス・メモリ）のＩＣメモリ
では、集積度の向上に伴ってメモリセルの微小化が進め
られていること。このため、十分な電荷を蓄積するため
に、誘電率の高いＢａＴｉ０3や（Ｂａx Ｓｒ1-x ）Ｔ
ｉＯ3 （ＢＳＴＯ）などからなる誘電体の使用が検討さ
れている。
【０００３】一方、現在のＤＲＡＭは電気的に書込み・
消去ができるものの、電源を切ると記憶データが消えて
しまうという大きな欠点を有している。このため、ＤＲ
ＡＭと同様に、高速、大容量、低消費電力を保ちなが
ら、電源を切っても記憶されたデータが消えない不揮発
性を備えた強誘電体メモリ（ＦＲＡＭ（フェロエレクト
リック・ランダム・アクセス・メモリ）が注目されてい
る。
消去ができるものの、電源を切ると記憶データが消えて
しまうという大きな欠点を有している。このため、ＤＲ
ＡＭと同様に、高速、大容量、低消費電力を保ちなが
ら、電源を切っても記憶されたデータが消えない不揮発
性を備えた強誘電体メモリ（ＦＲＡＭ（フェロエレクト
リック・ランダム・アクセス・メモリ）が注目されてい
る。
【０００４】ＦＲＡＭはＤＲＡＭのキャパシタ部分を強
誘電体で置き換え、記憶機能を持たせたものである。図
６に示すようなヒステリシスを有する強誘電体は、自発
的な電気分極を有し、その自発分極が電場をかけること
により方向が反転する結晶である。このような強誘電体
においては、かける電圧の正負を切り換えることによ
り、＋または−の電荷を結晶表面に誘起することができ
る。電圧を切っても、この＋または−の電荷は保持され
るため、不揮発性とすることができる。この状態を 0と
1に対応させてメモリを構成している。メモリセルは、
例えばシリコン基板上に形成されたＣＭＯＳトランジス
タと、その上に形成された強誘電体キャパシタとから構
成される。
誘電体で置き換え、記憶機能を持たせたものである。図
６に示すようなヒステリシスを有する強誘電体は、自発
的な電気分極を有し、その自発分極が電場をかけること
により方向が反転する結晶である。このような強誘電体
においては、かける電圧の正負を切り換えることによ
り、＋または−の電荷を結晶表面に誘起することができ
る。電圧を切っても、この＋または−の電荷は保持され
るため、不揮発性とすることができる。この状態を 0と
1に対応させてメモリを構成している。メモリセルは、
例えばシリコン基板上に形成されたＣＭＯＳトランジス
タと、その上に形成された強誘電体キャパシタとから構
成される。
【０００５】ＦＲＡＭ用の強誘電体としては、電圧を切
ったときの電荷（残留分極Ｐr)が大きいことから、例え
ばジルコンチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ：ＰＺ
Ｔ）やＢｉ化合物であるＢｉ4 Ｔｉ3 Ｏ12、ＳｒＢｉ2
Ｔａ2 Ｏ9 などの強誘電性を示すペロブスカイト型酸化
物が用いられている。また、ペロブスカイト型酸化物か
らなる強誘電体膜の上下に配置される電極には、Ｐｔ、
Ｉｒ、Ｒｕ、Ｒｈなどの貴金属またはこれらの合金や、
強誘電体膜と同一の結晶構造を有する導電性ペロブスカ
イト型酸化物、例えばＳｒＲｕＯ3 や（Ｌａ0.5 Ｓｒ
0.5 ）ＣｏＯ3 などを用いることが検討されている。
ったときの電荷（残留分極Ｐr)が大きいことから、例え
ばジルコンチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ：ＰＺ
Ｔ）やＢｉ化合物であるＢｉ4 Ｔｉ3 Ｏ12、ＳｒＢｉ2
Ｔａ2 Ｏ9 などの強誘電性を示すペロブスカイト型酸化
物が用いられている。また、ペロブスカイト型酸化物か
らなる強誘電体膜の上下に配置される電極には、Ｐｔ、
Ｉｒ、Ｒｕ、Ｒｈなどの貴金属またはこれらの合金や、
強誘電体膜と同一の結晶構造を有する導電性ペロブスカ
イト型酸化物、例えばＳｒＲｕＯ3 や（Ｌａ0.5 Ｓｒ
0.5 ）ＣｏＯ3 などを用いることが検討されている。
【０００６】上述したような下部電極、誘電体膜および
上部電極の成膜方法としては、スパッタ法が一般的に採
用されている。ここで、スパッタ法ではターゲットから
スパッタにより叩き出された元素が基板上に堆積する
が、例えばＳｒとＲｕではスパッタされる程度（スパッ
タ速度など）が異なるため、完全に量論組成のＳｒＲｕ
Ｏ3 とはならず、局所的に分析するとＳｒが過剰な部分
やＲｕが過剰な部分が形成されてしまう。過剰なＳｒが
存在した場合、例えばＰＺＴの結晶化熱処理により、こ
のＳｒはＰＺＴと反応してＰＺＴ中に固溶し、（Ｐｂ，
Ｓｒ)(Ｚｒ，Ｔｉ）Ｏ3 を形成する。その結果、キュリ
ー点の低下や残留分極を低下させるというような重大な
結果を招いてしまう。
上部電極の成膜方法としては、スパッタ法が一般的に採
用されている。ここで、スパッタ法ではターゲットから
スパッタにより叩き出された元素が基板上に堆積する
が、例えばＳｒとＲｕではスパッタされる程度（スパッ
タ速度など）が異なるため、完全に量論組成のＳｒＲｕ
Ｏ3 とはならず、局所的に分析するとＳｒが過剰な部分
やＲｕが過剰な部分が形成されてしまう。過剰なＳｒが
存在した場合、例えばＰＺＴの結晶化熱処理により、こ
のＳｒはＰＺＴと反応してＰＺＴ中に固溶し、（Ｐｂ，
Ｓｒ)(Ｚｒ，Ｔｉ）Ｏ3 を形成する。その結果、キュリ
ー点の低下や残留分極を低下させるというような重大な
結果を招いてしまう。
【０００７】このような問題はＰＺＴに限らず、上記し
たＢｉ化合物などの強誘電体やＢａＴｉＯ3 を主体とし
た誘電体においても、キュリー点の変化、誘電率の減
少、残留分極の減少など、電気的特性に悪影響を及ぼし
ている。さらに、電極構成材料としてＢａＲｕＯ3 、Ｃ
ａＲｕＯ3 、（Ｌａ0.5 Ｓｒ0.5 ）ＣｏＯ3 などを用い
た場合にも同様であり、ＢａＲｕＯ3 やＣａＲｕＯ3 で
は未反応のＢａやＣａが、また（Ｌａ0.5 Ｓｒ0.5 ）Ｃ
ｏＯ3 では未反応のＬａ、Ｓｒ、Ｃｏが誘電体の電気特
性に悪影響を及ぼす。
たＢｉ化合物などの強誘電体やＢａＴｉＯ3 を主体とし
た誘電体においても、キュリー点の変化、誘電率の減
少、残留分極の減少など、電気的特性に悪影響を及ぼし
ている。さらに、電極構成材料としてＢａＲｕＯ3 、Ｃ
ａＲｕＯ3 、（Ｌａ0.5 Ｓｒ0.5 ）ＣｏＯ3 などを用い
た場合にも同様であり、ＢａＲｕＯ3 やＣａＲｕＯ3 で
は未反応のＢａやＣａが、また（Ｌａ0.5 Ｓｒ0.5 ）Ｃ
ｏＯ3 では未反応のＬａ、Ｓｒ、Ｃｏが誘電体の電気特
性に悪影響を及ぼす。
【０００８】電極面積が 100μm 角を超える比較的大き
なキャパシタを形成する場合には、上記した組成のミク
ロな不均一性はそれほど問題にはならないが、セルサイ
ズが小さくなるほど問題が顕著に現われる。特に、セル
サイズが50μm 角以下のキャパシタセルを作製した場
合、組成のばらつきは大きな問題となり、具体的には残
留分極、リーク電流、疲労特性、誘電率などの電気的特
性がウエハ面内で不均一となる。実際に用いられるＤＲ
ＡＭやＦＲＡＭのセルサイズは10μm 角以下であり、こ
れは深刻な問題である。
なキャパシタを形成する場合には、上記した組成のミク
ロな不均一性はそれほど問題にはならないが、セルサイ
ズが小さくなるほど問題が顕著に現われる。特に、セル
サイズが50μm 角以下のキャパシタセルを作製した場
合、組成のばらつきは大きな問題となり、具体的には残
留分極、リーク電流、疲労特性、誘電率などの電気的特
性がウエハ面内で不均一となる。実際に用いられるＤＲ
ＡＭやＦＲＡＭのセルサイズは10μm 角以下であり、こ
れは深刻な問題である。
【０００９】さらに、ＰＺＴやＢａＴｉＯ3 などの誘電
体をスパッタ法で成膜する場合においても、誘電体を構
成する元素のスパッタされる速度が異なるため、基板表
面に堆積する誘電体膜の組成が不均一になるという問題
がある。このような誘電体膜の組成のばらつきも電気的
特性の不均一の原因となる。
体をスパッタ法で成膜する場合においても、誘電体を構
成する元素のスパッタされる速度が異なるため、基板表
面に堆積する誘電体膜の組成が不均一になるという問題
がある。このような誘電体膜の組成のばらつきも電気的
特性の不均一の原因となる。
【００１０】
【発明が解決しようとする課題】上述したように、電極
としてのＸＲｕＯ3（ＸはＣａ、ＳｒおよびＢａから選
ばれる少なくとも1種）膜をスパッタ法で成膜した場
合、特にセル面積を50μm角以下というように微小化す
る際に、ペロブスカイト構造を構成しない未反応の成分
などが誘電体膜中に固溶して、誘電体膜の電気的特性が
ウエハ面内で不均一になるというような問題が生じてい
る。さらに、ＰＺＴやＢａＴｉＯ3などの誘電体をスパ
ッタ法で成膜する場合においても、誘電体膜の組成にば
らつきが生じ、これもウエハ面内での電気的特性の不均
一の原因となる。
としてのＸＲｕＯ3（ＸはＣａ、ＳｒおよびＢａから選
ばれる少なくとも1種）膜をスパッタ法で成膜した場
合、特にセル面積を50μm角以下というように微小化す
る際に、ペロブスカイト構造を構成しない未反応の成分
などが誘電体膜中に固溶して、誘電体膜の電気的特性が
ウエハ面内で不均一になるというような問題が生じてい
る。さらに、ＰＺＴやＢａＴｉＯ3などの誘電体をスパ
ッタ法で成膜する場合においても、誘電体膜の組成にば
らつきが生じ、これもウエハ面内での電気的特性の不均
一の原因となる。
【００１１】本発明は、このような課題に対処するため
になされたもので、例えばセルサイズを50μm 角以下と
するような場合においても、誘電体膜のウエハ面内での
電気的特性の均一性を高めることができ、信頼性に優れ
る誘電体メモリを高歩留りで作製することを可能にした
誘電体メモリの製造方法を提供することを目的としてい
る。
になされたもので、例えばセルサイズを50μm 角以下と
するような場合においても、誘電体膜のウエハ面内での
電気的特性の均一性を高めることができ、信頼性に優れ
る誘電体メモリを高歩留りで作製することを可能にした
誘電体メモリの製造方法を提供することを目的としてい
る。
【００１２】
【課題を解決するための手段】本発明の誘電体メモリの
製造方法は、請求項１に記載したように、基板上にＸＲ
ｕＯ3（ただし、ＸはＣａ、ＳｒおよびＢａから選ばれ
る少なくとも1種の元素を示す）からなる導電性酸化物
の原料溶液（ゾル溶液）の被膜を形成し、この被膜を50
0〜700℃の温度で熱処理して結晶化させることにより、
前記導電性酸化物を用いた下部電極をゾルゲル法で成膜
する工程と、前記下部電極上に誘電体膜を成膜する工程
とを具備することを特徴としている。
製造方法は、請求項１に記載したように、基板上にＸＲ
ｕＯ3（ただし、ＸはＣａ、ＳｒおよびＢａから選ばれ
る少なくとも1種の元素を示す）からなる導電性酸化物
の原料溶液（ゾル溶液）の被膜を形成し、この被膜を50
0〜700℃の温度で熱処理して結晶化させることにより、
前記導電性酸化物を用いた下部電極をゾルゲル法で成膜
する工程と、前記下部電極上に誘電体膜を成膜する工程
とを具備することを特徴としている。
【００１３】本発明の誘電体メモリの製造方法は、さら
に請求項２に記載したように、前記誘電体膜をゾルゲル
法で成膜することを特徴としている。またさらに、請求
項３に記載したように、前記誘電体膜上にＸＲｕＯ
3（ただし、ＸはＣａ、ＳｒおよびＢａから選ばれる少
なくとも1種の元素を示す）からなる導電性酸化物の原
料溶液（ゾル溶液）の被膜を形成し、この被膜を500〜7
00℃の温度で熱処理して結晶化させることにより、前記
導電性酸化物を用いた上部電極をゾルゲル法で成膜する
工程を具備することを特徴としている。
に請求項２に記載したように、前記誘電体膜をゾルゲル
法で成膜することを特徴としている。またさらに、請求
項３に記載したように、前記誘電体膜上にＸＲｕＯ
3（ただし、ＸはＣａ、ＳｒおよびＢａから選ばれる少
なくとも1種の元素を示す）からなる導電性酸化物の原
料溶液（ゾル溶液）の被膜を形成し、この被膜を500〜7
00℃の温度で熱処理して結晶化させることにより、前記
導電性酸化物を用いた上部電極をゾルゲル法で成膜する
工程を具備することを特徴としている。
【００１４】本発明の誘電体メモリの製造方法におい
て、請求項６に記載したように、前記下部電極を構成す
る導電性酸化物は厚さが100nm以下であることが好まし
い。
て、請求項６に記載したように、前記下部電極を構成す
る導電性酸化物は厚さが100nm以下であることが好まし
い。
【００１５】本発明者等は導電性酸化物膜や誘電体膜の
組成の均一性に着目して研究を重ねた結果、ＸＲｕＯ3
膜からなる電極を、ゾルゲル法を適用して液相を用いて
成膜した場合、その上に形成したキャパシタセルの電気
的特性がウエハ面内で均一になることを見出した。一般
に、液相の中では構成される元素が分子レベルのオーダ
で混合されている。従って、基板上に液相をコーティン
グした場合、スパッタ法やＣＶＤ法とは異なり、組成ず
れを生じさせることなく、所望の膜を均一に成膜するこ
とができる。
組成の均一性に着目して研究を重ねた結果、ＸＲｕＯ3
膜からなる電極を、ゾルゲル法を適用して液相を用いて
成膜した場合、その上に形成したキャパシタセルの電気
的特性がウエハ面内で均一になることを見出した。一般
に、液相の中では構成される元素が分子レベルのオーダ
で混合されている。従って、基板上に液相をコーティン
グした場合、スパッタ法やＣＶＤ法とは異なり、組成ず
れを生じさせることなく、所望の膜を均一に成膜するこ
とができる。
【００１６】例えば、スパッタ法でＳｒＲｕＯ3 を成膜
した場合、 6インチウエハ面内でのＡサイトのＳｒとＢ
サイトのＲｕのモル比Ａ／Ｂは、局所的には0.90から1.
40まで変化するが、本発明を適用して液相を用いて成膜
した場合Ａ／Ｂ比の変動は少なく、0.95≦Ａ／Ｂ≦1.15
と安定している。また、同様な理由でＰＺＴやＢＳＴＯ
などの誘電体膜も液相を用いて成膜することにより、組
成ずれを生じさせることなく、均一に成膜することがで
きる。また、特に蒸気圧の高いＰｂを含有するＰＺＴを
スパッタ法で成膜した場合、 6インチウエハ面内でのＡ
／Ｂ比は局所的には0.85から1.70まで変化するが、本発
明を適用して液相を用いて成膜した場合Ａ／Ｂ比の変動
は少なく、0.99≦Ａ／Ｂ≦1.15と安定している。これは
前述したように液相をコーティングした状態において、
ＰＺＴの分子は分子レべルで均一にウエハ面内に存在し
ているため、結晶化熱処理により瞬時にペロブスカイト
構造に変化するためと考えられる。
した場合、 6インチウエハ面内でのＡサイトのＳｒとＢ
サイトのＲｕのモル比Ａ／Ｂは、局所的には0.90から1.
40まで変化するが、本発明を適用して液相を用いて成膜
した場合Ａ／Ｂ比の変動は少なく、0.95≦Ａ／Ｂ≦1.15
と安定している。また、同様な理由でＰＺＴやＢＳＴＯ
などの誘電体膜も液相を用いて成膜することにより、組
成ずれを生じさせることなく、均一に成膜することがで
きる。また、特に蒸気圧の高いＰｂを含有するＰＺＴを
スパッタ法で成膜した場合、 6インチウエハ面内でのＡ
／Ｂ比は局所的には0.85から1.70まで変化するが、本発
明を適用して液相を用いて成膜した場合Ａ／Ｂ比の変動
は少なく、0.99≦Ａ／Ｂ≦1.15と安定している。これは
前述したように液相をコーティングした状態において、
ＰＺＴの分子は分子レべルで均一にウエハ面内に存在し
ているため、結晶化熱処理により瞬時にペロブスカイト
構造に変化するためと考えられる。
【００１７】上述したように、ＸＲｕＯ3 膜からなる下
部電極の組成均一性を高めることによって、過剰なＳ
ｒ、Ｂａ、Ｃａなどと誘電体との反応に起因する誘電体
膜の電気特性の低下を抑制することができる。これは誘
電体膜のウエハ面内での電気的特性の均一性向上に大き
く寄与する。
部電極の組成均一性を高めることによって、過剰なＳ
ｒ、Ｂａ、Ｃａなどと誘電体との反応に起因する誘電体
膜の電気特性の低下を抑制することができる。これは誘
電体膜のウエハ面内での電気的特性の均一性向上に大き
く寄与する。
【００１８】さらに、誘電体膜自体の組成均一性を高め
ることによっても、ウエハ面内での電気的特性の均一性
が向上する。従って、本発明の誘電体メモリの製造方法
によれば、信頼性に優れる誘電体メモリを高歩留りで作
製することが可能となる。
ることによっても、ウエハ面内での電気的特性の均一性
が向上する。従って、本発明の誘電体メモリの製造方法
によれば、信頼性に優れる誘電体メモリを高歩留りで作
製することが可能となる。
【００１９】
【発明の実施の形態】以下、本発明を実施するための形
態について説明する。
態について説明する。
【００２０】図１は本発明の誘電体メモリの製造方法の
一実施形態による要部製造工程を示す断面図であり、Ｄ
ＲＡＭやＦＲＡＭなどの誘電体メモリの電荷蓄積部（薄
膜キャパシタ）の製造工程を示している。同図におい
て、１は熱酸化ＳｉＯ2 膜を形成したＳｉ基板などの半
導体基板、もしくはＭｇＯ単結晶基板やＳｒＴｉＯ3 単
結晶基板などからなる基板である。
一実施形態による要部製造工程を示す断面図であり、Ｄ
ＲＡＭやＦＲＡＭなどの誘電体メモリの電荷蓄積部（薄
膜キャパシタ）の製造工程を示している。同図におい
て、１は熱酸化ＳｉＯ2 膜を形成したＳｉ基板などの半
導体基板、もしくはＭｇＯ単結晶基板やＳｒＴｉＯ3 単
結晶基板などからなる基板である。
【００２１】まず、図１（ａ）に示すように、基板１の
上側にＸＲｕＯ3（ただし、ＸはＣａ、ＳｒおよびＢａ
から選ばれる少なくとも1種の元素を示す）から選ばれ
る少なくとも1種の導電性ペロブスカイト型酸化物から
なる下部電極２を成膜する。下部電極２の成膜は、液相
を用いた成膜プロセスにより実施される。
上側にＸＲｕＯ3（ただし、ＸはＣａ、ＳｒおよびＢａ
から選ばれる少なくとも1種の元素を示す）から選ばれ
る少なくとも1種の導電性ペロブスカイト型酸化物から
なる下部電極２を成膜する。下部電極２の成膜は、液相
を用いた成膜プロセスにより実施される。
【００２２】液相を用いた成膜プロセスにはゾルゲル法
が適用される。ゾルゲル法はスピンコーティング、ディ
ップコーティング、スプレーコーティング（噴霧コーテ
ィング）などのコーティング方法と組み合わせて利用さ
れる。
が適用される。ゾルゲル法はスピンコーティング、ディ
ップコーティング、スプレーコーティング（噴霧コーテ
ィング）などのコーティング方法と組み合わせて利用さ
れる。
【００２３】ゾルゲル法では加水分解縮重合反応が用い
られる。ゾルゲル法においては、まず液体状の原料（ゾ
ル）を基板１上にコーティングして縮重合反応させ、脱
水反応および脱アルコール反応によりＭ−Ｏ−Ｍの架橋
構造が形成される。
られる。ゾルゲル法においては、まず液体状の原料（ゾ
ル）を基板１上にコーティングして縮重合反応させ、脱
水反応および脱アルコール反応によりＭ−Ｏ−Ｍの架橋
構造が形成される。
【００２４】ＸＲｕＯ3 膜からなる下部電極２の成膜
に、ゾルゲル法とスピンコーティング法の組み合わせを
適用する場合について、図２を参照して説明する。ま
ず、液体状の原料（ゾル溶液）を調製する（図２-10
1）。ゾル溶液としては、例えばＳｒＲｕＯ3膜を形成す
る場合、ＳｒとＲｕのアルコキシドと溶媒として2-メト
キシエタノールなどが用いられる。
に、ゾルゲル法とスピンコーティング法の組み合わせを
適用する場合について、図２を参照して説明する。ま
ず、液体状の原料（ゾル溶液）を調製する（図２-10
1）。ゾル溶液としては、例えばＳｒＲｕＯ3膜を形成す
る場合、ＳｒとＲｕのアルコキシドと溶媒として2-メト
キシエタノールなどが用いられる。
【００２５】上記したような原料としてのゾル溶液を基
板１上に滴下し、スピンコータにより原料溶液の均一な
被膜を形成する（図２-102）。スピンコーティングで
は、一般に回転数 100〜500rpm程度の低速回転と回転数
3000〜 5000rpm程度の高速回転が用いられる。すなわ
ち、ゾル溶液を滴下した基板を 100〜500rpm程度の低速
回転で 1〜10秒程度回転させることにより、ゾル溶液を
基板表面全体に行き渡らせる。次いで、3000〜 5000rpm
程度の高速回転で10〜30秒程度回転させることにより厚
さの均一な被膜とする。
板１上に滴下し、スピンコータにより原料溶液の均一な
被膜を形成する（図２-102）。スピンコーティングで
は、一般に回転数 100〜500rpm程度の低速回転と回転数
3000〜 5000rpm程度の高速回転が用いられる。すなわ
ち、ゾル溶液を滴下した基板を 100〜500rpm程度の低速
回転で 1〜10秒程度回転させることにより、ゾル溶液を
基板表面全体に行き渡らせる。次いで、3000〜 5000rpm
程度の高速回転で10〜30秒程度回転させることにより厚
さの均一な被膜とする。
【００２６】次に、原料中に含まれる溶剤成分を除去す
るために、150〜200℃程度の温度で乾燥させる（図２-1
03）。さらに、原料溶液中に含まれる有機成分を除去す
るために、300〜500℃程度の温度で加熱処理する（図２
-104）。膜厚を厚くする場合には、スピンコートと有機
物除去の加熱処理とを交互に繰り返し行う。この後、酸
素中にて500〜700℃程度の温度で1〜60分程度熱処理す
ることにより結晶化させ（図２-105）、ＳｒＲｕＯ3膜
などのＸＲｕＯ3 膜からなる下部電極２を得る。
るために、150〜200℃程度の温度で乾燥させる（図２-1
03）。さらに、原料溶液中に含まれる有機成分を除去す
るために、300〜500℃程度の温度で加熱処理する（図２
-104）。膜厚を厚くする場合には、スピンコートと有機
物除去の加熱処理とを交互に繰り返し行う。この後、酸
素中にて500〜700℃程度の温度で1〜60分程度熱処理す
ることにより結晶化させ（図２-105）、ＳｒＲｕＯ3膜
などのＸＲｕＯ3 膜からなる下部電極２を得る。
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】ゾルゲル法を適用した場合のＸＲｕＯ3 膜
の結晶化は、後述する誘電体膜４の形成原料を例えばス
ピンコーティングした後、その結晶化と同時に行っても
よいが、誘電体として例えばＰＺＴをスピンオンする場
合には、ＸＲｕＯ3 膜を予め結晶化しておくことが好ま
しい。
の結晶化は、後述する誘電体膜４の形成原料を例えばス
ピンコーティングした後、その結晶化と同時に行っても
よいが、誘電体として例えばＰＺＴをスピンオンする場
合には、ＸＲｕＯ3 膜を予め結晶化しておくことが好ま
しい。
【００３２】なお、上記した成膜工程はゾルゲル法をス
ピンコーティングと組み合わせた場合について説明した
が、各原料溶液のコーティングには前述したように、デ
ィップコーティング、スプレーコーティングなどを適用
することもできる。ただし、原料溶液の被膜の均一性、
ひいてはＸＲｕＯ3 膜の膜厚などの均一性という点か
ら、スピンコーティングを適用することが望ましい。
ピンコーティングと組み合わせた場合について説明した
が、各原料溶液のコーティングには前述したように、デ
ィップコーティング、スプレーコーティングなどを適用
することもできる。ただし、原料溶液の被膜の均一性、
ひいてはＸＲｕＯ3 膜の膜厚などの均一性という点か
ら、スピンコーティングを適用することが望ましい。
【００３３】
【００３４】上述したように、液相を用いた成膜法でＸ
ＲｕＯ3 膜を下部電極２として成膜することによって、
液相内での分子レベルのオーダでの均一な混合状態に基
づいて、組成ずれを生じさせることなく、膜組成の均一
性に優れた下部電極２が得られる。具体的には、ＡＢＯ
3で表されるペロブスカイト構造を有するＸＲｕＯ3 のＡ
サイト元素とＢサイト元素のモル比Ａ／Ｂを、0.95≦Ａ
／Ｂ≦1.15の範囲とすることができる。これはＳｒ、Ｂ
ａ、Ｃａなどの過剰部分もしくは未反応部分の発生が抑
制されることを意味する。従って、その上に形成される
誘電体膜４との反応が防止され、結果的に誘電体膜の電
気特性の低下、例えば残留分極の減少、リーク電流の増
大、疲労特性の劣化、誘電率の減少などを抑制すること
が可能となる。
ＲｕＯ3 膜を下部電極２として成膜することによって、
液相内での分子レベルのオーダでの均一な混合状態に基
づいて、組成ずれを生じさせることなく、膜組成の均一
性に優れた下部電極２が得られる。具体的には、ＡＢＯ
3で表されるペロブスカイト構造を有するＸＲｕＯ3 のＡ
サイト元素とＢサイト元素のモル比Ａ／Ｂを、0.95≦Ａ
／Ｂ≦1.15の範囲とすることができる。これはＳｒ、Ｂ
ａ、Ｃａなどの過剰部分もしくは未反応部分の発生が抑
制されることを意味する。従って、その上に形成される
誘電体膜４との反応が防止され、結果的に誘電体膜の電
気特性の低下、例えば残留分極の減少、リーク電流の増
大、疲労特性の劣化、誘電率の減少などを抑制すること
が可能となる。
【００３５】ここで、ＸＲｕＯ3 膜からなる下部電極２
の膜厚は100nm以下とすることが好ましい。すなわち、
液相を用いて成膜したＸＲｕＯ3 膜上に、例えば液相を
用いてＰＺＴのような誘電体膜４を成膜、結晶化した場
合、下部電極２としての導電性酸化物と誘電体の結晶化
による収縮率が異なるため、例えばＳｒＲｕＯ3（ＳＲ
Ｏ）などの導電性酸化物の膜厚が100nmより厚いと、導
電性酸化物と誘電体の双方の膜に大きな残留応力が発生
し、膜はがれが生じるおそれが強まる。キャパシタ部分
の成膜時に膜はがれが生じなくとも、それ以降のインテ
グレーションにおいて加工時にはがれが生じるおそれが
大きい。
の膜厚は100nm以下とすることが好ましい。すなわち、
液相を用いて成膜したＸＲｕＯ3 膜上に、例えば液相を
用いてＰＺＴのような誘電体膜４を成膜、結晶化した場
合、下部電極２としての導電性酸化物と誘電体の結晶化
による収縮率が異なるため、例えばＳｒＲｕＯ3（ＳＲ
Ｏ）などの導電性酸化物の膜厚が100nmより厚いと、導
電性酸化物と誘電体の双方の膜に大きな残留応力が発生
し、膜はがれが生じるおそれが強まる。キャパシタ部分
の成膜時に膜はがれが生じなくとも、それ以降のインテ
グレーションにおいて加工時にはがれが生じるおそれが
大きい。
【００３６】スパッタなどの液相を用いないで成膜した
導電性酸化物では、このような問題は生じないが、液相
を用いて成膜した導電性酸化物膜上に液相を用いて誘電
体膜を成膜した場合には顕著に現れる。その理由は、ス
パッタ成膜では通常基板加熱しながらＳＲＯなどを成膜
するために結晶化熱処理を必要としないか、あるいは室
温でスパッタした後に結晶化熱処理を施しても収縮率は
10%程度以下であるのに対し、液相を用いた場合には収
縮率が 20%程度と大きくなり、さらに大きい場合には 3
0%以上になるためである。
導電性酸化物では、このような問題は生じないが、液相
を用いて成膜した導電性酸化物膜上に液相を用いて誘電
体膜を成膜した場合には顕著に現れる。その理由は、ス
パッタ成膜では通常基板加熱しながらＳＲＯなどを成膜
するために結晶化熱処理を必要としないか、あるいは室
温でスパッタした後に結晶化熱処理を施しても収縮率は
10%程度以下であるのに対し、液相を用いた場合には収
縮率が 20%程度と大きくなり、さらに大きい場合には 3
0%以上になるためである。
【００３７】図３に、ＳＲＯ／ＰＺＴ界面の剥離箇所の
割合の一例を示す。剥離個所は100ケ所の薄膜断面をＳ
ＥＭにより観察し、剥離している個所の割合で定義し
た。ＳＲＯの膜厚が100nm以下で剥離箇所が大幅に減少
し、50nmではさらに減少し、30nm以下でより一層減少し
ていることが分かる。従って、ＸＲｕＯ3 膜からなる下
部電極２の膜厚は100nm以下とすることが好ましく、さ
らに50nm以下とすることが好ましく、30nm以下とするこ
とがより一層望ましい。
割合の一例を示す。剥離個所は100ケ所の薄膜断面をＳ
ＥＭにより観察し、剥離している個所の割合で定義し
た。ＳＲＯの膜厚が100nm以下で剥離箇所が大幅に減少
し、50nmではさらに減少し、30nm以下でより一層減少し
ていることが分かる。従って、ＸＲｕＯ3 膜からなる下
部電極２の膜厚は100nm以下とすることが好ましく、さ
らに50nm以下とすることが好ましく、30nm以下とするこ
とがより一層望ましい。
【００３８】また、ＸＲｕＯ3 膜の加工の難しさから、
これらの膜を薄くする場合には、ＸＲｕＯ3 膜のシート
抵抗が高くなり、下部電極２として良好に動作しなくな
るおそれがある。このような場合には、図１（ａ）に示
したように、ＸＲｕＯ3 膜の下地として、Ｐｔ、Ｒｕ、
Ｉｒ、Ｒｈ、ＲｕＯ2、ＩｒＯ2などからなる導電層３を
形成することができる。
これらの膜を薄くする場合には、ＸＲｕＯ3 膜のシート
抵抗が高くなり、下部電極２として良好に動作しなくな
るおそれがある。このような場合には、図１（ａ）に示
したように、ＸＲｕＯ3 膜の下地として、Ｐｔ、Ｒｕ、
Ｉｒ、Ｒｈ、ＲｕＯ2、ＩｒＯ2などからなる導電層３を
形成することができる。
【００３９】導電層３にＷやＭｏを用いることも可能で
あるが、ＸＲｕＯ3 膜をＷ膜やＭｏ膜上に直接成膜する
と、Ｗ膜やＭｏ膜が酸化されるため、その上にＴｉＮ、
ＴｉＡｌＮ、ＴｉＳｉＮなどのバリヤ性を有する膜を形
成した後に、ＸＲｕＯ3 膜からなる下部電極２を成膜す
ることが好ましい。
あるが、ＸＲｕＯ3 膜をＷ膜やＭｏ膜上に直接成膜する
と、Ｗ膜やＭｏ膜が酸化されるため、その上にＴｉＮ、
ＴｉＡｌＮ、ＴｉＳｉＮなどのバリヤ性を有する膜を形
成した後に、ＸＲｕＯ3 膜からなる下部電極２を成膜す
ることが好ましい。
【００４０】次に、図１（ｂ）に示すように、ＸＲｕＯ
3 膜からなる下部電極２上に誘電体膜４を成膜する。誘
電体膜４には強誘電性または高誘電性を示す酸化物、例
えばＡＢＯ3で表されるペロブスカイト構造を有する酸
化物が用いられる。誘電体膜４としてのペロブスカイト
型酸化物には、薄膜キャパシタの使用目的に応じて、誘
電体として機能する種々のペロブスカイト型酸化物を用
いることができる。
3 膜からなる下部電極２上に誘電体膜４を成膜する。誘
電体膜４には強誘電性または高誘電性を示す酸化物、例
えばＡＢＯ3で表されるペロブスカイト構造を有する酸
化物が用いられる。誘電体膜４としてのペロブスカイト
型酸化物には、薄膜キャパシタの使用目的に応じて、誘
電体として機能する種々のペロブスカイト型酸化物を用
いることができる。
【００４１】例えば、ＦＲＡＭに適用する場合には、例
えばＰｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ）や（Ｐｂ，Ｌ
ａ）（Ｚｒ，Ｔｉ）Ｏ3 （ＰＬＺＴ）などのＰｂ−Ｚｒ
−Ｔｉ−Ｏ系酸化物、あるいはＳｒＢｉ2 Ｔａ2 Ｏ9 な
どのＳｒ−Ｂｉ−Ｔａ−Ｏ系酸化物、Ｂｉ4 Ｔｉ3 Ｏ12
などのＢｉ−Ｔｉ−Ｏ系酸化物、Ｂｉ−Ｓｒ−Ｔｉ−Ｏ
系酸化物などの強誘電性ペロブスカイト型酸化物が用い
られる。また、ＢａリッチなＢａ1-x Ｓｒx ＴｉＯ3 や
ＢａＴｉＯ3 などのペロブスカイト型酸化物を用い、下
部電極２との格子ミスマッチに起因する歪誘起強誘電性
を利用して、ＦＲＡＭの電荷蓄積部を構成することもで
きる。一方、ＤＲＡＭとする場合には、Ｂａ1-x Ｓｒx
ＴｉＯ3 （ＢＳＴＯ）、ＳｒＴｉＯ3 （ＳＴＯ）、Ｃａ
ＴｉＯ3 、ＰｂＴｉＯ3 、ＢａＺｒＯ3 、ＢａＳｎ
Ｏ3 、ＰｂＺｒＯ3 などの高誘電性ペロブスカイト型酸
化物が用いられる。
えばＰｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ）や（Ｐｂ，Ｌ
ａ）（Ｚｒ，Ｔｉ）Ｏ3 （ＰＬＺＴ）などのＰｂ−Ｚｒ
−Ｔｉ−Ｏ系酸化物、あるいはＳｒＢｉ2 Ｔａ2 Ｏ9 な
どのＳｒ−Ｂｉ−Ｔａ−Ｏ系酸化物、Ｂｉ4 Ｔｉ3 Ｏ12
などのＢｉ−Ｔｉ−Ｏ系酸化物、Ｂｉ−Ｓｒ−Ｔｉ−Ｏ
系酸化物などの強誘電性ペロブスカイト型酸化物が用い
られる。また、ＢａリッチなＢａ1-x Ｓｒx ＴｉＯ3 や
ＢａＴｉＯ3 などのペロブスカイト型酸化物を用い、下
部電極２との格子ミスマッチに起因する歪誘起強誘電性
を利用して、ＦＲＡＭの電荷蓄積部を構成することもで
きる。一方、ＤＲＡＭとする場合には、Ｂａ1-x Ｓｒx
ＴｉＯ3 （ＢＳＴＯ）、ＳｒＴｉＯ3 （ＳＴＯ）、Ｃａ
ＴｉＯ3 、ＰｂＴｉＯ3 、ＢａＺｒＯ3 、ＢａＳｎ
Ｏ3 、ＰｂＺｒＯ3 などの高誘電性ペロブスカイト型酸
化物が用いられる。
【００４２】なお、上記したようなペロブスカイト型酸
化物に、Ｃａ、Ｓｒ、Ｌａ、Ｎｂ、Ｍｎなどを添加した
場合においても、同等な効果が得られることは言うまで
もない。また、誘電体膜４の膜厚は特に限定されるもの
ではなく、通常の誘電体メモリと同様に10〜 300nm程度
とすることができる。
化物に、Ｃａ、Ｓｒ、Ｌａ、Ｎｂ、Ｍｎなどを添加した
場合においても、同等な効果が得られることは言うまで
もない。また、誘電体膜４の膜厚は特に限定されるもの
ではなく、通常の誘電体メモリと同様に10〜 300nm程度
とすることができる。
【００４３】上述したようなペロブスカイト構造を有す
る誘電性酸化物からなる誘電体膜４についても、下部電
極２と同様に、ゾルゲル法による液相を用いた成膜プロ
セスを適用して成膜することが好ましい。ゾルゲル法は
前述したように、スピンコーティング、ディップコーテ
ィング、スプレーコーティングなどのコーティング方法
と組み合わせて利用される。
る誘電性酸化物からなる誘電体膜４についても、下部電
極２と同様に、ゾルゲル法による液相を用いた成膜プロ
セスを適用して成膜することが好ましい。ゾルゲル法は
前述したように、スピンコーティング、ディップコーテ
ィング、スプレーコーティングなどのコーティング方法
と組み合わせて利用される。
【００４４】ゾルゲル法とスピンコーティング法を組み
合わせて誘電体膜４を成膜する場合には、まず液体状の
原料（ゾル溶液）を調製する。代表的な強誘電体である
ＰＺＴでは、例えばＰｂの出発原料として酢酸鉛３水和
物、Ｚｒの出発原料としてジルコニウムテトラプロポキ
シド、Ｔｉの出発原料としてチタンテトライソプロポキ
シドを用い、これらを有機溶剤としての2-メトキシエタ
ノールに所定の比率で溶解させてゾル溶液を調製する。
合わせて誘電体膜４を成膜する場合には、まず液体状の
原料（ゾル溶液）を調製する。代表的な強誘電体である
ＰＺＴでは、例えばＰｂの出発原料として酢酸鉛３水和
物、Ｚｒの出発原料としてジルコニウムテトラプロポキ
シド、Ｔｉの出発原料としてチタンテトライソプロポキ
シドを用い、これらを有機溶剤としての2-メトキシエタ
ノールに所定の比率で溶解させてゾル溶液を調製する。
【００４５】上記したようなゾル溶液を下部電極２を形
成した基板１上に滴下し、スピンコータにより原料溶液
の均一な被膜を形成する。スピンコーティングの条件
は、下部電極２の成膜と同様とすることが好ましい。次
いで、原料中に含まれる溶剤成分を除去するために、 1
50〜 200℃程度の温度で乾燥させる。さらに、原料溶液
中に含まれる有機成分を除去するために、 300〜 500℃
程度の温度で加熱処理する。膜厚を厚くする場合には、
スピンコートと有機物除去の加熱処理とを交互に繰り返
し行う。この後、酸素中にて 500〜 700℃程度の温度で
1〜60分程度熱処理することにより結晶化させて、誘電
体膜４を得る。この際の結晶化は、ＲＴＡ（Rapid Ther
mal Annealing:高速熱処理）を適用してもよいし、また
通常の電気炉熱処理でもかまわない。
成した基板１上に滴下し、スピンコータにより原料溶液
の均一な被膜を形成する。スピンコーティングの条件
は、下部電極２の成膜と同様とすることが好ましい。次
いで、原料中に含まれる溶剤成分を除去するために、 1
50〜 200℃程度の温度で乾燥させる。さらに、原料溶液
中に含まれる有機成分を除去するために、 300〜 500℃
程度の温度で加熱処理する。膜厚を厚くする場合には、
スピンコートと有機物除去の加熱処理とを交互に繰り返
し行う。この後、酸素中にて 500〜 700℃程度の温度で
1〜60分程度熱処理することにより結晶化させて、誘電
体膜４を得る。この際の結晶化は、ＲＴＡ（Rapid Ther
mal Annealing:高速熱処理）を適用してもよいし、また
通常の電気炉熱処理でもかまわない。
【００４６】
【００４７】
【００４８】上述したように、液相を用いた成膜法でペ
ロブスカイト構造を有する誘電性酸化物からなる誘電体
膜４を成膜することによって、液相内での分子レベルの
オーダでの均一な混合状態に基づいて、組成ずれを生じ
させることなく、膜組成の均一性に優れた誘電体膜４が
得られる。具体的には、ＡＢＯ3 で表されるペロブスカ
イト構造を有する誘電性酸化物のＡサイト元素とＢサイ
ト元素のモル比Ａ／Ｂを、0.99≦Ａ／Ｂ≦1.15の範囲と
することができる。このように、誘電体膜４の組成均一
性を高めることによって、ウエハ面内での誘電体膜４の
電気特性の均一性を向上させることが可能となる。ま
た、誘電体膜４のＡ／Ｂ比を0.99以上1.15以下の範囲と
することによって、結晶化熱処理に伴なう膜はがれの発
生をより一層効果的に抑制することができる。
ロブスカイト構造を有する誘電性酸化物からなる誘電体
膜４を成膜することによって、液相内での分子レベルの
オーダでの均一な混合状態に基づいて、組成ずれを生じ
させることなく、膜組成の均一性に優れた誘電体膜４が
得られる。具体的には、ＡＢＯ3 で表されるペロブスカ
イト構造を有する誘電性酸化物のＡサイト元素とＢサイ
ト元素のモル比Ａ／Ｂを、0.99≦Ａ／Ｂ≦1.15の範囲と
することができる。このように、誘電体膜４の組成均一
性を高めることによって、ウエハ面内での誘電体膜４の
電気特性の均一性を向上させることが可能となる。ま
た、誘電体膜４のＡ／Ｂ比を0.99以上1.15以下の範囲と
することによって、結晶化熱処理に伴なう膜はがれの発
生をより一層効果的に抑制することができる。
【００４９】次に、図１（ｃ）に示すように、誘電体膜
４上に上部電極５を成膜することによって、ＤＲＡＭや
ＦＲＡＭなどの誘電体メモリの電荷蓄積部（薄膜キャパ
シタ）６が作製される。なお、上部電極５にはフォトエ
ッチングプロセス（ＰＥＰ）などにより電極パターンを
形成する。
４上に上部電極５を成膜することによって、ＤＲＡＭや
ＦＲＡＭなどの誘電体メモリの電荷蓄積部（薄膜キャパ
シタ）６が作製される。なお、上部電極５にはフォトエ
ッチングプロセス（ＰＥＰ）などにより電極パターンを
形成する。
【００５０】上部電極５は、下部電極２と同様にＸＲｕ
Ｏ3 膜で構成してもよいし、またＰｔ、Ｒｕ、Ｉｒ、Ｒ
ｈ、ＲｕＯ2、ＩｒＯ2などを使用することも可能であ
る。特に、上部電極５についても下部電極２と同様に、
液相（ゾルゲル法）を用いて成膜することが好ましい。
上部電極５をゾルゲル法で成膜することによって、下部
電極２と同様に組成均一性に優れるＸＲｕＯ3電極が得
られるため、基板１上に形成した微小なキャパシタセル
の電気的特性の面内均一性をさらに高めることができ
る。
Ｏ3 膜で構成してもよいし、またＰｔ、Ｒｕ、Ｉｒ、Ｒ
ｈ、ＲｕＯ2、ＩｒＯ2などを使用することも可能であ
る。特に、上部電極５についても下部電極２と同様に、
液相（ゾルゲル法）を用いて成膜することが好ましい。
上部電極５をゾルゲル法で成膜することによって、下部
電極２と同様に組成均一性に優れるＸＲｕＯ3電極が得
られるため、基板１上に形成した微小なキャパシタセル
の電気的特性の面内均一性をさらに高めることができ
る。
【００５１】上部電極５をゾルゲル法で成膜する場合の
条件は、前述した下部電極２の成膜条件と同様とする。
上部電極５をＸＲｕＯ3 膜で構成する場合、その厚さは
下部電極２と同様に膜はがれを抑制するために、100nm
以下とすることが好ましく、さらに50nm以下とすること
が好ましく、望ましくは30nm以下である。
条件は、前述した下部電極２の成膜条件と同様とする。
上部電極５をＸＲｕＯ3 膜で構成する場合、その厚さは
下部電極２と同様に膜はがれを抑制するために、100nm
以下とすることが好ましく、さらに50nm以下とすること
が好ましく、望ましくは30nm以下である。
【００５２】本発明の誘電体メモリの製造方法において
は、前述したように液相を用いた成膜法（ゾルゲル法）
に基づいて、ＸＲｕＯ3 膜からなる下部電極２の膜組成
の均一性を大幅に高めることができ、さらには誘電体膜
４自体の組成均一性をも高めることができる。これら各
構成膜の組成均一性を向上させることによって、ウエハ
面内での電気的特性の均一性を大幅に高めることが可能
となる。特に、下部電極２の膜組成の均一性の向上は、
Ｓｒ、Ｂａ、Ｃａなどの過剰部分もしくは未反応部分と
誘電体膜４との反応を抑制し、これにより残留分極の減
少というような重大な問題の発生が回避される。
は、前述したように液相を用いた成膜法（ゾルゲル法）
に基づいて、ＸＲｕＯ3 膜からなる下部電極２の膜組成
の均一性を大幅に高めることができ、さらには誘電体膜
４自体の組成均一性をも高めることができる。これら各
構成膜の組成均一性を向上させることによって、ウエハ
面内での電気的特性の均一性を大幅に高めることが可能
となる。特に、下部電極２の膜組成の均一性の向上は、
Ｓｒ、Ｂａ、Ｃａなどの過剰部分もしくは未反応部分と
誘電体膜４との反応を抑制し、これにより残留分極の減
少というような重大な問題の発生が回避される。
【００５３】本発明における各膜の組成均一性の向上
は、例えばセルサイズを50μm 角以下、さらには10μm
角以下というように微小化する場合に対して特に効果的
である。そして、電極２、５および誘電体膜４の組成均
一性に基づいて、残留分極、リーク電流、疲労特性、誘
電率などの薄膜キャパシタの電気的特性のウエハ面内で
の均一性を高めることができ、よってそれを用いたＤＲ
ＡＭやＦＲＡＭなどの誘電体メモリの信頼性や特性など
を向上させることが可能となると共に、誘電体メモリの
製造歩留りを高めることができる。
は、例えばセルサイズを50μm 角以下、さらには10μm
角以下というように微小化する場合に対して特に効果的
である。そして、電極２、５および誘電体膜４の組成均
一性に基づいて、残留分極、リーク電流、疲労特性、誘
電率などの薄膜キャパシタの電気的特性のウエハ面内で
の均一性を高めることができ、よってそれを用いたＤＲ
ＡＭやＦＲＡＭなどの誘電体メモリの信頼性や特性など
を向上させることが可能となると共に、誘電体メモリの
製造歩留りを高めることができる。
【００５４】上述した実施形態では誘電体メモリの電荷
蓄積部（薄膜キャパシタ）についてのみ説明したが、上
述した実施形態による薄膜キャパシタは例えば図４に示
すように、トランジスタと共にＤＲＡＭやＦＲＡＭなど
の誘電体メモリを構成するものである。図４は 1ビット
分のＦＲＡＭ用メモリセルの一構成例を示している。ま
た、図５はその等価回路図である。
蓄積部（薄膜キャパシタ）についてのみ説明したが、上
述した実施形態による薄膜キャパシタは例えば図４に示
すように、トランジスタと共にＤＲＡＭやＦＲＡＭなど
の誘電体メモリを構成するものである。図４は 1ビット
分のＦＲＡＭ用メモリセルの一構成例を示している。ま
た、図５はその等価回路図である。
【００５５】図４において、１１はｐまたはｎウェル１
２を有するシリコン基板であり、このシリコン基板１１
上にはソース１３およびドレイン１４が設けられ、さら
にゲート酸化膜１５を介してゲート電極１６が設けられ
ており、これらによってトランジスタ１７が構成されて
いる。このトランジスタ１７と、トランジスタ１７の導
電型チャンネルの図示せぬトランジスタとによって、Ｃ
ＭＯＳトランジスタ層が構成される。図中１８は酸化膜
である。
２を有するシリコン基板であり、このシリコン基板１１
上にはソース１３およびドレイン１４が設けられ、さら
にゲート酸化膜１５を介してゲート電極１６が設けられ
ており、これらによってトランジスタ１７が構成されて
いる。このトランジスタ１７と、トランジスタ１７の導
電型チャンネルの図示せぬトランジスタとによって、Ｃ
ＭＯＳトランジスタ層が構成される。図中１８は酸化膜
である。
【００５６】このようなトランジスタ１７上に絶縁層１
９を介して、電荷蓄積部（薄膜キャパシタ）２０が形成
されている。薄膜キャパシタ２０は前述した実施形態の
製造工程に基づいて作製されたものであり、例えば絶縁
層１９上にＸＲｕＯ3 膜からなる下部電極２、ペロブス
カイト構造を有する誘電性酸化物からなる誘電体膜４、
および下部電極２と同様な酸化物膜からなる上部電極５
が順に形成されている。なお、図中２１は絶縁層、２２
は金属配線層である。
９を介して、電荷蓄積部（薄膜キャパシタ）２０が形成
されている。薄膜キャパシタ２０は前述した実施形態の
製造工程に基づいて作製されたものであり、例えば絶縁
層１９上にＸＲｕＯ3 膜からなる下部電極２、ペロブス
カイト構造を有する誘電性酸化物からなる誘電体膜４、
および下部電極２と同様な酸化物膜からなる上部電極５
が順に形成されている。なお、図中２１は絶縁層、２２
は金属配線層である。
【００５７】上述したようなトランジスタ１７および電
荷蓄積部（薄膜キャパシタ）２０は、図５に示すよう
に、ビット線２３とワード線２４により接続され、 1ビ
ット分のＦＲＡＭ用メモリセルを構成するものである。
荷蓄積部（薄膜キャパシタ）２０は、図５に示すよう
に、ビット線２３とワード線２４により接続され、 1ビ
ット分のＦＲＡＭ用メモリセルを構成するものである。
【００５８】なお、トランジスタ１７と薄膜キャパシタ
２０との位置関係は特に限定されるものではなく、薄膜
キャパシタ２０の上方にトランジスタ１７を配置するこ
とも可能である。
２０との位置関係は特に限定されるものではなく、薄膜
キャパシタ２０の上方にトランジスタ１７を配置するこ
とも可能である。
【００５９】
【実施例】次に、本発明の具体的な実施例およびその評
価結果について述べる。
価結果について述べる。
【００６０】実施例１
表面に厚さ 100nmの熱酸化ＳｉＯ2 膜を形成した 6イン
チＳｉ基板上に、ＳｒＲｕＯ3 のゾルゲル用原料溶液と
スピナーとを用いて、ＳｒＲｕＯ3 電極（下部電極）を
形成した。原料溶液には市販の濃度 9重量% のＳｒＲｕ
Ｏ3 スピンオン溶液を使用した。スピンコーティングは
500rpm×3sec＋ 3000rpm× 15secの条件で行った。
チＳｉ基板上に、ＳｒＲｕＯ3 のゾルゲル用原料溶液と
スピナーとを用いて、ＳｒＲｕＯ3 電極（下部電極）を
形成した。原料溶液には市販の濃度 9重量% のＳｒＲｕ
Ｏ3 スピンオン溶液を使用した。スピンコーティングは
500rpm×3sec＋ 3000rpm× 15secの条件で行った。
【００６１】次いで、スピンコーティングにより形成し
たＳｒＲｕＯ3 原料溶液の被膜を、400℃× 10minの条
件で熱処理して有機成分を除去した。この後 500℃× 6
0minの条件で結晶化熱処理を行うことにより、ＳｒＲｕ
Ｏ3 下部電極を形成した。膜厚は約80nmであり、またＳ
ｒとＲｕのモル比（Ａ／Ｂ比）は1.00であった。
たＳｒＲｕＯ3 原料溶液の被膜を、400℃× 10minの条
件で熱処理して有機成分を除去した。この後 500℃× 6
0minの条件で結晶化熱処理を行うことにより、ＳｒＲｕ
Ｏ3 下部電極を形成した。膜厚は約80nmであり、またＳ
ｒとＲｕのモル比（Ａ／Ｂ比）は1.00であった。
【００６２】次に、結晶化したＳｒＲｕＯ3 膜上に、Ｐ
ｂ（Ｚｒ0.52Ｔｉ0.48）Ｏ3 をスピンオンにより成膜し
た。成膜にはＰｂ1.08（Ｚｒ0.52Ｔｉ0.48）Ｏ3 のスピ
ンオン溶液を用いた。スピンコーティングと 400℃× 1
0minの熱処理を 2回繰り返した後、 600℃× 10minの条
件で結晶化熱処理を行うことによって、ＰＺＴ誘電体膜
を形成した。膜厚は約80nmであり、またＰｂと（Ｚｒ＋
Ｔｉ）のモル比（Ａ／Ｂ比）は1.05であった。
ｂ（Ｚｒ0.52Ｔｉ0.48）Ｏ3 をスピンオンにより成膜し
た。成膜にはＰｂ1.08（Ｚｒ0.52Ｔｉ0.48）Ｏ3 のスピ
ンオン溶液を用いた。スピンコーティングと 400℃× 1
0minの熱処理を 2回繰り返した後、 600℃× 10minの条
件で結晶化熱処理を行うことによって、ＰＺＴ誘電体膜
を形成した。膜厚は約80nmであり、またＰｂと（Ｚｒ＋
Ｔｉ）のモル比（Ａ／Ｂ比）は1.05であった。
【００６３】さらに、Ｐｂ（Ｚｒ0.52Ｔｉ0.48）Ｏ3 膜
上に、下部電極と同様にして、ＳｒＲｕＯ3 原料溶液の
スピンコーティングと 400℃× 10minの熱処理を行った
後、600℃× 60minの条件で結晶化熱処理を行うことに
よって、ＳｒＲｕＯ3 膜を形成した。膜厚は約80nmであ
った。
上に、下部電極と同様にして、ＳｒＲｕＯ3 原料溶液の
スピンコーティングと 400℃× 10minの熱処理を行った
後、600℃× 60minの条件で結晶化熱処理を行うことに
よって、ＳｒＲｕＯ3 膜を形成した。膜厚は約80nmであ
った。
【００６４】上記した上部電極としてのＳｒＲｕＯ3 膜
上に、ＣＶＤ（化学気相蒸着）法により厚さ 500nmのＳ
ｉＯ2 膜を形成した後、フォトレジストを用いてＰＥＰ
で上部電極パターンを形成した。ＲＩＥで余分なＳｒＲ
ｕＯ3 膜を除去した後、レジストをアッシングにより除
去して、50μm 角の上部電極を形成した。
上に、ＣＶＤ（化学気相蒸着）法により厚さ 500nmのＳ
ｉＯ2 膜を形成した後、フォトレジストを用いてＰＥＰ
で上部電極パターンを形成した。ＲＩＥで余分なＳｒＲ
ｕＯ3 膜を除去した後、レジストをアッシングにより除
去して、50μm 角の上部電極を形成した。
【００６５】このようにして得た薄膜キャパシタの電気
的特性としてリーク電流、残留分極、疲労特性を、測定
電圧3Vで測定、評価した。疲労特性は電圧±3V、パルス
幅 5μsec の矩形波パルスを印加して、1010サイクル後
の 2Ｐｒの変化率として求めた。キャパシタセル100pの
電気的特性を評価したところ、リーク電流は(3.1±0.5)
×10-6A/cm2 、残留分極 2Ｐｒは25± 2μC/cm2 、疲労
特性はいずれも0%であった。このように、実施例１によ
る薄膜キャパシタは、特性およびその信頼性に優れるも
のであることが確認された。
的特性としてリーク電流、残留分極、疲労特性を、測定
電圧3Vで測定、評価した。疲労特性は電圧±3V、パルス
幅 5μsec の矩形波パルスを印加して、1010サイクル後
の 2Ｐｒの変化率として求めた。キャパシタセル100pの
電気的特性を評価したところ、リーク電流は(3.1±0.5)
×10-6A/cm2 、残留分極 2Ｐｒは25± 2μC/cm2 、疲労
特性はいずれも0%であった。このように、実施例１によ
る薄膜キャパシタは、特性およびその信頼性に優れるも
のであることが確認された。
【００６６】一方、本発明との比較例１として、下部電
極および上部電極としてのＳｒＲｕＯ3 膜と誘電体膜と
してのＰｂ（Ｚｒ0.52Ｔｉ0.48）Ｏ3 膜をスパッタ法に
より成膜した後、実施例１と同様なプロセスで上部電極
を50μm 角にパターニングした。この比較例１のキャパ
シタセル100pの電気的特性を、実施例１と同様にして測
定、評価したところ、リーク電流は10-4〜10-6A/cm2 、
残留分極 2Ｐｒは16±5μC/cm2 、疲労特性はいずれも
0〜 -51% であり、実施例１に比べて特性が劣ると共
に、そのばらつきも大きいことが確認された。
極および上部電極としてのＳｒＲｕＯ3 膜と誘電体膜と
してのＰｂ（Ｚｒ0.52Ｔｉ0.48）Ｏ3 膜をスパッタ法に
より成膜した後、実施例１と同様なプロセスで上部電極
を50μm 角にパターニングした。この比較例１のキャパ
シタセル100pの電気的特性を、実施例１と同様にして測
定、評価したところ、リーク電流は10-4〜10-6A/cm2 、
残留分極 2Ｐｒは16±5μC/cm2 、疲労特性はいずれも
0〜 -51% であり、実施例１に比べて特性が劣ると共
に、そのばらつきも大きいことが確認された。
【００６７】実施例２
表面に厚さ 100nmの熱酸化ＳｉＯ2 膜を形成した 6イン
チＳｉ基板上に、実施例１と同様にして、厚さ80nmのＳ
ｒＲｕＯ3 膜からなる下部電極を形成した。
チＳｉ基板上に、実施例１と同様にして、厚さ80nmのＳ
ｒＲｕＯ3 膜からなる下部電極を形成した。
【００６８】次に、結晶化したＳｒＲｕＯ3 膜上に、Ｓ
ｒＢｉ2.1 Ｔａ2 Ｏ9 （以下、ＳＢＴと略す）をスピン
オンにより成膜した。成膜にはＳＢＴの市販のスピンオ
ン溶液を用いた。スピンコーティングを500rpm×3sec＋
1500rpm× 30secの条件で行った後、 150℃×5minの条
件で乾燥を行った。さらに、 400℃× 10minの条件でベ
ーキングした後、再度スピンコーティングと乾燥および
ベーキングを行った。この後、酸素中にて 800℃× 1時
間の条件で結晶化熱処理を行うことによって、ＳＢＴ誘
電体膜を形成した。膜厚は約90nmであった。
ｒＢｉ2.1 Ｔａ2 Ｏ9 （以下、ＳＢＴと略す）をスピン
オンにより成膜した。成膜にはＳＢＴの市販のスピンオ
ン溶液を用いた。スピンコーティングを500rpm×3sec＋
1500rpm× 30secの条件で行った後、 150℃×5minの条
件で乾燥を行った。さらに、 400℃× 10minの条件でベ
ーキングした後、再度スピンコーティングと乾燥および
ベーキングを行った。この後、酸素中にて 800℃× 1時
間の条件で結晶化熱処理を行うことによって、ＳＢＴ誘
電体膜を形成した。膜厚は約90nmであった。
【００６９】さらに、ＳＢＴ誘電体膜上に実施例１と同
様にして、厚さ80nmのＳｒＲｕＯ3膜を形成した。この
上部電極としてのＳｒＲｕＯ3 膜に対して、実施例１と
同様にしてＰＥＰおよびＲＩＥを施し、50μm 角の上部
電極を形成した。
様にして、厚さ80nmのＳｒＲｕＯ3膜を形成した。この
上部電極としてのＳｒＲｕＯ3 膜に対して、実施例１と
同様にしてＰＥＰおよびＲＩＥを施し、50μm 角の上部
電極を形成した。
【００７０】このようにして得た薄膜キャパシタの電気
的特性としてリーク電流、残留分極、疲労特性を、実施
例１と同様にして測定、評価した。キャパシタセル100p
の電気的特性を測定、評価したところ、リーク電流は
(2.5±0.5)×10-7A/cm2 、残留分極 2Ｐｒは15± 2μC/
cm2 、疲労特性はいずれも0%であった。このように、実
施例２による薄膜キャパシタは、特性およびその信頼性
に優れるものであることが確認された。
的特性としてリーク電流、残留分極、疲労特性を、実施
例１と同様にして測定、評価した。キャパシタセル100p
の電気的特性を測定、評価したところ、リーク電流は
(2.5±0.5)×10-7A/cm2 、残留分極 2Ｐｒは15± 2μC/
cm2 、疲労特性はいずれも0%であった。このように、実
施例２による薄膜キャパシタは、特性およびその信頼性
に優れるものであることが確認された。
【００７１】一方、比較例２として、下部電極および上
部電極としてのＳｒＲｕＯ3 膜と誘電体膜としてのＳＢ
Ｔ膜をスパッタ法により成膜した後、実施例２と同様な
プロセスで上部電極を50μm 角にパターニングした。こ
の比較例２のキャパシタセル100pの電気的特性を、実施
例２と同様にして測定、評価したところ、リーク電流は
10-3〜10-7A/cm2 、残留分極 2Ｐｒは10± 5μC/cm2 、
疲労特性はいずれも 0〜 -28% であり、実施例２に比べ
て特性が劣ると共に、そのばらつきも大きいことが確認
された。
部電極としてのＳｒＲｕＯ3 膜と誘電体膜としてのＳＢ
Ｔ膜をスパッタ法により成膜した後、実施例２と同様な
プロセスで上部電極を50μm 角にパターニングした。こ
の比較例２のキャパシタセル100pの電気的特性を、実施
例２と同様にして測定、評価したところ、リーク電流は
10-3〜10-7A/cm2 、残留分極 2Ｐｒは10± 5μC/cm2 、
疲労特性はいずれも 0〜 -28% であり、実施例２に比べ
て特性が劣ると共に、そのばらつきも大きいことが確認
された。
【００７２】実施例３
表面に厚さ 100nmの熱酸化ＳｉＯ2 膜を形成した 6イン
チＳｉ基板上に、実施例１と同様にして、厚さ80nmのＳ
ｒＲｕＯ3 膜からなる下部電極を形成した。
チＳｉ基板上に、実施例１と同様にして、厚さ80nmのＳ
ｒＲｕＯ3 膜からなる下部電極を形成した。
【００７３】次に、結晶化したＳｒＲｕＯ3 膜上に、
（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 （以下、ＢＳＴと略す）
をスピンオンにより成膜した。成膜にはＢＳＴの市販の
スピンオン溶液を用いた。スピンコーティングを500rpm
×3sec＋ 3000rpm× 20secの条件で行った後、 150℃×
5minの条件で乾燥を行った。さらに、 400℃× 10minの
条件でベーキングした後、再度スピンコーティングと乾
燥およびベーキングを行った。この後、酸素中にて 700
℃× 1時間の条件で結晶化熱処理を行うことによって、
ＢＳＴ誘電体膜を形成した。膜厚は約80nmであり、また
（Ｂａ＋Ｓｒ）とＴｉのモル比（Ａ／Ｂ比）は 0.995で
あった。
（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 （以下、ＢＳＴと略す）
をスピンオンにより成膜した。成膜にはＢＳＴの市販の
スピンオン溶液を用いた。スピンコーティングを500rpm
×3sec＋ 3000rpm× 20secの条件で行った後、 150℃×
5minの条件で乾燥を行った。さらに、 400℃× 10minの
条件でベーキングした後、再度スピンコーティングと乾
燥およびベーキングを行った。この後、酸素中にて 700
℃× 1時間の条件で結晶化熱処理を行うことによって、
ＢＳＴ誘電体膜を形成した。膜厚は約80nmであり、また
（Ｂａ＋Ｓｒ）とＴｉのモル比（Ａ／Ｂ比）は 0.995で
あった。
【００７４】さらに、ＢＳＴ誘電体膜上に実施例１と同
様にして、厚さ60nmのＳｒＲｕＯ3膜を形成した。この
上部電極としてのＳｒＲｕＯ3 膜に対して、実施例１と
同様にＰＥＰおよびＲＩＥを施し、50μm 角の上部電極
を形成した。
様にして、厚さ60nmのＳｒＲｕＯ3膜を形成した。この
上部電極としてのＳｒＲｕＯ3 膜に対して、実施例１と
同様にＰＥＰおよびＲＩＥを施し、50μm 角の上部電極
を形成した。
【００７５】このようにして得た薄膜キャパシタの電気
的特性として、測定電圧1Vでのリーク電流と比誘電率を
測定、評価した。キャパシタセル100pの電気的特性を測
定、評価したところ、リーク電流は(1.5±0.5)×10-8A/
cm2 、比誘電率は 300±5 であった。このように、実施
例３による薄膜キャパシタは、特性およびその信頼性に
優れるものであることが確認された。
的特性として、測定電圧1Vでのリーク電流と比誘電率を
測定、評価した。キャパシタセル100pの電気的特性を測
定、評価したところ、リーク電流は(1.5±0.5)×10-8A/
cm2 、比誘電率は 300±5 であった。このように、実施
例３による薄膜キャパシタは、特性およびその信頼性に
優れるものであることが確認された。
【００７６】一方、比較例３として、下部電極および上
部電極としてのＳｒＲｕＯ3 膜と誘電体膜としてのＢＳ
Ｔ膜をスパッタ法により成膜した後、実施例３と同様な
プロセスで上部電極を50μm 角にパターニングした。こ
の比較例３のキャパシタセル100pの電気的特性を、実施
例３と同様にして測定、評価したところ、リーク電流は
10-6〜10-8A/cm2 、比誘電率は 250±50であり、実施例
３に比べて特性が劣ると共に、そのばらつきも大きいこ
とが確認された。
部電極としてのＳｒＲｕＯ3 膜と誘電体膜としてのＢＳ
Ｔ膜をスパッタ法により成膜した後、実施例３と同様な
プロセスで上部電極を50μm 角にパターニングした。こ
の比較例３のキャパシタセル100pの電気的特性を、実施
例３と同様にして測定、評価したところ、リーク電流は
10-6〜10-8A/cm2 、比誘電率は 250±50であり、実施例
３に比べて特性が劣ると共に、そのばらつきも大きいこ
とが確認された。
【００７７】実施例４
表面に厚さ 100nmの熱酸化ＳｉＯ2 膜を形成した 6イン
チＳｉ基板上に、まずスパッタ法で厚さ 100nmのＰｔ膜
を形成した。次いで、実施例１と同様に、市販の濃度 3
重量% のＳｒＲｕＯ3 スピンオン溶液とスピナーとを用
いて、Ｐｔ膜上にＳｒＲｕＯ3 膜を形成した。スピンコ
ーティングは500rpm×3sec＋ 3000rpm×15secの条件で
行った。 400℃× 10minの条件で熱処理して有機成分を
除去した後、 600℃× 30minの条件で結晶化熱処理を行
うことにより、下部電極を形成した。膜厚は約20nmであ
った。
チＳｉ基板上に、まずスパッタ法で厚さ 100nmのＰｔ膜
を形成した。次いで、実施例１と同様に、市販の濃度 3
重量% のＳｒＲｕＯ3 スピンオン溶液とスピナーとを用
いて、Ｐｔ膜上にＳｒＲｕＯ3 膜を形成した。スピンコ
ーティングは500rpm×3sec＋ 3000rpm×15secの条件で
行った。 400℃× 10minの条件で熱処理して有機成分を
除去した後、 600℃× 30minの条件で結晶化熱処理を行
うことにより、下部電極を形成した。膜厚は約20nmであ
った。
【００７８】次に、結晶化したＳｒＲｕＯ3 膜上に、Ｐ
ｂ（Ｚｒ0.52Ｔｉ0.48）Ｏ3 をスピンオンにより成膜し
た。成膜にはＰｂ1.08（Ｚｒ0.52Ｔｉ0.48）Ｏ3 のスピ
ンオン溶液を用いた。スピンコーティングと 400℃× 1
0minの熱処理を 2回繰り返した後、 600℃× 10minの条
件で結晶化熱処理を行うことによって、ＰＺＴ誘電体膜
を形成した。膜厚は約80nmであった。
ｂ（Ｚｒ0.52Ｔｉ0.48）Ｏ3 をスピンオンにより成膜し
た。成膜にはＰｂ1.08（Ｚｒ0.52Ｔｉ0.48）Ｏ3 のスピ
ンオン溶液を用いた。スピンコーティングと 400℃× 1
0minの熱処理を 2回繰り返した後、 600℃× 10minの条
件で結晶化熱処理を行うことによって、ＰＺＴ誘電体膜
を形成した。膜厚は約80nmであった。
【００７９】さらに、Ｐｂ（Ｚｒ0.52Ｔｉ0.48）Ｏ3 膜
上に、下部電極と同様にして、ＳｒＲｕＯ3 原料溶液の
スピンコーティングと 400℃× 10minの熱処理を行った
後、600℃× 60minの条件で結晶化熱処理を行うことに
よって、ＳｒＲｕＯ3 膜を形成した。膜厚は約20nmであ
った。さらに、このＳｒＲｕＯ3 膜上にスパッタ法で膜
厚 100nmのＰｔ膜を成膜した。
上に、下部電極と同様にして、ＳｒＲｕＯ3 原料溶液の
スピンコーティングと 400℃× 10minの熱処理を行った
後、600℃× 60minの条件で結晶化熱処理を行うことに
よって、ＳｒＲｕＯ3 膜を形成した。膜厚は約20nmであ
った。さらに、このＳｒＲｕＯ3 膜上にスパッタ法で膜
厚 100nmのＰｔ膜を成膜した。
【００８０】そして、ＣＶＤ法により厚さ 500nmのＳｉ
Ｏ2 膜を形成した後、フォトレジストを用いてＰＥＰで
上部電極パターンを形成した。ＲＩＥで余分なＳｒＲｕ
Ｏ3膜を除去した後、レジストをアッシングにより除去
して、50μm 角の上部電極を形成した。
Ｏ2 膜を形成した後、フォトレジストを用いてＰＥＰで
上部電極パターンを形成した。ＲＩＥで余分なＳｒＲｕ
Ｏ3膜を除去した後、レジストをアッシングにより除去
して、50μm 角の上部電極を形成した。
【００８１】このようにして得た薄膜キャパシタの電気
的特性としてリーク電流、残留分極、疲労特性を、測定
電圧3Vで測定、評価した。疲労特性は電圧±3V、パルス
幅 5μsec の矩形波パルスを印加して、1010サイクル後
の 2Ｐｒの変化率として求めた。キャパシタセル100pの
電気的特性を評価したところ、リーク電流は(3.0±0.5)
×10-6A/cm2 、残留分極 2Ｐｒは26± 2μC/cm2 、疲労
特性はいずれも0%であった。このように、ＳＲＯ膜を薄
くした場合でも、実施例１と同様な特性を示すことが確
認された。
的特性としてリーク電流、残留分極、疲労特性を、測定
電圧3Vで測定、評価した。疲労特性は電圧±3V、パルス
幅 5μsec の矩形波パルスを印加して、1010サイクル後
の 2Ｐｒの変化率として求めた。キャパシタセル100pの
電気的特性を評価したところ、リーク電流は(3.0±0.5)
×10-6A/cm2 、残留分極 2Ｐｒは26± 2μC/cm2 、疲労
特性はいずれも0%であった。このように、ＳＲＯ膜を薄
くした場合でも、実施例１と同様な特性を示すことが確
認された。
【００８２】
【発明の効果】以上説明したように、本発明の誘電体メ
モリの製造方法によれば、ＸＲｕＯ3膜や（Ｌａ0.5 Ｓ
ｒ0.5 ）ＣｏＯ3 膜からなる下部電極の組成の面内均一
性を高めることができる。従って、信頼性に優れる誘電
体メモリを高歩留りで作製することが可能となる。
モリの製造方法によれば、ＸＲｕＯ3膜や（Ｌａ0.5 Ｓ
ｒ0.5 ）ＣｏＯ3 膜からなる下部電極の組成の面内均一
性を高めることができる。従って、信頼性に優れる誘電
体メモリを高歩留りで作製することが可能となる。
【図１】 本発明の誘電体メモリの製造方法の一実施形
態による要部製造工程を示す断面図である。
態による要部製造工程を示す断面図である。
【図２】 下部電極の成膜にゾルゲル法とスピンコーテ
ィング法の組み合わせを使用した場合の工程を示す図で
ある。
ィング法の組み合わせを使用した場合の工程を示す図で
ある。
【図３】 ＳｒＲｕＯ3 （ＳＲＯ）膜の膜厚とＳＲＯ／
ＰＺＴ界面の剥離箇所の割合との関係の一例を示す図で
ある。
ＰＺＴ界面の剥離箇所の割合との関係の一例を示す図で
ある。
【図４】 トランジスタと薄膜キャパシタとで構成した
誘電体メモリの 1ビット分のメモリセルの一構成例を示
す断面図である。
誘電体メモリの 1ビット分のメモリセルの一構成例を示
す断面図である。
【図５】 図４に示すメモリセルの等価回路図である。
【図６】 強誘電体のＰ−Ｅヒステリシス曲線を示す図
である。
である。
１……基板
２……下部電極
３……導電層
４……誘電体膜
５……上部電極
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−263646（ＪＰ，Ａ)
特開 平９−162372（ＪＰ，Ａ)
特開 平10−93050（ＪＰ，Ａ)
特開 平６−119811（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/105
H01L 21/8242
H01L 27/108
Claims (7)
- 【請求項１】 基板上に、ＸＲｕＯ3（ただし、ＸはＣ
ａ、ＳｒおよびＢａから選ばれる少なくとも1種の元素
を示す）からなる導電性酸化物の原料溶液の被膜を形成
し、この被膜を500〜700℃の温度で熱処理して結晶化さ
せることにより、前記導電性酸化物を用いた下部電極を
ゾルゲル法で成膜する工程と、 前記下部電極上に誘電体膜を成膜する工程とを具備する
ことを特徴とする誘電体メモリの製造方法。 - 【請求項２】 請求項１記載の誘電体メモリの製造方法
において、 前記誘電体膜をゾルゲル法で成膜することを特徴とする
誘電体メモリの製造方法。 - 【請求項３】 請求項１または請求項２記載の誘電体メ
モリの製造方法において、 さらに、前記誘電体膜上に、ＸＲｕＯ3（ただし、Ｘは
Ｃａ、ＳｒおよびＢａから選ばれる少なくとも1種の元
素を示す）からなる導電性酸化物の原料溶液の被膜を形
成し、この被膜を500〜700℃の温度で熱処理して結晶化
させることにより、前記導電性酸化物を用いた上部電極
をゾルゲル法で成膜する工程を具備することを特徴とす
る誘電体メモリの製造方法。 - 【請求項４】 請求項１記載の誘電体メモリの製造方法
において、 前記下部電極として、前記ＸＲｕＯ3 からなり、かつそ
のＡサイト元素のモル数とＢサイト元素のモル数との比
Ａ／Ｂが0.95〜1.15の範囲である導電性酸化物膜を成膜
することを特徴とする誘電体メモリの製造方法。 - 【請求項５】 請求項２記載の誘電体メモリの製造方法
において、 前記誘電体膜として、ＡＢＯ3で表されるペロブスカイ
ト構造を有する酸化物からなり、かつそのＡサイト元素
のモル数とＢサイト元素のモル数との比Ａ／Ｂが0.99〜
1.15の範囲である誘電性酸化物膜を成膜することを特徴
とする誘電体メモリの製造方法。 - 【請求項６】 請求項１記載の誘電体メモリの製造方法
において、 前記下部電極を構成する導電性酸化物は厚さが100nm以
下であることを特徴とする誘電体メモリの製造方法。 - 【請求項７】 請求項１記載の誘電体メモリの製造方法
において、 さらに、前記下部電極の下地として、Ｐｔ、Ｒｕ、Ｉ
ｒ、Ｒｈ、ＲｕＯ 2 、およびＩｒＯ 2 から選ばれる導電層
を形成する工程を具備することを特徴とする誘電体メモ
リの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13315398A JP3363091B2 (ja) | 1998-05-15 | 1998-05-15 | 誘電体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13315398A JP3363091B2 (ja) | 1998-05-15 | 1998-05-15 | 誘電体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330389A JPH11330389A (ja) | 1999-11-30 |
| JP3363091B2 true JP3363091B2 (ja) | 2003-01-07 |
Family
ID=15097956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13315398A Expired - Fee Related JP3363091B2 (ja) | 1998-05-15 | 1998-05-15 | 誘電体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3363091B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200032966A (ko) * | 2018-09-19 | 2020-03-27 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351542B1 (ko) * | 2000-10-09 | 2002-09-05 | 학교법인대우학원 | Ｃｈｓ 공정에 의한 ｂｔｏ계 유전체 박막 제조 방법 |
| JP5728925B2 (ja) * | 2010-12-16 | 2015-06-03 | 株式会社リコー | 圧電体素子とプリンターヘッドとインクジェットプリンター |
| JP5716380B2 (ja) * | 2010-12-20 | 2015-05-13 | 株式会社リコー | 電気機械変換素子、電気機械変換素子の製造方法、液滴吐出ヘッド、及び液滴吐出装置 |
| JP5909933B2 (ja) * | 2011-09-02 | 2016-04-27 | 株式会社リコー | 酸化物導電性薄膜の処理方法、電子デバイスの製造方法及び液滴吐出ヘッドの製造方法 |
-
1998
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Cited By (2)
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| KR20200032966A (ko) * | 2018-09-19 | 2020-03-27 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102656062B1 (ko) * | 2018-09-19 | 2024-04-11 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
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