KR20200032966A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
제 1 전극을 형성하는 것, 상기 제 1 전극 상에 예비 유전체층을 형성하는 것, 상기 예비 유전체층 상에 제 2 전극을 형성하는 것, 및 상기 예비 유전체층을 상변화시켜 유전체층을 형성하는 것을 포함하는 반도체 장치의 제조 방법을 제공하되, 상기 제 1 전극과 상기 유전체층 사이의 계면 에너지(interfacial energy)는 상기 제 1 전극과 상기 예비 유전체층 사이의 계면 에너지보다 작을 수 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 상세하게는 캐패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
현대 산업에서 반도체 소자들은 많은 전자기기들에 사용되고 있으며, 다기능화, 소형화 및/또는 저전력화 등이 요구되고 있다. 반도체 소자는 반도체막, 도전막 또는 유전막과 같은 다양한 물질막으로 구성될 수 있다. 반도체 소자에 사용되는 유전막은 그 용도가 다양할 수 있다. 예컨대, 반도체 소자에서 유전막은 도전체들을 서로 절연시키거나, 트랜지스터의 게이트 유전막으로 사용되거나, 캐패시터의 유전막으로 사용되는 것과 같이, 다양한 부분에서 사용될 수 있다. 현재, 반도체 소자의 특성을 향상시키기 위하여 우수한 특성의 유전막이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 제 1 전극을 형성하는 것, 상기 제 1 전극 상에 예비 유전체층을 형성하는 것, 상기 예비 유전체층 상에 제 2 전극을 형성하는 것, 및 상기 예비 유전체층을 상변화시켜 유전체층을 형성하는 것을 포함할 수 있다. 상기 제 1 전극과 상기 유전체층 사이의 계면 에너지(interfacial energy)는 상기 제 1 전극과 상기 예비 유전체층 사이의 계면 에너지보다 작을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 제 1 전극, 상기 제 1 전극 상의 제 2 전극, 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치되는 유전체층을 포함할 수 있다. 상기 유전체층은 상기 제 1 전극과 인접한 제 1 부분, 및 상기 제 2 전극과 인접한 제 2 부분을 가질 수 있다. 상기 제 1 부분과 상기 제 2 부분은 서로 다른 결정상을 가질 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 상호 이격된 제 1 전극과 제 2 전극, 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치되어, 상기 제 1 전극 및 상기 제 2 전극과 접하는 유전체층을 포함할 수 있다. 상기 제 1 전극 및 상기 제 2 전극은 질화 니오븀(NbN)을 포함할 수 있다. 상기 유전체층은 정방정계(tetragonal) 결정상의 산화 하프늄(HfO2)을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 장치의 제조 방법은 전극들과 예비 유전체층 간의 높은 계면 에너지를 이용하여, 예비 유전체층을 목표로 하는 결정상으로 변화시키기 용이할 수 있다. 즉, 단사정계의 산화 하프늄과 높은 계면 에너지를 갖는 질화 니오븀을 전극으로 제공함에 따라, 예비 유전체층을 높은 유전율은 갖는 결정상으로 변화시키기 용이할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 유전율이 높은 유전체층을 포함할 수 있으며, 높은 정전 용량을 캐패시터를 가질 수 있다. 또한, 캐패시터의 누설 전류가 감소할 수 있다. 즉, 본 발명의 제조 방법에 따르면 전기적 특성 및 안정성이 향상된 반도체 장치가 제공될 수 있다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 17는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 실험예 1의 유전체층의 XRD 결과를 나타내는 그래프이다.
도 19는 실험예 2 및 실험예 3의 유전율을 측적한 결과를 나타내는 그래프이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 17는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 실험예 1의 유전체층의 XRD 결과를 나타내는 그래프이다.
도 19는 실험예 2 및 실험예 3의 유전율을 측적한 결과를 나타내는 그래프이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 장치를 설명한다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 1을 참조하여, 반도체 기판(10)이 제공될 수 있다. 반도체 기판(10)은 다양한 반도체 구성 요소들을 포함하는 반도체 웨이퍼(일 예로, 실리콘 웨이퍼)일 수 있다. 예를 들어, 반도체 기판(10)은 상기 반도체 구성 요소들에 해당하는 하부 구조물을 포함할 수 있다. 상기 하부 구조물은 콘택 패드, 도전성 패턴, 배선, 게이트 구조물, 트랜지스터 등을 포함할 수 있다. 상기 하부 구조물은 가령 메모리 회로, 로직 회로 또는 이들의 조합을 포함할 수 있다. 도시하지는 않았으나, 반도체 기판(10)의 상면 상에 상기 반도체 구성 요소들을 덮는 절연막이 더 형성될 수 있다.
반도체 기판(10) 상에 제 1 전극(21)이 형성될 수 있다. 제 1 전극(21)은 원자층 적층 공정, 스퍼터링 공정, 전자빔 증착 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 등을 이용하여 형성될 수 있다. 제 1 전극(21)은 반도체 기판(10) 상에 형성된 상기 절연막 상에 형성될 수 있다. 제 1 전극(21)은 평판형, 실린터형 또는 스택형과 같은 다양한 형태로 형성될 수 있다. 제 1 전극(21)은 질화 니오븀(NbN)을 포함할 수 있다.
제 1 전극(21) 상에 예비 유전체층(31)이 형성될 수 있다. 예비 유전체층(31)은 증착 공정을 수행하여 형성될 수 있다. 예비 유전체층(31)은 산화 하프늄(HfO2)을 포함할 수 있다. 예를 들어, 예비 유전체층(31)은 언도프드(undoped) 하프늄 산화막을 포함할 수 있다. 예비 유전체층(31)은 스퍼터링 공정, 펄스 레이저 증착 공정, 전자 빔 증착 공정으로 형성될 수 있다. 또는, 예비 유전체층(31)은 하프늄 소스 가스 및 반응 가스를 사용하는 원자층 적층 공정에 의하여 형성되는 것이 바람직하다. 상기 하프늄 소스 가스는 하프늄(Hf) 원자들을 포함할 수 있다. 상기 반응 가스는 산소 원자들을 포함할 수 있다. 예컨대, 상기 반응 가스는 수증기, 오존(O3) 가스, 산소(O2) 가스, 반응성 산소(reactive oxygen) 가스 및 N2O 가스 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 원자층 적층 공정의 공정 온도는 약 200℃ 내지 약 300℃일 수 있다. 예비 유전체층(31)은 적어도 한번의 증착-싸이클(depostion-cycle)에 의하여 증착될 수 있다. 상기 증착-싸이클의 횟수에 의하여 예비 유전체층(31)의 두께를 조절할 수 있다. 예비 유전체층(31)은 1nm 내지 10nm의 두께를 갖도록 형성될 수 있다. 예비 유전체층(31)은 단사정계(monoclinic)의 결정상을 갖거나, 비정질 상태일 수 있다. 또는, 예비 유전체층(31)은 일부는 단사정계(monoclinic)의 결정상을 갖고, 다른 일부는 비정질 상태일 수 있다.
하나의 상기 증착-싸이클의 일 형태를 설명한다. 상기 증착 싸이클은 적어도 한번의 하프늄-싸이클을 포함할 수 있다. 상기 하프늄-싸이클은 상기 하프늄 소스 가스의 공급, 제 1 퍼징(first purging), 상기 반응 가스의 공급 및 제 2 퍼징(second purging)을 포함할 수 있다. 구체적으로, 반도체 기판(10)이 로딩된 공정 챔버내에 하프늄 소스 가스를 공급하여 상에 하프늄 소스 가스를 흡착시킬 수 있다. 미흡착된 상기 하프늄 소스 가스를 제 1 퍼징할 수 있다. 이어서, 상기 반응 가스를 상기 공정 챔버 내로 공급하여 상기 흡착된 하프늄 소스 가스와 반응시키고, 반응부산물 및/또는 미반응된 반응 가스를 제 2 퍼징할 수 있다. 상기 제 1 퍼징 및 제 2 퍼징에 사용되는 퍼징 가스는 불활성 가스(일 예로, 아르곤(Ar) 등)일 수 있다.
실시예들에 따르면, 예비 유전체층(31)에 도핑 공정이 수행될 수 있다. 일 예로, 예비 유전체층(31)에 고유전 원소가 도핑될 수 있다. 상기 고유전 원소의 이온 크기는 하프늄 원자의 이온 크기 보다 큰 것이 바람직하다. 예컨대, 상기 고유전 원소는 지르코늄(Zr), 알루미늄(Al), 이트륨(Y), 스칸듐(Sc), 란타넘(La), 세륨(Ce), 디스프로슘(Dy) 또는 탄탈럼(Ta) 등을 포함할 수 있다.
이와는 다르게, 상기 예비 유전체층(31)의 형성 공정 중 상기 도핑 공정이 함께 수행될 수 있다. 예를 들어, 상기 예비 유전체층(31)은 상기 하프늄 소스 가스, 고유전 원소 소스 가스 및 상기 반응 가스를 사용하는 원자층 적층 공정에 의하여 형성될 수 있다. 예를 들어, 상기 증착 싸이클은 적어도 한번의 하프늄-싸이클 및 적어도 한번의 고유전 원소-싸이클을 포함할 수 있다. 상기 하프늄-싸이클은 상기 하프늄 소스 가스의 공급, 상기 제 1 퍼징, 상기 반응 가스의 공급 및 제2 퍼징을 포함할 수 있다. 상기 고유전 원소-싸이클은 상기 공정 챔버내에 상기 고유전 원소 소스 가스를 공급하여 기판에 상기 고유전 원소 소스 가스를 흡착시키고, 상기 반응 가스를 상기 공정 챔버 내로 공급하여 상기 흡착된 고유전 원소 소스 가스와 반응시키는 것을 포함할 수 있다. 상기 증착-싸이클내에서 상기 하프늄-싸이클의 횟수 및 상기 고유전 원소-싸이클의 횟수를 조절하여 상기 예비 유전체층 내의 상기 고유전 원소들의 함량비를 조절할 수 있다.
예비 유전체층(31)에 대한 상기 도핑 공정은 필요에 따라 수행되지 않을 수 있다.
도 2를 참조하여, 예비 유전체층(31) 상에 제 2 전극(22)이 형성될 수 있다. 제 2 전극(22)은 원자층 적층 공정, 스퍼터링 공정, 전자빔 증착 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 등을 이용하여 형성될 수 있다. 제 2 전극(22)은 예비 유전체층(31)을 덮도록 형성될 수 있다. 제 2 전극(22)은 질화 니오븀(NbN)을 포함할 수 있다.
도 3 및 도 4를 참조하여, 예비 유전체층(31)을 상변화시켜 유전체층(32)이 형성될 수 있다. 일 예로, 제 1 전극(21) 및 제 2 전극(22)이 포함하는 질화 니오븀(NbN)과 예비 유전체층(31)이 포함하는 단사정계(monoclinic)의 산화 하프늄(HfO2)은 서로 접합하였을 경우, 계면 에너지가 높을 수 있다. 상세하게는, 질화 니오븀(NbN)과 단사정계(monoclinic)의 산화 하프늄(HfO2)의 접합 시의 격자 부정합은 질화 니오븀(NbN)과 정방정계(tetragonal)의 산화 하프늄(HfO2)의 접합 시의 격자 부정합보다 클 수 있다. 이에 따라, 질화 니오븀(NbN)과 단사정계(monoclinic)의 산화 하프늄(HfO2)의 접합의 계면 에너지(interfacial energy)보다 질화 니오븀(NbN)과 정방정계(tetragonal)의 산화 하프늄(HfO2)의 접합의 계면 에너지가 낮을 수 있다. 즉, 제 1 전극(21) 및 제 2 전극(22)과 예비 유전체층(31) 사이의 계면들(SF1, SF2)에서의 계면 에너지(interfacial energy)는 높을 수 있다. 이때, 제 1 전극(21) 및 제 2 전극(22)과 예비 유전체층(31) 사이의 계면들(SF1, SF2)에서의 계면 에너지를 낮추기 위하여, 예비 유전체층(31)에 상변화가 일어날 수 있다. 상세하게는, 산화 하프늄(HfO2)은 단사정계에서 열역학적으로 가장 안정적일 수 있으나, 제 1 전극(21) 및 제 2 전극(22)과 예비 유전체층(31) 간의 높은 계면 에너지를 이용하여, 예비 유전체층(31)을 목표로 하는 결정상으로 변화시키기 용이할 수 있다. 즉, 단사정계의 산화 하프늄(HfO2)과 높은 계면 에너지를 갖는 질화 니오븀(NbN)을 제 1 전극(21) 및 제 2 전극(22)으로 제공함에 따라, 예비 유전체층(31)을 높은 유전율은 갖는 결정상으로 변화시키기 용이할 수 있다. 단사정계의 산화 하프늄(HfO2)을 포함하는 예비 유전체층(31)은 상변화되어 정방정계(tetragonal)의 산화 하프늄(HfO2)을 포함하는 유전체층(32)이 될 수 있다. 이때, 예비 유전체층(31) 내의 단사정계의 산화 하프튬(HfO2)은 그 전체가 상변화될 수 있고, 또는 단사정계의 산화 하프튬(HfO2)의 일부는 잔여하고 나머지 일부는 상변화될 수 있다. 예비 유전체층(31) 내에서 단사정계의 산화 하프튬(HfO2)이 상변화되는 비율은 70% 내지 100%일 수 있다. 즉, 유전체층(32) 내에서 정방정계 결정상의 산화 하프늄(HfO2)의 함유량은 70% 내지 100%일 수 있다. 도 3에 도시된 바와 같이, 예비 유전체층(31)의 상변화는 제 1 전극(21) 및 제 2 전극(22)과 인접한 일부분부터 수행될 수 있다. 즉, 예비 유전체층(31)은 제 1 전극(21) 또는 제 2 전극(22)을 시드(seed)로 예비 유전체층(31)의 표면부터 상변화가 진행될 수 있다. 이후, 예비 유전체층(31)의 상변화는 제 1 전극(21) 및 제 2 전극(22)과 인접한 일부분으로부터 화살표 방향을 따라 예비 유전체층(31)의 내부로 진행되어, 도 4의 유전체층(32)이 형성될 수 있다.
본 발명에 따르면, 예비 유전체층(31)의 상변화를 용이하게 하기 위하여, 예비 유전체층(31)에 열처리 공정이 수행될 수 있다. 상기 열처리 공정에 의해 상기 상변화는 가속화될 수 있으며, 예비 유전체층(31) 내에서 단사정계의 산화 하프튬(HfO2)이 상변화되는 비율이 증가할 수 있다.
정방정계의 산화 하프늄(HfO2)의 유전율은 단사정계 또는 비정질의 산화 하프늄(HfO2)의 유전율보다 높다. 따라서, 유전체층(32)은 예비 유전체층(31)보다 높은 유전율을 가질 수 있다. 이에 따라, 제 1 전극(21), 유전체층(32) 및 제 2 전극(22)이 구성하는 캐패시터는 높은 정전 용량을 가질 수 있다. 또한, 제 1 전극(21) 및 제 2 전극(22)이 충분히 이격된 거리로 배치될 수 있어, 캐패시터의 누설 전류가 감소할 수 있다. 즉, 본 발명에 따르면 전기적 특성 및 안정성이 향상된 반도체 장치가 제공될 수 있다. 또한, 제 1 전극(21) 및 제 2 전극(22)과 유전체층(32) 사이의 계면 에너지를 이용하여, 유전체층(32)의 산화 하프늄(HfO2)이 열역학적으로 정방정계(tetragonal)보다 안정한 단사정계(monoclinic)로 다시 상변화되는 것을 방지할 수 있다.
예비 유전체층(31)이 비정질(amorphous) 결정성을 가질 경우 또한, 제 1 전극(21) 및 제 2 전극(22)과 예비 유전체층(31) 사이의 계면들(SF1, SF2)에서의 계면 에너지(interfacial energy)는 높을 수 있다. 이때, 예비 유전체층(31)에 열처리 공정을 수행하는 경우, 예비 유전체층(31)은 상변화되어 정방정계(tetragonal)의 산화 하프늄(HfO2)을 포함하는 유전체층(32)이 될 수 있다.
이후, 도시하지는 않았으나, 제 1 전극(21), 유전체층(32) 및 제 2 전극(22)은 필요 형상을 따라 패터닝될 수 있다. 상기와 같이 제 1 전극(21), 유전체층(32) 및 제 2 전극(22)을 포함하는 캐패시터를 갖는 반도체 장치가 제공될 수 있다.
다른 실시예들에 따르면, 제 2 전극은 질화 니오븀(NbN)을 포함하지 않을 수 있다. 도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다. 이하 앞서 설명한 바와 중복되는 내용은 설명의 편의를 위하여 생략한다.
도 5 및 도 6을 참조하여, 도 2의 결과물에서 예비 유전체층(31)을 상변화시킬 수 있다. 제 1 전극(21)은 질화 니오븀(NbN)을 포함하고, 제 2 전극(22)은 질화 니오븀(NbN)을 포함하지 않을 수 있다. 제 1 전극(21)과 예비 유전체층(31) 사이의 계면(SF1)의 계면 에너지(interfacial energy)는 제 2 전극(22)과 예비 유전체층(31) 사이의 계면(SF2)의 계면 에너지보다 높을 수 있다. 이때, 예비 유전체층(31)에 열처리 공정을 수행하는 경우, 제 1 전극(21)과 예비 유전체층(31) 사이의 계면(SF1)에서의 계면 에너지를 낮추기 위하여, 예비 유전체층(31)에 상변화가 일어날 수 있다. 도 5에 도시된 바와 같이, 예비 유전체층(31)의 상변화는 제 1 전극(21)과 인접한 제 1 부분(P1)부터 수행될 수 있다. 이후, 예비 유전체층(31)의 상변화는 제 1 전극(21)과 인접한 제 1 부분(P1)으로부터 화살표 방향을 따라 예비 유전체층(31)의 내부로 진행될 수 있다. 열처리 공정 이후 제 1 전극(21)과 인접한 제 1 부분(P1)은 상변화되어 유전체층(32)이 형성되고, 제 2 전극(22)과 인접한 제 2 부분(P2)은 상변화되지 않고 잔여할 수 있다. 상기 상변화에 의해 제 1 부분(P1)과 제 1 전극(21) 사이의 계면(SF1)의 계면 에너지는 낮아질 수 있다.
유전체층(32)이 형성된 제 1 부분(P1)은 정방정계(tetragonal)의 산화 하프늄(HfO2)을 포함하고, 예비 유전체층(31)이 잔여하는 제 2 부분(P2)은 단사정계(monoclinic) 또는 비정질 상태의 산화 하프늄(HfO2)을 포함할 수 있다. 유전체층(32)이 형성된 제 1 부분(P1)은 예비 유전체층(31)이 잔여하는 제 2 부분(P2)보다 높은 유전율을 가질 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 7에 도시된 바와 같이, 반도체 장치는 제 1 전극(21)에 인접하여 배치되는 제 1 도전층(23) 및 제 2 전극(22)에 인접하여 배치되는 제 2 도전층(24)을 가질 수 있다. 제 1 전극(21) 및 제 2 전극(22)은 유전체층(32)(또는 예비 유전체층(31))과 접할 수 있다. 제 1 도전층(23)은 유전체층(32)(또는 예비 유전체층(31))과 대향하는 제 1 전극(21)의 일면 상에 배치되고, 제 2 도전층(24)은 유전체층(32)(또는 예비 유전체층(31))과 대향하는 제 2 전극(22)의 일면 상에 배치될 수 있다. 제 1 전극(21) 및 제 2 전극(22)의 두께는 제 1 도전층(23) 및 제 2 도전층(24)의 두께보다 얇을 수 있다. 제 1 도전층(23) 및 제 2 도전층(24)은 제 1 전극(21) 및 제 2 전극(22)보다 높은 도전율을 가질 수 있다. 이에 따라, 반도체 장치의 전기적 특성이 향상될 수 있다. 제 1 도전층(23) 및 제 2 도전층(24)은 질화 타이타늄(TiN)을 포함할 수 있다.
제 1 도전층(23)은 제 1 전극(21)이 형성되기 전에 반도체 기판(10) 상에 먼저 형성될 수 있고, 제 2 도전층(24)은 제 2 전극(22)이 형성된 후에 제 2 전극(22) 상에 형성될 수 있다. 제 1 도전층(23) 및 제 2 도전층(24)은 원자층 적층 공정, 스퍼터링 공정, 전자빔 증착 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 등을 이용하여 형성될 수 있다.
이와는 다르게 제 1 도전층(23) 및 제 2 도전층(24)은 각각 제 1 전극(21) 및 제 2 전극(22) 내에 매립되도록 형성될 수 있다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8을 참조하여, 반도체 기판(10) 상에 제 1 전극(21)이 형성될 수 있다. 제 1 전극(21)은 원자층 적층 공정, 스퍼터링 공정, 전자빔 증착 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 등을 이용하여 형성될 수 있다. 제 1 전극(21)은 질화 니오븀(NbN)을 포함할 수 있다.
제 1 전극(21) 상에 제 1 예비 유전체층(31a)이 형성될 수 있다. 제 1 예비 유전체층(31a)은 증착 공정을 수행하여 형성될 수 있다. 제 1 예비 유전체층(31a)은 원자층 적층 공정, 스퍼터링 공정, 펄스 레이저 증착 공정, 전자 빔 증착 공정으로 형성될 수 있다. 제 1 예비 유전체층(31a)은 산화 하프늄(HfO2)을 포함할 수 있다. 제 1 예비 유전체층(31a)은 단사정계(monoclinic)의 결정상을 갖거나, 비정질 상태일 수 있다.
도 9를 참조하여, 제 1 예비 유전체층(31a) 상에 고유전층(33)이 형성될 수 있다. 고유전층(33)은 원자층 적층 공정, 스퍼터링 공정, 전자빔 증착 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 등을 이용하여 형성될 수 있다. 고유전층(33)은 제 1 예비 유전체층(31a)에 의해 제 1 전극(21)과 이격될 수 있다. 고유전층(33)은 제 1 예비 유전체층(31a) 또는 후술되는 제 2 예비 유전체층(31b)보다 높은 유전율을 가질 수 있다. 고유전층(33)은 산화 지르코늄(ZrO2), 산화 알루미늄(AlO3) 또는 란타나이드(lanthanide)를 포함할 수 있다.
고유전층(33) 상에 제 2 예비 유전체층(31b)이 형성될 수 있다. 제 2 예비 유전체층(31b)은 증착 공정을 수행하여 형성될 수 있다. 제 2 예비 유전체층(31b)은 원자층 적층 공정, 스퍼터링 공정, 펄스 레이저 증착 공정, 전자 빔 증착 공정으로 형성될 수 있다. 제 2 예비 유전체층(31b)은 산화 하프늄(HfO2)을 포함할 수 있다. 제 2 예비 유전체층(31b)은 단사정계(monoclinic)의 결정상을 갖거나, 비정질 상태일 수 있다.
도 10을 참조하여, 제 2 예비 유전체층(31b) 상에 제 2 전극(22)이 형성될 수 있다. 제 2 전극(22)은 원자층 적층 공정, 스퍼터링 공정, 전자빔 증착 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 등을 이용하여 형성될 수 있다. 제 2 전극(22)은 제 2 예비 유전체층(31b)에 의해 고유전층(33)과 이격될 수 있다. 제 2 전극(22)은 질화 니오븀(NbN)을 포함할 수 있다.
도 11을 참조하여, 제 1 예비 유전체층(31a) 및 제 2 예비 유전체층(31b)을 각각 상변화시켜 제 1 유전체층(32a) 및 제 2 유전체층(32b)이 형성될 수 있다. 제 1 예비 유전체층(31a) 및 제 2 예비 유전체층(31b)에 열처리 공정을 수행하는 경우, 제 1 전극(21)과 제 1 예비 유전체층(31a) 사이의 계면 및 제 2 전극(22)과 제 2 예비 유전체층(31b) 사이의 계면에서의 계면 에너지를 낮추기 위하여, 제 1 예비 유전체층(31a) 및 제 2 예비 유전체층(31b)에 상변화가 일어날 수 있다. 제 1 예비 유전체층(31a)의 상변화는 제 1 전극(21)과 인접한 일부분부터 수행되고, 제 2 예비 유전체층(31b)의 상변화는 제 2 전극(22)과 인접한 일부분부터 수행될 수 있다. 이후, 제 1 예비 유전체층(31a)의 상변화는 제 1 전극(21)과 인접한 일부분으로부터 고유전층(33)을 향하여 진행되고, 제 2 예비 유전체층(31b)의 상변화는 제 2 전극(22)과 인접한 일부분으로부터 고유전층(33)을 향하여 진행될 수 있다.
도 5 및 도 6의 실시예와 같이, 제 1 전극(21)은 질화 니오븀(NbN)을 포함하고, 제 2 전극(22)은 질화 니오븀(NbN)을 포함하지 않을 수 있다. 제 1 전극(21)과 제 1 예비 유전체층(31a) 사이의 계면의 계면 에너지(interfacial energy)는 제 2 전극(22)과 제 2 예비 유전체층(31b) 사이의 계면의 계면 에너지보다 높을 수 있다. 이 경우, 제 1 예비 유전체층(31a)은 상변화되어 제 1 유전체층(32a)을 형성하고, 제 2 예비 유전체층(31b)은 상변화되지 않고 잔여할 수 있다.
도 12 내지 도 17는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12를 참조하여, 반도체 기판(110)이 제공될 수 있다. 반도체 기판(110)은 다양한 반도체 구성 요소들을 포함하는 반도체 웨이퍼(일 예로, 실리콘 웨이퍼)일 수 있다.
반도체 기판(110) 상에 층간 절연막(120)이 형성될 수 있다. 층간 절연막(120)은 실리콘 산화물 또는 실리콘 질화물을 반도체 기판(110) 상에 증착하여 형성될 수 있다.
층간 절연막(120)의 일부 영역을 식각하여 반도체 기판의 상면 일부를 노출하는 콘택 홀들을 형성한 후, 상기 콘택 홀들에 도전 물질을 채워 콘택 플러그들(130)이 형성될 수 있다. 필요에 따라, 층간 절연막(120) 상에 층간 절연막(120) 및 콘택 플러그들(130)을 덮는 식각 저지막(미도시)이 형성될 수 있다.
층간 절연막(120) 상에 제 1 희생막(140)이 형성될 수 있다. 제 1 희생막(140)은 화학 기상 증착 공정을 이용하여 형성될 수 있다. 제 1 희생막(140)은 층간 절연막(120) 및 콘택 플러그들(130)을 덮도록 형성될 수 있다. 제 1 희생막(140)은 층간 절연막(120)과 식각 선택성을 가질 수 있다. 제 1 희생막(140)은 식각이 용이한 물질을 포함할 수 있다. 일 예로, 제 1 희생막(140)은 BPSG, TOSZ, HDP 또는 PE-TEOS 등을 포함할 수 있다.
도 13을 참조하여, 제 1 희생막(140)의 일부 영역을 식각하여 콘택 플러그들(130)의 상면을 노출하는 오프닝들(OP)을 형성할 수 있다. 오프닝들(OP)의 폭은 콘택 플러그들(130)의 폭과 동일하거나 더 클 수 있다.
제 1 희생막(140) 상에 제 1 전극막(202)이 형성될 수 있다. 제 1 전극막(202)은 제 1 희생막(140)의 상면, 오프닝들(OP)의 내측면 및 오프닝들(OP)의 바닥면을 따라 형성될 수 있다. 제 1 전극막(202)은 제 1 희생막(140)의 상면, 오프닝들(OP)의 내측면 및 오프닝들(OP)의 바닥면을 콘포말(conformal)하게 덮을 수 있다. 제 1 전극막(202)은 오프닝들(OP)의 내부를 채우지 않을 수 있다. 제 1 전극막(202)은 질화 니오븀(NbN)을 포함할 수 있다.
도 14를 참조하여, 제 1 전극막(202, 도 13 참조) 상에 제 2 희생막(150)이 형성될 수 있다. 상세하게는, 제 2 희생막(150)은 제 1 전극막(202) 상에서 오프닝들(OP)을 채울 수 있다. 제 2 희생막(150)은 화학 기상 증착 공정을 이용하여 형성될 수 있다. 제 2 희생막(150)은 BPSG, TOSZ, HDP 또는 PE-TEOS 등을 포함할 수 있다.
이후, 제 1 전극막(202, 도 13 참조)의 일부(202')가 제거될 수 있다. 상세하게는, 반도체 기판(110) 상에 연마 공정을 수행하여, 제 1 희생막(140)의 일부(140'), 제 1 전극막(202)의 일부(202') 및 제 2 희생막(150)의 일부(150')가 제거될 수 있다. 이때, 제 1 희생막(140)의 상면 상의 제 1 전극막(202)의 일부(202')가 제거되어 제 1 전극들(210, 도 15 참조)이 형성될 수 있다. 제 1 전극들(210)은 오프닝들(OP) 내에 잔여할 수 있다.
도 15를 참조하여, 제 1 희생막(140) 및 제 2 희생막(150)이 제거될 수 있다. 예를 들어, 제 1 희생막(140) 및 제 2 희생막(150)은 습식 식각 공정으로 제거될 수 있다. 제 1 희생막(140) 및 제 2 희생막(150)이 제거됨으로 인해, 제 1 전극들(210)의 내측벽들 및 외측벽들이 노출될 수 있다. 상기와 같이 실린더 형상의 제 1 전극들(210)이 형성될 수 있다.
도 16을 참조하여, 반도체 기판(110) 상에 예비 유전체층(310)이 형성될 수 있다. 예비 유전체층(310)은 증착 공정을 수행하여 형성될 수 있다. 예비 유전체층(310)은 원자층 적층 공정, 스퍼터링 공정, 펄스 레이저 증착 공정, 전자 빔 증착 공정으로 형성될 수 있다. 예비 유전체층(310)은 층간 절연막(120)의 상면을 덮고, 제 1 전극들(210)의 형상을 따라 콘포말하게 형성될 수 있다. 일 예로, 예비 유전체층(310)은 제 1 전극들(210)의 내측벽들 및 외측벽들을 덮을 수 있다. 예비 유전체층(310)은 제 1 전극들(210)의 내부를 채우지 않을 수 있다. 예비 유전체층(310)은 산화 하프늄(HfO2)을 포함할 수 있다. 예비 유전체층(310)은 단사정계(monoclinic)의 결정상을 갖거나, 비정질 상태일 수 있다.
예비 유전체층(310) 상에 제 2 전극(220)이 형성될 수 있다. 제 2 전극(220)은 원자층 적층 공정, 스퍼터링 공정, 전자빔 증착 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 등을 이용하여 형성될 수 있다. 제 2 전극(220)은 제 1 전극들(210)을 덮을 수 있다. 제 1 전극들(210)의 공통 상대 전극일 수 있다. 제 2 전극(220)은 질화 니오븀(NbN)을 포함할 수 있다.
도 17을 참조하여, 예비 유전체층(310)을 상변화시켜 유전체층(320)이 형성될 수 있다. 예비 유전체층(310)에 열처리 공정을 수행하는 경우, 제 1 전극(210)과 예비 유전체층(310) 사이의 계면 및 제 2 전극(220)과 예비 유전체층(310) 사이의 계면에서의 계면 에너지를 낮추기 위하여, 예비 유전체층(310)에 상변화가 일어날 수 있다. 단사정계의 산화 하프늄(HfO2)을 포함하는 예비 유전체층(310)은 상변화되어 정방정계(tetragonal)의 산화 하프늄(HfO2)을 포함하는 유전체층(320)이 될 수 있다. 유전체층(320)은 예비 유전체층(310)보다 높은 유전율을 가질 수 있다.
상기와 같이 제 1 전극(210), 유전체층(320) 및 제 2 전극(220)이 구성하는 캐패시터를 갖는 반도체 장치가 제공될 수 있다.
실험예
1
도 4의 반도체 장치와 같이 형성하되, 제 1 및 제 2 전극들을 질화 니오븀(NbN)으로 형성하였고, 예비 유전체층을 산화 하프늄(HfO2)으로 형성하였다. 예비 유전체층은 가장 낮은 열역학적 에너지를 갖는 단사정계(monoclinic)의 산화 하프늄(HfO2)으로 형성되었다. 이후, 열처리 공정을 통해 예비 유전체층을 상변화시켜, 정방정계(tetragonal)의 산화 하프늄(HfO2)을 갖는 유전체층을 형성하였다.
도 18은 실험예 1의 유전체층의 XRD 결과를 나타내는 그래프이다.
도 18에 도시된 바와 같이, 질화 니오븀(NbN)을 전극으로 형성한 실험예 1은 단사정계의 결정상을 갖는 예비 유전체층의 약 84%가 정방정계의 결정상으로 상변화 되었다. 산화 하프늄(HfO2)의 경우 정방정계의 결정상이 단사정계의 결정상보다 유전율이 높다. 즉, 본 발명에 따르면, 예비 유전체층이 정방정계 결정상으로 상변화되는 비율이 높으며, 본 발명에 따른 실험예 1은 높은 정전용량을 갖는 캐패시터를 형성함을 알 수 있다.
실험예
2
도 11의 반도체 장치와 같이 형성하되, 제 1 전극을 질화 니오븀(NbN)으로 형성하였고, 제 2 전극을 질화 타이타늄(TiN)으로 형성하였고, 제 1 및 제 2 예비 유전체층을 산화 하프늄(HfO2)으로 형성하였고, 제 1 및 제 2 예비 유전체층들 사이에 매립되는 고유전층을 산화 지르코늄(ZrO2)으로 형성하였다. 이후, 열처리 공정을 통해 제 1 예비 유전체층을 상변화시켜, 제 1 유전체층을 형성하였다.
실험예
3
실험예 2과 같이 형성하되, 제 1 및 제 2 전극들을 질화 니오븀(NbN)으로 형성하였고, 제 1 및 제 2 예비 유전체층들을 산화 하프늄(HfO2)으로 형성하였고, 제 1 및 제 2 예비 유전체층들 사이에 매립되는 고유전층을 산화 지르코늄(ZrO2)으로 형성하였다. 이후, 열처리 공정을 통해 제 1 및 제 2 예비 유전체층들을 상변화시켜, 제 1 유전체층 및 제 2 유전체층을 형성하였다.
도 19는 실험예 2 및 실험예 3의 유전율을 측적한 결과를 나타내는 그래프이다.
도 19에 도시된 바와 같이, 실험예 3의 유전율이 실험예 2의 유전율보다 높은 것을 알 수 있다. 실험예 2는 제 2 전극이 질화 타이타늄(TiN)으로 형성하고, 실험예 3은 제 2 전극이 질화 니오븀(NbN)으로 형성하였다. 이에 따라, 실험예 3의 제 2 유전체층 내의 정방정계(tetragonal)의 산화 하프늄(HfO2)의 양은 제 2 실험예의 제 2 예비 유전체층 내의 정방정계의 결정상의 산화 하프늄(HfO2)의 양보다 많을 수 있다. 본 발명에 따르면, 단사정계(monoclinic)의 산화 하프늄(HfO2)을 갖는 예비 유전체층을 정방정계(tetragonal)로 상변화시킬 수 있으며, 본 발명에 따라 제조된 반도체 장치는 유전율이 높은 것을 알 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 기판
21: 제 1 전극
22: 제 2 전극 31: 예비 유전체층
32: 유전체층
22: 제 2 전극 31: 예비 유전체층
32: 유전체층
Claims (10)
- 제 1 전극을 형성하는 것;
상기 제 1 전극 상에 예비 유전체층을 형성하는 것;
상기 예비 유전체층 상에 제 2 전극을 형성하는 것; 및
상기 예비 유전체층을 상변화시켜 유전체층을 형성하는 것;
을 포함하되,
상기 제 1 전극과 상기 유전체층 사이의 계면 에너지(interfacial energy)는 상기 제 1 전극과 상기 예비 유전체층 사이의 계면 에너지보다 작은 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 제 1 전극 및 상기 제 2 전극은 질화 니오븀(NbN)을 포함하고,
상기 예비 유전체층 및 상기 유전체층은 산화 하프늄(HfO2)을 포함하는 반도체 장치의 제조 방법. - 제 2 항에 있어서,
상기 예비 유전체층은 단사정계(monoclinic)의 결정상을 갖거나, 비정질(amorphous) 결정성을 갖고,
상기 유전체층은 정방정계(tetragonal)의 결정상을 갖는 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 예비 유전체층은 상기 제 1 전극 및 상기 제 2 전극과 접하는 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 예비 유전체층의 상변화는 상기 예비 유전체층과 상기 제 1 전극의 계면 및 상기 예비 유전체층과 상기 제 2 전극의 계면으로부터 상기 예비 유전체층의 내부를 향하여 진행되는 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 예비 유전체층에 고유전 원소를 도핑하는 것; 및
상기 유전체층에 상기 고유전 원소를 도핑하는 것;
중 적어도 하나를 더 포함하는 반도체 장치의 제조 방법.
- 제 1 전극;
상기 제 1 전극 상의 제 2 전극; 및
상기 제 1 전극과 상기 제 2 전극 사이에 배치되는 유전체층을 포함하되,
상기 유전체층은 상기 제 1 전극과 인접한 제 1 부분, 및 상기 제 2 전극과 인접한 제 2 부분을 갖고,
상기 제 1 부분과 상기 제 2 부분은 서로 다른 결정상을 갖는 반도체 장치. - 제 7 항에 있어서,
상기 제 1 전극과 상기 유전체층의 상기 제 1 부분 사이의 계면 에너지(interfacial energy)는 상기 제 2 전극과 상기 유전체층의 상기 제 2 부분 사이의 계면 에너지보다 작은 반도체 장치. - 제 7 항에 있어서,
상기 유전체층의 상기 제 1 부분은 정방정계(tetragonal) 결정상의 산화 하프늄(HfO2)을 포함하고,
상기 유전체층의 상기 제 2 부분은 단사정계(monoclinic)의 결정상을 갖거나, 비정질(amorphous) 결정성을 갖는 산화 하프늄(HfO2)을 포함하는 반도체 장치. - 제 7 항에 있어서,
도전층을 더 포함하되,
상기 도전층은 상기 제 1 전극 내에 매립되거나, 또는
상기 예비 유전체층과 대향하는 상기 제 1 전극의 일면 상에 배치되는 반도체 장치.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11335702B1 (en) * | 2020-11-13 | 2022-05-17 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
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Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200122175A (ko) * | 2019-04-17 | 2020-10-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20200145871A (ko) * | 2019-06-11 | 2020-12-31 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
| US20220310457A1 (en) * | 2021-03-26 | 2022-09-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | High-k dielectric materials with dipole layer |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3363091B2 (ja) * | 1998-05-15 | 2003-01-07 | 株式会社東芝 | 誘電体メモリの製造方法 |
| KR20110008398A (ko) * | 2009-07-20 | 2011-01-27 | 삼성전자주식회사 | 막 구조물, 이를 포함하는 커패시터 및 그 제조 방법 |
| US8541868B2 (en) * | 2011-11-11 | 2013-09-24 | Intermolecular, Inc. | Top electrode templating for DRAM capacitor |
| US9520460B2 (en) * | 2013-09-05 | 2016-12-13 | Samsung Electronics Co., Ltd. | MIM capacitors with diffusion-blocking electrode structures and semiconductor devices including the same |
| KR20170004274A (ko) * | 2015-07-01 | 2017-01-11 | 에스케이하이닉스 주식회사 | 하프늄 산화막 및 이를 포함하는 반도체 소자의 제조 방법 |
| US20180182760A1 (en) * | 2016-12-22 | 2018-06-28 | United Microelectronics Corp. | Dielectric structure and manufacturing method thereof and memory structure |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3981094B2 (ja) * | 2004-03-11 | 2007-09-26 | 株式会社東芝 | 半導体装置 |
| KR100849854B1 (ko) * | 2007-02-23 | 2008-08-01 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR101547313B1 (ko) | 2008-11-25 | 2015-09-07 | 삼성전자주식회사 | 유전막을 포함하는 반도체 소자 |
| KR101607263B1 (ko) | 2009-02-06 | 2016-03-30 | 삼성전자주식회사 | 유전층의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법 |
| KR101116166B1 (ko) * | 2010-07-22 | 2012-03-06 | 서울대학교산학협력단 | 반도체 소자의 커패시터 및 그 제조 방법 |
| KR20120051820A (ko) * | 2010-11-15 | 2012-05-23 | 삼성전자주식회사 | 커패시터, 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법 |
| KR20120055363A (ko) | 2010-11-23 | 2012-05-31 | 삼성전자주식회사 | 커패시터 및 이를 포함하는 반도체 소자 |
| KR101725222B1 (ko) | 2011-12-13 | 2017-04-11 | 삼성전자 주식회사 | 반도체 소자의 제조 방법 |
| KR102184355B1 (ko) | 2014-09-16 | 2020-11-30 | 삼성전자주식회사 | 반도체 소자 |
| KR101741573B1 (ko) | 2014-11-12 | 2017-06-15 | 주식회사 솔루엠 | 커패시터 및 그 제조 방법 |
| KR102322960B1 (ko) | 2015-07-15 | 2021-11-05 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
| KR102335280B1 (ko) | 2015-10-02 | 2021-12-03 | 삼성전자주식회사 | 커패시터를 갖는 반도체 장치 및 이의 제조 방법 |
| CN105932053B (zh) * | 2016-06-01 | 2019-06-11 | 中国科学院微电子研究所 | 半导体结构及其形成方法 |
| US10714350B2 (en) | 2016-11-01 | 2020-07-14 | ASM IP Holdings, B.V. | Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures |
| US10453913B2 (en) * | 2017-04-26 | 2019-10-22 | Samsung Electronics Co., Ltd. | Capacitor, semiconductor device and methods of manufacturing the capacitor and the semiconductor device |
| CN108511424A (zh) * | 2018-05-30 | 2018-09-07 | 睿力集成电路有限公司 | 集成电路电容器及其制造方法、半导体器件 |
-
2018
- 2018-09-19 KR KR1020180112262A patent/KR102656062B1/ko active IP Right Grant
-
2019
- 2019-04-23 US US16/392,097 patent/US10854709B2/en active Active
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3363091B2 (ja) * | 1998-05-15 | 2003-01-07 | 株式会社東芝 | 誘電体メモリの製造方法 |
| KR20110008398A (ko) * | 2009-07-20 | 2011-01-27 | 삼성전자주식회사 | 막 구조물, 이를 포함하는 커패시터 및 그 제조 방법 |
| US8541868B2 (en) * | 2011-11-11 | 2013-09-24 | Intermolecular, Inc. | Top electrode templating for DRAM capacitor |
| US9520460B2 (en) * | 2013-09-05 | 2016-12-13 | Samsung Electronics Co., Ltd. | MIM capacitors with diffusion-blocking electrode structures and semiconductor devices including the same |
| KR20170004274A (ko) * | 2015-07-01 | 2017-01-11 | 에스케이하이닉스 주식회사 | 하프늄 산화막 및 이를 포함하는 반도체 소자의 제조 방법 |
| US20180182760A1 (en) * | 2016-12-22 | 2018-06-28 | United Microelectronics Corp. | Dielectric structure and manufacturing method thereof and memory structure |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11335702B1 (en) * | 2020-11-13 | 2022-05-17 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US20220157832A1 (en) * | 2020-11-13 | 2022-05-19 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US11569341B2 (en) | 2021-02-08 | 2023-01-31 | Samsung Electronics Co., Ltd. | Dielectric thin-film structure and electronic device including the same |
| US11935916B2 (en) | 2021-02-08 | 2024-03-19 | Samsung Electronics Co., Ltd. | Dielectric thin-film structure and electronic device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20200091278A1 (en) | 2020-03-19 |
| KR102656062B1 (ko) | 2024-04-11 |
| US10854709B2 (en) | 2020-12-01 |
| CN110931467B (zh) | 2024-04-02 |
| CN110931467A (zh) | 2020-03-27 |
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