KR20200145871A - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 타이타늄(Ti)으로 도핑된 나이오븀(Nb) 함유막을 포함하는 하부 전극과, 상기 하부 전극 위에 형성된 유전막과, 상기 유전막을 덮는 상부 전극을 포함한다. 집적회로 소자를 제조하기 위하여 기판 상에 타이타늄(Ti)으로 도핑된 나이오븀(Nb) 함유막을 포함하는 하부 전극을 형성하고, 상기 하부 전극 위에 유전막을 형성하고, 상기 유전막 위에 상부 전극을 형성한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 커패시터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
집적회로 소자의 다운-스케일링(down-scaling)에 따라 커패시터가 차지하는 공간도 급격히 축소되고 있다. 이에 따라, 커패시터에서 공간적 한계 및 디자인 룰(design rule)의 한계를 극복하고 커패시턴스를 향상시켜 원하는 전기적 특성을 유지할 수 있는 구조를 개발할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 비교적 높은 커패시턴스를 제공함으로써 원하는 전기적 특성을 유지할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 비교적 높은 커패시턴스를 제공함으로써 원하는 전기적 특성을 유지할 수 있는 구조를 가지는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 타이타늄(Ti)으로 도핑된 나이오븀(Nb) 함유막을 포함하는 하부 전극과, 상기 하부 전극 위에 형성된 유전막과, 상기 유전막을 덮는 상부 전극을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 활성 영역을 포함하는 기판과, 상기 활성 영역 위에 형성된 도전 영역과, 상기 도전 영역 위에 형성된 커패시터를 포함하고, 상기 커패시터는 타이타늄(Ti)으로 도핑된 나이오븀(Nb) 함유막을 포함하는 하부 전극과, 상기 하부 전극 위에 형성된 유전막과, 상기 유전막을 덮는 상부 전극을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 활성 영역을 포함하는 기판과, 상기 활성 영역 위에 형성된 도전 영역과, 상기 도전 영역 위에 형성된 커패시터를 포함하고, 상기 커패시터는 Ti로 도핑된 Nb 질화막, Ti로 도핑된 Nb 산화막, 및 Ti로 도핑된 Nb 산질화막 중에서 선택되는 적어도 하나를 포함하는 하부 전극과, 상기 하부 전극 위에 형성되고 금속 산화막으로 이루어지는 유전막과, 상기 유전막을 덮는 상부 전극을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 타이타늄(Ti)으로 도핑된 나이오븀(Nb) 함유막을 포함하는 하부 전극을 형성한다. 상기 하부 전극 위에 유전막을 형성한다. 상기 유전막 위에 상부 전극을 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 하부 전극과 유전막과의 사이의 계면에서 하부 전극의 원하지 않는 산화로 인해 공핍층이 발생되는 것을 방지할 수 있는 구조를 가지는 커패시터를 제공한다. 따라서, 최소 커패시턴스(Cmin) 값과 최대 커패시턴스(Cmax) 값과의 차이가 최소화되어 커패시턴스를 증가시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 개략적인 평면 레이아웃이다.
도 8a는 본 발명의 기술적 사상에 의한 또 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이고, 도 8b는 도 8a의 "Q1"으로 표시한 국부 영역의 확대 단면도이다.
도 9a는 본 발명의 기술적 사상에 의한 또 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이고, 도 9b는 도 9a의 "Q2"로 표시한 국부 영역의 확대 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 또 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 또 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 12는 본 발명의 기술적 사상에 의한 또 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 13은 본 발명의 기술적 사상에 의한 또 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 14는 본 발명의 기술적 사상에 의한 또 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 커패시터의 커패시턴스를 비교예와 함께 평가한 결과를 나타낸 그래프이다.
도 16a 내지 도 16i는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17a 내지 도 17e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 18a 및 도 18b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 1을 참조하면, 집적회로 소자(100A)는 기판(102)과, 기판(102) 상에 형성된 하부 구조물(120)과, 하부 구조물(120) 상에 형성된 커패시터(C11)를 포함한다.
기판(102)은 Si, Ge과 같은 반도체 원소, 또는 SiC, GaAs, InAs, 및 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(102)은 반도체 기판과, 상기 반도체 기판 위에 형성된 적어도 하나의 절연막, 또는 적어도 하나의 도전 영역을 포함하는 구조물들을 포함할 수 있다. 상기 도전 영역은, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물로 이루어질 수 있다. 예시적인 실시예들에서, 기판(102)은 STI(shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
예시적인 실시예들에서, 하부 구조물(120)은 절연막으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 하부 구조물(120)은 다양한 도전 영역들, 예를 들면 배선층, 콘택 플러그, 트랜지스터 등과, 이들을 상호 절연시키는 절연막을 포함할 수 있다.
커패시터(C11)는 서로 대면하는 하부 전극(LE11) 및 상부 전극(UE11)과, 하부 전극(LE11)과 상부 전극(UE11)과의 사이에 개재된 유전막(140)을 포함할 수 있다. 하부 전극(LE11)은 메인 하부 전극층(130)을 포함할 수 있다. 메인 하부 전극층(130)의 상면은 유전막(140)의 저면에 접할 수 있다.
예시적인 실시예들에서, 메인 하부 전극층(130)은 타이타늄(Ti)으로 도핑된 나이오븀(Nb) 함유막으로 이루어질 수 있다. 예시적인 실시예들에서, 메인 하부 전극층(130)은 Ti로 도핑된 Nb 질화막(이하, "Ti로 도핑된 NbN 막"이라 함)으로 이루어질 수 있다. 상기 Ti로 도핑된 NbN 막 내에 포함된 Ti 원자와 Nb 원자의 함량비는 약 9:1 내지 약 1:99일 수 있다. 메인 하부 전극층(130) 내에서 상기 Nb 원자의 함량비가 너무 작으면 하부 전극(LE11)에서 요구되는 전도성을 확보하는 데 어려움이 있을 수 있다. 메인 하부 전극층(130) 내에서 상기 Nb 원자의 함량비가 너무 크면, 커패시터(C11)에서 요구되는 전기적 특성에 부정적인 영향을 미칠 수 있다.
다른 예시적인 실시예들에서, 메인 하부 전극층(130)은 복수 종류의 도판트 원자를 포함하는 NbN 막으로 이루어질 수 있다. 상기 복수 종류의 도판트 원자는 Ti로 이루어지는 제1 도판트 원자와, 코발트(Co), 주석(Sn), 바나듐(V), 탄탈럼(Ta), 더브늄(Db), 인(P), 비소(As), 안티모니(Sb), 및 비스무트(Bi) 중에서 선택되는 적어도 하나로 이루어지는 제2 도판트 원자를 포함할 수 있다. 메인 하부 전극층(130) 내에서 제1 도판트 원자와 Nb 원자의 함량비는 약 9:1 내지 약 1:99의 범위 내에서 선택될 수 있다. 메인 하부 전극층(130) 내에서 제2 도판트 원자와 Nb 원자의 원자비는 약 0.01 내지 약 0.15일 수 있으나, 이에 한정되는 것은 아니다.
메인 하부 전극층(130)은 약 5 ∼ 30 nm의 두께(TH1)를 가질 수 있으나, 이에 한정되는 것은 아니다.
유전막(140)은 고유전막으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "고유전막"은 실리콘 산화막보다 높은 유전 상수를 갖는 유전막을 의미한다. 예시적인 실시예들에서, 유전막(140)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 나이오븀(Nb), 세륨(Ce), 란타넘(La), 탄탈럼(Ta), 및 타이타늄(Ti) 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물로 이루어질 수 있다. 예시적인 실시예들에서, 유전막(140)은 하나의 고유전막으로 이루어지는 단일막 구조를 가질 수 있다. 다른 예시적인 실시예들에서, 유전막(140)은 복수의 고유전막을 포함하는 다중막 구조를 가질 수 있다. 상기 고유전막은 HfO2 막, ZrO2 막, Al2O3 막, CeO2 막, La2O3 막, Ta2O3 막, 및 TiO2 막 중에서 선택될 수 있다. 예시적인 실시예들에서, 유전막(140)의 두께는 약 20 ∼ 50 Å일 수 있으나, 이에 한정되는 것은 아니다.
상부 전극(UE11)은 유전막(140)을 사이에 두고 하부 전극(LE11)에 대면할 수 있다. 상부 전극(UE11)은 상부 전극층(150)을 포함할 수 있다. 상부 전극층(150)은 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상부 전극(UE11)은 TiN, MoN, CoN, TaN, TiAlN, TaAlN, W, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCO((La,Sr)CoO3), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다. 도 2에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2를 참조하면, 집적회로 소자(100B)는 커패시터(C12)를 포함한다. 커패시터(C12)는 도 1에 예시한 커패시터(C11)와 대체로 동일한 구성을 가진다. 단, 커패시터(C12)는 하부 전극(LE12)과, 상부 전극(UE11)과, 이들 사이에 개재된 유전막(140)을 포함한다. 하부 전극(LE12)은 메인 하부 전극층(132)과 하부 인터페이스 전극층(134)을 포함한다. 메인 하부 전극층(132)은 하부 인터페이스 전극층(134)을 사이에 두고 유전막(140)으로부터 이격되어 있다. 메인 하부 전극층(132)의 상면은 하부 인터페이스 전극층(134)의 저면에 접할 수 있다.
예시적인 실시예들에서, 메인 하부 전극층(132)은 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 메인 하부 전극층(132)은 TiN, MoN, CoN, TaN, TiAlN, TaAlN, W, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCO((La,Sr)CoO3), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 일 예에서, 메인 하부 전극층(132)은 Nb를 포함하지 않을 수 있다.
다른 예시적인 실시예들에서, 메인 하부 전극층(132)은 Ti로 도핑된 NbN 막으로 이루어질 수 있다. 이 경우, 메인 하부 전극층(132)은 도 1을 참조하여 메인 하부 전극층(132)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
하부 인터페이스 전극층(134)은 메인 하부 전극층(132)과 유전막(140)과의 사이에 개재되어 있다. 하부 인터페이스 전극층(134)의 저면은 메인 하부 전극층(132)의 상면에 접하고, 메인 하부 전극층(132)의 상면은 유전막(140)의 저면에 접할 수 있다.
하부 인터페이스 전극층(134)은 Ti로 도핑된 Nb 산화막(이하, "Ti로 도핑된 NbO 막"이라 함), 또는 Ti로 도핑된 Nb 산질화막(이하, "Ti로 도핑된 NbON 막"이라 함)으로 이루어질 수 있다. 예시적인 실시예들에서, 상기 Ti로 도핑된 NbO 막 및 Ti로 도핑된 NbON 막 각각에서 Ti 원자와 Nb 원자의 함량비는 약 9:1 내지 약 1:99일 수 있다.
메인 하부 전극층(132)의 두께(TH21)와 하부 인터페이스 전극층(134)의 두께(TH22)는 서로 다를 수 있다. 예시적인 실시예들에서, 하부 인터페이스 전극층(134)의 두께(TH22)는 메인 하부 전극층(132)의 두께(TH21)보다 더 작을 수 있다. 예를 들면, 메인 하부 전극층(132)의 두께(TH21)는 약 5 ∼ 30 nm이고, 하부 인터페이스 전극층(134)의 두께(TH2)는 약 3 ∼ 20 Å일 수 있다. 하부 인터페이스 전극층(134)의 두께(TH2)가 약 20 Å을 초과하면, 하부 인터페이스 전극층(134)의 전도성이 열화되고 저유전체로 작용하여 커패시터(C12)의 커패시턴스가 저하될 수 있다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다. 도 3에서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3을 참조하면, 집적회로 소자(100C)는 커패시터(C13)를 포함한다. 커패시터(C13)는 도 1에 예시한 커패시터(C11)와 대체로 동일한 구성을 가진다. 단, 커패시터(C13)는 하부 전극(LE13)과, 상부 전극(UE13)과, 이들 사이에 개재된 유전막(140)을 포함한다. 하부 전극(LE13)은 메인 하부 전극층(130)과 하부 인터페이스 전극층(136)을 포함하고, 상부 전극(UE13)은 상부 전극층(150)과 상부 인터페이스 전극층(138)을 포함한다. 하부 인터페이스 전극층(136)은 메인 하부 전극층(130)과 유전막(140)과의 사이에 개재되고, 상부 인터페이스 전극층(138)은 유전막(140)과 상부 전극층(150)과의 사이에 개재된다.
하부 인터페이스 전극층(136)의 저면은 메인 하부 전극층(130)의 상면에 접하고, 하부 인터페이스 전극층(136)의 상면은 유전막(140)의 저면에 접할 수 있다. 상부 인터페이스 전극층(138)의 저면은 유전막(140)의 상면에 접하고, 상부 인터페이스 전극층(138)의 상면은 상부 전극층(150)의 저면에 접할 수 있다. 예시적인 실시예들에서, 커패시터(C13)에서 상부 인터페이스 전극층(138)은 생략 가능하다. 이 경우, 유전막(140)의 상면은 상부 전극층(150)의 저면에 접할 수 있다.
하부 인터페이스 전극층(136) 및 상부 인터페이스 전극층(138)은 각각 Ti로 도핑된 NbO 막 또는 Ti로 도핑된 NbON 막으로 이루어질 수 있다. 하부 인터페이스 전극층(136) 및 상부 인터페이스 전극층(138) 각각의 보다 상세한 구성은 도 2를 참조하여 하부 인터페이스 전극층(134)에 대하여 설명한 바와 대체로 동일하다. 하부 인터페이스 전극층(136)의 제1 두께(TH31) 및 상부 인터페이스 전극층(138)의 제2 두께(TH32)는 각각 약 3 ∼ 20 Å일 수 있다. 제1 두께(TH31) 및 제2 두께(TH32)가 약 20 Å을 초과하면, 하부 인터페이스 전극층(136) 및 상부 인터페이스 전극층(138) 각각의 전도성이 열화되고 저유전체로 작용하여 커패시터(C13)의 커패시턴스가 저하될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다. 도 4에서, 도 1 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 집적회로 소자(100D)는 커패시터(C14)를 포함한다. 커패시터(C14)는 도 2에 예시한 집적회로 소자(100B)의 커패시터(C12)와 대체로 동일한 구성을 가진다. 단, 커패시터(C14)는 하부 전극(LE14)과, 상부 전극(UE14)과, 이들 사이에 개재된 유전막(140)을 포함한다. 하부 전극(LE14)은 도 2를 참조하여 하부 전극(LE12)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 상부 전극(UE14)은 상부 전극층(150)과 상부 인터페이스 전극층(138)을 포함한다. 상부 전극(UE14)은 도 3을 참조하여 상부 전극(UE13)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 예시적인 실시예들에서, 커패시터(C14)에서 상부 인터페이스 전극층(138)은 생략 가능하다. 이 경우, 유전막(140)의 상면은 상부 전극층(150)의 저면에 접할 수 있다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다. 도 5에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 집적회로 소자(100E)는 커패시터(C15)를 포함한다. 커패시터(C15)는 도 1에 예시한 집적회로 소자(100A)의 커패시터(C11)와 대체로 동일한 구성을 가진다. 단, 커패시터(C15)는 다중층으로 이루어지는 하부 전극(LE15)을 포함한다.
하부 전극(LE15)은 기판(102) 상에 차례로 적층된 제1 하부 전극층(L1), 제2 하부 전극층(L2), 및 제3 하부 전극층(L3)을 포함할 수 있다. 제1 내지 제3 하부 전극층(L1, L2, L3) 중 적어도 하나는 Ti로 도핑된 Nb 함유막으로 이루어질 수 있다. 제1 내지 제3 하부 전극층(L1, L2, L3)이 각각 Ti로 도핑된 Nb 함유막으로 이루어지는 경우, 제1 내지 제3 하부 전극층(L1, L2, L3) 각각에서 Ti 원자에 대한 Nb 원자의 함량비는 서로 다를 수 있다. 하부 전극(LE15)에서 Ti 원자에 대한 Nb 원자의 함량비는 유전막(140)에 가까워짐에 따라 점차 증가할 수 있다. 예를 들면, Ti 원자에 대한 Nb 원자의 함량비는 제1 하부 전극층(L1), 제2 하부 전극층(L2), 및 제3 하부 전극층(L3) 중 유전막(140)에 가장 가까운 제3 하부 전극층(L3)에서 가장 클 수 있다.
예시적인 실시예들에서, 제1 내지 제3 하부 전극층(L1, L2, L3)은 각각 Ti로 도핑된 NbN 막으로 이루어지고, 제1 내지 제3 하부 전극층(L1, L2, L3) 각각에서의 Ti 원자와 Nb 원자의 함량비는 약 9:1 내지 약 1:99의 범위 내에서 선택될 수 있다. 제1 내지 제3 하부 전극층(L1, L2, L3)에서, 유전막(140)에 가까울수록 Nb 함량비가 점차 커지고, 유전막(140)에 가장 가까운 제3 하부 전극층(L3)에서 Nb 함량비가 가장 클 수 있다.
다른 예시적인 실시예들에서, 제1 내지 제3 하부 전극층(L1, L2, L3) 중 유전막(140)으로부터 가장 먼 제1 하부 전극층(L1)은 Nb를 포함하지 않고, 제2 및 제3 하부 전극층(L2, L3)은 각각 Ti로 도핑된 NbN 막으로 이루어질 수 있다. 이 경우, 제2 및 제3 하부 전극층(L2, L3) 내에 포함된 Ti 원자와 Nb 원자의 함량비는 약 9:1 내지 약 1:99의 범위 내에서 선택될 수 있다. 제2 및 제3 하부 전극층(L2, L3)에서 Ti 원자에 대한 Nb 원자의 함량비는 서로 다를 수 있다. 예를 들면, 제1 하부 전극층(L1)은 TiN 막으로 이루어지고, 제2 및 제3 하부 전극층(L2, L3)은 각각 Ti로 도핑된 NbN 막으로 이루어지고, 제3 하부 전극층(L3)에서의 Ti 원자에 대한 Nb 원자의 함량비가 제2 하부 전극층(L2)에서의 Ti 원자에 대한 Nb 원자의 함량비보다 더 클 수 있다.
제1 내지 제3 하부 전극층(L1, L2, L3) 중 적어도 하나는 Co, Sn, V, Ta, Db, P, As, Sb, 및 Bi 중에서 선택되는 적어도 하나로 이루어지는 추가 도판트 원자를 포함할 수 있다. 제1 내지 제3 하부 전극층(L1, L2, L3) 내에서 상기 추가 도판트 원자와 Nb 원자의 원자비는 약 0.01 내지 약 0.15일 수 있으나, 이에 한정되는 것은 아니다.
하부 전극(LE15)은 약 5 ∼ 30 nm의 두께(TH5)를 가질 수 있다. 제1 내지 제3 하부 전극층(L1, L2, L3) 각각의 두께는 필요에 따라 다양하게 선택될 수 있다. 제1 내지 제3 하부 전극층(L1, L2, L3) 각각의 두께는 서로 다를 수도 있고, 제1 내지 제3 하부 전극층(L1, L2, L3) 중 적어도 일부는 서로 동일한 두께를 가질 수도 있다.
도 5에는 하부 전극(LE15)이 제1 내지 제3 하부 전극층(L1, L2, L3)으로 이루어지는 3 개의 메인 하부 전극층을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 하부 전극(LE15)은 서로 다른 Nb 함량비를 가지는 2 개, 또는 4 개 이상의 복수의 메인 하부 전극층으로 이루어지는 다중층 구조를 가질 수 있다. 상기 복수의 메인 하부 전극층 각각의 Nb 함량비는 유전막(140)에 가까워짐에 따라 점진적으로 증가할 수 있다.
예시적인 실시예들에서, 하부 전극(LE15)은 제3 하부 전극층(L3)과 유전막(140)과의 사이에 개재되는 하부 인터페이스 전극층을 더 포함할 수 있다. 예를 들면, 상기 하부 인터페이스 전극층은 도 3에 예시한 하부 인터페이스 전극층(136)에 대하여 설명한 바와 같은 구성을 가질 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다. 도 6에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6을 참조하면, 집적회로 소자(100F)는 커패시터(C16)를 포함한다. 커패시터(C16)는 도 2에 예시한 집적회로 소자(100B)의 커패시터(C12)와 대체로 동일한 구성을 가진다. 단, 커패시터(C16)는 하부 전극(LE16)과, 상부 전극(UE11)과, 이들 사이에 개재된 유전막(140)을 포함한다. 하부 전극(LE16)은 메인 하부 전극층(132)과, 다중 인터페이스 전극층(MIL)을 포함한다. 다중 인터페이스 전극층(MIL)은 메인 하부 전극층(132)과 유전막(140)과의 사이에 개재될 수 있다.
다중 인터페이스 전극층(MIL)은 메인 하부 전극층(132) 위에 차례로 적층된 제1 하부 인터페이스 전극층(134A) 및 제2 하부 인터페이스 전극층(134B)을 포함할 수 있다. 제1 하부 인터페이스 전극층(134A)의 저면은 메인 하부 전극층(132)의 상면에 접하고, 제2 하부 인터페이스 전극층(134B)의 상면은 유전막(140)의 저면에 접할 수 있다.
제1 및 제2 하부 인터페이스 전극층(134A, 134B)은 각각 Ti로 도핑된 NbO 막 또는 Ti로 도핑된 NbON 막으로 이루어질 수 있다. 제1 및 제2 하부 인터페이스 전극층(134A, 134B) 각각에서의 Ti 원자에 대한 Nb 원자의 함량비는 서로 다를 수 있다. 제1 및 제2 하부 인터페이스 전극층(134A, 134B) 각각에서의 Ti 원자와 Nb 원자의 함량비는 약 9:1 내지 약 1:99의 범위 내에서 선택될 수 있다. 예를 들면, 제2 하부 인터페이스 전극층(134B)에서의 Ti 원자에 대한 Nb 원자의 함량비가 제1 하부 인터페이스 전극층(134A)에서의 Ti 원자에 대한 Nb 원자의 함량비보다 더 클 수 있다.
제1 및 제2 하부 인터페이스 전극층(134A, 134B) 중 적어도 하나는 Co, Sn, V, Ta, Db, P, As, Sb, 및 Bi 중에서 선택되는 적어도 하나로 이루어지는 추가 도판트 원자를 포함할 수 있다. 제1 및 제2 하부 인터페이스 전극층(134A, 134B) 각각에서 상기 추가 도판트 원자와 Nb 원자의 원자비는 약 0.01 내지 약 0.15일 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 하부 인터페이스 전극층(134A, 134B)의 총 두께(TH6)는 약 3 ∼ 20 Å일 수 있다. 제1 및 제2 하부 인터페이스 전극층(134A, 134B)에 대한 보다 상세한 구성은 도 2를 참조하여 하부 인터페이스 전극층(134)에 대하여 설명한 바와 대체로 동일하다.
도 6에는 다중 인터페이스 전극층(MIL)이 제1 및 제2 하부 인터페이스 전극층(134A, 134B)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 다중 인터페이스 전극층(MIL)은 서로 다른 Nb 함량비를 가지는 3 개 이상의 복수의 하부 인터페이스 전극층을 포함할 수 있으며, 다중 인터페이스 전극층(MIL)을 구성하는 복수의 하부 인터페이스 전극층 각각에서의 Nb 함량비는 유전막(140)에 가까워짐에 따라 점차 증가할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 개략적인 평면 레이아웃이다. 도 7에는 집적회로 소자(200)의 메모리 셀 어레이 영역의 일부 구성들의 평면 레이아웃이 예시되어 있다.
도 7을 참조하면, 집적회로 소자(200)는 평면상의 X 방향 및 Y 방향에 대하여 사선 방향으로 수평으로 연장되도록 배치된 복수의 활성 영역(ACT)을 포함할 수 있다. 복수의 워드 라인(WL)이 복수의 활성 영역(ACT)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 X 방향과 교차하는 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 활성 영역(ACT)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 도전성 랜딩 패드(LP)가 형성될 수 있다. 복수의 도전성 랜딩 패드(LP)는 각각 베리드 콘택(BC)과 적어도 일부가 오버랩되도록 배치될 수 있다. 복수의 도전성 랜딩 패드(LP) 위에는 하부 전극(LE)이 형성될 수 있다. 하부 전극(LE)은 복수의 베리드 콘택(BC) 및 복수의 도전성 랜딩 패드(LP)를 통해 복수의 활성 영역(ACT)에 연결될 수 있다.
도 8a는 본 발명의 기술적 사상에 의한 또 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이고, 도 8b는 도 8a의 "Q1"으로 표시한 국부 영역의 확대 단면도이다. 도 8a 및 도 8b에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8a 및 도 8b를 참조하면, 집적회로 소자(200A)는 도 7에 예시한 집적회로 소자(200)의 일부를 구성할 수 있다. 도 8a 및 도 8b에는 집적회로 소자(200)의 일부 구성 요소들을 생략하거나 간략화하여 도시하였다. 그러나, 집적회로 소자(200A)의 구성은 도 8a 및 도 8b에 도시한 것에만 한정되지 않고 다음에 설명하는 바와 같은 특징적 구성들을 포함하는 것으로 이해되어야 한다.
집적회로 소자(200A)는 복수의 활성 영역(ACT)을 포함하는 기판(102)과, 기판(102) 상에 형성된 하부 구조물(220)을 포함한다. 기판(102)에는 복수의 소자분리막(112)에 의해 복수의 활성 영역(ACT)이 정의될 수 있다. 도전 영역(224)이 하부 구조물(220)을 관통하여 복수의 활성 영역(ACT)에 연결될 수 있다.
소자분리막(112)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 하부 구조물(220)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어지는 절연막으로 이루어질 수 있다. 다른 일부 실시예들에서, 하부 구조물(220)은 다양한 도전 영역들, 예를 들면 배선층, 콘택 플러그, 트랜지스터 등과, 이들을 상호 절연시키는 절연막을 포함할 수 있다. 도전 영역(224)은 폴리실리콘, 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 하부 구조물(220)은 도 7을 참조하여 설명한 복수의 비트 라인(BL)을 포함할 수 있다. 도전 영역(224)은 도 7을 참조하여 설명한 베리드 콘택(BC) 및 도전성 랜딩 패드(LP)를 포함할 수 있다.
하부 구조물(220) 및 도전 영역(224) 상에 복수의 개구(226H)를 가지는 절연 패턴(226P)이 배치될 수 있다. 절연 패턴(226P)은 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
도전 영역(224) 상에 커패시터(C21)가 배치될 수 있다. 커패시터(C21)는 하부 전극(LE21)과, 상부 전극(UE21)과, 하부 전극(LE21)과 상부 전극(UE21)과의 사이에 개재된 유전막(240)을 포함한다. 하부 전극(LE21)은 메인 하부 전극층(230)을 포함할 수 있다. 메인 하부 전극층(230)은 도전 영역(224)의 상면으로부터 절연 패턴(226P)의 개구(226H)를 통해 기판(102)으로부터 멀어지는 방향을 따라 수직 방향(Z 방향) 상측으로 길게 연장되고, 기판(102)에 대면하는 바닥부가 막힌 내부 공간을 한정하는 실린더 형상 또는 컵 형상을 가질 수 있다. 유전막(240)은 메인 하부 전극층(230)의 외측 표면과, 메인 하부 전극층(230)의 내부 공간에 있는 내측 표면을 컨포멀하게 덮을 수 있다. 상부 전극(UE21)은 상부 전극층(250)을 포함할 수 있다. 상부 전극층(250)은 유전막(240) 위에서 메인 하부 전극층(230)의 내부 공간을 채우는 부분과, 유전막(240)을 사이에 두고 하부 전극(LE21)의 외측 표면에 대면하는 부분을 포함할 수 있다.
메인 하부 전극층(230), 유전막(240), 및 상부 전극층(250) 각각에 대한 보다 상세한 구성은 도 1을 참조하여 메인 하부 전극층(130), 유전막(140), 및 상부 전극층(150)에 대하여 설명한 바와 같다.
도 9a는 본 발명의 기술적 사상에 의한 또 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이고, 도 9b는 도 9a의 "Q2"로 표시한 국부 영역의 확대 단면도이다. 도 9a 및 도 9b에 있어서, 도 1, 도 8a, 및 도 8b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9a 및 도 9b를 참조하면, 집적회로 소자(200B)는 도 7에 예시한 집적회로 소자(200)의 일부를 구성할 수 있다. 도 9a 및 도 9b에는 집적회로 소자(200)의 일부 구성 요소들을 생략하거나 간략화하여 도시하였다. 그러나, 집적회로 소자(200B)의 구성은 도 9a 및 도 9b에 도시한 것에만 한정되지 않고 다음에 설명하는 바와 같은 특징적 구성들을 포함하는 것으로 이해되어야 한다.
집적회로 소자(200B)는 도 8a 및 도 8b를 참조하여 설명한 집적회로 소자(200A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200B)는 도전 영역(224) 상에 배치된 커패시터(C22)를 포함한다. 커패시터(C22)는 하부 전극(LE22)과, 상부 전극(UE22)과, 하부 전극(LE22)과 상부 전극(UE22)과의 사이에 개재된 유전막(240)을 포함한다.
하부 전극(LE22)은 메인 하부 전극층(232)과 하부 인터페이스 전극층(234)을 포함한다. 메인 하부 전극층(232)은 도 8a 및 도 8b에 예시한 메인 하부 전극층(230)에 대하여 설명한 바와 동일하게 실린더 형상 또는 컵 형상을 가질 수 있다. 하부 인터페이스 전극층(234)은 메인 하부 전극층(232)의 외측 표면과 메인 하부 전극층(232)의 내부 공간에 있는 내측 표면을 컨포멀하게 덮을 수 있다. 유전막(240)은 하부 전극(LE22)의 외측 표면과 상기 내부 공간에 있는 내측 표면을 컨포멀하게 덮을 수 있다. 유전막(240)은 하부 인터페이스 전극층(234)을 사이에 두고 메인 하부 전극층(232)으로부터 이격되어 있을 수 있다. 상부 전극(UE22)은 상부 전극층(250)을 포함할 수 있다.
메인 하부 전극층(232) 및 하부 인터페이스 전극층(234)에 대한 보다 상세한 구성은 도 2를 참조하여 메인 하부 전극층(132) 및 하부 인터페이스 전극층(134)에 대하여 설명한 바와 같다.
도 10은 본 발명의 기술적 사상에 의한 또 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 10에는 도 8a의 "Q1"으로 표시한 국부 영역에 대응하는 부분을 도시하였다. 도 10에 있어서, 도 8a 및 도 8b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10을 참조하면, 집적회로 소자(200C)는 도 8a 및 도 8b를 참조하여 설명한 집적회로 소자(200A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200C)는 도전 영역(224) 상에 배치된 커패시터(C23)를 포함한다. 커패시터(C23)는 하부 전극(LE23)과, 상부 전극(UE23)과, 하부 전극(LE23)과 상부 전극(UE23)과의 사이에 개재된 유전막(240)을 포함한다.
하부 전극(LE23)은 메인 하부 전극층(230)과 하부 인터페이스 전극층(236)을 포함하고, 상부 전극(UE23)은 상부 전극층(250)과 상부 인터페이스 전극층(238)을 포함한다. 하부 인터페이스 전극층(236)은 메인 하부 전극층(230)과 유전막(240)과의 사이에 개재되고, 상부 인터페이스 전극층(238)은 유전막(240)과 상부 전극층(250)과의 사이에 개재된다.
하부 인터페이스 전극층(236)은 메인 하부 전극층(230)의 외측 표면과 메인 하부 전극층(230)의 내부 공간에 있는 내측 표면을 컨포멀하게 덮을 수 있다. 유전막(240)은 하부 전극(LE23)의 외측 표면과 하부 전극(LE23)의 내부 공간에 있는 내측 표면을 컨포멀하게 덮을 수 있다. 유전막(240)은 하부 인터페이스 전극층(236)을 사이에 두고 메인 하부 전극층(230)으로부터 이격되어 있을 수 있다. 상부 인터페이스 전극층(238)은 유전막(240) 위에서 하부 전극(LE23)의 외측 표면과 하부 전극(LE23)의 내부 공간에 있는 내측 표면을 컨포멀하게 덮을 수 있다. 예시적인 실시예들에서, 커패시터(C23)에서 상부 인터페이스 전극층(238)은 생략 가능하다. 이 경우, 유전막(240)은 상부 전극층(250)과 접할 수 있다.
하부 인터페이스 전극층(236) 및 상부 인터페이스 전극층(238)에 대한 보다 상세한 구성은 도 3을 참조하여 하부 인터페이스 전극층(136) 및 상부 인터페이스 전극층(138)에 대하여 설명한 바와 같다.
도 11은 본 발명의 기술적 사상에 의한 또 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 11에는 도 9a의 "Q2"로 표시한 국부 영역에 대응하는 부분을 도시하였다. 도 11에 있어서, 도 9a 및 도 9b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11을 참조하면, 집적회로 소자(200D)는 도 9a 및 도 9b를 참조하여 설명한 집적회로 소자(200B)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200D)는 도전 영역(224) 상에 배치된 커패시터(C24)를 포함한다. 커패시터(C24)는 하부 전극(LE24)과, 상부 전극(UE24)과, 하부 전극(LE24)과 상부 전극(UE24)과의 사이에 개재된 유전막(240)을 포함한다.
하부 전극(LE24)은 도 9a 및 도 9b에 예시한 하부 전극(LE22)에 대하여 설명한 바와 동일한 구성을 가질 수 있다. 상부 전극(UE24)은 상부 전극층(250)과 상부 인터페이스 전극층(238)을 포함한다. 상부 인터페이스 전극층(238)은 유전막(240)과 상부 전극층(250)과의 사이에 개재될 수 있다. 상부 인터페이스 전극층(238)은 유전막(240) 위에서 하부 전극(LE24)의 외측 표면과, 하부 전극(LE24)의 내부 공간에 있는 내측 표면을 컨포멀하게 덮을 수 있다. 예시적인 실시예들에서, 커패시터(C24)에서 상부 인터페이스 전극층(238)은 생략 가능하다. 이 경우, 유전막(240)은 상부 전극층(250)과 접할 수 있다. 상부 인터페이스 전극층(238)에 대한 보다 상세한 구성은 도 3을 참조하여 상부 인터페이스 전극층(138)에 대하여 설명한 바와 같다.
도 12는 본 발명의 기술적 사상에 의한 또 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 12에는 도 8a의 "Q1"으로 표시한 국부 영역에 대응하는 부분을 도시하였다. 도 12에 있어서, 도 8a 및 도 8b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12를 참조하면, 집적회로 소자(300)는 도 8a 및 도 8b를 참조하여 설명한 집적회로 소자(200A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)는 도전 영역(224) 상에 배치된 커패시터(C25)를 포함한다. 커패시터(C25)는 하부 전극(LE3)과, 상부 전극(UE3)과, 하부 전극(LE3)과 상부 전극(UE3)과의 사이에 개재된 유전막(240)을 포함한다.
하부 전극(LE3)은 메인 하부 전극층(330)과 하부 인터페이스 전극층(334)을 포함하고, 상부 전극(UE3)은 상부 전극층(250)을 포함한다. 메인 하부 전극층(330)은 도 8a 및 도 8b를 참조하여 설명한 메인 하부 전극층(230)과 대체로 동일한 구성을 가질 수 있다. 단, 메인 하부 전극층(330) 중 절연 패턴(226P)의 개구(226H)에 인접한 외측벽에 단차부(ST)가 형성될 수 있다. 메인 하부 전극층(330) 중 절연 패턴(226P)의 개구(226H)를 채우는 부분은 수평 방향 (예를 들면, X 방향)에서 제1 폭(W3)을 가질 수 있다. 메인 하부 전극층(330)의 수평 방향 폭은 단차부(ST)를 지나 기판(102)으로부터 멀어지면서 제1 폭(W3)보다 더 작아질 수 있다. 즉, 메인 하부 전극층(330) 중 단차부(ST)보다 낮은 레벨에 있는 부분의 수평 방향의 제1 폭(W3)은 메인 하부 전극층(330) 중 단차부(ST)보다 높은 레벨이 있는 일부 영역의 폭보다 더 클 수 있다.
하부 인터페이스 전극층(334)은 메인 하부 전극층(330)과 유전막(340)과의 사이에 개재될 수 있다. 하부 인터페이스 전극층(334)의 최저면 레벨은 메인 하부 전극층(330)의 최저면 레벨보다 더 높을 수 있다. 본 명세서에서 사용되는 용어 "레벨"은 기판(102)으로부터 수직 방향(Z 방향 또는 -Z 방향)을 따르는 거리를 의미한다. 하부 인터페이스 전극층(334)의 외측 최저부(334T)가 메인 하부 전극층(330)의 단차부(ST)에 접할 수 있다. 하부 인터페이스 전극층(334)의 외측 최저부(334T)는 절연 패턴(226P)의 개구(226H)의 내측벽보다 메인 하부 전극층(330)의 수평 방향 중심부에 더 가까이 위치될 수 있다. 하부 인터페이스 전극층(334)은 Ti로 도핑된 NbO 막 또는 Ti로 도핑된 NbON 막으로 이루어질 수 있다. 하부 인터페이스 전극층(334)에 대한 보다 상세한 구성은 도 2를 참조하여 설명한 하부 인터페이스 전극층(134), 또는 도 3을 참조하여 설명한 하부 인터페이스 전극층(136)에 대하여 설명한 바와 대체로 동일하다.
유전막(240)은 하부 인터페이스 전극층(334) 위에서 하부 전극(LE3)의 외측 표면과, 하부 전극(LE3)의 내부 공간에 있는 내측 표면을 컨포멀하게 덮을 수 있다. 상부 전극(UE3)은 상부 전극층(250)을 포함할 수 있다.
도 13은 본 발명의 기술적 사상에 의한 또 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 13에 있어서, 도 8a 및 도 8b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 13을 참조하면, 집적회로 소자(400A)는 도 8a 및 도 8b를 참조하여 설명한 집적회로 소자(200A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400A)는 도전 영역(224) 상에 배치된 커패시터(C41)를 포함한다. 커패시터(C41)는 하부 전극(LE41)과, 상부 전극(UE41)과, 하부 전극(LE41)과 상부 전극(UE41)과의 사이에 개재된 유전막(240)을 포함한다.
하부 전극(LE41)은 메인 하부 전극층(430)을 포함할 수 있다. 메인 하부 전극층(430)은 도전 영역(224)의 상면으로부터 절연 패턴(226P)의 개구(226H)를 통해 기판(102)으로부터 멀어지는 방향을 따라 수직 방향(Z 방향)으로 길게 연장되는 필라(pillar) 형상을 가질 수 있다. 유전막(240)은 메인 하부 전극층(430)의 외측 표면을 컨포멀하게 덮을 수 있다. 상부 전극(UE41)은 상부 전극층(250)을 포함할 수 있다. 메인 하부 전극층(430)에 대한 보다 상세한 구성은 도 1을 참조하여 메인 하부 전극층(130)에 대하여 설명한 바와 같다.
도 14는 본 발명의 기술적 사상에 의한 또 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 14에 있어서, 도 9a 및 도 9b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 14를 참조하면, 집적회로 소자(400B)는 도 9a 및 도 9b를 참조하여 설명한 집적회로 소자(200B)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400B)는 도전 영역(224) 상에 배치된 커패시터(C42)를 포함한다. 커패시터(C42)는 하부 전극(LE42)과, 상부 전극(UE42)과, 하부 전극(LE42)과 상부 전극(UE42)과의 사이에 개재된 유전막(240)을 포함한다.
하부 전극(LE42)은 메인 하부 전극층(432)과 하부 인터페이스 전극층(434)을 포함한다. 메인 하부 전극층(432)은 도전 영역(224)의 상면으로부터 절연 패턴(226P)의 개구(226H)를 통해 기판(102)으로부터 멀어지는 방향을 따라 수직 방향(Z 방향)으로 길게 연장되는 필라 형상을 가질 수 있다. 메인 하부 전극층(432) 및 하부 인터페이스 전극층(434)에 대한 보다 상세한 구성은 도 2를 참조하여 메인 하부 전극층(132) 및 하부 인터페이스 전극층(134)에 대하여 설명한 바와 같다.
유전막(240)은 메인 하부 전극층(432)의 외측 표면을 컨포멀하게 덮을 수 있다. 상부 전극(UE42)은 상부 전극층(250)을 포함할 수 있다.
도 1 내지 도 14를 참조하여 설명한 집적회로 소자들은 커패시터의 하부 전극 중 적어도 유전막에 인접한 부분에서 Ti로 도핑된 Nb 함유막을 포함한다. 따라서, 하부 전극과 유전막과의 사이의 계면에서 하부 전극의 원하지 않는 산화로 인해 공핍층이 발생되는 것을 방지할 수 있으며, 이에 따라 최소 커패시턴스(Cmin) 값과 최대 커패시턴스(Cmax) 값과의 차이가 최소화되어 커패시턴스를 증가시킬 수 있다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 커패시터의 커패시턴스를 비교예와 함께 평가한 결과를 나타낸 그래프이다.
도 15의 평가를 위하여, 예 1, 예 2, 및 비교예 각각의 샘플을 준비하였다. 예 1의 샘플은 도 1에 예시한 바와 같은 구조를 가지는 커패시터로서, 메인 하부 전극층(130)은 Ti로 도핑된 NbN 막으로 이루어지고, 유전막(140)은 ZrO2 막 및 Al2O3 막의 적층 구조로 이루어지는 다중층 구조의 유전막으로 이루어지고, 상부 전극층(150)은 TiN 막으로 이루어지는 구조를 사용하였다. 예 2의 샘플은 도 2에 예시한 바와 같은 구조를 가지는 커패시터로서, 메인 하부 전극층(132)은 TiN 막으로 이루어지고, 하부 인터페이스 전극층(134)은 Ti로 도핑된 NbO 막으로 이루어지고, 유전막(140) 및 상부 전극층(150)은 예 1의 샘플에서와 동일한 구조를 가지도록 준비하였다. 비교예의 샘플은 예 1의 샘플과 동일하되, 하부 전극이 TiN 막인 단일막 구조를 가지는 커패시터를 사용하였다.
도 15의 평가 결과에서, 예 1 및 예 2에 따른 커패시터에서는 비교예에 따른 커패시터에 비해 증가된 Cmin 값을 나타낸다. 도 15의 결과로부터 알 수 있는 바와 같이, 예 1 및 예 2에 따른 커패시터에서는 하부 전극 중 적어도 유전막에 인접한 부분에서 Ti로 도핑된 Nb 함유막을 포함함으로써, 하부 전극과 유전막과의 사이의 계면 상태가 공핍층이 발생되기 어려운 상태로 되고, 그 결과 Cmin 값이 향상된다는 것을 알 수 있다. 따라서, 예 1 및 예 2에 따른 커패시터에서는 비교예에 따른 커패시터에 비해 향상된 커패시턴스를 제공할 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들의 제조 방법에 대하여 구체적인 예를 들어 상세히 설명한다.
도 16a 내지 도 16i는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 16a 내지 도 16i를 참조하여 도 8a 및 도 8b에 예시한 집적회로 소자(200A)의 예시적인 제조 방법을 설명한다.
도 16a를 참조하면, 소자분리막(112)에 의해 활성 영역(ACT)이 정의된 기판(110) 상에 하부 구조물(220)과, 하부 구조물(220)을 관통하여 활성 영역(ACT)에 연결되는 도전 영역(224)을 형성한다. 그 후, 하부 구조물(220) 및 도전 영역(224)을 덮는 절연층(226)을 형성한다.
절연층(226)은 하부 구조물(220)에 대하여 식각 선택비를 가지는 절연 물질로 이루어질 수 있다. 절연층(226)은 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 16b를 참조하면, 절연층(226) 위에 몰드막(228)을 형성한다.
몰드막(228)은 절연층(226)에 대하여 식각 선택비를 가지는 절연 물질로 이루어질 수 있다. 일부 실시예들에서, 몰드막(228)은 산화막, 예를 들면 BPSG(boro phospho silicate glass) 막으로 이루어질 수 있다.
도 16c를 참조하면, 몰드막(228) 위에 희생막(SL) 및 마스크 패턴(MP)을 차례로 형성한다.
희생막(SL)은 산화막으로 이루어질 수 있다. 마스크 패턴(MP)은 질화막, 산화막, 폴리실리콘막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있다.
도 16d를 참조하면, 도 16c의 결과물에서 마스크 패턴(MP)을 식각 마스크로 이용하고 절연층(226)을 식각 정지층으로 이용하여 희생막(SL), 몰드막(228), 및 절연층(226)을 이방성 식각하여, 홀(BH)을 한정하는 희생 패턴(SLP), 몰드 패턴(228P), 및 절연 패턴(226P)을 형성한다. 절연 패턴(226P)에는 도전 영역(224)을 노출시키는 개구(226H)가 형성될 수 있다.
도 16e를 참조하면, 도 16d의 결과물로부터 마스크 패턴(MP)을 제거한 후, 홀(BH)의 내부 및 외부에서 도전 영역(224)의 표면, 절연 패턴(226P)의 표면, 몰드 패턴(228P)의 표면, 및 희생 패턴(SLP)의 표면을 덮는 예비 하부 전극층(230L)을 형성한다. 예비 하부 전극층(230L)은 예비 하부 전극층(230L)은 홀(BH)을 통해 노출되는 도전 영역(224)의 상면과 몰드 패턴(228P)의 측벽을 컨포멀하게 덮도록 형성될 수 있다. 예비 하부 전극층(230L)이 형성된 후, 홀(BH)의 일부가 빈 상태로 남아 있을 수 있다.
예비 하부 전극층(230L)의 구성 물질은 도 1을 참조하여 메인 하부 전극층(130)의 구성 물질에 대하여 설명한 바와 같다. 예비 하부 전극층(230L)을 형성하기 위하여, ALD(atomic layer deposition) 공정을 이용할 수 있다.
예비 하부 전극층(230L)이 Ti로 도핑된 NbN 막으로 이루어지는 경우, 예비 하부 전극층(230L)을 형성하기 위한 예시적인 ALD 공정에서, 반응 챔버 내에 기판(102)을 로딩한 후, 예비 하부 전극층(230L)이 얻어질 때까지 기판(102) 상의 홀(BH)을 통해 노출되는 도전 영역(224), 몰드 패턴(228P), 및 희생 패턴(SLP) 각각의 노출 표면들 위에 반응 물질들을 공급하는 공정들을 포함하는 ALD 단위 사이클을 복수 회 수행할 수 있다. 상기 ALD 단위 사이클은, 상기 노출 표면들 위에 Nb 전구체를 공급하여 Nb 화학 흡착층을 형성하는 제1 공정, 기판(102) 상에 남아 있는 불필요한 Nb 전구체를 퍼지(purge)하여 상기 반응 챔버 외부로 배출하는 제2 공정, 상기 Nb 화학 흡착층이 형성된 결과물 상에 Ti 도판트 전구체를 공급하여 기판(102) 상의 노출 표면들 중 상기 Nb 화학 흡착층이 형성되지 않은 부분들 위에 Ti 도판트 화학 흡착층을 형성하는 제3 공정, 불필요한 Ti 도판트 전구체를 퍼지하여 상기 반응 챔버 외부로 배출하는 제4 공정, 상기 Nb 화학 흡착층 및 상기 Ti 도판트 화학 흡착층이 형성된 결과물 상에 질소 원자를 포함하는 반응 가스를 공급하여 Ti로 도핑된 NbN 원자층을 형성하는 제5 공정, 및 질소 원자를 포함하는 반응 가스 중 불필요한 부분들을 퍼지하여 반응 챔버 외부로 배출하는 제6 공정을 포함할 수 있다.
예시적인 실시예들에서, 상기 Nb 전구체는 화학식 Nb(NRR')5로 표시되는 화합물, 화학식 (NRR')3Nb=NR"로 표시되는 화합물, 또는 이들의 조합으로 이루어질 수 있다. 상기 화학식들에서, R, R', 및 R"은 각각 H, C1 ∼ C10의 알킬기, 알케닐기, 시클로알킬기, 시클로알케닐기, 또는 아릴기이다. 그러나, 상기 Nb 전구체가 상기 예시한 화합물들에 한정되는 것은 아니다.
예시적인 실시예들에서, 상기 Ti 도판트 전구체는 티타늄 테트라키스(이소프로폭사이드)(titanium tetrakis-isopropoxide: Ti(O-iProp)4), 티타늄 할라이드(titanium halide), 시클로펜타디에닐 티타늄(cyclopentadienyl titanium), 티타늄 비스(이소프로폭사이드)비스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트)(titanium bis(isopropoxide)bis(2,2,6,6-tetramethyl-3,5-heptanedionate): Ti(O-iProp)2(thd)2), 티타늄 비스(4-(2-메틸에톡시)이미노-2-펜타노네이트)(titanium bis(4-(2-methylethoxy)imino-2-pentanoate): Ti(2meip)2), 티타늄 비스[4-(에톡시)이미노-2-펜타노에이트](titanium bis[4-(ethoxy)imino-2-pentanoate]: Ti(eip)2), 티타늄 비스[2,2-디메틸-5-(2-메틸에톡시)이미노-3-헵타노에이트](titanium bis [2,2-dimethyl-5-(2-methylethoxy)imino-3-heptanoate]: Ti(22dm2meih)2), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 퍼지를 위하여, Ar, He, Ne 등의 불활성 가스 또는 N2 가스를 이용할 수 있다. 상기 질소 원자를 포함하는 반응 가스는 암모니아(NH3), 히드라진(N2H4), 히드라진 유도체, 또는 이들의 조합으로 이루어질 수 있다. 상기 히드라진 유도체는 C1 ∼ C10의 알킬히드라진, 디알킬히드라진, 또는 이들의 조합 중에서 선택될 수 있다.
예비 하부 전극층(230L)이 Ti를 포함하는 복수 종류의 도판트 원자를 포함하는 NbN 막으로 이루어지는 경우, 예비 하부 전극층(230L)을 형성하기 위한 예시적인 ALD 공정에서는 위에서 설명한 바와 같은 ALD 단위 사이클을 복수 회 수행할 수 있다. 단, 상기 ALD 단위 사이클에서 상기 제4 공정을 수행한 후, 상기 제5 공정을 수행하기 전에, Co 전구체, Sn 전구체, V 전구체, Ta 전구체, Db 전구체, P 전구체, As 전구체, Sb 전구체, 및 Bi 전구체 중에서 선택되는 적어도 하나를 공급하는 제7 공정과, 상기 제7 공정에서 공급된 전구체들 중 불필요한 부분들을 퍼지하여 반응 챔버 외부로 배출하는 제8 공정을 더 포함할 수 있다.
도 16f를 참조하면, 도 16e의 결과물에서 예비 하부 전극층(230L)의 상부를 부분적으로 제거하여 예비 하부 전극층(230L)으로부터 메인 하부 전극층(230)을 형성한다. 메인 하부 전극층(230)은 하부 전극(LE21)을 구성할 수 있다.
메인 하부 전극층(230)을 형성하기 위하여, 몰드 패턴(228P)의 상면이 노출될 때까지 예비 하부 전극층(230L)의 일부와 희생 패턴(SLP)(도 16e 참조)을 에치백 또는 CMP(chemical mechanical polishing) 공정을 이용하여 제거할 수 있다.
도 16g를 참조하면, 도 16f의 결과물에서 몰드 패턴(228P)을 제거하여, 실린더 형상의 하부 전극(LE21)의 외측 표면들을 노출시킨다.
도 16h를 참조하면, 하부 전극(LE21) 위에 유전막(240)을 형성한다.
유전막(240)은 하부 전극(LE21)의 노출 표면들을 컨포멀하게 덮도록 형성될 수 있다. 유전막(240)은 ALD 공정에 의해 형성될 수 있다.
도 16i를 참조하면, 유전막(240) 상에 상부 전극층(250)을 형성하여 상부 전극(UE21)을 형성한다. 상부 전극층(250)을 형성하기 위하여 CVD(chemical vapor deposition), MOCVD(metal organic CVD), 또는 ALD 공정을 이용할 수 있다. 하부 전극(LE21), 유전막(240), 및 상부 전극(UE21)에 의해 커패시터(C21)가 구성될 수 있다.
도 17a 내지 도 17e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 17a 내지 도 17e를 참조하여 도 9a 및 도 9b에 예시한 집적회로 소자(200B)의 예시적인 제조 방법을 설명한다.
도 17a를 참조하면, 도 16a 내지 도 16g를 참조하여 설명한 바와 유사한 공정들을 수행한다. 단, 본 예에서는 도전 영역(224) 상에 메인 하부 전극층(230) 대신 메인 하부 전극층(232)을 형성한다.
메인 하부 전극층(232)의 구성 물질은 도 9a 및 도 9b를 참조하여 설명한 바와 같다. 메인 하부 전극층(232)을 형성하기 위하여 CVD, MOCVD, 또는 ALD 공정을 이용할 수 있다.
도 17b를 참조하면, 도 17a의 결과물 상에 하부 인터페이스 전극층(234)을 형성한다.
예시적인 실시예들에서, 하부 인터페이스 전극층(234)을 형성하기 위하여, 먼저 도 17a의 결과물 상에서 메인 하부 전극층(232)의 노출 표면들과 절연 패턴(226P)의 노출 표면들을 컨포멀하게 덮는 예비 하부 인터페이스 전극층을 형성할 수 있다. 상기 예비 하부 인터페이스 전극층은 NbO 막 또는 NbON 막으로 이루어질 수 있다. 상기 예비 하부 인터페이스 전극층을 형성하기 위하여 ALD 공정을 이용할 수 있다. 그 후, 상기 예비 하부 인터페이스 전극층이 메인 하부 전극층(232)을 덮고 있는 상태에서 상기 예비 하부 인터페이스 전극층이 형성된 결과물을 열처리할 수 있다. 상기 열처리는 약 500 ∼ 1150 ℃의 온도하에서 수행될 수 있으나, 이에 한정되는 것은 아니다. 메인 하부 전극층(232)이 TiN으로 이루어지는 경우, 상기 열처리를 수행하는 동안, 메인 하부 전극층(232)에 있던 Ti 원자들이 상기 예비 하부 인터페이스 전극층 내로 확산될 수 있다. 그 결과, 상기 예비 하부 인터페이스 전극층을 구성하는 NbO 막 또는 NbON 막 내에 Ti 원자들이 도핑되어, Ti로 도핑된 NbO 막 또는 Ti로 도핑된 NbON 막으로 이루어지는 하부 인터페이스 전극층(234)이 얻어질 수 있다.
다른 예시적인 실시예들에서, 하부 인터페이스 전극층(234)을 형성하기 위하여, ALD 공정을 이용하여 Ti로 도핑된 NbO 막 또는 Ti로 도핑된 NbON 막을 형성할 수 있다. 이 경우, 상기 Ti로 도핑된 NbO 막 또는 Ti로 도핑된 NbON 막을 형성하기 위하여, 반응 물질들을 공급하는 공정들을 포함하는 ALD 단위 사이클을 복수 회 수행할 수 있다. 상기 ALD 단위 사이클은 도 16e를 참조하여 설명한 ALD 단위 사이클의 제1 공정 내지 제6 공정과 유사하게 수행될 수 있다. 단, 제5 공정에서 질소 원자를 포함하는 반응 가스 대신, 산소 원자, 질소 원자, 또는 이들의 조합을 포함하는 반응 가스, 또는 산소 원자를 포함하는 반응 가스와 질소 원자를 포함하는 반응 가스의 혼합 가스를 공급하고, 제6 공정에서는 상기 제5 공정을 수행한 후 기판 상에 남아 있는 불필요한 물질들을 퍼지하여 반응 챔버 외부로 배출할 수 있다. 산소 원자를 포함하는 반응 가스는 O2, O3, H2O, NO, NO2, N2O, CO2, H2O2, HCOOH, CH3COOH, (CH3CO)2O, 플라즈마 O2, 리모트 플라즈마 O2, 플라즈마 N2O, 플라즈마 H2O, 또는 이들의 조합으로 이루어질 수 있다. 질소 원자를 포함하는 반응 가스의 예들은 도 16e를 참조하여 설명한 바와 같다. 산소 원자 및 질소 원자를 포함하는 반응 가스는 NO, NO2, N2O, 플라즈마 N2O, 또는 이들의 조합으로 이루어질 수 있다.
도 17b에는 하부 인터페이스 전극층(234)이 도 17a의 결과물의 노출 표면 상에 전면적으로 형성되는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 선택적 ALD 공정을 이용하여 하부 인터페이스 전극층(234)을 형성함으로써, 하부 인터페이스 전극층(234)이 메인 하부 전극층(232)의 노출 표면들 위에만 형성되도록 할 수도 있다.
도 17c를 참조하면, 하부 인터페이스 전극층(234)의 일부를 제거하여 하부 인터페이스 전극층(234) 중 메인 하부 전극층(232)의 표면을 덮는 부분만 남도록 한다. 하부 인터페이스 전극층(234)의 일부를 제거한 후, 절연 패턴(226P)의 상면이 노출될 수 있다. 기판(102) 상에 복수의 메인 하부 전극층(232)이 형성되어 있는 경우, 도 17c에 예시한 바와 같이 하부 인터페이스 전극층(234)의 일부가 제거된 후 하부 인터페이스 전극층(234)이 상기 복수의 메인 하부 전극층(232) 각각을 덮는 복수 부분으로 분할될 수 있다. 메인 하부 전극층(232)과 메인 하부 전극층(232) 위에 남아 있는 하부 인터페이스 전극층(234)은 하부 전극(LE22)을 구성할 수 있다.
도 17d를 참조하면, 도 16h를 참조하여 설명한 바와 유사한 방법으로 하부 전극(LE22) 위에 유전막(240)을 형성한다.
도 17e를 참조하면, 도 16i를 참조하여 설명한 바와 같은 방법으로 유전막(240) 상에 상부 전극층(250)을 형성하여 상부 전극(UE22)을 형성한다. 하부 전극(LE22), 유전막(240), 및 상부 전극(UE22)에 의해 커패시터(C22)가 구성될 수 있다.
도 10 및 도 11에 예시한 집적회로 소자(200C, 200D)를 제조하기 위하여, 도 16a 내지 도 16i를 참조하여 설명한 방법, 도 17a 내지 도 17e를 참조하여 설명한 방법, 또는 이들을 조합한 방법을 이용할 수 있다.
예시적인 실시예들에서, 도 10에 예시한 집적회로 소자(200C)를 제조하기 위하여, 도 16a 내지 도 16g를 참조하여 설명한 공정들을 수행하여 도전 영역(224) 위에 메인 하부 전극층(230)을 형성할 수 있다. 그 후, 도 17b 및 도 17c를 참조하여 하부 인터페이스 전극층(234) 형성 공정에 대하여 설명한 바와 유사한 방법으로, 메인 하부 전극층(230) 및 절연 패턴(226P)의 노출 표면들 위에 하부 인터페이스 전극층(236)을 형성할 수 있다. 그 후, 도 16h를 참조하여 설명한 바와 유사한 방법으로, 하부 인터페이스 전극층(236) 위에 유전막(240)을 형성할 수 있다. 그 후, 도 17b를 참조하여 하부 인터페이스 전극층(234) 형성 공정에 대하여 설명한 바와 유사한 방법으로 유전막(240) 상에 상부 인터페이스 전극층(238)을 형성하고, 상부 인터페이스 전극층(238) 상에 상부 전극층(250)을 형성하여 상부 전극(UE23)을 형성할 수 있다.
예시적인 실시예들에서, 도 11에 예시한 집적회로 소자(200D)를 제조하기 위하여, 도 17a 내지 도 17d를 참조하여 설명한 바와 유사한 공정들을 수행하여 도전 영역(224) 위에 메인 하부 전극층(232)과 하부 인터페이스 전극층(234)을 포함하는 하부 전극(LE24)과, 유전막(240)을 형성할 수 있다. 그 후, 도 17b를 참조하여 하부 인터페이스 전극층(234) 형성 공정에 대하여 설명한 바와 유사한 방법으로 유전막(240) 상에 상부 인터페이스 전극층(238)을 형성하고, 상부 인터페이스 전극층(238) 상에 상부 전극층(250)을 형성하여 상부 전극(UE24)을 형성할 수 있다.
도 18a 및 도 18b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 18a 및 도 18b를 참조하여 도 12에 예시한 집적회로 소자(300)의 예시적인 제조 방법을 설명한다. 도 18a 및 도 18b에는 도 8a의 Q1에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다.
도 18a를 참조하면, 도 16a 내지 도 16g를 참조하여 설명한 메인 하부 전극층(230) 형성 공정과 유사한 방법으로 도전 영역(224) 상에 예비 메인 하부 전극층(P330)을 형성한다. 예시적인 실시예들에서, 예비 메인 하부 전극층(P330)은 Ti로 도핑된 NbN 막으로 이루어질 수 있다.
도 18b를 참조하면, 도 16h를 참조하여 설명한 바와 유사한 방법으로 예비 메인 하부 전극층(P330)의 노출 표면들과 도전 영역(224)의 노출 표면들 위에 유전막(240)을 형성한다. 예시적인 실시예들에서, 유전막(240)은 금속 산화막으로 이루어질 수 있다. 단, 본 예에서는 유전막(240)의 적어도 일부를 형성한 후 유전막(240)에 있던 산소 원자들을 예비 메인 하부 전극층(P330)으로 확산시킬 수 있다. 일 예에서, 유전막(240)을 형성하는 동안 유전막(240) 형성시의 공정 온도에 의해 유전막(240)에 있는 산소 원자들을 예비 메인 하부 전극층(P330)으로 확산시킬 수 있다. 다른 예에서, 유전막(240)을 형성한 후 별도의 열처리를 수행하여 유전막(240)에 있던 산소 원자들을 예비 메인 하부 전극층(P330)으로 확산시킬 수 있다. 상기 열처리는 약 500 ∼ 1150 ℃의 온도하에서 수행될 수 있으나, 이에 한정되는 것은 아니다. 그 결과, 예비 메인 하부 전극층(P330) 중 유전막(240)에 인접한 영역은 산소 원자를 포함하는 하부 인터페이스 전극층(334)으로 변화될 수 있다. 예시적인 실시예들에서, 메인 하부 전극층(330)은 Ti로 도핑된 NbN 막으로 이루어지고, 하부 인터페이스 전극층(334)은 Ti로 도핑된 NbON 막으로 이루어질 수 있다. 예비 메인 하부 전극층(P330) 중 하부 인터페이스 전극층(334)으로 변화된 부분을 제외한 다른 부분은 메인 하부 전극층(330)으로 남을 수 있다. 메인 하부 전극층(330) 및 하부 인터페이스 전극층(334)은 하부 전극(LE3)을 구성할 수 있다.
그 후, 유전막(240) 위에 상부 전극층(250)으로 이루어지는 상부 전극(UE3)을 형성하여 도 12에 예시한 집적회로 소자(300)를 제조할 수 있다.
도 13에 예시한 집적회로 소자(400A)를 제조하기 위하여, 도 16a 내지 도 16i를 참조하여 설명한 방법을 이용할 수 있다. 단, 도 16e 내지 도 16g를 참조하여 설명한 공정들에서 메인 하부 전극층(230) 대신 필라 형상을 가지는 메인 하부 전극층(430)을 형성할 수 있다. 그 후, 도 16h 내지 도 16i를 참조하여 설명한 공정들을 수행할 수 있다.
도 14에 예시한 집적회로 소자(400B)를 제조하기 위하여, 도 17a 내지 도 17e를 참조하여 설명한 방법을 이용할 수 있다. 단, 도 17a를 참조하여 설명한 공정에서 메인 하부 전극층(232) 대신 필라 형상을 가지는 메인 하부 전극층(432)을 형성할 수 있다. 그 후, 도 17b 내지 도 17e를 참조하여 설명한 공정들을 수행할 수 있다.
이상, 도 16a 내지 도 18b를 참조하여 도 8a 내지 도 14에 예시한 집적회로 소자(200A, 200B, 200C, 200D, 300, 400A, 400B)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 다양한 구조의 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다. 예를 들면, 도 1 내지 도 6에 예시한 집적회로 소자(100A, 100B, 100C, 100D, 100E, 100F)를 제조하기 위하여, 도 16a 내지 도 18b를 참조하여 설명한 방법들, 또는 이들을 조합한 방법을 이용할 수 있다. 특히, 도 5에 예시한 집적회로 소자(100E)의 하부 전극(LE15)을 형성하기 위하여, 도 16e를 참조하여 설명한 예비 하부 전극층(230L)의 형성 공정으로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변경된 방법을 이용할 수 있다. 또한, 도 6에 예시한 집적회로 소자(100F)의 하부 전극(LE16)에 포함된 다중 인터페이스 전극층(MIL)을 형성하기 위하여, 도 17b를 참조하여 설명한 하부 인터페이스 전극층(234)의 형성 공정으로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변경된 방법을 이용할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
130: 메인 하부 전극층, 134: 하부 인터페이스 전극층, 136: 하부 인터페이스 전극층, 138: 상부 인터페이스 전극층, 140: 유전막, 150: 상부 전극층.

Claims (20)

  1. 타이타늄(Ti)으로 도핑된 나이오븀(Nb) 함유막을 포함하는 하부 전극과,
    상기 하부 전극 위에 형성된 유전막과,
    상기 유전막을 덮는 상부 전극을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 하부 전극은 Ti로 도핑된 Nb 질화막으로 이루어지는 메인 하부 전극층을 포함하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 하부 전극은 복수 종류의 도판트 원자를 포함하는 Nb 질화막으로 이루어지는 메인 하부 전극층을 포함하고,
    상기 복수 종류의 도판트 원자는 Ti로 이루어지는 제1 도판트 원자와, 코발트(Co), 주석(Sn), 바나듐(V), 탄탈럼(Ta), 더브늄(Db), 인(P), 비소(As), 안티모니(Sb), 및 비스무트(Bi) 중에서 선택되는 적어도 하나로 이루어지는 제2 도판트 원자를 포함하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 하부 전극은
    Ti로 도핑된 Nb 질화막으로 이루어지는 메인 하부 전극층과,
    상기 메인 하부 전극층과 상기 유전막과의 사이에 개재된 하부 인터페이스 전극층을 포함하고,
    상기 하부 인터페이스 전극층은 Ti로 도핑된 Nb 산화막 또는 Ti로 도핑된 Nb 산질화막으로 이루어지는 집적회로 소자.
  5. 제1항에 있어서,
    상기 하부 전극은
    상기 유전막으로부터 이격된 메인 하부 전극층과,
    상기 메인 하부 전극층과 상기 유전막과의 사이에 개재되고, Ti로 도핑된 Nb 산화막 또는 Ti로 도핑된 Nb 산질화막으로 이루어지는 하부 인터페이스 전극층을 포함하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 하부 전극은 서로 다른 Nb 함량비를 가지는 복수의 하부 전극층을 포함하고,
    상기 복수의 하부 전극층 중 상기 유전막에 가장 가까운 하부 전극층에서의 Nb 함량비가 가장 큰 집적회로 소자.
  7. 제1항에 있어서,
    상기 하부 전극은 서로 다른 Nb 함량비를 가지는 복수의 하부 전극층을 포함하고,
    상기 복수의 하부 전극층 중 상기 유전막으로부터 가장 먼 하부 전극층은 Nb를 포함하지 않는 집적회로 소자.
  8. 제1항에 있어서,
    상기 하부 전극은
    상기 유전막으로부터 이격된 메인 하부 전극층과,
    상기 메인 하부 전극층과 상기 유전막과의 사이에 개재되고, 서로 다른 Nb 함량비를 가지는 복수의 하부 인터페이스 전극층을 포함하는 다중 인터페이스 전극층을 포함하고,
    상기 다중 인터페이스 전극층은 각각 Ti로 도핑된 Nb 산화막 또는 Ti로 도핑된 Nb 산질화막으로 이루어지고, 상기 복수의 하부 인터페이스 전극층 각각에서의 Nb 함량비는 상기 유전막에 가까워짐에 따라 점차 증가하는 집적회로 소자.
  9. 활성 영역을 포함하는 기판과,
    상기 활성 영역 위에 형성된 도전 영역과,
    상기 도전 영역 위에 형성된 커패시터를 포함하고,
    상기 커패시터는
    타이타늄(Ti)으로 도핑된 나이오븀(Nb) 함유막을 포함하는 하부 전극과,
    상기 하부 전극 위에 형성된 유전막과,
    상기 유전막을 덮는 상부 전극을 포함하는 집적회로 소자.
  10. 제9항에 있어서,
    상기 하부 전극은 Ti로 도핑된 Nb 질화막으로 이루어지는 메인 하부 전극층을 포함하고,
    상기 유전막은 금속 산화막으로 이루어지는 집적회로 소자.
  11. 제9항에 있어서,
    상기 상부 전극은
    상기 유전막으로부터 이격되고 Nb를 포함하지 않는 메인 상부 전극층과,
    상기 메인 상부 전극층과 상기 유전막과의 사이에 개재되고, Ti로 도핑된 Nb 산화막 또는 Ti로 도핑된 Nb 산질화막으로 이루어지는 상부 인터페이스 전극층을 포함하는 집적회로 소자.
  12. 제9항에 있어서,
    상기 하부 전극은 코발트(Co), 주석(Sn), 바나듐(V), 탄탈럼(Ta), 더브늄(Db), 인(P), 비소(As), 안티모니(Sb), 및 비스무트(Bi) 중에서 선택되는 적어도 하나의 추가 도판트 원자를 더 포함하는 집적회로 소자.
  13. 활성 영역을 포함하는 기판과,
    상기 활성 영역 위에 형성된 도전 영역과,
    상기 도전 영역 위에 형성된 커패시터를 포함하고,
    상기 커패시터는
    Ti로 도핑된 Nb 질화막, Ti로 도핑된 Nb 산화막, 및 Ti로 도핑된 Nb 산질화막 중에서 선택되는 적어도 하나를 포함하는 하부 전극과,
    상기 하부 전극 위에 형성되고 금속 산화막으로 이루어지는 유전막과,
    상기 유전막을 덮는 상부 전극을 포함하는 집적회로 소자.
  14. 제13항에 있어서,
    상기 하부 전극은 Ti로 도핑된 Nb 질화막으로 이루어지는 메인 하부 전극층을 포함하고, 상기 메인 하부 전극층의 상면은 상기 유전막의 저면에 접하는 집적회로 소자.
  15. 제13항에 있어서,
    상기 하부 전극은
    상기 유전막으로부터 이격되고 TiN으로 이루어지는 메인 하부 전극층과,
    상기 메인 하부 전극층과 상기 유전막과의 사이에 개재되고, 상기 유전막에 접하는 상면을 가지고, Ti로 도핑된 Nb 산화막 또는 Ti로 도핑된 Nb 산질화막으로 이루어지는 하부 인터페이스 전극층을 포함하는 집적회로 소자.
  16. 기판 상에 타이타늄(Ti)으로 도핑된 나이오븀(Nb) 함유막을 포함하는 하부 전극을 형성하는 단계와,
    상기 하부 전극 위에 유전막을 형성하는 단계와,
    상기 유전막 위에 상부 전극을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 하부 전극을 형성하는 단계는 ALD(atomic layer deposition) 단위 사이클을 복수 회 수행하여 메인 하부 전극층을 형성하는 단계를 포함하고,
    상기 ALD 단위 사이클은
    상기 기판 상에 Nb 전구체를 공급하여 Nb 화학 흡착층을 형성하는 단계와,
    상기 Nb 화학 흡착층이 형성된 결과물 상에 Ti 도판트 전구체를 공급하여 상기 기판 상의 노출 표면들 중 상기 Nb 화학 흡착층이 형성되지 않은 부분들 위에 Ti 도판트 화학 흡착층을 형성하는 단계와,
    상기 Nb 화학 흡착층 및 상기 Ti 도판트 화학 흡착층이 형성된 결과물 상에 질소 원자를 포함하는 반응 가스를 공급하여, Ti로 도핑된 Nb 질화물 원자층을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 하부 전극을 형성하는 단계는
    상기 기판 상에 Ti 원자들을 포함하는 메인 하부 전극층을 형성하는 단계와,
    상기 메인 하부 전극층 위에 Nb 산화막 또는 Nb 산질화막으로 이루어지는 예비 하부 인터페이스 전극층을 형성하는 단계와,
    상기 예비 하부 인터페이스 전극층이 상기 메인 하부 전극층을 덮고 있는 상태에서 상기 메인 하부 전극층으로부터 상기 예비 하부 인터페이스 전극층 내부로 Ti 원자들을 확산시켜 Ti로 도핑된 Nb 산화막 또는 Ti로 도핑된 Nb 산질화막으로 이루어지는 하부 인터페이스 전극층을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  19. 제16항에 있어서,
    상기 하부 전극을 형성하는 단계는
    상기 기판 상에 TiN으로 이루어지는 메인 하부 전극층을 형성하는 단계와,
    상기 메인 하부 전극층 위에 Nb 산화막 또는 Nb 산질화막으로 이루어지는 예비 하부 인터페이스 전극층을 형성하는 단계와,
    상기 예비 하부 인터페이스 전극층이 상기 메인 하부 전극층을 덮고 있는 결과물을 열처리하여 상기 메인 하부 전극층으로부터 상기 예비 하부 인터페이스 전극층 내부로 Ti 원자들을 확산시켜 상기 Ti로 도핑된 Nb 함유막으로 이루어지는 하부 인터페이스 전극층을 형성하는 단계를 포함하고,
    상기 유전막을 형성하는 단계에서, 상기 유전막은 상기 하부 인터페이스 전극층에 접하도록 형성되는 집적회로 소자의 제조 방법.
  20. 제16항에 있어서,
    상기 하부 전극을 형성하는 단계는
    상기 기판 상에 Ti로 도핑된 Nb 질화막으로 이루어지는 메인 하부 전극층을 형성하는 단계와,
    상기 유전막의 적어도 일부를 형성한 후 상기 유전막으로부터 산소 원자들을 상기 메인 하부 전극층으로 확산시켜 상기 메인 하부 전극층 중 일부를 하부 인터페이스 전극층으로 변화시키는 단계를 포함하는 집적회로 소자의 제조 방법.
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