KR20230000207A - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 제1 금속을 포함하는 하부 전극과, 상기 하부 전극을 덮는 유전막과, 상기 하부 전극과 상기 유전막과의 사이에 개재되고 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층과, 상기 도전성 인터페이스층 및 상기 유전막을 사이에 두고 상기 하부 전극과 대면하고, 제2 금속을 포함하는 상부 전극을 포함한다. 집적회로 소자를 제조하기 위하여, 기판 상에 절연 패턴에 인접하게 배치되고 금속을 포함하는 전극을 형성하고, 상기 절연 패턴 및 상기 전극 중 상기 전극의 표면에만 선택적으로 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층을 형성하고, 상기 도전성 인터페이스층 및 상기 절연 패턴에 접하는 유전막을 형성한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 커패시터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 이에 따라 전자 소자를 구성하는 패턴들이 미세화되어 가고 있다. 이에 수반하여 미세화된 크기를 가지는 커패시터에서 누설 전류를 감소시키고 원하는 전기적 특성을 유지할 수 있는 구조를 개발할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 커패시터에서의 누설 전류를 감소시키고 원하는 전기적 특성을 유지할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 커패시터에서의 누설 전류를 감소시키고 원하는 전기적 특성을 유지할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에 형성되고 제1 금속을 포함하는 하부 전극과, 상기 하부 전극을 덮는 유전막과, 상기 하부 전극과 상기 유전막과의 사이에 개재되고 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층과, 상기 도전성 인터페이스층 및 상기 유전막을 사이에 두고 상기 하부 전극과 대면하고, 제2 금속을 포함하는 상부 전극을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 활성 영역을 포함하는 기판과, 상기 활성 영역 위에 형성된 도전 영역과, 상기 도전 영역 위에 형성된 커패시터와, 상기 커패시터의 일부를 지지하기 위한 절연성 지지 패턴을 포함하고, 상기 커패시터는 제1 금속을 포함하고, 상기 절연성 지지 패턴에 접하는 부분을 포함하는 하부 전극과, 상기 하부 전극 및 상기 절연성 지지 패턴을 덮는 유전막과, 상기 하부 전극과 상기 유전막과의 사이에 개재되고 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층과, 상기 도전성 인터페이스층 및 상기 유전막을 사이에 두고 상기 하부 전극과 대면하고, 제2 금속을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 활성 영역을 포함하는 기판과, 상기 활성 영역 위에 형성된 복수의 도전 영역과, 상기 복수의 도전 영역 상에서 수평 방향으로 연장되고, 상기 복수의 도전 영역과 수직으로 오버랩되는 복수의 개구를 가지는 절연 패턴과, 상기 복수의 개구를 통해 상기 절연 패턴을 관통하고 상기 복수의 도전 영역에 연결되고 각각 제1 금속을 포함하는 복수의 하부 전극과, 상기 절연 패턴과 수직 방향으로 이격된 위치에서 상기 수평 방향으로 연장되고, 상기 복수의 하부 전극을 지지하기 위하여 상기 복수의 하부 전극 각각의 일부 영역에 접하는 절연성 지지 패턴과, 상기 복수의 하부 전극, 상기 절연 패턴, 및 상기 절연성 지지 패턴을 덮는 유전막과, 상기 복수의 하부 전극과 상기 유전막과의 사이에 개재되고 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층과, 상기 도전성 인터페이스층 및 상기 유전막을 사이에 두고 상기 복수의 하부 전극과 대면하고, 제2 금속을 포함하는 상부 전극을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 절연 패턴을 형성한다. 상기 기판 상에 상기 절연 패턴에 인접하게 배치되고 금속을 포함하는 전극을 형성한다. 상기 절연 패턴 및 상기 전극 중 상기 전극의 표면에만 선택적으로 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층을 형성한다. 상기 도전성 인터페이스층 및 상기 절연 패턴에 접하는 유전막을 형성한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 제1 금속을 포함하는 하부 전극과 상기 하부 전극을 지지하는 절연성 지지 패턴을 형성한다. 상기 절연성 지지 패턴 및 상기 하부 전극 중 상기 하부 전극의 표면에만 선택적으로 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층을 형성한다. 상기 도전성 인터페이스층에 후처리 가스를 공급하여 상기 도전성 인터페이스층을 치밀화한다. 상기 도전성 인터페이스층 및 상기 절연성 지지 패턴에 접하는 유전막을 형성한다. 상기 도전성 인터페이스층 및 상기 유전막을 사이에 두고 상기 하부 전극과 대면하고, 제2 금속을 포함하는 상부 전극을 형성한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 제1 금속을 포함하는 복수의 하부 전극과 상기 복수의 하부 전극을 지지하는 절연성 지지 패턴을 형성한다. 상기 절연성 지지 패턴 및 상기 복수의 하부 전극 중 상기 복수의 하부 전극의 표면에만 선택적으로 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층을 형성한다. 상기 도전성 인터페이스층에 후처리 가스를 공급하여 상기 도전성 인터페이스층을 치밀화한다. 상기 도전성 인터페이스층 및 상기 절연성 지지 패턴에 접하는 유전막을 형성한다. 상기 도전성 인터페이스층 및 상기 유전막을 사이에 두고 상기 복수의 하부 전극과 대면하고, 제2 금속을 포함하는 상부 전극을 형성한다. 상기 도전성 인터페이스층을 형성한다. 상기 절연성 지지 패턴 및 상기 복수의 하부 전극이 노출된 결과물 상에 선택적 증착 억제를 위한 제1 전처리 가스를 공급하여, 상기 복수의 하부 전극 및 상기 절연성 지지 패턴 중 상기 절연성 지지 패턴의 표면을 증착 억제 처리한다. 상기 증착 억제 처리된 상기 절연성 지지 패턴과 상기 복수의 하부 전극에 제1 금속성 원소를 포함하는 제1 전구체를 공급하여, 상기 증착 억제 처리된 상기 절연성 지지 패턴 및 상기 복수의 하부 전극 중 상기 복수의 하부 전극의 상기 표면 상에만 선택적으로 상기 제1 전구체의 흡착층을 형성하는 제1 증착 단계를 수행한다. 상기 제1 전구체의 흡착층이 형성된 결과물 상에 제1 산화성 가스를 공급하여 상기 제1 전구체의 흡착층으로부터 상기 제1 금속성 원소를 포함하는 제1 금속성 산화막을 형성하는 제1 반응 단계를 수행한다. 상기 제1 증착 단계 및 상기 제1 반응 단계를 복수 회 반복하여 상기 복수의 하부 전극에 접하는 제1 인터페이스 서브층을 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 하부 전극 중 유전막에 인접한 부분에 공핍층이 발생되는 것을 방지하기 위하여 하부 전극과 유전막과의 사이에 개재된 도전성 인터페이스층을 포함한다. 따라서, 하부 전극에서 원하지 않는 공핍층이 발생되는 것을 방지할 수 있는 구조를 가지는 커패시터를 제공할 수 있다. 또한, 커패시터에서 누설 전류 발생을 억제할 수 있으며, 커패시터에서 최소 커패시턴스(Cmin) 값을 증가시키고 전체 커패시턴스를 증가시킬 수 있다. 따라서, 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이 영역의 일부 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 7a는 도 6에 예시한 집적회로 소자의 일부 구성을 도시한 평면도이다.
도 7b는 도 7a의 2X - 2X' 선 단면의 일부 구성을 개략적으로 보여주는 단면도이다.
도 7c는 도 7b에서 "EX1"으로 표시한 영역의 확대 단면도이다.
도 7d는 도 7a에 예시한 집적회로 소자의 다른 일부 구성을 도시한 평면도이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 12는 도 11의 공정 P330에 따라 도전성 인터페이스층을 형성하기 위한 일 예시적인 방법을 설명하기 위한 플로차트이다.
도 13a 내지 도 13d는 각각 도 11의 공정 P330에 따라 도전성 인터페이스층을 형성하기 위한 다른 예시적인 방법을 설명하기 위한 플로차트이다.
도 14a 내지 도 14g는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 명세서에서 사용되는 약어 "Me" 는 메틸기를 지칭하고, 약어 "Et" 는 에틸기를 지칭하고, 약어 "Pr" 은 프로필기를 지칭하고, 약어 "iPr" 은 이소프로필기(isopropyl group)를 지칭하고, 약어 "tBu" 는 tert-부틸기 (1,1-디메틸에틸기)를 지칭하고, 약어 "Cp"는 시클로펜타디에닐을 지칭하고, "thd"는 2,2,6,6-테트라메틸헵탄디오네이트를 지칭하고, 약어 "Nbmyl"은 tert-아밀기(CH3CH2C(CH3)2-)를 지칭하고, 약어 "tAmyl"은 tert-아밀기(CH3CH2C(CH3)2-)를 지칭한다. 본 명세서에서 사용되는 용어 "상온"은 약 20 ℃ 내지 약 28 ℃이며, 계절에 따라 다를 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 주요 구성을 도시한 단면도이다.
도 1을 참조하면, 집적회로 소자(100)는 기판(102)과, 기판(102) 상에 형성된 하부 구조물(120)과, 하부 구조물(120) 상에 형성된 커패시터(CP1)를 포함한다.
기판(102)은 Si, Ge과 같은 반도체 원소, 또는 SiC, GaAs, InAs, 및 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(102)은 반도체 기판과, 상기 반도체 기판 위에 형성된 적어도 하나의 절연막, 또는 적어도 하나의 도전 영역을 포함하는 구조물들을 포함할 수 있다. 상기 도전 영역은, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물로 이루어질 수 있다. 예시적인 실시예들에서, 기판(102)은 STI(shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
예시적인 실시예들에서, 하부 구조물(120)은 절연막으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 하부 구조물(120)은 다양한 도전 영역들, 예를 들면 배선층, 콘택 플러그, 트랜지스터 등과, 이들을 상호 절연시키는 절연막을 포함할 수 있다.
커패시터(CP1)는 하부 전극(LE1)과, 하부 전극(LE1) 상에 차례로 적층된 도전성 인터페이스층(150) 및 유전막(160)과, 유전막(160)을 덮는 상부 전극(UE1)을 포함할 수 있다.
하부 전극(LE1)은 제1 금속을 포함할 수 있다. 상부 전극(UE1)은 도전성 인터페이스층(150) 및 유전막(160)을 사이에 두고 하부 전극(LE1)과 대면하고, 제2 금속을 포함할 수 있다. 예시적인 실시예들에서, 상기 제2 금속은 상기 제1 금속과 동일한 금속일 수 있다. 다른 예시적인 실시예들에서, 상기 제2 금속은 상기 제1 금속과 다른 금속일 수 있다.
하부 전극(LE1) 및 상부 전극(UE1)은 각각 금속막, 도전성 금속 산화막, 도전성 금속 질화막, 도전성 금속 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 하부 전극(LE1) 및 상부 전극(UE1)은 각각 Nb, Nb 산화물, Nb 질화물, Nb 산질화물, Ti, Ti 산화물, Ti 질화물, Ti 산질화물, Co, Co 산화물, Co 질화물, Co 산질화물, Sn, Sn 산화물, Sn 질화물, Sn 산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 하부 전극(LE1) 및 상부 전극(UE1)은 각각 NbN, TiN, CoN, SnO2, 또는 이들의 조합으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 하부 전극(LE1) 및 상부 전극(UE1)은 각각 TaN, TiAlN, TaAlN, V, VN, Mo, MoN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCO((La,Sr)CoO3), 또는 이들의 조합을 포함할 수 있다. 그러나, 하부 전극(LE1) 및 상부 전극(UE1) 각각의 구성 물질이 상기 예시된 바에 한정되는 것은 아니다.
도전성 인터페이스층(150)은 하부 전극(LE1)과 유전막(160)과의 사이에 개재되고, 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어질 수 있다. 도전성 인터페이스층(150)의 저면은 하부 전극(LE1)의 상면에 접하고, 도전성 인터페이스층(150)의 상면은 유전막(160)의 저면에 접할 수 있다.
도전성 인터페이스층(150)은 단일의 금속성 산화막 또는 복수의 금속성 산화막으로 이루어질 수 있다. 도전성 인터페이스층(150)에 포함된 상기 적어도 1 종의 금속성 원소는 전형 금속(typical metal), 전이 금속(transition metal), 또는 전이후 금속(post-transition metal)일 수 있다. 예시적인 실시예들에서, 상기 적어도 1 종의 금속성 원소는 알루미늄(Al), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 인듐(In), 주석(Sn), 안티모니(Sb), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 비소(As), 탄탈럼(Ta), 텅스텐(W), 이리듐(Ir), 이트륨(Y), 및 비스무트(Bi) 중에서 선택될 수 있으나, 이들에 한정되는 것은 아니다.
도전성 인터페이스층(150)을 구성하는 금속성 산화막은 화학양론적인 금속성 산화막(stoichiometric metallic oxide) 또는 비화학양론적인 금속성 산화막(non-stoichiometric metallic oxide)으로 이루어질 수 있다. 예를 들면, 도전성 인터페이스층(150)을 구성하는 금속성 산화막은 Al2O3 등의 알루미늄 산화물; ZrO2 등의 지르코늄 산화물; NbO, NbO2, Nb2O5 등의 니오븀 산화물; MoO2, MoO3 등의 몰리브덴 산화물; RuO2, RuO4 등의 루테늄 산화물; In2O3 등의 인듐 산화물; Sn, SnO, SnO2 등의 주석 산화물; Sb2O3 등의 안티모니 산화물; Sc2O3 등의 스칸듐 산화물; TiO, TiO2, Ti2O, Ti2O, Ti3O, Ti3O5, Ti4O7 등의 티타늄 산화물; V2O5 등의 바나듐 산화물; MnO, Mn3O4, Mn2O3 등의 망간 산화물; FeO, FeO2, Fe3O4, Fe2O3 등의 철 산화물; CoO, Co2O3, Co3O4 등의 코발트 산화물; NiO 등의 니켈 산화물; As2O3, As2O4, As2O5 등의 비소 산화물; Ta2O5 등의 탄탈럼 산화물; WO2, WO3, W2O3, W2O5 등의 텅스텐 산화물; IrO2 등의 이리듐 산화물; Y2O3 등의 이트륨 산화물; Bi2O3 등의 비스무트 산화물; 및 이들의 조합으로부터 선택되는 적어도 하나의 금속성 산화물로 이루어질 수 있다.
예시적인 실시예들에서, 도전성 인터페이스층(150)은 상기 예시된 금속성 원소들 중에서 선택되는 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 도전성 인터페이스층(150)은 상기 예시된 금속성 원소들 중에서 선택되는 적어도 2 종의 금속성 원소들을 포함하는 금속성 산화막으로 이루어질 수 있다.
도전성 인터페이스층(150)의 두께(TH1)는 유전막(160)의 두께보다 더 작을 수 있다. 예시적인 실시예들에서, 도전성 인터페이스층(150)의 두께(TH1)는 약 1 Å 내지 약 50 Å일 수 있으나, 이에 한정되는 것은 아니다.
유전막(160)은 고유전막으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "고유전막"은 실리콘 산화막보다 높은 유전 상수를 갖는 유전막을 의미한다. 예시적인 실시예들에서, 유전막(160)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 니오븀(Nb), 세륨(Ce), 란타넘(La), 탄탈럼(Ta), 및 티타늄(Ti) 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물로 이루어질 수 있다. 예시적인 실시예들에서, 유전막(160)은 하나의 고유전막으로 이루어지는 단일막 구조를 가질 수 있다. 다른 예시적인 실시예들에서, 유전막(160)은 복수의 고유전막을 포함하는 다중막 구조를 가질 수 있다. 상기 고유전막은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3, Nb2O5, CeO2, TiO2, GeO2, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 예시적인 실시예들에서, 유전막(160)의 두께(TH2)는 약 20 Å 내지 약 80 Å 일 수 있으나, 이에 한정되는 것은 아니다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100A)의 주요 구성을 도시한 단면도이다. 도 2에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2를 참조하면, 집적회로 소자(100A)는 도 1을 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100A)는 도전성 인터페이스층(150) 대신 도전성 인터페이스층(150A)을 포함한다.
도전성 인터페이스층(150A)은 도 1을 참조하여 도전성 인터페이스층(150)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 도전성 인터페이스층(150A)은 단일막으로 이루어질 수 있다.
예시적인 실시예들에서, 도전성 인터페이스층(150A)은 알루미늄(Al), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 인듐(In), 주석(Sn), 안티모니(Sb), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 비소(As), 탄탈럼(Ta), 텅스텐(W), 이리듐(Ir), 이트륨(Y), 및 비스무트(Bi) 중에서 선택되는 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어질 수 있다. 예를 들면, 도전성 인터페이스층(150A)은 상기 예시된 금속성 원소들 중에서 선택되는 2 종 또는 3 종의 금속성 원소를 포함할 수 있다. 예를 들면, 도전성 인터페이스층(150A)은 Al, Ti, Nb 또는 이들의 조합을 포함하는 단일의 금속성 산화막으로 이루어질 수 있다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(100B)의 주요 구성을 도시한 단면도이다. 도 3에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3을 참조하면, 집적회로 소자(100B)는 도 1을 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100B)는 도전성 인터페이스층(150) 대신 도전성 인터페이스층(150B)을 포함한다.
도전성 인터페이스층(150B)은 도 1을 참조하여 도전성 인터페이스층(150)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 도전성 인터페이스층(150B)은 이중막으로 이루어질 수 있다.
도전성 인터페이스층(150B)은 하부 전극(LE1)을 차례로 덮는 제1 인터페이스 서브층(150B1) 및 제2 인터페이스 서브층(150B2)을 포함할 수 있다. 제1 인터페이스 서브층(150B1) 및 제2 인터페이스 서브층(150B2)은 각각 서로 다른 금속성 원소를 포함하는 금속성 산화막으로 이루어질 수 있다. 예시적인 실시예들에서, 제1 인터페이스 서브층(150B1) 및 제2 인터페이스 서브층(150B2)은 각각 알루미늄(Al), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 인듐(In), 주석(Sn), 안티모니(Sb), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 비소(As), 탄탈럼(Ta), 텅스텐(W), 이리듐(Ir), 이트륨(Y), 및 비스무트(Bi) 중에서 선택되는 서로 다른 금속성 원소를 포함하는 금속성 산화막으로 이루어질 수 있다. 예를 들면, 제1 인터페이스 서브층(150B1) 및 제2 인터페이스 서브층(150B2)은 각각 Al2O3 등의 알루미늄 산화물; ZrO2 등의 지르코늄 산화물; NbO, NbO2, Nb2O5 등의 니오븀 산화물; MoO2, MoO3 등의 몰리브덴 산화물; RuO2, RuO4 등의 루테늄 산화물; In2O3 등의 인듐 산화물; Sn, SnO, SnO2 등의 주석 산화물; Sb2O3 등의 안티모니 산화물; Sc2O3 등의 스칸듐 산화물; TiO, TiO2, Ti2O, Ti2O, Ti3O, Ti3O5, Ti4O7 등의 티타늄 산화물; V2O5 등의 바나듐 산화물; MnO, Mn3O4, Mn2O3 등의 망간 산화물; FeO, FeO2, Fe3O4, Fe2O3 등의 철 산화물; CoO, Co2O3, Co3O4 등의 코발트 산화물; NiO 등의 니켈 산화물; As2O3, As2O4, As2O5 등의 비소 산화물; Ta2O5 등의 탄탈럼 산화물; WO2, WO3, W2O3, W2O5 등의 텅스텐 산화물; IrO2 등의 이리듐 산화물; Y2O3 등의 이트륨 산화물; Bi2O3 등의 비스무트 산화물; 및 이들의 조합으로부터 선택되는 금속성 산화막으로 이루어질 수 있다. 단, 제1 인터페이스 서브층(150B1) 및 제2 인터페이스 서브층(150B2)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 제1 인터페이스 서브층(150B1) 및 제2 인터페이스 서브층(150B2) 중 하나는 티타늄 산화막으로 이루어지고, 다른 하나는 알루미늄 산화막 또는 니오븀 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 다른 예를 들면, 제1 인터페이스 서브층(150B1)은 알루미늄 산화막 또는 니오븀 산화막으로 이루어지고, 제2 인터페이스 서브층(150B2)는 탄탈럼 산화막으로 이루어질 수 있다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(100C)의 주요 구성을 도시한 단면도이다. 도 4에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 집적회로 소자(100C)는 도 1을 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100C)는 도전성 인터페이스층(150) 대신 도전성 인터페이스층(150C)을 포함한다.
도전성 인터페이스층(150C)은 도 1을 참조하여 도전성 인터페이스층(150)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 도전성 인터페이스층(150C)은 삼중막으로 이루어질 수 있다.
도전성 인터페이스층(150C)은 하부 전극(LE1)을 차례로 덮는 제1 인터페이스 서브층(150C1), 제2 인터페이스 서브층(150C2), 및 제3 인터페이스 서브층(150C3)을 포함할 수 있다. 제1 인터페이스 서브층(150C1), 제2 인터페이스 서브층(150C2), 및 제3 인터페이스 서브층(150C3) 중 적어도 2 개는 서로 다른 금속성 원소를 포함하는 금속성 산화막으로 이루어질 수 있다.
예시적인 실시예들에서, 제1 인터페이스 서브층(150C1), 제2 인터페이스 서브층(150C2), 및 제3 인터페이스 서브층(150C3)은 각각 서로 다른 금속성 원소를 포함하는 금속성 산화막으로 이루어질 수 있다.
다른 예시적인 실시예들에서, 제1 인터페이스 서브층(150C1) 및 제3 인터페이스 서브층(150C3)은 제1 금속성 원소를 포함하고, 제2 인터페이스 서브층(150C2)은 상기 제1 금속성 원소와 다른 제2 금속성 원소를 포함할 수 있다.
상기 제1 금속성 원소 및 상기 제2 금속성 원소는 각각 알루미늄(Al), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 인듐(In), 주석(Sn), 안티모니(Sb), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 비소(As), 탄탈럼(Ta), 텅스텐(W), 이리듐(Ir), 이트륨(Y), 및 비스무트(Bi) 중에서 선택될 수 있다. 일 예에서, 제1 인터페이스 서브층(150C1) 및 제3 인터페이스 서브층(150C3)은 티타늄 산화막으로 이루어지고, 제2 인터페이스 서브층(150C2)은 알루미늄 산화막으로 이루어질 수 있다. 다른 예에서, 제1 인터페이스 서브층(150C1) 및 제3 인터페이스 서브층(150C3)은 알루미늄 산화막으로 이루어지고, 제2 인터페이스 서브층(150C2)은 티타늄 산화막으로 이루어질 수 있다. 또 다른 예에서, 제1 인터페이스 서브층(150C1) 및 제3 인터페이스 서브층(150C3)은 니오븀 산화막으로 이루어지고, 제2 인터페이스 서브층(150C2)는 탄탈럼 산화막으로 이루어 질 수 있다.
또 다른 예시적인 실시예들에서, 제1 인터페이스 서브층(150C1), 제2 인터페이스 서브층(150C2), 및 제3 인터페이스 서브층(150C3) 중 적어도 하나는 도 2를 참조하여 도전성 인터페이스층(150A)에 대하여 설명한 바와 같은 구성을 가질 수 있다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(100D)의 주요 구성을 도시한 단면도이다. 도 5에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 집적회로 소자(100D)는 도 1을 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100D)는 도전성 인터페이스층(150) 대신 도전성 인터페이스층(150D)을 포함한다.
도전성 인터페이스층(150D)은 도 1을 참조하여 도전성 인터페이스층(150)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 도전성 인터페이스층(150D)은 복수의 인터페이스 서브층(150D1, 150D2, ..., 150DN)을 포함하는 다중막으로 이루어질 수 있다.
예시적인 실시예들에서, 복수의 인터페이스 서브층(150D1, 150D2, ..., 150DN)중 적어도 하나는 도 2를 참조하여 도전성 인터페이스층(150A)에 대하여 설명한 바와 같은 구성을 가질 수 있다. 다른 예시적인 실시예들에서, 복수의 인터페이스 서브층(150D1, 150D2, ..., 150DN)중 적어도 하나는 도 3을 참조하여 설명한 제1 인터페이스 서브층(150B1) 또는 제2 인터페이스 서브층(150B2)에 대하여 설명한 바와 같은 구성을 가질 수 있다. 또 다른 예시적인 실시예들에서, 복수의 인터페이스 서브층(150D1, 150D2, ..., 150DN)중 적어도 하나는 도 4를 참조하여 설명한 제1 인터페이스 서브층(150C1), 제2 인터페이스 서브층(150C2), 또는 제3 인터페이스 서브층(150C3)에 대하여 설명한 바와 같은 구성을 가질 수 있다. 또 다른 예시적인 실시예들에서, 복수의 인터페이스 서브층(150D1, 150D2, ..., 150DN)은 제1 금속성 원소를 포함하는 제1 인터페이스 서브층과 상기 제1 금속성 원소와 다른 제2 금속성 원소를 포함하는 제2 인터페이스 서브층이 하나씩 교번적으로 적층된 구조를 가질 수 있다. 상기 제1 금속성 원소 및 상기 제2 금속성 원소에 대한 상세한 구성은 도 4를 참조하여 설명한 바와 같다.
도 1 내지 도 5를 참조하여 설명한 집적회로 소자(100, 100A, 100B, 100C, 100D)에서는, 하부 전극(LE1)과 유전막(160)과의 사이에 도전성 인터페이스층(150, 1150A, 150B, 150C, 150D)이 개재됨으로써, 하부 전극(LE1) 중 유전막(160)에 인접한 부분에 공핍층이 발생되는 것을 방지할 수 있다. 따라서, 하부 전극(LE1)에서 원하지 않는 공핍층이 발생되는 것을 방지할 수 있으며, 이에 따라 커패시터(CP1)에서 누설 전류 발생을 억제할 수 있고, 커패시터(CP1)의 최소 커패시턴스(Cmin) 값을 증가시키고 전체 커패시턴스를 증가시킬 수 있다.
다른 예시적인 실시예들에서, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자는 도 1 내지 도 5를 참조하여 설명한 집적회로 소자(100, 100A, 100B, 100C, 100D)에 대하여 설명한 바와 같이 하부 전극(LE1)과 유전막(160)과의 사이에 개재된 도전성 인터페이스층(150, 1150A, 150B, 150C, 150D)에 더하여, 유전막(160)과 상부 전극(UE1)과의 사이에도 상부 도전성 인터페이스층을 포함할 수 있다. 상기 상부 도전성 인터페이스층은 도 1 내지 도 5를 참조하여 도전성 인터페이스층(150, 1150A, 150B, 150C, 150D)에 대하여 설명한 바와 동일 또는 유사한 구조를 가질 수 있다.
예시적인 실시예들에서, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자는 TiN으로 이루어지는 하부 전극(LE1)과, TiN으로 이루어지는 상부 전극(UE1)과의 사이에 TiO/ZAZ/TiO의 제1 적층 구조가 개재될 수 있다. 다른 예시적인 실시예들에서, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자는 TiN으로 이루어지는 하부 전극(LE1)과, TiN으로 이루어지는 상부 전극(UE1)과의 사이에 TiO/TaO/ZAZ/TiO의 제2 적층 구조가 개재될 수 있다. 여기서, TiO는 티타늄 산화막, TaO는 탄탈럼 산화막, 그리고 ZAZ는 지르코늄 산화막과 알루미늄 산화막이 적층된 다중막을 나타낸다.
또 다른 예시적인 실시예들에서, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에서는, 도 1 내지 도 5를 참조하여 설명한 집적회로 소자(100, 100A, 100B, 100C, 100D)에 대하여 설명한 바와 같이 하부 전극(LE1)과 유전막(160)과의 사이에 도전성 인터페이스층(150, 1150A, 150B, 150C, 150D)이 개재되고, 하부 전극(LE1) 중 도전성 인터페이스층(150, 1150A, 150B, 150C, 150D)에 접하는 상면으로부터 하부 전극(LE1)의 내부를 향하는 일부 두께에 해당하는 상측 국부 영역은 도전성 인터페이스층(150, 1150A, 150B, 150C, 150D)으로부터 확산되어 온 적어도 1 종의 금속성 원소를 포함할 수 있다. 상기 상측 국부 영역에서 상기 적어도 1 종의 금속성 원소는 약 1 원자% 내지 약 50 원자%, 예를 들면 5 원자% 내지 약 35 원자%의 함량으로 포함될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(200)의 메모리 셀 어레이 영역의 일부 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 6을 참조하면, 집적회로 소자(200)는 평면상의 X 방향 및 Y 방향에 대하여 사선 방향으로 수평으로 연장되도록 배치된 복수의 활성 영역(AC)을 포함할 수 있다. 복수의 워드 라인(WL)이 복수의 활성 영역(AC)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 X 방향과 교차하는 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 각각 다이렉트 콘택(DC)을 통해 활성 영역(AC)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 도전성 랜딩 패드(LP)가 형성될 수 있다. 복수의 도전성 랜딩 패드(LP)는 각각 베리드 콘택(BC)과 적어도 일부가 오버랩되도록 배치될 수 있다. 복수의 도전성 랜딩 패드(LP) 위에는 서로 이격되어 배치된 복수의 하부 전극(LE2)이 형성될 수 있다. 복수의 하부 전극(LE2)은 복수의 베리드 콘택(BC) 및 복수의 도전성 랜딩 패드(LP)를 통해 복수의 활성 영역(AC)에 연결될 수 있다.
도 7a는 도 6에 예시한 집적회로 소자(200)의 일부 구성을 도시한 평면도이다. 도 7b는 도 7a의 2X - 2X' 선 단면의 일부 구성을 개략적으로 보여주는 단면도이다. 도 7c는 도 7b에서 "EX1"으로 표시한 영역의 확대 단면도이다. 도 7d는 도 7a에 예시한 집적회로 소자(200)의 다른 일부 구성을 도시한 평면도이다.
도 7a 내지 도 7d를 참조하면, 집적회로 소자(200)는 복수의 활성 영역(AC)을 포함하는 기판(210)과, 기판(210) 상에 형성된 하부 구조물(220)을 포함한다. 복수의 도전 영역(224)이 하부 구조물(220)을 관통하여 복수의 활성 영역(AC)에 연결될 수 있다.
기판(210)은 Si, Ge과 같은 반도체 원소, 또는 SiC, GaAs, InAs, 및 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(210)은 반도체 기판과, 상기 반도체 기판 위에 형성된 적어도 하나의 절연막, 또는 적어도 하나의 도전 영역을 포함하는 구조물들을 포함할 수 있다. 상기 도전 영역은, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물로 이루어질 수 있다. 기판(210)에는 복수의 활성 영역(AC)을 정의하는 소자분리막(212)이 형성될 수 있다. 소자분리막(212)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 하부 구조물(220)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어지는 절연막으로 이루어질 수 있다. 다른 일부 실시예들에서, 하부 구조물(220)은 다양한 도전 영역들, 예를 들면 배선층, 콘택 플러그, 트랜지스터 등과, 이들을 상호 절연시키는 절연막을 포함할 수 있다. 복수의 도전 영역(224)은 폴리실리콘, 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 하부 구조물(220)은 도 6을 참조하여 설명한 복수의 비트 라인(BL)을 포함할 수 있다. 복수의 도전 영역(224)은 각각 도 6을 참조하여 설명한 베리드 콘택(BC) 및 도전성 랜딩 패드(LP)를 포함할 수 있다.
하부 구조물(220) 및 복수의 도전 영역(224) 상에 복수의 도전 영역(224)과 수직 방향(Z 방향)으로 오버랩되는 복수의 개구(226H)를 가지는 절연 패턴(226P)이 배치될 수 있다. 절연 패턴(226P)은 실리콘 질화막(SiN), 실리콘 탄화질화막(SiCN), 실리콘 보론 질화막(SiBN), 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "SiN", "SiCN", 및 "SiBN"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
복수의 도전 영역(224) 상에 복수의 커패시터(CP2)가 배치될 수 있다. 복수의 커패시터(CP2)는 각각 하부 전극(LE2)과, 하부 전극(LE2) 상에 차례로 적층된 도전성 인터페이스층(250) 및 유전막(260)과, 유전막(260)을 덮는 상부 전극(UE2)을 포함할 수 있다.
절연 패턴(226P)은 복수의 하부 전극(LE2) 각각의 하단부에 인접하게 배치될 수 있다. 복수의 하부 전극(LE2)은 각각 도전 영역(224)의 상면으로부터 절연 패턴(226P)의 개구(226H)를 통해 수직 방향(Z 방향)을 따라 기판(210)으로부터 멀어지는 방향으로 길게 연장되는 필라(pillar) 형상을 가질 수 있다. 도 7b에는 복수의 하부 전극(LE2)이 각각 필라 형상을 가지는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 하부 전극(LE2)은 각각 컵 형상 또는 바닥부가 막힌 실린더 형상의 단면 구조를 가질 수 있다.
복수의 하부 전극(LE2)은 하부 절연성 지지 패턴(242P) 및 상부 절연성 지지 패턴(244P)에 의해 지지될 수 있다. 복수의 하부 전극(LE2) 및 상부 전극(UE2)은 도전성 인터페이스층(250) 및 유전막(260)을 사이에 두고 서로 대면할 수 있다.
도전성 인터페이스층(250)은 하부 전극(LE2)과 유전막(260)과의 사이에 개재될 수 있다. 도전성 인터페이스층(250)은 하부 전극(LE2)의 외부 측벽 및 최상면을 컨포멀(conformal)하게 덮을 수 있다. 도전성 인터페이스층(250)은 하부 전극(LE2)과 절연 패턴(226P)과의 사이, 하부 전극(LE2)과 하부 절연성 지지 패턴(242P)과의 사이, 및 하부 전극(LE2)과 상부 절연성 지지 패턴(244P)과의 사이에는 개재되지 않을 수 있다. 도전성 인터페이스층(250)은 절연 패턴(226P)과 유전막(260)과의 사이, 하부 절연성 지지 패턴(242P)과 유전막(260)과의 사이, 및 상부 절연성 지지 패턴(244P)과 유전막(260)과의 사이에는 개재되지 않을 수 있다.
유전막(260)은 하부 전극(LE2), 하부 절연성 지지 패턴(242P), 및 상부 절연성 지지 패턴(244P)을 덮을 수 있다. 유전막(260)은 절연 패턴(226P), 도전성 인터페이스층(250), 하부 절연성 지지 패턴(242P), 및 상부 절연성 지지 패턴(244P) 각각에 접하는 부분들을 포함할 수 있다. 유전막(260) 중 하부 전극(LE2)에 대면하는 부분들은 도전성 인터페이스층(250)을 사이에 두고 하부 전극(LE2)으로부터 이격되어 있을 수 있다. 유전막(260)은 하부 전극(LE2)에 접하는 부분을 포함하지 않을 수 있다.
상부 전극(UE2)은 도전성 인터페이스층(250) 및 유전막(260)을 사이에 두고 복수의 하부 전극(LE2)과 대면할 수 있다.
복수의 하부 전극(LE2), 도전성 인터페이스층(250), 유전막(260), 및 상부 전극(UE) 각각의 구성 물질은 도 1을 참조하여 하부 전극(LE1), 도전성 인터페이스층(150), 유전막(160), 및 상부 전극(UE1)에 대하여 설명한 바와 대체로 동일하다.
도 7b에 예시한 바와 같이, 하부 전극(LE2)의 최상면은 수평 방향(도 7b에서 X-Y 평면을 따르는 방향)을 따라 단차 또는 끊어짐 없이 평탄하게 연장될 수 있다. 도전성 인터페이스층(250)은 하부 전극(LE2)의 최상면과 접하고 상기 수평 방향을 따라 단차 또는 끊어짐 없이 연장되는 인터페이스 탑 부분(250T)과, 인터페이스 탑 부분(250T)에 일체로 연결되고 하부 전극(LE2)의 외부 측벽에 접하는 인터페이스 사이드 부분(250S)을 포함할 수 있다. 상기 수평 방향에서 인터페이스 탑 부분(250T)의 폭(WH1)은 하부 전극(LE2)의 최상면의 폭(WH2)보다 더 클 수 있다.
상부 절연성 지지 패턴(244P)은 복수의 하부 전극(LE2) 각각의 상단부를 포위하면서 기판(210)과 평행인 상기 수평 방향으로 연장될 수 있다. 상부 절연성 지지 패턴(244P)에는 복수의 하부 전극(LE2)이 관통하는 복수의 홀(244H)이 형성될 수 있다. 상부 절연성 지지 패턴(244P)에 형성된 복수의 홀(244H) 각각의 내부 측벽은 하부 전극(LE2)의 외부 측벽에 접할 수 있다. 복수의 하부 전극(LE2) 각각의 상면과 상부 절연성 지지 패턴(244P)의 상면은 동일 평면상에 있을 수 있다.
기판(210)으로부터 도전성 인터페이스층(250)의 최상면까지의 제1 수직 거리(VL1)는 기판(210)으로부터 상부 절연성 지지 패턴(244P)의 최상면까지의 제2 수직 거리(VL2)보다 더 클 수 있다.
하부 절연성 지지 패턴(242P)은 기판(210)과 상부 절연성 지지 패턴(244P)과의 사이에서 기판(210)과 평행인 수평 방향으로 연장되고 복수의 하부 전극(LE2)의 외부 측벽에 접할 수 있다. 하부 절연성 지지 패턴(242P)에는 복수의 하부 전극(LE2)이 관통하는 복수의 홀(242H)과, 복수의 하부 홀(LH)(도 14e 참조)이 형성될 수 있다. 복수의 하부 전극(LE2)은 상부 절연성 지지 패턴(244P)에 형성된 복수의 홀(244H)과 하부 절연성 지지 패턴(242P)에 형성된 복수의 홀(242H)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다.
도 7a에 예시한 바와 같이, 상부 절연성 지지 패턴(244P)에는 복수의 상부 홀(UH)이 형성될 수 있다. 도 7a에는 복수의 상부 홀(UH) 각각의 평면 형상이 인접한 4 개의 하부 전극(LE2)이 각각 꼭지점을 이루는 개략적인 마름모꼴 평면 형상인 경우의 구성이 예시되어 있다. 그러나, 복수의 상부 홀(UH) 각각의 평면 형상이 도 7a에 예시한 바에 한정되는 것은 아니며 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 하부 절연성 지지 패턴(242P)에는 복수의 상부 홀(UH)의 평면 형상에 대응하는 평면 형상을 가지는 복수의 하부 홀(LH)(도 14e 참조)이 형성될 수 있다.
도 7a에는 상부 절연성 지지 패턴(244P) 및 복수의 하부 전극(LE2) 각각의 평면 구조가 도시되어 있고, 도 7d에는 상부 절연성 지지 패턴(244P) 및 도전성 인터페이스층(250) 각각의 평면 구조가 도시되어 있다. 도 7a에 예시한 바와 같이, 복수의 하부 전극(LE2)은 상부 홀(UH)의 중심을 향해 제1 지점(P1)까지 돌출되는 부분들을 포함할 수 있다. 도 7d에 예시한 바와 같이, 도전성 인터페이스층(250)은 상부 홀(UH)의 중심을 향해 제1 지점(P1)보다 상부 홀(UH)의 중심에 더 가까운 제2 지점(P2)까지 돌출되는 부분들을 포함할 수 있다.
하부 절연성 지지 패턴(242P) 및 상부 절연성 지지 패턴(244P)은 각각 실리콘 질화막(SiN), 실리콘 탄화질화막(SiCN), 실리콘 보론 질화막(SiBN), 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 하부 절연성 지지 패턴(242P) 및 상부 절연성 지지 패턴(244P)은 서로 동일한 물질로 이루어질 수 있다. 다른 예시적인 실시예들에서, 하부 절연성 지지 패턴(242P) 및 상부 절연성 지지 패턴(244P)은 서로 다른 물질로 이루어질 수 있다. 일 예에서, 하부 절연성 지지 패턴(242P) 및 상부 절연성 지지 패턴(244P)은 각각 SiCN으로 이루어질 수 있다. 다른 예에서, 하부 절연성 지지 패턴(242P)은 SiCN으로 이루어지고, 상부 절연성 지지 패턴(244P)은 SiBN으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시한 물질들에 한정되는 것은 아니다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200A)의 주요 구성을 도시한 단면도이다. 도 8에서, 도 7a 내지 도 7d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다. 도 8에는 도 7b에서 "EX1"으로 표시한 영역에 대응하는 영역의 확대된 단면 구성이 예시되어 있다.
도 8을 참조하면, 집적회로 소자(200A)는 도 7a 내지 도 7d를 참조하여 설명한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200A)는 도전성 인터페이스층(250) 대신 도전성 인터페이스층(250A)을 포함하는 커패시터(CP2A)를 포함한다.
도전성 인터페이스층(250A)은 도 7a 내지 도 7d를 참조하여 도전성 인터페이스층(250)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 도전성 인터페이스층(250A)은 단일막으로 이루어질 수 있다. 도전성 인터페이스층(250A)의 구성 물질에 대한 상세한 구성은 도 2를 참조하여 도전성 인터페이스층(150A)에 대하여 설명한 바와 같다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200B)의 주요 구성을 도시한 단면도이다. 도 9에서, 도 7a 내지 도 7d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다. 도 9에는 도 7b에서 "EX1"으로 표시한 영역에 대응하는 영역의 확대된 단면 구성이 예시되어 있다.
도 9를 참조하면, 집적회로 소자(200B)는 도 7a 내지 도 7d를 참조하여 설명한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200B)는 도전성 인터페이스층(250) 대신 도전성 인터페이스층(250B)을 포함하는 커패시터(CP2C)를 포함한다.
도전성 인터페이스층(250B)은 도 7a 내지 도 7d를 참조하여 도전성 인터페이스층(250)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 도전성 인터페이스층(250B)은 이중막으로 이루어질 수 있다. 도전성 인터페이스층(250B)은 하부 전극(LE2)을 차례로 덮는 제1 인터페이스 서브층(250B1) 및 제2 인터페이스 서브층(250B2)을 포함할 수 있다. 제1 인터페이스 서브층(250B1) 및 제2 인터페이스 서브층(250B2)은 각각 서로 다른 금속성 원소를 포함하는 금속성 산화막으로 이루어질 수 있다. 제1 인터페이스 서브층(250B1) 및 제2 인터페이스 서브층(250B2)의 구성 물질에 대한 상세한 구성은 도 3을 참조하여 제1 인터페이스 서브층(150B1) 및 제2 인터페이스 서브층(150B2)에 대하여 설명한 바와 같다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200C)의 주요 구성을 도시한 단면도이다. 도 10에서, 도 7a 내지 도 7d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다. 도 10에는 도 7b에서 "EX1"으로 표시한 영역에 대응하는 영역의 확대된 단면 구성이 예시되어 있다.
도 10을 참조하면, 집적회로 소자(200C)는 도 7a 내지 도 7d를 참조하여 설명한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200C)는 도전성 인터페이스층(250) 대신 도전성 인터페이스층(250C)을 포함하는 커패시터(CP2C)를 포함한다.
도전성 인터페이스층(250C)은 도 7a 내지 도 7d를 참조하여 도전성 인터페이스층(250)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 도전성 인터페이스층(250C)은 삼중막으로 이루어질 수 있다. 도전성 인터페이스층(250C)은 하부 전극(LE2)을 차례로 덮는 제1 인터페이스 서브층(250C1), 제2 인터페이스 서브층(250C2), 및 제3 인터페이스 서브층(250C3)을 포함할 수 있다. 제1 인터페이스 서브층(250C1), 제2 인터페이스 서브층(250C2), 및 제3 인터페이스 서브층(250C3) 중 적어도 2 개는 서로 다른 금속성 원소를 포함하는 금속성 산화막으로 이루어질 수 있다. 예시적인 실시예들에서, 제1 인터페이스 서브층(250C1), 제2 인터페이스 서브층(250C2), 및 제3 인터페이스 서브층(250C3) 중 서로 인접한 2 개는 서로 다른 금속성 원소를 포함할 수 있다. 예를 들면, 제1 인터페이스 서브층(250C1) 및 제3 인터페이스 서브층(250C3)은 제1 금속성 원소를 포함하고, 제2 인터페이스 서브층(250C2)은 상기 제1 금속성 원소와 다른 제2 금속성 원소를 포함할 수 있다. 다른 예시적인 실시예들에서, 제1 인터페이스 서브층(250C1), 제2 인터페이스 서브층(250C2), 및 제3 인터페이스 서브층(250C3)은 각각 서로 다른 금속성 원소를 포함하는 금속성 산화막으로 이루어질 수 있다.
제1 인터페이스 서브층(250C1), 제2 인터페이스 서브층(250C2), 및 제3 인터페이스 서브층(250C3)의 구성 물질에 대한 상세한 구성은 도 4를 참조하여 제1 인터페이스 서브층(150C1), 제2 인터페이스 서브층(150C2), 및 제3 인터페이스 서브층(150C3)에 대하여 설명한 바와 같다.
도 6 내지 도 10을 참조하여 설명한 집적회로 소자(200, 200A, 200B, 200C)에서, 복수의 하부 전극(LE2)과 유전막(260)과의 사이에 도전성 인터페이스층(250, 250A, 250B, 250C)이 개재됨으로써, 복수의 하부 전극(LE2) 중 유전막(260)에 인접한 부분에 공핍층이 발생되는 것을 방지할 수 있다. 따라서, 복수의 하부 전극(LE2)에서 원하지 않는 공핍층이 발생되는 것을 방지할 수 있으며, 이에 따라 커패시터(CP2, CP2A, CP2B, CP2C)에서 누설 전류 발생을 억제할 수 있다. 또한, 도전성 인터페이스층(250, 250A, 250B, 250C)이 없는 기존의 커패시터 구조와 비교할 때, 동일한 누설 전류 수준에서 더 작은 등가산화막 두께를 가지는 커패시터(CP2, CP2A, CP2B, CP2C)를 얻을 수 있으며, 커패시터(CP2, CP2A, CP2B, CP2C)의 최소 커패시턴스(Cmin) 값을 증가시키고 전체 커패시턴스를 증가시킬 수 있다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다. 도 11 및 도 7b를 참조하여 예시적인 집적회로 소자의 제조 방법을 설명한다. 본 예에서는 도 7b에 예시한 도전성 인터페이스층(250)을 형성하기 위하여 ASD(area selective deposition) 공정을 이용한다.
도 11의 공정 P310에서 기판(210) 상에 절연 패턴(226P) 및 하부 전극(LE2)이 노출된 구조물을 형성한 후, 절연 패턴(226P) 및 하부 전극(LE2)이 노출된 기판(210) 상에 선택적 증착 억제를 위한 전처리 가스를 공급하여, 하부 전극(LE2) 및 절연 패턴(226P) 중 절연 패턴(226P)의 표면을 증착 억제 처리할 수 있다. 그 결과, 후속의 공정 P330에서 도전성 인터페이스층(250)을 형성할 때, 공정 P310에서와 같이 증착 억제 처리된 절연 패턴(226P)의 표면에서는 도전성 인터페이스층(250) 형성을 위하여 공급되는 금속성 원소를 포함하는 전구체와의 화학적 친화도가 없거나 매우 낮게 되고, 하부 전극(LE2)의 표면에서는 상기 전구체와의 화학적 친화도가 상대적으로 커질 수 있다.
상기 전처리 가스는 H2, N2, Ar, O2, O3, H2O, NH3, 실리콘 함유 유기 화합물, 인 함유 유기 화합물, 황 함유 유기화합물, 할로겐 원소 함유 유기 화합물, 질소 함유 유기화합물, 수산기 함유 유기화합물, 유기아미노실란, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에서, 상기 전처리 가스는 화학식 1로 표시되는 구조를 가질 수 있다.
[화학식 1]
X1-X2-X3
화학식 1에서, X1은 -Si(OCH3)3, -Si-(OCH3)2, -Si(OCH2CH3)3, -COOH, -SOOH, -POOOH, -SiCl(CH3)2, -SiCl2CH3, -SiCl3, -SiI3, -Si(OH), -SiCl, -SO3H2, -COCl, -PO3H, -SO2Cl, -OPOCl2, 또는 -POCl2 이고, X2는 -O-, F로 치환되거나 치환되지 않은 C1-C20의 알킬렌기, 또는 C3-C20의 포화 또는 불포화 탄화수소 고리 함유기이고, X3는 -H, -OH, -NO2, -NH2, -SH, -CH3, -CF, -Cl, 또는 -C6H5 이다.
다른 예시적인 실시예들에서, 상기 전처리 가스는 유기아미노실란(organoaminosilane)으로 이루어질 수 있다. 예를 들면, 상기 유기아미노실란은 디메틸아미노트리메틸실란(dimethylaminotrimethylsilane)(DMATMS, (CH3)2-N-Si-(CH3)3), 비스(디메틸아미노)디메틸실란(bis(dimethylamino)dimethylsilane)(BDMADMS), 비스-(디메틸아미노)페닐메틸실란, 트리스-(디메틸아미노)메틸실란, 3-아미노프로필 트리에톡시실란(3-aminopropyl triethoxysilane), N,N-디메틸-3-아미노프로필 트리에톡시실란(N,N-dimethyl-3-aminopropyl triethoxysilane), N-페닐아미노프로필 트리에톡시실란(N-phenylaminopropyl trimethoxysilane), 트리에톡시실릴프로필에틸렌 디아민(triethoxysilylpropylethylene diamine), 트리메톡시실릴프로필에틸렌 디아민 (trimethoxysilylpropylethylene diamine), 트리메톡시실릴프로필디에틸렌 트리아민(trimethoxysilylpropyldiethylene triamine), N-아미노에틸-3-아미노프로필 트리메톡시실란(N-aminoethyl-3-aminopropyl trimethoxysilane), N-2-아미노에틸-3-아미노프로필 트리메톡시실란(N-2-aminoethyl-3-aminopropyl trimethoxysilane), N-2-아미노에틸-3-아미노프로필 트리스(에틸에톡시)실란(N-2-aminoethyl-3-aminopropyl tris(ethylethoxy)silane), p-아미노페닐 트리메톡시실란 (p-aminophenyl trimethoxysilane), N,N'-디메틸-3-아미노프로필 트리에톡시실란(N,N'-dimethyl-3-aminopropyl triethoxysilane), 3-아미노프로필메틸 디에톡시실란(3-aminopropylmethyl diethoxysilane), 3-아미노프로필 트리메톡시실란(3-aminopropyl trimethoxysilane), N-메틸아미노프로필 트리에톡시실란(N-methylaminopropyl triethoxysilane), 메틸[2-(3-트리메록시실릴프로필아미노)에틸아미노]-3-프로피오네이트(methyl[2-(3-trimethoxysilylpropylamino) ethylamino]-3-proprionate), (N,N'-디메틸-3-아미노)프로필 트리에톡시실란((N,N'-dimethyl-3-amino)propyl triethoxysilane), N,N-디메틸아미노페닐 트리에톡시실란(N,N-dimethylaminophenyl triethoxysilane), 트리메톡시실릴프로필에틸렌 트리아민(trimethoxysilylpropyldiethylene triamine), SiI2H(NH2), SiI2H(NHMe), SiI2H(NHEt), SiI2H(NMe2), SiI2H(NMeEt), SiI2H(NEt2), SiI2(NH2)2, SiI2(NHMe)2, SiI2(NHEt)2, SiI2(NMe2)2, SiI2(NMeEt)2, and SiI2(NEt2)2, 및 이들의 조합 중에서 선택될 수 있으나, 이들에 한정되는 것은 아니다.
상기 전처리 가스의 공급시 상온 내지 약 500 ℃의 범위 내에서 선택되는 공정 온도를 유지할 수 있다.
절연 패턴(226P) 및 하부 전극(LE2)이 노출된 기판(210) 상에 선택적 증착 억제를 위한 전처리 가스를 공급함으로써, 절연 패턴(226P)의 노출 표면에서 반응성 작용기가 제거될 수 있고, 절연 패턴(226P)의 노출 표면이 안정화된 상태를 유지할 수 있다.
도 11의 공정 P320에서, 증착 억제 처리된 절연 패턴(226P)의 표면과 하부 전극(LE2)의 표면이 노출된 결과물 상에 퍼지(purge) 가스를 공급하여, 상기 기판 상의 불필요한 부산물들을 제거할 수 있다. 이 때, 기판(210) 상에 남아 있는 상기 전처리 가스의 잔류물이 제거될 수 있다. 상기 퍼지 가스로서 예를 들면 Ar, He, Ne 등의 불활성 가스 또는 N2 가스 등을 사용할 수 있다.
도 11의 공정 P330에서, 절연 패턴(226P) 및 하부 전극(LE2) 중 하부 전극(LE2)의 표면에만 선택적으로 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층(250)을 형성할 수 있다.
예시적인 실시예들에서, 도전성 인터페이스층(250)에 포함된 금속성 원소와 하부 전극(LE2)에 포함된 금속은 서로 다른 물질일 수 있다. 다른 예시적인 실시예들에서, 도전성 인터페이스층(250)에 포함된 금속성 원소와 하부 전극(LE2)에 포함된 금속은 서로 동일한 물질일 수 있다.
도 11의 공정 P340에서, 도전성 인터페이스층(250)에 후처리 가스를 공급하여 도전성 인터페이스층(250)을 치밀화할 수 있다.
상기 후처리 가스를 공급하여 도전성 인터페이스층(250)을 치밀화하는 동안, 기판(210) 상에 잔류하는 불순물 또는 도전성 인터페이스층(250) 내에 잔류하는 불순물들이 제거될 수 있다.
예시적인 실시예들에서, 상기 후처리 가스는 상기 전처리 가스와 다른 물질로 이루어질 수 있다. 예를 들면, 상기 후처리 가스는 H2, N2, Ar, O2, O3, H2O, NH3, 및 이들의 조합으로부터 선택될 수 있다. 상기 후처리 가스의 공급시 상온 내지 약 500 ℃의 범위 내에서 선택되는 공정 온도를 유지할 수 있다.
도 11의 공정 P350에서, 절연 패턴(226P) 및 도전성 인터페이스층(250) 위에 유전막(260)을 형성할 수 있다.
도 11의 공정 P360에서, 유전막(260) 위에 상부 전극(UE2)을 형성할 수 있다. 예시적인 실시예들에서, 도전성 인터페이스층(250)에 포함된 금속성 원소와 상부 전극(UE2)에 포함된 금속은 서로 다른 물질일 수 있다. 다른 예시적인 실시예들에서, 도전성 인터페이스층(250)에 포함된 금속성 원소와 상부 전극(UE2)에 포함된 금속은 서로 동일한 물질일 수 있다.
도 12는 도 11의 공정 P330에 따라 도전성 인터페이스층을 형성하기 위한 일 예시적인 방법을 설명하기 위한 플로차트이다.
도 12의 공정 P332A에서, 도전성 인터페이스층을 형성하는 데 필요한 전구체를 선택할 수 있다.
상기 전구체는 전형 금속(typical metal), 전이 금속(transition metal), 또는 전이후 금속(post-transition metal)으로 이루어지는 적어도 1 종의 금속성 원소를 포함하는 적어도 하나의 전구체 화합물로 이루어질 수 있다. 예시적인 실시예들에서, 상기 전구체는 알루미늄(Al), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 인듐(In), 주석(Sn), 안티모니(Sb), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 비소(As), 탄탈럼(Ta), 텅스텐(W), 이리듐(Ir), 이트륨(Y), 및 비스무트(Bi) 중에서 선택되는 적어도 1 종의 금속성 원소로 이루어지는 중심 원자와, 상기 중심 원자에 결합된 적어도 하나의 리간드를 포함할 수 있다. 상기 리간드는 C5-C12의 시클로펜타디에닐기(cyclopentadienyl group), C1-C10의 포화 또는 불포화 탄화수소기, C1-C10의 유기 아민기, C5-C20의 β-디케토네이토기, C5-C20의 β-케토이미네이토기, C5-C20의 β-디이미네이토기, 또는 할로겐 원소를 포함할 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에서, 상기 전구체는 화학식 2로 표시되는 구조를 가질 수 있다.
[화학식 2]
M(L1)m(L2)n
화학식 2에서, M은 전형 금속(typical metal), 전이 금속(transition metal), 또는 전이후 금속(post-transition metal)이고, L1은 수소 원자, 할로겐 원자, C1-C10의 알킬기, C1-C10의 알콕시기, C2-C10의 알케닐기, C2-C10의 알키닐기, C6-C12의 아릴기, C6-C15의 아릴알킬기, C3-C15의 알릴기, C3-C15의 시클로알킬기, C3-C15의 시클로알케닐기, C4-C15의 디에닐기, C1-C10의 알킬아미노기, 아미도기, 이미도기, C1-C10의 싸이올(thiol)기, C5-C12의 시클로펜타디에닐기, 아렌(arene, η6-C6H6)기, 또는 C1-C10의 싸이일(thiyl)기이고, L2는 CO, H2O, C1-C10의 알킬아민, 에테르 케톤, 포스핀, 싸이오에테르, 또는 피리딘이고, m은 2 내지 8의 정수이고, n은 0 내지 6의 정수이다. 화학식 2에서, L2는 N, O, P, 및 S 와 같은 헤테로 원자, 또는 할로겐화물(halide)을 통해 M에 배위하는 중성 리간드일 수 있다.
상기 금속성 원소가 Al 인 경우, Al 전구체는 트리메틸 알루미늄(trimethyl aluminum), 트리에틸 알루미늄(triethyl aluminum), 트리클로로알루미늄(AlCl3) 알루미늄 메톡사이드(aluminum methoxide), 알루미늄 에톡사이드(aluminum ethoxide), 알루미늄 나이트레이트 노나하이드레이트(aluminum nitrate nonahydrate), 알루미늄 플로라이드 트리하이드레이트(aluminum fluoride trihydrate), 알루미늄 포스페이트 하이드레이트(aluminum phosphate hydrate), 알루미늄 클로라이드 헥사하이드레이트(aluminum chloride hexahydrate), 알루미늄 하이드록사이드(aluminum hydroxide), 알루미늄 설페이트 헥사데카하이드레이트(aluminum sulfate hexadecahydrate), 알루미늄 암모늄 설페이트 도데카하이드레이트(aluminum ammonium sulfate dodecahydrate), 1-에틸-3-메틸이미다졸륨 클로라이드-알루미늄 클로라이드(1-ethyl-3-methylimidazolium chloride-aluminum chloride), 알루마트렌(alumatrane), 알루미늄 2-에틸헥사노에티트(aluminum 2-ethylhexanoate), 알루미늄 2,3-나프탈로시아닌 클로라이드(aluminum 2,3-naphthalocyanine chloride), 알루미늄 2,9,16,23-테트라키스(페닐티오)-29H,31H 프탈로시아닌(aluminum 2,9,16,23-tetrakis(phenylthio)-29H,31H phthalocyanine chloride), 알루미늄 아세토타트레이트(aluminum acetotartrate), 알루미늄 아세틸아세토네이트(aluminum acetylacetonate), 알루미늄 칼슘 이소프로폭사이드(aluminum calcium isopropoxide), 알루미늄 디메틸 이소프로폭사이드(aluminum dimethyl isopropoxide), 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Zr 인 경우, Zr 전구체는 테트라키스(에틸메틸아미노)지르코늄(TEMAZ), 트리스(디메틸아미노)시클로펜타디에닐 지르코늄, (C5H5)Zr[N(CH3)2]3, Zr(i-OPr)4, Zr(TMHD)(i-OPr)3, Zr(TMHD)2(i-OPr)2, Zr(TMHD)4, Zr(DMAE)4, Zr(METHD)4, (여기서, i-OPr = 이소프로폭시드; TMHD = 2,2,6,6-tetramethyl-3,5-heptanedionate; DMAE = dimethylaminoethoxide; METHD = methoxyethoxytetramethylheptanedionate), 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Nb 인 경우, Nb 전구체는 니오븀펜타클로라이드(NbCl5), 니오븀펜타플루오라이드(NbF5), 펜타키스디메틸아미노니오븀(PDMAN, Nb(N(CH3)2)5), 펜타키스디에틸아미노니오븀(PDEAN, Nb(NEt2)5), 펜타키스(메틸에틸아미도)니오븀(PMEAN, Nb(NMeEt)5), tert-부틸이미노트리스(디메틸아미노)니오븀(TBTDMN, tBuNNb(NMe2)3), tert-부틸이미노트리스(디에틸아미노)니오븀(TBTDEN, tBuNNb(NEt2)3), tert-부틸이미노트리스(메틸에틸아미노)니오븀(TBTMEN, tBuNNb(NMeEt)3), 에틸이미도-트리스(디메틸아미도) 니오븀((EtN)Nb(NMe2)3), 에틸이미도-트리스(디에틸아미도)니오븀((EtN)Nb(NEt2)3), 에틸이미도-트리스(에틸메틸아미도)니오븀((EtN)Nb[N(Et)Me]3), tert-아밀이미도-트리스(디메틸아미도)니오븀(NBIMANB, (NbmylN)Nb(NMe2)3, tert-아밀이미도-트리스(디에틸아미도)니오븀(NBIEANB, (NbmylN)Nb(NEt2)3), tert-아밀이미도-트리스(에틸메틸아미도)니오븀(NBIMANB, (NbmylN)Nb([N(Et)Me]3), 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Mo 인 경우, Mo 전구체는 (CpR)2Mo(NR') (R 및 R'은 각각 H 또는 C1-C10의 알킬기), 또는 Mo 할로겐화물로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Ru 인 경우, Ru 전구체는 (C6H8)Ru(CO3), (C7H10)Ru(CO)3, (시멘)(1,3-시클로헥사디엔)Ru(0)((cymene)(1,3-cyclohexadiene)Ru(0)), (시멘)(1,4-시클로헥사디엔)Ru(0), (시멘)(1-메틸시클로헥사-1,3-디엔)Ru(0), (시멘)(2-메틸시클로헥사-1,3-디엔)Ru(0), (시멘)(3-메틸시클로헥사-1,3-디엔)Ru(0), (시멘)(4-메틸시클로헥사-1,3-디엔)Ru(0), (시멘)(5-메틸시클로헥사-1,3-디엔)Ru(0), (시멘)(6-메틸시클로헥사-1,3-디엔)Ru(0), (시멘)(1-메틸시클로헥사-1,4-디엔)Ru(0), (시멘)(2-메틸시클로헥사-1,4-디엔)Ru(0), (시멘)(3-메틸시클로헥사-1,4-디엔)Ru(0), (시멘)(4-메틸시클로헥사-1,4-디엔)Ru(0), (시멘)(5-메틸시클로헥사-1,4-디엔)Ru(0), (시멘)(6-메틸시클로헥사-1,4-디엔)Ru(0), (벤젠)(1,3-시클로헥사디엔)Ru(0), (톨루엔)(1,3-시클로헥사디엔)Ru(0), (에틸벤젠)(1,3-시클로헥사디엔)Ru(0), (1,2-크실렌)(1,3-시클로헥사디엔)Ru(0), (1,3-크실렌)(1,3-시클로헥사디엔)Ru(0), (1,4-크실렌)(1,3-시클로헥사디엔)Ru(0), (p-시멘)(1,3-시클로헥사디엔)Ru(0), (o-시멘)(1,3-시클로헥사디엔)Ru(0), (m-시멘)(1,3-시클로헥사디엔)Ru(0), (쿠멘)(1,3-시클로헥사디엔)Ru(0), (n-프로필벤젠)(1,3-시클로헥사디엔)Ru(0), (m-에틸톨루엔)(1,3-시클로헥사디엔)Ru(0), (p-에틸톨루엔)(1,3-시클로헥사디엔)Ru(0), (o-에틸톨루엔)(1,3-시클로헥사디엔)Ru(0), (1,3,5-트리메틸벤젠)(1,3-시클로헥사디엔)Ru(0), (1,2,3-트리메틸벤젠)(1,3-시클로헥사디엔)Ru(0), (tert-부틸벤젠)(1,3-시클로헥사디엔)Ru(0), (이소부틸벤젠)(1,3-시클로헥사디엔)Ru(0), (sec-부틸벤젠)(1,3-시클로헥사디엔)Ru(0), (인단)(1,3-시클로헥사디엔)Ru(0), (1,2-디에틸벤젠)(1,3-시클로헥사디엔)Ru(0), (1,3-디에틸벤젠)(1,3-시클로헥사디엔)Ru(0), (1,4-디에틸벤젠)(1,3-시클로헥사디엔)Ru(0), (1-메틸-4-프로필벤젠)(1,3-시클로헥사디엔)Ru(0), (1,4-디메틸-2-에틸벤젠)(1,3-시클로헥사디엔)Ru(0), 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 In 인 경우, In 전구체는 인듐 아세테이트(In(CH3COO)3), 인듐 트리클로라이드(InCl3), 인듐 트리브로마이드(InBr3), 인듐 나이트레이트(In(NO3)3), 인듐 설페이트(In2(SO4)3), 인듐 하이드록사이드(In(OH)3), 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Sn 인 경우, Sn 전구체는 R2Sn(NR'R")2 (여기서, R, R', 및 R"은 각각 H 또는 C1-C10의 알킬기), Sn 할로겐화물, 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Sb 인 경우, Sb 전구체는 SbCl3, SbBr3, SbI3, Sb(OC2H5)3, Sb(OC3H7)3, Sb(OC4H9)3, 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Sc 인 경우, Sc 전구체는 Sc(MeCp)2(Me2pz) (MeCp = methylcyclopentadienyl, Me2pz = 3,5-dimethylpyrazolate), Cp3Sc, Sc(THD)3 (THD = 2,2,6,6-tetramethyl-3,4-heptanedionato), Sc(i-OPr)3 (i-OPr = 이소프로폭시드), 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Ti 인 경우, Ti 전구체는 티타늄테트라클로라이드(TiCl4), 티타늄테트라플루오라이드(TiF4), 티타늄 테트라키스(이소프로폭사이드)(Ti(O-iPr)4), 사이클로펜타디에닐 티타늄, 티타늄 비스(이소프로폭사이드)비스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트)(Ti(O-iPr)2(thd)2), 테트라키스디메틸아미노티타늄(TDMAT, Ti(NMe2)4), 테트라키스(디에틸아미노)티타늄(TEMAT, (Et2N)4Ti), 트리메톡시(펜타메틸시클로펜타디에닐)티타늄((Cp*)Ti(OMe)3), 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 V 인 경우, V 전구체는 바나듐테트라클로라이드(VCl4), 바나듐펜타클로라이드(VCl5), 바나듐펜타플루오라이드(VF5), 테트라키스디메틸아미노바나듐(TDMAV, V(N(CH3)2)4), 테트라키스디에틸아미노바나듐(TDEAV, V(NEt2)4), 테트라키스(메틸에틸아미도)바나듐(TMEAV, V(NMeEt)4), 비스(사이클로펜타다이에닐)바나듐(Cp2V), 비스(사이클로펜타다이에닐)디클로로바나듐(Cp2VCl2), 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Mn 인 경우, Mn 전구체는 Mn(thd)3, (thd = 2,2,6,6-tetramethyl-3,5-heptanedionate), 망간 옥살레이트(manganese oxalate), MnCp2, Mn(Me4Cp)2, Mn(EtCp)2), Mn(btsa)2 (btsa = bis(trimethylsilyl)amide), 비스(아미드아미노알칸)망간, 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Fe 인 경우, Fe 전구체는 FeCl3, Fe(NO3)3, Fe(CO)5, Fe(NO3)2, Fe(SO4)3, Fe(acac)3 (철(III) 아세틸아세토네이트), 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Co 인 경우, Co 전구체는 디-코발트 옥타카르보닐(di-cobalt octacarbonyl), 코발트 니트로실 착물(cobalt nitrosyl complexes), 코발트(II) 및 코발트(III)의 β-디케토네이트(β-diketonates of cobalt (II) and cobalt (III), 또는 이들의 유도체로부터 선택될 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Ni 인 경우, Ni 전구체는 NiSO4·6H2O, NiCl2·6H2O, Ni(EtCp)2, Ni(CO)4, Ni(MeCp)2, Ni(EtCp)2, Ni(iPrCp)2(bis(i-propylcyclopentadienyl)nickel), 비스[1-디메틸아미노-2-메틸-2-부톡시]Ni(II) (bis[1-dimethylamino-2-methyl-2-butoxy]Ni(II)), 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 As 인 경우, As 전구체는 As(OCH3)3, As(OC2H5)3, As(OC3H7)3, As(OC4H9)3, 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Ta 인 경우, Ta 전구체는 탄탈럼펜타클로라이드(TaCl5), 탄탈럼펜타플루오라이드(TaF5), 펜타키스디메틸아미노탄탈럼(TADMA, Ta(NMe2)5), 펜타키스디에틸아미노탄탈럼(PDEAT, Ta(NEt2)5), 펜타키스(메틸에틸아미도)탄탈럼(PMEAT, Ta(NMeEt)5), tert-부틸이미노트리스(디메틸아미노)탄탈럼(TBTDMT, tBuNTa(NMe2)3), tert-부틸이미노트리스(디에틸아미노)탄탈럼(TBTDET, tBuNTa(NEt2)3), tert-부틸이미노트리스(메틸에틸아미노)탄탈럼(TBTMET, tBuNTa(NMeEt)3), 에틸이미도-트리스(디메틸아미도)탄탈럼((EtN)Ta(NMe2)3), 에틸이미도-트리스(디에틸아미도)탄탈럼((EtN)Ta(NEt2)3), 에틸이미도-트리스(에틸메틸아미도)탄탈럼((EtN)Ta[N(Et)Me]3), tert-아밀이미도-트리스(디메틸아미도)탄탈럼(TAIMATA, (tAmylN)Ta(NMe2)3, tert-아밀이미도-트리스(디에틸아미도)탄탈럼(TAIEATA, (tAmylN)Ta(NEt2)3), tert-아밀이미도-트리스(에틸메틸아미도)탄탈럼(TAIMATA, (tAmylN)Ta([N(Et)Me]3), 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 W 인 경우, W 전구체는 비스(터셔리부틸이미도) 비스(터셔리부틸아미도)텅스텐((tBuN)2W(N(H)tBu)2), 비스(터셔리부틸이미도) 비스(디메틸아미도)텅스텐((tBuN)2W(NMe2)2), 비스(터셔리부틸이미도) 비스(디에틸아미도)텅스텐((tBuN)2W(NEt2)2), 비스(터셔리부틸이미도) 비스(에틸메틸아미도)텅스텐((tBuN)2W(NEtMe)2), 텅스텐 헥사플루오라이드, 텅스텐 헥사클로라이드, 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Ir 인 경우, Ir 전구체는 이리듐 아세틸아세토네이트(iridium acetylacetonate), 이리듐 나이트레이트, 이리듐 클로라이드, 이리듐 설페이트, 이리듐 아세테이트, 이리듐 아세틸아세토네이트, 이리듐 시아네이트, 이리듐 이소프로필옥사이드, 이리듐 부톡사이드, H2IrCl6·6H2O, 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Y 인 경우, Y 전구체는 염화 이트륨, 질산 이트륨, 이트륨 아세틸아세토네이트 수화물, 불화 이트륨, 초산 이트륨, 황산 이트륨, Y(thd)3, Y(CH3Cp)3, 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소가 Bi 인 경우, Bi 전구체는 Bi(MMP)3{tris(1-methoxy-2-methyl-2-propxy)bismuth}, Bi(phen)3, (phen = phenyl), BiCl3, 또는 이들의 유도체로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 금속성 원소의 전구체는 상기 예시한 바에 한정되지 않으며, 이 기술 분야에서 잘 알려진 전구체들 중에서 선택 가능하다. 예시적인 실시예들에서, 상기 금속성 원소를 포함하는 전구체는 상온에서 액체일 수 있다.
도 12의 공정 P332B에서, 기판(210) 상에 전구체를 공급할 수 있다.
예시적인 실시예들에서, 공정 온도를 약 100 ℃ 내지 약 600 ℃로 유지하면서 기판(210) 상에 상기 금속성 원소를 포함하는 전구체를 공급할 수 있다.
예시적인 실시예들에서, 도 12를 참조하여 설명하는 방법에 따라 도전성 인터페이스층을 형성하기 위한 증착 공정시 공정 압력은 약 10 Pa 내지 대기압으로 유지될 수 있다. 예시적인 실시예들에서, 상기 도전성 인터페이스층을 형성하기 위하여 상기 금속성 원소를 포함하는 전구체가 단독으로 기판(210) 위에 공급될 수 있다. 다른 예시적인 실시예들에서, 상기 도전성 인터페이스층을 형성하기 위하여 상기 금속성 원소와는 다른 금속성 원소를 포함하는 전구체, 반응 가스, 및 유기 용제 중 적어도 하나와, 상기 금속성 원소를 포함하는 전구체와의 혼합물로 이루어지는 다성분 원료를 기판 상에 공급할 수 있다. 상기 공급 가스들이 상기 반응 공간 내부로 1 회 공급되는 시간은 약 0.1 초 내지 약 100 초 동안 유지될 수 있다. 상기 전구체 및 상기 반응 가스는 상기 기판 상에 동시에 또는 순차적으로 공급될 수 있다.
도 12의 공정 P332B에 따라 기판(210) 상에 상기 전구체를 공급함으로써, 하부 전극(LE2)의 표면 위에 상기 전구체의 화학흡착층 및 물리흡착층이 형성될 수 있다.
도 12의 공정 P332C에서, 기판(210) 상에 퍼지 가스를 공급하여, 기판(210) 상의 불필요한 부산물들을 제거할 수 있다. 이 때, 기판(210) 상에 남아 있는 전구체의 물리흡착층도 제거될 수 있다. 상기 퍼지 가스로서 예를 들면 Ar, He, Ne 등의 불활성 가스 또는 N2 가스 등을 사용할 수 있다.
도 12의 공정 P332D에서, 기판(210) 상에 산화성 가스를 공급할 수 있다. 그 결과, 공정 P332B에서 형성한 전구체의 화학흡착층으로부터 1 개 원자층 단위의 금속성 산화막이 형성될 수 있다. 상기 금속성 산화막의 구체적인 예들은 도 1을 참조하여 도전성 인터페이스층(150)을 구성하는 금속성 산화막에 대하여 설명한 바와 같다.
상기 산화성 가스는 O2, O3, H2O, NO2, NO, N2O (nitrous oxide), CO, CO2, H2O2, HCOOH, CH3COOH, (CH3CO)2O, 알콜, 과산화물(peroxide), 황 산화물, 플라즈마 O2, 리모트 플라즈마 O2, 플라즈마 N2O, 플라즈마 H2O, 및 이들의 조합 중에서 선택될 수 있다.
도 12의 공정 P332E에서, 기판(210) 상에 퍼지 가스를 공급하여, 기판(210) 상의 불필요한 부산물들을 제거할 수 있다. 이 때, 기판(210) 상에 남아 있는 상기 산화성 가스의 잔류물이 제거될 수 있다. 상기 퍼지 가스로서 예를 들면 Ar, He, Ne 등의 불활성 가스 또는 N2 가스 등을 사용할 수 있다.
도 12의 공정 P332F에서, 도전성 인터페이스층의 목표 두께가 얻어졌는지 판단하고, 도전성 인터페이스층의 목표 두께가 얻어질 때까지 공정 P332B 내지 공정 P332E의 증착 사이클을 복수 회 반복할 수 있다. 공정 P332F에서 도전성 인터페이스층의 목표 두께가 얻어진 것으로 판단하면 도 11의 공정 P340으로 진행할 수 있다.
예시적인 실시예들에서, 도 12를 참조하여 설명한 방법을 이용하여 도 7b에 예시한 도전성 인터페이스층(250) 또는 도 8에 예시한 도전성 인터페이스층(250A)를 형성할 수 있다.
도 13a는 도 11의 공정 P330에 따라 도전성 인터페이스층을 형성하기 위한 다른 예시적인 방법을 설명하기 위한 플로차트이다.
도 12를 참조하여 설명한 바와 같은 방법으로 도 13의 공정 P332A 내지 공정 P332E를 수행하여 제1 금속성 원소를 포함하는 인터페이스 서브층을 형성할 수 있다.
도 13a의 공정 P334A에서, 상기 도전성 인터페이스 서브층의 목표 두께가 얻어졌는지 판단하고, 상기 도전성 인터페이스 서브층의 목표 두께가 얻어질 때까지 공정 P332B 내지 공정 P332E의 증착 사이클을 복수 회 반복할 수 있다.
공정 P334A에서 상기 도전성 인터페이스 서브층의 목표 두께가 얻어진 것으로 판단하면, 공정 P334B에서 새로운 전구체를 선택할 수 있다. 상기 새로운 전구체는 이전의 전구체와는 다른 전구체일 수 있다. 상기 새로운 전구체는 도 12의 공정 P332A에서 사용되는 전구체에 대하여 설명한 바와 대체로 유사한 구조를 가질 수 있다. 단, 상기 새로운 전구체는 이전의 전구체에 포함된 금속성 원소와는 다른 종류의 금속성 원소를 포함할 수 있다.
도 13a의 공정 P332F에서, 형성하고자 하는 최종 도전성 인터페이스층의 목표 두께가 얻어졌는지 판단하고, 상기 최종 도전성 인터페이스층의 목표 두께가 얻어지지 않았으면, 상기 새로운 전구체를 이용하여 도 13a의 공정 P332B 내지 공정 P334B의 증착 사이클을 복수 회 반복하여 이전에 형성된 도전성 인터페이스 서브층 위에 새로운 도전성 인터페이스 서브층을 형성할 수 있다.
도 13a의 공정 P332F에서 상기 최종 도전성 인터페이스층의 목표 두께가 얻어진 것으로 판단할 때까지 도 13a의 공정 P332B 내지 공정 P334B의 증착 사이클을 복수 회 반복할 수 있다. 공정 P332F에서 최종 도전성 인터페이스층의 목표 두께가 얻어진 것으로 판단하면 도 11의 공정 P340으로 진행할 수 있다.
예시적인 실시예들에서, 도 13a를 참조하여 설명한 방법을 이용하여 도 9에 예시한 도전성 인터페이스층(250B), 도 10에 예시한 도전성 인터페이스층(250C), 또는 도 5에 예시한 도전성 인터페이스층(150D)을 형성할 수 있다.
도 13b는 도 11의 공정 P330에 따라 도전성 인터페이스층을 형성하기 위한 또 다른 예시적인 방법을 설명하기 위한 플로차트이다.
도 13b에 예시한 도전성 인터페이스층의 형성 공정은 도 13a를 참조하여 설명한 바와 대체로 동일하다. 단, 도 13b에 예시한 도전성 인터페이스층의 형성 공정에서는, 공정 P334A에서 도전성 인터페이스 서브층의 목표 두께가 얻어지지 않은 것으로 판단한 경우, 공정 P332B 내지 공정 P332E의 증착 사이클을 다시 반복하기 전에, 공정 P336에서 기판(210) 상에 전처리 가스를 공급하여 절연 패턴(226P)의 표면을 선택적으로 증착 억제 처리하는 공정을 더 수행할 수 있다. 공정 P336에 따라 전처리 가스를 공급하는 공정을 더 수행함으로써, 공정 P332B에서 기판(210) 상에 전구체를 공급할 때 상기 전구체가 절연 패턴(226P) 및 하부 전극(LE2) 상의 표면 중 하부 전극(LE2) 상의 표면에만 선택적으로 증착되는 특성이 더욱 강화될 수 있다.
예시적인 실시예들에서, 도 13b를 참조하여 설명한 방법을 이용하여 도 9에 예시한 도전성 인터페이스층(250B), 도 10에 예시한 도전성 인터페이스층(250C), 또는 도 5에 예시한 도전성 인터페이스층(150D)을 형성할 수 있다.
도 13c는 도 11의 공정 P330에 따라 도전성 인터페이스층을 형성하기 위한 또 다른 예시적인 방법을 설명하기 위한 플로차트이다.
도 13c에 예시한 도전성 인터페이스층의 형성 공정은 도 13a를 참조하여 설명한 바와 대체로 동일하다. 단, 도 13c에 예시한 도전성 인터페이스층의 형성 공정에서는, 공정 P332F에서 공정 P332A 내지 공정 P334A의 공정을 적어도 1 회 수행하여 1 개의 인터페이스 서브층을 형성한 후, 공정 P332F에서 최종 도전성 인터페이스층의 목표 두께가 얻어지지 않은 것으로 판단하면, 상기 1 개의 인터페이스 서브층 위에 새로운 인터페이스 서브층을 형성하기 위하여 공정 P332B 내지 공정 P332E의 증착 사이클을 다시 반복하기 전에, 공정 P338에서 기판(210) 상에 전처리 가스를 공급하여 절연 패턴(226P)의 표면을 선택적으로 증착 억제 처리하는 공정을 더 수행할 수 있다. 공정 P338에 따라 전처리 가스를 공급하는 공정을 더 수행함으로써, 공정 P332B에서 기판(210) 상에 새로운 전구체를 공급할 때 상기 새로운 전구체가 절연 패턴(226P) 및 이전에 형성한 인터페이스 서브층 중 이전에 형성한 인터페이스 서브층의 표면에만 선택적으로 증착되는 특성이 더욱 강화될 수 있다.
예시적인 실시예들에서, 도 13c를 참조하여 설명한 방법을 이용하여 도 9에 예시한 도전성 인터페이스층(250B), 도 10에 예시한 도전성 인터페이스층(250C), 또는 도 5에 예시한 도전성 인터페이스층(150D)을 형성할 수 있다.
도 13d는 도 11의 공정 P330에 따라 도전성 인터페이스층을 형성하기 위한 또 다른 예시적인 방법을 설명하기 위한 플로차트이다.
도 13d에 예시한 도전성 인터페이스층의 형성 공정은 도 13b를 참조하여 설명한 바와 대체로 동일하다. 단, 도 13d에 예시한 도전성 인터페이스층의 형성 공정에서는 공정 P332A 내지 공정 P334A의 공정을 적어도 1 회 수행하여 1 개의 인터페이스 서브층을 형성한 후, 공정 P332F에서 최종 도전성 인터페이스층의 목표 두께가 얻어지지 않은 것으로 판단하면, 상기 1 개의 인터페이스 서브층 위에 새로운 인터페이스 서브층을 형성하기 위하여 공정 P332B 내지 공정 P332E의 증착 사이클을 다시 반복하기 전에, 도 13c를 참조하여 설명한 바와 같은 방법으로 공정 P338에서 기판(210) 상에 전처리 가스를 공급하여 절연 패턴(226P)의 표면을 선택적으로 증착 억제 처리하는 공정을 더 수행할 수 있다.
예시적인 실시예들에서, 도 13d를 참조하여 설명한 방법을 이용하여 도 9에 예시한 도전성 인터페이스층(250B), 도 10에 예시한 도전성 인터페이스층(250C), 또는 도 5에 예시한 도전성 인터페이스층(150D)을 형성할 수 있다.
도 14a 내지 도 14g는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 14a 내지 도 14g에 있어서, 도 7a 내지 도 7d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 14a를 참조하면, 소자분리막(212)에 의해 활성 영역(AC)이 정의된 기판(210) 상에 하부 구조물(220)과, 하부 구조물(220)을 관통하여 활성 영역(AC)에 연결되는 도전 영역(224)을 형성할 수 있다. 그 후, 하부 구조물(220) 및 도전 영역(224)을 덮는 절연막(226)을 형성할 수 있다.
절연막(226)은 후속 공정에서 식각 정지층으로 사용될 수 있다. 절연막(226)은 하부 구조물(220)에 대하여 식각 선택비를 가지는 절연 물질로 이루어질 수 있다. 일부 실시예들에서, 절연막(226)은 실리콘 질화막(SiN), 실리콘 탄화질화막(SiCN), 실리콘 보론 질화막(SiBN), 또는 이들의 조합으로 이루어질 수 있다.
도 14b를 참조하면, 절연막(226) 위에 몰드 구조물(MST)을 형성할 수 있다.
몰드 구조물(MST)은 복수의 몰드막과 복수의 지지막을 포함할 수 있다. 예를 들면, 몰드 구조물(MST)은 절연막(226) 위에 차례로 적층된 제1 몰드막(232), 하부 절연성 지지막(242), 제2 몰드막(234), 및 상부 절연성 지지막(244)을 포함할 수 있다. 제1 몰드막(232) 및 제2 몰드막(234)은 각각 불화암모늄(NH4F), 불산(HF) 및 물을 포함하는 식각액에 대하여 식각율이 비교적 높아 상기 식각액에 의한 리프트-오프(lift-off) 공정에 의해 제거 가능한 물질로 이루어질 수 있다. 일부 실시예들에서, 제1 몰드막(232) 및 제2 몰드막(234)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 몰드막(232)은 BPSG(boro phospho silicate glass) 막으로 이루어질 수 있다. 상기 BPSG 막은 도판트 B(boron)의 농도가 상기 BPSG 막의 두께 방향을 따라 가변되는 제1 부분과, 도판트 P(phosphorus)의 농도가 상기 BPSG 막의 두께 방향을 따라 가변되는 제2 부분 중 적어도 하나를 포함할 수 있다. 제2 몰드막(234)은 비교적 얇은 실리콘 산화막과 실리콘 질화막이 교대로 하나씩 복수 회 반복 적층된 다중 절연막, 또는 실리콘 질화막으로 이루어질 수 있다. 그러나, 제1 몰드막(232) 및 제2 몰드막(234) 각각의 구성 물질은 상기 예시한 바에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 또한, 몰드 구조물(MST)의 적층 순서는 도 14b에 예시한 바에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
하부 절연성 지지막(242) 및 상부 절연성 지지막(244)은 각각 실리콘 질화막(SiN), 실리콘 탄화질화막(SiCN), 실리콘 보론 질화막(SiBN), 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 하부 절연성 지지막(242) 및 상부 절연성 지지막(244)은 서로 동일한 물질로 이루어질 수 있다. 다른 예시적인 실시예들에서, 하부 절연성 지지막(242) 및 상부 절연성 지지막(244)은 서로 다른 물질로 이루어질 수 있다. 일 예에서, 하부 절연성 지지막(242) 및 상부 절연성 지지막(244)은 각각 실리콘 탄화질화막으로 이루어질 수 있다. 다른 예에서, 하부 절연성 지지막(242)은 실리콘 탄화질화막으로 이루어지고, 상부 절연성 지지막(244)은 보론 함유 실리콘 질화막으로 이루어질 수 있다. 그러나, 하부 절연성 지지막(242) 및 상부 절연성 지지막(244)의 구성 물질이 상기 예시한 바에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
도 14c를 참조하면, 도 14b의 결과물에서 몰드 구조물(MST) 위에 마스크 패턴(MP)을 형성한 후, 마스크 패턴(MP)을 식각 마스크로 이용하고 절연막(226)을 식각 정지층으로 이용하여 몰드 구조물(MST)을 이방성 식각하여 복수의 홀(BH)을 한정하는 몰드 구조물 패턴(MSP)을 형성할 수 있다. 몰드 구조물 패턴(MSP)은 제1 몰드 패턴(232P), 하부 절연성 지지 패턴(242P), 제2 몰드 패턴(234P), 및 상부 절연성 지지 패턴(244P)을 포함할 수 있다.
마스크 패턴(MP)은 질화막, 산화막, 폴리실리콘막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 홀(BH)을 형성하는 공정은 몰드 구조물(MST)을 이방성 식각한 결과물을 습식 처리하는 공정을 더 포함할 수 있다. 몰드 구조물(MST)을 이방성 식각하고 그 결과물을 습식 처리하는 공정을 수행하는 동안 절연막(226)의 일부도 함께 식각되어 복수의 도전 영역(224)을 노출시키는 복수의 개구(226H)를 가지는 절연 패턴(226P)이 얻어질 수 있다. 몰드 구조물(MST)을 이방성 식각한 결과물을 습식 처리하기 위한 예시적인 공정에서, DSP(diluted sulfuric acid peroxide) 용액으로 이루어지는 식각액을 사용할 수 있으나, 이에 한정되는 것은 아니다.
몰드 구조물 패턴(MSP)에서, 하부 절연성 지지 패턴(242P)에는 복수의 홀(BH)의 일부인 복수의 홀(242H)이 형성되고, 상부 절연성 지지 패턴(244P)에는 복수의 홀(BH)의 일부인 복수의 홀(244H)이 형성될 수 있다.
도 14d를 참조하면, 도 14c의 결과물에서 마스크 패턴(MP)을 제거하고 복수의 홀(BH)을 채우는 하부 전극(LE2)을 형성할 수 있다.
예시적인 실시예들에서, 하부 전극(LE2)을 형성하기 위하여 도 14d의 결과물 상에 복수의 홀(BH)을 채우면서 상부 절연성 지지 패턴(244P)의 상면을 덮는 도전층을 형성할 수 있다. 상기 도전층을 형성하기 위하여, CVD, PECVD, MOCVD(metal organic CVD), 또는 ALD(atomic layer deposition) 공정을 이용할 수 있다. 그 후, 에치백(etchback) 공정 또는 CMP(chemical mechanical polishing) 공정을 이용하여 상기 도전층의 일부를 제거하여 상부 절연성 지지 패턴(244P)의 상면이 노출되도록 할 수 있다.
도 14e를 참조하면, 도 14d의 결과물에서 상부 절연성 지지 패턴(244P)의 일부를 제거하여 복수의 상부 홀(UH)을 형성한 후, 복수의 상부 홀(UH)을 통해 제2 몰드 패턴(234P)을 습식으로 제거할 수 있다. 그 후, 복수의 상부 홀(UH)을 통해 노출된 하부 절연성 지지 패턴(242P)의 일부를 제거하여 복수의 하부 홀(LH)을 형성한 후, 복수의 하부 홀(LH)을 통해 제1 몰드 패턴(232P)을 습식으로 제거하여 절연 패턴(226P)의 상면을 노출시킬 수 있다.
복수의 상부 홀(UH) 및 복수의 하부 홀(LH) 각각의 평면 형상은 도 7a 및 도 7d에 예시한 평면 형상에 한정되지 않고 다양하게 선택될 수 있다. 제1 몰드 패턴(232P) 및 제2 몰드 패턴(234P)이 제거된 후, 복수의 하부 전극(LE2)의 측벽들이 노출될 수 있다.
예시적인 실시예들에서, 제2 몰드 패턴(234P) 및 제1 몰드 패턴(232P)을 습식으로 제거하기 위하여 불화암모늄(NH4F), 불산(HF) 및 물을 포함하는 식각액을 이용할 수 있으나, 이에 한정되는 것은 아니다.
도 14f를 참조하면, 도 14e의 결과물에서 노출된 표면들 중 복수의 하부 전극(LE2)의 노출된 표면들에만 선택적으로 도전성 인터페이스층(250)을 형성할 수 있다.
예시적인 실시예들에서, 도전성 인터페이스층(250)을 형성하기 위하여, 도 11, 도 12, 도 13a 내지 도 13d를 참조하여 설명한 공정들 중 적어도 하나의 공정을 이용할 수 있다. 예시적인 실시예들에서, 도전성 인터페이스층(250)은 약 1 Å 내지 약 50 Å의 두께를 가지도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 14g를 참조하면, 도 14f의 결과물에서 도전성 인터페이스층(250)의 노출된 표면들과 하부 절연성 지지 패턴(242P) 및 상부 절연성 지지 패턴(244P) 각각의 노출된 표면들과, 절연 패턴(226P)의 노출된 표면들을 덮는 유전막(260)을 형성할 수 있다.
유전막(260)을 형성하기 위하여 ALD 공정을 이용할 수 있다. 유전막(260)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3, Nb2O5, CeO2, TiO2, GeO2, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
그 후, 도 14g의 결과물 상에서 유전막(260)을 덮는 상부 전극(UE2)을 형성하여 도 7a 내지 도 7d, 도 8 내지 도 10에 예시한 커패시터(CP2, CP2A, CP2B, CP2C) 중 어느 하나를 포함하는 집적회로 소자(200, 200A, 200B, 200C), 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 구조의 커패시터를 가지는 집적회로 소자를 제조할 수 있다.
예시적인 실시예들에서, 상부 전극(UE2)을 형성하기 위하여, CVD, MOCVD, PVD, 또는 ALD 공정을 이용할 수 있다.
도 14a 내지 도 14g를 참조하여 설명한 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 의하면, 복수의 하부 전극(LE2)과 유전막(260)과의 사이에 개재되는 도전성 인터페이스층(250, 250A, 250B, 250C)을 형성하는 데 있어서, ASD(area selective deposition) 공정을 이용하여 복수의 하부 전극(LE2)의 표면에만 선택적으로 도전성 인터페이스층(250, 250A, 250B, 250C)을 형성하기 위하여, 도전성 인터페이스층(250, 250A, 250B, 250C)을 형성하기 전에, 도전성 인터페이스층(250, 250A, 250B, 250C)의 형성을 원하지 않는 표면들은 선택적 증착 억제를 위한 전처리 공정을 수행하여, 금속성 원소를 포함하는 전구체와의 화학적 친화도가 없거나 매우 낮게 되도록 안정화 처리를 수행한다. 따라서, 도전성 인터페이스층(250, 250A, 250B, 250C)을 형성한 후, 도전성 인터페이스층(250, 250A, 250B, 250C) 중 불필요한 부분을 제거하기 위한 별도의 식각 공정을 생략할 수 있으며, 이에 따라 상기 별도의 식각 공정에 의한 복수의 하부 전극(LE2)의 원하지 않는 손상 가능성을 제거할 수 있으며, 집적회로 소자의 제조 공정이 단순화될 수 있다. 또한, 복수의 하부 전극(LE2) 중 유전막(260)에 인접한 부분에 공핍층이 발생되는 것을 방지함으로써 커패시터(CP2, CP2A, CP2B, CP2C)의 최소 커패시턴스 값을 증가시킬 수 있고, 누설 전류 발생을 억제할 수 있으며, 집적회로 소자의 양산성 및 신뢰성을 향상시킬 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따라 다양한 조성의 도전성 인터페이스층을 형성하기 위한 예시적인 공정들을 설명한다.
<형성예 1>
SiN 막 및 TiN 막이 노출된 기판 상에서 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 도전성 인터페이스층을 형성하기 위하여, 상기 기판을 약 300 ℃로 가열하면서 상기 SiN 막 및 상기 TiN 막 상에 표면 처리 물질, 예를 들면 전처리 가스를 약 3 분 동안 공급할 수 있다. 그 후, 상기 기판 상에 트리에틸 알루미늄(TEA, Al(C2H5)3) 전구체를 약 10 초 동안 공급하고 약 30 초 동안 퍼지하는 제1 공정을 수행할 수 있다. 그 후, 산화성 가스를 약 20 초 동안 공급하고 약 30 초 동안 퍼지하는 제2 공정을 수행할 수 있다. 상기 제1 공정 및 제2 공정을 포함하는 ASD(area selective deposition) 공정 사이클을 250 회 반복하여, 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 알루미늄 산화물층으로 이루어지는 도전성 인터페이스층을 형성할 수 있다. 상기 알루미늄 산화물층은 Al2O3 등의 알루미늄 산화물로 이루어질 수 있다.
<형성예 2>
형성예 1에서와 동일한 공정을 수행하되, TEA 전구체 대신 트리클로로알루미늄(AlCl3) 전구체를 사용하여 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 알루미늄 산화물층으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 3>
형성예 1에서와 동일한 공정을 수행하되, TEA 전구체 대신 tert-부틸이미노트리스(디에틸아미노)니오븀 (TBTDEN, tBuNNb(NEt2)3) 전구체를 사용하여 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 NbOx 층으로 이루어지는 도전성 인터페이스층을 형성할 수 있다. 상기 NbOx 층은 NbO, NbO2, Nb2O5 등의 니오븀 산화물의 동소체로 이루어질 수 있다.
<형성예 4>
형성예 1에서와 동일한 공정을 수행하되, TEA 전구체 대신 tert-부틸이미노트리스(디메틸아미노)니오븀(TBTDMN, tBuNNb(NMe2)3) 전구체를 사용하여 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 NbOx 층으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 5>
형성예 1에서와 동일한 공정을 수행하되, TEA 전구체 대신 tert-부틸이미노트리스(디에틸아미노)탄탈럼(TBTDET, tBuNTa(NEt2)3) 전구체를 사용하여 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 TaOx 층으로 이루어지는 도전성 인터페이스층을 형성할 수 있다. 상기 TaOx 층은 Ta2O5 등의 탄탈럼 산화물로 이루어질 수 있다.
<형성예 6>
형성예 1에서와 동일한 공정을 수행하되, TEA 전구체 대신 펜타키스디메틸아미노탄탈럼(TADMA, Ta(NMe2)5) 전구체를 사용하여 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 TaOx 층으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 7>
형성예 1에서와 동일한 공정을 수행하되, TEA 전구체 대신 테트라키스디메틸아미노티타늄(TDMAT, Ti(NMe2)4) 전구체를 사용하여 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 TiOx 층으로 이루어지는 도전성 인터페이스층을 형성할 수 있다. 상기 TiOx 층은 TiO, TiO2, Ti2O, Ti2O, Ti3O, Ti3O5, Ti4O7 등의 티타늄 산화물로 이루어질 수 있다.
<형성예 8>
형성예 1에서와 동일한 공정을 수행하되, TEA 전구체 대신 트리메톡시(펜타메틸시클로펜타디에닐)티타늄 ((Cp*)Ti(OMe)3) 전구체를 사용하여 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 TiOx 층으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 9>
형성예 1에서와 동일한 공정을 수행하되, TEA 전구체 대신 TiCl4 전구체를 사용하여 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 TiOx 층으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 10>
형성예 1에서와 동일한 공정을 수행하여 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 AlOx 층으로 이루어지는 제1 인터페이스 서브층을 형성할 수 있다.
그 후, TDMAT 전구체를 약 10 초 동안 공급하고 약 30 초 동안 퍼지하는 제3 공정을 수행할 수 있다. 그 후, 산화성 가스를 약 20 초 동안 공급하고 약 30 초 동안 퍼지하는 제4 공정을 수행할 수 있다. 상기 제3 공정 및 제4 공정을 포함하는 ASD 공정 사이클을 250 회 반복하여, 상기 SiN 막 및 상기 제1 인터페이스 서브층 중 상기 제1 인터페이스 서브층 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 TiOx 층으로 이루어지는 제2 인터페이스 서브층을 형성할 수 있다. 그 결과, 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 AlOx 층 및 TiOx 층의 이중막으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 11>
형성예 10에서와 유사한 공정을 수행하되, TiOx 층을 먼저 형성하고 상기 TiOx 층 위에 상기 AlOx 층을 형성하여, 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 TiOx 층 및 AlOx 층의 이중막으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 12>
형성예 3에서와 동일한 공정을 수행하여 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 NbOx 층으로 이루어지는 제1 인터페이스 서브층을 형성할 수 있다.
그 후, TDMAT 전구체를 약 10 초 동안 공급하고 약 30 초 동안 퍼지하는 제3 공정을 수행할 수 있다. 그 후, 산화성 가스를 약 20 초 동안 공급하고 약 30 초 동안 퍼지하는 제4 공정을 수행할 수 있다. 상기 제3 공정 및 제4 공정을 포함하는 ASD 공정 사이클을 250 회 반복하여, 상기 SiN 막 및 상기 제1 인터페이스 서브층 중 상기 제1 인터페이스 서브층 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 TiOx 층으로 이루어지는 제2 인터페이스 서브층을 형성할 수 있다. 그 결과, 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 NbOx 층 및 TiOx 층의 이중막으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 13>
형성예 12에서와 유사한 공정을 수행하되, TiOx 층을 먼저 형성하고 상기 TiOx 층 위에 상기 NbOx 층을 형성하여, 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 TiOx 층 및 NbOx 층의 이중막으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 14>
형성예 7에서와 동일한 공정을 수행하여 TiOx 층으로 이루어지는 제1 인터페이스 서브층을 형성할 수 있다. 그 후, TBTDET 전구체를 약 10 초 동안 공급하고 약 30 초 동안 퍼지하는 제3 공정을 수행할 수 있다. 그 후, 산화성 가스를 약 20 초 동안 공급하고 약 30 초 동안 퍼지하는 제4 공정을 수행할 수 있다. 상기 제3 공정 및 제4 공정을 포함하는 ASD 공정 사이클을 250 회 반복하여, 상기 SiN 막 및 상기 제1 인터페이스 서브층 중 상기 제1 인터페이스 서브층 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 TaOx 층으로 이루어지는 제2 인터페이스 서브층을 형성할 수 있다. 그 결과, 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 TiOx 층 및 TaOx 층의 이중막으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 15>
형성예 14에서와 유사한 공정을 수행하되, TaOx 층을 먼저 형성하고 상기 TaOx 층 위에 상기 TiOx 층을 형성하여, 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 TaOx 층 및 TiOx 층의 이중막으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 16>
형성예 10에서와 동일한 공정을 수행하여 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 TiOx 층으로 이루어지는 제1 인터페이스 서브층과, AlOx 층으로 이루어지는 제2 인터페이스 서브층을 형성할 수 있다.
그 후, TDMAT 전구체를 약 10 초 동안 공급하고 약 30 초 동안 퍼지하는 제5 공정을 수행할 수 있다. 그 후, 산화성 가스를 약 20 초 동안 공급하고 약 30 초 동안 퍼지하는 제6 공정을 수행할 수 있다. 상기 제5 공정 및 상기 제6 공정을 포함하는 ASD 공정 사이클을 250 회 반복하여, 상기 SiN 막 및 상기 제2 인터페이스 서브층 중 상기 제2 인터페이스 서브층 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 TiOx 층으로 이루어지는 제3 인터페이스 서브층을 형성할 수 있다. 그 결과, 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 TiOx 층, AlOx 층, 및 TiOx 층이 차례로 적층된 삼중막으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 17>
형성예 16에서와 유사한 공정을 수행하되, AlOx 층으로 이루어지는 제1 인터페이스 서브층을 먼저 형성하고, 그 위에 TiOx 층으로 이루어지는 제2 인터페이스 서브층과, AlOx 층으로 이루어지는 제3 인터페이스 서브층을 순차적으로 형성할 수 있다. 그 결과, 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 AlOx 층, TiOx 층, 및 AlOx 층이 차례로 적층된 삼중막으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 18>
형성예 13에서와 동일한 공정을 수행하여 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 TiOx 층으로 이루어지는 제1 인터페이스 서브층과, NbOx 층으로 이루어지는 제2 인터페이스 서브층을 형성할 수 있다.
그 후, TDMAT 전구체를 약 10 초 동안 공급하고 약 30 초 동안 퍼지하는 제5 공정을 수행할 수 있다. 그 후, 산화성 가스를 약 20 초 동안 공급하고 약 30 초 동안 퍼지하는 제6 공정을 수행할 수 있다. 상기 제5 공정 및 상기 제6 공정을 포함하는 ASD 공정 사이클을 250 회 반복하여, 상기 SiN 막 및 상기 제2 인터페이스 서브층 중 상기 제2 인터페이스 서브층 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 TiOx 층으로 이루어지는 제3 인터페이스 서브층을 형성할 수 있다. 그 결과, 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 TiOx 층, NbOx 층, 및 TiOx 층이 차례로 적층된 삼중막으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 19>
형성예 18에서와 유사한 공정을 수행하되, NbOx 층으로 이루어지는 제1 인터페이스 서브층을 먼저 형성하고, 그 위에 TiOx 층으로 이루어지는 제2 인터페이스 서브층과, NbOx 층으로 이루어지는 제3 인터페이스 서브층을 순차적으로 형성할 수 있다. 그 결과, 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 NbOx 층, TiOx 층, 및 NbOx 층이 차례로 적층된 삼중막으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 20>
형성예 14에서와 동일한 공정을 수행하여 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 TiOx 층으로 이루어지는 제1 인터페이스 서브층과, TaOx 층으로 이루어지는 제2 인터페이스 서브층을 형성할 수 있다.
그 후, 형성예 18에서 설명한 상기 제5 공정 및 상기 제6 공정을 포함하는 ASD 공정 사이클을 250 회 반복하여, 상기 SiN 막 및 상기 제2 인터페이스 서브층 중 상기 제2 인터페이스 서브층 상에만 선택적으로 약 20 Å 이하의 두께를 가지는 TiOx 층으로 이루어지는 제3 인터페이스 서브층을 형성할 수 있다. 그 결과, 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 TiOx 층, TaOx 층, 및 TiOx 층이 차례로 적층된 삼중막으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
<형성예 21>
형성예 20에서와 유사한 공정을 수행하되, TaOx 층으로 이루어지는 제1 인터페이스 서브층을 먼저 형성하고, 그 위에 TiOx 층으로 이루어지는 제2 인터페이스 서브층과, TaOx 층으로 이루어지는 제3 인터페이스 서브층을 순차적으로 형성할 수 있다. 그 결과, 상기 SiN 막 및 상기 TiN 막 중 상기 TiN 막 상에만 선택적으로 TaOx 층, TiOx 층, 및 TaOx 층이 차례로 적층된 삼중막으로 이루어지는 도전성 인터페이스층을 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
210: 기판, 226P: 절연 패턴, 150, 250: 도전성 인터페이스층, 160, 260: 유전막, LE1, LE2: 하부 전극, UE1, UE2: 상부 전극.

Claims (20)

  1. 기판 상에 형성되고 제1 금속을 포함하는 하부 전극과,
    상기 하부 전극을 덮는 유전막과,
    상기 하부 전극과 상기 유전막과의 사이에 개재되고 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층과,
    상기 도전성 인터페이스층 및 상기 유전막을 사이에 두고 상기 하부 전극과 대면하고, 제2 금속을 포함하는 상부 전극을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 도전성 인터페이스층은 상기 하부 전극을 차례로 덮는 제1 인터페이스 서브층 및 제2 인터페이스 서브층을 포함하고,
    상기 제1 인터페이스 서브층 및 상기 제2 인터페이스 서브층은 각각 서로 다른 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 집적회로 소자.
  3. 제1항에 있어서,
    상기 도전성 인터페이스층은 상기 하부 전극을 차례로 덮는 제1 인터페이스 서브층, 제2 인터페이스 서브층, 및 제3 인터페이스 서브층을 포함하고,
    상기 제1 인터페이스 서브층, 상기 제2 인터페이스 서브층, 및 제3 인터페이스 서브층은 각각 서로 다른 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 집적회로 소자.
  4. 제1항에 있어서,
    상기 도전성 인터페이스층은 상기 하부 전극을 차례로 덮는 제1 인터페이스 서브층, 제2 인터페이스 서브층, 및 제3 인터페이스 서브층을 포함하고,
    상기 제1 인터페이스 서브층 및 상기 제3 인터페이스 서브층은 각각 제1 금속성 원소를 포함하고,
    상기 제2 인터페이스 서브층은 상기 제1 금속성 원소와 다른 제2 금속성 원소를 포함하는 집적회로 소자.
  5. 활성 영역을 포함하는 기판과,
    상기 활성 영역 위에 형성된 도전 영역과,
    상기 도전 영역 위에 형성된 커패시터와,
    상기 커패시터의 일부를 지지하기 위한 절연성 지지 패턴을 포함하고,
    상기 커패시터는
    제1 금속을 포함하고, 상기 절연성 지지 패턴에 접하는 부분을 포함하는 하부 전극과,
    상기 하부 전극 및 상기 절연성 지지 패턴을 덮는 유전막과,
    상기 하부 전극과 상기 유전막과의 사이에 개재되고 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층과,
    상기 도전성 인터페이스층 및 상기 유전막을 사이에 두고 상기 하부 전극과 대면하고, 제2 금속을 포함하는 상부 전극을 포함하는 집적회로 소자.
  6. 제5항에 있어서,
    상기 도전성 인터페이스층은 상기 하부 전극을 차례로 덮는 복수의 인터페이스 서브층을 포함하고,
    상기 복수의 인터페이스 서브층은 서로 접해 있는 제1 인터페이스 서브층 및 제2 인터페이스 서브층을 포함하고, 상기 제1 인터페이스 서브층 및 상기 제2 인터페이스 서브층은 서로 다른 금속성 원소를 포함하는 집적회로 소자.
  7. 제5항에 있어서,
    상기 도전성 인터페이스층은 상기 하부 전극을 차례로 덮는 적어도 3 개의 인터페이스 서브층을 포함하고,
    상기 적어도 3 개의 인터페이스 서브층에서 서로 인접한 2 개의 인터페이스 서브층은 서로 다른 금속성 원소를 포함하는 집적회로 소자.
  8. 활성 영역을 포함하는 기판과,
    상기 활성 영역 위에 형성된 복수의 도전 영역과,
    상기 복수의 도전 영역 상에서 수평 방향으로 연장되고, 상기 복수의 도전 영역과 수직으로 오버랩되는 복수의 개구를 가지는 절연 패턴과,
    상기 복수의 개구를 통해 상기 절연 패턴을 관통하고 상기 복수의 도전 영역에 연결되고 각각 제1 금속을 포함하는 복수의 하부 전극과,
    상기 절연 패턴과 수직 방향으로 이격된 위치에서 상기 수평 방향으로 연장되고, 상기 복수의 하부 전극을 지지하기 위하여 상기 복수의 하부 전극 각각의 일부 영역에 접하는 절연성 지지 패턴과,
    상기 복수의 하부 전극, 상기 절연 패턴, 및 상기 절연성 지지 패턴을 덮는 유전막과,
    상기 복수의 하부 전극과 상기 유전막과의 사이에 개재되고 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층과,
    상기 도전성 인터페이스층 및 상기 유전막을 사이에 두고 상기 복수의 하부 전극과 대면하고, 제2 금속을 포함하는 상부 전극을 포함하는 집적회로 소자.
  9. 제8항에 있어서,
    상기 도전성 인터페이스층은 상기 복수의 하부 전극 각각의 표면을 차례로 덮는 복수의 인터페이스 서브층을 포함하고,
    상기 복수의 인터페이스 서브층은 서로 접해 있는 제1 인터페이스 서브층 및 제2 인터페이스 서브층을 포함하고, 상기 제1 인터페이스 서브층 및 상기 제2 인터페이스 서브층은 서로 다른 금속성 원소를 포함하는 집적회로 소자.
  10. 기판 상에 절연 패턴을 형성하는 단계와,
    상기 기판 상에 상기 절연 패턴에 인접하게 배치되고 금속을 포함하는 전극을 형성하는 단계와,
    상기 절연 패턴 및 상기 전극 중 상기 전극의 표면에만 선택적으로 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층을 형성하는 단계와,
    상기 도전성 인터페이스층 및 상기 절연 패턴에 접하는 유전막을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 도전성 인터페이스층을 형성하는 단계는
    상기 전극의 상기 표면에 접하고 제1 금속성 원소를 포함하는 제1 인터페이스 서브층을 형성하는 단계와,
    상기 제1 인터페이스 서브층에 접하고 상기 제1 금속성 원소와 다른 제2 금속성 원소를 포함하는 제2 인터페이스 서브층을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 도전성 인터페이스층을 형성하는 단계는
    상기 절연 패턴 및 상기 전극이 노출된 결과물 상에 선택적 증착 억제를 위한 제1 전처리 가스를 공급하여, 상기 전극 및 상기 절연 패턴 중 상기 절연 패턴의 표면을 증착 억제 처리하는 단계와,
    상기 증착 억제 처리된 상기 절연 패턴과 상기 전극에 제1 금속성 원소를 포함하는 제1 전구체를 공급하여, 상기 증착 억제 처리된 상기 절연 패턴 및 상기 전극 중 상기 전극의 상기 표면 상에만 선택적으로 상기 제1 전구체의 흡착층을 형성하는 단계와,
    상기 제1 전구체의 흡착층이 형성된 결과물 상에 제1 산화성 가스를 공급하여 상기 제1 전구체의 흡착층으로부터 상기 제1 금속성 원소를 포함하는 제1 금속성 산화막을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 전처리 가스는 H2, N2, Ar, O2, O3, H2O, NH3, 실리콘 함유 유기 화합물, 인 함유 유기 화합물, 황 함유 유기화합물, 할로겐 원소 함유 유기 화합물, 질소 함유 유기화합물, 수산기 함유 유기화합물, 유기아미노실란, 또는 이들의 조합으로 이루어지는 집적회로 소자의 제조 방법.
  14. 제12항에 있어서,
    상기 제1 산화성 가스는 O2, O3, H2O, NO2, NO, N2O (nitrous oxide), CO, CO2, H2O2, HCOOH, CH3COOH, (CH3CO)2O, 알콜, 과산화물(peroxide), 황 산화물, 플라즈마 O2, 리모트 플라즈마 O2, 플라즈마 N2O, 플라즈마 H2O, 및 이들의 조합 중에서 선택되는 집적회로 소자의 제조 방법.
  15. 제12항에 있어서,
    상기 제1 금속성 산화막을 형성하는 단계 후, 상기 절연 패턴 및 상기 제1 금속성 산화막이 노출된 결과물 상에 선택적 증착 억제를 위한 제2 전처리 가스를 공급하여, 상기 제1 금속성 산화막 및 상기 절연 패턴 중 상기 절연 패턴의 표면을 증착 억제 처리하는 단계를 더 포함하고,
    상기 제2 전처리 가스는 H2, N2, Ar, O2, O3, H2O, NH3, 실리콘 함유 유기 화합물, 인 함유 유기 화합물, 황 함유 유기화합물, 할로겐 원소 함유 유기 화합물, 질소 함유 유기화합물, 수산기 함유 유기화합물, 유기아미노실란, 또는 이들의 조합으로 이루어지는 집적회로 소자의 제조 방법.
  16. 제12항에 있어서,
    상기 도전성 인터페이스층을 형성하는 단계는
    상기 제1 금속성 산화막을 형성하는 단계 후,
    상기 절연 패턴 및 상기 제1 금속성 산화막이 노출된 결과물 상에 선택적 증착 억제를 위한 제2 전처리 가스를 공급하여, 상기 제1 금속성 산화막 및 상기 절연 패턴 중 상기 절연 패턴의 표면을 증착 억제 처리하는 단계와,
    상기 증착 억제 처리된 상기 절연 패턴과 상기 제1 금속성 산화막에 상기 제1 금속성 원소와 다른 제2 금속성 원소를 포함하는 제2 전구체를 공급하여, 상기 증착 억제 처리된 상기 절연 패턴 및 상기 제1 금속성 산화막 중 상기 제1 금속성 산화막의 표면 상에만 선택적으로 상기 제2 전구체의 흡착층을 형성하는 단계와,
    상기 제2 전구체의 흡착층이 형성된 결과물 상에 제2 산화성 가스를 공급하여 상기 제2 전구체의 흡착층으로부터 상기 제2 금속성 원소를 포함하는 제2 금속성 산화막을 형성하는 단계를 더 포함하는 집적회로 소자의 제조 방법.
  17. 제10항에 있어서,
    상기 도전성 인터페이스층을 형성하는 단계 후, 상기 유전막을 형성하는 단계 전에, 상기 도전성 인터페이스층에 후처리 가스를 공급하여 상기 도전성 인터페이스층을 치밀화하는 단계를 더 포함하고,
    상기 후처리 가스는 H2, N2, Ar, O2, O3, H2O, NH3, 및 이들의 조합으로부터 선택되고 상기 전처리 가스와 다른 물질로 이루어지는 집적회로 소자의 제조 방법.
  18. 기판 상에 제1 금속을 포함하는 하부 전극과 상기 하부 전극을 지지하는 절연성 지지 패턴을 형성하는 단계와,
    상기 절연성 지지 패턴 및 상기 하부 전극 중 상기 하부 전극의 표면에만 선택적으로 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층을 형성하는 단계와,
    상기 도전성 인터페이스층에 후처리 가스를 공급하여 상기 도전성 인터페이스층을 치밀화하는 단계와,
    상기 도전성 인터페이스층 및 상기 절연성 지지 패턴에 접하는 유전막을 형성하는 단계와,
    상기 도전성 인터페이스층 및 상기 유전막을 사이에 두고 상기 하부 전극과 대면하고, 제2 금속을 포함하는 상부 전극을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 도전성 인터페이스층을 형성하는 단계는 적어도 3 개의 인터페이스 서브층을 형성하는 단계를 포함하고,
    상기 적어도 3 개의 인터페이스 서브층 중 서로 접해 있는 2 개의 인터페이스 서브층은 서로 다른 금속성 원소를 포함하도록 형성되는 집적회로 소자의 제조 방법.
  20. 기판 상에 제1 금속을 포함하는 복수의 하부 전극과 상기 복수의 하부 전극을 지지하는 절연성 지지 패턴을 형성하는 단계와,
    상기 절연성 지지 패턴 및 상기 복수의 하부 전극 중 상기 복수의 하부 전극의 표면에만 선택적으로 적어도 1 종의 금속성 원소를 포함하는 금속성 산화막으로 이루어지는 도전성 인터페이스층을 형성하는 단계와,
    상기 도전성 인터페이스층에 후처리 가스를 공급하여 상기 도전성 인터페이스층을 치밀화하는 단계와,
    상기 도전성 인터페이스층 및 상기 절연성 지지 패턴에 접하는 유전막을 형성하는 단계와,
    상기 도전성 인터페이스층 및 상기 유전막을 사이에 두고 상기 복수의 하부 전극과 대면하고, 제2 금속을 포함하는 상부 전극을 형성하는 단계를 포함하고,
    상기 도전성 인터페이스층을 형성하는 단계는
    상기 절연성 지지 패턴 및 상기 복수의 하부 전극이 노출된 결과물 상에 선택적 증착 억제를 위한 제1 전처리 가스를 공급하여, 상기 복수의 하부 전극 및 상기 절연성 지지 패턴 중 상기 절연성 지지 패턴의 표면을 증착 억제 처리하는 단계와,
    상기 증착 억제 처리된 상기 절연성 지지 패턴과 상기 복수의 하부 전극에 제1 금속성 원소를 포함하는 제1 전구체를 공급하여, 상기 증착 억제 처리된 상기 절연성 지지 패턴 및 상기 복수의 하부 전극 중 상기 복수의 하부 전극의 상기 표면 상에만 선택적으로 상기 제1 전구체의 흡착층을 형성하는 제1 증착 단계와,
    상기 제1 전구체의 흡착층이 형성된 결과물 상에 제1 산화성 가스를 공급하여 상기 제1 전구체의 흡착층으로부터 상기 제1 금속성 원소를 포함하는 제1 금속성 산화막을 형성하는 제1 반응 단계와,
    상기 제1 증착 단계 및 상기 제1 반응 단계를 복수 회 반복하여 상기 복수의 하부 전극에 접하는 제1 인터페이스 서브층을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
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