KR20210047119A - 금속 질화막 제조방법 및 금속 질화막을 포함하는 전자 소자 - Google Patents

금속 질화막 제조방법 및 금속 질화막을 포함하는 전자 소자 Download PDF

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KR20210047119A
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정규호
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Abstract

커패시터는 MM'N으로 표현되는 금속 질화물을 포함하며, 여기서, M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소인, 하부 전극; 상기 하부 전극 상에 형성된 유전체층; 상기 하부 전극과 상기 유전체층 사이에 형성되고, MM'ON으로 표현되는 금속 질산화물을 포함하며, 여기서, M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소, O는 산소인, 계면층; 및 상기 유전체층 상에 형성된 상부 전극;을 포함한다.

Description

금속 질화막 제조방법 및 금속 질화막을 포함하는 전자 소자{Method of manufacturing a metal nitride layer and electronic device including the metal nitride layer}
개시된 실시예들은 금속 질화막 제조방법 및 금속 질화막을 포함하는 전자 소자에 관한 것이다.
집적회로 소자의 다운-스케일링(down-scaling)에 따라 커패시터가 차지하는 공간도 축소되고 있다. 커패시터는 상, 하부 전극 및 이들 전극 사이에 게재된 유전체막으로 이루어지며, 높은 커패시턴스를 나타내기 위해 고유전율의 유전체 물질이 사용된다. 커패시터의 성능은 유전체 물질의 유전율 뿐 아니라 전극 재질 및 제조 공정에 의해서도 영향을 받는다. 커패시터 제조시 박막 증착을 위한 고온 공정 중 전극 물질의 열화가 일어날 수 있고 이에 의해 커패시터의 성능이 저하될 수 있다.
불순물이 적은 금속 질화물 제조방법이 제공된다.
금속 질화물을 전극 물질로 사용하여 전기적 성능이 양호한 커패시터가 제공된다.
일 유형에 따르면, MM'N으로 표현되는 금속 질화물을 포함하며, 여기서, M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소인, 하부 전극; 상기 하부 전극 상에 형성된 유전체층; 상기 하부 전극과 상기 유전체층 사이에 형성되고, MM'ON으로 표현되는 금속 질산화물을 포함하며, 여기서, M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소, O는 산소인, 계면층; 및 상기 유전체층 상에 형성된 상부 전극;을 포함하는, 커패시터가 제공된다.
상기 하부 전극을 이루는 재질에서 탄소 불순물 함유량은 1% 이하일 수 있다.
상기 계면층을 이루는 재질에서 탄소 불순물 함유량은 1% 이하일 수 있다.
상기 M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, U 중 어느 하나일 수 있다.
상기 M'은 H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, U 중 어느 하나일 수 있다.
상기 금속 질화물의 M, M', N의 조성비를 x:y:z이라 할 때, 0<x≤2, 0<y≤2, 0<z≤4일 수 있다.
상기 커패시터는 바이어스 전압에 따른 커패시턴스(C) 변화 범위가 Cmin≤C≤Cmax 이고, Cmin/Cmax는 0.9 이상일 수 있다.
일 유형에 따르면, 기판; 및 상기 기판 상에 형성된 전술한 어느 하나의 커패시터;를 포함하는, 집적 회로 소자가 제공된다.
상기 기판은 반도체 기판과, 상기 반도체 기판 상에 형성된 하나 이상의 도전 영역 및 상기 하나 이상의 도전 영역을 절연하는 절연막을 포함할 수 있다.
일 유형에 따르면, 반응 챔버 내에 기판을 배치하고, 상기 반응 챔버에 금속 유기 리간드를 포함하는 제1소스를 공급하는 단계, 상기 제1소스 중 상기 기판상에 흡착되지 않은 유기 리간드를 제거하는 1차 퍼징(purging) 단계; 상기 반응 챔버에 할로겐 화합물을 포함하는 제2소스를 공급하는 단계: 상기 제2소스와 반응하지 않은 유기 리간드를 제거하는 2차 퍼징(purging) 단계; 및 상기 반응 챔버에 질화제(nitridant)를 공급하는 단계;를 포함하는, 금속 질화막 제조방법이 제공된다.
상기 금속 유기 리간드는 금속 원소 M, 유기 리간드 R로 이루어지는 MRx이며, x는 0 < x ≤ 6 의 범위일 수 있다.
상기 M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, U 중 하나일 수 있다.
상기 R은 C1-C10 알킬기, C2-C10 알케닐기, 카르보닐기(C=O), 할라이드, C6-C10 아릴기, C6-C10 사이클로알킬기, C6-C10 사이클로알케닐기, (C=O) R(R은 수소 또는 C1-C10 알킬기임), C1-C10 알콕시기, C1-C10 아미디네이트(amidinate), C1-C10 알킬아미드(alkylamides), C1-C10 알킬이미드(alkylimides), -N(Q)(Q’)(Q 및 Q’은 서로 독립적으로 C1-C10 알킬기 또는 수소임), Q(C=O)CN(Q는 수소 또는 C1-C10 알킬기임) 또는 C1-C10 β-디케토네이트(β-diketonates) 중 적어도 하나의 리간드를 포함할 수 있다.
상기 할로겐 화합물은 할로겐 원소 A를 포함하는 M'Ay(y는 0보다 큰 실수)로 표현되며, 상기 M'은 H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, U 중 어느 하나일 수 있다.
상기 A는 F, Cl, Br, I 중 적어도 하나를 포함할 수 있고, y는 0<y≤6의 범위일 수 있다.
상기 제1소스를 공급하는 단계, 상기 제2소스를 공급하는 단계, 상기 질화제를 공급하는 단계는 ALD(atomic layer deposition) 공정을 사용할 수 있다.
상기 질화제는 NH3, N2H2, N3H, 또는 N2H4일 수 있다.
상기 제조방법은 상기 할로겐 화합물 중 반응 부산물로 남은 할로겐 원소를 제거하기 위한 열처리 단계;를 더 포함할 수 있다.
상기 방법에 따라 제조된 금속 질화막은 탄소 불순물 함량이 1% 이하일 수 있다.
상기 제조방법은 상기 금속 유기 리간드를 포함하는 제1소스를 공급하는 단계와 상기 할로겐 화합물을 포함하는 제2소스를 공급하는 단계 사이에 질화제를 공급하는 단계를 포함하지 않을 수 있다.
또한, 일 유형에 따르면, 전술한 어느 하나의 방법에 따라, 상기 기판 상에 금속 질화막을 형성하는 단계; 상기 금속 질화막 상에 유전체층을 형성하는 단계; 및 상기 유전체층 상에 상부 전극을 형성하는 단계;를 포함하는, 집적 회로 소자 제조 방법이 제공된다.
상술한 커패시터는 커패시터 동작시 형성될 수 있는 공핍층을 감소시키는 구조로서 양호한 전기적 성능을 나타낼 수 있다.
상술한 제조방법에 따라, 불순물이 적고, 커패시터의 전극 물질로 적용시 커패시터의 전기적 성능을 높일 수 있는 금속 질화막이 제공된다.
상술한 제조방법에 따라 고집적도를 가지며 양호한 전기적 성능을 나타낼 수 있는 집적 회로 소자를 제조할 수 있다.
도 1은 실시예에 따른 커패시터(capacitor)의 개략적인 구조를 보이는 단면도이다.
도 2는 실시예에 따른 커패시터(capacitor)의 바이어스 전압에 의한 커패시턴스(capacitance) 변화를 개념적으로 보이는 그래프이다.
도 3은 실시예에 따른 집적 회로 소자의 개략적인 구조를 보이는 단면도이다.
도 4는 실시예에 따른 금속 질화막 제조방법을 설명하는 흐름도이다.
도 5a 내지 도 5h는 실시예에 따른 금속 질화막 제조방법의 각 단계를 개념적으로 설명하는 도면들이다.
도 6a 내지 도 6c는 비교예에 따른 금속 질화막 제조방법을 개념적으로 설명하는 도면들이다.
도 7a 내지 도 7d는 실시예에 따른 집적 회로 소자의 제조방법을 설명하는 도면들이다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하기로 한다. 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이러한 용어들은 구성 요소들의 물질 또는 구조가 다름을 한정하는 것이 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 실시예에 따른 커패시터(capacitor)의 개략적인 구조를 보이는 단면도이다.
커패시터(100)는 하부 전극(110)과 상부 전극(150) 및 하부 전극(110)과 상부 전극(150) 사이에 위치하는 유전체층(130)을 포함한다. 또한, 하부 전극(110)과 유전체층(130) 사이에는 계면층(120)이 위치한다.
하부 전극(110)은 MM'N으로 표현되는 금속 질화물을 포함한다. 여기서, M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소이다.
하부 전극(110)을 이루는 금속 질화물, MM'N은 금속 질화물 MN에 원소 M'이 도핑된 것으로 표현될 수도 있다. M'은 M과 다른 원소로서, M'은 금속일 수도 있으나 이에 한정되지 않고, 금속이 아닌 다른 물질일 수도 있다.
M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, U 중 어느 하나일 수 있다.
M'은 H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, U 중 어느 하나일 수 있다.
하부 전극(110)의 재질은 전극으로서의 전도성을 확보하고, 또한, 커패시터(100)의 제조 과정에서의 고온 공정 후에도, 안정적인 커패시턴스 성능을 유지하도록 선택되고 있다.
금속 질화물, MM'N에서 M, M', N의 조성비를 x:y:z이라 할 때, 0<x≤2, 0<y≤2, 0<z≤4일 수 있다. 조성비에 따라 전기 전도도 뿐 아니라, 커패시터(100)의 전기적 특성이 달라질 수 있다. 이 조성은 계면층(120)의 물질 조성에도 영향을 미치는 인자로서, 계면층(120)은 바이어스 전압에 따른 커패시턴스 변화에 주요 원인이 되기 때문이다. 조성비는 M, M'의 구체적인 선택에 따라 달라질 수 있다.
금속 질화물을 제조하기 위해 통상 사용되는 ALD(atomic layer deposition) 공정에서 금속 물질의 소스로서, 금속 유기 리간드 물질이 전구체(precursor)로 사용된다. 이 때 금속 물질을 타겟 면에 도포 후 유기 리간드가 잘 제거되지 않는 경우 탄소 불순물이 금속 질화막에 포함되게 되며, 이는 커패시터의 성능 저하의 원인이 될 수 있다. 실시예에 따른 커패시터(100)는 상술한 바와 같이 금속 질화물, MM'N을 하부 전극(110)의 재질로 사용하며, 또한, 후술할 제조방법에 따라, 탄소 불순물이 거의 없는, 금속 질화물, MM'N이 하부 전극(110)에 채용되고 있다. 하부 전극(110) 재질의 탄소 함유량은 1% 이하로 일 수 있다.
계면층(120)은 MM'ON으로 표현되는 금속 질산화물을 포함한다. 여기서, M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소, O는 산소이다. M, M'은 각각 상술한 예시물질 중의 어느 하나로서, 하부 전극(110)의 금속 질화물, MM'N에 포함되는 M, M' 각각 동일하다.
계면층(120)은 하부 전극(110) 상에 유전체층(130)을 형성하는 과정에서의 고온 공정에 의해, 하부 전극(110) 표면 산화에 의해 형성된다. 계면층(120)의 두께는 하부 전극(110)의 두께보다 작을 수 있다.
계면층(120)은 전극으로 기능하기 어렵고, 또한, 양질의 유전막을 형성하는 것도 아니어서, 커패시터(100) 성능 저하의 원인이 된다. 또한, 커패시터(100) 동작시, 계면층(120) 내에 공핍층(depletion layer)이 형성될 수 있고, 이러한 공핍층은 커패시터(100)의 성능 저하, 예를 들어, 특히, 네거티브 바이어스에서 커패시턴스 저하의 원인이 될 수 있다.
실시예에 따른 커패시터(100)는 상술한 바와 같이 MM'N으로 표현되며 이루어지며 불순물이 거의 없는 금속 질화막을 하부 전극(110) 재질로 사용하고 있으며, 따라서, 계면층(120)을 이루는 MM'ON에도 탄소 불순물이 거의 없고, 예를 들어, 탄소 불순물 함유량은 1% 이하일 수 있다. 계면층(120)에 의한 커패시터(100) 성능 저하가 감소될 수 있다.
유전체층(130)은 원하는 커패시턴스를 구현할 수 있는, 재질 및 두께로 형성될 수 있다. 커패시터(100)가 구비되는 집적 회로 소자의 집적도가 높아짐에 따라 커패시터(100)가 차지하는 공간은 점차 줄어들게 되며, 따라서 높은 유전율의 유전체가 선호될 수 있다.
유전체층(130)은 고유전율의 물질로 이루어질 수 있다. '고유전율'은 실리콘 산화물의 유전율보다 높은 유전율을 의미한다. 유전체층(130)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 나이오븀(Nb), 세륨(Ce), 란타넘(La), 탄탈럼(Ta), 및 타이타늄(Ti) 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물이 사용될 수 있다. 유전체층(130)은 HfO2, ZrO2, Al2O3, CeO2 , La2O3 , Ta2O3 , 또는 TiO2를 포함할 수 있다. 유전체층(130)은 도시된 바와 같이 단층의 구조를 가질 수 있으나 이에 한정되지 않고 다중막 구조를 가질 수도 있다.
상부 전극(150)은 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상부 전극(150)은 TiN, MoN, CoN, TaN, TiAlN, TaAlN, W, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCO((La,Sr)CoO3), 또는 이들의 조합으로 이루어질 수 있으며, 그러나, 이들에 한정되는 것은 아니다.
도 2는 실시예에 따른 커패시터(capacitor)의 바이어스 전압에 의한 커패시턴스(capacitance) 변화를 개념적으로 보이는 그래프이다.
도 2의 그래프에서, 점선으로 표시한 선은 유전체층(130)에 의해 구현 가능한 이상적인 커패시턴스를 나타낸다. 바이어스 전압과 무관한 일정한 값을 나타내고 있다.
반면, 실선으로 표시한 그래프는 커패시터의 실제 동작시 바이어스 전압에 따라 다르게 나타나는 커패시턴스를 보이고 있다. 음(-)의 방향으로 바이어스 전압이 변할 때 커패시턴스가 저하되고 있으며, 이는 커패시터(100) 내부에 형성되는 공핍층에 의한 것이다. 바이어스 전압에 따른 커패시턴스(C) 변화 범위는 Cmin≤C≤Cmax 로 나타낼 수 있다. 실시예에 따른 커패시터(100)는 공핍층에 의한 성능 저하가 감소하는 구조를 채용하고 있으며, 이에 따라, 증가된 Cmin 값을 가질 수 있다. 다시 말하면, 실시예에 따른 커패시터(100)는 하부 전극(110)에 M'이 도핑된 금속 질화막(MN)을 채용하며 이 때 M', M의 함량비를 전도성 및 커패시터에서 요구되는 전기적 특성에 부합하도록 조절하여 하부 전극(110)과 유전체층(130) 사이의 계면층(120)의 상태가 공핍층이 발생되기 어려운 상태가 될 수 있다. 그 결과 Cmin 값이 향상되며, 높은 Cmin/Cmax를 가질 수 있다. Cmin/Cmax는 0.9 이상일 수 있다.
도 3은 실시예에 따른 집적 회로 소자의 개략적인 구조를 보이는 단면도이다.
집적 회로 소자(200)는 기판(SU) 및 기판 기판(SU) 상에 형성된 커패시터(CA)를 포함한다.
기판(SU)은 Si, Ge과 같은 반도체 원소, 또는 SiC, GaAs, InAs, 및 InP와 같은 화합물 반도체를 포함할 수 있고 또한, 도전 영역과 절연막의 패턴을 포함할 수 있다.
기판(SU)은 예시된 바와 같이, 반도체 기판(210)과 반도체 기판(210) 상에 형성된 하부 구조물(220)을 포함할 수 있다.
반도체 기판(210)은 복수의 활성 영역과 이들을 분리하는 소자 분리막 등을 포함할 수 있다. 반도체 기판(210)은 예를 들어, STI(shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
하부 구조물(220)은 하나 이상의 도전 영역 및 이를 절연하는 절연막을 포함할 수 있다. 도전 영역은, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물로 이루어질 수 있다. 하부 구조물(220)은 다양한 도전 영역들, 예를 들면 배선층, 콘택 플러그, 트랜지스터 등과, 이들을 상호 절연시키는 절연막을 포함할 수 있다. 도전 영역들은 폴리실리콘, 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 절연막은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
커패시터(CA)는 하부 전극(260), 계면층(265), 유전체층(270) 및 상부 전극(280)을 포함할 수 있다.
커패시터(CA)는 기판(SU)에 형성된 도전 영역에 전기적으로 연결되게 형성될 수 있으며, 하부 전극(260)은 기판(SU)에 형성된 도전 영역 상에 형성될 수 있다.
하부 전극(260)은 MM'N으로 표현되는 금속 질화물을 포함한다. 여기서, M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소이다. 전술한 M, M'이 금속 질화물에 포함될 수 있다.
계면층(265)은 MM'ON으로 표현되는 금속 질산화물을 포함한다. 여기서, M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소, O는 산소이다. M, M'은 각각 상술한 예시물질 중의 어느 하나로서, 하부 전극(260)의 금속 질화물, MM'N에 포함되는 M, M' 각각 동일하다.
계면층(265)은 하부 전극(260) 상에 유전체층(270)을 형성하는 과정에서의 고온 공정에 의해, 하부 전극(260) 표면 산화에 의해 형성된다. 계면층(265)의 두께는 하부 전극(260)의 두께보다 작을 수 있다.
유전체층(270)은 고유전율의 물질로 이루어질 수 있다. '고유전율'은 실리콘 산화물의 유전율보다 높은 유전율을 의미하며, 예를 들어, 기판(SU)에 포함되는 절연막들의 재질보다 높은 유전율을 의미할 수 있다.
상부 전극(280)은 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다.
커패시터(CA)는 기판(SU)에 포함되는 도전영역, 절연막 등의 패턴들과 함께 소정의 집적 회로를 이루는 형상으로 형성되는 점에서 도 1에서 예시한 커패시터(100)와 차이가 있고, 나머지 사항은 실질적으로 동일하다.
도 3에는 하나의 커패시터(CA)만이 도시되고 있으나, 집적 회로 소자(200)에는 금속 질화막 MM'N을 하부 전극 재질로 사용하는 다수의 커패시터가 구비될 수 있다.
집적 회로 소자(200)에 구비되는 커패시터(CA)는 바이어스 전압에 의한 커패시턴스 변화가 적은, 즉, 안정적인 전기적 성능을 나타낼 수 있어 집적 회로 소자(200)의 집적도를 높이면서도 성능을 향상시키기 유리하다.
도 4는 실시예에 따른 금속 질화막 제조방법을 설명하는 흐름도이고, 도 5a 내지 도 5h는 실시예에 따른 금속 질화막 제조방법의 각 단계를 개념적으로 설명하는 도면들이다.
금속 질화막을 형성하기 위해, 금속 질화막을 형성할 타겟 면을 가지는 기판(SU)을 준비한다(S300).
기판(SU)은 집적 회로 구현에 적합한 기판으로, 전술한 바와 같이, 반도체 원소와 다수의 도전 영역과 절연막의 패턴들을 포함할 수 있다.
다음, 기판(SU)을 반응 챔버 내에 배치하고 반응 챔버에 금속 유기 리간드를 포함하는 제1소스를 공급한다(S310).
금속 유기 리간드는 금속 원소 M, 유기 리간드 R로 이루어지는 MRx이며, x는 0<x≤6일 수 있다.
M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, U 중 어느 하나일 수 있다.
R은 C1-C10 알킬기, C2-C10 알케닐기, 카르보닐기(C=O), 할라이드, C6-C10 아릴기, C6-C10 사이클로알킬기, C6-C10 사이클로알케닐기, (C=O) R(R은 수소 또는 C1-C10 알킬기임), C1-C10 알콕시기, C1-C10 아미디네이트(amidinate), C1-C10 알킬아미드(alkylamides), C1-C10 알킬이미드(alkylimides), -N(Q)(Q’)(Q 및 Q’은 서로 독립적으로 C1-C10 알킬기 또는 수소임), Q(C=O)CN(Q는 수소 또는 C1-C10 알킬기임) 또는 C1-C10 β-디케토네이트(β-diketonates) 중 적어도 어느 하나를 포함할 수 있다.
제1소스를 공급하는 공정으로 ALD(atomic layer deposition) 공정을 사용할 수 있다. ALD 공정은 100℃~500℃의 온도에서 행해질 수 있으며, 공정 온도는 금속 유기 리간드의 열 안정성을 고려하여 설정될 수 있다. 낮은 열 안정성을 갖는 금속 유기 리간드는 고온에서 분해될 수 있음을 고려하여, 약 400℃ 이하의 온도로 ALD 공정이 행해질 수 있다.
도 5a에 도시된 바와 같이, 반응 챔버 내에 놓인 기판(SU) 상에 금속 유기 리간드가 공급된다.
반응 챔버에 제공되는 금속 유기 리간드 중 기판(SU)에 흡착되지 않은 유기 리간드는 퍼징(purging)에 의해 제거될 수 있다. 퍼징은 반응에 참여하지 않은 유기 리간드, 또는 반응 참여 후의 부산물인 유기 리간드를 반응 챔버 외부로 배출시키는 공정이다. 퍼징에는 Ar, He, Ne 등의 불활성 가스 또는 N2 가스를 이용할 수 있다.
도 5b에 도시된 바와 같이, 기판(SU) 상에 금속 유기 리간드가 흡착된다.
도 5a 및 도 5b의 과정은 다음 화학식으로 예시될 수 있다.
xMR4 → xMR4-a + x*aR (1)
xMR4-a + x*aR → xMR4-a (2)
식 (2)는 퍼징에 의해 잔류 리간드 성분이 제거됨을 나타낸다.
다음, 추가적인 MRx 소스 공급이 필요한지를 판단하고(S330), 필요한 경우 S310, S320의 단계가 반복될 수 있다.
다음, 할로겐 화합물을 포함하는 제2소스를 반응 챔버에 공급한다(S340). 제2소스를 공급하는 공정으로 ALD(atomic layer deposition) 공정을 사용할 수 있다. ALD 공정은 100℃~500℃의 온도에서 행해질 수 있으며, 공정 온도는 금속 유기 리간드의 열 안정성을 고려하여 설정될 수 있다. 낮은 열 안정성을 갖는 금속 유기 리간드는 고온에서 분해될 수 있음을 고려하여, 약 400℃ 이하의 온도로 ALD 공정이 행해질 수 있다.
금속 유기 리간드를 포함하는 제1소스를 공급하는 S310단계와 할로겐 화합물을 포함하는 제2소스를 공급하는 S340단계 사이에 질화제를 공급하는 단계는 포함하지 않을 수 있다.
할로겐 화합물은 할로겐 원소 A를 포함하는 M'Ay(y는 0보다 큰 실수)로 표현될 수 있다.
A는 F, Cl, Br, I 중 적어도 하나를 포함할 수 있고, y는 0<y≤6의 범위일 수 있다.
M'은 H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, U 중 어느 하나일 수 있다.
다음, 할로겐 화합물과 반응하지 않은 유기 리간드를 퍼징에 의해 제거한다(S350). 퍼징에는 Ar, He, Ne 등의 불활성 가스 또는 N2 가스를 이용할 수 있다. 이 단계에서 반응에 참여하지 않은 할로겐 화합물 및 반응 부산물이 함께 제거될 수 있다.
할로겐 화합물을 포함하는 제2소스의 공급(S340) 및 퍼징(350) 단계는 도 5c 내지 도 5e로 도시되며, 다음 화학식으로 표현될 수 있다.
yM'Cl4 → yM'Cl4-b+ y*bCl (3)
xMR4-a+ yM'Cl4-b+ y*bCl
→ xMCl4-a + y M'Cl4-b + x*(4-a)R + ((y*b-x*(4-a))/2)Cl2 (4)
xMCl4-a + yM'Cl4-b + x*(4-a)R + ((y*b-x*(4-a))/2)Cl2
→ xMCl4-a + yM'Cl4-b (5)
위 식에서 할로겐 원소 A로 Cl이 예시되었고, 식(5)는 퍼징에 의해 잔류 리간드 성분 및 반응 부산물이 제거됨을 나타낸다.
도 5e에 도시된 바와 같이, 제1소스에 의해 공급된 M과, 제2소스에 의해 공급된 M'이 할로겐 원소(A)와 결합한 상태로 기판(SU) 상에 흡착되어 있다.
다음, 추가적인 M'Ay 소스 공급이 필요한지를 판단하고(S360), 필요에 따라 S340, S350의 단계가 반복될 수 있다.
다음, 도 5f와 같이, 반응 챔버에 질화제(nitridant)를 공급한다(S370). 질화제를 공급하는 공정으로 ALD 공정을 사용할 수 있으며, 100℃~500℃의 온도에서 행해질 수 있다.
질화제는 질소 원소를 포함하는 반응 가스로서, NH3, N2H2, N3H, 또는 N2H4 중 적어도 하나를 포함할 수 있다.
질화제는 할로겐 원소(A)와 결합한 M 및 할로겐 원소(A)와 결합한 M'과 반응하며, 기판(SU) 상에는 금속 질화막, MM'N이 형성된다. 할로겐 원소를 포함하는 반응 부산물은 공정 온도에 의해 대부분 기화된다.
질화제 공급 및 질화제에 의한 반응은 도 5f 내지 도 5h에 도시되고 있으며, 다음 화학식으로 표현될 수 있다.
　xMCl4-a + yM'Cl4-b + zNHc
→ MxM'yNz + (z*c)HCl + ((x*(4-a)+y*(4-b)-z*c)/2)Cl2 (6)
금속 질화막 MM'N이 원하는 두께로 형성되었는지 확인하고, 필요에 따라 S310~S370 단계가 반복될 수 있다.
챔버에 질화제를 공급하는 단계(S370) 이후에, 할로겐 화합물 중 반응 부산물로 남은 할로겐 원소를 제거하기 위한 열처리가 추가적으로 수행될 수도 있다. 열처리 온도는 약 200℃~1000℃가 될 수 있다.
이러한 단계에 따라 형성된 금속 질화막(101)은 MM'N 이외의 불순물 함량이 매우 낮다. MM'N 형성에 사용된 소스에 포함되었던 유기 리간드들이 거의 모두 제거되었기 때문에, 금속 질화막(101)에는 탄소 불순물이 거의 없다. 이는 화학식 (1) 내지 (6)의 과정에서 나타나는 바와 같다. 이러한 과정에 따라 형성된 금속 질화막(101)에 포함된 탄소 불순물은 약 1%이하일 수 있다. 이와 달리, 기존의 방법에서는 리간드나 반응 부산물이 잔류할 수 밖에 없다. 이에 대해서는 비교예에 대한 도 6a 내지 6c를 참조하여 후술할 것이다. 불순물 함량이 높아질수록 높은 비저항을 나타내게 되며 전극으로 기능하기에 적합하지 않다. 불순물 함량에 따라 금속 질화막의 비저항값은 수백배에 이르는 범위에서 변할 수 있다. 실시예의 방법에 따라 제조되어 불순물이 거의 없는 금속 질화막 MM'N은 낮은 비저항값을 나타낼 수 있고, 우수한 전극 재질로 사용될 수 있다.
실시예에 따른 금속 질화막 제조방법은 금속 유기 리간드와 질화제를 직접적으로 반응시키는 단계를 포함하지 않으며 이에 따라 금속 질화막을 보다 양호한 품질로 형성할 수 있다.
도 6a 내지 도 6c는 비교예에 따른 금속 질화막 제조방법을 개념적으로 설명하는 도면들이다.
도 6a와 같이, 기판(SU)을 배치한 챔버내에 금속 유기 리간드, MRx를 공급하고, 기판(SU)에 흡착되지 않은 리간드를 퍼징하여, 기판(SU) 상에 금속 유기 리간드가 흡착되며, 이는 다음 화학식으로 표현될 수 있다.
MR4 → MR4-a + aR (7)
다음, 도 6b와 같이 질화제 NH3를 공급한다. 이 공정은 ALD 공정에 의할 수 있다. 이 때, NH3와 MRx는 낮은 반응성을 가지며, 따라서 고온으로 ALD 공정이 수행되어야 한다. 한편, NH3와 MRx의 반응성을 높이기 위한 고온 공정에서는 금속 유기 리간드의 낮은 열안정성에 의해 금속 유기 리간드가 분해될 수 있다.
이러한 한계에 의해, 금속 유기 리간드의 금속과 질화제의 질소가 반응한 금속 질화물에는 퍼징 후에도, 유기 리간드가 잘 제거되지 않은 불순물이 포함될 수 있다. 이는 다음 화학식으로 표현될 수 있다.
MR4-a + bNH3 → MCxNy + dR' (8)
도 6c와 같이 제조된 금속 질화막(10)은 MN 이외의 탄소 불순물(Cx, R')을 포함하게 되며, 이에 의해 높은 비저항 값을 나타낼 수 있다. 이러한 금속 질화막(MN)을 전극 재질로 사용하는 커패시터의 전기적 성능은 저하될 수 있다. 예를 들어, 도 2에서 설명한 바와 같이, 바이어스 전압에 따른 커패시턴스 저하가 크게 나타날 수 있고, 즉, 실시예의 경우보다 낮은 Cmin 값을 나타낼 수 있고, 또는 낮은 Cmin/Cmax 값을 나타낼 수 있다.
도 7a 내지 도 7d는 실시예에 따른 집적 회로 소자의 제조방법을 설명하는 도면들이다.
도 7a와 같이, 기판(SU) 상에 하부 전극(260)을 형성한다.
기판(SU)은 집적 회로 구현에 적합한 기판으로, 전술한 바와 같이, 반도체 원소와 다수의 도전 영역과 절연막의 패턴들을 포함할 수 있다.
하부 전극(260)은 도 5a 내지 도 5h에서 설명한 방법에 따라 불순물이 거의 없는 MM'N을 포함하는 금속 질화막(101)을 형성한 후 원하는 형상으로 패터닝하는 과정으로 형성될 수 있다. 하부 전극(260)은 기판(SU)에 구비된 도전 영역에 대응하는 패턴을 가질 수 있다.
다음, 도 7b와 같이, 하부 전극(260) 상에 유전체층(270)을 형성한다. 유전체층(270)은 ALD 공정으로 형성될 수 있다. 유전체층(270)은 하부 전극(260)을 전체적으로 덮는 형태로 증착된 후, 하부 전극(260)에 대응하는 패턴으로 패터닝될 수 있으며, 다만 이러한 방법에 한정되는 것은 아니다.
유전체층(270)을 형성하는 ALD 공정에서 하부 전극(260)의 표면 일부가 산화되어 계면층(265)이 형성될 수 있다.
계면층(265)은 MM'ON으로 표현되는 금속 질산화물을 포함한다. 여기서, M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소, O는 산소이다. M, M'은 하부 전극(260)의 금속 질화물, MM'N에 포함되는 M, M' 각각 동일하다.
다음, 도 7d와 같이 상부 전극(280)을 형성한다. 상부 전극(280)은 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 상부 전극(280)은 ALD 공정으로 형성될 수 있다.
제조된 집적 회로 소자(200)에는 평판형의 하나의 커패시터(CA)만이 도시되고 있으나, 이는 예시적인 것이다. 금속 질화막 MM'N을 하부 전극 재질로 사용하는 다른 형상의 커패시터가 형성될 수 있고, 또한, 다수의 커패시터가 구비될 수 있고,
제조된 집적 회로 소자(200)는 바이어스 전압에 의한 커패시턴스 변화가 적은 커패시터(CA)를 구비하여, 안정적인 전기적 성능을 나타낼 수 있고 집적 회로 소자(200)의 집적도를 높이기에도 유리하다.
상술한 커패시터, 집적 회로 소자, 금속 질화막 제조방법 및 집적 회로 소자 제조방법은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 권리 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 권리 범위는 따라서 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100, CA - 커패시터
110, 260 - 하부 전극
120, 265 - 계면층
130, 270 - 유전체층
150, 280 - 상부 전극
SU - 기판
210 - 반도체 기판
220 - 하부 구조물
101 - 금속 질화막

Claims (21)

  1. MM'N으로 표현되는 금속 질화물을 포함하며, 여기서, M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소인, 하부 전극;
    상기 하부 전극 상에 형성된 유전체층;
    상기 하부 전극과 상기 유전체층 사이에 형성되고, MM'ON으로 표현되는 금속 질산화물을 포함하며, 여기서, M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소, O는 산소인, 계면층; 및
    상기 유전체층 상에 형성된 상부 전극;을 포함하는, 커패시터.
  2. 제1항에 있어서,
    상기 하부 전극을 이루는 재질에서 탄소 불순물 함유량은 1% 이하인, 커패시터.
  3. 제1항에 있어서,
    상기 계면층을 이루는 재질에서 탄소 불순물 함유량은 1% 이하인, 커패시터.
  4. 제1항에 있어서,
    상기 M은
    Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, U 중 어느 하나인, 커패시터.
  5. 제1항에 있어서,
    상기 M'은
    H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, U 중 어느 하나인, 커패시터.
  6. 제1항에 있어서,
    상기 금속 질화물의 M, M', N의 조성비를 x:y:z이라 할 때, 0<x≤2, 0<y≤2, 0<z≤4인, 커패시터.
  7. 제1항에 있어서,
    상기 커패시터는
    바이어스 전압에 따른 커패시턴스(C) 변화 범위가 Cmin≤C≤Cmax 이고, Cmin/Cmax는 0.9 이상인, 커패시터.
  8. 기판;
    상기 기판 상에 형성된 제1항의 커패시터;를 포함하는, 집적 회로 소자.
  9. 제8항에 있어서,
    상기 기판은
    반도체 기판과, 상기 반도체 기판 상에 형성된 하나 이상의 도전 영역 및 상기 하나 이상의 도전 영역을 절연하는 절연막을 포함하는, 집적 회로 소자.
  10. 반응 챔버 내에 기판을 배치하고, 상기 반응 챔버에 금속 유기 리간드를 포함하는 제1소스를 공급하는 단계,
    상기 제1소스 중 상기 기판상에 흡착되지 않은 유기 리간드를 제거하는 1차 퍼징(purging) 단계;
    상기 반응 챔버에 할로겐 화합물을 포함하는 제2소스를 공급하는 단계:
    상기 제2소스와 반응하지 않은 유기 리간드를 제거하는 2차 퍼징(purging) 단계; 및
    상기 반응 챔버에 질화제(nitridant)를 공급하는 단계;를 포함하는, 금속 질화막 제조방법.
  11. 제10항에 있어서,
    상기 금속 유기 리간드는 금속 원소 M, 유기 리간드 R로 이루어지는 MRx이며, x는 0 < x ≤ 6 의 범위인, 금속 질화막 제조방법.
  12. 제11항에 있어서,
    상기 M은
    Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, U 중 어느 하나인, 금속 질화막 제조방법.
  13. 제11항에 있어서,
    상기 R은
    C1-C10 알킬기, C2-C10 알케닐기, 카르보닐기(C=O), 할라이드, C6-C10 아릴기, C6-C10 사이클로알킬기, C6-C10 사이클로알케닐기, (C=O) R(R은 수소 또는 C1-C10 알킬기임), C1-C10 알콕시기, C1-C10 아미디네이트(amidinate), C1-C10 알킬아미드(alkylamides), C1-C10 알킬이미드(alkylimides), -N(Q)(Q’)(Q 및 Q’은 서로 독립적으로 C1-C10 알킬기 또는 수소임), Q(C=O)CN(Q는 수소 또는 C1-C10 알킬기임) 또는 C1-C10 β-디케토네이트(β-diketonates) 중 적어도 하나의 리간드를 포함하는, 금속 질화막 제조방법.
  14. 제10항에 있어서,
    상기 할로겐 화합물은 할로겐 원소 A를 포함하는 M'Ay(y는 0보다 큰 실수)로 표현되며,
    상기 M'은
    H, Li, Be, B, N, O, Na, Mg, Al, Si, P, S, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, U 중 어느 하나인, 금속 질화막 제조방법.
  15. 제14항에 있어서,
    A는 F, Cl, Br, I 중 적어도 하나를 포함하며, y는 0<y≤6의 범위인, 금속 질화막 제조방법.
  16. 제10항에 있어서,
    상기 제1소스를 공급하는 단계, 상기 제2소스를 공급하는 단계, 상기 질화제를 공급하는 단계는 ALD(atomic layer deposition) 공정을 사용하는, 금속 질화막 제조방법.
  17. 제10항에 있어서,
    상기 질화제는 NH3, N2H2, N3H, 또는 N2H4 중 적어도 하나를 포함하는, 금속 질화막 제조방법.
  18. 제10항에 있어서,
    상기 할로겐 화합물 중 반응 부산물로 남은 할로겐 원소를 제거하기 위한 열처리 단계;를 더 포함하는, 금속 질화막 제조방법.
  19. 제10항에 있어서,
    제조된 금속 질화막은 탄소 불순물 함량이 1% 이하인, 금속 질화막 제조방법.
  20. 제10항에 있어서,
    상기 금속 유기 리간드를 포함하는 제1소스를 공급하는 단계와 상기 할로겐 화합물을 포함하는 제2소스를 공급하는 단계 사이에 질화제를 공급하는 단계를 포함하지 않는, 집적 회로 소자 제조 방법.
  21. 제10항의 방법에 따라, 상기 기판 상에 금속 질화막을 형성하는 단계;
    상기 금속 질화막 상에 유전체층을 형성하는 단계; 및
    상기 유전체층 상에 상부 전극을 형성하는 단계;를 포함하는, 집적 회로 소자 제조 방법.
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