JP2004023042A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】電気的特性の向上を図り得るとともに、容易に形成可能なキャパシタ素子を備えた半導体装置を提供する。
【解決手段】トランジスタ３などが形成された半導体基板７の表面を層間絶縁膜６で覆った後、ルテニウムからなるキャパシタ用下部電極１１ａを形成する。下部電極１１ａの露出表面を覆うように、ペロブスカイト型結晶構造のＡサイトを形成するＳｒの酸化物の層１５を設ける。Ｓｒ酸化物層１５の露出表面を覆うように、キャパシタ誘電体膜１６の下層誘電体膜１６ａとなる、ペロブスカイト型結晶構造を有する金属酸化物からなる第１層目のＳＴＯ膜１７ａを成膜する。ＳＴＯ膜１７ａの露出表面を覆うように、上層誘電体膜１６ｂとなる第２層目のＳＴＯ膜１７ｂを成膜する。上層誘電体膜１６ｂの露出表面上にルテニウムからなるキャパシタ用上部電極１１ｂを形成し、キャパシタ素子１０を形成する。
【選択図】 図１
【解決手段】トランジスタ３などが形成された半導体基板７の表面を層間絶縁膜６で覆った後、ルテニウムからなるキャパシタ用下部電極１１ａを形成する。下部電極１１ａの露出表面を覆うように、ペロブスカイト型結晶構造のＡサイトを形成するＳｒの酸化物の層１５を設ける。Ｓｒ酸化物層１５の露出表面を覆うように、キャパシタ誘電体膜１６の下層誘電体膜１６ａとなる、ペロブスカイト型結晶構造を有する金属酸化物からなる第１層目のＳＴＯ膜１７ａを成膜する。ＳＴＯ膜１７ａの露出表面を覆うように、上層誘電体膜１６ｂとなる第２層目のＳＴＯ膜１７ｂを成膜する。上層誘電体膜１６ｂの露出表面上にルテニウムからなるキャパシタ用上部電極１１ｂを形成し、キャパシタ素子１０を形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のキャパシタ構造に係り、特にキャパシタ用誘電体膜としてＢＳＴ、ＳＴＯ等のペロブスカイト型結晶構造を有する金属酸化物薄膜を使用して、キャパシタの電気的特性および加工性の改良を図った半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、電子デバイスのダウンサイジング化に伴い、単にデバイス内部の回路構成を工夫するだけでは、所望される電子デバイスの機能を得ることが困難になりつつある。所望される電子デバイスの機能を得るためには、機能性薄膜等のデバイスを構成する材料自体の特性をも利用して回路を形成することが有利になりつつある。電子デバイスの中には、情報の記憶動作を主な機能とするものがある。そのような電子デバイスとしては、例えば複数個のトランジスタ同士を組み合わせたＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ ｒｅａｄ ｗｒｉｔｅ Ｍｅｍｏｒｙ）またはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、あるいは複数個のトランジスタとキャパシタとを組み合わせたＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの各種集積回路が挙げられる。これらの集積回路の機能を、例えばＭＯＳトランジスタおよびＭＯＳキャパシタの各素子を組み合わせた回路構成のみで満足させることは、それら各素子のセル面積が縮小される中で非常に困難になりつつある。
【０００３】
特に、キャパシタ素子のＳ／Ｎ比を低下させないためには、たとえ集積回路の最小加工寸法が小さくなっても、一定のキャパシタ容量を確保しなければならない。このため、キャパシタ素子用の誘電体膜として、シリコン酸化膜、シリコン窒化膜、あるいはシリコン酸化膜の積層膜（ＮＯ膜）などよりも高い比誘電率を発現する機能性薄膜の採用が検討されている。このような機能性薄膜は、例えばＴａ２Ｏ５，Ｂａ−Ｓｒ−Ｔｉ−Ｏ（ＢＳＴ），Ｓｒ−Ｔｉ−Ｏ（ＳＴＯ），Ｐｂ−Ｚｒ−Ｔｉ−Ｏ（ＰＺＴ），またはＳｒ−Ｂｉ−Ｔａ−Ｏ（ＳＢＴ）等の材料によって形成されている。また、キャパシタ形成材料として機能性薄膜を採用することに伴って、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ ｒｅａｄ ｗｒｉｔｅ Ｍｅｍｏｒｙ）等の新しい機能を有するデバイスが提案され始めている。
【０００４】
【発明が解決しようとする課題】
とりわけ、ＢａｘＳｒ１−ｘＴｉＯ３ （ＢＳＴ）や、ＳｒＴｉＯ３ （ＳＴＯ）などのペロブスカイト型結晶構造を有する金属酸化物薄膜を有する金属酸化物は、数百以上の比誘電率を実現できる。このため、ＢＳＴやＳＴＯなどをキャパシタ誘電体膜として採用することは、極めて大きな利点となる。ところが、ＢＳＴやＳＴＯなどは複数の金属元素を含む金属酸化物であるために、それらの膜を例えばＣＶＤ法により成膜する場合、組成成分の制御の面で困難を伴う。
【０００５】
また、ＢＳＴ膜やＳＴＯ膜を、例えば熱ＣＶＤ法により成膜する場合、ＢａやＳｒの原料であるＤＰＭ ［＝Ｃ１１Ｈ１９Ｏ２］は、単体では極めて分解し難い。一方、Ｔｉの原料は単体でも容易に成膜反応が起こる。しかも、一旦Ｔｉを主成分とする膜が成膜され始めるとＳｒの原料の吸着が促進され、ＢＳＴ膜やＳＴＯ膜の成膜が始まる性質を有している。これにより、熱ＣＶＤ法により形成されたＢＳＴ膜やＳＴＯ膜と、それらの下部に存在する貴金属からなる電極との界面にＴｉ層が偏析することになる。
【０００６】
複数の価数を有する遷移元素のチタンは、界面に欠陥を生成し易い。このため、貴金属との界面にＴｉ層が存在すると、十分なショットキー障壁（ショットキーバリア）を形成することが困難になり、リーク電流の増大をもたらすという問題があった。特に、下部電極側から電子注入を行う際のリーク電流の増大を引き起こすという問題があった。
【０００７】
さらに、半導体装置の微細化に伴い、トランジスタ形成後の熱による負荷（サーマルバジェット）に対する制限が厳しくなる傾向にある。ＢＳＴやＳＴＯの高い比誘電率は、ペロブスカイト結晶相が形成された場合にのみ実現される。ところが、ＢＳＴやＳＴＯのペロブスカイト結晶相を形成するために、非晶質膜から結晶化させるのに要する熱処理温度は、ＳＴＯで約５７５℃、ＢＳＴで約６２０℃と高い。これらのような高温は、ＢＳＴやＳＴＯの薄膜を有するキャパシタを半導体装置に搭載するにあたり、大きな障害となる。
【０００８】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、電子デバイスのダウンサイジング化に伴う電気的特性の劣化を抑制して、電気的特性の向上を図り得るとともに、容易に形成可能なキャパシタ素子を備えた半導体装置を提供することにある。それとともに、そのような半導体装置を効率よく容易に製造できる半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、本発明に係る半導体装置は、基板上に選択的に設けられたキャパシタ用下部電極と、前記基板および前記下部電極の表面を覆うように設けられ、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物の単層構造ないしは複数層の積層構造からなるキャパシタ誘電体膜と、このキャパシタ誘電体膜の表面上に設けられたキャパシタ用上部電極と、を具備してなり、前記キャパシタ誘電体膜は、その前記下部電極との界面が前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層により形成されていることを特徴とするものである。
【００１０】
この半導体装置においては、キャパシタ誘電体膜が、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物の単層構造ないしは複数層の積層構造からなる、高誘電体膜として成膜されている。また、キャパシタ誘電体膜は、そのキャパシタ用下部電極との界面が、ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層により形成されている。これにより、キャパシタ誘電体膜は、その下地となるキャパシタ用下部電極との界面において、チタンやジルコニウムなどのペロブスカイト型結晶構造のＢサイトを形成する金属元素の偏析が殆どない状態に成膜されている。したがって、キャパシタ誘電体膜中には、適正な高さのショットキー障壁（ショットキーバリア）が形成されており、このキャパシタ誘電体膜を備えるキャパシタ素子に流れるリーク電流は抑制もしくは低減されている。このように、本発明に係る半導体装置が具備するキャパシタ素子は、その電気的特性が向上されている。
【００１１】
また、キャパシタ誘電体膜は、先ず、そのキャパシタ用下部電極との界面がペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層により形成される。この後、その酸化物層を下地として、キャパシタ誘電体膜の残りの部分が成膜される。これにより、キャパシタ誘電体膜は、その成膜が容易である。ひいては、このキャパシタ誘電体膜を備えるキャパシタ素子は、その形成が容易であり、半導体装置内に容易に組み込むことができる。
【００１２】
また、本発明に係る半導体装置を実施するにあたり、その構成などの一部を以下に述べるような設定としても構わない。
【００１３】
前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素は、Ｂａ，Ｓｒ，Ｐｂ，Ｌａのうちの少なくとも１種類の金属元素であるとともに、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素は、Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｓｎのうちの少なくとも１種類の金属元素である。
【００１４】
前記キャパシタ用下部電極および前記キャパシタ用上部電極は、それぞれＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる成分として含む材料によって形成されている。
【００１５】
前記キャパシタ用下部電極および前記キャパシタ用上部電極は、それぞれＲｕ，Ｐｔ，Ｉｒ，Ｐｄ，Ｏｓ，Ｒｅ，Ｒｈのうちの少なくとも１種類の金属元素を主たる成分として含む材料によって形成されている。
【００１６】
本発明に係る半導体装置を実施するにあたり、その構成などの一部を以上述べたような各種設定とすることにより、キャパシタ誘電体膜や下部および上部のキャパシタ用電極の電気的特性を容易に向上させることができる。したがって、キャパシタ素子の電荷蓄積能力、ひいては半導体装置の電気的特性を容易に向上させることができる。
【００１７】
また、前記課題を解決するために、本発明に係る半導体装置の製造方法は、基板上にキャパシタ素子の下部電極を設ける工程と、前記基板および前記下部電極の露出表面を覆うように、かつ、前記下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜を設ける工程と、前記下部電極との間に前記酸化物の層および前記キャパシタ誘電体膜を挟むように、前記キャパシタ素子の上部電極を前記キャパシタ誘電体膜の露出表面上に設ける工程と、を含むことを特徴とするものである。
【００１８】
この半導体装置の製造方法においては、基板およびキャパシタ素子の下部電極の露出表面を覆うように、かつ、下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜を設ける。これにより、キャパシタ誘電体膜を、高誘電体膜として成膜できるとともに、その下地となるキャパシタ素子の下部電極との界面において、チタンやジルコニウムなどのペロブスカイト型結晶構造のＢサイトを形成する金属元素の偏析が殆どない状態で成膜できる。したがって、キャパシタ誘電体膜中に適正な高さのショットキー障壁（ショットキーバリア）を形成して、このキャパシタ誘電体膜を備えるキャパシタ素子に流れるリーク電流を抑制もしくは低減できる。このように、本発明に係る半導体装置の製造方法は、キャパシタ素子の電気的特性を向上できる。
【００１９】
また、キャパシタ誘電体膜を成膜する際に、先ず、そのキャパシタ素子の下部電極との界面をペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層として形成する。この後、その酸化物層を下地として、キャパシタ誘電体膜の残りの部分を成膜する。これにより、キャパシタ誘電体膜を容易に、かつ、効率よく成膜できる。ひいては、このキャパシタ誘電体膜を備えるキャパシタ素子を容易に、かつ、効率よく形成して、半導体装置内に容易に組み込むことができる。
【００２０】
また、前記課題を解決するために、本発明に係る半導体装置の製造方法は、基板上にキャパシタ素子の下部電極を設ける工程と、前記基板および前記下部電極の露出表面を覆うように、かつ、前記下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、該ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層と、ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層とを、それぞれ少なくとも１層ずつ交互に積層して、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜の下層誘電体膜を設ける工程と、この下層誘電体膜の露出表面を覆うように、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜の上層誘電体膜を設ける工程と、前記下部電極との間に前記下層誘電体膜および前記上層誘電体膜の２層構造からなる前記キャパシタ誘電体膜を挟むように、前記上層誘電体膜の露出表面上に前記キャパシタ素子の上部電極を設ける工程と、を含むことを特徴とするものである。
【００２１】
この半導体装置の製造方法においては、キャパシタ誘電体膜を下層誘電体膜および上層誘電体膜の２層構造に形成する。そして、基板およびキャパシタ素子の下部電極の露出表面を覆うように、かつ、下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなる下層誘電体膜を設ける。これにより、下層誘電体膜を、その下地となるキャパシタ素子の下部電極との界面において、チタンやジルコニウムなどのペロブスカイト型結晶構造のＢサイトを形成する金属元素の偏析が殆どない状態で成膜できる。したがって、下層誘電体膜中、ひいてはキャパシタ誘電体膜全体中に、適正な高さのショットキー障壁（ショットキーバリア）を形成して、キャパシタ素子に流れるリーク電流を抑制もしくは低減できる。
【００２２】
また、下層誘電体膜の露出表面を覆うように、同じく組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜の上層誘電体膜を設ける。これにより、キャパシタ誘電体膜を、その下層誘電体膜および上層誘電体膜ともにペロブスカイト型結晶構造を有する金属酸化物からなる高誘電体膜として成膜する。このように、本発明に係る半導体装置の製造方法は、キャパシタ素子の電気的特性を向上できる。
【００２３】
また、下層誘電体膜を、ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層と、ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層とを、それぞれ少なくとも１層ずつ交互に積層して成膜する。これにより、例えば下層誘電体膜をＣＶＤ法により成膜する場合、成膜中の組成成分を容易に制御できるので、下層誘電体膜を容易に、かつ、効率よく成膜できる。さらに、下層誘電体膜をシード層として、上層誘電体膜を容易に、かつ、効率よく成膜することができる。したがって、キャパシタ誘電体膜全体を容易に、かつ、効率よく成膜できる。ひいては、このキャパシタ誘電体膜を備えるキャパシタ素子を容易に、かつ、効率よく形成して、半導体装置内に容易に組み込むことができる。
【００２４】
さらに、前記課題を解決するために、本発明に係る半導体装置の製造方法は、基板上にキャパシタ素子の下部電極を設ける工程と、前記基板および前記下部電極の露出表面を覆うように、かつ、前記下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、該ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層と、ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層とを、それぞれ少なくとも１層ずつ交互に積層して、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜を設ける工程と、前記下部電極との間に前記キャパシタ誘電体膜を挟むように、前記キャパシタ誘電体膜の露出表面上に前記キャパシタ素子の上部電極を設ける工程と、を含むことを特徴とするものである。
【００２５】
この半導体装置の製造方法においては、基板およびキャパシタ素子の下部電極の露出表面を覆うように、かつ、下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜を設ける。これにより、キャパシタ誘電体膜を、高誘電体膜として成膜できるとともに、その下地となるキャパシタ素子の下部電極との界面において、チタンやジルコニウムなどのペロブスカイト型結晶構造のＢサイトを形成する金属元素の偏析が殆どない状態で成膜できる。したがって、キャパシタ誘電体膜中に、適正な高さのショットキー障壁（ショットキーバリア）を形成して、キャパシタ素子に流れるリーク電流を抑制もしくは低減できる。このように、本発明に係る半導体装置の製造方法は、キャパシタ素子の電気的特性を向上できる。
【００２６】
また、キャパシタ誘電体膜を、ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層と、ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層とを交互に積層して成膜する。これにより、キャパシタ誘電体膜全体を略同じ工程の繰り返しにより成膜可能である。それとともに、例えばキャパシタ誘電体膜をＣＶＤ法により成膜する場合、成膜中の組成成分を容易に制御できる。したがって、キャパシタ誘電体膜の成膜プロセスの簡素化および短時間化を図って、キャパシタ誘電体膜を容易に、かつ、効率よく成膜できる。ひいては、このキャパシタ誘電体膜を備えるキャパシタ素子の形成プロセスの簡素化および短時間化を図って、キャパシタ素子を容易に、かつ、効率よく形成して、半導体装置内に容易に組み込むことができる。
【００２７】
また、本発明に係る半導体装置の製造方法を実施するにあたり、その工程などの一部を以下に述べるような設定としても構わない。
【００２８】
前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層の原料、および前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層の原料として、それら各酸化物が堆積する際に互いに相互作用を及ぼし合う原料を採用する。
【００２９】
前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層の原料、および前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層の原料として、ともにＤＰＭ錯体を採用する。
【００３０】
前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素として、ＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の金属元素を含ませ、かつ、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素として、ＩＶ−Ａ族、Ｖ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の金属元素を含ませる。
【００３１】
前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素として、Ｂａ，Ｓｒ，Ｐｂ，Ｌａのうちの少なくとも１種類の金属元素を含ませ、かつ、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素として、Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｓｎのうちの少なくとも１種類の金属元素を含ませる。
【００３２】
前記キャパシタ素子の下部電極および上部電極を、それぞれＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる成分として含む材料によって形成する。
【００３３】
前記キャパシタ素子の下部電極および上部電極を、それぞれＲｕ，Ｐｔ，Ｉｒ，Ｐｄ，Ｏｓ，Ｒｅ，Ｒｈのうちの少なくとも１種類の金属元素を主たる成分として含む材料によって形成する。
【００３４】
本発明に係る半導体装置の製造方法を実施するにあたり、その工程などの一部を以上述べたような各種設定とすることにより、キャパシタ誘電体膜や下部および上部のキャパシタ用電極の電気的性能を容易に向上させることができる。したがって、キャパシタ素子の電荷蓄積能力、ひいては半導体装置の電気的性能を容易に向上させることができる。
【００３５】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３６】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図５を参照しつつ説明する。図１は、本発明の第１実施形態に係る半導体装置のキャパシタ素子付近の構成および製造工程を示す断面図である。図２は、第１実施形態に係るキャパシタ素子の下部電極上にＳｒの酸化物の層が形成される仕組みを模式的に示す工程断面図である。図３は、第１実施形態および従来技術に係るキャパシタ素子に流れるリーク電流の印加電圧依存性をそれぞれグラフにして示す図である。図４は、第１実施形態および従来技術に係るキャパシタ誘電体膜中のＳｒ／Ｔｉ比の深度依存性をそれぞれグラフにして示す図である。図５は、第１実施形態および従来技術に係るキャパシタ誘電体膜中のエネルギーバンド構造を模式的に示す図である。
【００３７】
本実施形態では、キャパシタ素子のキャパシタ誘電体膜を、ＳＴＯ膜を用いて第１層および第２層の２段階に成膜する。そして、第２層目のＳＴＯ膜のシード層となる第１層目のＳＴＯ膜を成膜するのに先立って、この第１層目のＳＴＯ膜とその下地となるキャパシタ素子の下部電極との界面に、予めストロンチウム（Ｓｒ）を主成分とする酸化物の層を形成しておくことを特徴とするものである。以下、本実施形態の半導体装置について詳細に説明する。
【００３８】
先ず、図１（ａ）に示すように、素子分離領域１などが形成された基板本体２上に、トランジスタ３、ビット線４、およびコンタクトプラグ５などを形成した後、これらを層間絶縁膜６で被覆する。以下の説明において、前記各素子が設けられているとともに、後述するキャパシタ素子１０などが設けられる基板本体２を、まとめて半導体基板７と称することとする。
【００３９】
次に、層間絶縁膜６上に電極支持層となるシリコン窒化膜８をＬＰＣＶＤ法により約８０ｎｍ形成する。続けて、シリコン窒化膜８上にシリコン酸化膜９をプラズマＣＶＤ法により約５００ｎｍ形成する。この後、コンタクトプラグ５の上方のシリコン酸化膜９およびシリコン窒化膜８を、フォトリソグラフィ技術およびＲＩＥ技術によりエッチングして、後述するキャパシタ用下部電極１１ａの鋳型となるキャビティ１２を形成する。これにより、コンタクトプラグ５の上面（表面）が露出する。
【００４０】
次に、キャビティ１２内にバリアメタルとしての窒化チタンアルミニウム膜１３をスパッタリング法により約２０ｎｍ形成する。この際、窒化チタンアルミニウム膜１３は、その下面（底面）がコンタクトプラグ５の上面に接触するように形成される。これにより、コンタクトプラグ５は、その上面を窒化チタンアルミニウム膜１３の下面により覆われる。続けて、窒化チタンアルミニウム膜１３の内側に、ルテニウム（Ｒｕ）−ＣＶＤ法のシードとして用いるルテニウム膜をスパッタリング法により約１０ｎｍ形成する。続けて、このルテニウム膜の内側に、Ｒｕ（ＥｔＣｐ）２ ［＝Ｒｕ（Ｃ７Ｈ９）２］を原料として用いる熱ＣＶＤ法により、ルテニウム膜をさらに約２５ｎｍ形成し、合計約３５ｎｍのルテニウム（Ｒｕ）膜１４を形成する。続けて、半導体基板７の全面に図示しないフォトレジストを塗布した後、ＣＭＰ法によりエッチバックを行い、窒化チタンアルミニウム膜１３およびルテニウム膜１４をキャビティ１２の内部にのみ残存させる。この後、アッシャーにより、フォトレジストを除去する。これにより、キャパシタ素子１０が備える２つのキャパシタ用電極１１のうちの一方の電極である、ルテニウムからなるキャパシタ用下部電極１１ａが、半導体基板７上に選択的に形成される。
【００４１】
この際、キャパシタ用下部電極１１ａは、その外側から窒化チタンアルミニウム膜１３により包まれた状態となっている。すなわち、キャパシタ用下部電極１１ａは、その外側表面が窒化チタンアルミニウム膜１３に接触して、露出しないように覆われた状態となっている。また、図１（ａ）に示す電極形状は、一般に凹形状と称される。このような凹型のキャパシタ用下部電極１１ａを有するキャパシタ素子１０の構造は、一般にＣｏｎｃａｖｅ（凹型）構造と称される。
【００４２】
次に、後述するキャパシタ誘電体膜１６を成膜するのに先立って、下部電極１１ａの露出表面を覆うように、ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする、酸化物の層１５を設ける。この金属酸化物の層１５は、ペロブスカイト型結晶構造のＡサイトを形成する金属元素として、ＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の金属元素を含む原料を用いて形成される。具体的には、金属酸化物の層１５は、Ｂａ，Ｓｒ，Ｐｂ，Ｌａのうちの少なくとも１種類を含む原料を用いて形成されることが好ましい。本実施形態においては、ストロンチウム（Ｓｒ）を含む原料を用いて、Ｓｒを主成分とする酸化物の層１５を形成する。
【００４３】
また、本実施形態においては、このＳｒ酸化物層１５を、キャパシタ誘電体膜１６を成膜するための図示しない成膜装置を用いて形成する。具体的には、図示しないホットウォール型バッチ式ＣＶＤ装置を用いて金属酸化物の層１５を形成する。本装置は、酸化剤として高純度酸素およびＨ２Ｏガスを供給可能である。以下、Ｓｒ酸化物層１５の形成方法について詳述する。
【００４４】
先ず、下部電極（ルテニウム電極）１１ａが形成された半導体基板７を、炉内温度が予め３００℃に設定されている図示しない反応炉（反応容器）内に導入する。半導体基板７が導入された反応炉の内部を真空排気した後、アルゴン（Ａｒ）ガスで真空パージする。この状態で炉内温度が約３００℃付近で安定するまで待つ。
【００４５】
容器内温度が設定温度である３００℃の±２０℃程度まで安定したことを確認した後、反応容器内圧力を約５Ｔｏｒｒに保持しつつ、反応容器内にＨ２Ｏガスを約４５秒間導入する。導入されたＨ２Ｏガスは、図２（ａ）に示すように、半導体基板７の露出表面に吸着する。この後、反応容器内の雰囲気を排気して、気相中のＨ２Ｏガスの分圧を十分に低下させる。
【００４６】
次に、反応容器内圧力を約５Ｔｏｒｒに保持しつつ、Ｓｒ酸化物層１５の原料であるガス状のＳｒ（ＤＰＭ）２ ［＝Ｓｒ（Ｃ１１Ｈ１９Ｏ２）２］を反応容器内に約３０秒間導入する。通常、気相中に例えばＯ２またはＨ２Ｏなどの酸化剤が存在しない場合には、約３００℃ではＳｒの原料ガスの分解反応は起こらない。ところが、半導体基板７の露出表面にはＨ２Ｏが吸着しているので、図２（ｂ）に示すように、半導体基板７の露出表面に到達したＳｒの原料ガスは、半導体基板７の露出表面に吸着しているＨ２Ｏとの間で加水分解反応を起こす。これにより、図２（ｃ）に示すように、下部電極１１ａが形成された半導体基板７の露出表面上にＳｒを主成分とする酸化物の層（薄膜）１５が１層形成される。このＳｒ酸化物層１５は、後にキャパシタ誘電体膜１６の一部となるものである。すなわち、Ｓｒ酸化物層１５の組成および電気的性質を鑑みれば、Ｓｒ酸化物層１５をキャパシタ誘電体膜１６の一部とみなしても、本発明の趣旨を何ら逸脱もしくは妨げるものではない。
【００４７】
本発明者らが行った実験によれば、Ｓｒの原料ガスの分子は巨大なので、前述したようにＨ２Ｏガスの供給と、Ｓｒの原料ガスの供給とをそれぞれ１回ずつ行っただけでは、半導体基板７の露出表面をＳｒ酸化物層１５で完全に被覆できないことが判明した。このため、Ｈ２Ｏガスの供給と、Ｓｒの原料ガスの供給とをそれぞれ３回ずつ交互に繰り返した。これにより、下部電極１１ａの露出表面を含めて、半導体基板７の露出表面を１層のＳｒ酸化物層１５で略完全に被覆することができた。なお、図２（ａ）〜（ｃ）においては、半導体基板７の表面にＳｒ酸化物層１５が形成される仕組みを理解し易くするために、Ｈ２Ｏ分子やＳｒ分子を模式的に描いた。
【００４８】
また、この状態において、下部電極１１ａは、その外側面および外側下面（底面）が窒化チタンアルミニウム膜１３に接触して覆われている。この下部電極１１ａの窒化チタンアルミニウム膜１３に接触している部分を、例えば下部電極１１ａの外側表面とする。それとともに、下部電極１１ａは、その内側面および内側下面など、前記外側表面以外の部分がＳｒ酸化物層１５に接触して覆われている。この下部電極１１ａのＳｒ酸化物層１５に接触している部分を、例えば下部電極１１ａの内側表面とする。このように、下部電極１１ａは、その外側表面を窒化チタンアルミニウム膜１３により覆われるとともに、その内側表面をＳｒ酸化物層１５により覆われる。これにより、下部電極１１ａは、その表面全体が外部に露出されない。
【００４９】
次に、キャパシタ誘電体膜１６を形成する。本実施形態においては、キャパシタ誘電体膜１６を、キャパシタ用下部電極１１ａと接触する下層誘電体膜１６ａ、および後述するキャパシタ用電極１１の他方の電極であるキャパシタ用上部電極１１ｂと接触する上層誘電体膜１６ｂの２層構造に形成する。また、下層誘電体膜１６ａおよび上層誘電体膜１６ｂを、ともにペロブスカイト型結晶構造を有する金属酸化物の膜を用いて形成する。
【００５０】
ここで、本実施形態のキャパシタ誘電体膜１６を形成するペロブスカイト型結晶構造を有する金属酸化物について簡潔に説明する。
【００５１】
ペロブスカイト型結晶構造を有する金属酸化物は、一般に、その組成式をＡＢＯ３−ｄ：０≦ｄ≦１で表される。この組成式中Ａは、ペロブスカイト型結晶構造中のいわゆるＡサイトを形成する所定の金属元素を表す。このＡサイトを形成する金属元素は、通常、ＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちのいずれかの金属元素である。同様に、前記組成式中Ｂは、ペロブスカイト型結晶構造中のいわゆるＢサイトを形成する所定の金属元素を表す。このＢサイトを形成する金属元素は、通常、ＩＶ−Ａ族、Ｖ−Ａ族、およびＩＶ−Ｂ族のうちのいずれかの金属元素である。
【００５２】
したがって、キャパシタ誘電体膜１６を形成する金属酸化物の膜は、ペロブスカイト型結晶構造のＡサイトを形成するＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちの金属元素を少なくとも１種類含んでいるとともに、ペロブスカイト型結晶構造のＢサイトを形成するＩＶ−Ａ族、Ｖ−Ａ族、およびＩＶ−Ｂ族のうちの金属元素を少なくとも１種類含んでいる原料により形成される。具体的には、この金属酸化物の膜は、ペロブスカイト型結晶構造のＡサイトを形成する金属元素としてＢａ，Ｓｒ，Ｐｂ，Ｌａのうちの少なくとも１種類の金属元素を含むとともに、ペロブスカイト型結晶構造のＢサイトを形成する金属元素としてＴｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｓｎのうちの少なくとも１種類の金属元素を含む原料を用いて形成されることが好ましい。すなわち、キャパシタ誘電体膜１６は、その組成式がＡＢＯ３−ｄ：０≦ｄ≦１， Ａ：Ｂａ，Ｓｒ，Ｐｂ，Ｌａ ； Ｂ：Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｓｎで表されるペロブスカイト型結晶構造を有する金属酸化物の膜により形成されることが好ましい。
【００５３】
本実施形態においては、ペロブスカイト型結晶構造のＡサイトを形成する金属元素としてＳｒを含むとともに、ペロブスカイト型結晶構造のＢサイトを形成する金属元素としてＴｉを含む原料を用いて、下層誘電体膜１６ａおよび上層誘電体膜１６ｂを形成する。以下、下層誘電体膜１６ａおよび上層誘電体膜１６ｂの成膜方法について詳述する。
【００５４】
本実施形態においては、下層誘電体膜１６ａおよび上層誘電体膜１６ｂを、ともにペロブスカイト型結晶構造を有する金属酸化物膜であるＳｒ−Ｔｉ−Ｏ膜 ［＝ＳＴＯ膜］を用いてＣＶＤ法により成膜する。この際、下層誘電体膜１６ａは、上層誘電体膜１６ｂを成膜する際のシード層となる。また、ＳＴＯ膜の形成材料であるＳｒおよびＴｉを含むＣＶＤ法の原料としては、Ｓｒ（ＤＰＭ）２ ［＝Ｓｒ（Ｃ１１Ｈ１９Ｏ２）２］およびＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２のそれぞれのＴＨＦ ［＝Ｃ４Ｈ８Ｏ］溶液を用いる。各ＴＨＦ溶液の濃度は、それぞれ約０．５モル／リットルである。成膜装置としては、前述したホットウォール型バッチ式ＣＶＤ装置を用いる。
【００５５】
先ず、上面（表面）がＳｒ酸化物層（薄膜）１５で被覆された半導体基板７上に、第１層目のキャパシタ誘電体膜としての下層誘電体膜１６ａを成膜する。
【００５６】
上面がＳｒ酸化物層１５で被覆された半導体基板７を、Ｓｒ酸化物層１５を形成した反応容器内において約３８０℃で加熱し、下部電極１１ａを含めた半導体基板７上に、下層誘電体膜１６ａとなる第１層目のＳＴＯ膜１７ａを成膜する。この際、膜厚が約３ｎｍ、Ｓｒ／Ｔｉ比が約１．０５のＳＴＯ膜１７ａが成膜されるように成膜条件を設定する。続けて、同じ反応容器内で、真空を破ることなく連続的にＳＴＯ膜１７ａに結晶化熱処理（アニール処理）を施す。この際、半導体基板７の周りの雰囲気を窒素で充満させるとともに、気圧を約１３３Ｐａに設定する。この雰囲気下において、ＳＴＯ膜１７ａが形成された半導体基板７を約１０分間、約５７５℃で加熱する。これにより、非晶質の状態であったＳＴＯ膜１７ａ中にペロブスカイト型結晶構造が生成される。すなわち、ペロブスカイト型結晶構造を有するＳＴＯ膜１７ａの結晶膜からなる下層誘電体膜１６ａが、Ｓｒ酸化物層（薄膜）１５の露出表面を覆うように、この露出表面上に成膜される。
【００５７】
次に、下層誘電体膜１６ａ上に第２層目のキャパシタ誘電体膜としての上層誘電体膜１６ｂを成膜する。すなわち、第１層目のＳＴＯ膜１７ａ上に積層するように、第２層目のＳＴＯ膜１７ｂを連続して形成する。
【００５８】
反応容器内の温度を、真空を保持した状態で約４４０℃まで昇温させ、成膜温度を約４４０℃に設定して、上層誘電体膜１６ｂとなる第２層目のＳＴＯ膜１７ｂを成膜する。この際、ＳＴＯ膜１７ｂを、その膜厚が約１７ｎｍとなるように成膜する。また、第１層目のＳＴＯ膜１７ａは、第２層目のＳＴＯ膜１７ｂの結晶成長のシード層として作用する。このため、第２層目のＳＴＯ膜１７ｂは、約４４０℃という比較的低い成膜温度にも拘らず、成膜されつつ結晶化する。すなわち、ＳＴＯ膜１７ｂは、いわゆるｉｎ−ｓｉｔｕ結晶化する。これにより、ペロブスカイト型結晶構造を有するＳＴＯ膜１７ｂの結晶膜からなる上層誘電体膜１６ｂが、下層誘電体膜１６ａの露出表面を覆うように、この露出表面上に成膜される。
【００５９】
以上説明した工程により、図１（ｂ）に示すように、半導体基板７上に選択的に設けられ、表面がＳｒ酸化物層１５で覆われたキャパシタ用下部電極１１ａの上に、２層のＳＴＯ膜１７ａ，１７ｂの結晶膜が成膜される。結晶化したＳＴＯ膜１７ａ，１７ｂは、一般的なキャパシタ誘電体膜の形成材料であるシリコン酸化膜、シリコン窒化膜、あるいはシリコン酸化膜の積層膜（ＮＯ膜）などよりも高い比誘電率を発現することができる。したがって、結晶化した２層のＳＴＯ膜１７ａ，１７ｂにより形成されたキャパシタ誘電体膜１６は、高誘電体膜として形成されている。
【００６０】
次に、キャパシタ用電極１１の他方の電極であるキャパシタ用上部電極１１ｂを、上層誘電体膜１６ｂの露出表面を覆うように設ける。図１（ｂ）に示すように、下部電極１１ａとの間にキャパシタ誘電体膜１６を挟むように、上層誘電体膜１６ｂの露出表面上に上部電極１１ｂを形成する。本実施形態においては、上部電極１１ｂを、下部電極１１ａと同様にルテニウム膜を用いて形成する。これにより、所望の構造および電気的特性を有するキャパシタ素子１０を得ることができる。
【００６１】
続けて、フォトリソグラフィ技術およびＲＩＥ技術により、キャパシタ用上部電極１１ｂ（ルテニウム膜）、ならびに下層誘電体膜１６ａ（ＳＴＯ膜１７ａ）および上層誘電体膜１６ｂ（ＳＴＯ膜１７ｂ）からなる積層膜を加工して、図示しないメモリセル領域を形成する。さらに続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の半導体装置を得る。ただし、それら各工程の詳細な説明は省略する。
【００６２】
図３に、本実施形態のキャパシタ素子（ＳＴＯ薄膜キャパシタ）１０の約８５℃におけるリーク電流の印加電圧依存性を実線グラフで示す。併せて、図３に、Ｓｒの酸化物層の形成は行わずに、第１層目および第２層目のＳＴＯ膜を本実施形態と同様に成膜した従来技術に係るＳＴＯ薄膜キャパシタの約８５℃におけるリーク電流の印加電圧依存性を破線グラフで示す。
【００６３】
図３中に記載したように、それら両キャパシタの誘電特性値（Ｔｅｑ）は略同じである。ところが、それら両キャパシタのリーク電流特性は、図３中の実線グラフおよび破線グラフの形状から分かるように、互いに異なっている。特に、キャパシタ用下部電極側からの電子注入になる、キャパシタ用上部電極に正バイアスを印加した際のリーク電流特性が、大きく異なっている。従来技術のＳＴＯ薄膜キャパシタに比べると、本実施形態のＳＴＯ薄膜キャパシタ１０は正バイアスを印加した際のリーク電流が低減されており、その差は約８５℃で測定した際に顕著である。また、本実施形態のＳＴＯ薄膜キャパシタ１０と従来技術のＳＴＯ薄膜キャパシタとでは、リーク電流の立ち上がり方も異なっていることが分かる。従来技術のＳＴＯ薄膜キャパシタに比べると、本実施形態のＳＴＯ薄膜キャパシタ１０は正バイアスを印加した際のリーク電流が緩やかに立ち上がる。
【００６４】
また、図４に、本実施形態のＳＴＯ薄膜キャパシタ１０のＳＴＯ膜１７ａ，１７ｂ中でのＳｒ／Ｔｉ比の分布（深度依存性）を、オージェ電子分光法により測定した結果を実線グラフで示す。併せて、図４に、従来技術のＳＴＯ薄膜キャパシタのＳＴＯ膜中でのＳｒ／Ｔｉ比の分布（深度依存性）を、オージェ電子分光法により測定した結果を破線グラフで示す。
【００６５】
従来技術のＳＴＯ薄膜キャパシタでは、図４中の破線グラフの形状から分かるように、ＳＴＯ膜とその下地となるキャパシタ用下部電極との界面において、ＳＴＯ膜中にＳｒに比べて極めて多量のＴｉが含まれていることが分かる。すなわち、従来技術のＳＴＯ薄膜キャパシタでは、ＳＴＯ膜と下部電極（ルテニウム電極）との界面において、Ｔｉの偏析が生じていることが分かる。これに対して、本実施形態のＳＴＯ薄膜キャパシタ１０では、図４中の実線グラフの形状から分かるように、第１層目のＳＴＯ膜１７ａとその下地となるＳｒ酸化物層１５により覆われたキャパシタ用下部電極１１ａとの界面において、第１層目のＳＴＯ膜１７ａ中に略同量のＳｒおよびＴｉが含まれていることが分かる。すなわち、本実施形態のＳＴＯ薄膜キャパシタ１０では、第１層目のＳＴＯ膜１７ａと下部電極（ルテニウム電極）１１ａとの界面において、Ｔｉの偏析が略完全に抑制されていることが分かる。
【００６６】
下部電極（ルテニウム電極）の界面におけるＴｉの偏析は、キャパシタ用下部電極との界面におけるＳＴＯ膜中の酸素欠損濃度を高める。したがって、本実施形態のＳＴＯ薄膜キャパシタ１０のＳＴＯ膜１７ａ，１７ｂ中のエネルギーバンド構造、および従来技術のＳＴＯ薄膜キャパシタのＳＴＯ膜中のエネルギーバンド構造は、それぞれ図５（ａ）および（ｂ）に示すようになっていると推定される。
【００６７】
従来技術により２段階成膜されたＳＴＯ膜では、図５（ｂ）に示すように、そのキャパシタ用下部電極との界面でバンドが急激に湾曲する。これにより、酸素欠損を介したトンネル伝導が生じ、ＳＴＯ薄膜キャパシタ中のリーク電流の急激な立ち上がりを惹起する。これに対して、本実施形態により２段階成膜されたＳＴＯ膜１７ａ，１７ｂでは、図５（ａ）に示すように、第１層目のＳＴＯ膜１７ａと下部電極（ルテニウム電極）１１ａとの界面において、ＳＴＯ膜１７ａ中に良好なショットキー障壁（ショットキーバリア）が形成される。同様に、第２層目のＳＴＯ膜１７ｂと上部電極（ルテニウム電極）１１ｂとの界面において、ＳＴＯ膜１７ｂ中に良好なショットキー障壁が形成される。したがって、従来技術のＳＴＯ膜に比べると、本実施形態のＳＴＯ膜１７ａ，１７ｂはそれぞれの上下両界面におけるバンドの湾曲が緩やかである。この結果、本実施形態のＳＴＯ薄膜キャパシタ１０は、従来技術のＳＴＯ薄膜キャパシタに比べてリーク電流が抑制もしくは低減されている。
【００６８】
以上説明したように、この第１実施形態においては、半導体装置が具備するキャパシタ素子１０のキャパシタ誘電体膜１６が、結晶化された２層のＳＴＯ膜１７ａ，１７ｂを用いて形成されている。したがって、キャパシタ誘電体膜１６は、高い比誘電率を発現できる高誘電体膜として形成されているので、キャパシタ素子１０はその電荷蓄積能力が高められている。
【００６９】
また、キャパシタ用下部電極１１ａとキャパシタ誘電体膜１６の下層誘電体膜１６ａとの界面に、Ｓｒ酸化物層１５が設けられている。これにより、キャパシタ誘電体膜１６は、そのキャパシタ用下部電極１１ａとの界面において、チタン（Ｔｉ）やジルコニウム（Ｚｒ）などに代表されるペロブスカイト型結晶構造のＢサイトを形成する金属元素の偏析が殆どない状態に成膜されている。したがって、キャパシタ誘電体膜１６中には、適正な高さのショットキー障壁（ショットキーバリア）が形成されているので、キャパシタ素子１０に流れるリーク電流が抑制もしくは低減されている。
【００７０】
実際の半導体装置の製造工程では、キャパシタ誘電体膜を成膜する半導体基板の表面には、電極膜、バリアメタル膜、および層間絶縁膜などの互いに膜種が異なる複数の膜が露出している。このような状態においても、本実施形態によれば、キャパシタ誘電体膜の電気的特性の下地依存性が殆ど無くなる。これにより、良質なペロブスカイト型結晶構造を有する金属酸化物からなる薄膜をキャパシタ誘電体膜１６として採用し、このキャパシタ誘電体膜１６を備えるキャパシタ素子１０に流れるリーク電流を抑制もしくは低減して、低い値に保持できる。したがって、キャパシタ誘電体膜１６によるキャパシタ用下部電極１１ａなどの被覆率等が多少変化しても、電気的特性が向上された高誘電体キャパシタ素子１０を安定して製造することができる。
【００７１】
さらに、ペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜１６の大部分は、ペロブスカイト型結晶構造のＡサイトを形成するＳｒを主成分とするＳｒ酸化物層１５を下地として成膜される。これにより、キャパシタ誘電体膜１６は容易に、かつ、効率よく成膜される。
【００７２】
また、キャパシタ誘電体膜１６の上層誘電体膜１６ｂを、比較的低温で結晶化させつつ成膜できる。これにより、キャパシタ誘電体膜１６の成膜プロセスにおける熱による負荷（サーマルバジェット）を抑制もしくは低減させて、キャパシタ誘電体膜１６を容易に成膜できる。それとともに、キャパシタ誘電体膜１６の成膜効率および品質を向上できる。ひいては、このキャパシタ誘電体膜１６を備えるキャパシタ素子１０を容易に形成できるとともに、キャパシタ素子１０の形成効率および品質を向上できる。さらには、キャパシタ素子１０を形成する際に、トランジスタ３やコンタクトプラグ５などの半導体装置が備える他の電子素子に与える熱による負荷を抑制もしくは低減できる。したがって、キャパシタ素子１０を具備する半導体装置は、その全体の品質が向上されているとともに、効率よく容易に製造される。また、このような効果は、キャパシタ素子１０を具備する半導体装置として、例えばＤＲＡＭが混載されている図示しないＬＳＩを製造する際に極めて有利である。
【００７３】
このように、本実施形態のキャパシタ素子１０は、電気的特性が向上されているとともに、容易に、かつ、効率よく成膜可能なキャパシタ誘電体膜１６を備えた高誘電体キャパシタ素子として形成されている。また、この高誘電体キャパシタ素子１０は容易に、かつ、効率よく形成可能であるため、半導体装置内に容易に、かつ、効率よく組み込むことができる。したがって、この第１実施形態の半導体装置は、電子デバイスのダウンサイジング化に伴う電気的特性の劣化を抑制して、電気的特性の向上を図り得るとともに、容易に、かつ、効率よく形成可能なキャパシタ素子１０を具備している。また、この第１実施形態の半導体装置の製造方法は、そのようなキャパシタ素子１０を具備した半導体装置を効率よく容易に製造できる。
【００７４】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図６および図７を参照しつつ説明する。図６は、本発明の第２実施形態に係る半導体装置が具備するキャパシタ素子付近の構造を示す断面図である。図７は、第２実施形態に係るキャパシタ素子の下部電極上にＳｒおよびＴｉの酸化物の層が交互に積層されて形成される仕組みを模式的に示す工程断面図である。なお、図１と同一部分は同一符号を付してその詳しい説明を省略する。
【００７５】
この第２実施形態では、半導体装置が具備するキャパシタ素子のキャパシタ誘電体膜を、第１実施形態と同様に、ＣＶＤ法により下層誘電体膜および上層誘電体膜の２層構造に形成する。この際、下層誘電体膜をＳｒ−Ｔｉ−Ｏ膜 ［＝ＳＴＯ膜］を用いて形成するとともに、上層誘電体膜をＢａ−Ｓｒ−Ｔｉ−Ｏ膜 ［＝ＢＳＴ膜］を用いて形成する。つまり、本実施形態では、キャパシタ誘電体膜として、ＳＴＯ膜およびＢＳＴ膜を２層に積層した積層膜を採用する。また、下層誘電体膜となる第１層目のキャパシタ誘電体膜を、第１実施形態で説明したＳｒ酸化物層１５の形成方法と同様の成膜方法により成膜する。つまり、Ｈ２Ｏガスの供給および吸着と、ＳＴＯ膜の主成分となるＳｒおよびＴｉを含む原料ガスの供給とを交互に行う。これにより、ペロブスカイト型結晶構造のＡサイトを形成するＳｒを主成分とする酸化物の層と、ペロブスカイト型結晶構造のＢサイトを形成するＴｉを主成分とする酸化物の層とを交互に堆積させてＳＴＯ膜を成膜する。
【００７６】
第１層目のキャパシタ誘電体膜としてＳＴＯ膜を用いる理由は、ＳＴＯ膜はＢＳＴ膜に比べて結晶化温度が低いので、成膜中の結晶化熱処理温度を低く抑えることができるためである。また、ＢＳＴ膜の原料には、ペロブスカイト型結晶構造のＡサイトを形成する金属元素として、ＢａおよびＳｒの２種類の金属元素が含まれている。したがって、前述したＳｒ酸化物層１５の形成方法と同様の成膜方法によりＢＳＴ膜を成膜しようとすると、Ａサイトの酸化物層を形成する際に、その組成成分であるＢａおよびＳｒの制御が困難になる。これにより、所望する構造および膜質を有するＢＳＴ膜を得ることが困難になる。これを避けるために、第１層目のキャパシタ誘電体膜としてＳＴＯ膜を用いる。
【００７７】
また、ＳＴＯ膜はペロブスカイト型結晶構造を有しており、Ｓｒを主成分とする酸化物の層（Ｓｒ−Ｏ面）と、Ｔｉを主成分とする酸化物の層（Ｔｉ−Ｏ面）とが交互に積層された構造となっている。これにより、後述する本実施形態の半導体装置の製造方法を用いて、約３００℃という比較的低い成膜温度でも、一部が既に結晶化したＳＴＯ膜を成膜することが可能である。また、一部が既に結晶化したＳＴＯ膜は、これを略完全に結晶化させるのに要する結晶化熱処理温度が、非晶質のＳＴＯ膜を結晶化させる場合に比べて約１００℃程度低くできるという利点がある。
【００７８】
なお、前述したＳｒ酸化物層１５の形成方法と同様の成膜方法により、膜厚が１０ｎｍ以上のＳＴＯ膜およびＢＳＴ膜の積層膜を成膜しようとすると、その成膜プロセスに掛かる時間の増大を招くことが懸念される。本実施形態では、Ｓｒ酸化物層１５の形成方法と同様の成膜方法を、ＢＳＴ膜の結晶性長のシード層となるＳＴＯ膜の成膜プロセスに限定して採用する。これにより、ＳＴＯ膜およびＢＳＴ膜の積層膜の成膜プロセスに掛かる時間の増大は、殆ど問題にならなくなる。以下、本実施形態の半導体装置およびその製造方法について詳述する。
【００７９】
先ず、図６（ａ）に示すように、第１実施形態と同様に、素子分離領域１などが形成された基板本体２上に、トランジスタ３、ビット線４、およびコンタクトプラグ５などを形成した後、これらを層間絶縁膜６で被覆する。以下の説明において、前記各素子が設けられているとともに、後述するキャパシタ素子２２などが設けられる基板本体２を、まとめて半導体基板２１と称することとする。
【００８０】
次に、層間絶縁膜６上に電極支持層となるシリコン窒化膜８をＬＰＣＶＤ法により約８０ｎｍ形成する。続けて、シリコン窒化膜８上にシリコン酸化膜９をプラズマＣＶＤ法により約５００ｎｍ形成する。この後、コンタクトプラグ５の上方のシリコン酸化膜９およびシリコン窒化膜８を、フォトリソグラフィ技術およびＲＩＥ技術によりエッチングして、後述するキャパシタ用下部電極２３ａの鋳型となる図示しないキャビティを形成する。これにより、コンタクトプラグ５の上面（表面）が露出する。
【００８１】
次に、キャビティ内にバリアメタルとしての窒化チタンアルミニウム膜１３をスパッタリング法により約２０ｎｍ形成する。この際、窒化チタンアルミニウム膜１３は、その下面（底面）がコンタクトプラグ５の上面に接触するように形成される。これにより、コンタクトプラグ５は、その上面を窒化チタンアルミニウム膜１３の下面により覆われる。続けて、窒化チタンアルミニウム膜１３の内側に、白金（Ｐｔ）膜２８をスパッタリング法により約４０ｎｍ形成する。続けて、半導体基板２１の全面に図示しないフォトレジストを塗布した後、ＣＭＰ法によりエッチバックを行い、窒化チタンアルミニウム膜１３および白金膜２８をキャビティの内部にのみ残存させる。この後、アッシャーにより、フォトレジストを除去する。これにより、白金からなるキャパシタ用電極２３の下部電極２３ａが、半導体基板２１上に選択的に形成される。
【００８２】
次に、下層誘電体膜２４ａおよび上層誘電体膜２４ｂの２層構造からなるキャパシタ誘電体膜２４を形成する。本実施形態においては、下層誘電体膜２４ａをＳｒ−Ｔｉ−Ｏ膜 ［＝ＳＴＯ膜］２５ａを用いて形成する。それとともに、上層誘電体膜２３ｂをＢａ−Ｓｒ−Ｔｉ−Ｏ膜 ［＝ＢＳＴ膜］２５ｂを用いて形成する。これらＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂの積層膜は、ＣＶＤ法により形成される。以下、ＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂの積層膜の成膜方法について詳述する。
【００８３】
ＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂの形成材料であるＢａ，Ｓｒ，Ｔｉを含むＣＶＤ法の原料としては、Ｂａ（ＤＰＭ）２ ［＝Ｂａ（Ｃ１１Ｈ１９Ｏ２）２］、Ｓｒ（ＤＰＭ）２ ［＝Ｓｒ（Ｃ１１Ｈ１９Ｏ２）２］、およびＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２のそれぞれのＴＨＦ溶液、ならびにＴｉ（ｉ−ＯＣ３Ｈ７）４ ［＝ＴＴＩＰ］を用いる。各ＴＨＦ溶液の濃度は、それぞれ約０．５モル／リットルである。成膜装置としては、第１実施形態と同様に、ホットウォール型バッチ式ＣＶＤ装置を用いる。
【００８４】
先ず、半導体基板２１上に第１層目のキャパシタ誘電体膜としての下層誘電体膜２４ａを成膜する。
【００８５】
キャパシタ用下部電極（白金電極）２３ａが形成された半導体基板２１を、炉内温度が予め約３００℃に設定されている反応炉（反応容器）内に導入する。半導体基板２１が導入された反応炉の内部を真空排気した後、アルゴン（Ａｒ）ガスで真空パージする。この状態で炉内温度が約３００℃付近で安定するまで待つ。容器内温度が設定温度である３００℃の±２０℃程度まで安定したことを確認した後、反応容器内圧力を約５Ｔｏｒｒに保持しつつ、反応容器内にＨ２Ｏガスを約４５秒間導入する。導入されたＨ２Ｏガスは半導体基板２１およびキャパシタ用下部電極２３ａの露出表面に吸着する。
【００８６】
次に、反応容器内圧力を約５Ｔｏｒｒに保持しつつ、Ｓｒを含むＣＶＤ法の原料であるガス状のＳｒ（ＤＰＭ）２ ［＝Ｓｒ（Ｃ１１Ｈ１９Ｏ２）２］を反応容器内に約３０秒間導入する。Ｈ２Ｏが吸着している半導体基板２１および下部電極２３ａの露出表面の表面に到達したＳｒの原料ガスは、吸着しているＨ２Ｏとの間で加水分解反応を起こす。これにより、図７（ａ）に示すように、半導体基板２１および下部電極２３ａの露出表面上に、Ｓｒを主成分とする酸化物の層２６が１層形成される。このようなＨ２Ｏガスの供給と、Ｓｒの原料ガスの供給とをそれぞれ３回ずつ交互に繰り返す。これにより、キャパシタ用下部電極２３ａが形成された半導体基板２１の露出表面は、１層のＳｒ酸化物層２６で略完全に被覆される。
【００８７】
また、この状態において、下部電極２３ａは、その外側面および外側下面（底面）が窒化チタンアルミニウム膜１３に接触して覆われている。この下部電極２３ａの窒化チタンアルミニウム膜１３に接触している部分を、例えば下部電極２３ａの外側表面とする。それとともに、下部電極２３ａは、その内側面および内側下面など、前記外側表面以外の部分が、下層誘電体膜２４ａとなるＳＴＯ膜２５ａの一部を形成するＳｒ酸化物層２６に接触して覆われている。この下部電極２３ａのＳｒ酸化物層２６に接触している部分を、例えば下部電極２３ａの内側表面とする。このように、下部電極２３ａは、その外側表面を窒化チタンアルミニウム膜１３により覆われるとともに、その内側表面をＳｒ酸化物層２６により覆われる。これにより、下部電極２３ａは、その表面全体が外部に露出されない。
【００８８】
次に、炉内温度を約３００℃±２０℃に保持した状態で、前記シーケンスと同様のシーケンスにより、Ｓｒ酸化物層２６の露出表面上にＨ２Ｏガスを吸着させる。続けて、反応容器内を排気し、気相中のＨ２Ｏの分圧を十分低下させた後に、反応容器内の圧力を約５Ｔｏｒｒに設定する。この雰囲気下において、反応容器内にガス状のＴｉ（ｉ−ＯＣ３Ｈ７）４ ［＝ＴＴＩＰ］を約２０秒間供給し、ＴＴＩＰとＳｒ酸化物層２６の露出表面上に吸着しているＨ２Ｏとの間で加水分解反応を起こさせる。これにより、図７（ｂ）に示すように、Ｓｒ酸化物層２６の露出表面上にＴｉを主成分とするの酸化物の層２７を１層形成する。このようなＨ２Ｏガスの供給と、ＴＴＩＰガスの供給とをそれぞれ２回ずつ交互に繰り返す。これにより、Ｓｒ酸化物層２６の露出表面は、１層のＴｉ酸化物層２７で略完全に被覆される。
【００８９】
以上説明したＳｒ酸化物層２６を形成する工程と、Ｔｉ酸化物層２７を形成する工程とを交互に繰り返すことにより、所望の構造および膜厚を有するＳＴＯ膜２５ａをキャパシタ用下部電極２３ａが形成された半導体基板２１の露出表面上に成膜できる。また、本発明者らが行ったＸ線回折法を用いた測定によれば、前述した工程により成膜されたＳＴＯ膜２５ａは、その一部が既に結晶化していることが確認された。本実施形態では、Ｓｒ酸化物層２６を形成する工程と、Ｔｉ酸化物層２７を形成する工程とをそれぞれ８回ずつ交互に繰り返す。これにより、図６（ｂ）および図７（ｃ）に示すように、Ｓｒ酸化物層２６とＴｉ酸化物層２７とが、それぞれ８層ずつ交互に積層されたＳＴＯ膜２５ａが成膜される。この際、図７（ｃ）中ｈで示すＳＴＯ膜２５ａの膜厚が、約３ｎｍとなるように設定した。ただし、図６（ａ）においては、図面を見易くするために、Ｓｒ酸化物層２６およびＴｉ酸化物層２７をそれぞれ１層ずつだけ描いて、ＳＴＯ膜２５ａを簡略化して示す。また、図６（ｂ）は、図６（ａ）中実線の円で囲んだ部分を拡大して示す図である。
【００９０】
続けて、同じ反応容器内で、真空を破ることなく連続的にＳＴＯ膜２５ａに結晶化熱処理（アニール処理）を施す。この際、半導体基板２１の周りの雰囲気を窒素で充満させるとともに、気圧を約１３３Ｐａに設定する。この雰囲気下において、ＳＴＯ膜２５ａが成膜された半導体基板２１を約１０分間加熱する。本実施形態では、異なる成膜条件下で成膜されたキャパシタ誘電体膜２４としてのＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂの積層膜を採用したキャパシタ素子２２の電気的特性を、各成膜条件間で比較することとした。このために、ＳＴＯ膜２５ａに対して、結晶化熱処理なし（非加熱処理）、約５００℃で結晶化熱処理、そして約５７５℃で結晶化熱処理（従来技術と同じ）の３通りの結晶化熱処理を施した。この結果については、後に表１を参照しつつ説明する。
【００９１】
以上説明した工程により、ＳＴＯ膜２５ａの結晶膜からなる下層誘電体膜２４ａが、キャパシタ用下部電極（白金電極）２３ａ上に成膜される。
【００９２】
次に、下層誘電体膜２４ａ上に第２層目のキャパシタ誘電体膜としての上層誘電体膜２４ｂを成膜する。すなわち、ＳＴＯ膜２５ａ上に積層するように、ＳＢＴ膜２５ｂを連続して形成する。
【００９３】
前述したように、ＳＴＯ膜２５ａに対して、非加熱処理を含めた３通りの結晶化熱処理を施した後、同じ反応容器内で、真空を破ることなく反応容器内の温度を約４７０℃まで昇温させる。この雰囲気下において、ＢＳＴ膜２５ｂをその膜厚が約１７ｎｍとなるまで連続的に成膜する。ＢＳＴ膜２５ｂのＣＶＤ法の原料としては、前述したＢａ（ＤＰＭ）２、Ｓｒ（ＤＰＭ）２、およびＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２のそれぞれのＴＨＦ ［＝Ｃ４Ｈ８Ｏ］溶液を用いた。ＢＳＴ膜２５ｂを成膜する際には、その下地として、一部ないしは全体が既に結晶化したＳＴＯ膜２５ａが存在する。この結晶化したＳＴＯ膜２５ａは、ＢＳＴ膜２５ｂが結晶化するためのシード層として作用する。このため、ＢＳＴ膜２５ｂは、約４６０℃という比較的低い成膜温度にも拘らず、成膜中に十分結晶化することが可能である。すなわち、ＢＳＴ膜２５ｂは、ｉｎ−ｓｉｔｕ結晶化する。これにより、ペロブスカイト型結晶構造を有するＢＳＴ膜２５ｂの結晶膜からなる上層誘電体膜２４ｂが、下層誘電体膜２４ａの露出表面を覆うように、この露出表面上に成膜される。
【００９４】
以上説明した工程により、図６（ａ）および（ｂ）に示すように、半導体基板７上に選択的に設けられたキャパシタ用下部電極２３ａの表面を覆うように、結晶化したＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂの積層膜が成膜される。結晶化したＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂは、一般的なキャパシタ誘電体膜の形成材料であるシリコン酸化膜、シリコン窒化膜、あるいはシリコン酸化膜の積層膜（ＮＯ膜）などよりも高い比誘電率を発現することができる。したがって、結晶化したＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂにより形成されたキャパシタ誘電体膜２４は、高誘電体膜として形成されている。
【００９５】
なお、図６（ａ）および（ｂ）においては、図面を見易くするために、下層誘電体膜２４ａであるＳＴＯ膜２５ａ、ＳＴＯ膜２５ａのＳｒ酸化物層２６およびＴｉ酸化物層２７、ならびに下層誘電体膜２４ｂであるＢＳＴ膜２５ｂを、それぞれの実際の厚さを無視して描いた。
【００９６】
次に、キャパシタ用電極２３の他方の電極であるキャパシタ用上部電極２３ｂを、上層誘電体膜２４ｂの露出表面を覆うように設ける。図６（ａ）および（ｂ）に示すように、下部電極２３ａとの間にキャパシタ誘電体膜２４を挟むように、上層誘電体膜２４ｂの露出表面上に上部電極２３ｂを形成する。本実施形態においては、上部電極２３ｂをルテニウム膜を用いて形成する。これにより、所望の構造および電気的特性を有するキャパシタ素子２２を得ることができる。
【００９７】
続けて、フォトリソグラフィ技術およびＲＩＥ技術により、上部電極２３ｂ（ルテニウム膜）、ならびに下層誘電体膜２４ａ（ＳＴＯ膜２５ａ）および上層誘電体膜２４ｂ（ＢＳＴ膜２５ｂ）からなる積層膜を加工して、図示しないメモリセル領域を形成する。さらに続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の半導体装置を得る。ただし、それら各工程の詳細な説明は省略する。
【００９８】
次に、前述したように、ＳＴＯ膜２５ａに対して３通りの結晶化熱処理を施して成膜されたＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂの積層膜をキャパシタ誘電体膜２４として採用した、３種類のキャパシタ素子２２の電気的特性について説明する。以下の説明において、結晶化熱処理を行わなかったＳＴＯ膜２５ａを有するキャパシタ素子２２を第１実施例とする。同様に、約５００℃で結晶化熱処理を行ったＳＴＯ膜２５ａを有するキャパシタ素子２２を第２実施例とする。また、約５７５℃で結晶化熱処理を行ったＳＴＯ膜２５ａを有するキャパシタ素子２２を第３実施例とする。これら第１〜第３の各実施例のキャパシタ素子２２の主な電気的特性について調べた結果を表１にまとめて示す。
【００９９】
併せて、比較例として、従来技術に係る２種類のキャパシタ素子の主な電気的特性について調べた結果を表１にまとめて示す。これら２種類のキャパシタ素子は、それぞれ次に述べる２種類の成膜条件で成膜されたキャパシタ誘電体膜を備えている。
【０１００】
一方は、先ず、第１層目のキャパシタ誘電体膜である非晶質のＳＴＯ膜を、従来技術を用いて約３７５℃で約３．５ｎｍまで成膜した後、約５００℃で結晶化熱処理を施して結晶化させる。結晶化したＳＴＯ膜は、その膜厚が約３ｎｍとなる。次に、この結晶化したＳＴＯ膜上に、本実施形態と同様の成膜条件で第２層目のキャパシタ誘電体膜であるＢＳＴ膜を成膜する。以下の説明において、この成膜条件で成膜されたキャパシタ誘電体膜を備えたキャパシタ素子を、第１比較例とする。
【０１０１】
他方は、第１比較例において、非晶質のＳＴＯ膜に結晶化熱処理を施す際の温度を約５７５℃に設定して結晶化させる。以下の説明において、この成膜条件で成膜されたキャパシタ誘電体膜を備えたキャパシタ素子を、第２比較例とする。
【０１０２】
【表１】
【０１０３】
先ず、第１〜第３実施例、ならびに第１および第２比較例のそれぞれのリーク電流について比較する。表１によれば、従来技術に係る第１および第２比較例では、キャパシタ用上部電極に正バイアスを印加した際のリーク電流が、負バイアスを印加した際のリーク電流よりも増大している。これに対して、本実施形態に係る第１〜第３実施例では、キャパシタ用上部電極に正バイアスを印加した際のリーク電流が、負バイアスを印加した際のリーク電流よりも低減されていることが分かる。また、第１〜第３の各実施例の間では、正バイアスを印加した際のリーク電流の値に大差がないことが分かる。
【０１０４】
次に、第１〜第３実施例、ならびに第１および第２比較例のそれぞれの比誘電率について比較する。表１によれば、第１〜第３実施例および第２比較例では、２００以上の比誘電率を得られることが分かる。これに対して、第１比較例の比誘電率の値は、非晶質膜の比誘電率の値に略等しくなっている。したがって、従来技術に係る非晶質のＳＴＯ膜を結晶化させるためには、約５００℃の処理温度では不十分であることが分かる。また、結晶化されていないＳＴＯ膜をシード層とすると、このシード層上に成膜されるＢＳＴ膜の結晶化も起こらないことが分かる。
【０１０５】
また、第１〜第３実施例および第２比較例の間では、それらの比誘電率の大小関係は、おおよそ第１実施例＜第２実施例＝第３実施例＝第２比較例となっていることが分かる。このような比誘電率の大小関係により、以下のことが分かる。本実施形態の成膜方法によれば、結晶化熱処理を行う前の成膜温度が約３００℃という低い温度にも拘らず、ＳＴＯ膜はその一部が既に結晶化している。ただし、その結晶化自体は完全ではない。
【０１０６】
また、従来技術に係る非晶質のＳＴＯ膜を結晶化させるためには、結晶化熱処理を行う際に約５７５℃という高い温度が必要である。これに対して、本実施形態では、結晶化が不十分な非晶質のＳＴＯ膜２５ａを略完全に結晶化させるためには、結晶化熱処理を行う際の温度を約５００℃とすれば十分である。これは、キャパシタ誘電体膜２４の成膜プロセスを行う際の温度を低温化させるのに有効である。
【０１０７】
さらに、第１実施例の結晶化熱処理を省略する成膜プロセスによれば、得られる比誘電率が若干低くなる。ところが、成膜プロセスを行う際の最高温度は、第２層目のキャパシタ誘電体膜２４ｂであるＢＳＴ膜２５ｂの成膜温度であり、これは約４７０℃である。これは、従来技術に係る非晶質のＳＴＯ膜を結晶化させるために必要な温度の約５７５℃よりも大幅に低い値である。したがって、第１実施例でも、キャパシタ誘電体膜２４の成膜プロセスの低温化、ひいてはキャパシタ素子２２全体の製造プロセス（キャパシタプロセス）を低温化させるのに有効である。
【０１０８】
実際、本発明者らは、キャパシタ誘電体膜の第１層目および第２層目を、ともにＳＴＯ膜を用いて形成した場合について実験および検討を行った。第１層目のＳＴＯ膜を本実施形態の成膜方法により成膜して、このＳＴＯ膜を第２層目のＳＴＯ膜を結晶化させる際のシード層として用いた。すると、第２層目のＳＴＯ膜を結晶化させるのに必要としたＣＶＤ成膜温度は約４３０℃であった。したがって、本実施形態の成膜方法を用いて２層のＳＴＯ膜からなるキャパシタ誘電体膜を成膜すると、キャパシタプロセスの最高温度は約４３０℃となる。これは、例えばアルミニウム多層配線構造を有する半導体基板上にキャパシタ素子を形成する場合に適用可能な十分低い温度である。このアルミニウム多層配線構造を有する半導体基板上にキャパシタ素子を形成する形態については、後述する第４実施形態においてその詳細を説明する。
【０１０９】
次に、表１には示されていないが、第３実施例および第２比較例のそれぞれのキャパシタ素子が有するＢＳＴ膜中の炭素不純物濃度を比較した結果について説明する。第３実施例と第２比較例とでは、第２層目のキャパシタ誘電体膜であるＢＳＴ膜の成膜条件は等しいにも拘らず、第３実施例のＢＳＴ膜中の炭素不純物濃度が約１ａｔｏｍｉｃ％以下であったのに対して、第２比較例のＢＳＴ膜中の炭素不純物濃度は約２ａｔｏｍｉｃ％であった。そこで、第３実施例および第２比較例のそれぞれの第１層目のキャパシタ誘電体膜であるとともに、ＢＳＴ膜のシード層であるＳＴＯ膜中の炭素不純物濃度を比較した。
【０１１０】
この結果、本実施形態に係る第３実施例のＳＴＯ膜中の炭素不純物濃度が約１ａｔｏｍｉｃ％以下であったのに対して、約３７５℃で成膜した従来技術に係る第２比較例のＳＴＯ膜中の炭素不純物濃度は約２ａｔｏｍｉｃ％であった。これにより、本実施形態のように有機金属錯体からなる原料を加水分解させることにより金属酸化物の層を一層ずつ形成すると、約３００℃という低温でも炭素不純物がキャパシタ誘電体膜中から効率よく排出されて、キャパシタ誘電体膜中に残留し難いことが分かる。また、第３実施例および第２比較例で、第２層目のＢＳＴ膜中の炭素不純物濃度にも差が見られたのは、次の理由によるものと推定される。ＢＳＴ膜は、そのシード層となる第１層目のＳＴＯ膜の結晶性の影響を強く受けて結晶化する。したがって、ＳＴＯ膜中の炭素不純物濃度がＢＳＴ膜中の炭素不純物濃度にも強い影響を及ぼす。この結果、第１層目のＳＴＯ膜中の炭素不純物濃度が異なると、第２層目のＢＳＴ膜中の炭素不純物濃度も異なってくる。
【０１１１】
また、ＴＥＭ−ＥＤＸにより、第１〜第３実施例のそれぞれのＢＳＴ膜内の状態をキャパシタ用下部電極２３ａ上と層間絶縁膜６上とで比較したところ、組成および結晶性ともに殆ど差違は見られなかった。これは、本実施形態の成膜方法によれば、キャパシタ誘電体膜２４の膜質の下地依存性が殆どなくなるので、異なる質の下地が併存する半導体基板２１上においても、略同じ膜質のキャパシタ誘電体膜２４の成膜が可能であることを示す。
【０１１２】
以上説明したように、この第２実施形態によれば、第１実施形態と同様の効果を得ることができる。また、キャパシタ誘電体膜２４の下層誘電体膜２４ａとなるＳＴＯ膜２５ａを、ペロブスカイト型結晶構造のＡサイトを形成するＳｒを主成分とする酸化物の層２６と、ペロブスカイト型結晶構造のＢサイトを形成するＴｉを主成分とする酸化物の層２７とを、それぞれ交互に８層ずつ積層することにより成膜した。これにより、ＳＴＯ膜２５ａをＣＶＤ法により成膜する場合、成膜中の組成成分の制御が容易となるので、良質なＳＴＯ膜２５ａを効率よく容易に形成できる。また、このＳＴＯ膜２５ａを、キャパシタ誘電体膜２４の上層誘電体膜２４ｂとしてＢＳＴ膜２５ｂをＣＶＤ法により成膜する際のシード層として用いることにより、ＢＳＴ膜２５ｂの下地依存性を殆どなくして、良質なＢＳＴ膜２５ｂを効率よく容易に形成することができる。ひいては、良質なキャパシタ誘電体膜２４を効率よく容易に成膜することができる。
【０１１３】
また、ＳＴＯ膜２５ａは、その一部が既に結晶化された状態で成膜されるので、その結晶化熱処理を省略したり、あるいは結晶化熱処理温度を低下させたりすることができる。これにより、キャパシタ誘電体膜２４に対して、その成膜プロセスにおける熱による負荷（サーマルバジェット）をより抑制もしくは低減できる。したがって、キャパシタ誘電体膜２４は、その成膜がより容易であるとともに、その品質および成膜効率がより向上されている。ひいては、キャパシタ誘電体膜２４を備えるキャパシタ素子２２の形成が容易であるとともに、その品質および形成効率が向上されている。
【０１１４】
また、本実施形態によれば、キャパシタ素子２２を形成する際に、このキャパシタ素子２２を備える半導体装置が有するトランジスタやコンタクトプラグ、あるいは配線などの他の電子素子への、熱によるダメージを低減できる。したがって、半導体装置内にキャパシタ素子２２以外の各種電子素子を設けた後、それら各種電子素子よりも上方にキャパシタ素子２２を形成することができる。すなわち、このキャパシタ素子２２は、半導体装置内の形成位置の自由度が向上されている。これは、第４実施形態において説明するように、例えば配線が熱に弱いアルミニウムなどにより形成されている場合に、極めて有効である。
【０１１５】
さらに、前述したように、キャパシタ誘電体膜２４の下層誘電体膜２４ａは、これを成膜する際の結晶化熱処理を省略したり、あるいは結晶化熱処理温度を低下させたりすることができる。これにより、シード層としての下層誘電体膜２４ａを成膜する際の成膜温度の精密な制御が殆ど不要となる。したがって、下層誘電体膜２４ａは、その成膜前に設定される成膜プロセスの安定化に要する時間（ｈｅａｔ ｒｅｃｏｖｅｒｙ ｔｉｍｅ）の削減が可能である。ひいては、キャパシタ誘電体膜２４全体の成膜に掛かるプロセス時間を短縮して、キャパシタ誘電体膜２４全体を効率よく成膜することが可能である。さらには、このキャパシタ誘電体膜２４を備えるキャパシタ素子２２の形成に掛かるプロセス時間を短縮して、キャパシタ素子２２を効率よく形成することが可能である。
【０１１６】
このように、本実施形態のキャパシタ素子２２は、電気的特性および品質が向上されているとともに、形成が容易であり、かつ、短時間で効率よく成膜できるキャパシタ誘電体膜２４を備えた高品質な高誘電体キャパシタ素子として形成されている。また、この高誘電体キャパシタ素子２２は、その形成が容易であるとともに、短時間で効率よく形成でき、かつ、半導体装置内での形成位置の自由度が向上されているため、半導体装置内の所望の位置に短時間で効率よく容易に組み込むことができる。したがって、この第２実施形態の半導体装置は、電子デバイスのダウンサイジング化に伴う電気的特性の劣化をより抑制して、電気的特性の向上をより図り得るとともに、効率よく容易に形成可能で、かつ、より良質なキャパシタ素子２２を具備している。また、この第２実施形態の半導体装置の製造方法は、そのようなキャパシタ素子２２を具備した、より良質な半導体装置を効率よく容易に製造できる。
【０１１７】
（第３の実施の形態）
次に、本発明に係る第３実施形態を図８〜図１１を参照しつつ説明する。図８は、本発明の第３実施形態に係る金属酸化物堆積量の金属原料供給時間に対する依存性を各金属の原料ごとにグラフにして示す図である。図９は、第３実施形態に係る金属酸化物堆積量のＨ２Ｏおよび金属原料の供給サイクル数に対する依存性を各金属の原料ごとにグラフにして示す図である。図１０は、第３実施形態に係る金属酸化物堆積量のＨ２Ｏおよび混合金属原料の供給サイクル数に対する依存性を各金属の原料ごとにグラフにして示す図である。図１１は、第３実施形態および第２実施形態に係るキャパシタ誘電体膜の製造プロセスの１サイクルのシーケンスを示す図である。
【０１１８】
この第３実施形態では、第２実施形態と同様に、半導体装置が具備するキャパシタ素子のキャパシタ誘電体膜を、ＣＶＤ法により下層誘電体膜および上層誘電体膜の２層構造に形成する。この際、第２実施形態と同様に、下層誘電体膜をＳｒ−Ｔｉ−Ｏ膜 ［＝ＳＴＯ膜］を用いて形成するとともに、上層誘電体膜をＢａ−Ｓｒ−Ｔｉ−Ｏ膜 ［＝ＢＳＴ膜］を用いて形成する。つまり、本実施形態では、キャパシタ誘電体膜として、ＳＴＯ膜およびＢＳＴ膜を２層に積層した積層膜を採用する。また、下層誘電体膜となるＳＴＯ膜を、第２実施形態と同様に、Ｈ２Ｏガスの供給および吸着と金属原料のガスの供給とを交互に行うことにより、Ｓｒ酸化物層とＴｉ酸化物層とを交互に堆積させて成膜する。ただし、Ｔｉを含む原料として、第２実施形態で用いたＴＴＩＰではなく、ＤＰＭ錯体であるＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２のＴＨＦ溶液を用いる。これにより、ＳＴＯ膜の成膜プロセスに掛かる時間の短縮を実現するものである。
【０１１９】
下層誘電体膜となる第１層目のキャパシタ誘電体膜としてＳＴＯ膜を用いる理由は、第２実施形態と同様に、ＳＴＯ膜はＢＳＴ膜に比べて結晶化温度が低いので、成膜中の結晶化熱処理温度を低く抑えることができるためである。また、ＢＳＴ膜を前述したＨ２Ｏガスの供給および吸着と金属原料のガスの供給とを交互に行うことにより成膜する場合に、ペロブスカイト型結晶構造のＡサイトの組成成分であるＢａおよびＳｒの制御が困難になるのを避けるためである。
【０１２０】
また、本実施形態では、Ｓｒを含む原料としてＳｒ（ＤＰＭ）２ ［＝Ｓｒ（Ｃ１ １Ｈ１９Ｏ２）２］のＴＨＦ溶液を用いるとともに、Ｔｉを含む原料としてＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２のＴＨＦ溶液を用いる。このように、ＳｒおよびＴｉのそれぞれの原料に同じＤＰＭ錯体を用いることにより、それら各原料同士の相互作用を利用できるという利点が生じる。これにより、以下に詳述するような理由により、キャパシタ誘電体膜の成膜プロセスに掛かる時間の短縮が可能となる。また、キャパシタ誘電体膜全体を、Ｈ２Ｏガスの供給および吸着と金属原料のガスの供給とを交互に行うことにより成膜することも可能になる。このキャパシタ誘電体膜全体を、Ｈ２Ｏガスの供給および吸着と金属原料のガスの供給とを交互に行うことにより成膜する形態については、後述する第４実施形態においてその詳細を説明する。
【０１２１】
ここで、本発明者らが実験および検討した結果について詳述する。図示しない半導体基板が導入される反応容器内の温度を約３００℃に、また反応容器内の圧力を約５Ｔｏｒｒにそれぞれ保持する。この雰囲気下において、予め第１および第２実施形態において説明した条件と同様の条件下でＨ２Ｏを吸着させた半導体基板の表面に、Ｓｒ（ＤＰＭ）２，Ｂａ（ＤＰＭ）２，ＴＴＩＰ，Ｔｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２，ＴｉＯ（ＤＰＭ）２の５種類のガス状の金属原料をそれぞれ個別に供給する。すると、それぞれの金属酸化物堆積量の金属原料供給時間に対する依存性は、図８（ａ）〜（ｅ）に示すように、前記５種類のいずれの原料でも一定時間で飽和する傾向を示す。このように、第１および第２実施形態において説明した条件と同様の条件下では、各金属酸化物の堆積量はそれらの原料の種類に依らず自律的に制御される。したがって、精密な成膜プロセスの制御は要求されないことが分かる。
【０１２２】
ところが、Ｈ２Ｏガスを供給する過程と金属原料のガスを供給する過程とを、それぞれ交互に複数回繰り返した場合の、供給サイクル数に対する各金属酸化物堆積量の依存性は、図９（ａ）〜（ｅ）に示すように、各金属原料によって異なっている。図９（ａ）および（ｂ）に示すように、Ｂａの原料であるＢａ（ＤＰＭ）２や、Ｓｒの原料であるＳｒ（ＤＰＭ）２では、それらの供給サイクル数を増加させると、供給サイクル数に対する各金属酸化物堆積量の依存性は飽和する傾向を示す。これに対して、図９（ｃ）〜（ｅ）に示すように、Ｔｉの原料であるＴＴＩＰ，Ｔｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２，ＴｉＯ（ＤＰＭ）２では、それらの供給サイクル数を増加させると、供給サイクル数に対する金属酸化物堆積量の依存性は、供給サイクル数に線形（リニア）に追従するように増大する傾向を示す。したがって、Ｔｉの酸化物の堆積量は、Ｔｉの原料の供給サイクル数を用いて制御する必要があることが分かる。
【０１２３】
次に、Ｈ２Ｏを吸着させた半導体基板の表面に前記各金属原料ガスを混合して供給する場合について、本発明者らが実験および検討した結果について説明する。なお、本発明者らが鋭意検討した結果、Ｂａ（ＤＰＭ）２を混合した場合とＳｒ（ＤＰＭ）２を混合した場合とでは、それらの間において金属酸化物の堆積挙動には差違が殆ど見られなかった。したがって、以下、説明が煩雑になるのを避けるために、Ｓｒ（ＤＰＭ）２を混合した場合についてのみ説明する。そして、Ｓｒの原料と前記３種類のＴｉの原料とをそれぞれ個別に混合し、それら３種類のＳｒの原料／Ｔｉの原料の混合ガスを供給する場合について比較する。
【０１２４】
図１０（ａ）〜（ｃ）に、Ｓｒ（ＤＰＭ）２とＴＴＩＰ、Ｓｒ（ＤＰＭ）２とＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２、Ｓｒ（ＤＰＭ）２とＴｉＯ（ＤＰＭ）２との、３種類の混合ガスを用いた場合の、各混合ガスの供給サイクル数に対する各金属酸化物堆積量の依存性を示す。
【０１２５】
図１０（ａ）、ならびに図９（ａ）および（ｃ）から分かるように、Ｓｒ（ＤＰＭ）２とＴＴＩＰとを混合したガスを用いた場合では、ＳｒおよびＴｉの堆積挙動はそれぞれの原料ガスを単体で供給した場合の堆積挙動に類似している。これに対して、Ｓｒ（ＤＰＭ）２とＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２とを混合したガスを用いた場合、およびＳｒ（ＤＰＭ）２とＴｉＯ（ＤＰＭ）２とを混合したガスを用いた場合では、図１０（ｂ）および（ｃ）から分かるように、Ｔｉの原料を供給しているにも拘らず、Ｔｉの酸化物は殆ど堆積せず、Ｓｒの酸化物が堆積する。そして、Ｓｒの酸化物の堆積挙動は、図１０（ｂ）および（ｃ）、ならびに図９（ａ）から明らかなように、Ｓｒ（ＤＰＭ）２のみを単体で供給した場合の堆積挙動と略同じであることが分かる。これは、同じＤＰＭ錯体であるＳｒの原料とＴｉの原料との相互作用によるものと考えられる。すなわち、Ｓｒ（ＤＰＭ）２と、Ｔｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２およびＴｉＯ（ＤＰＭ）２との相互作用によるものと考えられる。このような性質を用いることにより、Ｈ２Ｏガスの供給および吸着と金属原料のガスの供給とを交互に行い、Ｓｒ酸化物層とＴｉ酸化物層とを交互に堆積させてＳＴＯ膜を成膜する、本実施形態の成膜方法のプロセス時間を削減することが可能となる。
【０１２６】
図１１（ａ）に、本発明の第２実施形態に係る成膜プロセスの１サイクルのシーケンス（圧力、ガス流量、時間）を示す。各ガス供給の間のパージ時間、特に排気時間の比率が大きいことが分かる。これは、Ｔｉを原料としてＴＴＩＰを用いる場合、Ｔｉの原料ガスが残存しているうちに、Ｓｒ層の成膜プロセスを開始すると、残存したＴｉの原料ガスによるＴｉの堆積が起こって、精密な組成制御が困難になるためである。そこで、シーケンスを図１１（ｂ）に示すように変更することで、１サイクルのプロセス時間を大幅に削減することができる。以下、このシーケンスを図１１（ｂ）を参照しつつ説明する。
【０１２７】
Ｓｔｅｐ１：Ｈ２Ｏガスの供給。基板表面へのＨ２Ｏの吸着。
【０１２８】
Ｓｔｅｐ２：Ｈ２Ｏガス、Ｓｒの原料ガス、およびＴｉの原料ガスの供給。Ｓｒの原料の影響によりＴｉの酸化物の堆積は殆ど起こらない。Ｓｒの酸化物の堆積のみ起こる。
【０１２９】
Ｓｔｅｐ３：Ｈ２ＯガスおよびＳｒの原料ガスの供給停止。Ｔｉの原料ガスの供給は続行。Ｔｉの酸化物の堆積が始まる。
【０１３０】
Ｓｔｅｐ４：Ｈ２ＯガスおよびＳｒの原料ガスを再度供給。Ｔｉの原料ガスは供給し続けるが、Ｓｒの原料の影響によりＴｉの酸化物の堆積は殆ど起こらず、Ｓｒの酸化物の堆積のみ起こる。（＝Ｓｔｅｐ２）
このように、Ｓｔｅｐ２およびＳｔｅｐ３を適切なプロセス時間比で繰り返すことにより、ＳＴＯ膜を成膜する際に、各層の組成成分を容易に制御することが可能である。
【０１３１】
このような工程により、図示しないキャパシタ用下部電極が形成された半導体基板の露出表面上に、下層誘電体膜となるＳＴＯ膜を約３ｎｍ成膜する。この後、図示しない反応容器の内部を第２実施形態と同様の成膜条件に設定する。この成膜条件下において、同じ反応容器内でＳＴＯ膜が成膜された半導体基板を約５００℃まで加熱し、ＳＴＯ膜に結晶化熱処理を施す。これにより、所望の膜厚を有し、ペロブスカイト型結晶構造を有するＳＴＯ膜の結晶膜からなる下層誘電体膜が、下部電極の露出表面上に成膜される。
【０１３２】
次に、同じ反応容器内で、真空を破ることなく反応容器内の温度を約４７０℃まで昇温させる。この雰囲気下において、結晶化されたＳＴＯ膜の露出表面上に、上層誘電体膜となるＢＳＴ膜をその膜厚が約１７ｎｍとなるまで連続的に成膜する。この際、ＢＳＴ膜は、ｉｎ−ｓｉｔｕ結晶化する。これにより、所望の膜厚を有し、ペロブスカイト型結晶構造を有するＢＳＴ膜の結晶膜からなる上層誘電体膜が、下層誘電体膜の露出表面を覆うように、この露出表面上に成膜される。すなわち、ＢＳＴ膜が、ＳＴＯ膜上に積層するように連続して形成される。
【０１３３】
以上説明した工程により、キャパシタ用下部電極が選択的に形成された半導体基板上に、結晶化したＳＴＯ膜およびＢＳＴ膜の積層膜が成膜される。したがって、第２実施形態と同様に、本実施形態のキャパシタ誘電体膜も高誘電体膜として形成されている。
【０１３４】
次に、第２実施形態と同様に、キャパシタ用電極の他方の電極であるキャパシタ用上部電極を、ＢＳＴ膜の露出表面を覆うように設ける。すなわち、下部電極との間にキャパシタ誘電体膜を挟むように、ＢＳＴ膜の露出表面上に上部電極を形成する。これにより、所望の構造および電気的特性を有するキャパシタ素子を得ることができる。
【０１３５】
続けて、フォトリソグラフィ技術およびＲＩＥ技術により、上部電極、ならびに下層誘電体膜（ＳＴＯ膜）および上層誘電体膜（ＢＳＴ膜）からなる積層膜を加工して、図示しないメモリセル領域を形成する。さらに続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の半導体装置を得る。ただし、それら各工程の詳細な説明は省略する。
【０１３６】
次に、前述した成膜方法により成膜されたキャパシタ誘電体膜を備える本実施形態のキャパシタ素子、および第２実施形態に係るキャパシタ素子のそれぞれの電気的特性に関して、本発明者らが実験および検討した結果について表２を参照しつつ説明する。以下の説明において、本実施形態のキャパシタ素子を第４実施例とする。また、第２実施形態の成膜方法により成膜されたキャパシタ誘電体膜を備えるキャパシタ素子を第５実施例とする。
【０１３７】
【表２】
【０１３８】
表２から明らかなように、キャパシタ素子の主な電気的特性である比誘電率、ならびに正バイアスおよび負バイアス印加時の各リーク電流について、第４実施例のキャパシタ素子は、第５実施例のキャパシタ素子と同等以上の性能を有していることが分かる。
【０１３９】
以上説明したように、この第３実施形態によれば、第２実施形態と同様の効果を得ることができる。また、キャパシタ誘電体膜の下層誘電体膜（ＳＴＯ膜）を、ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層（Ｓｒ酸化物層）と、ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層（Ｔｉ酸化物層）とを交互に積層して形成する。これにより、下層誘電体膜を略同じ工程の繰り返しにより成膜可能である。それとともに、下層誘電体膜を成膜する際の組成成分を容易に制御できる。特に、Ｓｒ酸化物層およびＴｉ酸化物層のそれぞれの原料として、それら各層の酸化物が堆積する際に互いに相互作用を及ぼし合う原料であるＤＰＭ錯体を採用するので、互いに異なる酸化物からなる２種類の層の形成工程を自律的に制御できる。これにより、堆積させる層の種類を変える毎に反応容器内から不要な原料ガスを排気して、異なる種類の原料ガスが互いに混じらないように入れ換えるなどの作業が不要となる。
【０１４０】
つまり、キャパシタ誘電体膜の成膜プロセスのさらなる簡素化および短時間化を図って、より効率よく、かつ、より容易にキャパシタ誘電体膜を成膜できる。ひいては、このキャパシタ誘電体膜を備えるキャパシタ素子の形成プロセスのさらなる簡素化および短時間化を図って、より効率よく、かつ、より容易にキャパシタ素子を形成できる。
【０１４１】
したがって、この第３実施形態の半導体装置は、電子デバイスのダウンサイジング化に伴う電気的特性の劣化をより抑制して、電気的特性の向上をより図り得るとともに、より効率よく、より容易に形成可能で、かつ、より良質なキャパシタ素子を具備している。また、この第３実施形態の半導体装置の製造方法は、そのようなキャパシタ素子を具備した、より良質な半導体装置をより効率よく、かつ、より容易に製造できる。
【０１４２】
（第４の実施の形態）
次に、本発明に係る第４実施形態を図１２を参照しつつ説明する。図１２は、第４実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、図１と同一部分は同一符号を付してその詳しい説明を省略する。
【０１４３】
この第４実施形態では、キャパシタ誘電体膜を、第３実施形態と同様の成膜方法により、ＳＴＯ膜を用いてＣＶＤ法により成膜する。ただし、本実施形態においては、第１〜第３実施形態において説明したように、２段階成長法を用いてキャパシタ誘電体膜を下層誘電体膜および上層誘電体膜からなる２層構造に形成する成膜方法は採用しない。本実施形態においては、Ｈ２Ｏガスの供給および吸着と金属原料のガスの供給とを交互に行う成膜方法を用いて、キャパシタ誘電体膜全体を一体のＳＴＯ膜として成膜する。これは、本実施形態のキャパシタ誘電体膜の成膜方法が、次の理由により実用上十分可能になったためである。
【０１４４】
第３実施形態において説明したように、Ｓｒを含む原料およびＴｉを含む原料の各原料としてＤＰＭ錯体を用いるとともに、第３実施形態の成膜プロセスのシーケンスを用いる。これにより、ＳＴＯ膜を成膜する際の組成成分を容易に制御できるとともに、成膜プロセスを簡素化でき、かつ、成膜プロセスに掛かる時間を短縮できる。したがって、第３実施形態において説明した成膜方法を採用することにより、キャパシタ誘電体膜全体をＳＴＯ膜を用いて成膜することが実用上十分可能となる。
【０１４５】
また、第２実施形態において説明したように、Ｓｒの酸化物層とＴｉの酸化物層とを交互に堆積させてＳＴＯ膜を成膜する成膜方法によれば、約３００℃でＳＴＯ膜の結晶化が可能となる。これにより、キャパシタ誘電体膜を成膜する際の熱が、半導体装置内の他の電子デバイスなどに与える負荷を抑制もしくは低減できる。したがって、半導体装置へのキャパシタ素子の搭載位置の自由度が向上する。例えば、約３００℃という結晶化温度は、熱に弱いアルミニウム多層配線構造を有する半導体基板上にキャパシタ素子を形成する場合に適用可能な十分低い温度である。
【０１４６】
本実施形態は、以上説明した特徴を利用することにより、複数層（多層）に配置されたアルミニウム（Ａｌ）配線の上に、キャパシタ誘電体膜としてＳＴＯ膜を採用したキャパシタ素子を形成するものである。以下、本実施形態の半導体装置およびその製造方法について詳述する。
【０１４７】
先ず、図１２（ａ）に示すように、第１および第２実施形態と同様に、素子分離領域１などが形成された基板本体２上に、トランジスタ３、ビット線４、およびコンタクトプラグ５などを形成する。それとともに、基板本体２上に、アルミニウム配線３１を複数層に積層して形成する。本実施形態においては、アルミニウム配線３１を２層に積層して形成する。また、アルミニウム配線３１が設けられている２層の配線層には、それらを積層方向に沿って貫通するコンタクトプラグ３２を複数個設ける。この際、各コンタクトプラグ３２を、それらの下層に設けられているコンタクトプラグ５と電気的に接続するように形成して、トランジスタ３の拡散層に連通させる。このように各素子を形成した後、それら各素子を層間絶縁膜６で被覆する。以下の説明において、前記各素子が設けられているとともに、後述するキャパシタ素子３３などが設けられる基板本体２を、まとめて半導体基板３４と称することとする。
【０１４８】
次に、最上層の層間絶縁膜６上にシリコン酸化膜９をプラズマＣＶＤ法により約５００ｎｍ形成する。この後、コンタクトプラグ３２の上方のシリコン酸化膜９をフォトリソグラフィ技術およびＲＩＥ技術によりエッチングして、後述するキャパシタ用下部電極３５ａの鋳型となるキャビティ３６を形成する。これにより、コンタクトプラグ３２の上面（表面）が露出する。
【０１４９】
次に、キャビティ内にバリアメタルとしての窒化チタン膜３７をスパッタリング法により約２０ｎｍ形成する。この際、窒化チタン膜３７は、その下面（底面）がコンタクトプラグ３２の上面に接触するように形成される。これにより、コンタクトプラグ３２は、その上面を窒化チタン膜３２の下面により覆われる。続けて、窒化チタン膜３７の内側に、ルテニウム（Ｒｕ）膜１４をスパッタリング法により約５０ｎｍ形成する。続けて、半導体基板３４の全面に図示しないフォトレジストを塗布した後、ＣＭＰ法によりエッチバックを行い、窒化チタン膜３７およびルテニウム膜１４をキャビティ３６の内部にのみ残存させる。この後、アッシャーにより、フォトレジストを除去する。これにより、ルテニウムからなるキャパシタ用電極３５の下部電極３５ａが、半導体基板３４上に選択的に形成される。
【０１５０】
次に、キャパシタ誘電体膜３８を形成する。本実施形態においては、キャパシタ誘電体膜３８全体を、Ｓｒ−Ｔｉ−Ｏ膜 ［＝ＳＴＯ膜］３９を用いてＣＶＤ法により形成する。以下、ＳＴＯ膜３９の成膜方法について詳述する。
【０１５１】
ＳＴＯ膜３９の形成材料である、Ｓｒ，Ｔｉを含むＣＶＤ法の原料としては、Ｓｒ（ＤＰＭ）２ ［＝Ｓｒ（Ｃ１１Ｈ１９Ｏ２）２］、およびＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２のそれぞれのＴＨＦ ［＝Ｃ４Ｈ８Ｏ］溶液を用いる。各ＴＨＦ溶液の濃度は、それぞれ約０．５モル／リットルである。成膜装置としては、第１および第２実施形態と同様に、ホットウォール型バッチ式ＣＶＤ装置を用いる。
【０１５２】
先ず、キャパシタ用下部電極（ルテニウム電極）３５ａが形成された半導体基板３４を、炉内温度が予め約３００℃に設定されている反応炉（反応容器）内に導入する。半導体基板３４が導入された反応炉の内部を真空排気した後、アルゴン（Ａｒ）ガスで真空パージする。この状態で炉内温度が約３００℃付近で安定するまで待つ。容器内温度が設定温度である３００℃の±２０℃程度まで安定したことを確認した後、反応容器内圧力を約５Ｔｏｒｒに保持しつつ、反応容器内にＨ２Ｏガスを約４５秒間導入する。導入されたＨ２Ｏガスは下部電極３５ａが形成された半導体基板３４の露出表面上に吸着する。
【０１５３】
次に、Ｈ２Ｏガスの供給を保ちつつ、反応容器内圧力を約５Ｔｏｒｒに保持した状態で、Ｓｒを含むＣＶＤ法の原料であるガス状のＳｒ（ＤＰＭ）２ ［＝Ｓｒ（Ｃ１ １Ｈ１９Ｏ２）２］、およびＴｉを含むＣＶＤ法の原料であるガス状のＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２を反応容器内に約６０秒間導入する。Ｈ２Ｏが吸着している半導体基板３４の露出表面に到達したＳｒの原料ガスは、吸着しているＨ２Ｏとの間で加水分解反応を起こす。これにより、図１２（ｂ）に示すように、半導体基板３４および下部電極３５ａの露出表面上にＳｒを主成分とする酸化物の層４０が１層形成される。Ｈ２Ｏガスの供給と、Ｓｒの原料ガスの供給とを略同時に行うことにより、キャパシタ用下部電極３５ａが形成された半導体基板３４の露出表面を、１層のＳｒ酸化物層４０により略完全に被覆する。Ｓｒの原料とＴｉの原料とが共存している状態では、Ｓｒの原料の影響によりＴｉの酸化物の堆積は殆ど起こらない。
【０１５４】
また、この状態において、下部電極３５ａは、その外側面および外側下面（底面）が窒化チタン膜３７に接触して覆われている。この下部電極３５ａの窒化チタン膜３７に接触している部分を、例えば下部電極２３ａの外側表面とする。それとともに、下部電極３５ａは、その内側面および内側下面など、前記外側表面以外の部分がＳＴＯ膜３９の一部を形成するＳｒ酸化物層４０に接触して覆われている。この下部電極３５ａのＳｒ酸化物層４０に接触している部分を、例えば下部電極３５ａの内側表面とする。このように、下部電極３５ａは、その外側表面を窒化チタン膜３７により覆われるとともに、その内側表面をＳｒ酸化物層４０により覆われる。これにより、下部電極３５ａは、その表面全体が外部に露出されない。
【０１５５】
次に、Ｈ２ＯガスおよびＳｒの原料ガスの供給を断ち、Ｔｉの原料ガスのみを反応容器内に約２０秒間導入する。すると、Ｓｒ酸化物層４０の露出表面上に到達したＴｉの原料ガスは、吸着しているＨ２Ｏとの間で加水分解反応を起こす。これにより、Ｓｒ酸化物層４０の露出表面上にＴｉの酸化物の層４１が１層形成される。すなわち、Ｓｒ酸化物層４０の露出表面を、１層のＴｉ酸化物層４１により略完全に被覆する。
【０１５６】
以上説明した工程により、１層のＳｒ酸化物層４０および１層のＴｉ酸化物層４１からなるＳＴＯ膜３９を約８０秒間で成膜する。また、本実施形態においては、これら１層のＳｒ酸化物層４０および１層のＴｉ酸化物層４１からなるＳＴＯ膜３９の膜厚が、約０．５ｎｍとなるように成膜条件を設定する。
【０１５７】
この後、前述したように、Ｈ２Ｏガス、Ｓｒの原料ガス、およびＴｉの原料ガスの供給と、Ｔｉの原料ガスのみの供給とを交互に繰り返すことにより、所望の構造および膜厚を有するＳＴＯ膜３９を半導体基板３４およびキャパシタ下部電極３５ａの露出表面上に成膜できる。本実施形態においては、Ｈ２Ｏガス、Ｓｒの原料ガス、およびＴｉの原料ガスの供給と、Ｔｉの原料ガスのみの供給とを、それぞれ４０回ずつ約１時間かけて交互に繰り返す。これにより、図１２（ｂ）に示すように、半導体基板３４およびキャパシタ用下部電極３５ａの露出表面を、膜厚が約２０ｎｍのＳＴＯ膜３９により略完全に被覆する。このように、本実施形態のＳＴＯ膜３９は、実際にはＳｒ酸化物層４０およびＴｉ酸化物層４１がそれぞれ４０層ずつ交互に積層された多層構造に成膜される。ただし、図１２（ｂ）においては、図面を見易くするために、Ｓｒ酸化物層４０およびＴｉ酸化物層４１をそれぞれ１層ずつだけ描いて、ＳＴＯ膜３９を簡略化して示す。また、同じく図面を見易くするために、Ｓｒ酸化物層４０およびＴｉ酸化物層４１、ならびにＳＴＯ膜３９全体のそれぞれの実際の厚さを無視して描いた。
【０１５８】
以上説明した工程により、図１２（ｂ）に示すように、キャパシタ用下部電極２３ａが選択的に設けられた半導体基板３４の露出表面上に、この露出表面を覆うように結晶化したＳＴＯ膜３９が成膜される。結晶化したＳＴＯ膜３９は、一般的なキャパシタ誘電体膜の形成材料であるシリコン酸化膜、シリコン窒化膜、あるいはシリコン酸化膜の積層膜（ＮＯ膜）などよりも高い比誘電率を発現することができる。したがって、結晶化したＳＴＯ膜３９により形成されたキャパシタ誘電体膜３８は、高誘電体膜として形成されている。
【０１５９】
次に、キャパシタ用電極３５の他方の電極であるキャパシタ用上部電極３５ｂを、キャパシタ誘電体膜３８の露出表面を覆うように設ける。図１２（ｂ）に示すように、下部電極３５ａとの間にキャパシタ誘電体膜３８を挟むように、キャパシタ誘電体膜３８の露出表面上に上部電極３５ｂを形成する。本実施形態においては、上部電極３５ｂを、下部電極３５ａと同様に、ルテニウム膜を用いて形成する。これにより、所望の構造および電気的特性を有するキャパシタ素子３３を得ることができる。
【０１６０】
続けて、フォトリソグラフィ技術およびＲＩＥ技術により、上部電極３５ｂ（ルテニウム膜）およびキャパシタ誘電体膜３８（ＳＴＯ膜３９）からなる積層膜を加工して、図示しないメモリセル領域を形成する。さらに続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の半導体装置を得る。ただし、それら各工程の詳細な説明は省略する。
【０１６１】
次に、キャパシタ誘電体膜３８を備える本実施形態のキャパシタ素子３３、および第２実施形態と略同じキャパシタ素子のそれぞれの電気的特性に関して、本発明者らが実験および検討した結果について表３を参照しつつ説明する。以下の説明において、キャパシタ誘電体膜３８を備える本実施形態のキャパシタ素子３３を第６実施例とする。また、ＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂの積層膜を用いてキャパシタ誘電体膜２４を２段階成膜した第２実施形態と同様の成膜方法により、ＳＴＯ膜を２段階成膜したキャパシタ誘電体膜を備えるキャパシタ素子を第７実施例とする。ただし、この第７実施例のＳＴＯ膜には、結晶化熱処理を施さないものとする。
【０１６２】
【表３】
【０１６３】
表３から明らかなように、キャパシタ素子の主な電気的特性である比誘電率、ならびに正バイアスおよび負バイアス印加時の各リーク電流について、第６実施例のキャパシタ素子３３と第７実施例のキャパシタ素子とでは、それらの間に大差がないことが分かる。
【０１６４】
以上説明したように、この第４実施形態によれば、第２および第３実施形態と同様の効果を得ることができる。また、ＳＴＯ膜３９を用いてキャパシタ誘電体膜３８全体を成膜する際の成膜温度を低温化できるので、ＳＴＯ膜３９を備えるキャパシタ素子３３の半導体装置内での形成位置の自由度が向上されている。これにより、キャパシタ素子３３を半導体装置内の所望の位置に容易に組み込むことができる。具体的には、前述したように、熱に弱いアルミニウム配線３１の上方においてＳＴＯ膜３９を成膜できるので、特に図示しないＤＲＡＭ混載ＬＳＩなどを製造する際に、以下に述べるような利点がある。
【０１６５】
多層配線構造を有する半導体装置において、局所的に段差を形成し易いキャパシタ素子をより上層に配置することができるので、多層配線構造を形成し易くなる。
【０１６６】
キャパシタ素子を形成する以前の段階、すなわち多層配線を形成する工程までは、ＳｒやＲｕなどの金属を用いていないので、基板の汚染を考慮する必要が殆どない。
【０１６７】
さらに、キャパシタ誘電体膜３８全体を、Ｓｒ酸化物層４０とＴｉ酸化物層４１とを交互に積層して形成する。これにより、キャパシタ誘電体膜３８全体を略同じ工程の繰り返しにより成膜可能である。それとともに、キャパシタ誘電体膜３８を成膜する際の組成成分を容易に制御できる。したがって、キャパシタ誘電体膜３８の成膜プロセスの大幅な簡素化および短時間化を図って、極めて効率よく、かつ、より容易にキャパシタ誘電体膜３８を成膜できる。ひいては、このキャパシタ誘電体膜３８を備えるキャパシタ素子３３の形成プロセスの大幅な簡素化および短時間化を図って、極めて効率よく、かつ、より容易にキャパシタ素子３３を形成できる。
【０１６８】
したがって、この第４実施形態の半導体装置は、電子デバイスのダウンサイジング化に伴う電気的特性の劣化をより抑制して、電気的特性の向上をより図り得るとともに、極めて効率よく、より容易に形成可能で、かつ、より良質なキャパシタ素子３３を具備している。また、この第４実施形態の半導体装置の製造方法は、そのようなキャパシタ素子３３を具備した、より良質な半導体装置を極めて効率よく、かつ、より容易に製造できる。
【０１６９】
なお、本発明に係る半導体装置およびその製造方法は、前述した第１〜第４の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【０１７０】
例えば、第１実施形態においては、キャパシタ素子１０の下部電極１１ａとしてルテニウム膜１４を用いたが、これには限られない。例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、あるいはこれら各貴金属の合金から、キャパシタ用下部電極１１ａを形成しても構わない。この場合でも、第１実施形態と同様の効果を得ることができる。このように、上下両キャパシタ用電極は、ＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる成分として含む材料によって形成されていればよい。具体的には、Ｒｕ，Ｐｔ，Ｉｒ，Ｐｄ，Ｏｓ，Ｒｅ，Ｒｈのうちの少なくとも１種類の元素を主たる成分として含む材料によって形成されていればよい。
【０１７１】
また、キャパシタ用下部電極１１ａとなるルテニウム膜１４の成膜方法として、第１実施形態ではＣＶＤ法を用いているが、スパッタリング法、めっき法等による電極膜の成膜も可能である。
【０１７２】
また、キャパシタ下層誘電体膜１６ａとなる第１層目のＳＴＯ膜１７ａ、およびキャパシタ上層誘電体膜１６ｂとなる第２層目のＳＴＯ膜１７ｂのそれぞれをＣＶＤ法により成膜する際に、Ｔｉを含む原料として、Ｔｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２を用いたが、Ｔｉのβジケトン系錯体を用いても同様の効果を得ることができる。例えば、Ｔｉ（ＤＰＭ）２（ｔ−ＯＣ４Ｈ９）２、Ｔｉ（ＤＰＭ）２（ｉ−ＯＣ４Ｈ９）２、ＴｉＯ（ＤＰＭ）２、Ｔｉ（ＭＰＤ）（ＤＰＭ）２などを用いても、Ｔｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２を用いた場合と同様の効果を得ることができる。
【０１７３】
また、キャパシタ誘電体膜の主たる構成成分は、前述したＳｒ，Ｔｉ，Ｂａには限られない。ペロブスカイト型結晶構造のＡサイトを形成する金属元素としては、ＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の金属元素であればよい。例えば、Ａサイトを形成する金属元素としては、他にＰｂやＬａなどがある。同様に、ペロブスカイト型結晶構造のＢサイトを形成する成分としては、ＩＶ−Ａ族、Ｖ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の金属元素であればよい。例えば、Ｂサイトを形成する金属元素としては、他にＺｒ，Ｎｂ，Ｔａ，Ｓｎなどがある。
【０１７４】
また、第１実施形態で説明した２層構造のキャパシタ誘電体膜を形成するにあたり、下層誘電体膜および上層誘電体膜を互いに異なる材質で形成しても構わない。このような構成でも、第１実施形態と同様の効果を得ることができる。あるいは、第２および第３実施形態で説明した２層構造のキャパシタ誘電体膜を形成するにあたり、下層誘電体膜および上層誘電体膜を同じ材質で形成しても構わない。このような構成でも、サーマルバジェットを低減できるなど、第２および第３実施形態と同様の効果を得ることができる。
【０１７５】
また、第４実施形態で説明した一体構造のキャパシタ誘電体膜を、第１〜第３実施形態で説明した各種類のキャパシタ用下部電極上に成膜しても構わない。あるいは、第１〜第３実施形態で説明した２層構造の各キャパシタ誘電体膜を、第４実施形態で説明したルテニウムからなるキャパシタ用下部電極上に成膜しても構わない。本発明に係るキャパシタ誘電体膜は、その電気的特性の下地依存性が殆どないので、下地の種類によらず安定した電気的性能を発揮できる。
【０１７６】
また、第２〜第３実施形態で説明した各キャパシタ誘電体膜の、キャパシタ用下部電極との界面における構造から明らかなように、第１実施形態で説明したＳｒ酸化物層を、キャパシタ誘電体膜の一部とみなしても構わない。
【０１７７】
さらに、本発明に係る半導体装置および半導体装置の製造方法は、その適用をＤＲＡＭ等、現在、一般に普及している半導体装置には限られない。本発明に係る半導体装置および半導体装置の製造方法は、例えばＦｅＲＡＭなど、将来において発展が期待される各種の微細な半導体装置を製造する際にも十分適用可能なのはもちろんである。
【０１７８】
【発明の効果】
本発明に係る半導体装置によれば、キャパシタ素子が備えるキャパシタ誘電体膜は、その電気的特性が向上されているとともに、容易に成膜可能である。これにより、電気的特性が向上されたキャパシタ素子を半導体装置内に容易に組み込むことができる。したがって、本発明に係る半導体装置は、電子デバイスのダウンサイジング化に伴う電気的特性の劣化を抑制して、電気的特性の向上を図り得るとともに、容易に形成可能なキャパシタ素子を備えた構成となっている。
【０１７９】
また、本発明に係る半導体装置の製造方法によれば、キャパシタ素子が備えるキャパシタ誘電体膜の電気的特性を向上できるとともに、容易に、かつ、効率よく成膜できる。これにより、電気的特性が向上されたキャパシタ素子を半導体装置内に容易に、かつ、効率よく組み込むことができる。したがって、本発明に係る半導体装置の製造方法は、電子デバイスのダウンサイジング化に伴う電気的特性の劣化を抑制して、電気的特性の向上を図り得るとともに、容易に、かつ、効率よく形成可能なキャパシタ素子を備えた半導体装置を効率よく容易に製造できる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】第１実施形態に係るキャパシタ下部電極上にＳｒの酸化物の層が形成される仕組みを模式的に示す工程断面図。
【図３】第１実施形態および従来技術に係るキャパシタ素子に流れるリーク電流の印加電圧依存性をそれぞれグラフにして示す図。
【図４】第１実施形態および従来技術に係るキャパシタ誘電体膜中のＳｒ／Ｔｉ比の深度依存性をそれぞれグラフにして示す図。
【図５】第１実施形態および従来技術に係るキャパシタ誘電体膜中のエネルギーバンド構造を模式的に示す図。
【図６】第２実施形態に係る半導体装置のキャパシタ素子付近の構造を示す断面図。
【図７】第２実施形態に係るキャパシタ素子の下部電極上にＳｒおよびＴｉの酸化物の層が交互に積層されて形成される仕組みを模式的に示す工程断面図。
【図８】第３実施形態に係る金属酸化物堆積量の金属原料供給時間依存性を各金属の原料ごとにグラフにして示す図。
【図９】第３実施形態に係る金属酸化物堆積量のＨ２Ｏおよび金属原料の供給サイクル数依存性を各金属の原料ごとにグラフにして示す図。
【図１０】第３実施形態に係る金属酸化物堆積量のＨ２Ｏおよび混合金属原料の供給サイクル数依存性を各金属の原料ごとにグラフにして示す図。
【図１１】第３実施形態および第２実施形態に係るキャパシタ誘電体膜の製造プロセスの１サイクルのシーケンスを示す図。
【図１２】第４実施形態に係る半導体装置の製造方法を示す工程断面図。
【符号の説明】
２…基板本体
７，２１，３４…半導体基板
１０，２２，３３…キャパシタ素子（高誘電体キャパシタ素子）
１１，２３，３５…キャパシタ用電極
１１ａ，２３ａ，３５ａ…キャパシタ用下部電極
１１ｂ，２３ｂ，３５ｂ…キャパシタ用上部電極
１４…ルテニウム膜
１５，２６，４０…Ｓｒ酸化物層（ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層）
１６，３８…キャパシタ誘電体膜
１６ａ，２４ａ，３３ａ…キャパシタ下層誘電体膜
１６ｂ，２４ｂ，３３ｂ…キャパシタ上層誘電体膜
１７ａ，１７ｂ，２５ａ，３９…ＳＴＯ膜（Ｓｒ−Ｔｉ−Ｏ膜）
２５ｂ…ＢＳＴ膜（Ｂａ−Ｓｒ−Ｔｉ−Ｏ膜）
２７，４１…Ｔｉ酸化物層（ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層）
２８…白金膜
【発明の属する技術分野】
本発明は、半導体装置のキャパシタ構造に係り、特にキャパシタ用誘電体膜としてＢＳＴ、ＳＴＯ等のペロブスカイト型結晶構造を有する金属酸化物薄膜を使用して、キャパシタの電気的特性および加工性の改良を図った半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、電子デバイスのダウンサイジング化に伴い、単にデバイス内部の回路構成を工夫するだけでは、所望される電子デバイスの機能を得ることが困難になりつつある。所望される電子デバイスの機能を得るためには、機能性薄膜等のデバイスを構成する材料自体の特性をも利用して回路を形成することが有利になりつつある。電子デバイスの中には、情報の記憶動作を主な機能とするものがある。そのような電子デバイスとしては、例えば複数個のトランジスタ同士を組み合わせたＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ ｒｅａｄ ｗｒｉｔｅ Ｍｅｍｏｒｙ）またはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、あるいは複数個のトランジスタとキャパシタとを組み合わせたＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの各種集積回路が挙げられる。これらの集積回路の機能を、例えばＭＯＳトランジスタおよびＭＯＳキャパシタの各素子を組み合わせた回路構成のみで満足させることは、それら各素子のセル面積が縮小される中で非常に困難になりつつある。
【０００３】
特に、キャパシタ素子のＳ／Ｎ比を低下させないためには、たとえ集積回路の最小加工寸法が小さくなっても、一定のキャパシタ容量を確保しなければならない。このため、キャパシタ素子用の誘電体膜として、シリコン酸化膜、シリコン窒化膜、あるいはシリコン酸化膜の積層膜（ＮＯ膜）などよりも高い比誘電率を発現する機能性薄膜の採用が検討されている。このような機能性薄膜は、例えばＴａ２Ｏ５，Ｂａ−Ｓｒ−Ｔｉ−Ｏ（ＢＳＴ），Ｓｒ−Ｔｉ−Ｏ（ＳＴＯ），Ｐｂ−Ｚｒ−Ｔｉ−Ｏ（ＰＺＴ），またはＳｒ−Ｂｉ−Ｔａ−Ｏ（ＳＢＴ）等の材料によって形成されている。また、キャパシタ形成材料として機能性薄膜を採用することに伴って、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ ｒｅａｄ ｗｒｉｔｅ Ｍｅｍｏｒｙ）等の新しい機能を有するデバイスが提案され始めている。
【０００４】
【発明が解決しようとする課題】
とりわけ、ＢａｘＳｒ１−ｘＴｉＯ３ （ＢＳＴ）や、ＳｒＴｉＯ３ （ＳＴＯ）などのペロブスカイト型結晶構造を有する金属酸化物薄膜を有する金属酸化物は、数百以上の比誘電率を実現できる。このため、ＢＳＴやＳＴＯなどをキャパシタ誘電体膜として採用することは、極めて大きな利点となる。ところが、ＢＳＴやＳＴＯなどは複数の金属元素を含む金属酸化物であるために、それらの膜を例えばＣＶＤ法により成膜する場合、組成成分の制御の面で困難を伴う。
【０００５】
また、ＢＳＴ膜やＳＴＯ膜を、例えば熱ＣＶＤ法により成膜する場合、ＢａやＳｒの原料であるＤＰＭ ［＝Ｃ１１Ｈ１９Ｏ２］は、単体では極めて分解し難い。一方、Ｔｉの原料は単体でも容易に成膜反応が起こる。しかも、一旦Ｔｉを主成分とする膜が成膜され始めるとＳｒの原料の吸着が促進され、ＢＳＴ膜やＳＴＯ膜の成膜が始まる性質を有している。これにより、熱ＣＶＤ法により形成されたＢＳＴ膜やＳＴＯ膜と、それらの下部に存在する貴金属からなる電極との界面にＴｉ層が偏析することになる。
【０００６】
複数の価数を有する遷移元素のチタンは、界面に欠陥を生成し易い。このため、貴金属との界面にＴｉ層が存在すると、十分なショットキー障壁（ショットキーバリア）を形成することが困難になり、リーク電流の増大をもたらすという問題があった。特に、下部電極側から電子注入を行う際のリーク電流の増大を引き起こすという問題があった。
【０００７】
さらに、半導体装置の微細化に伴い、トランジスタ形成後の熱による負荷（サーマルバジェット）に対する制限が厳しくなる傾向にある。ＢＳＴやＳＴＯの高い比誘電率は、ペロブスカイト結晶相が形成された場合にのみ実現される。ところが、ＢＳＴやＳＴＯのペロブスカイト結晶相を形成するために、非晶質膜から結晶化させるのに要する熱処理温度は、ＳＴＯで約５７５℃、ＢＳＴで約６２０℃と高い。これらのような高温は、ＢＳＴやＳＴＯの薄膜を有するキャパシタを半導体装置に搭載するにあたり、大きな障害となる。
【０００８】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、電子デバイスのダウンサイジング化に伴う電気的特性の劣化を抑制して、電気的特性の向上を図り得るとともに、容易に形成可能なキャパシタ素子を備えた半導体装置を提供することにある。それとともに、そのような半導体装置を効率よく容易に製造できる半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、本発明に係る半導体装置は、基板上に選択的に設けられたキャパシタ用下部電極と、前記基板および前記下部電極の表面を覆うように設けられ、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物の単層構造ないしは複数層の積層構造からなるキャパシタ誘電体膜と、このキャパシタ誘電体膜の表面上に設けられたキャパシタ用上部電極と、を具備してなり、前記キャパシタ誘電体膜は、その前記下部電極との界面が前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層により形成されていることを特徴とするものである。
【００１０】
この半導体装置においては、キャパシタ誘電体膜が、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物の単層構造ないしは複数層の積層構造からなる、高誘電体膜として成膜されている。また、キャパシタ誘電体膜は、そのキャパシタ用下部電極との界面が、ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層により形成されている。これにより、キャパシタ誘電体膜は、その下地となるキャパシタ用下部電極との界面において、チタンやジルコニウムなどのペロブスカイト型結晶構造のＢサイトを形成する金属元素の偏析が殆どない状態に成膜されている。したがって、キャパシタ誘電体膜中には、適正な高さのショットキー障壁（ショットキーバリア）が形成されており、このキャパシタ誘電体膜を備えるキャパシタ素子に流れるリーク電流は抑制もしくは低減されている。このように、本発明に係る半導体装置が具備するキャパシタ素子は、その電気的特性が向上されている。
【００１１】
また、キャパシタ誘電体膜は、先ず、そのキャパシタ用下部電極との界面がペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層により形成される。この後、その酸化物層を下地として、キャパシタ誘電体膜の残りの部分が成膜される。これにより、キャパシタ誘電体膜は、その成膜が容易である。ひいては、このキャパシタ誘電体膜を備えるキャパシタ素子は、その形成が容易であり、半導体装置内に容易に組み込むことができる。
【００１２】
また、本発明に係る半導体装置を実施するにあたり、その構成などの一部を以下に述べるような設定としても構わない。
【００１３】
前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素は、Ｂａ，Ｓｒ，Ｐｂ，Ｌａのうちの少なくとも１種類の金属元素であるとともに、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素は、Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｓｎのうちの少なくとも１種類の金属元素である。
【００１４】
前記キャパシタ用下部電極および前記キャパシタ用上部電極は、それぞれＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる成分として含む材料によって形成されている。
【００１５】
前記キャパシタ用下部電極および前記キャパシタ用上部電極は、それぞれＲｕ，Ｐｔ，Ｉｒ，Ｐｄ，Ｏｓ，Ｒｅ，Ｒｈのうちの少なくとも１種類の金属元素を主たる成分として含む材料によって形成されている。
【００１６】
本発明に係る半導体装置を実施するにあたり、その構成などの一部を以上述べたような各種設定とすることにより、キャパシタ誘電体膜や下部および上部のキャパシタ用電極の電気的特性を容易に向上させることができる。したがって、キャパシタ素子の電荷蓄積能力、ひいては半導体装置の電気的特性を容易に向上させることができる。
【００１７】
また、前記課題を解決するために、本発明に係る半導体装置の製造方法は、基板上にキャパシタ素子の下部電極を設ける工程と、前記基板および前記下部電極の露出表面を覆うように、かつ、前記下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜を設ける工程と、前記下部電極との間に前記酸化物の層および前記キャパシタ誘電体膜を挟むように、前記キャパシタ素子の上部電極を前記キャパシタ誘電体膜の露出表面上に設ける工程と、を含むことを特徴とするものである。
【００１８】
この半導体装置の製造方法においては、基板およびキャパシタ素子の下部電極の露出表面を覆うように、かつ、下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜を設ける。これにより、キャパシタ誘電体膜を、高誘電体膜として成膜できるとともに、その下地となるキャパシタ素子の下部電極との界面において、チタンやジルコニウムなどのペロブスカイト型結晶構造のＢサイトを形成する金属元素の偏析が殆どない状態で成膜できる。したがって、キャパシタ誘電体膜中に適正な高さのショットキー障壁（ショットキーバリア）を形成して、このキャパシタ誘電体膜を備えるキャパシタ素子に流れるリーク電流を抑制もしくは低減できる。このように、本発明に係る半導体装置の製造方法は、キャパシタ素子の電気的特性を向上できる。
【００１９】
また、キャパシタ誘電体膜を成膜する際に、先ず、そのキャパシタ素子の下部電極との界面をペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層として形成する。この後、その酸化物層を下地として、キャパシタ誘電体膜の残りの部分を成膜する。これにより、キャパシタ誘電体膜を容易に、かつ、効率よく成膜できる。ひいては、このキャパシタ誘電体膜を備えるキャパシタ素子を容易に、かつ、効率よく形成して、半導体装置内に容易に組み込むことができる。
【００２０】
また、前記課題を解決するために、本発明に係る半導体装置の製造方法は、基板上にキャパシタ素子の下部電極を設ける工程と、前記基板および前記下部電極の露出表面を覆うように、かつ、前記下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、該ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層と、ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層とを、それぞれ少なくとも１層ずつ交互に積層して、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜の下層誘電体膜を設ける工程と、この下層誘電体膜の露出表面を覆うように、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜の上層誘電体膜を設ける工程と、前記下部電極との間に前記下層誘電体膜および前記上層誘電体膜の２層構造からなる前記キャパシタ誘電体膜を挟むように、前記上層誘電体膜の露出表面上に前記キャパシタ素子の上部電極を設ける工程と、を含むことを特徴とするものである。
【００２１】
この半導体装置の製造方法においては、キャパシタ誘電体膜を下層誘電体膜および上層誘電体膜の２層構造に形成する。そして、基板およびキャパシタ素子の下部電極の露出表面を覆うように、かつ、下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなる下層誘電体膜を設ける。これにより、下層誘電体膜を、その下地となるキャパシタ素子の下部電極との界面において、チタンやジルコニウムなどのペロブスカイト型結晶構造のＢサイトを形成する金属元素の偏析が殆どない状態で成膜できる。したがって、下層誘電体膜中、ひいてはキャパシタ誘電体膜全体中に、適正な高さのショットキー障壁（ショットキーバリア）を形成して、キャパシタ素子に流れるリーク電流を抑制もしくは低減できる。
【００２２】
また、下層誘電体膜の露出表面を覆うように、同じく組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜の上層誘電体膜を設ける。これにより、キャパシタ誘電体膜を、その下層誘電体膜および上層誘電体膜ともにペロブスカイト型結晶構造を有する金属酸化物からなる高誘電体膜として成膜する。このように、本発明に係る半導体装置の製造方法は、キャパシタ素子の電気的特性を向上できる。
【００２３】
また、下層誘電体膜を、ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層と、ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層とを、それぞれ少なくとも１層ずつ交互に積層して成膜する。これにより、例えば下層誘電体膜をＣＶＤ法により成膜する場合、成膜中の組成成分を容易に制御できるので、下層誘電体膜を容易に、かつ、効率よく成膜できる。さらに、下層誘電体膜をシード層として、上層誘電体膜を容易に、かつ、効率よく成膜することができる。したがって、キャパシタ誘電体膜全体を容易に、かつ、効率よく成膜できる。ひいては、このキャパシタ誘電体膜を備えるキャパシタ素子を容易に、かつ、効率よく形成して、半導体装置内に容易に組み込むことができる。
【００２４】
さらに、前記課題を解決するために、本発明に係る半導体装置の製造方法は、基板上にキャパシタ素子の下部電極を設ける工程と、前記基板および前記下部電極の露出表面を覆うように、かつ、前記下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、該ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層と、ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層とを、それぞれ少なくとも１層ずつ交互に積層して、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜を設ける工程と、前記下部電極との間に前記キャパシタ誘電体膜を挟むように、前記キャパシタ誘電体膜の露出表面上に前記キャパシタ素子の上部電極を設ける工程と、を含むことを特徴とするものである。
【００２５】
この半導体装置の製造方法においては、基板およびキャパシタ素子の下部電極の露出表面を覆うように、かつ、下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜を設ける。これにより、キャパシタ誘電体膜を、高誘電体膜として成膜できるとともに、その下地となるキャパシタ素子の下部電極との界面において、チタンやジルコニウムなどのペロブスカイト型結晶構造のＢサイトを形成する金属元素の偏析が殆どない状態で成膜できる。したがって、キャパシタ誘電体膜中に、適正な高さのショットキー障壁（ショットキーバリア）を形成して、キャパシタ素子に流れるリーク電流を抑制もしくは低減できる。このように、本発明に係る半導体装置の製造方法は、キャパシタ素子の電気的特性を向上できる。
【００２６】
また、キャパシタ誘電体膜を、ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層と、ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層とを交互に積層して成膜する。これにより、キャパシタ誘電体膜全体を略同じ工程の繰り返しにより成膜可能である。それとともに、例えばキャパシタ誘電体膜をＣＶＤ法により成膜する場合、成膜中の組成成分を容易に制御できる。したがって、キャパシタ誘電体膜の成膜プロセスの簡素化および短時間化を図って、キャパシタ誘電体膜を容易に、かつ、効率よく成膜できる。ひいては、このキャパシタ誘電体膜を備えるキャパシタ素子の形成プロセスの簡素化および短時間化を図って、キャパシタ素子を容易に、かつ、効率よく形成して、半導体装置内に容易に組み込むことができる。
【００２７】
また、本発明に係る半導体装置の製造方法を実施するにあたり、その工程などの一部を以下に述べるような設定としても構わない。
【００２８】
前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層の原料、および前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層の原料として、それら各酸化物が堆積する際に互いに相互作用を及ぼし合う原料を採用する。
【００２９】
前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層の原料、および前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層の原料として、ともにＤＰＭ錯体を採用する。
【００３０】
前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素として、ＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の金属元素を含ませ、かつ、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素として、ＩＶ−Ａ族、Ｖ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の金属元素を含ませる。
【００３１】
前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素として、Ｂａ，Ｓｒ，Ｐｂ，Ｌａのうちの少なくとも１種類の金属元素を含ませ、かつ、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素として、Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｓｎのうちの少なくとも１種類の金属元素を含ませる。
【００３２】
前記キャパシタ素子の下部電極および上部電極を、それぞれＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる成分として含む材料によって形成する。
【００３３】
前記キャパシタ素子の下部電極および上部電極を、それぞれＲｕ，Ｐｔ，Ｉｒ，Ｐｄ，Ｏｓ，Ｒｅ，Ｒｈのうちの少なくとも１種類の金属元素を主たる成分として含む材料によって形成する。
【００３４】
本発明に係る半導体装置の製造方法を実施するにあたり、その工程などの一部を以上述べたような各種設定とすることにより、キャパシタ誘電体膜や下部および上部のキャパシタ用電極の電気的性能を容易に向上させることができる。したがって、キャパシタ素子の電荷蓄積能力、ひいては半導体装置の電気的性能を容易に向上させることができる。
【００３５】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３６】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図５を参照しつつ説明する。図１は、本発明の第１実施形態に係る半導体装置のキャパシタ素子付近の構成および製造工程を示す断面図である。図２は、第１実施形態に係るキャパシタ素子の下部電極上にＳｒの酸化物の層が形成される仕組みを模式的に示す工程断面図である。図３は、第１実施形態および従来技術に係るキャパシタ素子に流れるリーク電流の印加電圧依存性をそれぞれグラフにして示す図である。図４は、第１実施形態および従来技術に係るキャパシタ誘電体膜中のＳｒ／Ｔｉ比の深度依存性をそれぞれグラフにして示す図である。図５は、第１実施形態および従来技術に係るキャパシタ誘電体膜中のエネルギーバンド構造を模式的に示す図である。
【００３７】
本実施形態では、キャパシタ素子のキャパシタ誘電体膜を、ＳＴＯ膜を用いて第１層および第２層の２段階に成膜する。そして、第２層目のＳＴＯ膜のシード層となる第１層目のＳＴＯ膜を成膜するのに先立って、この第１層目のＳＴＯ膜とその下地となるキャパシタ素子の下部電極との界面に、予めストロンチウム（Ｓｒ）を主成分とする酸化物の層を形成しておくことを特徴とするものである。以下、本実施形態の半導体装置について詳細に説明する。
【００３８】
先ず、図１（ａ）に示すように、素子分離領域１などが形成された基板本体２上に、トランジスタ３、ビット線４、およびコンタクトプラグ５などを形成した後、これらを層間絶縁膜６で被覆する。以下の説明において、前記各素子が設けられているとともに、後述するキャパシタ素子１０などが設けられる基板本体２を、まとめて半導体基板７と称することとする。
【００３９】
次に、層間絶縁膜６上に電極支持層となるシリコン窒化膜８をＬＰＣＶＤ法により約８０ｎｍ形成する。続けて、シリコン窒化膜８上にシリコン酸化膜９をプラズマＣＶＤ法により約５００ｎｍ形成する。この後、コンタクトプラグ５の上方のシリコン酸化膜９およびシリコン窒化膜８を、フォトリソグラフィ技術およびＲＩＥ技術によりエッチングして、後述するキャパシタ用下部電極１１ａの鋳型となるキャビティ１２を形成する。これにより、コンタクトプラグ５の上面（表面）が露出する。
【００４０】
次に、キャビティ１２内にバリアメタルとしての窒化チタンアルミニウム膜１３をスパッタリング法により約２０ｎｍ形成する。この際、窒化チタンアルミニウム膜１３は、その下面（底面）がコンタクトプラグ５の上面に接触するように形成される。これにより、コンタクトプラグ５は、その上面を窒化チタンアルミニウム膜１３の下面により覆われる。続けて、窒化チタンアルミニウム膜１３の内側に、ルテニウム（Ｒｕ）−ＣＶＤ法のシードとして用いるルテニウム膜をスパッタリング法により約１０ｎｍ形成する。続けて、このルテニウム膜の内側に、Ｒｕ（ＥｔＣｐ）２ ［＝Ｒｕ（Ｃ７Ｈ９）２］を原料として用いる熱ＣＶＤ法により、ルテニウム膜をさらに約２５ｎｍ形成し、合計約３５ｎｍのルテニウム（Ｒｕ）膜１４を形成する。続けて、半導体基板７の全面に図示しないフォトレジストを塗布した後、ＣＭＰ法によりエッチバックを行い、窒化チタンアルミニウム膜１３およびルテニウム膜１４をキャビティ１２の内部にのみ残存させる。この後、アッシャーにより、フォトレジストを除去する。これにより、キャパシタ素子１０が備える２つのキャパシタ用電極１１のうちの一方の電極である、ルテニウムからなるキャパシタ用下部電極１１ａが、半導体基板７上に選択的に形成される。
【００４１】
この際、キャパシタ用下部電極１１ａは、その外側から窒化チタンアルミニウム膜１３により包まれた状態となっている。すなわち、キャパシタ用下部電極１１ａは、その外側表面が窒化チタンアルミニウム膜１３に接触して、露出しないように覆われた状態となっている。また、図１（ａ）に示す電極形状は、一般に凹形状と称される。このような凹型のキャパシタ用下部電極１１ａを有するキャパシタ素子１０の構造は、一般にＣｏｎｃａｖｅ（凹型）構造と称される。
【００４２】
次に、後述するキャパシタ誘電体膜１６を成膜するのに先立って、下部電極１１ａの露出表面を覆うように、ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする、酸化物の層１５を設ける。この金属酸化物の層１５は、ペロブスカイト型結晶構造のＡサイトを形成する金属元素として、ＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の金属元素を含む原料を用いて形成される。具体的には、金属酸化物の層１５は、Ｂａ，Ｓｒ，Ｐｂ，Ｌａのうちの少なくとも１種類を含む原料を用いて形成されることが好ましい。本実施形態においては、ストロンチウム（Ｓｒ）を含む原料を用いて、Ｓｒを主成分とする酸化物の層１５を形成する。
【００４３】
また、本実施形態においては、このＳｒ酸化物層１５を、キャパシタ誘電体膜１６を成膜するための図示しない成膜装置を用いて形成する。具体的には、図示しないホットウォール型バッチ式ＣＶＤ装置を用いて金属酸化物の層１５を形成する。本装置は、酸化剤として高純度酸素およびＨ２Ｏガスを供給可能である。以下、Ｓｒ酸化物層１５の形成方法について詳述する。
【００４４】
先ず、下部電極（ルテニウム電極）１１ａが形成された半導体基板７を、炉内温度が予め３００℃に設定されている図示しない反応炉（反応容器）内に導入する。半導体基板７が導入された反応炉の内部を真空排気した後、アルゴン（Ａｒ）ガスで真空パージする。この状態で炉内温度が約３００℃付近で安定するまで待つ。
【００４５】
容器内温度が設定温度である３００℃の±２０℃程度まで安定したことを確認した後、反応容器内圧力を約５Ｔｏｒｒに保持しつつ、反応容器内にＨ２Ｏガスを約４５秒間導入する。導入されたＨ２Ｏガスは、図２（ａ）に示すように、半導体基板７の露出表面に吸着する。この後、反応容器内の雰囲気を排気して、気相中のＨ２Ｏガスの分圧を十分に低下させる。
【００４６】
次に、反応容器内圧力を約５Ｔｏｒｒに保持しつつ、Ｓｒ酸化物層１５の原料であるガス状のＳｒ（ＤＰＭ）２ ［＝Ｓｒ（Ｃ１１Ｈ１９Ｏ２）２］を反応容器内に約３０秒間導入する。通常、気相中に例えばＯ２またはＨ２Ｏなどの酸化剤が存在しない場合には、約３００℃ではＳｒの原料ガスの分解反応は起こらない。ところが、半導体基板７の露出表面にはＨ２Ｏが吸着しているので、図２（ｂ）に示すように、半導体基板７の露出表面に到達したＳｒの原料ガスは、半導体基板７の露出表面に吸着しているＨ２Ｏとの間で加水分解反応を起こす。これにより、図２（ｃ）に示すように、下部電極１１ａが形成された半導体基板７の露出表面上にＳｒを主成分とする酸化物の層（薄膜）１５が１層形成される。このＳｒ酸化物層１５は、後にキャパシタ誘電体膜１６の一部となるものである。すなわち、Ｓｒ酸化物層１５の組成および電気的性質を鑑みれば、Ｓｒ酸化物層１５をキャパシタ誘電体膜１６の一部とみなしても、本発明の趣旨を何ら逸脱もしくは妨げるものではない。
【００４７】
本発明者らが行った実験によれば、Ｓｒの原料ガスの分子は巨大なので、前述したようにＨ２Ｏガスの供給と、Ｓｒの原料ガスの供給とをそれぞれ１回ずつ行っただけでは、半導体基板７の露出表面をＳｒ酸化物層１５で完全に被覆できないことが判明した。このため、Ｈ２Ｏガスの供給と、Ｓｒの原料ガスの供給とをそれぞれ３回ずつ交互に繰り返した。これにより、下部電極１１ａの露出表面を含めて、半導体基板７の露出表面を１層のＳｒ酸化物層１５で略完全に被覆することができた。なお、図２（ａ）〜（ｃ）においては、半導体基板７の表面にＳｒ酸化物層１５が形成される仕組みを理解し易くするために、Ｈ２Ｏ分子やＳｒ分子を模式的に描いた。
【００４８】
また、この状態において、下部電極１１ａは、その外側面および外側下面（底面）が窒化チタンアルミニウム膜１３に接触して覆われている。この下部電極１１ａの窒化チタンアルミニウム膜１３に接触している部分を、例えば下部電極１１ａの外側表面とする。それとともに、下部電極１１ａは、その内側面および内側下面など、前記外側表面以外の部分がＳｒ酸化物層１５に接触して覆われている。この下部電極１１ａのＳｒ酸化物層１５に接触している部分を、例えば下部電極１１ａの内側表面とする。このように、下部電極１１ａは、その外側表面を窒化チタンアルミニウム膜１３により覆われるとともに、その内側表面をＳｒ酸化物層１５により覆われる。これにより、下部電極１１ａは、その表面全体が外部に露出されない。
【００４９】
次に、キャパシタ誘電体膜１６を形成する。本実施形態においては、キャパシタ誘電体膜１６を、キャパシタ用下部電極１１ａと接触する下層誘電体膜１６ａ、および後述するキャパシタ用電極１１の他方の電極であるキャパシタ用上部電極１１ｂと接触する上層誘電体膜１６ｂの２層構造に形成する。また、下層誘電体膜１６ａおよび上層誘電体膜１６ｂを、ともにペロブスカイト型結晶構造を有する金属酸化物の膜を用いて形成する。
【００５０】
ここで、本実施形態のキャパシタ誘電体膜１６を形成するペロブスカイト型結晶構造を有する金属酸化物について簡潔に説明する。
【００５１】
ペロブスカイト型結晶構造を有する金属酸化物は、一般に、その組成式をＡＢＯ３−ｄ：０≦ｄ≦１で表される。この組成式中Ａは、ペロブスカイト型結晶構造中のいわゆるＡサイトを形成する所定の金属元素を表す。このＡサイトを形成する金属元素は、通常、ＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちのいずれかの金属元素である。同様に、前記組成式中Ｂは、ペロブスカイト型結晶構造中のいわゆるＢサイトを形成する所定の金属元素を表す。このＢサイトを形成する金属元素は、通常、ＩＶ−Ａ族、Ｖ−Ａ族、およびＩＶ−Ｂ族のうちのいずれかの金属元素である。
【００５２】
したがって、キャパシタ誘電体膜１６を形成する金属酸化物の膜は、ペロブスカイト型結晶構造のＡサイトを形成するＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちの金属元素を少なくとも１種類含んでいるとともに、ペロブスカイト型結晶構造のＢサイトを形成するＩＶ−Ａ族、Ｖ−Ａ族、およびＩＶ−Ｂ族のうちの金属元素を少なくとも１種類含んでいる原料により形成される。具体的には、この金属酸化物の膜は、ペロブスカイト型結晶構造のＡサイトを形成する金属元素としてＢａ，Ｓｒ，Ｐｂ，Ｌａのうちの少なくとも１種類の金属元素を含むとともに、ペロブスカイト型結晶構造のＢサイトを形成する金属元素としてＴｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｓｎのうちの少なくとも１種類の金属元素を含む原料を用いて形成されることが好ましい。すなわち、キャパシタ誘電体膜１６は、その組成式がＡＢＯ３−ｄ：０≦ｄ≦１， Ａ：Ｂａ，Ｓｒ，Ｐｂ，Ｌａ ； Ｂ：Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｓｎで表されるペロブスカイト型結晶構造を有する金属酸化物の膜により形成されることが好ましい。
【００５３】
本実施形態においては、ペロブスカイト型結晶構造のＡサイトを形成する金属元素としてＳｒを含むとともに、ペロブスカイト型結晶構造のＢサイトを形成する金属元素としてＴｉを含む原料を用いて、下層誘電体膜１６ａおよび上層誘電体膜１６ｂを形成する。以下、下層誘電体膜１６ａおよび上層誘電体膜１６ｂの成膜方法について詳述する。
【００５４】
本実施形態においては、下層誘電体膜１６ａおよび上層誘電体膜１６ｂを、ともにペロブスカイト型結晶構造を有する金属酸化物膜であるＳｒ−Ｔｉ−Ｏ膜 ［＝ＳＴＯ膜］を用いてＣＶＤ法により成膜する。この際、下層誘電体膜１６ａは、上層誘電体膜１６ｂを成膜する際のシード層となる。また、ＳＴＯ膜の形成材料であるＳｒおよびＴｉを含むＣＶＤ法の原料としては、Ｓｒ（ＤＰＭ）２ ［＝Ｓｒ（Ｃ１１Ｈ１９Ｏ２）２］およびＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２のそれぞれのＴＨＦ ［＝Ｃ４Ｈ８Ｏ］溶液を用いる。各ＴＨＦ溶液の濃度は、それぞれ約０．５モル／リットルである。成膜装置としては、前述したホットウォール型バッチ式ＣＶＤ装置を用いる。
【００５５】
先ず、上面（表面）がＳｒ酸化物層（薄膜）１５で被覆された半導体基板７上に、第１層目のキャパシタ誘電体膜としての下層誘電体膜１６ａを成膜する。
【００５６】
上面がＳｒ酸化物層１５で被覆された半導体基板７を、Ｓｒ酸化物層１５を形成した反応容器内において約３８０℃で加熱し、下部電極１１ａを含めた半導体基板７上に、下層誘電体膜１６ａとなる第１層目のＳＴＯ膜１７ａを成膜する。この際、膜厚が約３ｎｍ、Ｓｒ／Ｔｉ比が約１．０５のＳＴＯ膜１７ａが成膜されるように成膜条件を設定する。続けて、同じ反応容器内で、真空を破ることなく連続的にＳＴＯ膜１７ａに結晶化熱処理（アニール処理）を施す。この際、半導体基板７の周りの雰囲気を窒素で充満させるとともに、気圧を約１３３Ｐａに設定する。この雰囲気下において、ＳＴＯ膜１７ａが形成された半導体基板７を約１０分間、約５７５℃で加熱する。これにより、非晶質の状態であったＳＴＯ膜１７ａ中にペロブスカイト型結晶構造が生成される。すなわち、ペロブスカイト型結晶構造を有するＳＴＯ膜１７ａの結晶膜からなる下層誘電体膜１６ａが、Ｓｒ酸化物層（薄膜）１５の露出表面を覆うように、この露出表面上に成膜される。
【００５７】
次に、下層誘電体膜１６ａ上に第２層目のキャパシタ誘電体膜としての上層誘電体膜１６ｂを成膜する。すなわち、第１層目のＳＴＯ膜１７ａ上に積層するように、第２層目のＳＴＯ膜１７ｂを連続して形成する。
【００５８】
反応容器内の温度を、真空を保持した状態で約４４０℃まで昇温させ、成膜温度を約４４０℃に設定して、上層誘電体膜１６ｂとなる第２層目のＳＴＯ膜１７ｂを成膜する。この際、ＳＴＯ膜１７ｂを、その膜厚が約１７ｎｍとなるように成膜する。また、第１層目のＳＴＯ膜１７ａは、第２層目のＳＴＯ膜１７ｂの結晶成長のシード層として作用する。このため、第２層目のＳＴＯ膜１７ｂは、約４４０℃という比較的低い成膜温度にも拘らず、成膜されつつ結晶化する。すなわち、ＳＴＯ膜１７ｂは、いわゆるｉｎ−ｓｉｔｕ結晶化する。これにより、ペロブスカイト型結晶構造を有するＳＴＯ膜１７ｂの結晶膜からなる上層誘電体膜１６ｂが、下層誘電体膜１６ａの露出表面を覆うように、この露出表面上に成膜される。
【００５９】
以上説明した工程により、図１（ｂ）に示すように、半導体基板７上に選択的に設けられ、表面がＳｒ酸化物層１５で覆われたキャパシタ用下部電極１１ａの上に、２層のＳＴＯ膜１７ａ，１７ｂの結晶膜が成膜される。結晶化したＳＴＯ膜１７ａ，１７ｂは、一般的なキャパシタ誘電体膜の形成材料であるシリコン酸化膜、シリコン窒化膜、あるいはシリコン酸化膜の積層膜（ＮＯ膜）などよりも高い比誘電率を発現することができる。したがって、結晶化した２層のＳＴＯ膜１７ａ，１７ｂにより形成されたキャパシタ誘電体膜１６は、高誘電体膜として形成されている。
【００６０】
次に、キャパシタ用電極１１の他方の電極であるキャパシタ用上部電極１１ｂを、上層誘電体膜１６ｂの露出表面を覆うように設ける。図１（ｂ）に示すように、下部電極１１ａとの間にキャパシタ誘電体膜１６を挟むように、上層誘電体膜１６ｂの露出表面上に上部電極１１ｂを形成する。本実施形態においては、上部電極１１ｂを、下部電極１１ａと同様にルテニウム膜を用いて形成する。これにより、所望の構造および電気的特性を有するキャパシタ素子１０を得ることができる。
【００６１】
続けて、フォトリソグラフィ技術およびＲＩＥ技術により、キャパシタ用上部電極１１ｂ（ルテニウム膜）、ならびに下層誘電体膜１６ａ（ＳＴＯ膜１７ａ）および上層誘電体膜１６ｂ（ＳＴＯ膜１７ｂ）からなる積層膜を加工して、図示しないメモリセル領域を形成する。さらに続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の半導体装置を得る。ただし、それら各工程の詳細な説明は省略する。
【００６２】
図３に、本実施形態のキャパシタ素子（ＳＴＯ薄膜キャパシタ）１０の約８５℃におけるリーク電流の印加電圧依存性を実線グラフで示す。併せて、図３に、Ｓｒの酸化物層の形成は行わずに、第１層目および第２層目のＳＴＯ膜を本実施形態と同様に成膜した従来技術に係るＳＴＯ薄膜キャパシタの約８５℃におけるリーク電流の印加電圧依存性を破線グラフで示す。
【００６３】
図３中に記載したように、それら両キャパシタの誘電特性値（Ｔｅｑ）は略同じである。ところが、それら両キャパシタのリーク電流特性は、図３中の実線グラフおよび破線グラフの形状から分かるように、互いに異なっている。特に、キャパシタ用下部電極側からの電子注入になる、キャパシタ用上部電極に正バイアスを印加した際のリーク電流特性が、大きく異なっている。従来技術のＳＴＯ薄膜キャパシタに比べると、本実施形態のＳＴＯ薄膜キャパシタ１０は正バイアスを印加した際のリーク電流が低減されており、その差は約８５℃で測定した際に顕著である。また、本実施形態のＳＴＯ薄膜キャパシタ１０と従来技術のＳＴＯ薄膜キャパシタとでは、リーク電流の立ち上がり方も異なっていることが分かる。従来技術のＳＴＯ薄膜キャパシタに比べると、本実施形態のＳＴＯ薄膜キャパシタ１０は正バイアスを印加した際のリーク電流が緩やかに立ち上がる。
【００６４】
また、図４に、本実施形態のＳＴＯ薄膜キャパシタ１０のＳＴＯ膜１７ａ，１７ｂ中でのＳｒ／Ｔｉ比の分布（深度依存性）を、オージェ電子分光法により測定した結果を実線グラフで示す。併せて、図４に、従来技術のＳＴＯ薄膜キャパシタのＳＴＯ膜中でのＳｒ／Ｔｉ比の分布（深度依存性）を、オージェ電子分光法により測定した結果を破線グラフで示す。
【００６５】
従来技術のＳＴＯ薄膜キャパシタでは、図４中の破線グラフの形状から分かるように、ＳＴＯ膜とその下地となるキャパシタ用下部電極との界面において、ＳＴＯ膜中にＳｒに比べて極めて多量のＴｉが含まれていることが分かる。すなわち、従来技術のＳＴＯ薄膜キャパシタでは、ＳＴＯ膜と下部電極（ルテニウム電極）との界面において、Ｔｉの偏析が生じていることが分かる。これに対して、本実施形態のＳＴＯ薄膜キャパシタ１０では、図４中の実線グラフの形状から分かるように、第１層目のＳＴＯ膜１７ａとその下地となるＳｒ酸化物層１５により覆われたキャパシタ用下部電極１１ａとの界面において、第１層目のＳＴＯ膜１７ａ中に略同量のＳｒおよびＴｉが含まれていることが分かる。すなわち、本実施形態のＳＴＯ薄膜キャパシタ１０では、第１層目のＳＴＯ膜１７ａと下部電極（ルテニウム電極）１１ａとの界面において、Ｔｉの偏析が略完全に抑制されていることが分かる。
【００６６】
下部電極（ルテニウム電極）の界面におけるＴｉの偏析は、キャパシタ用下部電極との界面におけるＳＴＯ膜中の酸素欠損濃度を高める。したがって、本実施形態のＳＴＯ薄膜キャパシタ１０のＳＴＯ膜１７ａ，１７ｂ中のエネルギーバンド構造、および従来技術のＳＴＯ薄膜キャパシタのＳＴＯ膜中のエネルギーバンド構造は、それぞれ図５（ａ）および（ｂ）に示すようになっていると推定される。
【００６７】
従来技術により２段階成膜されたＳＴＯ膜では、図５（ｂ）に示すように、そのキャパシタ用下部電極との界面でバンドが急激に湾曲する。これにより、酸素欠損を介したトンネル伝導が生じ、ＳＴＯ薄膜キャパシタ中のリーク電流の急激な立ち上がりを惹起する。これに対して、本実施形態により２段階成膜されたＳＴＯ膜１７ａ，１７ｂでは、図５（ａ）に示すように、第１層目のＳＴＯ膜１７ａと下部電極（ルテニウム電極）１１ａとの界面において、ＳＴＯ膜１７ａ中に良好なショットキー障壁（ショットキーバリア）が形成される。同様に、第２層目のＳＴＯ膜１７ｂと上部電極（ルテニウム電極）１１ｂとの界面において、ＳＴＯ膜１７ｂ中に良好なショットキー障壁が形成される。したがって、従来技術のＳＴＯ膜に比べると、本実施形態のＳＴＯ膜１７ａ，１７ｂはそれぞれの上下両界面におけるバンドの湾曲が緩やかである。この結果、本実施形態のＳＴＯ薄膜キャパシタ１０は、従来技術のＳＴＯ薄膜キャパシタに比べてリーク電流が抑制もしくは低減されている。
【００６８】
以上説明したように、この第１実施形態においては、半導体装置が具備するキャパシタ素子１０のキャパシタ誘電体膜１６が、結晶化された２層のＳＴＯ膜１７ａ，１７ｂを用いて形成されている。したがって、キャパシタ誘電体膜１６は、高い比誘電率を発現できる高誘電体膜として形成されているので、キャパシタ素子１０はその電荷蓄積能力が高められている。
【００６９】
また、キャパシタ用下部電極１１ａとキャパシタ誘電体膜１６の下層誘電体膜１６ａとの界面に、Ｓｒ酸化物層１５が設けられている。これにより、キャパシタ誘電体膜１６は、そのキャパシタ用下部電極１１ａとの界面において、チタン（Ｔｉ）やジルコニウム（Ｚｒ）などに代表されるペロブスカイト型結晶構造のＢサイトを形成する金属元素の偏析が殆どない状態に成膜されている。したがって、キャパシタ誘電体膜１６中には、適正な高さのショットキー障壁（ショットキーバリア）が形成されているので、キャパシタ素子１０に流れるリーク電流が抑制もしくは低減されている。
【００７０】
実際の半導体装置の製造工程では、キャパシタ誘電体膜を成膜する半導体基板の表面には、電極膜、バリアメタル膜、および層間絶縁膜などの互いに膜種が異なる複数の膜が露出している。このような状態においても、本実施形態によれば、キャパシタ誘電体膜の電気的特性の下地依存性が殆ど無くなる。これにより、良質なペロブスカイト型結晶構造を有する金属酸化物からなる薄膜をキャパシタ誘電体膜１６として採用し、このキャパシタ誘電体膜１６を備えるキャパシタ素子１０に流れるリーク電流を抑制もしくは低減して、低い値に保持できる。したがって、キャパシタ誘電体膜１６によるキャパシタ用下部電極１１ａなどの被覆率等が多少変化しても、電気的特性が向上された高誘電体キャパシタ素子１０を安定して製造することができる。
【００７１】
さらに、ペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜１６の大部分は、ペロブスカイト型結晶構造のＡサイトを形成するＳｒを主成分とするＳｒ酸化物層１５を下地として成膜される。これにより、キャパシタ誘電体膜１６は容易に、かつ、効率よく成膜される。
【００７２】
また、キャパシタ誘電体膜１６の上層誘電体膜１６ｂを、比較的低温で結晶化させつつ成膜できる。これにより、キャパシタ誘電体膜１６の成膜プロセスにおける熱による負荷（サーマルバジェット）を抑制もしくは低減させて、キャパシタ誘電体膜１６を容易に成膜できる。それとともに、キャパシタ誘電体膜１６の成膜効率および品質を向上できる。ひいては、このキャパシタ誘電体膜１６を備えるキャパシタ素子１０を容易に形成できるとともに、キャパシタ素子１０の形成効率および品質を向上できる。さらには、キャパシタ素子１０を形成する際に、トランジスタ３やコンタクトプラグ５などの半導体装置が備える他の電子素子に与える熱による負荷を抑制もしくは低減できる。したがって、キャパシタ素子１０を具備する半導体装置は、その全体の品質が向上されているとともに、効率よく容易に製造される。また、このような効果は、キャパシタ素子１０を具備する半導体装置として、例えばＤＲＡＭが混載されている図示しないＬＳＩを製造する際に極めて有利である。
【００７３】
このように、本実施形態のキャパシタ素子１０は、電気的特性が向上されているとともに、容易に、かつ、効率よく成膜可能なキャパシタ誘電体膜１６を備えた高誘電体キャパシタ素子として形成されている。また、この高誘電体キャパシタ素子１０は容易に、かつ、効率よく形成可能であるため、半導体装置内に容易に、かつ、効率よく組み込むことができる。したがって、この第１実施形態の半導体装置は、電子デバイスのダウンサイジング化に伴う電気的特性の劣化を抑制して、電気的特性の向上を図り得るとともに、容易に、かつ、効率よく形成可能なキャパシタ素子１０を具備している。また、この第１実施形態の半導体装置の製造方法は、そのようなキャパシタ素子１０を具備した半導体装置を効率よく容易に製造できる。
【００７４】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図６および図７を参照しつつ説明する。図６は、本発明の第２実施形態に係る半導体装置が具備するキャパシタ素子付近の構造を示す断面図である。図７は、第２実施形態に係るキャパシタ素子の下部電極上にＳｒおよびＴｉの酸化物の層が交互に積層されて形成される仕組みを模式的に示す工程断面図である。なお、図１と同一部分は同一符号を付してその詳しい説明を省略する。
【００７５】
この第２実施形態では、半導体装置が具備するキャパシタ素子のキャパシタ誘電体膜を、第１実施形態と同様に、ＣＶＤ法により下層誘電体膜および上層誘電体膜の２層構造に形成する。この際、下層誘電体膜をＳｒ−Ｔｉ−Ｏ膜 ［＝ＳＴＯ膜］を用いて形成するとともに、上層誘電体膜をＢａ−Ｓｒ−Ｔｉ−Ｏ膜 ［＝ＢＳＴ膜］を用いて形成する。つまり、本実施形態では、キャパシタ誘電体膜として、ＳＴＯ膜およびＢＳＴ膜を２層に積層した積層膜を採用する。また、下層誘電体膜となる第１層目のキャパシタ誘電体膜を、第１実施形態で説明したＳｒ酸化物層１５の形成方法と同様の成膜方法により成膜する。つまり、Ｈ２Ｏガスの供給および吸着と、ＳＴＯ膜の主成分となるＳｒおよびＴｉを含む原料ガスの供給とを交互に行う。これにより、ペロブスカイト型結晶構造のＡサイトを形成するＳｒを主成分とする酸化物の層と、ペロブスカイト型結晶構造のＢサイトを形成するＴｉを主成分とする酸化物の層とを交互に堆積させてＳＴＯ膜を成膜する。
【００７６】
第１層目のキャパシタ誘電体膜としてＳＴＯ膜を用いる理由は、ＳＴＯ膜はＢＳＴ膜に比べて結晶化温度が低いので、成膜中の結晶化熱処理温度を低く抑えることができるためである。また、ＢＳＴ膜の原料には、ペロブスカイト型結晶構造のＡサイトを形成する金属元素として、ＢａおよびＳｒの２種類の金属元素が含まれている。したがって、前述したＳｒ酸化物層１５の形成方法と同様の成膜方法によりＢＳＴ膜を成膜しようとすると、Ａサイトの酸化物層を形成する際に、その組成成分であるＢａおよびＳｒの制御が困難になる。これにより、所望する構造および膜質を有するＢＳＴ膜を得ることが困難になる。これを避けるために、第１層目のキャパシタ誘電体膜としてＳＴＯ膜を用いる。
【００７７】
また、ＳＴＯ膜はペロブスカイト型結晶構造を有しており、Ｓｒを主成分とする酸化物の層（Ｓｒ−Ｏ面）と、Ｔｉを主成分とする酸化物の層（Ｔｉ−Ｏ面）とが交互に積層された構造となっている。これにより、後述する本実施形態の半導体装置の製造方法を用いて、約３００℃という比較的低い成膜温度でも、一部が既に結晶化したＳＴＯ膜を成膜することが可能である。また、一部が既に結晶化したＳＴＯ膜は、これを略完全に結晶化させるのに要する結晶化熱処理温度が、非晶質のＳＴＯ膜を結晶化させる場合に比べて約１００℃程度低くできるという利点がある。
【００７８】
なお、前述したＳｒ酸化物層１５の形成方法と同様の成膜方法により、膜厚が１０ｎｍ以上のＳＴＯ膜およびＢＳＴ膜の積層膜を成膜しようとすると、その成膜プロセスに掛かる時間の増大を招くことが懸念される。本実施形態では、Ｓｒ酸化物層１５の形成方法と同様の成膜方法を、ＢＳＴ膜の結晶性長のシード層となるＳＴＯ膜の成膜プロセスに限定して採用する。これにより、ＳＴＯ膜およびＢＳＴ膜の積層膜の成膜プロセスに掛かる時間の増大は、殆ど問題にならなくなる。以下、本実施形態の半導体装置およびその製造方法について詳述する。
【００７９】
先ず、図６（ａ）に示すように、第１実施形態と同様に、素子分離領域１などが形成された基板本体２上に、トランジスタ３、ビット線４、およびコンタクトプラグ５などを形成した後、これらを層間絶縁膜６で被覆する。以下の説明において、前記各素子が設けられているとともに、後述するキャパシタ素子２２などが設けられる基板本体２を、まとめて半導体基板２１と称することとする。
【００８０】
次に、層間絶縁膜６上に電極支持層となるシリコン窒化膜８をＬＰＣＶＤ法により約８０ｎｍ形成する。続けて、シリコン窒化膜８上にシリコン酸化膜９をプラズマＣＶＤ法により約５００ｎｍ形成する。この後、コンタクトプラグ５の上方のシリコン酸化膜９およびシリコン窒化膜８を、フォトリソグラフィ技術およびＲＩＥ技術によりエッチングして、後述するキャパシタ用下部電極２３ａの鋳型となる図示しないキャビティを形成する。これにより、コンタクトプラグ５の上面（表面）が露出する。
【００８１】
次に、キャビティ内にバリアメタルとしての窒化チタンアルミニウム膜１３をスパッタリング法により約２０ｎｍ形成する。この際、窒化チタンアルミニウム膜１３は、その下面（底面）がコンタクトプラグ５の上面に接触するように形成される。これにより、コンタクトプラグ５は、その上面を窒化チタンアルミニウム膜１３の下面により覆われる。続けて、窒化チタンアルミニウム膜１３の内側に、白金（Ｐｔ）膜２８をスパッタリング法により約４０ｎｍ形成する。続けて、半導体基板２１の全面に図示しないフォトレジストを塗布した後、ＣＭＰ法によりエッチバックを行い、窒化チタンアルミニウム膜１３および白金膜２８をキャビティの内部にのみ残存させる。この後、アッシャーにより、フォトレジストを除去する。これにより、白金からなるキャパシタ用電極２３の下部電極２３ａが、半導体基板２１上に選択的に形成される。
【００８２】
次に、下層誘電体膜２４ａおよび上層誘電体膜２４ｂの２層構造からなるキャパシタ誘電体膜２４を形成する。本実施形態においては、下層誘電体膜２４ａをＳｒ−Ｔｉ−Ｏ膜 ［＝ＳＴＯ膜］２５ａを用いて形成する。それとともに、上層誘電体膜２３ｂをＢａ−Ｓｒ−Ｔｉ−Ｏ膜 ［＝ＢＳＴ膜］２５ｂを用いて形成する。これらＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂの積層膜は、ＣＶＤ法により形成される。以下、ＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂの積層膜の成膜方法について詳述する。
【００８３】
ＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂの形成材料であるＢａ，Ｓｒ，Ｔｉを含むＣＶＤ法の原料としては、Ｂａ（ＤＰＭ）２ ［＝Ｂａ（Ｃ１１Ｈ１９Ｏ２）２］、Ｓｒ（ＤＰＭ）２ ［＝Ｓｒ（Ｃ１１Ｈ１９Ｏ２）２］、およびＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２のそれぞれのＴＨＦ溶液、ならびにＴｉ（ｉ−ＯＣ３Ｈ７）４ ［＝ＴＴＩＰ］を用いる。各ＴＨＦ溶液の濃度は、それぞれ約０．５モル／リットルである。成膜装置としては、第１実施形態と同様に、ホットウォール型バッチ式ＣＶＤ装置を用いる。
【００８４】
先ず、半導体基板２１上に第１層目のキャパシタ誘電体膜としての下層誘電体膜２４ａを成膜する。
【００８５】
キャパシタ用下部電極（白金電極）２３ａが形成された半導体基板２１を、炉内温度が予め約３００℃に設定されている反応炉（反応容器）内に導入する。半導体基板２１が導入された反応炉の内部を真空排気した後、アルゴン（Ａｒ）ガスで真空パージする。この状態で炉内温度が約３００℃付近で安定するまで待つ。容器内温度が設定温度である３００℃の±２０℃程度まで安定したことを確認した後、反応容器内圧力を約５Ｔｏｒｒに保持しつつ、反応容器内にＨ２Ｏガスを約４５秒間導入する。導入されたＨ２Ｏガスは半導体基板２１およびキャパシタ用下部電極２３ａの露出表面に吸着する。
【００８６】
次に、反応容器内圧力を約５Ｔｏｒｒに保持しつつ、Ｓｒを含むＣＶＤ法の原料であるガス状のＳｒ（ＤＰＭ）２ ［＝Ｓｒ（Ｃ１１Ｈ１９Ｏ２）２］を反応容器内に約３０秒間導入する。Ｈ２Ｏが吸着している半導体基板２１および下部電極２３ａの露出表面の表面に到達したＳｒの原料ガスは、吸着しているＨ２Ｏとの間で加水分解反応を起こす。これにより、図７（ａ）に示すように、半導体基板２１および下部電極２３ａの露出表面上に、Ｓｒを主成分とする酸化物の層２６が１層形成される。このようなＨ２Ｏガスの供給と、Ｓｒの原料ガスの供給とをそれぞれ３回ずつ交互に繰り返す。これにより、キャパシタ用下部電極２３ａが形成された半導体基板２１の露出表面は、１層のＳｒ酸化物層２６で略完全に被覆される。
【００８７】
また、この状態において、下部電極２３ａは、その外側面および外側下面（底面）が窒化チタンアルミニウム膜１３に接触して覆われている。この下部電極２３ａの窒化チタンアルミニウム膜１３に接触している部分を、例えば下部電極２３ａの外側表面とする。それとともに、下部電極２３ａは、その内側面および内側下面など、前記外側表面以外の部分が、下層誘電体膜２４ａとなるＳＴＯ膜２５ａの一部を形成するＳｒ酸化物層２６に接触して覆われている。この下部電極２３ａのＳｒ酸化物層２６に接触している部分を、例えば下部電極２３ａの内側表面とする。このように、下部電極２３ａは、その外側表面を窒化チタンアルミニウム膜１３により覆われるとともに、その内側表面をＳｒ酸化物層２６により覆われる。これにより、下部電極２３ａは、その表面全体が外部に露出されない。
【００８８】
次に、炉内温度を約３００℃±２０℃に保持した状態で、前記シーケンスと同様のシーケンスにより、Ｓｒ酸化物層２６の露出表面上にＨ２Ｏガスを吸着させる。続けて、反応容器内を排気し、気相中のＨ２Ｏの分圧を十分低下させた後に、反応容器内の圧力を約５Ｔｏｒｒに設定する。この雰囲気下において、反応容器内にガス状のＴｉ（ｉ−ＯＣ３Ｈ７）４ ［＝ＴＴＩＰ］を約２０秒間供給し、ＴＴＩＰとＳｒ酸化物層２６の露出表面上に吸着しているＨ２Ｏとの間で加水分解反応を起こさせる。これにより、図７（ｂ）に示すように、Ｓｒ酸化物層２６の露出表面上にＴｉを主成分とするの酸化物の層２７を１層形成する。このようなＨ２Ｏガスの供給と、ＴＴＩＰガスの供給とをそれぞれ２回ずつ交互に繰り返す。これにより、Ｓｒ酸化物層２６の露出表面は、１層のＴｉ酸化物層２７で略完全に被覆される。
【００８９】
以上説明したＳｒ酸化物層２６を形成する工程と、Ｔｉ酸化物層２７を形成する工程とを交互に繰り返すことにより、所望の構造および膜厚を有するＳＴＯ膜２５ａをキャパシタ用下部電極２３ａが形成された半導体基板２１の露出表面上に成膜できる。また、本発明者らが行ったＸ線回折法を用いた測定によれば、前述した工程により成膜されたＳＴＯ膜２５ａは、その一部が既に結晶化していることが確認された。本実施形態では、Ｓｒ酸化物層２６を形成する工程と、Ｔｉ酸化物層２７を形成する工程とをそれぞれ８回ずつ交互に繰り返す。これにより、図６（ｂ）および図７（ｃ）に示すように、Ｓｒ酸化物層２６とＴｉ酸化物層２７とが、それぞれ８層ずつ交互に積層されたＳＴＯ膜２５ａが成膜される。この際、図７（ｃ）中ｈで示すＳＴＯ膜２５ａの膜厚が、約３ｎｍとなるように設定した。ただし、図６（ａ）においては、図面を見易くするために、Ｓｒ酸化物層２６およびＴｉ酸化物層２７をそれぞれ１層ずつだけ描いて、ＳＴＯ膜２５ａを簡略化して示す。また、図６（ｂ）は、図６（ａ）中実線の円で囲んだ部分を拡大して示す図である。
【００９０】
続けて、同じ反応容器内で、真空を破ることなく連続的にＳＴＯ膜２５ａに結晶化熱処理（アニール処理）を施す。この際、半導体基板２１の周りの雰囲気を窒素で充満させるとともに、気圧を約１３３Ｐａに設定する。この雰囲気下において、ＳＴＯ膜２５ａが成膜された半導体基板２１を約１０分間加熱する。本実施形態では、異なる成膜条件下で成膜されたキャパシタ誘電体膜２４としてのＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂの積層膜を採用したキャパシタ素子２２の電気的特性を、各成膜条件間で比較することとした。このために、ＳＴＯ膜２５ａに対して、結晶化熱処理なし（非加熱処理）、約５００℃で結晶化熱処理、そして約５７５℃で結晶化熱処理（従来技術と同じ）の３通りの結晶化熱処理を施した。この結果については、後に表１を参照しつつ説明する。
【００９１】
以上説明した工程により、ＳＴＯ膜２５ａの結晶膜からなる下層誘電体膜２４ａが、キャパシタ用下部電極（白金電極）２３ａ上に成膜される。
【００９２】
次に、下層誘電体膜２４ａ上に第２層目のキャパシタ誘電体膜としての上層誘電体膜２４ｂを成膜する。すなわち、ＳＴＯ膜２５ａ上に積層するように、ＳＢＴ膜２５ｂを連続して形成する。
【００９３】
前述したように、ＳＴＯ膜２５ａに対して、非加熱処理を含めた３通りの結晶化熱処理を施した後、同じ反応容器内で、真空を破ることなく反応容器内の温度を約４７０℃まで昇温させる。この雰囲気下において、ＢＳＴ膜２５ｂをその膜厚が約１７ｎｍとなるまで連続的に成膜する。ＢＳＴ膜２５ｂのＣＶＤ法の原料としては、前述したＢａ（ＤＰＭ）２、Ｓｒ（ＤＰＭ）２、およびＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２のそれぞれのＴＨＦ ［＝Ｃ４Ｈ８Ｏ］溶液を用いた。ＢＳＴ膜２５ｂを成膜する際には、その下地として、一部ないしは全体が既に結晶化したＳＴＯ膜２５ａが存在する。この結晶化したＳＴＯ膜２５ａは、ＢＳＴ膜２５ｂが結晶化するためのシード層として作用する。このため、ＢＳＴ膜２５ｂは、約４６０℃という比較的低い成膜温度にも拘らず、成膜中に十分結晶化することが可能である。すなわち、ＢＳＴ膜２５ｂは、ｉｎ−ｓｉｔｕ結晶化する。これにより、ペロブスカイト型結晶構造を有するＢＳＴ膜２５ｂの結晶膜からなる上層誘電体膜２４ｂが、下層誘電体膜２４ａの露出表面を覆うように、この露出表面上に成膜される。
【００９４】
以上説明した工程により、図６（ａ）および（ｂ）に示すように、半導体基板７上に選択的に設けられたキャパシタ用下部電極２３ａの表面を覆うように、結晶化したＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂの積層膜が成膜される。結晶化したＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂは、一般的なキャパシタ誘電体膜の形成材料であるシリコン酸化膜、シリコン窒化膜、あるいはシリコン酸化膜の積層膜（ＮＯ膜）などよりも高い比誘電率を発現することができる。したがって、結晶化したＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂにより形成されたキャパシタ誘電体膜２４は、高誘電体膜として形成されている。
【００９５】
なお、図６（ａ）および（ｂ）においては、図面を見易くするために、下層誘電体膜２４ａであるＳＴＯ膜２５ａ、ＳＴＯ膜２５ａのＳｒ酸化物層２６およびＴｉ酸化物層２７、ならびに下層誘電体膜２４ｂであるＢＳＴ膜２５ｂを、それぞれの実際の厚さを無視して描いた。
【００９６】
次に、キャパシタ用電極２３の他方の電極であるキャパシタ用上部電極２３ｂを、上層誘電体膜２４ｂの露出表面を覆うように設ける。図６（ａ）および（ｂ）に示すように、下部電極２３ａとの間にキャパシタ誘電体膜２４を挟むように、上層誘電体膜２４ｂの露出表面上に上部電極２３ｂを形成する。本実施形態においては、上部電極２３ｂをルテニウム膜を用いて形成する。これにより、所望の構造および電気的特性を有するキャパシタ素子２２を得ることができる。
【００９７】
続けて、フォトリソグラフィ技術およびＲＩＥ技術により、上部電極２３ｂ（ルテニウム膜）、ならびに下層誘電体膜２４ａ（ＳＴＯ膜２５ａ）および上層誘電体膜２４ｂ（ＢＳＴ膜２５ｂ）からなる積層膜を加工して、図示しないメモリセル領域を形成する。さらに続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の半導体装置を得る。ただし、それら各工程の詳細な説明は省略する。
【００９８】
次に、前述したように、ＳＴＯ膜２５ａに対して３通りの結晶化熱処理を施して成膜されたＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂの積層膜をキャパシタ誘電体膜２４として採用した、３種類のキャパシタ素子２２の電気的特性について説明する。以下の説明において、結晶化熱処理を行わなかったＳＴＯ膜２５ａを有するキャパシタ素子２２を第１実施例とする。同様に、約５００℃で結晶化熱処理を行ったＳＴＯ膜２５ａを有するキャパシタ素子２２を第２実施例とする。また、約５７５℃で結晶化熱処理を行ったＳＴＯ膜２５ａを有するキャパシタ素子２２を第３実施例とする。これら第１〜第３の各実施例のキャパシタ素子２２の主な電気的特性について調べた結果を表１にまとめて示す。
【００９９】
併せて、比較例として、従来技術に係る２種類のキャパシタ素子の主な電気的特性について調べた結果を表１にまとめて示す。これら２種類のキャパシタ素子は、それぞれ次に述べる２種類の成膜条件で成膜されたキャパシタ誘電体膜を備えている。
【０１００】
一方は、先ず、第１層目のキャパシタ誘電体膜である非晶質のＳＴＯ膜を、従来技術を用いて約３７５℃で約３．５ｎｍまで成膜した後、約５００℃で結晶化熱処理を施して結晶化させる。結晶化したＳＴＯ膜は、その膜厚が約３ｎｍとなる。次に、この結晶化したＳＴＯ膜上に、本実施形態と同様の成膜条件で第２層目のキャパシタ誘電体膜であるＢＳＴ膜を成膜する。以下の説明において、この成膜条件で成膜されたキャパシタ誘電体膜を備えたキャパシタ素子を、第１比較例とする。
【０１０１】
他方は、第１比較例において、非晶質のＳＴＯ膜に結晶化熱処理を施す際の温度を約５７５℃に設定して結晶化させる。以下の説明において、この成膜条件で成膜されたキャパシタ誘電体膜を備えたキャパシタ素子を、第２比較例とする。
【０１０２】
【表１】
先ず、第１〜第３実施例、ならびに第１および第２比較例のそれぞれのリーク電流について比較する。表１によれば、従来技術に係る第１および第２比較例では、キャパシタ用上部電極に正バイアスを印加した際のリーク電流が、負バイアスを印加した際のリーク電流よりも増大している。これに対して、本実施形態に係る第１〜第３実施例では、キャパシタ用上部電極に正バイアスを印加した際のリーク電流が、負バイアスを印加した際のリーク電流よりも低減されていることが分かる。また、第１〜第３の各実施例の間では、正バイアスを印加した際のリーク電流の値に大差がないことが分かる。
【０１０４】
次に、第１〜第３実施例、ならびに第１および第２比較例のそれぞれの比誘電率について比較する。表１によれば、第１〜第３実施例および第２比較例では、２００以上の比誘電率を得られることが分かる。これに対して、第１比較例の比誘電率の値は、非晶質膜の比誘電率の値に略等しくなっている。したがって、従来技術に係る非晶質のＳＴＯ膜を結晶化させるためには、約５００℃の処理温度では不十分であることが分かる。また、結晶化されていないＳＴＯ膜をシード層とすると、このシード層上に成膜されるＢＳＴ膜の結晶化も起こらないことが分かる。
【０１０５】
また、第１〜第３実施例および第２比較例の間では、それらの比誘電率の大小関係は、おおよそ第１実施例＜第２実施例＝第３実施例＝第２比較例となっていることが分かる。このような比誘電率の大小関係により、以下のことが分かる。本実施形態の成膜方法によれば、結晶化熱処理を行う前の成膜温度が約３００℃という低い温度にも拘らず、ＳＴＯ膜はその一部が既に結晶化している。ただし、その結晶化自体は完全ではない。
【０１０６】
また、従来技術に係る非晶質のＳＴＯ膜を結晶化させるためには、結晶化熱処理を行う際に約５７５℃という高い温度が必要である。これに対して、本実施形態では、結晶化が不十分な非晶質のＳＴＯ膜２５ａを略完全に結晶化させるためには、結晶化熱処理を行う際の温度を約５００℃とすれば十分である。これは、キャパシタ誘電体膜２４の成膜プロセスを行う際の温度を低温化させるのに有効である。
【０１０７】
さらに、第１実施例の結晶化熱処理を省略する成膜プロセスによれば、得られる比誘電率が若干低くなる。ところが、成膜プロセスを行う際の最高温度は、第２層目のキャパシタ誘電体膜２４ｂであるＢＳＴ膜２５ｂの成膜温度であり、これは約４７０℃である。これは、従来技術に係る非晶質のＳＴＯ膜を結晶化させるために必要な温度の約５７５℃よりも大幅に低い値である。したがって、第１実施例でも、キャパシタ誘電体膜２４の成膜プロセスの低温化、ひいてはキャパシタ素子２２全体の製造プロセス（キャパシタプロセス）を低温化させるのに有効である。
【０１０８】
実際、本発明者らは、キャパシタ誘電体膜の第１層目および第２層目を、ともにＳＴＯ膜を用いて形成した場合について実験および検討を行った。第１層目のＳＴＯ膜を本実施形態の成膜方法により成膜して、このＳＴＯ膜を第２層目のＳＴＯ膜を結晶化させる際のシード層として用いた。すると、第２層目のＳＴＯ膜を結晶化させるのに必要としたＣＶＤ成膜温度は約４３０℃であった。したがって、本実施形態の成膜方法を用いて２層のＳＴＯ膜からなるキャパシタ誘電体膜を成膜すると、キャパシタプロセスの最高温度は約４３０℃となる。これは、例えばアルミニウム多層配線構造を有する半導体基板上にキャパシタ素子を形成する場合に適用可能な十分低い温度である。このアルミニウム多層配線構造を有する半導体基板上にキャパシタ素子を形成する形態については、後述する第４実施形態においてその詳細を説明する。
【０１０９】
次に、表１には示されていないが、第３実施例および第２比較例のそれぞれのキャパシタ素子が有するＢＳＴ膜中の炭素不純物濃度を比較した結果について説明する。第３実施例と第２比較例とでは、第２層目のキャパシタ誘電体膜であるＢＳＴ膜の成膜条件は等しいにも拘らず、第３実施例のＢＳＴ膜中の炭素不純物濃度が約１ａｔｏｍｉｃ％以下であったのに対して、第２比較例のＢＳＴ膜中の炭素不純物濃度は約２ａｔｏｍｉｃ％であった。そこで、第３実施例および第２比較例のそれぞれの第１層目のキャパシタ誘電体膜であるとともに、ＢＳＴ膜のシード層であるＳＴＯ膜中の炭素不純物濃度を比較した。
【０１１０】
この結果、本実施形態に係る第３実施例のＳＴＯ膜中の炭素不純物濃度が約１ａｔｏｍｉｃ％以下であったのに対して、約３７５℃で成膜した従来技術に係る第２比較例のＳＴＯ膜中の炭素不純物濃度は約２ａｔｏｍｉｃ％であった。これにより、本実施形態のように有機金属錯体からなる原料を加水分解させることにより金属酸化物の層を一層ずつ形成すると、約３００℃という低温でも炭素不純物がキャパシタ誘電体膜中から効率よく排出されて、キャパシタ誘電体膜中に残留し難いことが分かる。また、第３実施例および第２比較例で、第２層目のＢＳＴ膜中の炭素不純物濃度にも差が見られたのは、次の理由によるものと推定される。ＢＳＴ膜は、そのシード層となる第１層目のＳＴＯ膜の結晶性の影響を強く受けて結晶化する。したがって、ＳＴＯ膜中の炭素不純物濃度がＢＳＴ膜中の炭素不純物濃度にも強い影響を及ぼす。この結果、第１層目のＳＴＯ膜中の炭素不純物濃度が異なると、第２層目のＢＳＴ膜中の炭素不純物濃度も異なってくる。
【０１１１】
また、ＴＥＭ−ＥＤＸにより、第１〜第３実施例のそれぞれのＢＳＴ膜内の状態をキャパシタ用下部電極２３ａ上と層間絶縁膜６上とで比較したところ、組成および結晶性ともに殆ど差違は見られなかった。これは、本実施形態の成膜方法によれば、キャパシタ誘電体膜２４の膜質の下地依存性が殆どなくなるので、異なる質の下地が併存する半導体基板２１上においても、略同じ膜質のキャパシタ誘電体膜２４の成膜が可能であることを示す。
【０１１２】
以上説明したように、この第２実施形態によれば、第１実施形態と同様の効果を得ることができる。また、キャパシタ誘電体膜２４の下層誘電体膜２４ａとなるＳＴＯ膜２５ａを、ペロブスカイト型結晶構造のＡサイトを形成するＳｒを主成分とする酸化物の層２６と、ペロブスカイト型結晶構造のＢサイトを形成するＴｉを主成分とする酸化物の層２７とを、それぞれ交互に８層ずつ積層することにより成膜した。これにより、ＳＴＯ膜２５ａをＣＶＤ法により成膜する場合、成膜中の組成成分の制御が容易となるので、良質なＳＴＯ膜２５ａを効率よく容易に形成できる。また、このＳＴＯ膜２５ａを、キャパシタ誘電体膜２４の上層誘電体膜２４ｂとしてＢＳＴ膜２５ｂをＣＶＤ法により成膜する際のシード層として用いることにより、ＢＳＴ膜２５ｂの下地依存性を殆どなくして、良質なＢＳＴ膜２５ｂを効率よく容易に形成することができる。ひいては、良質なキャパシタ誘電体膜２４を効率よく容易に成膜することができる。
【０１１３】
また、ＳＴＯ膜２５ａは、その一部が既に結晶化された状態で成膜されるので、その結晶化熱処理を省略したり、あるいは結晶化熱処理温度を低下させたりすることができる。これにより、キャパシタ誘電体膜２４に対して、その成膜プロセスにおける熱による負荷（サーマルバジェット）をより抑制もしくは低減できる。したがって、キャパシタ誘電体膜２４は、その成膜がより容易であるとともに、その品質および成膜効率がより向上されている。ひいては、キャパシタ誘電体膜２４を備えるキャパシタ素子２２の形成が容易であるとともに、その品質および形成効率が向上されている。
【０１１４】
また、本実施形態によれば、キャパシタ素子２２を形成する際に、このキャパシタ素子２２を備える半導体装置が有するトランジスタやコンタクトプラグ、あるいは配線などの他の電子素子への、熱によるダメージを低減できる。したがって、半導体装置内にキャパシタ素子２２以外の各種電子素子を設けた後、それら各種電子素子よりも上方にキャパシタ素子２２を形成することができる。すなわち、このキャパシタ素子２２は、半導体装置内の形成位置の自由度が向上されている。これは、第４実施形態において説明するように、例えば配線が熱に弱いアルミニウムなどにより形成されている場合に、極めて有効である。
【０１１５】
さらに、前述したように、キャパシタ誘電体膜２４の下層誘電体膜２４ａは、これを成膜する際の結晶化熱処理を省略したり、あるいは結晶化熱処理温度を低下させたりすることができる。これにより、シード層としての下層誘電体膜２４ａを成膜する際の成膜温度の精密な制御が殆ど不要となる。したがって、下層誘電体膜２４ａは、その成膜前に設定される成膜プロセスの安定化に要する時間（ｈｅａｔ ｒｅｃｏｖｅｒｙ ｔｉｍｅ）の削減が可能である。ひいては、キャパシタ誘電体膜２４全体の成膜に掛かるプロセス時間を短縮して、キャパシタ誘電体膜２４全体を効率よく成膜することが可能である。さらには、このキャパシタ誘電体膜２４を備えるキャパシタ素子２２の形成に掛かるプロセス時間を短縮して、キャパシタ素子２２を効率よく形成することが可能である。
【０１１６】
このように、本実施形態のキャパシタ素子２２は、電気的特性および品質が向上されているとともに、形成が容易であり、かつ、短時間で効率よく成膜できるキャパシタ誘電体膜２４を備えた高品質な高誘電体キャパシタ素子として形成されている。また、この高誘電体キャパシタ素子２２は、その形成が容易であるとともに、短時間で効率よく形成でき、かつ、半導体装置内での形成位置の自由度が向上されているため、半導体装置内の所望の位置に短時間で効率よく容易に組み込むことができる。したがって、この第２実施形態の半導体装置は、電子デバイスのダウンサイジング化に伴う電気的特性の劣化をより抑制して、電気的特性の向上をより図り得るとともに、効率よく容易に形成可能で、かつ、より良質なキャパシタ素子２２を具備している。また、この第２実施形態の半導体装置の製造方法は、そのようなキャパシタ素子２２を具備した、より良質な半導体装置を効率よく容易に製造できる。
【０１１７】
（第３の実施の形態）
次に、本発明に係る第３実施形態を図８〜図１１を参照しつつ説明する。図８は、本発明の第３実施形態に係る金属酸化物堆積量の金属原料供給時間に対する依存性を各金属の原料ごとにグラフにして示す図である。図９は、第３実施形態に係る金属酸化物堆積量のＨ２Ｏおよび金属原料の供給サイクル数に対する依存性を各金属の原料ごとにグラフにして示す図である。図１０は、第３実施形態に係る金属酸化物堆積量のＨ２Ｏおよび混合金属原料の供給サイクル数に対する依存性を各金属の原料ごとにグラフにして示す図である。図１１は、第３実施形態および第２実施形態に係るキャパシタ誘電体膜の製造プロセスの１サイクルのシーケンスを示す図である。
【０１１８】
この第３実施形態では、第２実施形態と同様に、半導体装置が具備するキャパシタ素子のキャパシタ誘電体膜を、ＣＶＤ法により下層誘電体膜および上層誘電体膜の２層構造に形成する。この際、第２実施形態と同様に、下層誘電体膜をＳｒ−Ｔｉ−Ｏ膜 ［＝ＳＴＯ膜］を用いて形成するとともに、上層誘電体膜をＢａ−Ｓｒ−Ｔｉ−Ｏ膜 ［＝ＢＳＴ膜］を用いて形成する。つまり、本実施形態では、キャパシタ誘電体膜として、ＳＴＯ膜およびＢＳＴ膜を２層に積層した積層膜を採用する。また、下層誘電体膜となるＳＴＯ膜を、第２実施形態と同様に、Ｈ２Ｏガスの供給および吸着と金属原料のガスの供給とを交互に行うことにより、Ｓｒ酸化物層とＴｉ酸化物層とを交互に堆積させて成膜する。ただし、Ｔｉを含む原料として、第２実施形態で用いたＴＴＩＰではなく、ＤＰＭ錯体であるＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２のＴＨＦ溶液を用いる。これにより、ＳＴＯ膜の成膜プロセスに掛かる時間の短縮を実現するものである。
【０１１９】
下層誘電体膜となる第１層目のキャパシタ誘電体膜としてＳＴＯ膜を用いる理由は、第２実施形態と同様に、ＳＴＯ膜はＢＳＴ膜に比べて結晶化温度が低いので、成膜中の結晶化熱処理温度を低く抑えることができるためである。また、ＢＳＴ膜を前述したＨ２Ｏガスの供給および吸着と金属原料のガスの供給とを交互に行うことにより成膜する場合に、ペロブスカイト型結晶構造のＡサイトの組成成分であるＢａおよびＳｒの制御が困難になるのを避けるためである。
【０１２０】
また、本実施形態では、Ｓｒを含む原料としてＳｒ（ＤＰＭ）２ ［＝Ｓｒ（Ｃ１ １Ｈ１９Ｏ２）２］のＴＨＦ溶液を用いるとともに、Ｔｉを含む原料としてＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２のＴＨＦ溶液を用いる。このように、ＳｒおよびＴｉのそれぞれの原料に同じＤＰＭ錯体を用いることにより、それら各原料同士の相互作用を利用できるという利点が生じる。これにより、以下に詳述するような理由により、キャパシタ誘電体膜の成膜プロセスに掛かる時間の短縮が可能となる。また、キャパシタ誘電体膜全体を、Ｈ２Ｏガスの供給および吸着と金属原料のガスの供給とを交互に行うことにより成膜することも可能になる。このキャパシタ誘電体膜全体を、Ｈ２Ｏガスの供給および吸着と金属原料のガスの供給とを交互に行うことにより成膜する形態については、後述する第４実施形態においてその詳細を説明する。
【０１２１】
ここで、本発明者らが実験および検討した結果について詳述する。図示しない半導体基板が導入される反応容器内の温度を約３００℃に、また反応容器内の圧力を約５Ｔｏｒｒにそれぞれ保持する。この雰囲気下において、予め第１および第２実施形態において説明した条件と同様の条件下でＨ２Ｏを吸着させた半導体基板の表面に、Ｓｒ（ＤＰＭ）２，Ｂａ（ＤＰＭ）２，ＴＴＩＰ，Ｔｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２，ＴｉＯ（ＤＰＭ）２の５種類のガス状の金属原料をそれぞれ個別に供給する。すると、それぞれの金属酸化物堆積量の金属原料供給時間に対する依存性は、図８（ａ）〜（ｅ）に示すように、前記５種類のいずれの原料でも一定時間で飽和する傾向を示す。このように、第１および第２実施形態において説明した条件と同様の条件下では、各金属酸化物の堆積量はそれらの原料の種類に依らず自律的に制御される。したがって、精密な成膜プロセスの制御は要求されないことが分かる。
【０１２２】
ところが、Ｈ２Ｏガスを供給する過程と金属原料のガスを供給する過程とを、それぞれ交互に複数回繰り返した場合の、供給サイクル数に対する各金属酸化物堆積量の依存性は、図９（ａ）〜（ｅ）に示すように、各金属原料によって異なっている。図９（ａ）および（ｂ）に示すように、Ｂａの原料であるＢａ（ＤＰＭ）２や、Ｓｒの原料であるＳｒ（ＤＰＭ）２では、それらの供給サイクル数を増加させると、供給サイクル数に対する各金属酸化物堆積量の依存性は飽和する傾向を示す。これに対して、図９（ｃ）〜（ｅ）に示すように、Ｔｉの原料であるＴＴＩＰ，Ｔｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２，ＴｉＯ（ＤＰＭ）２では、それらの供給サイクル数を増加させると、供給サイクル数に対する金属酸化物堆積量の依存性は、供給サイクル数に線形（リニア）に追従するように増大する傾向を示す。したがって、Ｔｉの酸化物の堆積量は、Ｔｉの原料の供給サイクル数を用いて制御する必要があることが分かる。
【０１２３】
次に、Ｈ２Ｏを吸着させた半導体基板の表面に前記各金属原料ガスを混合して供給する場合について、本発明者らが実験および検討した結果について説明する。なお、本発明者らが鋭意検討した結果、Ｂａ（ＤＰＭ）２を混合した場合とＳｒ（ＤＰＭ）２を混合した場合とでは、それらの間において金属酸化物の堆積挙動には差違が殆ど見られなかった。したがって、以下、説明が煩雑になるのを避けるために、Ｓｒ（ＤＰＭ）２を混合した場合についてのみ説明する。そして、Ｓｒの原料と前記３種類のＴｉの原料とをそれぞれ個別に混合し、それら３種類のＳｒの原料／Ｔｉの原料の混合ガスを供給する場合について比較する。
【０１２４】
図１０（ａ）〜（ｃ）に、Ｓｒ（ＤＰＭ）２とＴＴＩＰ、Ｓｒ（ＤＰＭ）２とＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２、Ｓｒ（ＤＰＭ）２とＴｉＯ（ＤＰＭ）２との、３種類の混合ガスを用いた場合の、各混合ガスの供給サイクル数に対する各金属酸化物堆積量の依存性を示す。
【０１２５】
図１０（ａ）、ならびに図９（ａ）および（ｃ）から分かるように、Ｓｒ（ＤＰＭ）２とＴＴＩＰとを混合したガスを用いた場合では、ＳｒおよびＴｉの堆積挙動はそれぞれの原料ガスを単体で供給した場合の堆積挙動に類似している。これに対して、Ｓｒ（ＤＰＭ）２とＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２とを混合したガスを用いた場合、およびＳｒ（ＤＰＭ）２とＴｉＯ（ＤＰＭ）２とを混合したガスを用いた場合では、図１０（ｂ）および（ｃ）から分かるように、Ｔｉの原料を供給しているにも拘らず、Ｔｉの酸化物は殆ど堆積せず、Ｓｒの酸化物が堆積する。そして、Ｓｒの酸化物の堆積挙動は、図１０（ｂ）および（ｃ）、ならびに図９（ａ）から明らかなように、Ｓｒ（ＤＰＭ）２のみを単体で供給した場合の堆積挙動と略同じであることが分かる。これは、同じＤＰＭ錯体であるＳｒの原料とＴｉの原料との相互作用によるものと考えられる。すなわち、Ｓｒ（ＤＰＭ）２と、Ｔｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２およびＴｉＯ（ＤＰＭ）２との相互作用によるものと考えられる。このような性質を用いることにより、Ｈ２Ｏガスの供給および吸着と金属原料のガスの供給とを交互に行い、Ｓｒ酸化物層とＴｉ酸化物層とを交互に堆積させてＳＴＯ膜を成膜する、本実施形態の成膜方法のプロセス時間を削減することが可能となる。
【０１２６】
図１１（ａ）に、本発明の第２実施形態に係る成膜プロセスの１サイクルのシーケンス（圧力、ガス流量、時間）を示す。各ガス供給の間のパージ時間、特に排気時間の比率が大きいことが分かる。これは、Ｔｉを原料としてＴＴＩＰを用いる場合、Ｔｉの原料ガスが残存しているうちに、Ｓｒ層の成膜プロセスを開始すると、残存したＴｉの原料ガスによるＴｉの堆積が起こって、精密な組成制御が困難になるためである。そこで、シーケンスを図１１（ｂ）に示すように変更することで、１サイクルのプロセス時間を大幅に削減することができる。以下、このシーケンスを図１１（ｂ）を参照しつつ説明する。
【０１２７】
Ｓｔｅｐ１：Ｈ２Ｏガスの供給。基板表面へのＨ２Ｏの吸着。
【０１２８】
Ｓｔｅｐ２：Ｈ２Ｏガス、Ｓｒの原料ガス、およびＴｉの原料ガスの供給。Ｓｒの原料の影響によりＴｉの酸化物の堆積は殆ど起こらない。Ｓｒの酸化物の堆積のみ起こる。
【０１２９】
Ｓｔｅｐ３：Ｈ２ＯガスおよびＳｒの原料ガスの供給停止。Ｔｉの原料ガスの供給は続行。Ｔｉの酸化物の堆積が始まる。
【０１３０】
Ｓｔｅｐ４：Ｈ２ＯガスおよびＳｒの原料ガスを再度供給。Ｔｉの原料ガスは供給し続けるが、Ｓｒの原料の影響によりＴｉの酸化物の堆積は殆ど起こらず、Ｓｒの酸化物の堆積のみ起こる。（＝Ｓｔｅｐ２）
このように、Ｓｔｅｐ２およびＳｔｅｐ３を適切なプロセス時間比で繰り返すことにより、ＳＴＯ膜を成膜する際に、各層の組成成分を容易に制御することが可能である。
【０１３１】
このような工程により、図示しないキャパシタ用下部電極が形成された半導体基板の露出表面上に、下層誘電体膜となるＳＴＯ膜を約３ｎｍ成膜する。この後、図示しない反応容器の内部を第２実施形態と同様の成膜条件に設定する。この成膜条件下において、同じ反応容器内でＳＴＯ膜が成膜された半導体基板を約５００℃まで加熱し、ＳＴＯ膜に結晶化熱処理を施す。これにより、所望の膜厚を有し、ペロブスカイト型結晶構造を有するＳＴＯ膜の結晶膜からなる下層誘電体膜が、下部電極の露出表面上に成膜される。
【０１３２】
次に、同じ反応容器内で、真空を破ることなく反応容器内の温度を約４７０℃まで昇温させる。この雰囲気下において、結晶化されたＳＴＯ膜の露出表面上に、上層誘電体膜となるＢＳＴ膜をその膜厚が約１７ｎｍとなるまで連続的に成膜する。この際、ＢＳＴ膜は、ｉｎ−ｓｉｔｕ結晶化する。これにより、所望の膜厚を有し、ペロブスカイト型結晶構造を有するＢＳＴ膜の結晶膜からなる上層誘電体膜が、下層誘電体膜の露出表面を覆うように、この露出表面上に成膜される。すなわち、ＢＳＴ膜が、ＳＴＯ膜上に積層するように連続して形成される。
【０１３３】
以上説明した工程により、キャパシタ用下部電極が選択的に形成された半導体基板上に、結晶化したＳＴＯ膜およびＢＳＴ膜の積層膜が成膜される。したがって、第２実施形態と同様に、本実施形態のキャパシタ誘電体膜も高誘電体膜として形成されている。
【０１３４】
次に、第２実施形態と同様に、キャパシタ用電極の他方の電極であるキャパシタ用上部電極を、ＢＳＴ膜の露出表面を覆うように設ける。すなわち、下部電極との間にキャパシタ誘電体膜を挟むように、ＢＳＴ膜の露出表面上に上部電極を形成する。これにより、所望の構造および電気的特性を有するキャパシタ素子を得ることができる。
【０１３５】
続けて、フォトリソグラフィ技術およびＲＩＥ技術により、上部電極、ならびに下層誘電体膜（ＳＴＯ膜）および上層誘電体膜（ＢＳＴ膜）からなる積層膜を加工して、図示しないメモリセル領域を形成する。さらに続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の半導体装置を得る。ただし、それら各工程の詳細な説明は省略する。
【０１３６】
次に、前述した成膜方法により成膜されたキャパシタ誘電体膜を備える本実施形態のキャパシタ素子、および第２実施形態に係るキャパシタ素子のそれぞれの電気的特性に関して、本発明者らが実験および検討した結果について表２を参照しつつ説明する。以下の説明において、本実施形態のキャパシタ素子を第４実施例とする。また、第２実施形態の成膜方法により成膜されたキャパシタ誘電体膜を備えるキャパシタ素子を第５実施例とする。
【０１３７】
【表２】
表２から明らかなように、キャパシタ素子の主な電気的特性である比誘電率、ならびに正バイアスおよび負バイアス印加時の各リーク電流について、第４実施例のキャパシタ素子は、第５実施例のキャパシタ素子と同等以上の性能を有していることが分かる。
【０１３９】
以上説明したように、この第３実施形態によれば、第２実施形態と同様の効果を得ることができる。また、キャパシタ誘電体膜の下層誘電体膜（ＳＴＯ膜）を、ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層（Ｓｒ酸化物層）と、ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層（Ｔｉ酸化物層）とを交互に積層して形成する。これにより、下層誘電体膜を略同じ工程の繰り返しにより成膜可能である。それとともに、下層誘電体膜を成膜する際の組成成分を容易に制御できる。特に、Ｓｒ酸化物層およびＴｉ酸化物層のそれぞれの原料として、それら各層の酸化物が堆積する際に互いに相互作用を及ぼし合う原料であるＤＰＭ錯体を採用するので、互いに異なる酸化物からなる２種類の層の形成工程を自律的に制御できる。これにより、堆積させる層の種類を変える毎に反応容器内から不要な原料ガスを排気して、異なる種類の原料ガスが互いに混じらないように入れ換えるなどの作業が不要となる。
【０１４０】
つまり、キャパシタ誘電体膜の成膜プロセスのさらなる簡素化および短時間化を図って、より効率よく、かつ、より容易にキャパシタ誘電体膜を成膜できる。ひいては、このキャパシタ誘電体膜を備えるキャパシタ素子の形成プロセスのさらなる簡素化および短時間化を図って、より効率よく、かつ、より容易にキャパシタ素子を形成できる。
【０１４１】
したがって、この第３実施形態の半導体装置は、電子デバイスのダウンサイジング化に伴う電気的特性の劣化をより抑制して、電気的特性の向上をより図り得るとともに、より効率よく、より容易に形成可能で、かつ、より良質なキャパシタ素子を具備している。また、この第３実施形態の半導体装置の製造方法は、そのようなキャパシタ素子を具備した、より良質な半導体装置をより効率よく、かつ、より容易に製造できる。
【０１４２】
（第４の実施の形態）
次に、本発明に係る第４実施形態を図１２を参照しつつ説明する。図１２は、第４実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、図１と同一部分は同一符号を付してその詳しい説明を省略する。
【０１４３】
この第４実施形態では、キャパシタ誘電体膜を、第３実施形態と同様の成膜方法により、ＳＴＯ膜を用いてＣＶＤ法により成膜する。ただし、本実施形態においては、第１〜第３実施形態において説明したように、２段階成長法を用いてキャパシタ誘電体膜を下層誘電体膜および上層誘電体膜からなる２層構造に形成する成膜方法は採用しない。本実施形態においては、Ｈ２Ｏガスの供給および吸着と金属原料のガスの供給とを交互に行う成膜方法を用いて、キャパシタ誘電体膜全体を一体のＳＴＯ膜として成膜する。これは、本実施形態のキャパシタ誘電体膜の成膜方法が、次の理由により実用上十分可能になったためである。
【０１４４】
第３実施形態において説明したように、Ｓｒを含む原料およびＴｉを含む原料の各原料としてＤＰＭ錯体を用いるとともに、第３実施形態の成膜プロセスのシーケンスを用いる。これにより、ＳＴＯ膜を成膜する際の組成成分を容易に制御できるとともに、成膜プロセスを簡素化でき、かつ、成膜プロセスに掛かる時間を短縮できる。したがって、第３実施形態において説明した成膜方法を採用することにより、キャパシタ誘電体膜全体をＳＴＯ膜を用いて成膜することが実用上十分可能となる。
【０１４５】
また、第２実施形態において説明したように、Ｓｒの酸化物層とＴｉの酸化物層とを交互に堆積させてＳＴＯ膜を成膜する成膜方法によれば、約３００℃でＳＴＯ膜の結晶化が可能となる。これにより、キャパシタ誘電体膜を成膜する際の熱が、半導体装置内の他の電子デバイスなどに与える負荷を抑制もしくは低減できる。したがって、半導体装置へのキャパシタ素子の搭載位置の自由度が向上する。例えば、約３００℃という結晶化温度は、熱に弱いアルミニウム多層配線構造を有する半導体基板上にキャパシタ素子を形成する場合に適用可能な十分低い温度である。
【０１４６】
本実施形態は、以上説明した特徴を利用することにより、複数層（多層）に配置されたアルミニウム（Ａｌ）配線の上に、キャパシタ誘電体膜としてＳＴＯ膜を採用したキャパシタ素子を形成するものである。以下、本実施形態の半導体装置およびその製造方法について詳述する。
【０１４７】
先ず、図１２（ａ）に示すように、第１および第２実施形態と同様に、素子分離領域１などが形成された基板本体２上に、トランジスタ３、ビット線４、およびコンタクトプラグ５などを形成する。それとともに、基板本体２上に、アルミニウム配線３１を複数層に積層して形成する。本実施形態においては、アルミニウム配線３１を２層に積層して形成する。また、アルミニウム配線３１が設けられている２層の配線層には、それらを積層方向に沿って貫通するコンタクトプラグ３２を複数個設ける。この際、各コンタクトプラグ３２を、それらの下層に設けられているコンタクトプラグ５と電気的に接続するように形成して、トランジスタ３の拡散層に連通させる。このように各素子を形成した後、それら各素子を層間絶縁膜６で被覆する。以下の説明において、前記各素子が設けられているとともに、後述するキャパシタ素子３３などが設けられる基板本体２を、まとめて半導体基板３４と称することとする。
【０１４８】
次に、最上層の層間絶縁膜６上にシリコン酸化膜９をプラズマＣＶＤ法により約５００ｎｍ形成する。この後、コンタクトプラグ３２の上方のシリコン酸化膜９をフォトリソグラフィ技術およびＲＩＥ技術によりエッチングして、後述するキャパシタ用下部電極３５ａの鋳型となるキャビティ３６を形成する。これにより、コンタクトプラグ３２の上面（表面）が露出する。
【０１４９】
次に、キャビティ内にバリアメタルとしての窒化チタン膜３７をスパッタリング法により約２０ｎｍ形成する。この際、窒化チタン膜３７は、その下面（底面）がコンタクトプラグ３２の上面に接触するように形成される。これにより、コンタクトプラグ３２は、その上面を窒化チタン膜３２の下面により覆われる。続けて、窒化チタン膜３７の内側に、ルテニウム（Ｒｕ）膜１４をスパッタリング法により約５０ｎｍ形成する。続けて、半導体基板３４の全面に図示しないフォトレジストを塗布した後、ＣＭＰ法によりエッチバックを行い、窒化チタン膜３７およびルテニウム膜１４をキャビティ３６の内部にのみ残存させる。この後、アッシャーにより、フォトレジストを除去する。これにより、ルテニウムからなるキャパシタ用電極３５の下部電極３５ａが、半導体基板３４上に選択的に形成される。
【０１５０】
次に、キャパシタ誘電体膜３８を形成する。本実施形態においては、キャパシタ誘電体膜３８全体を、Ｓｒ−Ｔｉ−Ｏ膜 ［＝ＳＴＯ膜］３９を用いてＣＶＤ法により形成する。以下、ＳＴＯ膜３９の成膜方法について詳述する。
【０１５１】
ＳＴＯ膜３９の形成材料である、Ｓｒ，Ｔｉを含むＣＶＤ法の原料としては、Ｓｒ（ＤＰＭ）２ ［＝Ｓｒ（Ｃ１１Ｈ１９Ｏ２）２］、およびＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２のそれぞれのＴＨＦ ［＝Ｃ４Ｈ８Ｏ］溶液を用いる。各ＴＨＦ溶液の濃度は、それぞれ約０．５モル／リットルである。成膜装置としては、第１および第２実施形態と同様に、ホットウォール型バッチ式ＣＶＤ装置を用いる。
【０１５２】
先ず、キャパシタ用下部電極（ルテニウム電極）３５ａが形成された半導体基板３４を、炉内温度が予め約３００℃に設定されている反応炉（反応容器）内に導入する。半導体基板３４が導入された反応炉の内部を真空排気した後、アルゴン（Ａｒ）ガスで真空パージする。この状態で炉内温度が約３００℃付近で安定するまで待つ。容器内温度が設定温度である３００℃の±２０℃程度まで安定したことを確認した後、反応容器内圧力を約５Ｔｏｒｒに保持しつつ、反応容器内にＨ２Ｏガスを約４５秒間導入する。導入されたＨ２Ｏガスは下部電極３５ａが形成された半導体基板３４の露出表面上に吸着する。
【０１５３】
次に、Ｈ２Ｏガスの供給を保ちつつ、反応容器内圧力を約５Ｔｏｒｒに保持した状態で、Ｓｒを含むＣＶＤ法の原料であるガス状のＳｒ（ＤＰＭ）２ ［＝Ｓｒ（Ｃ１ １Ｈ１９Ｏ２）２］、およびＴｉを含むＣＶＤ法の原料であるガス状のＴｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２を反応容器内に約６０秒間導入する。Ｈ２Ｏが吸着している半導体基板３４の露出表面に到達したＳｒの原料ガスは、吸着しているＨ２Ｏとの間で加水分解反応を起こす。これにより、図１２（ｂ）に示すように、半導体基板３４および下部電極３５ａの露出表面上にＳｒを主成分とする酸化物の層４０が１層形成される。Ｈ２Ｏガスの供給と、Ｓｒの原料ガスの供給とを略同時に行うことにより、キャパシタ用下部電極３５ａが形成された半導体基板３４の露出表面を、１層のＳｒ酸化物層４０により略完全に被覆する。Ｓｒの原料とＴｉの原料とが共存している状態では、Ｓｒの原料の影響によりＴｉの酸化物の堆積は殆ど起こらない。
【０１５４】
また、この状態において、下部電極３５ａは、その外側面および外側下面（底面）が窒化チタン膜３７に接触して覆われている。この下部電極３５ａの窒化チタン膜３７に接触している部分を、例えば下部電極２３ａの外側表面とする。それとともに、下部電極３５ａは、その内側面および内側下面など、前記外側表面以外の部分がＳＴＯ膜３９の一部を形成するＳｒ酸化物層４０に接触して覆われている。この下部電極３５ａのＳｒ酸化物層４０に接触している部分を、例えば下部電極３５ａの内側表面とする。このように、下部電極３５ａは、その外側表面を窒化チタン膜３７により覆われるとともに、その内側表面をＳｒ酸化物層４０により覆われる。これにより、下部電極３５ａは、その表面全体が外部に露出されない。
【０１５５】
次に、Ｈ２ＯガスおよびＳｒの原料ガスの供給を断ち、Ｔｉの原料ガスのみを反応容器内に約２０秒間導入する。すると、Ｓｒ酸化物層４０の露出表面上に到達したＴｉの原料ガスは、吸着しているＨ２Ｏとの間で加水分解反応を起こす。これにより、Ｓｒ酸化物層４０の露出表面上にＴｉの酸化物の層４１が１層形成される。すなわち、Ｓｒ酸化物層４０の露出表面を、１層のＴｉ酸化物層４１により略完全に被覆する。
【０１５６】
以上説明した工程により、１層のＳｒ酸化物層４０および１層のＴｉ酸化物層４１からなるＳＴＯ膜３９を約８０秒間で成膜する。また、本実施形態においては、これら１層のＳｒ酸化物層４０および１層のＴｉ酸化物層４１からなるＳＴＯ膜３９の膜厚が、約０．５ｎｍとなるように成膜条件を設定する。
【０１５７】
この後、前述したように、Ｈ２Ｏガス、Ｓｒの原料ガス、およびＴｉの原料ガスの供給と、Ｔｉの原料ガスのみの供給とを交互に繰り返すことにより、所望の構造および膜厚を有するＳＴＯ膜３９を半導体基板３４およびキャパシタ下部電極３５ａの露出表面上に成膜できる。本実施形態においては、Ｈ２Ｏガス、Ｓｒの原料ガス、およびＴｉの原料ガスの供給と、Ｔｉの原料ガスのみの供給とを、それぞれ４０回ずつ約１時間かけて交互に繰り返す。これにより、図１２（ｂ）に示すように、半導体基板３４およびキャパシタ用下部電極３５ａの露出表面を、膜厚が約２０ｎｍのＳＴＯ膜３９により略完全に被覆する。このように、本実施形態のＳＴＯ膜３９は、実際にはＳｒ酸化物層４０およびＴｉ酸化物層４１がそれぞれ４０層ずつ交互に積層された多層構造に成膜される。ただし、図１２（ｂ）においては、図面を見易くするために、Ｓｒ酸化物層４０およびＴｉ酸化物層４１をそれぞれ１層ずつだけ描いて、ＳＴＯ膜３９を簡略化して示す。また、同じく図面を見易くするために、Ｓｒ酸化物層４０およびＴｉ酸化物層４１、ならびにＳＴＯ膜３９全体のそれぞれの実際の厚さを無視して描いた。
【０１５８】
以上説明した工程により、図１２（ｂ）に示すように、キャパシタ用下部電極２３ａが選択的に設けられた半導体基板３４の露出表面上に、この露出表面を覆うように結晶化したＳＴＯ膜３９が成膜される。結晶化したＳＴＯ膜３９は、一般的なキャパシタ誘電体膜の形成材料であるシリコン酸化膜、シリコン窒化膜、あるいはシリコン酸化膜の積層膜（ＮＯ膜）などよりも高い比誘電率を発現することができる。したがって、結晶化したＳＴＯ膜３９により形成されたキャパシタ誘電体膜３８は、高誘電体膜として形成されている。
【０１５９】
次に、キャパシタ用電極３５の他方の電極であるキャパシタ用上部電極３５ｂを、キャパシタ誘電体膜３８の露出表面を覆うように設ける。図１２（ｂ）に示すように、下部電極３５ａとの間にキャパシタ誘電体膜３８を挟むように、キャパシタ誘電体膜３８の露出表面上に上部電極３５ｂを形成する。本実施形態においては、上部電極３５ｂを、下部電極３５ａと同様に、ルテニウム膜を用いて形成する。これにより、所望の構造および電気的特性を有するキャパシタ素子３３を得ることができる。
【０１６０】
続けて、フォトリソグラフィ技術およびＲＩＥ技術により、上部電極３５ｂ（ルテニウム膜）およびキャパシタ誘電体膜３８（ＳＴＯ膜３９）からなる積層膜を加工して、図示しないメモリセル領域を形成する。さらに続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の半導体装置を得る。ただし、それら各工程の詳細な説明は省略する。
【０１６１】
次に、キャパシタ誘電体膜３８を備える本実施形態のキャパシタ素子３３、および第２実施形態と略同じキャパシタ素子のそれぞれの電気的特性に関して、本発明者らが実験および検討した結果について表３を参照しつつ説明する。以下の説明において、キャパシタ誘電体膜３８を備える本実施形態のキャパシタ素子３３を第６実施例とする。また、ＳＴＯ膜２５ａおよびＢＳＴ膜２５ｂの積層膜を用いてキャパシタ誘電体膜２４を２段階成膜した第２実施形態と同様の成膜方法により、ＳＴＯ膜を２段階成膜したキャパシタ誘電体膜を備えるキャパシタ素子を第７実施例とする。ただし、この第７実施例のＳＴＯ膜には、結晶化熱処理を施さないものとする。
【０１６２】
【表３】
表３から明らかなように、キャパシタ素子の主な電気的特性である比誘電率、ならびに正バイアスおよび負バイアス印加時の各リーク電流について、第６実施例のキャパシタ素子３３と第７実施例のキャパシタ素子とでは、それらの間に大差がないことが分かる。
【０１６４】
以上説明したように、この第４実施形態によれば、第２および第３実施形態と同様の効果を得ることができる。また、ＳＴＯ膜３９を用いてキャパシタ誘電体膜３８全体を成膜する際の成膜温度を低温化できるので、ＳＴＯ膜３９を備えるキャパシタ素子３３の半導体装置内での形成位置の自由度が向上されている。これにより、キャパシタ素子３３を半導体装置内の所望の位置に容易に組み込むことができる。具体的には、前述したように、熱に弱いアルミニウム配線３１の上方においてＳＴＯ膜３９を成膜できるので、特に図示しないＤＲＡＭ混載ＬＳＩなどを製造する際に、以下に述べるような利点がある。
【０１６５】
多層配線構造を有する半導体装置において、局所的に段差を形成し易いキャパシタ素子をより上層に配置することができるので、多層配線構造を形成し易くなる。
【０１６６】
キャパシタ素子を形成する以前の段階、すなわち多層配線を形成する工程までは、ＳｒやＲｕなどの金属を用いていないので、基板の汚染を考慮する必要が殆どない。
【０１６７】
さらに、キャパシタ誘電体膜３８全体を、Ｓｒ酸化物層４０とＴｉ酸化物層４１とを交互に積層して形成する。これにより、キャパシタ誘電体膜３８全体を略同じ工程の繰り返しにより成膜可能である。それとともに、キャパシタ誘電体膜３８を成膜する際の組成成分を容易に制御できる。したがって、キャパシタ誘電体膜３８の成膜プロセスの大幅な簡素化および短時間化を図って、極めて効率よく、かつ、より容易にキャパシタ誘電体膜３８を成膜できる。ひいては、このキャパシタ誘電体膜３８を備えるキャパシタ素子３３の形成プロセスの大幅な簡素化および短時間化を図って、極めて効率よく、かつ、より容易にキャパシタ素子３３を形成できる。
【０１６８】
したがって、この第４実施形態の半導体装置は、電子デバイスのダウンサイジング化に伴う電気的特性の劣化をより抑制して、電気的特性の向上をより図り得るとともに、極めて効率よく、より容易に形成可能で、かつ、より良質なキャパシタ素子３３を具備している。また、この第４実施形態の半導体装置の製造方法は、そのようなキャパシタ素子３３を具備した、より良質な半導体装置を極めて効率よく、かつ、より容易に製造できる。
【０１６９】
なお、本発明に係る半導体装置およびその製造方法は、前述した第１〜第４の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【０１７０】
例えば、第１実施形態においては、キャパシタ素子１０の下部電極１１ａとしてルテニウム膜１４を用いたが、これには限られない。例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、あるいはこれら各貴金属の合金から、キャパシタ用下部電極１１ａを形成しても構わない。この場合でも、第１実施形態と同様の効果を得ることができる。このように、上下両キャパシタ用電極は、ＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる成分として含む材料によって形成されていればよい。具体的には、Ｒｕ，Ｐｔ，Ｉｒ，Ｐｄ，Ｏｓ，Ｒｅ，Ｒｈのうちの少なくとも１種類の元素を主たる成分として含む材料によって形成されていればよい。
【０１７１】
また、キャパシタ用下部電極１１ａとなるルテニウム膜１４の成膜方法として、第１実施形態ではＣＶＤ法を用いているが、スパッタリング法、めっき法等による電極膜の成膜も可能である。
【０１７２】
また、キャパシタ下層誘電体膜１６ａとなる第１層目のＳＴＯ膜１７ａ、およびキャパシタ上層誘電体膜１６ｂとなる第２層目のＳＴＯ膜１７ｂのそれぞれをＣＶＤ法により成膜する際に、Ｔｉを含む原料として、Ｔｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２を用いたが、Ｔｉのβジケトン系錯体を用いても同様の効果を得ることができる。例えば、Ｔｉ（ＤＰＭ）２（ｔ−ＯＣ４Ｈ９）２、Ｔｉ（ＤＰＭ）２（ｉ−ＯＣ４Ｈ９）２、ＴｉＯ（ＤＰＭ）２、Ｔｉ（ＭＰＤ）（ＤＰＭ）２などを用いても、Ｔｉ（ＤＰＭ）２（ｉ−ＯＣ３Ｈ７）２を用いた場合と同様の効果を得ることができる。
【０１７３】
また、キャパシタ誘電体膜の主たる構成成分は、前述したＳｒ，Ｔｉ，Ｂａには限られない。ペロブスカイト型結晶構造のＡサイトを形成する金属元素としては、ＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の金属元素であればよい。例えば、Ａサイトを形成する金属元素としては、他にＰｂやＬａなどがある。同様に、ペロブスカイト型結晶構造のＢサイトを形成する成分としては、ＩＶ−Ａ族、Ｖ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の金属元素であればよい。例えば、Ｂサイトを形成する金属元素としては、他にＺｒ，Ｎｂ，Ｔａ，Ｓｎなどがある。
【０１７４】
また、第１実施形態で説明した２層構造のキャパシタ誘電体膜を形成するにあたり、下層誘電体膜および上層誘電体膜を互いに異なる材質で形成しても構わない。このような構成でも、第１実施形態と同様の効果を得ることができる。あるいは、第２および第３実施形態で説明した２層構造のキャパシタ誘電体膜を形成するにあたり、下層誘電体膜および上層誘電体膜を同じ材質で形成しても構わない。このような構成でも、サーマルバジェットを低減できるなど、第２および第３実施形態と同様の効果を得ることができる。
【０１７５】
また、第４実施形態で説明した一体構造のキャパシタ誘電体膜を、第１〜第３実施形態で説明した各種類のキャパシタ用下部電極上に成膜しても構わない。あるいは、第１〜第３実施形態で説明した２層構造の各キャパシタ誘電体膜を、第４実施形態で説明したルテニウムからなるキャパシタ用下部電極上に成膜しても構わない。本発明に係るキャパシタ誘電体膜は、その電気的特性の下地依存性が殆どないので、下地の種類によらず安定した電気的性能を発揮できる。
【０１７６】
また、第２〜第３実施形態で説明した各キャパシタ誘電体膜の、キャパシタ用下部電極との界面における構造から明らかなように、第１実施形態で説明したＳｒ酸化物層を、キャパシタ誘電体膜の一部とみなしても構わない。
【０１７７】
さらに、本発明に係る半導体装置および半導体装置の製造方法は、その適用をＤＲＡＭ等、現在、一般に普及している半導体装置には限られない。本発明に係る半導体装置および半導体装置の製造方法は、例えばＦｅＲＡＭなど、将来において発展が期待される各種の微細な半導体装置を製造する際にも十分適用可能なのはもちろんである。
【０１７８】
【発明の効果】
本発明に係る半導体装置によれば、キャパシタ素子が備えるキャパシタ誘電体膜は、その電気的特性が向上されているとともに、容易に成膜可能である。これにより、電気的特性が向上されたキャパシタ素子を半導体装置内に容易に組み込むことができる。したがって、本発明に係る半導体装置は、電子デバイスのダウンサイジング化に伴う電気的特性の劣化を抑制して、電気的特性の向上を図り得るとともに、容易に形成可能なキャパシタ素子を備えた構成となっている。
【０１７９】
また、本発明に係る半導体装置の製造方法によれば、キャパシタ素子が備えるキャパシタ誘電体膜の電気的特性を向上できるとともに、容易に、かつ、効率よく成膜できる。これにより、電気的特性が向上されたキャパシタ素子を半導体装置内に容易に、かつ、効率よく組み込むことができる。したがって、本発明に係る半導体装置の製造方法は、電子デバイスのダウンサイジング化に伴う電気的特性の劣化を抑制して、電気的特性の向上を図り得るとともに、容易に、かつ、効率よく形成可能なキャパシタ素子を備えた半導体装置を効率よく容易に製造できる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】第１実施形態に係るキャパシタ下部電極上にＳｒの酸化物の層が形成される仕組みを模式的に示す工程断面図。
【図３】第１実施形態および従来技術に係るキャパシタ素子に流れるリーク電流の印加電圧依存性をそれぞれグラフにして示す図。
【図４】第１実施形態および従来技術に係るキャパシタ誘電体膜中のＳｒ／Ｔｉ比の深度依存性をそれぞれグラフにして示す図。
【図５】第１実施形態および従来技術に係るキャパシタ誘電体膜中のエネルギーバンド構造を模式的に示す図。
【図６】第２実施形態に係る半導体装置のキャパシタ素子付近の構造を示す断面図。
【図７】第２実施形態に係るキャパシタ素子の下部電極上にＳｒおよびＴｉの酸化物の層が交互に積層されて形成される仕組みを模式的に示す工程断面図。
【図８】第３実施形態に係る金属酸化物堆積量の金属原料供給時間依存性を各金属の原料ごとにグラフにして示す図。
【図９】第３実施形態に係る金属酸化物堆積量のＨ２Ｏおよび金属原料の供給サイクル数依存性を各金属の原料ごとにグラフにして示す図。
【図１０】第３実施形態に係る金属酸化物堆積量のＨ２Ｏおよび混合金属原料の供給サイクル数依存性を各金属の原料ごとにグラフにして示す図。
【図１１】第３実施形態および第２実施形態に係るキャパシタ誘電体膜の製造プロセスの１サイクルのシーケンスを示す図。
【図１２】第４実施形態に係る半導体装置の製造方法を示す工程断面図。
【符号の説明】
２…基板本体
７，２１，３４…半導体基板
１０，２２，３３…キャパシタ素子（高誘電体キャパシタ素子）
１１，２３，３５…キャパシタ用電極
１１ａ，２３ａ，３５ａ…キャパシタ用下部電極
１１ｂ，２３ｂ，３５ｂ…キャパシタ用上部電極
１４…ルテニウム膜
１５，２６，４０…Ｓｒ酸化物層（ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層）
１６，３８…キャパシタ誘電体膜
１６ａ，２４ａ，３３ａ…キャパシタ下層誘電体膜
１６ｂ，２４ｂ，３３ｂ…キャパシタ上層誘電体膜
１７ａ，１７ｂ，２５ａ，３９…ＳＴＯ膜（Ｓｒ−Ｔｉ−Ｏ膜）
２５ｂ…ＢＳＴ膜（Ｂａ−Ｓｒ−Ｔｉ−Ｏ膜）
２７，４１…Ｔｉ酸化物層（ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層）
２８…白金膜
Claims (11)
- 基板上に選択的に設けられたキャパシタ用下部電極と、
前記基板および前記下部電極の表面を覆うように設けられ、組成式がＡＢＯ３− ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物の単層構造ないしは複数層の積層構造からなるキャパシタ誘電体膜と、
このキャパシタ誘電体膜の表面上に設けられたキャパシタ用上部電極と、
を具備してなり、前記キャパシタ誘電体膜は、その前記下部電極との界面が前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層により形成されていることを特徴とする半導体装置。 - 前記キャパシタ誘電体膜は、前記下部電極の表面と接触する下層誘電体膜、および前記上部電極と接触する上層誘電体膜の２層構造に形成されているとともに、該上層誘電体膜および該下層誘電体膜は、互いに異なる組成および材質からなるペロブスカイト型結晶構造を有する金属酸化物により形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記下層誘電体膜は、ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層、およびペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層がそれぞれ少なくとも１層ずつ交互に積層されて形成されていることを特徴とする請求項２に記載の半導体装置。
- 前記キャパシタ誘電体膜は、ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層、およびペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層がそれぞれ少なくとも１層ずつ交互に積層されて形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記ペロブスカイト型結晶構造を有する金属酸化物は、ペロブスカイト型結晶構造のＡサイトを形成する金属元素となるＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族の金属元素、ならびにペロブスカイト型結晶構造のＢサイトを形成する金属元素となるＩＶ−Ａ族、Ｖ−Ａ族、およびＩＶ−Ｂ族の金属元素を、それぞれ少なくとも１種類ずつ主成分として含んでいることを特徴とする請求項１〜４のうちのいずれかに記載の半導体装置。
- 基板上にキャパシタ素子の下部電極を設ける工程と、
前記基板および前記下部電極の露出表面を覆うように、かつ、前記下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜を設ける工程と、
前記下部電極との間に前記酸化物の層および前記キャパシタ誘電体膜を挟むように、前記キャパシタ素子の上部電極を前記キャパシタ誘電体膜の露出表面上に設ける工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層を、前記キャパシタ素子の下部電極が形成された基板上に水分を吸着させ、この基板上に吸着した水分と、前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分として含む原料とを反応させる工程を１回以上行うことにより形成することを特徴とする請求項６に記載半導体装置の製造方法。
- 基板上にキャパシタ素子の下部電極を設ける工程と、
前記基板および前記下部電極の露出表面を覆うように、かつ、前記下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、該ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層と、ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層とを、それぞれ少なくとも１層ずつ交互に積層して、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜の下層誘電体膜を設ける工程と、
この下層誘電体膜の露出表面を覆うように、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜の上層誘電体膜を設ける工程と、
前記下部電極との間に前記下層誘電体膜および前記上層誘電体膜の２層構造からなる前記キャパシタ誘電体膜を挟むように、前記上層誘電体膜の露出表面上に前記キャパシタ素子の上部電極を設ける工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記下層誘電体膜を設ける工程において、
前記キャパシタ素子の下部電極が形成された基板上に水分を吸着させ、この基板上に吸着した水分と、前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分として含む原料とを反応させる工程を１回以上行うことにより、前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層を形成するとともに、
このペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が形成された基板上に水分を吸着させ、この基板上に吸着した水分と、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分として含む原料とを反応させる工程を１回以上行うことにより、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層を形成し、
かつ、それら両工程を交互に１回ずつ以上行うことにより、前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層と、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層とを、それぞれ少なくとも１層ずつ交互に積層することを特徴とする請求項８に記載半導体装置の製造方法。 - 基板上にキャパシタ素子の下部電極を設ける工程と、
前記基板および前記下部電極の露出表面を覆うように、かつ、前記下部電極の露出表面にペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が接触するように、該ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層と、ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層とを、それぞれ少なくとも１層ずつ交互に積層して、組成式がＡＢＯ３−ｄ，０≦ｄ≦１で表されるペロブスカイト型結晶構造を有する金属酸化物からなるキャパシタ誘電体膜を設ける工程と、
前記下部電極との間に前記キャパシタ誘電体膜を挟むように、前記キャパシタ誘電体膜の露出表面上に前記キャパシタ素子の上部電極を設ける工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記キャパシタ誘電体膜を設ける工程において、
前記キャパシタ素子の下部電極が形成された基板上に水分を吸着させた後、該基板上に水分を供給しつつ、前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分として含む原料および前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分として含む原料を前記基板上に供給し、前記基板上に吸着した水分と、前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分として含む原料とを反応させる工程を１回以上行うことにより、前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層を形成するとともに、
前記水分の供給および前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分として含む原料の供給を断った後、前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層が形成された基板の上に前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分として含む原料を供給し、前記基板上に吸着した水分と、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分として含む原料とを反応させる工程を１回以上行うことにより、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層を形成し、
かつ、それら両工程を交互に１回ずつ以上行うことにより、前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素を主成分とする酸化物の層と、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素を主成分とする酸化物の層とを、それぞれ少なくとも１層ずつ交互に積層することを特徴とする請求項１０に記載半導体装置の製造方法。
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