JP2004023041A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】電気的特性の向上を図り得るとともに、容易に形成可能なキャパシタ素子を備えた半導体装置を提供する。
【解決手段】トランジスタ３などが形成された半導体基板１９の表面を層間絶縁膜５で覆った後、ルテニウムからなるキャパシタ用下部電極１２ａを形成する。基板１９上に、下部電極１２ａの表面上がペロブスカイト型結晶構造を有する厚肉の結晶膜、その他の領域が薄肉の非晶質膜である、キャパシタ下層誘電体膜１７ａとなる第１層目のＳＴＯ膜１８ａを形成する。ＳＴＯ膜１８ａの上に、下部電極１２ａ付近がペロブスカイト型結晶構造を有する厚肉の結晶膜で、その他の領域が薄肉の非晶質膜である、キャパシタ上層誘電体膜１７ｂとなる第２層目のＳＴＯ膜１８ｂを形成する。上層誘電体膜１７ｂの上にルテニウムからなるキャパシタ用上部電極１２ｂを形成し、キャパシタ素子１１を形成する。
【選択図】　　図３

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置のキャパシタ構造に係り、特にキャパシタ用誘電体膜としてＢＳＴ、ＳＴＯ、ＰＺＴ等の金属酸化物薄膜を使用して、キャパシタの電気的特性および加工性の改良を図った半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、電子デバイスのダウンサイジング化に伴い、単にデバイス内部の回路構成を工夫するだけでは、所望される電子デバイスの機能を得ることが困難になりつつある。所望される電子デバイスの機能を得るためには、機能性薄膜等のデバイスを構成する材料自体の特性をも利用して回路を形成することが有利になりつつある。電子デバイスの中には、情報の記憶動作を主な機能とするものがある。そのような電子デバイスとしては、例えば複数個のトランジスタ同士を組み合わせたＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　ｒｅａｄ　ｗｒｉｔｅ　Ｍｅｍｏｒｙ）またはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、あるいは複数個のトランジスタとキャパシタとを組み合わせたＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの各種集積回路が挙げられる。これらの集積回路の機能を、例えばＭＯＳトランジスタおよびＭＯＳキャパシタの各素子を組み合わせた回路構成のみで満足させることは、それら各素子のセル面積が縮小される中で非常に困難になりつつある。
【０００３】
特に、キャパシタ素子のＳ／Ｎ比を低下させないためには、たとえ集積回路の最小加工寸法が小さくなっても、一定のキャパシタ容量を確保しなければならない。このため、キャパシタ素子用の誘電体膜として、シリコン酸化膜、シリコン窒化膜、あるいはシリコン酸化膜の積層膜（ＮＯ膜）などよりも高い比誘電率を発現する機能性薄膜の採用が検討されている。このような機能性薄膜は、例えばＴａ_２Ｏ_５，Ｂａ−Ｓｒ−Ｔｉ−Ｏ（ＢＳＴ），Ｓｒ−Ｔｉ−Ｏ（ＳＴＯ），Ｐｂ−Ｚｒ−Ｔｉ−Ｏ（ＰＺＴ），またはＳｒ−Ｂｉ−Ｔａ−Ｏ（ＳＢＴ）等の材料によって形成されている。また、キャパシタ形成材料として機能性薄膜を採用することに伴って、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　ｒｅａｄ　ｗｒｉｔｅ　Ｍｅｍｏｒｙ）等の新しい機能を有するデバイスが提案され始めている。
【０００４】
【発明が解決しようとする課題】
とりわけ、Ｂａ_ｘＳｒ_１−ｘＴｉＯ_３　（ＢＳＴ）や、ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３　（ＰＺＴ）などは、数百以上の比誘電率を実現できる。このため、ＢＳＴやＰＺＴなどは将来のキャパシタ誘電体膜への採用が極めて有望視されている。ところが、ＢＳＴやＰＺＴなどは、従来の半導体装置では使われていなかった元素を多く含んでいる。これにより、ＢＳＴやＰＺＴなどを半導体装置の形成材料として採用するにあたっては、色々な問題が発生する。例えば、ＢＳＴやＳＴＯは、ＢａやＳｒなどのアルカリ土類金属を構成元素として含んでいる。ところが、アルカリ土類金属は高い蒸気圧を持つ化合物が存在しないために、ドライエッチングが困難であるという問題がある。
【０００５】
以下、図１１を参照しつつ、具体例を挙げて簡潔に説明する。
【０００６】
図１１（ａ）に示すように、高誘電体キャパシタ１０１の上部電極１０２となる電極膜１０３を形成した直後の状態では、プラグ１０４およびキャパシタ下部電極１０５が形成された半導体基板１０６の表面全体を、キャパシタ誘電体膜１０７および電極膜１０３が被覆した状態になっている。ここで、誘電体膜１０７は、ＢＳＴやＳＴＯなどによって形成されているとする。この状態に続いて、ＲＩＥによる電極膜１０３のパターニングを行う。この際、誘電体膜１０７も一緒にエッチングしてしまうことが好ましい。なぜなら、図１１（ｂ）に示すように、コンタクトホール１０８を開孔するにあたり、少なくとも誘電体膜１０７の一部をエッチングして除去する必要があるからである。
【０００７】
しかし、先に述べたように、ＢａやＳｒには高い蒸気圧を有するハロゲン化合物が存在しない。このため、図１１（ｂ）に示すように、ＲＩＥ時にスパッタリングされた誘電体膜１０７の形成材料であるＢａやＳｒの化合物１０９が、キャパシタ上部電極１０２（電極膜１０３）や、キャパシタ上部電極１０２上に設けられたフォトレジスト１１０の開孔部側面にフェンス状に付着するという問題が生じる。また、基板１０６上からＢａやＳｒの化合物１０９を除去しても、これらの化合物１０９がエッチング装置内の壁面等に付着し、発塵、クロスコンタミネーション等を引き起こすという問題があった。
【０００８】
エッチングの方法としては、ＲＩＥ以外に、例えば弗酸等を用いるウェットエッチングが考えられる。ところが、ＢＳＴやＳＴＯの結晶のエッチングレートは、通常のシリコン酸化膜に比べて低い。このため、層間絶縁膜（誘電体膜）に対して、選択的にウェットエッチングを施すことが困難であるという問題があった。また、エッチングされずに残った高誘電体膜は、通常のシリコン酸化膜系の層間絶縁膜に比べて３０〜８０倍程度の比誘電率を示すために、寄生容量になり易いという問題もあった。
【０００９】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、電子デバイスのダウンサイジング化に伴う電気的特性の劣化を抑制して、電気的特性の向上を図り得るとともに、容易に形成可能なキャパシタ素子を備えた半導体装置を提供することにある。それとともに、そのような半導体装置を効率よく容易に製造できる半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明に係る半導体装置は、基板上に選択的に設けられたキャパシタ用下部電極と、前記基板および前記下部電極の表面を覆うように設けられたキャパシタ誘電体膜と、このキャパシタ誘電体膜の表面上に設けられたキャパシタ用上部電極とを具備してなり、前記キャパシタ誘電体膜は、前記下部電極以外に設けられた部分が、前記下部電極の表面上に設けられた部分よりも薄く形成されていることを特徴とするものである。
【００１１】
この半導体装置においては、キャパシタ用下部電極以外の部分に設けられたキャパシタ誘電体膜が、キャパシタ用下部電極の表面上に設けられたキャパシタ誘電体膜よりも薄く形成されている。すなわち、キャパシタ素子の構成に実質的に寄与しない部分のキャパシタ誘電体膜が薄肉に形成されている。これにより、この半導体装置は、キャパシタ素子の電気的特性が低下するおそれがないとともに、例えばＲＩＥやエッチングなどによる不要なキャパシタ誘電体膜の除去が容易であり、かつ、除去されたキャパシタ誘電体膜がキャパシタ素子の電気的不良の原因となるおそれも低減されている。したがって、この半導体装置は、高い比誘電率を発現できる高誘電体膜をキャパシタ誘電体膜として採用し易いので、電荷蓄積能力が高い高誘電体キャパシタ素子を形成し易いとともに、このような高誘電体キャパシタ素子を内部に組み込み易い。
【００１２】
また、前記課題を解決するために、本発明に係る半導体装置は、基板上に選択的に設けられたキャパシタ用下部電極と、前記基板および前記下部電極の表面を覆うように設けられたキャパシタ誘電体膜と、このキャパシタ誘電体膜の表面上に設けられたキャパシタ用上部電極とを具備してなり、前記キャパシタ誘電体膜は、前記下部電極の表面上に設けられた部分がペロブスカイト型の結晶構造を有する金属酸化物の結晶膜として形成されているとともに、前記下部電極以外に設けられた部分が金属酸化物の非晶質膜として形成されていることを特徴とするものである。
【００１３】
この半導体装置においては、キャパシタ用下部電極の表面上に設けられたキャパシタ誘電体膜がペロブスカイト型の結晶構造を有する金属酸化物の結晶膜として形成されているとともに、キャパシタ用下部電極以外の部分に設けられたキャパシタ誘電体膜が金属酸化物の非晶質膜として形成されている。すなわち、キャパシタ素子の構成に実質的に寄与しない部分のキャパシタ誘電体膜が非晶質膜に形成されている。これにより、この半導体装置は、キャパシタ素子の電気的特性が低下するおそれがないとともに、例えばＲＩＥやエッチングなどによる不要なキャパシタ誘電体膜の除去が容易であり、かつ、除去されたキャパシタ誘電体膜がキャパシタ素子の電気的不良の原因となるおそれも低減されている。したがって、この半導体装置は、高い比誘電率を発現できる高誘電体膜をキャパシタ誘電体膜として採用し易いので、電荷蓄積能力が高い高誘電体キャパシタ素子を形成し易いとともに、このような高誘電体キャパシタ素子を内部に組み込み易い。
【００１４】
また、本発明に係る半導体装置を実施するにあたり、その構成などの一部を以下に述べるような設定としても構わない。
【００１５】
前記キャパシタ誘電体膜は、ペロブスカイト型結晶構造のＡサイトを形成する金属元素、およびペロブスカイト型結晶構造のＢサイトを形成する金属元素を、それぞれ少なくとも１種類ずつ主たる成分として含む金属酸化物によって形成されている。
【００１６】
前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素は、ＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の金属元素であるとともに、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素は、ＩＶ−Ａ族、Ｖ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の金属元素である。
【００１７】
前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素は、Ｂａ，Ｓｒ，Ｐｂ，Ｌａのうちの少なくとも１種類の金属元素であるとともに、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素は、Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｓｎのうちの少なくとも１種類の金属元素である。
【００１８】
前記キャパシタ誘電体膜は、前記下部電極と接触する下層誘電体膜、および前記上部電極と接触する上層誘電体膜の２層構造に形成されている。
【００１９】
前記上層誘電体膜は、前記下部電極の表面上に設けられた部分が、前記下部電極以外に設けられた部分よりも厚く形成されている。
【００２０】
前記下層誘電体膜のうち、前記下部電極の表面上に設けられた下層誘電体膜には、ペロブスカイト型結晶構造のＡサイトを形成する金属元素とＢサイトを形成する金属元素とが略同量含まれているとともに、前記下部電極以外の部分に設けられた下層誘電体膜には、ペロブスカイト型結晶構造のＡサイトを形成する金属元素がＢサイトを形成する金属元素よりも多く含まれている。
【００２１】
前記上層誘電体膜のうち、前記下部電極の周りに設けられた上層誘電体膜には、ペロブスカイト型結晶構造のＡサイトを形成する金属元素とＢサイトを形成する金属元素とが略同量含まれているとともに、前記下部電極の周り以外の部分に設けられた上層誘電体膜には、ペロブスカイト型結晶構造のＢサイトを形成する金属元素がＡサイトを形成する金属元素よりも多く含まれている。
【００２２】
前記キャパシタ用下部電極および前記キャパシタ用上部電極は、それぞれＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる成分として含む材料によって形成されている。
【００２３】
前記キャパシタ用下部電極および前記キャパシタ用上部電極は、それぞれＲｕ，Ｐｔ，Ｉｒ，Ｐｄ，Ｏｓ，Ｒｅ，Ｒｈのうちの少なくとも１種類の金属元素を主たる成分として含む材料によって形成されている。
【００２４】
本発明に係る半導体装置を実施するにあたり、その構成などの一部を以上述べたような各種設定とすることにより、キャパシタ誘電体膜や下部および上部のキャパシタ用電極の電気的性能を容易に向上させることができる。したがって、キャパシタ素子の電荷蓄積能力、ひいては半導体装置の電気的性能を容易に向上させることができる。
【００２５】
また、前記課題を解決するために、本発明に係る半導体装置の製造方法は、基板上に、ＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる構成成分とするキャパシタ素子の下部電極を設ける工程と、前記下部電極の露出表面を覆うように、ペロブスカイト型結晶構造のＡサイトを形成する金属元素およびペロブスカイト型結晶構造のＢサイトを形成する金属元素をそれぞれ少なくとも１種類ずつ主たる成分として含む金属酸化物からなるキャパシタ誘電体膜を、４００℃以下の温度で前記基板上に設ける工程と、前記キャパシタ誘電体膜に５００℃以上の温度で加熱処理を施す工程と、前記下部電極との間に前記キャパシタ誘電体膜を挟むように、ＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる成分として含む前記キャパシタ素子の上部電極を、前記キャパシタ誘電体膜の露出表面上に設ける工程と、を含むことを特徴とするものである。
【００２６】
この半導体装置の製造方法においては、キャパシタ素子の下部電極および上部電極を、ＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる構成成分として形成する。それとともに、キャパシタ誘電体膜を、ペロブスカイト型結晶構造のＡサイトを形成する金属元素、およびペロブスカイト型結晶構造のＢサイトを形成する金属元素を、それぞれ少なくとも１種類ずつ主たる成分として含む金属酸化物により形成する。また、キャパシタ誘電体膜を４００℃以下の温度で基板上に設けた後、このキャパシタ誘電体膜に５００℃以上の温度で加熱処理を施す。
【００２７】
これにより、キャパシタ素子の下部電極以外の部分に設けられるキャパシタ誘電体膜を、キャパシタ用下部電極の露出表面上に設けられるキャパシタ誘電体膜よりも薄く形成できる。それとともに、キャパシタ用下部電極の露出表面上に設けられるキャパシタ誘電体膜を、ペロブスカイト型の結晶構造を有する金属酸化物の結晶膜として形成できるとともに、キャパシタ用下部電極以外の部分に設けられるキャパシタ誘電体膜を、金属酸化物の非晶質膜として形成できる。すなわち、キャパシタ素子の構成に実質的に寄与しない部分のキャパシタ誘電体膜を薄肉な非晶質膜に形成できる。
【００２８】
この結果、キャパシタ素子の電気的特性を低下させることなく、例えばＲＩＥやエッチングなどにより不要なキャパシタ誘電体膜の除去を行い易くできるとともに、除去されたキャパシタ誘電体膜がキャパシタ素子の電気的不良の原因となるおそれも低減させることができる。したがって、高い比誘電率を発現できる高誘電体膜をキャパシタ誘電体膜として採用し易いので、電荷蓄積能力が高い高誘電体キャパシタ素子を形成し易くなるとともに、このような高誘電体キャパシタ素子を半導体装置内に組み込み易くなる。
【００２９】
また、前記課題を解決するために、本発明に係る半導体装置の製造方法は、基板上に、ＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる構成成分とするキャパシタ素子の下部電極を設ける工程と、前記下部電極の露出表面を覆うように、ペロブスカイト型結晶構造のＡサイトを形成する金属元素およびペロブスカイト型結晶構造のＢサイトを形成する金属元素をそれぞれ少なくとも１種類ずつ主たる成分として含む金属酸化物からなるキャパシタ誘電体膜の下層誘電体膜を、４００℃以下の温度で前記基板上に設ける工程と、前記下層誘電体膜に５００℃以上の温度で加熱処理を施す工程と、前記下層誘電体膜の露出表面を覆うように、ペロブスカイト型結晶構造のＡサイトを形成する金属元素およびペロブスカイト型結晶構造のＢサイトを形成する金属元素をそれぞれ少なくとも１種類ずつ主たる成分として含む金属酸化物からなるキャパシタ誘電体膜の上層誘電体膜を、４２０℃以上の温度で前記下層誘電体膜の上に積層させて設ける工程と、前記下部電極との間に前記下層誘電体膜および前記上層誘電体膜の２層構造からなる前記キャパシタ誘電体膜を挟むように、ＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる成分として含む前記キャパシタ素子の上部電極を、前記上層誘電体膜の露出表面上に設ける工程と、を含むことを特徴とするものである。
【００３０】
この半導体装置の製造方法においては、キャパシタ素子の下部電極および上部電極を、ＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる構成成分として形成する。それとともに、キャパシタ誘電体膜の下層誘電体膜および上層誘電体膜を、ペロブスカイト型結晶構造のＡサイトを形成する金属元素、およびペロブスカイト型結晶構造のＢサイトを形成する金属元素を、それぞれ少なくとも１種類ずつ主たる成分として含む金属酸化物により形成する。また、キャパシタ誘電体膜の下層誘電体膜を４００℃以下の温度で基板上に設けた後、この下層誘電体膜に５００℃以上の温度で加熱処理を施す。さらに、キャパシタ誘電体膜の上層誘電体膜を、４２０℃以上の温度で下層誘電体膜の上に積層させる。
【００３１】
これにより、キャパシタ素子の下部電極以外の部分に設けられるキャパシタ誘電体膜の下層誘電体膜および上層誘電体膜を、下部電極の露出表面上に設けられる下層誘電体膜および上層誘電体膜よりもそれぞれ薄く形成できる。併せて、キャパシタ用下部電極の露出表面上に設けられるキャパシタ誘電体膜の下層誘電体膜および上層誘電体膜を、ともにペロブスカイト型の結晶構造を有する金属酸化物の結晶膜として形成できるとともに、キャパシタ用下部電極以外の部分に設けられるキャパシタ誘電体膜の下層誘電体膜および上層誘電体膜を、ともに金属酸化物の非晶質膜として形成できる。特に、下層誘電体膜をシード層として上層誘電体膜を形成することにより、上層誘電体膜の膜厚の差を、下層誘電体膜の膜厚の差よりも大幅に増大させることができる。したがって、キャパシタ素子の構成に実質的に寄与する部分のキャパシタ誘電体膜を、所望するキャパシタ素子の電気的特性を得るために必要十分な膜厚に形成しつつ、キャパシタ素子の構成に実質的に寄与しない部分のキャパシタ誘電体膜をより薄肉な非晶質膜に形成できる。
【００３２】
この結果、キャパシタ素子の電気的特性を低下させることなく、例えばＲＩＥやエッチングなどによる不要なキャパシタ誘電体膜の除去をより行い易くできるとともに、除去されたキャパシタ誘電体膜がキャパシタ素子の電気的不良の原因となるおそれもより低減させることができる。したがって、高い比誘電率を発現できる高誘電体膜をキャパシタ誘電体膜としてより採用し易いので、電荷蓄積能力が高い高誘電体キャパシタ素子をより形成し易くなるとともに、このような高誘電体キャパシタ素子を半導体装置内により組み込み易くなる。
【００３３】
また、本発明に係る半導体装置の製造方法を実施するにあたり、その工程などの一部を以下に述べるような設定としても構わない。
【００３４】
前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素として、ＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の金属元素を含ませ、かつ、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素として、ＩＶ−Ａ族、Ｖ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の金属元素を含ませる。
【００３５】
前記ペロブスカイト型結晶構造のＡサイトを形成する金属元素として、Ｂａ，Ｓｒ，Ｐｂ，Ｌａのうちの少なくとも１種類の金属元素を含ませ、かつ、前記ペロブスカイト型結晶構造のＢサイトを形成する金属元素として、Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｓｎのうちの少なくとも１種類の金属元素を含ませる。
【００３６】
前記キャパシタ用下部電極および前記キャパシタ用上部電極を、それぞれＲｕ，Ｐｔ，Ｉｒ，Ｐｄ，Ｏｓ，Ｒｅ，Ｒｈのうちの少なくとも１種類の金属元素を主たる成分として含む材料によって形成する。
【００３７】
本発明に係る半導体装置の製造方法を実施するにあたり、その工程などの一部を以上述べたような各種設定とすることにより、キャパシタ誘電体膜や下部および上部のキャパシタ用電極の電気的性能を容易に向上させることができる。したがって、キャパシタ素子の電荷蓄積能力、ひいては半導体装置の電気的性能を容易に向上させることができる。
【００３８】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３９】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図５を参照しつつ説明する。図１〜図３は、本発明の第１実施形態に係る半導体装置のキャパシタ素子付近の構成および製造工程を示す断面図である。図４は、キャパシタ誘電体膜としてのＳＴＯ膜の成膜特性の温度依存性を示す図である。図５は、ＳＴＯ膜中のＳｒおよびＴｉの堆積速度とＴｉの供給速度との相関関係を示す図である。
【００４０】
先ず、図１（ａ）に示すように、素子分離領域２などが形成された基板本体１上に、トランジスタ３やビット線４などを形成し、層間絶縁膜５で被覆する。この層間絶縁膜５内に図示しないコンタクトホールを形成した後、コンタクトホール内にバリアメタル６およびタングステン（Ｗ）膜７を埋め込む。続けて、コンタクトホールの外側に付着している余分なバリアメタル６およびタングステン膜７をＣＭＰ法により研磨して除去し、コンタクトプラグ８を形成する。以下の説明において、前記各素子が設けられているとともに、後述するキャパシタ素子１１などが設けられる基板本体１を、まとめて半導体基板１９と称することとする。
【００４１】
次に、層間絶縁膜５上に電極支持層となるシリコン窒化膜９をＬＰＣＶＤ法により約８０ｎｍ形成する。続けて、シリコン窒化膜９上にシリコン酸化膜１０をプラズマＣＶＤ法により約５００ｎｍ形成する。この後、コンタクトプラグ８の上方のシリコン酸化膜１０およびシリコン窒化膜９をフォトリソグラフィ技術およびＲＩＥ技術によりエッチングして、後述するキャパシタ用下部電極１２ａの鋳型となるキャビティ１３を形成する。これにより、コンタクトプラグ８の上面（表面）が露出する。
【００４２】
次に、図１（ｂ）に示すように、キャビティ１３内にバリアメタルとしての窒化チタンアルミニウム膜１４をスパッタリング法により約２０ｎｍ形成する。この際、窒化チタンアルミニウム膜１４は、その下面（底面）がコンタクトプラグ８の上面に接触するように形成される。これにより、コンタクトプラグ８は、その上面を窒化チタンアルミニウム膜１４の下面により覆われる。続けて、窒化チタンアルミニウム膜１４の内側に、ルテニウム（Ｒｕ）−ＣＶＤ法のシードとして用いるルテニウム膜をスパッタリング法により約１０ｎｍ形成する。続けて、このルテニウム膜の内側に、Ｒｕ（ＥｔＣｐ）_２　［＝Ｒｕ（Ｃ_７Ｈ_９）_２］を原料として用いる熱ＣＶＤ法により、ルテニウム膜をさらに約２５ｎｍ形成し、合計約３５ｎｍのルテニウム（Ｒｕ）膜１５を形成する。続けて、半導体基板１９の全面にフォトレジスト１６を塗布した後、ＣＭＰ法によりエッチバックを行い、窒化チタンアルミニウム膜１４およびルテニウム膜１５をキャビティ１３の内部にのみ残存させる。
【００４３】
次に、図２（ａ）に示すように、希弗酸を用いてシリコン酸化膜１０を除去する。続けて、硫酸および過酸化水素水の混合溶液を用いたウェットエッチングにより、ルテニウム膜１５の外側壁面に残存している窒化チタンアルミニウム膜１４を除去する。この後、アッシャーにより、フォトレジスト１６を除去する。これにより、キャパシタ素子１１が備える２つのキャパシタ用電極１２のうちの一方の電極であるルテニウムからなるキャパシタ用下部電極１２ａが、半導体基板１９上に選択的に形成される。この際、キャパシタ用下部電極１２ａの下部（底部）は、その一部が窒化チタンアルミニウム膜１４の内部に埋まった状態となっている。すなわち、キャパシタ用下部電極１２ａの下部は、その一部が窒化チタンアルミニウム膜１４により包まれた状態となっている。これにより、キャパシタ用下部電極１２ａの下面（底面）は、窒化チタンアルミニウム膜１４に接触して、露出しないように覆われている。また、図２（ａ）に示す電極形状は、一般にシリンダ（Ｃｙｌｉｎｄｅｒ）形状と称される。このようなシリンダ型のキャパシタ用下部電極１２ａを有するキャパシタ素子１１の構造は、一般にシリンダ型構造と称される。
【００４４】
次に、キャパシタ誘電体膜１７を形成する。本実施形態においては、キャパシタ誘電体膜１７を、下部電極１２ａの周りの部分と下部電極１２ａの周り以外の部分とで異なる膜厚に形成する。具体的には、下部電極１２ａの表面から離れた部分に設けられるキャパシタ誘電体膜１７を、下部電極１２ａの表面付近に設けられるキャパシタ誘電体膜１７よりも薄肉に形成する。それとともに、キャパシタ誘電体膜１７を、下部電極１２ａの周りの部分と下部電極１２ａの周り以外の部分とで異なる構造（組成）に形成する。具体的には、下部電極１２ａの表面付近に設けられるキャパシタ誘電体膜１７をペロブスカイト型の結晶構造を有する金属酸化物の結晶膜に、かつ、下部電極１２ａの表面から離れた部分に設けられるキャパシタ誘電体膜１７を金属酸化物の非晶質膜に形成する。また、本実施形態においては、キャパシタ誘電体膜１７を、下部電極１２ａと接触する下層誘電体膜１７ａと、キャパシタ用電極１２の他方の電極であるキャパシタ用上部電極１２ｂと接触する上層誘電体膜１７ｂとからなる２層構造に形成する。このようなキャパシタ誘電体膜１７の構造は、後述する第２〜第４実施形態についても同様である。
【００４５】
ここで、本実施形態のキャパシタ誘電体膜１７を形成するペロブスカイト型結晶構造を有する金属酸化物について簡潔に説明する。
【００４６】
ペロブスカイト型結晶構造を有する金属酸化物は、一般に、その組成式をＡＢＯ_３−ｄ：０≦ｄ≦１で表される。この組成式中Ａは、ペロブスカイト型結晶構造中のいわゆるＡサイトを形成する所定の金属元素を表す。このＡサイトを形成する金属元素は、通常、ＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちのいずれかの金属元素である。同様に、前記組成式中Ｂは、ペロブスカイト型結晶構造中のいわゆるＢサイトを形成する所定の金属元素を表す。このＢサイトを形成する金属元素は、通常、ＩＶ−Ａ族、Ｖ−Ａ族、およびＩＶ−Ｂ族のうちのいずれかの金属元素である。
【００４７】
したがって、キャパシタ誘電体膜１７を形成する金属酸化物の膜は、ペロブスカイト型結晶構造のＡサイトを形成するＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちの金属元素を少なくとも１種類含んでいるとともに、ペロブスカイト型結晶構造のＢサイトを形成するＩＶ−Ａ族、Ｖ−Ａ族、およびＩＶ−Ｂ族のうちの金属元素を少なくとも１種類含んでいる原料により形成される。具体的には、この金属酸化物の膜は、ペロブスカイト型結晶構造のＡサイトを形成する金属元素としてＢａ，Ｓｒ，Ｐｂ，Ｌａのうちの少なくとも１種類の金属元素を含むとともに、ペロブスカイト型結晶構造のＢサイトを形成する金属元素としてＴｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｓｎのうちの少なくとも１種類の金属元素を含む原料を用いて形成されることが好ましい。すなわち、キャパシタ誘電体膜１６は、組成式がＡＢＯ_３−ｄ：０≦ｄ≦１，　Ａ：Ｂａ，Ｓｒ，Ｐｂ，Ｌａ　；　Ｂ：Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｓｎで表されるペロブスカイト型結晶構造を有する金属酸化物の膜により形成されることが好ましい。
【００４８】
本実施形態においては、ペロブスカイト型結晶構造のＡサイトを形成する金属元素としてＳｒを含むとともに、ペロブスカイト型結晶構造のＢサイトを形成する金属元素としてＴｉを含む原料を用いて、下層誘電体膜１７ａおよび上層誘電体膜１７ｂを形成する。以下、下層誘電体膜１７ａおよび上層誘電体膜１７ｂの成膜方法について詳述する。
【００４９】
先ず、第１層目のキャパシタ誘電体膜としての下層誘電体膜１７ａを形成する。本実施形態においては、下層誘電体膜１７ａを、ペロブスカイト型結晶構造を有する金属酸化物の膜であるＳｒ−Ｔｉ−Ｏ膜　［＝ＳＴＯ膜］１８ａを用いて形成する。このＳＴＯ膜１８ａは、ＣＶＤ法により形成される。以下、下層誘電体膜１７ａの成膜方法について詳述する。
【００５０】
前述した構造からなるキャパシタ誘電体膜１７を形成するために、ＣＶＤの原料として、ペロブスカイト型結晶構造のＡサイトを形成する金属元素、およびペロブスカイト型結晶構造のＢサイトを形成する金属元素を、それぞれ少なくとも１種類ずつ主たる成分として含む原料を用いる。
【００５１】
本実施形態においては、ＣＶＤの原料、すなわちＳＴＯ膜１８ａの形成材料として、Ｓｒ（ＤＰＭ）_２　［＝Ｓｒ（Ｃ_１１Ｈ_１９Ｏ_２）_２］およびＴｉ（ＤＰＭ）_２（ｉ−ＯＣ_３Ｈ_７）_２のそれぞれのＴＨＦ　［＝Ｃ_４Ｈ_８Ｏ］溶液を用いた。各ＴＨＦ溶液の濃度は、それぞれ約０．５モル／リットルである。酸化剤としては高純度酸素を用いた。
【００５２】
ここで、本発明者らが調べた一般的なＳＴＯ膜の成膜特性の温度依存性について、図４を参照しつつ説明する。
【００５３】
図４は、Ｒｕ／ＳｉＯ_２／Ｓｉ基板上でＳＴＯ膜のＳｒ／Ｔｉ比を略１とした場合の、ＳｉＯ_２／Ｓｉ基板上でのＳＴＯ膜の組成の成膜温度依存性を示すものである。ＳＴＯ膜を成膜する際の評価用下地基板として、図示しないＲｕ／ＳｉＯ_２／Ｓｉ基板と、同じく図示しないＳｉＯ_２／Ｓｉ基板とを用意した。Ｓｒの原料の供給速度を一定とし、Ｒｕ／ＳｉＯ_２／Ｓｉ基板上でＳＴＯ膜のＳｒ／Ｔｉ比が略１となるようにＴｉの原料の供給速度を調整する作業を、様々な成膜温度について行った。具体的な成膜温度は、それぞれ約３４０℃、３６０℃、３８０℃、４００℃、４２０℃、４５０℃、４８０℃である。
【００５４】
図４より分かるように、成膜温度が高い場合、Ｒｕ／ＳｉＯ_２／Ｓｉ基板上とＳｉＯ_２／Ｓｉ基板上とでは、ＳＴＯ膜の組成に差違は殆ど見られない。ところが、成膜温度を約４２０℃以下に下げていくと、Ｒｕ／ＳｉＯ_２／Ｓｉ基板上に比べて、ＳｉＯ_２／Ｓｉ基板上ではＳＴＯ膜の組成が、ＴｉよりもＳｒが多くなる傾向が見られる。すなわち、ＳＴＯ膜の組成が、いわゆるＳｒリッチな状態になっていく傾向が見られる。Ｓｒは、ペロブスカイト型結晶構造のＡサイトを形成する成分の１種類である。Ｔｉは、ペロブスカイト型結晶構造のＢサイトを形成する成分の１種類である。したがって、成膜温度を約４２０℃以下に下げていくと、Ｒｕ／ＳｉＯ_２／Ｓｉ基板上に比べて、ＳｉＯ_２／Ｓｉ基板上ではＳＴＯ膜の組成が、いわゆるＡサイトリッチな状態になることが分かる。また、この場合のＳＴＯ膜の膜厚を比較したところ、Ｒｕ／ＳｉＯ_２／Ｓｉ基板上に比べて、ＳｉＯ_２／Ｓｉ基板上ではＳＴＯ膜の膜厚が薄くなる傾向も観察された。
【００５５】
このように、ＳＴＯ膜の成膜作業を約４２０℃より低い低温域で行うことにより、ＳＴＯ膜の組成および膜厚を、ルテニウムを含んでいる箇所の付近とその他の領域とで容易に作り分けることが可能であることが分かる。すなわち、本実施形態では、ＳＴＯ膜１８ａの成膜作業を約４２０℃より低い低温域で行うことにより、ＳＴＯ膜１８ａの組成および膜厚を、ルテニウムからなる下部電極（ルテニウム電極）１２ａの表面付近と、下部電極１２ａの表面から離れたの領域とで容易に作り分けることが可能である。
【００５６】
なお、ここではルテニウムを主成分とするＲｕ／ＳｉＯ_２／Ｓｉ基板上での成膜結果について説明したが、本発明者らが鋭意検討した結果では、他の貴金属元素を主成分とする基板上でも略同様の結果が得られた。具体的には、Ｐｔ，Ｉｒ，Ｐｄ，Ｏｓ，Ｒｅ，Ｒｈ，およびこれら各金属元素の合金など、ＶＩＩ−Ａ族またはＶＩＩＩ族のうちの少なくとも１種類の金属元素を主成分とする基板（部位）上でも略同様の結果が得られた。これは、前記各貴金属元素が触媒効果を有しており、有機物や有機金属錯体の分解を促進する性質があるためと考えられる。
【００５７】
また、誘電体膜の下地の主成分となる金属元素の種類に応じて、ＣＶＤ原料のガスを適宜、適切に選定することにより、Ｂａ−Ｓｒ−Ｔｉ−Ｏ膜　［＝ＢＳＴ膜］、Ｐｂ−Ｔｉ−Ｏ膜　［＝ＰＴ膜］、Ｐｂ−Ｚｒ−Ｔｉ−Ｏ膜　［＝ＰＺＴ膜］、あるいはＳｒ−Ｂｉ−Ｔａ−Ｏ膜　［＝ＳＢＴ膜］などについても同様の下地依存性を発現させることができることが分かった。それら各膜の詳細については、後述する第２〜第４実施形態において個別に説明する。
【００５８】
実際のＳＴＯ膜１８ａの成膜作業は、以下に説明するように行われた。
【００５９】
図２（ｂ）に示すように、下部電極（ルテニウム電極）１２ａが形成された半導体基板１９を約３８０℃に加熱し、下部電極１２ａの露出表面を覆うように下層誘電体膜１７ａとなる第１層目のＳＴＯ膜１８ａを形成する。この際、下部電極１２ａのうち、窒化チタンアルミニウム膜１４により覆われていない部分の周辺、すなわち下部電極１２ａの露出表面付近において、Ｓｒ／Ｔｉ比が約１．０５のＳＴＯ膜１８ａが約３ｎｍ形成されるように成膜条件を設定する。すると、半導体基板１９上の下部電極１２ａが形成されていない部分、すなわち下部電極１２ａの表面から離れた領域では、ＳＴＯ膜１８ａが約２ｎｍ以下しか形成されなかった。しかも、下部電極１２ａの表面から離れた領域でのＳＴＯ膜１８ａのＳｒ／Ｔｉ比は、約１．３になった。つまり、この状態において、下部電極１２ａの表面付近に形成されたＳＴＯ膜１８ａ内には、ペロブスカイト型結晶構造のＡサイトを形成する成分とＢサイトを形成する成分とが略同量含まれている。これに対して、下部電極１２ａの表面から離れた領域に形成されたＳＴＯ膜１８ａ内には、ペロブスカイト型結晶構造のＡサイトを形成する成分がＢサイトを形成する成分よりも多く含まれており、いわゆるＡサイト過剰（Ａサイトリッチ）な状態になっている。なお、この状態においては、ＳＴＯ膜１８ａは、下部電極１２ａの表面付近および下部電極１２ａの表面から離れた領域ともに、非晶質膜となっている。
【００６０】
また、この状態において、下部電極１２ａは、その下側の外側面の一部および下面（底面）が窒化チタンアルミニウム膜１４に接触して覆われている。この下部電極１２ａの窒化チタンアルミニウム膜１４に接触している部分を、例えば下部電極１２ａの下側表面とする。それとともに、下部電極１２ａは、その上側の外側面および内側面など、前記下側表面以外の部分が下層誘電体膜１７ａとなる第１層目のＳＴＯ膜１８ａに接触して覆われている。この下部電極１２ａのＳＴＯ膜１８ａに接触している部分を、例えば下部電極１２ａの上側表面とする。このように、下部電極１２ａは、その下側表面を窒化チタンアルミニウム膜１４により覆われるとともに、その上側表面をＳＴＯ膜１８ａにより覆われる。これにより、下部電極１２ａは、その表面全体が外部に露出されない。
【００６１】
次に、半導体基板１９の表面を大気曝露させることなく、ＳＴＯ膜１８ａに結晶化熱処理（アニール処理）を施す。この際、半導体基板１９の周りの雰囲気を窒素で充満させるとともに、気圧を約１３３Ｐａに設定する。この雰囲気下において、ＳＴＯ膜１８ａに約５７５℃で約１０分間熱を加える。下部電極１２ａの表面付近に形成されたＳＴＯ膜１８ａの組成は、Ａサイト／Ｂサイト比が約１である。これに対して、下部電極１２ａの表面から離れた領域に形成されたＳＴＯ膜１８ａの組成は、Ａサイト／Ｂサイト比が約１．３であり、ペロブスカイト型結晶構造が生成される化学量論比よりも、Ａサイトリッチ（Ｓｒリッチ）な状態になっている。したがって、下部電極１２ａの表面付近に形成されたＳＴＯ膜１８ａのみ結晶化され、ペロブスカイト型結晶構造が生成される。他方、下部電極１２ａの表面から離れた領域に形成されたＳＴＯ膜１８ａはＡサイト過剰な状態であるため、結晶化できず非晶質膜のままである。したがって、以上説明した工程により、前述した所望の構造および膜質からなる下層誘電体膜１７ａを成膜することができた。
【００６２】
次に、第２層目のキャパシタ誘電体膜としての上層誘電体膜１７ｂを形成する。本実施形態においては、上層誘電体膜１７ｂを、下層誘電体膜１７ａと同様にＳＴＯ膜を用いて形成する。この際、下層誘電体膜１７ａが成膜された半導体基板１９の表面を大気曝露させることなく、上層誘電体膜１７ｂとなる第２層目のＳＴＯ膜１８ｂを形成する。
【００６３】
ここで、本発明者らが調べた一般的なＳＴＯ膜中のＳｒおよびＴｉの堆積速度とＴｉの供給速度との相関関係について、図５を参照しつつ説明する。
【００６４】
図５は、ＳｉＯ_２／Ｓｉ基板上およびＲｕ／ＳｉＯ_２／Ｓｉ基板上での、ＳＴＯ膜中のＳｒおよびＴｉの堆積速度をＴｉの原料の供給速度に対してプロットして示すものである。ここで、ＳＴＯ膜の成膜温度は約４４０℃に設定した。
【００６５】
図５より分かるように、ＳｉＯ_２／Ｓｉ基板上では、Ｓｒの堆積速度はＴｉの原料の供給速度に殆ど依存しないのに対して、Ｔｉの堆積速度はＴｉの原料の供給速度に略比例して単調に変化する。これに対して、Ｒｕ／ＳｉＯ_２／Ｓｉ基板上では、ＳｒおよびＴｉの両金属元素の堆積速度は不連続的に変化し、Ｔｉの原料の供給速度が低い条件下では、Ｔｉの原料の供給速度に対するＳｒおよびＴｉの堆積速度の依存性が極めて低くなっている。また、このような条件下で形成されるＳＴＯ膜は、結晶化していることが確認された。Ｔｉの原料の供給速度を上げていくと、ＳｒおよびＴｉの堆積速度は減少する。それらの減少幅はＴｉよりもＳｒの方が大きく、Ｓｒ／Ｔｉ比は約０．８程度まで減少する。このような、いわゆるＴｉリッチ（Ｂサイトリッチ）な条件下で形成されるＳＴＯ膜は、非晶質の状態で結晶化していないことが確認された。
【００６６】
このように、ＳＴＯ膜を成膜しつつ結晶化させる、いわゆるｉｎ−ｓｉｔｕ結晶化を行うために必要な成膜温度は、ＳＴＯ膜の下地（シード層）がペロブスカイト型結晶である場合とペロブスカイト型結晶以外である場合とで異なっている。ペロブスカイト型結晶の下地の上にＳＴＯ膜を成膜する場合の成膜温度は、ペロブスカイト型結晶以外の下地の上にＳＴＯ膜を成膜する場合の成膜温度に比べて、約３０〜６０℃低くなる。この性質を利用することにより、ルテニウムを含んでいる箇所の付近にのみ結晶化したＳＴＯ膜を容易に形成することが可能である。しかも、Ｓｒの原料やＴｉの原料は、結晶化したＳＴＯ膜上に吸着し易い性質を有している。したがって、ペロブスカイト型結晶の下地の上にのみＳＴＯ膜が結晶化できる成膜温度を選定することにより、ペロブスカイト型結晶構造を有する誘電体膜が形成されたルテニウムを含んでいる箇所の付近に、その他の領域よりも厚肉なＳＴＯ膜を容易に形成することができる。
【００６７】
実際の第２層目のＳＴＯ膜１８ｂの成膜作業は、以下に説明するように行われた。
【００６８】
図３に示すように、下層誘電体膜１７ａである第１層目のＳＴＯ膜１８ａの露出表面を覆うように、上層誘電体膜１７ｂである第２層目のＳＴＯ膜１８ｂを設ける。具体的には、第２層目のＳＴＯ膜１８ｂを第１層目のＳＴＯ膜１８ａ上に積層するように、ＳＴＯ膜１８ｂを連続して形成する。この際、第２層目のＳＴＯ膜１８ｂの成膜温度が約４６０℃となるように半導体基板１９を加熱し、膜厚の平均が約１７ｎｍのＳＴＯ膜１８ｂが形成されるように設定した。実際に形成されたＳＴＯ膜１８ｂには、その形成領域の違いにより、図５から推定される以上の膜厚差が生じていた。下部電極（ルテニウム電極）１２ａの付近においては、膜厚が約２０ｎｍのＳＴＯ膜１８ｂが形成されていた。これに対して、下部電極１２ａから離れた領域、例えばシリコン窒化膜９の上方に形成されたＳＴＯ膜１８ｂは、その膜厚が約５ｎｍしかないことが分かった。
【００６９】
これは、次の理由によるものと考えられる。ＳＴＯ膜１８ｂの下地となるルテニウム電極（ルテニウム膜）１２ａがパターニングされている場合、ＣＶＤ原料は、半導体基板１９の表面に到達すると直ちに反応してＳＴＯ膜１８ｂを形成することはない。ＣＶＤ原料は、半導体基板１９の表面を移動して、より吸着確率の高い下部電極（ルテニウム電極）１２ａ付近に集まる傾向が強い。このため、上層誘電体膜１７ｂである第２層目のＳＴＯ膜１８ｂは、その下部電極１２ａ付近の膜厚が、下部電極１２ａから離れた領域の膜厚よりも極めて厚肉に形成される。
【００７０】
また、下部電極１２ａの付近に形成されたＳＴＯ膜１８ｂ内には、ペロブスカイト型結晶構造のＡサイトを形成する金属元素であるＳｒと、Ｂサイトを形成する金属元素であるＴｉとが略同量含まれている。このため、下部電極１２ａの付近に形成されたＳＴＯ膜１８ｂは、その成膜過程においてｉｎ−ｓｉｔｕ結晶化され、ペロブスカイト型結晶構造を有する結晶膜に形成されている。これに対して、下部電極１２ａから離れた領域に形成されたＳＴＯ膜１８ｂ内では、ＴｉがＳｒよりも多く含まれており、いわゆるＢサイト過剰（Ｂサイトリッチ）な状態になっている。このため、下部電極１２ａから離れた領域に形成されたＳＴＯ膜１８ｂは、結晶化されずに非晶質膜のままである。つまり、下部電極１２ａの付近と下部電極１２ａから離れた領域とで、膜厚および組成の異なる上層誘電体膜１７ｂとしての第２層目のＳＴＯ膜１８ｂを形成できた。
【００７１】
ＳＴＯ膜１８ａ，１８ｂは、一般的なキャパシタ誘電体膜の形成材料であるシリコン酸化膜、シリコン窒化膜、あるいはシリコン酸化膜の積層膜（ＮＯ膜）などよりも高い比誘電率を発現することができる。したがって、２層のＳＴＯ膜１８ａ，１８ｂから形成されたキャパシタ誘電体膜１７は、高誘電体膜として形成されている。
【００７２】
以上説明した工程により、前述した所望の構造、膜質、および電気的特性を有する、下層誘電体膜１７ａ（ＳＴＯ膜１８ａ）および上層誘電体膜１７ｂ（ＳＴＯ膜１８ｂ）の２層構造からなるキャパシタ誘電体膜１７を成膜することができた。
【００７３】
次に、キャパシタ用電極１２の他方の電極であるキャパシタ用上部電極１２ｂを、上層誘電体膜１７ｂの露出表面を覆うように設ける。図３に示すように、下部電極１２ａとの間にキャパシタ誘電体膜１７を挟むように、上層誘電体膜１７ｂの露出表面上に上部電極１２ｂを形成する。本実施形態においては、上部電極１２ｂを、下部電極１２ａと同様にルテニウム膜を用いて形成する。これにより、所望の構造および電気的特性を有するキャパシタ素子１１を得ることができる。
【００７４】
続けて、フォトリソグラフィ技術およびＲＩＥ技術により、上部電極１２ｂ（ルテニウム膜）、ならびに下層誘電体膜１７ａ（ＳＴＯ膜１８ａ）および上層誘電体膜１７ｂ（ＳＴＯ膜１８ｂ）からなる積層膜を加工して、図示しないメモリセル領域を形成する。さらに続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の性能および品質を有する半導体装置を得る。ただし、それら各工程の詳細な説明は省略する。
【００７５】
以上説明したように、この第１実施形態においては、第１層目のＳＴＯ膜１８ａおよび第２層目のＳＴＯ膜１８ｂの膜厚は、キャパシタ下部電極１２ａの周り以外の領域が、キャパシタ下部電極１２ａの周りよりも薄く形成されている。すなわち、キャパシタ素子１１の構成に実質的に寄与していない箇所に設けられているキャパシタ誘電体膜１７は、薄肉に形成されている。
【００７６】
これにより、ＲＩＥやエッチングなどによるキャパシタ誘電体膜１７の加工が容易になる。例えば、エッチングによりキャパシタ素子１１付近に図示しないコンタクトホールを開孔する場合、キャパシタ誘電体膜１７のエッチング量を低減できる。ひいては、エッチングされたキャパシタ誘電体膜１７の残さがコンタクトホールや、図示しないエッチング装置の内壁面などに付着して残存するおそれを低減できる。この結果、半導体装置の製造中に、発塵やクロスコンタミネーション等のキャパシタ素子１１の電気的特性を劣化させる現象が生じるおそれを容易に低減できる。特に、キャパシタ誘電体膜１７が、前述したような金属ハロゲン化物により形成されている場合に有効である。
【００７７】
また、本実施形態によれば、キャパシタ素子１１の構成に実質的に寄与している箇所に設けられているキャパシタ誘電体膜１７は、厚肉に形成されている。このため、キャパシタ下部電極１２ａがシリンダ形状に形成されている場合、キャパシタ下部電極１２ａの側壁面積を殆ど無駄無く有効利用できる。
【００７８】
特に、下層誘電体膜１７ａであるＳＴＯ膜１８ａをシード層として、上層誘電体膜１７ｂであるＳＴＯ膜１８ｂを成膜することにより、ＳＴＯ膜１８ｂの膜厚の差を、ＳＴＯ膜１８ａの膜厚の差よりも大幅に増大させることができる。これにより、キャパシタ素子１１の構成に実質的に寄与する部分であるキャパシタ用下部電極１２ａの周りのキャパシタ誘電体膜１７を、所望するキャパシタ素子１１の電気的特性を得るために必要十分な膜厚に形成しつつ、キャパシタ素子１１の構成に実質的に寄与しない部分である、キャパシタ用下部電極１２ａの周り以外のキャパシタ誘電体膜１７をより薄肉な非晶質膜に形成できる。したがって、キャパシタ素子１１の電気的特性を低下させることなく、高誘電体膜をキャパシタ誘電体膜１７として容易に採用できる。すなわち、高誘電体キャパシタとしてのキャパシタ素子１１を容易に形成できる。
【００７９】
また、前述した構造は、キャパシタ誘電体膜１７がＳｒなどを主成分とする材料によって形成されている場合に有効である。Ｓｒなどは十分な蒸気圧や供給量をとれる化合物が少ないが、本実施形態によればＳｒをキャパシタ素子１１の構成に実質的に寄与している箇所に集中させることができる。すなわち、Ｓｒの利用効率を容易に向上できる。例えば、キャパシタ誘電体膜の一般的な成分であるＳｉよりも相対的に少量のＳｒを用いて、シリコン系のキャパシタ誘電体膜と同等以上の比誘電率を発現できるキャパシタ誘電体膜を容易に形成することが可能である。
【００８０】
また、この第１実施形態によれば、第１層目のＳＴＯ膜１８ａおよび第２層目のＳＴＯ膜１８ｂは、キャパシタ下部電極１２ａの周り以外の領域が非晶質膜として形成されている。すなわち、キャパシタ素子１１の構成に実質的に寄与していない箇所に設けられているキャパシタ誘電体膜１７は非晶質膜として形成されている。これにより、キャパシタ素子１１の構成に実質的に寄与していない箇所に設けられているキャパシタ誘電体膜１７の比誘電率は低くなっているので、半導体装置内に形成されている図示しない他の配線などに対する寄生容量は小さくなっている。
【００８１】
また、本実施形態によれば、キャパシタ誘電体膜と、層間絶縁膜、あるいは貴金属を構成成分として含む箇所のエッチングの際などに用いる図示しないハードマスクのシリコン酸化膜との、選択的なウェットエッチングが容易である。例えば、塩酸を用いてＳＴＯ膜のエッチングを行う際に、ハードマスクのシリコン酸化膜をエッチングすることなく、ＳＴＯ膜だけを選択的に容易に剥離可能である。本実施形態のように、キャパシタ誘電体膜１７がＳＴＯ膜１８ａ，１８ｂによって形成されており、キャパシタ素子１１の構成に実質的に寄与していない箇所に設けられているキャパシタ誘電体膜１７をウェットエッチングで除去するとする。この場合、結晶質のＳＴＯ膜１８ａ，１８ｂに比べると、非晶質のＳＴＯ膜１８ａ，１８ｂは塩酸等の酸によりエッチングされ易い。したがって、例えば層間絶縁膜５と、キャパシタ素子１１の構成に実質的に寄与していない箇所に設けられているキャパシタ誘電体膜１７との選択剥離が容易である。
【００８２】
Ｓｒなどのアルカリ土類金属を主成分とする膜は、特にドライエッチングが難しい。このため、キャパシタ素子１１の構成に実質的に寄与していない箇所のキャパシタ誘電体膜１７を薄肉かつ非晶質に形成して、加工量を削減するとともに、容易に加工できる構造は、極めて大きな利点である。
【００８３】
また、Ｒｕなどの貴金属を主成分とする膜は触媒作用を有している。このため、Ｒｕなどの貴金属を主成分とする膜以外の下地の上に設けられたＳｒなどを主成分とする膜に比べると、Ｒｕなどの貴金属を主成分とする膜を下地として設けられたＳｒなどを主成分とする膜は、その分解速度が速くなる。つまり、Ｒｕからなるキャパシタ下部電極１２ａを下地とするキャパシタ誘電体膜１７は、キャパシタ下部電極１２ａの周り以外に設けられたキャパシタ誘電体膜１７よりも分解速度が速くなる。したがって、キャパシタ誘電体膜１７の膜厚や組成などを、その形成箇所に応じて作り分けることが可能である。
【００８４】
このように、この第１実施形態によれば、半導体装置が具備するキャパシタ素子１１は、高い比誘電率を発現できる高誘電体膜（ＳＴＯ膜）１８ａ，１８ｂをキャパシタ誘電体膜１７として採用することにより、電荷蓄積能力が極めて高い高誘電体キャパシタ素子として形成されている。それとともに、キャパシタ素子１１は、その電気的不良の原因が低減されている。また、キャパシタ素子１１は、その形成が容易であり、半導体装置内に容易に組み込むことができる。したがって、この第１実施形態によれば、電子デバイスのダウンサイジング化に伴う電気的特性の劣化を抑制して、電気的特性の向上を図り得るとともに、容易に形成可能なキャパシタ素子１１を備えた半導体装置を提供できる。それとともに、そのような性能および品質が向上された良質な半導体装置を効率良く、かつ、容易に製造できる。
【００８５】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図６および図７を参照しつつ説明する。図６および図７は、第２実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、図１と同一部分は同一符号を付してその詳しい説明を省略する。
【００８６】
本実施形態では、キャパシタ素子の構造として、Ｃｏｎｖｅｘ（箱型；Ｐｅｄｅｓｔａｌ型）構造を採用する。それとともに、キャパシタ誘電体膜として、Ｓｒ−Ｔｉ−Ｏ膜［＝ＳＴＯ膜］およびＢａ−Ｓｒ−Ｔｉ−Ｏ膜　［＝ＢＳＴ膜］を２層に積層した積層膜を採用する。
【００８７】
先ず、図６（ａ）に示すように、第１実施形態と同様に、素子分離領域２などが形成された基板本体１上に、トランジスタ３、ビット線４、層間絶縁膜５、およびコンタクトプラグ８などを形成する。以下の説明において、前記各素子が設けられているとともに、後述するキャパシタ素子２１などが設けられる基板本体１を、まとめて半導体基板２５と称することとする。
【００８８】
次に、層間絶縁膜５上に、電極支持層となるシリコン窒化膜９を約８０ｎｍ、シリコン酸化膜１０を約５００ｎｍ、それぞれプラズマＣＶＤ法により連続して積層させて形成する。この後、コンタクトプラグ８の上方のシリコン酸化膜１０およびシリコン窒化膜９をフォトリソグラフィ技術およびＲＩＥ技術によりエッチングして、後述するキャパシタ用下部電極２２ａの鋳型となる図示しないキャビティを形成する。これにより、コンタクトプラグ８の上面（表面）が露出する。
【００８９】
次に、キャビティ内にバリアメタルとしての窒化チタンアルミニウム膜１４をスパッタリング法により約２０ｎｍ形成する。この際、窒化チタンアルミニウム膜１４は、その下面（底面）がコンタクトプラグ８の上面に接触するように形成される。これにより、コンタクトプラグ８は、その上面を窒化チタンアルミニウム膜１４の下面により覆われる。続けて、窒化チタンアルミニウム膜１４の内側に、Ｒｕ−ＣＶＤ法のシードとして用いるルテニウム膜をスパッタリング法により約１０ｎｍ形成する。続けて、このルテニウム膜の内側に、Ｒｕ（ＥｔＣｐ）_２を原料として用いる熱ＣＶＤ法によりルテニウム膜を形成し、キャビティ内をルテニウム膜１５によって略完全に埋め込む。続けて、ＣＭＰ法によりエッチバックを行い、窒化チタンアルミニウム膜１４およびルテニウム膜１５をキャビティの内部にのみ残存させる。
【００９０】
次に、図６（ｂ）に示すように、希弗酸を用いてシリコン酸化膜１０を除去する。続けて、硫酸および過酸化水素水の混合溶液を用いたウェットエッチングにより、ルテニウム膜１５の外側壁面に残存している窒化チタンアルミニウム膜１４を除去する。これにより、ルテニウムからなるキャパシタ用電極２２の下部電極２２ａが、半導体基板２５上に選択的に形成される。この際、キャパシタ用下部電極２２ａの下部（底部）は、その一部が窒化チタンアルミニウム膜１４の内部に埋まった状態となっている。すなわち、キャパシタ用下部電極２２ａの下部は、その一部が窒化チタンアルミニウム膜１４により包まれた状態となっている。これにより、キャパシタ用下部電極２２ａの下面（底面）は、窒化チタンアルミニウム膜１４に接触して、露出しないように覆われている。また、図６（ｂ）に示す電極形状は、一般に箱形状と称される。このような箱型のキャパシタ用下部電極２２ａを有するキャパシタ素子２１の構造は、一般に箱型構造と称される。このような箱型構造を有するキャパシタ素子２１は、シリンダ構造を有する第１実施形態のキャパシタ素子２１と同様に、キャパシタ用下部電極２２ａの側壁面積を殆ど無駄無く有効利用できる。
【００９１】
次に、下層誘電体膜２３ａおよび上層誘電体膜２３ｂの２層構造からなるキャパシタ誘電体膜２３を形成する。本実施形態においては、下層誘電体膜２３ａをＳｒ−Ｔｉ−Ｏ膜　［＝ＳＴＯ膜］２４ａを用いて形成する。それとともに、上層誘電体膜２３ｂをＢａ−Ｓｒ−Ｔｉ−Ｏ膜　［＝ＢＳＴ膜］２４ｂを用いて形成する。これらＳＴＯ膜２４ａ／ＢＳＴ膜２４ｂの積層膜は、ＣＶＤ法により形成される。本実施形態では、第１実施形態と同様に２段階成膜を行うが、より高い蓄積電荷密度を実現するために、上層誘電体膜２３ｂとなる第２層目のキャパシタ誘電体膜をＢＳＴ膜２４ｂとする。また、下層誘電体膜２３ａとなる第１層目のキャパシタ誘電体膜にＳＴＯ膜２４ａを用いる理由は、ＢＳＴ膜２４ｂと比べるとＳＴＯ膜２４ａは結晶化温度がより低いので、結晶化熱処理温度を低くできるためである。以下、ＳＴＯ膜２４ａ／ＢＳＴ膜２４ｂの積層膜の成膜方法について詳述する。
【００９２】
ＣＶＤの原料としては、Ｂａ（ＤＰＭ）_２　［＝Ｂａ（Ｃ_１１Ｈ_１９Ｏ_２）_２］、Ｓｒ（ＤＰＭ）_２、およびＴｉ（ＤＰＭ）_２（ｉ−ＯＣ_３Ｈ_７）_２のそれぞれのＴＨＦ溶液を用いた。各ＴＨＦ溶液の濃度は、それぞれ約０．５モル／リットルである。
【００９３】
先ず、第１層目のキャパシタ誘電体膜としての下層誘電体膜２３ａを形成する。図７（ａ）に示すように、下部電極（ルテニウム電極）２２ａが形成された半導体基板２５を約３７５℃に加熱し、下層誘電体膜２３ａとなるＳＴＯ膜２４ａを形成する。この際、下部電極２２ａのうち、窒化チタンアルミニウム膜１４により覆われていない部分の周辺、すなわち下部電極２２ａの露出表面付近において、Ｓｒ／Ｔｉ比が約１．０５のＳＴＯ膜２４ａが約３ｎｍ形成されるように成膜条件を設定する。すると、半導体基板２５上の下部電極２２ａが形成されていない部分では、ＳＴＯ膜２４ａが約２ｎｍ以下しか形成されなかった。しかも、下部電極２２ａが形成されていない部分でのＳＴＯ膜２４ａのＳｒ／Ｔｉ比は、約１．３になった。なお、この状態においては、ＳＴＯ膜２４ａは、下部電極２２ａの表面付近および下部電極２２ａの表面から離れた領域ともに、非晶質膜となっている。
【００９４】
また、この状態において、下部電極２２ａは、その下部側面の一部および下面（底面）が窒化チタンアルミニウム膜１４に接触して覆われている。この下部電極２２ａの窒化チタンアルミニウム膜１４に接触している部分を、例えば下部電極２２ａの下側表面とする。それとともに、下部電極２２ａは、その上部側面および上面など、前記下側表面以外の部分が下層誘電体膜２３ａとなる第１層目のＳＴＯ膜２４ａに接触して覆われている。この下部電極２２ａのＳＴＯ膜２４ａに接触している部分を、例えば下部電極２２ａの上側表面とする。このように、下部電極２２ａは、その下側表面を窒化チタンアルミニウム膜１４により覆われるとともに、その上側表面をＳＴＯ膜２４ａにより覆われる。これにより、下部電極２２ａは、その表面全体が外部に露出されない。
【００９５】
次に、半導体基板２５の表面を大気曝露させることなく、ＳＴＯ膜２４ａに結晶化熱処理を施す。この際、半導体基板２５の周りの雰囲気を窒素で充満させるとともに、気圧を約１３３Ｐａに設定する。この雰囲気下において、ＳＴＯ膜２４ａに約５７５℃で約１０分間熱を加える。これにより、下部電極２２ａの表面付近に形成されたＳＴＯ膜２４ａのみ結晶化され、ペロブスカイト型結晶構造が生成される。他方、下部電極２２ａの表面から離れた領域に形成されたＳＴＯ膜２４ａは、結晶化できず非晶質膜のままである。以上説明した工程により、所望の構造および膜質からなる下層誘電体膜２３ａを成膜することができた。
【００９６】
次に、第２層目の誘電体膜としての上層誘電体膜２３ｂを形成する。この際、下層誘電体膜２３ａが成膜された半導体基板２５の表面を大気曝露させることなく、上層誘電体膜２３ｂとなるＢＳＴ膜２４ｂを形成する。
【００９７】
Ｂａ（ＤＰＭ）_２とＳｒ（ＤＰＭ）_２とは同様の性質を有している。すなわち、Ｂａ，Ｓｒ，Ｔｉのそれぞれの原料は、結晶化したＳＴＯ膜２４ａ上に吸着し易い性質を有している。このため、下部電極（ルテニウム電極）２２ａ付近に比べると、ＳｉＯ_２膜１０やＳｉＮ膜９上ではＳＴＯ膜２４ａはＴｉリッチ（Ｂサイトリッチ）になり、結晶化が困難になる。ここで、ＢＳＴ膜２４ｂの成膜温度として、ペロブスカイト型結晶構造を有する下部電極（ルテニウム電極）２２ａ付近のＳＴＯ膜２４ａ上でのみ、ＢＳＴ膜２４ｂがｉｎ−ｓｉｔｕ結晶化できる温度を選定する。すると、第１実施形態と同様に、下部電極２２ａ付近が、その他の領域よりも厚膜のペロブスカイト型結晶構造を有する結晶膜からなるＢＳＴ膜２４ｂを形成することができる。
【００９８】
図７（ｂ）に示すように、ＳＴＯ膜２４ａの露出表面を覆うように、その露出表面上にＢＳＴ膜２４ｂを設ける。すなわち、ＳＴＯ膜２４ａ上に積層するように、ＢＳＴ膜２４ｂを連続して形成する。この際、ＢＳＴ膜２４ｂの成膜温度が約４６０℃となるように半導体基板２５を加熱し、膜厚の平均が約１７ｎｍのＢＳＴ膜２４ｂが形成されるように設定した。すると、実際にシリコン窒化膜９上に形成されたＢＳＴ膜２４ｂは、その膜厚が約３ｎｍであった。ここで、ＢＳＴ膜２４ｂの成膜温度を、第１実施形態のＳＴＯ膜１８ｂよりも高い温度に設定したのは、ＢＳＴ膜２４ｂの結晶化温度がＳＴＯ膜１８ｂの結晶化温度よりも高いためである。以上説明した工程により、下部電極２２ａ付近と下部電極２２ａから離れた領域とで、膜厚および組成の異なる上層誘電体膜２３ｂとしてのＢＳＴ膜２４ｂを形成できた。
【００９９】
ＢＳＴ膜２４ｂは、ＳＴＯ膜２４ａと同様に、一般的なキャパシタ誘電体膜の形成材料であるシリコン酸化膜、シリコン窒化膜、あるいはシリコン酸化膜の積層膜（ＮＯ膜）などよりも高い比誘電率を発現することができる。したがって、ＳＴＯ膜２４ａおよびＢＳＴ膜２４ｂの積層膜から形成されたキャパシタ誘電体膜２３は、高誘電体膜として形成されている。
【０１００】
以上説明した工程により、下部電極（ルテニウム電極）２２ａ付近と下部電極２２ａから離れた領域とで、膜厚および組成が異なるＳＴＯ膜２４ａ／ＢＳＴ膜２４ｂの積層膜を形成できた。すなわち、所望の構造、膜質、および電気的特性を有する、下層誘電体膜２３ａおよび上層誘電体膜２３ｂの２層構造からなるキャパシタ誘電体膜２３を成膜することができた。
【０１０１】
次に、キャパシタ用電極２２の他方の電極であるキャパシタ用上部電極２２ｂを、上層誘電体膜２３ｂの露出表面を覆うように設ける。図７（ｂ）に示すように、下部電極２２ａとの間にキャパシタ誘電体膜２３を挟むように、上層誘電体膜２３ｂの露出表面上に上部電極２２ｂを形成する。本実施形態においては、上部電極２２ｂを、下部電極１２ａと同様にルテニウム膜を用いて形成する。これにより、所望の構造および電気的特性を有するキャパシタ素子２１を得ることができる。
【０１０２】
続けて、フォトリソグラフィ技術およびＲＩＥ技術により、上部電極２２ｂ（ルテニウム膜）、ならびに下層誘電体膜２３ａ（ＳＴＯ膜２４ａ）および上層誘電体膜２３ｂ（ＢＳＴ膜２４ｂ）からなる積層膜を加工して、図示しないメモリセル領域を形成する。さらに続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の性能よび品質を有する半導体装置を得る。ただし、それら各工程の詳細な説明は省略する。
【０１０３】
以上説明したように、この第２実施形態によれば、第１実施形態よりも電気的特性が向上されたキャパシタ素子２１を容易に得ることができる。ひいては、電気的特性が向上された半導体装置を容易に得ることができる。また、下層誘電体膜２３ａをＳＴＯ膜２４ａにより形成し、その結晶化温度を低く抑えることにより、熱がキャパシタ素子２１に与えるダメージを抑制できる。ひいては、半導体装置の品質を向上できる。さらに、半導体装置の製造が容易になるとともに、製造プロセスを省エネルギー化して製造コストを抑制できる。
【０１０４】
（第３の実施の形態）
次に、本発明に係る第３実施形態を図８および図９を参照しつつ説明する。図８および図９は、第３実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、図１と同一部分は同一符号を付してその詳しい説明を省略する。
【０１０５】
本実施形態では、キャパシタ素子の構造として、Ｃｏｎｃａｖｅ（凹型）構造を採用する。また、キャパシタ用下部電極の形成材料として、白金（Ｐｔ）を用いる。それとともに、キャパシタ誘電体膜として、強誘電体膜であるＰｂ−Ｔｉ−Ｏ膜［＝ＰＴ膜］およびＰｂ−Ｚｒ−Ｔｉ−Ｏ膜　［＝ＰＺＴ膜］を２層に積層した積層膜を採用する。一般に、強誘電体膜は、十分な分極特性を得るために厚膜で利用されることが多い。ところが、膜厚を厚くすると、エッチングによる加工が難しくなる。本実施形態においては、キャパシタ下部電極の付近以外に形成されるＰＺＴ膜を薄膜化することで、その加工を容易にする。
【０１０６】
先ず、図８（ａ）に示すように、第１および第２実施形態と同様に、素子分離領域２などが形成された半導体基板１上に、トランジスタ３、ビット線４、層間絶縁膜５、およびコンタクトプラグ８などを形成する。以下の説明において、前記各素子が設けられているとともに、後述するキャパシタ素子３１などが設けられる基板本体１を、まとめて半導体基板３６と称することとする。
【０１０７】
次に、層間絶縁膜５上に、電極支持層となるシリコン窒化膜９を約８０ｎｍ、シリコン酸化膜１０を約５００ｎｍ、それぞれプラズマＣＶＤ法により連続して積層させて形成する。この後、コンタクトプラグ８の上方のシリコン酸化膜１０およびシリコン窒化膜９をフォトリソグラフィ技術およびＲＩＥ技術によりエッチングして、後述するキャパシタ用下部電極３２ａの鋳型となる図示しないキャビティを形成する。これにより、コンタクトプラグ８の上面（表面）が露出する。
【０１０８】
次に、キャビティ内にバリアメタルとしての窒化チタンアルミニウム膜１４をスパッタリング法により約２０ｎｍ形成する。この際、窒化チタンアルミニウム膜１４は、その下面（底面）がコンタクトプラグ８の上面に接触するように形成される。これにより、コンタクトプラグ８は、その上面を窒化チタンアルミニウム膜１４の下面により覆われる。続けて、窒化チタンアルミニウム膜１４の内側に、白金膜３５をスパッタリング法により約１０ｎｍ形成する。続けて、半導体基板３６の全面にフォトレジスト１６を塗布した後、ＣＭＰ法によりエッチバックを行い、窒化チタンアルミニウム膜１４および白金膜３５をキャビティの内部にのみ残存させる。
【０１０９】
次に、図８（ｂ）に示すように、硫酸および過酸化水素水の混合溶液を用いたウェットエッチングにより、キャビティの上部に露出した窒化チタンアルミニウム膜１４および白金膜３５を後退（リフトオフ）させる。この後、アッシャーにより、フォトレジスト１６を除去する。これにより、白金からなるキャパシタ用電極３２の下部電極３２ａが、半導体基板３６上に選択的に形成される。形成される。この際、キャパシタ用下部電極３２ａは、その外側から窒化チタンアルミニウム膜１４により包まれた状態となっている。すなわち、キャパシタ用下部電極３２ａは、その外側表面が窒化チタンアルミニウム膜１４に接触して、露出しないように覆われた状態となっている。また、図６（ｂ）に示す電極形状は、一般に凹形状と称される。このような凹型のキャパシタ用下部電極３２ａを有するキャパシタ素子３１の構造は、一般に凹型構造と称される。
【０１１０】
次に、下層誘電体膜３３ａおよび上層誘電体膜３３ｂの２層構造からなるキャパシタ誘電体膜３３を形成する。本実施形態においては、下層誘電体膜３３ａをＰｂ−Ｔｉ−Ｏ膜　［＝ＰＴ膜］３４ａを用いて形成する。それとともに、上層誘電体膜３３ｂをＰｂ−Ｚｒ−Ｔｉ−Ｏ膜　［＝ＰＺＴ膜］３４ｂを用いて形成する。これらＰＴ膜３４ａ／ＰＺＴ膜３４ｂの積層膜は、ＣＶＤ法により形成される。本実施形態では、第１および第２実施形態と同様に２段階成膜を行うが、第１層目のキャパシタ誘電体膜としてＰｂＴｉＯ_３膜　［＝ＰＴ膜］３４ａを用いる。これは、Ｐｂの原料が第１実施形態で用いたＳｒの原料と同様の性質を有しており、かつ、ＳＴＯ膜１８ａと比べるとＰＴ膜３４ａは結晶化温度が低く、良質の結晶膜を形成し易いためである。以下、ＰＴ膜３４ａ／ＰＺＴ膜３４ｂの積層膜の成膜方法について詳述する。
【０１１１】
ＣＶＤの原料としては、Ｐｂ（ＤＰＭ）_２、Ｚｒ（ＤＰＭ）_３、およびＴｉ（ＤＰＭ）_２（ｉ−ＯＣ_３Ｈ_７）_２のそれぞれのＴＨＦ溶液を用いた。各ＴＨＦ溶液の濃度は、それぞれ約０．５モル／リットルである。
【０１１２】
先ず、第１層目のキャパシタ誘電体膜としての下層誘電体膜３３ａを形成する。図９（ａ）に示すように、下部電極（白金電極）３２ａが形成された半導体基板３６を約４００℃に加熱し、下層誘電体膜３３ａとなるＰＴ膜３４ａを形成する。第１層目の誘電体膜３３ａとしてＰＴ膜３４ａを用いる理由は、第２実施形態と同様に、この後に形成される第２層目の誘電体膜３３ｂとしてのＰＺＴ膜３４ｂの結晶化を容易にするためである。この際、下部電極３２ａのうち、窒化チタンアルミニウム膜１４により覆われていない内側表面の周辺、すなわち下部電極３２ａの露出表面付近において、Ｐｂ／Ｔｉ比が約１．０５のＰＴ膜３４ａが約５ｎｍ形成されるように成膜条件を設定する。すると、半導体基板３６上の下部電極３２ａが形成されていない部分では、ＰＴ膜３４ａが約２ｎｍ以下しか形成されなかった。しかも、下部電極３２ａが形成されていない部分でのＰＴ膜３４ａのＰｂ／Ｔｉ比は、約１．４になった。なお、この状態においては、ＰＴ膜３４ａは、下部電極３２ａの表面付近および下部電極３２ａの表面から離れた領域ともに、非晶質膜となっている。
【０１１３】
また、この状態において、下部電極３２ａは、その外側面および外側下面（底面）が窒化チタンアルミニウム膜１４に接触して覆われている。この下部電極３２ａの窒化チタンアルミニウム膜１４に接触している部分を、例えば下部電極３２ａの外側表面とする。それとともに、下部電極３２ａは、その内側面および内側下面など、前記外側表面以外の部分が下層誘電体膜３３ａとなるＰＴ膜３４ａに接触して覆われている。この下部電極３２ａのＰＴ膜３４ａに接触している部分を、例えば下部電極３２ａの内側表面とする。このように、下部電極３２ａは、その外側表面を窒化チタンアルミニウム膜１４により覆われるとともに、その内側表面をＰＴ膜３４ａにより覆われる。これにより、下部電極３２ａは、その表面全体が外部に露出されない。
【０１１４】
次に、半導体基板３６の表面を大気曝露させることなく、ＰＴ膜３４ａに結晶化熱処理を施す。この際、半導体基板３６の周りの雰囲気を酸素で充満させるとともに、気圧を約１３３Ｐａに設定する。この雰囲気下において、ＰＴ膜３４ａに約５００℃で約１分間熱を加える。これにより、下部電極３２ａの表面付近に形成されたＰＴ膜３４ａのみ結晶化され、ペロブスカイト型結晶構造が生成される。他方、下部電極３２ａの表面から離れた領域に形成されたＰＴ膜３４ａは、結晶化できず非晶質膜のままである。以上説明した工程により、所望の構造および膜質からなる下層誘電体膜３３ａを成膜することができた。
【０１１５】
次に、第２層目の誘電体膜としての上層誘電体膜３３ｂを形成する。この際、下層誘電体膜３３ａが成膜された半導体基板３６の表面を大気曝露させることなく、上層誘電体膜２３ｂとなるＰＺＴ膜３４ｂを形成する。
【０１１６】
第１および第２実施形態で用いたＢａ，Ｓｒのそれぞれの原料と同様に、Ｐｂ，Ｚｒ，Ｔｉのそれぞれの原料は、結晶化したＰＴ膜３４ａ上に吸着し易い性質を有している。しかも、下部電極（白金電極）３２ａ付近に比べると、ＳｉＯ_２膜１０やＳｉＮ膜９上ではＰＴ膜３４ａはＰｂリッチ（Ａサイトリッチ）になり、結晶化が困難になる。すなわち、ＳｉＯ_２膜１０やＳｉＮ膜９上では、ＰＴ膜３４ａは非晶質膜になり易い。そこで、ＰＺＴ膜３４ｂの成膜温度として、ペロブスカイト型結晶構造を有する下部電極３２ａの表面付近のＰＴ膜３４ａ上でのみ、ＰＺＴ膜３４ｂがｉｎ−ｓｉｔｕ結晶化できる温度を選定する。すると、下部電極３２ａの付近が、その他の領域よりも厚膜の結晶膜からなるＰＺＴ膜３４ｂを形成することができる。
【０１１７】
図９（ｂ）に示すように、ＰＴ膜３４ａの露出表面を覆うように、その露出表面上にＰＺＴ膜３４ｂを設ける。すなわち、ＰＴ膜３４ａ上に積層するように、ＰＺＴ膜３４ｂを連続して形成する。この際、ＰＺＴ膜３４ｂの成膜温度が約４７０℃となるように半導体基板３６を加熱し、膜厚が約６０ｎｍのＰＴ膜３４ａ／ＰＺＴ膜３４ｂの積層膜が形成されるように設定した。すると、実際にシリコン窒化膜９の上方に形成されたＰＴ膜３４ａ／ＰＺＴ膜３４ｂの積層膜は、その膜厚が約１５ｎｍであった。これに対して、下部電極（白金電極）３２ａ付近のＰＺＴ膜３４ｂは、その膜厚が約５５ｎｍであった。以上説明した工程により、下部電極３２ａの付近と下部電極３２ａから離れた領域とで、膜厚および組成の異なる上層誘電体膜３３ｂとしてのＰＺＴ膜３４ｂを形成できた。
【０１１８】
ＰＴ膜３４ａおよびＰＺＴ膜３４ｂは、第１および第２実施形態のＳＴＯ膜１８ａ，１８ｂ，２４ａおよびＢＳＴ膜２４ｂと同様に、一般的なキャパシタ誘電体膜の形成材料であるシリコン酸化膜、シリコン窒化膜、あるいはシリコン酸化膜の積層膜（ＮＯ膜）などよりも高い比誘電率を発現することができる。したがって、ＰＴ膜３４ａおよびＰＺＴ膜３４ｂの積層膜から形成されたキャパシタ誘電体膜３３は、高誘電体膜として形成されている。
【０１１９】
以上説明した工程により、下部電極（白金電極）３２ａの付近と下部電極２２ａから離れた領域とで、膜厚および組成が異なるＰＴ膜３４ａ／ＰＺＴ膜３４ｂの積層膜を形成できた。すなわち、所望の構造、膜質、および電気的特性を有する、下層誘電体膜３３ａおよび上層誘電体膜３３ｂの２層構造からなるキャパシタ誘電体膜３３を成膜することができた。
【０１２０】
次に、キャパシタ用電極３２の他方の電極であるキャパシタ用上部電極３２ｂを、上層誘電体膜３３ｂの露出表面を覆うように設ける。図９（ｂ）に示すように、下部電極３２ａとの間にキャパシタ誘電体膜３３を挟むように、上層誘電体膜３３ｂの露出表面上に上部電極３２ｂを形成する。本実施形態においては、上部電極３２ｂをルテニウム酸化膜を用いてスパッタリング法により形成する。これにより、所望の構造および電気的特性を有するキャパシタ素子３１を得ることができる。
【０１２１】
続けて、フォトリソグラフィ技術およびＲＩＥ技術により、上部電極２２ｂ（ルテニウム酸化膜）、ならびに下層誘電体膜３３ａ（ＰＴ膜３４ａ）および上層誘電体膜３３ｂ（ＰＺＴ膜３４ｂ）からなる積層膜を加工して、図示しないメモリセル領域を形成する。さらに続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の半導体装置を得る。ただし、それら各工程の詳細な説明は省略する。
【０１２２】
以上説明したように、この第３実施形態によれば、第１実施形態と同様の効果を得ることができる。また、下層誘電体膜３３ａをＰＴ膜３４ａにより形成し、その結晶化温度を低く抑えることにより、良質の結晶膜を容易に形成できるとともに、熱がキャパシタ素子３１に与えるダメージを抑制できる。ひいては、半導体装置の品質を向上できる。また、半導体装置の製造が容易になるとともに、製造プロセスを省エネルギー化して製造コストを抑制できる。さらに、Ｐｂの反応生成物は、一般的に環境に対して有害である。本実施形態では、キャパシタ素子３１の構成に実質的に寄与していない箇所のキャパシタ誘電体膜３３、すなわちＰＴ膜３４ａおよびＰＺＴ膜３４ｂの積層膜を薄肉かつ非晶質に形成しているので、その積層膜の加工量を削減できるとともに、容易に加工できる。したがって、本実施形態は、いわゆる環境に対して優しい配慮がなされている。
【０１２３】
（第４の実施の形態）
次に、本発明に係る第４実施形態を図１０を参照しつつ説明する。図１０は、第４実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、図１と同一部分は同一符号を付してその詳しい説明を省略する。
【０１２４】
本実施形態では、キャパシタ素子の構造として、プレーナ（平面型）構造を採用する。また、キャパシタ用下部電極およびキャパシタ用上部電極の形成材料として、イリジウム（Ｉｒ）を用いる。それとともに、キャパシタ誘電体膜として、強誘電体膜であるＳｒ−Ｔｉ−Ｏ膜　［＝ＳＴＯ膜］およびＳｒ−Ｂｉ−Ｔａ−Ｏ膜　［＝ＳＢＴ膜］を２層に積層した積層膜を採用する。一般に、強誘電体膜は、十分な分極特性を得るために厚膜で利用されることが多い。また、ＳＢＴ膜はＳｒを構成元素に含むため、ドライエッチングなどによる加工が難しい。したがって、特に、厚膜に形成された場合のＳＢＴ膜のＲＩＥによる加工が難しい。本実施形態においては、キャパシタ下部電極の付近以外に形成されるＳＢＴ膜を薄膜化することで、その加工を容易にする。
【０１２５】
先ず、図１０（ａ）に示すように、第１〜第３実施形態と同様に、素子分離領域２などが形成された基板本体１上に、トランジスタ３、ビット線４、層間絶縁膜５、およびコンタクトプラグ８などを形成する。続けて、コンタクトプラグ８をＲＩＥにより後退させて、バリアメタルとしての窒化タンタルシリコン膜４６をスパッタリング法により埋め込んだ後、ＣＭＰ法により平坦化する。以下の説明において、前記各素子が設けられているとともに、後述するキャパシタ素子１１などが設けられる基板本体１を、まとめて半導体基板４７と称することとする。
【０１２６】
次に、層間絶縁膜５上に、シリコン酸化膜１０を約１００ｎｍ、プラズマＣＶＤ法により形成する。この後、コンタクトプラグ８の上方のシリコン酸化膜１０をフォトリソグラフィ技術およびＲＩＥ技術によりエッチングして、後述するキャパシタ用下部電極４２ａの鋳型となる図示しないキャビティを形成する。これにより、コンタクトプラグ８の上に形成された窒化タンタルシリコン膜４６の上面（表面）が露出する。
【０１２７】
次に、キャビティ内およびシリコン酸化膜１０上に、イリジウム膜４５をスパッタリング法により約２００ｎｍ形成する。この際、イリジウム膜４５は、その下面（底面）が窒化タンタルシリコン膜４６の上面に接触するように形成される。これにより、コンタクトプラグ８は、その上面を窒化タンタルシリコン膜４６の下面により覆われる。続けて、ＣＭＰ法によりエッチバックを行い、イリジウム膜４５をキャビティの内部にのみ残存させる。これにより、イリジウムからなるキャパシタ用電極４２の下部電極４２ａが、半導体基板４７上に選択的に形成される。形成される。また、図１０（ａ）に示す電極形状は、一般に平面形状と称される。このような平面型のキャパシタ用下部電極４２ａを有するキャパシタ素子４１の構造は、一般に平面型構造と称される。
【０１２８】
次に、下層誘電体膜４３ａおよび上層誘電体膜４３ｂの２層構造からなるキャパシタ誘電体膜４３を形成する。本実施形態においては、下層誘電体膜４３ａをＳｒ−Ｔｉ−Ｏ膜　［＝ＳＴＯ膜］４４ａを用いて形成する。それとともに、上層誘電体膜４３ｂをＳｒ−Ｂｉ−Ｔａ−Ｏ膜　［＝ＳＢＴ膜］４４ｂを用いて形成する。これらＳＴＯ膜４４ａ／ＳＢＴ膜４４ｂの積層膜は、ＣＶＤ法により形成される。本実施形態では、第１〜第３実施形態と同様に２段階成膜を行う。これは、ＳｒおよびＴａの原料が第１実施形態で用いたＳｒの原料と同様の性質を有しているとともに、Ｂｉの原料が第１実施形態で用いたＴｉの原料と同様の性質を有しているためである。また、下層誘電体膜４３ａとなる第１層目のキャパシタ誘電体膜に、第１および第２実施形態と同様にＳＴＯ膜４４ａを用いる理由は、ＳＢＴ膜４４ｂのみで略均一な薄膜形状の第１層目の結晶膜を形成することは困難なためである。さらに、第１層目のキャパシタ誘電体膜としてＳＴＯ膜４４ａを用いると、上層誘電体膜４３ｂとなる第２層目のキャパシタ誘電体膜をＳＢＴ膜４４ｂを用いて形成する際に、ＳＢＴ膜４４ｂの結晶化熱処理に要求される約７５０℃以上の高温熱処理が不必要となる。以下、ＳＴＯ膜４４ａ／ＳＢＴ膜４４ｂの積層膜の成膜方法について詳述する。
【０１２９】
ＣＶＤの原料としては、ＳｒＴａ_２（ＯＣ_２Ｈ_５）_２、Ｂｉ（ＤＰＭ）_３、Ｓｒ（ＤＰＭ）_２、およびＴｉ（ＤＰＭ）_２（ｉ−ＯＣ_３Ｈ_７）_２のそれぞれのＴＨＦ溶液を用いた。各ＴＨＦ溶液の濃度は、それぞれ約０．５モル／リットルである。
【０１３０】
先ず、第１層目のキャパシタ誘電体膜としての下層誘電体膜４３ａを形成する。図１０（ｂ）に示すように、下部電極（イリジウム電極）４２ａが形成された半導体基板４７を約３７５℃に加熱し、下層誘電体膜４３ａとなる第１層目のＳＴＯ膜４４ａを形成する。この際、下部電極４２ａの上面付近、すなわち下部電極４２ａの露出表面付近において、Ｓｒ／Ｔｉ比が約１．０５のＳＴＯ膜４４ａが約３ｎｍ形成されるように成膜条件を設定する。すると、半導体基板４７上の下部電極４２ａが形成されていない部分では、ＳＴＯ膜４４ａが約２ｎｍ以下しか形成されなかった。しかも、下部電極４２ａが形成されていない部分でのＳＴＯ膜４４ａのＳｒ／Ｔｉ比は、約１．３になった。なお、この状態においては、ＳＴＯ膜４４ａは、下部電極４２ａの表面付近および下部電極４２ａの表面から離れた領域ともに、非晶質膜となっている。
【０１３１】
また、この状態において、下部電極４２ａは、その下面（底面）を層間絶縁膜５および窒化タンタルシリコン膜４６に接触して覆われている。それとともに、下部電極４２ａは、その上面を下層誘電体膜４３ａとなるＳＴＯ膜４４ａに接触して覆われている。さらに、下部電極４２ａは、その側面をシリコン酸化膜１０に接触して覆われている。このように、下部電極４２ａは、その表面を層間絶縁膜５、窒化タンタルシリコン膜４６、ＳＴＯ膜４４ａ、およびシリコン酸化膜１０に接触して覆われる。これにより、下部電極４２ａは、その表面全体が外部に露出されない。
【０１３２】
次に、半導体基板４７の表面を大気曝露させることなく、ＳＴＯ膜４４ａに結晶化熱処理を施す。この際、半導体基板４７の周りの雰囲気を窒素で充満させるとともに、気圧を約１３３Ｐａに設定する。この雰囲気下において、ＳＴＯ膜４４ａに約５７５℃で約１０分間熱を加える。これにより、下部電極４２ａの表面付近に形成されたＳＴＯ膜４４ａのみ結晶化され、ペロブスカイト型結晶構造が生成される。他方、下部電極４２ａの表面から離れた領域に形成されたＳＴＯ膜４４ａは、結晶化できず非晶質膜のままである。以上説明した工程により、所望の構造および膜質からなる下層誘電体膜４３ａを成膜することができた。
【０１３３】
次に、第２層目のキャパシタ誘電体膜としての上層誘電体膜４３ｂを形成する。この際、下層誘電体膜４３ａが成膜された半導体基板４７の表面を大気曝露させることなく、上層誘電体膜４３ｂとなるＳＢＴ膜４４ｂを形成する。
【０１３４】
図１０（ｃ）に示すように、ＳＴＯ膜４４ａの露出表面を覆うように、その露出表面上にＳＢＴ膜４４ｂを設ける。すなわち、ＳＴＯ膜４４ａ上に積層するように、ＳＢＴ膜４４ｂを連続して形成する。この際、ＳＢＴ膜４４ｂの成膜温度が約５３０℃となるように半導体基板４７を加熱し、膜厚が約１４７ｎｍのＳＢＴ膜４４ｂが形成されるように設定した。第２層目の誘電体膜４３ｂとしてのＳＢＴ膜４４ｂの成膜温度が第１〜第３実施形態に比べて高い理由は、ＳＢＴ膜４４ｂは低温ではペロブスカイト相（構造）が生成され難いためである。
【０１３５】
ＳｒおよびＴａの原料とＳｒ（ＤＰＭ）_２とは同様の性質を有している。また、ＳｒおよびＴａ、ならびにＢｉのそれぞれの原料は、結晶化したＳＴＯ膜４４ａ上に吸着し易い性質を有している。したがって、ＳＢＴ膜４４ｂの成膜温度として、ＳＢＴ膜４４ｂがｉｎ−ｓｉｔｕ結晶化できる下限温度に近い温度を選定する。これにより、下部電極（イリジウム電極）４２ａ付近が、例えばＳｉＯ_２膜１０上よりも厚膜の結晶膜からなるＳＢＴ膜４４ｂを形成することができる。実際に形成されたＳＴＯ膜４４ａ／ＳＢＴ膜４４ｂの積層膜は、その下部電極（イリジウム電極）４２ａ付近における全膜厚が約１５０ｎｍになった。これに対して、ＳＴＯ膜４４ａ／ＳＢＴ膜４４ｂの積層膜の下部電極４２ａから離れた領域における全膜厚は、約３０ｎｍにとどまった。以上説明した工程により、下部電極４２ａの付近と下部電極４２ａから離れた領域とで、膜厚および組成の異なる上層誘電体膜４３ｂとしてのＳＢＴ膜４４ｂを形成できた。
【０１３６】
ＳＢＴ膜４４ｂは、ＳＴＯ膜４４ａと同様に、一般的なキャパシタ誘電体膜の形成材料であるシリコン酸化膜、シリコン窒化膜、あるいはシリコン酸化膜の積層膜（ＮＯ膜）などよりも高い比誘電率を発現することができる。したがって、ＳＴＯ膜４４ａおよびＳＢＴ膜４４ｂの積層膜から形成されたキャパシタ誘電体膜３３は、高誘電体膜として形成されている。
【０１３７】
以上説明した工程により、下部電極（ルテニウム電極）４２ａの付近および下部電極４２ａから離れた領域とで、膜厚および組成が異なるＳＴＯ膜４４ａ／ＳＢＴ膜４４ｂの積層膜を形成できた。すなわち、所望の構造、膜質、および電気的特性を有する、下層誘電体膜４３ａおよび上層誘電体膜４３ｂの２層構造からなるキャパシタ誘電体膜４３を成膜することができた。
【０１３８】
次に、キャパシタ用電極４２の他方の電極であるキャパシタ用上部電極４２ｂを、上層誘電体膜４３ｂの露出表面を覆うように設ける。図１０（ｃ）に示すように、下部電極４２ａともにキャパシタ誘電体膜４３を挟むように、上層誘電体膜４３ｂの露出表面上に上部電極４２ｂを形成する。本実施形態においては、上部電極４２ｂをイリジウム酸化膜を用いてスパッタリング法により形成する。これにより、所望の構造および電気的特性を有するキャパシタ素子４１を得ることができる。
【０１３９】
続けて、フォトリソグラフィ技術およびＲＩＥ技術により、上部電極４２ｂ（イリジウム酸化膜）、ならびに下層誘電体膜４３ａ（ＳＴＯ膜４４ａ）および上層誘電体膜４３ｂ（ＳＢＴ膜４４ｂ）からなる積層膜を加工して、図示しないメモリセル領域を形成する。さらに続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の半導体装置を得る。ただし、それら各工程の詳細な説明は省略する。
【０１４０】
以上説明したように、この第４実施形態によれば、第１実施形態と同様の効果を得ることができる。
【０１４１】
なお、本発明に係る半導体装置およびその製造方法は、前述した第１〜第４の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【０１４２】
例えば、第１および第２実施形態では、キャパシタ電極となるルテニウム膜の成膜方法としてＣＶＤ法を採用したが、スパッタリング法あるいはめっき法等によってもルテニウム膜を形成することが可能である。同様に、第３実施形態では、キャパシタ電極となる白金膜の成膜方法としてスパッタリング法を採用したが、ＣＶＤ法あるいはめっき法等によってもルテニウム膜を形成することが可能である。また、第４実施形態では、キャパシタ電極となるイリジウム膜の成膜方法としてスパッタリング法を採用したが、ＣＶＤ法、めっき法、あるいはゾル・ゲルなどの塗布法等によってもイリジウム膜を形成することが可能である。
【０１４３】
また、第１〜第４実施形態では、Ｔｉの原料としてＴｉ（ＤＰＭ）_２（ｉ−ＯＣ_３Ｈ_７）_２を用いたが、Ｔｉのβジケトン系錯体を用いても同様の効果を得ることができる。例えば、Ｔｉ（ＤＰＭ）_２（ｔ−ＯＣ_４Ｈ_９）_２、Ｔｉ（ＤＰＭ）_２（ｉ−ＯＣ_４Ｈ_９）_２、ＴｉＯ（ＤＰＭ）_２、Ｔｉ（ＭＰＤ）（ＤＰＭ）_２などを用いても、Ｔｉ（ＤＰＭ）_２（ｉ−ＯＣ_３Ｈ_７）_２を用いた場合と同様の効果を得ることができる。
【０１４４】
また、キャパシタ誘電体膜の主たる構成成分は、前述したＳｒ，Ｔｉ，Ｂａ，Ｐｂ，Ｚｒ，Ｂｉ，Ｔａには限られない。ペロブスカイト型結晶構造のＡサイトを形成する成分としては、ＩＩ−Ａ族、ＩＩＩ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の元素を主成分として含む金属化合物であればよい。同様に、ペロブスカイト型結晶構造のＢサイトを形成する成分としては、ＩＶ−Ａ族、Ｖ−Ａ族、およびＩＶ−Ｂ族のうちの少なくとも１種類の元素を主成分として含む金属化合物であればよい。例えば、このＢサイトを形成する成分としては、他にＮｂやＳｎなどがある。
【０１４５】
また、キャパシタ電極の形成材料の主成分は、前述したＲｕ，Ｉｒ，Ｐｔには限られない。ＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の元素を主たる成分として含む材料によって形成されていればよい。具体的には、Ｒｕ，Ｐｔ，Ｉｒ，Ｐｄ，Ｏｓ，Ｒｅ，Ｒｈのうちの少なくとも１種類の元素を主たる成分として含む材料によって形成されていればよい。
【０１４６】
また、キャパシタ誘電体膜は、第１〜第４実施形態で説明した２層構造ではなく、単層構造でも構わない。キャパシタ素子の構成に実質的に寄与しない部分のキャパシタ誘電体膜が薄肉、または非晶質膜に形成されていればよい。
【０１４７】
さらに、本発明に係る半導体装置および半導体装置の製造方法は、その適用をＤＲＡＭ等、現在、一般に普及している半導体装置には限られない。本発明に係る半導体装置および半導体装置の製造方法は、例えばＦｅＲＡＭなど、将来において発展が期待される各種の微細な半導体装置を製造する際にも十分適用可能なのはもちろんである。
【０１４８】
【発明の効果】
本発明に係る半導体装置によれば、キャパシタ素子の構成に実質的に寄与しない部分のキャパシタ誘電体膜が薄肉、または非晶質膜に形成されている。これにより、高い比誘電率を発現できる高誘電体膜をキャパシタ誘電体膜として採用し易く、電荷蓄積能力が高い高誘電体キャパシタ素子を形成し易いとともに、このような高誘電体キャパシタ素子を内部に組み込み易い。したがって、本発明に係る半導体装置は、電子デバイスのダウンサイジング化に伴う電気的特性の劣化を抑制して、電気的特性の向上を図り得るとともに、容易に形成可能なキャパシタ素子を備えた構成となっている。
【０１４９】
また、本発明に係る半導体装置の製造方法によれば、キャパシタ素子の構成に実質的に寄与しない部分のキャパシタ誘電体膜を薄肉な非晶質膜に形成できる。これにより、高い比誘電率を発現できる高誘電体膜をキャパシタ誘電体膜として採用し易いので、電荷蓄積能力が高い高誘電体キャパシタ素子を形成し易くなるとともに、このような高誘電体キャパシタ素子を半導体装置内に組み込み易くなる。したがって、本発明に係る半導体装置の製造方法は、電子デバイスのダウンサイジング化に伴う電気的特性の劣化を抑制して、電気的特性の向上を図り得るとともに、容易に形成可能なキャパシタ素子を備えた半導体装置を効率良く容易に製造できる。
【０１５０】
特に、キャパシタ誘電体膜を下層誘電体膜および上層誘電体膜の２層構造に形成し、下層誘電体膜をシード層として上層誘電体膜を形成することにより、上層誘電体膜の膜厚の差を、下層誘電体膜の膜厚の差よりも大幅に増大させることができる。したがって、電子デバイスのダウンサイジング化に伴う電気的特性の劣化をより抑制して、電気的特性の向上をより図り得るとともに、容易に形成可能なキャパシタ素子を備えた半導体装置を効率良く容易に製造できる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】ＳＴＯ膜の成膜特性の温度依存性を示す図。
【図５】ＳＴＯ膜中のＳｒおよびＴｉの堆積速度とＴｉの供給速度との相関関係を示す図。
【図６】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図７】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図８】第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図９】第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１０】第４実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１１】従来の技術に係る半導体装置の製造方法を示す工程断面図。
【符号の説明】
１…基板本体
１１，２１，３１，４１…キャパシタ素子（高誘電体キャパシタ素子）
１２，２２，３２，４２…キャパシタ用電極
１２ａ，２２ａ，３２ａ，４２ａ…キャパシタ用下部電極
１２ｂ，２２ｂ，３２ｂ，４２ｂ…キャパシタ用上部電極
１５…ルテニウム膜
１７，２３，３３，４３…キャパシタ誘電体膜
１７ａ，２３ａ，３３ａ，４３ａ…キャパシタ下層誘電体膜
１７ｂ，２３ｂ，３３ｂ，４３ｂ…キャパシタ上層誘電体膜
１８ａ，１８ｂ，２４ａ，４４ａ…ＳＴＯ膜（Ｓｒ−Ｔｉ−Ｏ膜）
１９，２５，３６，４７…半導体基板
２４ｂ…ＢＳＴ膜（Ｂａ−Ｓｒ−Ｔｉ−Ｏ膜）
３４ａ…ＰＴ膜（Ｐｂ−Ｔｉ−Ｏ膜）
３４ｂ…ＰＺＴ膜（Ｐｂ−Ｚｒ−Ｔｉ−Ｏ膜）
３５…白金膜
４４ｂ…ＳＢＴ膜（Ｓｒ−Ｂｉ−Ｔａ−Ｏ膜）
４５…イリジウム膜

Claims (5)

1. 基板上に選択的に設けられたキャパシタ用下部電極と、
   前記基板および前記下部電極の表面を覆うように設けられたキャパシタ誘電体膜と、
   このキャパシタ誘電体膜の表面上に設けられたキャパシタ用上部電極とを具備してなり、
   前記キャパシタ誘電体膜は、前記下部電極以外に設けられた部分が、前記下部電極の表面上に設けられた部分よりも薄く形成されていることを特徴とする半導体装置。
2. 前記キャパシタ誘電体膜は、前記下部電極の表面上に設けられた部分がペロブスカイト型の結晶構造を有する金属酸化物の結晶膜として形成されているとともに、前記下部電極以外に設けられた部分が金属酸化物の非晶質膜として形成されていることを特徴とする請求項１に記載の半導体装置。
3. 基板上に選択的に設けられたキャパシタ用下部電極と、
   前記基板および前記下部電極の表面を覆うように設けられたキャパシタ誘電体膜と、
   このキャパシタ誘電体膜の表面上に設けられたキャパシタ用上部電極とを具備してなり、
   前記キャパシタ誘電体膜は、前記下部電極の表面上に設けられた部分がペロブスカイト型の結晶構造を有する金属酸化物の結晶膜として形成されているとともに、前記下部電極以外に設けられた部分が金属酸化物の非晶質膜として形成されていることを特徴とする半導体装置。
4. 基板上に、ＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる構成成分とするキャパシタ素子の下部電極を設ける工程と、
   前記下部電極の露出表面を覆うように、ペロブスカイト型結晶構造のＡサイトを形成する金属元素およびペロブスカイト型結晶構造のＢサイトを形成する金属元素をそれぞれ少なくとも１種類ずつ主たる成分として含む金属酸化物からなるキャパシタ誘電体膜を、４００℃以下の温度で前記基板上に設ける工程と、
   前記キャパシタ誘電体膜に５００℃以上の温度で加熱処理を施す工程と、
   前記下部電極との間に前記キャパシタ誘電体膜を挟むように、ＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる成分として含む前記キャパシタ素子の上部電極を、前記キャパシタ誘電体膜の露出表面上に設ける工程と、
   を含むことを特徴とする半導体装置の製造方法。
5. 基板上に、ＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる構成成分とするキャパシタ素子の下部電極を設ける工程と、
   前記下部電極の露出表面を覆うように、ペロブスカイト型結晶構造のＡサイトを形成する金属元素およびペロブスカイト型結晶構造のＢサイトを形成する金属元素をそれぞれ少なくとも１種類ずつ主たる成分として含む金属酸化物からなるキャパシタ誘電体膜の下層誘電体膜を、４００℃以下の温度で前記基板上に設ける工程と、
   前記下層誘電体膜に５００℃以上の温度で加熱処理を施す工程と、
   前記下層誘電体膜の露出表面を覆うように、ペロブスカイト型結晶構造のＡサイトを形成する金属元素およびペロブスカイト型結晶構造のＢサイトを形成する金属元素をそれぞれ少なくとも１種類ずつ主たる成分として含む金属酸化物からなるキャパシタ誘電体膜の上層誘電体膜を、４２０℃以上の温度で前記下層誘電体膜の上に積層させて設ける工程と、
   前記下部電極との間に前記下層誘電体膜および前記上層誘電体膜の２層構造からなる前記キャパシタ誘電体膜を挟むように、ＶＩＩ−Ａ族およびＶＩＩＩ族のうちの少なくとも１種類の金属元素を主たる成分として含む前記キャパシタ素子の上部電極を、前記上層誘電体膜の露出表面上に設ける工程と、
   を含むことを特徴とする半導体装置の製造方法。

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