JP2010157748A - 金属膜およびその製造方法、誘電体キャパシタおよびその製造方法ならびに半導体装置 - Google Patents

Abstract

【課題】 誘電体キャパシタを構成する電極として好適に用いることができる新規な金属薄膜およびその製造方法を提供する。
【解決手段】 本発明の金属薄膜は、
所与の基体の上方に設けられた面心立方型結晶構造を有する金属の薄膜であって、
前記薄膜は、（１１１）面が優先配向し、かつ、その表面には、前記基体の表面と平行ではない（１００）面が表出している。また。本発明の金属薄膜において、前記面心立方型結晶構造を有する金属は、Ｐｔ、ＩｒおよびＲｕの群から選ばれる少なくとも１つを含むことができる。
【選択図】 図３

Description

本発明は、金属薄膜およびその製造方法、誘電体キャパシタおよびその製造方法ならびに半導体装置に関する。

近年、薄膜形成技術の進歩にともなって、酸化物誘電体薄膜材料の高誘電率特性をＤＲＡＭなどの半導体メモリのキャパシタに適用することにより、デバイスの小型化・高集積化が図られている。また、強誘電体特性をキャパシタに適用することにより、高集積化が可能であり、高速に動作する強誘電体メモリ（以後ＦｅＲＡＭと表す）などの新規デバイスの開発が進められている。

ＦｅＲＡＭは、強誘電体薄膜の高速な分極反転と残留分極を利用するため、高速書き込み、不揮発性、低消費電力といった特徴を持つことから、次世代新メモリとして注目を集めている。ＦｅＲＡＭでは電圧を印加することにより強誘電体キャパシタの残留分極の向きを書き込む。そのため、トンネル酸化膜に高電圧をかけて電子の注入で書き込みを行うＥＥＰＲＯＭに比べて書き込み速度が１０００倍以上速く、またその消費電力は１／１０以下であるという利点がある。

強誘電体キャパシタは一般に２枚の電極膜とその間に挟まれた強誘電体膜から構成される。強誘電体材料としては、Ｐｂ含有ペロブスカイト型強誘電体であるＰｂ（Ｚｒ，Ｔｉ）Ｏ_３（以下、「ＰＺＴ」ともいう）や、Ｂｉ層状構造強誘電体であるＳｒＢｉ_２Ｔａ_２Ｏ_９などの複合酸化物が良く知られている。また強誘電体キャパシタの電極膜としては、Ｐｔ、Ｉｒ、Ｒｕなどの貴金属あるいはこれらの酸化物が、熱安定性が高いという理由で使用されている。

強誘電体膜を形成する方法としては、物理的気相堆積（ＰＶＤ）法や化学的気相堆積（ＣＶＤ）法、溶液塗布法などが一般に利用されている。また電極膜の形成方法としては、物理的気相堆積（ＰＶＤ）法および化学的気相堆積（ＣＶＤ）法が一般的である。

ＦｅＲＡＭの性能向上や高集積化のために、強誘電体キャパシタには、小さなサイズ、小さな分極反転電圧、大きな残留分極、低いリーク電流および良好な耐疲労特性などが求められる。その目的を達成するために、キャパシタ構造やその製造方法には様々な工夫がなされている。

特開２００２−２０８６７９号公報

しかし、ＦｅＲＡＭは、強誘電体材料自身が持つ高い材料のポテンシャルと長い開発の歴史があるにも関わらず、小集積度の製品つまりキャパシタサイズが大きな製品のみが市場に出るにとどまっている。その理由は強誘電体キャパシタのサイズが小さくなるにつれて、残留分極、リーク電流、耐疲労特性などの特性が急激に悪化するためである。

微細化にともなってキャパシタ特性が劣化する理由としては、熱処理時に発生するキャパシタ材料の蒸発や拡散、キャパシタエッチング加工時に発生する結晶の損傷、層間絶縁膜やタングステン膜の形成時に発生する水素による強誘電体膜の還元、などがある。この中で特に水素によるキャパシタ特性劣化はＦｅＲＡＭ製造工程において特有の問題であり、その解決のために様々な手法が検討されている。これらの影響を受けて、キャパシタの残留分極は初期値よりも大幅に減少する。したがって高集積度のＦｅＲＡＭの実現のためには、これらの工程ダメージの影響を阻止する要素プロセス技術開発が必要不可欠である。

一方、上記のプロセスダメージを防ぐこと以外に、キャパシタの残留分極値そのものを高めることが、ＦｅＲＡＭの高集積化を実現する上での有効な手段である。そのためには、たとえば、キャパシタの強誘電体膜の結晶性と結晶配向性を十分に高める必要がある。

本発明の目的は、強誘電体キャパシタを構成する電極として好適に用いることができる新規な金属薄膜およびその製造方法を提供することにある。

本発明の他の目的は、残留分極値が向上した誘電体キャパシタおよびその製造方法を提供することにある。

本発明の他の目的は、本発明の誘電体キャパシタを適用した半導体装置を提供することにある。

１．金属薄膜
本発明の金属薄膜は、所与の基体の上方に設けられた面心立方型結晶構造を有する金属の薄膜であって、
前記薄膜は、（１１１）面が優先配向し、かつ、その表面には、前記基体の表面と平行ではない（１００）面が表出している。

本発明の金属薄膜によれば、新規な金属薄膜を提供することができる。この金属薄膜は、特に、後述の誘電体キャパシタの下部電極として好適に用いることができる。

なお、本発明において、「優先配向」とは、Ｘ線回折法のθ−２θスキャンにおいて（１１１）面からの回折ピーク強度が他の結晶面からの回折ピークより大きい状態を意味する。また、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。

本発明の金属薄膜は、さらに、下記の態様をとることができる。

（Ａ）本発明の金属薄膜において、前記面心立方型結晶構造を有する金属は、Ｐｔ、ＩｒおよびＲｕの群から選ばれる少なくとも１つを含むことができる。

（Ｂ）本発明の金属薄膜において、前記金属薄膜の表面の算術平均粗さ（Ｒａ）は、１．５ｎｍ以上、５ｎｍ以下であることができる。

この態様によれば、本発明の金属薄膜を誘電体キャパシタの下部電極に適用する場合に、下部電極上に所望の配向の誘電体膜を形成することができる。また、本発明で、算術平均粗さとは、ＪＩＳ Ｂ ０６０１に基づく値である。

２．金属薄膜の形成方法
本発明の第１の金属薄膜の形成方法は、物理気相堆積法により金属薄膜を形成する方法であって、
４００Ｖ以下の電圧を印加して成膜を行う。

本発明の第１の金属薄膜の形成方法は、さらに、下記の態様をとることができる。

（Ａ）本発明の第１の金属薄膜の形成方法において、その成膜速度は、０．５Å／秒以上、５Å／秒以下であることができる。

（Ｂ）本発明の第１の金属薄膜の形成方法において、その成膜時の真空度は、０．８Ｐａ以上、１０Ｐａ以下であることができる。

本発明の第２の金属薄膜の形成方法は、
物理気相堆積法により金属薄膜を形成する方法であって、
その成膜速度は、０．５Å／秒以上、５Å／秒以下である。

本発明の第２の金属薄膜の形成方法において、その成膜時の真空度は、０．８Ｐａ以上、１０Ｐａ以下であることができる。

本発明の第３の金族薄膜の形成方法は、
物理気相堆積法により金属薄膜を形成する方法であって、
その成膜時の真空度は、０．８Ｐａ以上、１０Ｐａ以下である。

本発明の第１〜第３の金属薄膜の形成方法によれば、所望の配向を有し、その表面に凹凸を有する金属薄膜を得ることができる。

３．誘電体キャパシタ
本発明の誘電体キャパシタは、
所与の基体と、
前記基体の上方に設けられた「１．金属薄膜」の項に記載の金属薄膜からなる第１の電極と、
前記第１の電極の上方に設けられた誘電体膜と、
前記誘電体膜の上方に設けられた第２の電極と、を含む。

本発明の誘電体キャパシタは、所望の配向を有する金属薄膜の上に誘電体膜が設けられている。そのため、それぞれの材質によっては、誘電体膜と金属薄膜との接触面で良好に格子整合させることができる。その結果、誘電体膜の配向が制御された誘電体キャパシタを提供することができる。なお、その詳細は、後述の発明を実施するための最良の形態の欄で述べる。

本発明の誘電体キャパシタは、さらに、下記の態様をとることができる。

（Ａ）本発明の誘電体キャパシタにおいて、前記誘電体膜は、ペロブスカイト型の結晶構造を有し、（１１１）面に優先配向した膜であることができる。

（Ｂ）本発明の誘電体キャパシタにおいて、前記第１の電極の表面に表出している（１００）面と、前記誘電体膜の（００１）面とが格子整合していることができる。

（Ｃ）本発明の誘電体キャパシタにおいて、前記誘電体は、一般式ＡＢ_１−ＸＣ_ＸＯ_３で示され、
Ａ元素は、少なくともＰｂであり、
Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、ＷおよびＨｆの少なくとも１つからなり、
Ｃ元素は、Ｌａ、Ｓｒ、ＣａおよびＮｂの少なくとも１つからなることができる。

４．誘電体キャパシタの製造方法
本発明の誘電体キャパシタの製造方法は、
本欄の２．の項に記載の金属薄膜を成膜し、第１の電極を形成すること、
前記第１の電極の上方に誘電体膜を形成すること、
前記誘電体膜の上方に第２の電極を形成すること、を含み、
前記誘電体膜の形成は、物理気相堆積法、化学気相堆積法およびスピンコート法のいずれかの方法により行われる。

本発明の誘電体キャパシタの製造方法によれば、所望の配向を有する第１電極を有する誘電体キャパシタを製造することができる。

５．半導体装置
本発明の誘電体キャパシタは、強誘電体メモリなどの半導体装置に適用することができる。

本実施の形態にかかる金属薄膜の結晶構造を説明する図。 本実施の形態にかかる誘電体キャパシタを説明する図。 本実施の形態にかかる誘電体キャパシタを模式的に示す断面図。 本実施例にかかる誘電体キャパシタを模式的に示す断面図。 サンプルＮｏ１の第１電極２０の表面状態を示すＡＦＭ像。 サンプルＮｏ１の第１電極２０のＸＲＤ回折パターンを示す図。 サンプルＮｏ１１の第１電極２０の表面状態を示すＡＦＭ像。 サンプルＮｏ１１の第１電極２０のＸＲＤ回折パターンを示す図。 サンプルＮｏ１のＰＺＴ膜のＸＲＤ回折パターンを示す図。 サンプルＮｏ１１のＰＺＴ膜のＸＲＤ回折パターンを示す図。 サンプルＮｏ１のＰｔ膜２８とＰＺＴ膜３０の界面に原子配列を示す図。 サンプルＮｏ１の誘電体キャパシタのヒステリシス特性を示す図。 サンプルＮｏ１１の誘電体キャパシタのヒステリシス特性を示す図 本実施の形態にかかる強誘電体メモリを示す図。 本実施の形態にかかる強誘電体メモリを示す図。

以下、本発明の実施の形態の一例について説明する。

１．金属薄膜
１．１．金属薄膜
本実施の形態にかかる金属薄膜は、面心立方型結晶構造を有する金属からなる薄膜である。このような金属として、Ｐｔ、ＩｒおよびＲｕの少なくとも１つを含む金属を挙げることができる。さらに、この金属薄膜は、（１１１）面が優先配向し、かつ、その表面には、前記基体の表面に平行ではない（１００）面が表出している。ここで優先配向とは、Ｘ線回折法のθ−２θスキャンにおいて（１１１）面からの回折ピーク強度が他の結晶面からの回折ピークより大きい状態を意味する。本実施の形態の金属薄膜の表面では、（１００）面が表出している。そのため、本実施の形態にかかる金属薄膜は、その表面に凹凸を有することとなる。このことについて、図１を参照しつつさらに説明する。

図１（Ａ）は、面心立方型結晶構造の単位格子を示す図である。この単位格子において、（１１１）面は、図１（Ａ）に示すＡ面である。本実施の形態にかかる金属薄膜では、（１１１）面が優先配向しているため、面Ａが基板表面と平行になるような結晶構造を有するのである。そして、金属薄膜の表面に表出している（１００）面は、図１に示すＢ面である。つまり、図１（Ｂ）に示すように、Ａ面（（１１１）面）が優先配向しておりその結晶格子の維持される場合には、Ｂ面（（１００）面）は基体の表面とは平行になることがない。その結果、幾何学的に金属薄膜の表面には、凹凸が生じることとなる。

上述したように、本実施の形態にかかる金属薄膜は、その表面に凹凸を有することとなるが、その算術平均粗さ（Ｒａ）は、１．５ｎｍ以上、５ｎｍ以下であることが好ましい。また、本実施の形態にかかる金属薄膜の算術平均粗さが上記範囲にある場合の利点については、後述の誘電体キャパシタの項で説明する。

本実施の形態によれば、たとえば、誘電体キャパシタの下部電極として好適に用いることができる、新規な金属薄膜を提供することができる。

１．２．金属薄膜の製造方法
次に、本実施の形態にかかる金属薄膜の製造方法について説明する。

まず、所与の基体を準備する。基体としては、たとえば、シリコン，ゲルマニウム等の元素半導体、ＧａＡｓ，ＺｎＳｅ等の化合物半導体等の半導体基板、Ｐｔ等の金属基板、サファイア基板、ＭｇＯ，ＳｒＴｉＯ_３，ＢａＴｉＯ_３，ガラス等の絶縁性基板が挙げられる。基板は、たとえば、後述の誘電体キャパシタを形成の際には、その誘電体膜の用途に応じて選択される。誘電体膜が半導体装置に適用される場合には、基体としてシリコン基板、より好ましくはシリコン単結晶基板が用いられる。

この基体の上に、物理気相堆積法（ＰＶＤ法）により金属薄膜を形成する。このとき、スパッタされた金属原子の運動エネルギーを制御することで、前記基板表面における前記金属原子のマイグレーションエネルギーが所望の範囲になるよう制御しつつ、金属薄膜を形成する。運動エネルギーの制御する手段としては、以下の手段を例示することができる。

手段１としては、スパッタする際の印加する電圧を４００Ｖ以下、より好ましくは、３００以上、４００Ｖ以下とすることを挙げることができる。印加する電圧が４００Ｖ以下である場合に、運動エネルギーを小さくすることができ、その結果マイグレーションエネルギーを適宜調整できるためである。これにより、ゆっくりと結晶成長をさせることができ、所望の結晶構造を有する金属薄膜を形成することができる。また、３００Ｖ未満ではスパッタ放電が不安定になるために３００Ｖ以上が好ましい。

手段２としては、成膜時の真空度を０．８Ｐａ以上、１０Ｐａ以下、とすることを挙げることができる。真空度が０．８Ｐａより小さい場合、は、金属薄膜の表面の算術平均粗さが１．５ｎｍ以上、５ｎｍ以下となるような金属薄膜を形成することができない。これは、運動エネルギーが大きくなることで、マイグレーションエネルギーが大きくなってしまい、所望の結晶構造よりもより安定した配向に結晶化してしまうためである。１０Ｐａより高い真空度ではスパッタ放電が不安定になるために好ましくない。

手段３としては、金属薄膜の成膜速度が０．５Å以上、５Å以下、より好ましくは、１．０Å以上、５．０Å以下となる条件で成膜する。成膜速度は、０．５Åより小さい場合には、成膜に要する時間が長くなりすぎて製造コストアップの要因となる。５Åを越える場合には、金属薄膜の表面の算術平均粗さが１．５ｎｍ以上、５ｎｍ以下となるような金属薄膜を形成することができない。成膜速度の制御は、手段１、２の他に、ターゲットと基板間の距離を適宜調整することで行うこともできる。

本実施の形態にかかる金属薄膜の製造方法では、手段１〜３のうち少なくとも１以上の手段を組み合わせて運動エネルギーを制御し、金属薄膜形成時のマイグレーションエネルギーが所望の範囲となるようにすることができる。

本実施の形態にかかる金属薄膜の製造方法によれば、１．１．の項で述べた新規な金属薄膜を形成することができる。

２．誘電体キャパシタおよびその製造方法
次に、本実施の形態にかかる誘電体キャパシタおよびその製造方法について図２を参照しつつ説明する。図２は、本実施の形態にかかる誘電体キャパシタを模式的に示す断面図である。図２に示すように、基体１０の上に設けられた第１電極２０、誘電体膜３０および第２電極４０を含むキャパシタ１００を有する。基体１０としては、上述した材質を用いることができ、キャパシタ１００を構成する各部材については、後述の製造方法と併せて説明する。

まず、第１電極２０について説明する。第１電極２０としては、面心立方型結晶構造を有する金属を用いることができ、たとえば、Ｐｔ、ＩｒおよびＲｕの群から選ばれた金属膜、あるいは、Ｐｔ、ＩｒおよびＲｕの群から選ばれた２種類以上の金属からなる合金を挙げることができる。この第１電極２０は、１．の項で述べた金属薄膜であり、（１１１）面に優先配向しており、その表面には、基体１０の表面と平行でない（１００）面が表出している。この第１電極２０は、上述の１．２．の項で述べた形成方法により形成することができる。

また、第１電極２０の表面の算術平均粗さは、１．５ｎｍ以上、５ｎｍ以下であることが好ましい。算術平均粗さが、１．５ｎｍ以下である場合には、基体１０の表面に平行でない（１００）面が第１電極２０の表面に十分に表出した膜が得られていないこととなり、後述の誘電体膜３０の形成の際に、所望の配向を有する誘電体膜３０を形成することができない。また、算術平均粗さが５ｎｍを越える場合には、誘電体膜３０の膜厚によっては、第１電極２０の凸部と第２電極４０とが接触してしまうことがあり、リーク電流が大きくなってしまうことがある。

次に、誘電体膜３０について説明する。誘電体膜３０は、ペロブスカイト型の結晶構造を有する酸化物であることが好ましい。中でも、一般式ＡＢ_１−ＸＣ_ＸＯ_３で示され、Ａ元素は、少なくともＰｂであり、Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、ＷおよびＨｆの少なくとも１つからなり、Ｃ元素は、Ｌａ、Ｓｒ、ＣａおよびＮｂの少なくとも１つからなる誘電体化合物であることが好ましい。誘電体膜３０は、良好な分極特性を引き出すために、（１１１）面に優先配向していることができる。

次に、第２電極４０について説明する。第２電極４０は、たとえば、Ｐｔ又はＩｒ等の貴金属や、その酸化物（たとえば、ＩｒＯ_x等）を材料として用いることができる。また、第２電極４０は、これらの材料の単層でもよいし、複数の材料からなる層を積層した多層構造であってもよい。第２電極４０の成膜方法は、スパッタ法、真空蒸着、ＣＶＤ等の公知の方法を用いることができる。

以上の工程により、本実施の形態にかかる誘電体キャパシタを製造することができる。

本実施の形態にかかる誘電体キャパシタおよびその製造方法によれば、ヒステリシス特性の良好な誘電体キャパシタ１００を提供することができる。これは、誘電体膜３０が、強く（１１１）面に優先配向しているためであると考えられる。ここで、本実施の形態にかかる誘電体キャパシタ１００において、誘電体膜３０が強く（１１１）面に優先配向させることができるのは、第１電極２０の結晶構造に起因すると考察される。この考察について、誘電体膜３０としてＰＺＴ系膜を適用した場合を例示して図３を参照しつつ説明する。

１．金属薄膜の項で説明したように、第１電極２０は、（１１１）面が優先配向しつつ、その表面には、基体１０の表面とは平行ではない（１００）面が表出することで、凹凸を有している。図３（Ａ）は、この第１電極２０と、誘電体膜３０との境界を拡大して示す図である。図３（Ａ）に示すように、第１電極２０の結晶系は面心立方型であり、結晶格子の３辺は、同じ長さ（ａ＝ｂ＝ｃ）を有している。一方、正方晶系（ｔｅｔｒａｇｏｎａｌ）の結晶構造を有するＰＺＴ膜の場合、結晶格子の３辺は同一ではなく、ａ＝ｂ≠ｃの関係にある。本実施の形態にかかる誘電体キャパシタ１００では、第１電極２０の表面に露出している（１００）面と、ＰＺＴ膜の（００１）面が格子整合して結晶化することができるのである。その結果、図３（Ｂ）に示すように、第１電極２０と、ＰＺＴ膜との幾何学的な関係からＰＺＴ膜は（１１１）面優先配向を示すことになるのである。

なお、上記の説明では、正方晶系のみではなく、菱面体型（ｒｈｏｍｂｏｈｅｄｒａｌ）のＰＺＴ膜の場合であっても、同様に、（１１１）面に優先配向した誘電体膜３０を形成することができる。以上のように、本実施の形態にかかる誘電体キャパシタ１００によれば、（１１１）面に優先配向した誘電体膜３０を形成することができ、ヒステリシス特性の良好なキャパシタ１００を提供することができるのである。

３．実施例
３．１．キャパシタの形成
以下、本実施の形態にかかる誘電体キャパシタの実施例について図４を参照しつつ説明する。

（ａ）第１電極２０の形成
まず、図４に示すように、基体１０として、シリコン基板を準備した。この基体１０の上に、膜厚が５０ｎｍのＴｉＡｌＮ膜２２と、膜厚が５０ｎｍのＩｒ膜２４と、膜厚が８０ｎｍのＩｒＯ_ｘ膜２６とを順次積層する。これらの膜の形成は、スパッタ法で行った。ついで、Ｉｒ膜２６の上に膜厚が１００ｎｍのＰｔ膜２８を形成し、４種の膜が積層されてなる第１電極２０を形成した。以下に各膜の形成条件を記す。

ＴｉＡｌＮ膜２２：Ｔｉ−Ａｌ合金ターゲット（組成Ｔｉ６０ａｔ％、Ａｌ４０ａｔ％）をアルゴン（Ａｒ）と窒素（Ｎ_２）の混合ガス雰囲気中でＤＣマグネトロンスパッタ法で基板温度４００℃で成膜した。

Ｉｒ膜２４は、Ａｒ雰囲気中でＩｒターゲットからＤＣマグネトロンスパッタ法で成膜した。基板温度は、２５０℃で成膜した。

ＩｒＯｘ膜２６は、Ｉｒ膜に引き続いて、Ａｒと酸素（Ｏ_２）の混合ガス雰囲気中でＩｒターゲットからＤＣマグネトロンスパッタ法で成膜した。基板温度は、２５０℃で成膜した。

Ｐｔ膜２８の成膜条件は、表１に示す通りであった。なお実施例では、Ｐｔ膜２８の成膜条件が異なるサンプル１〜１０と、比較例として、サンプル１１とを形成した。

（ｂ）誘電体膜３０の形成
次に、（ａ）により形成されたサンプル１〜１１のそれぞれについて第１電極２０の上に、誘電体膜３０としてＰＺＴ膜（以下、「ＰＺＴ膜３０」と記載する。）を形成した。ＰＺＴ膜３０は、スピンコート法でＰＺＴのゾルゲル溶液を塗布／乾燥を３回繰り返し行い、その後、高速昇温加熱（ＲＴＡ）処理を行い結晶化させた。結晶化温度は６００℃、結晶化時間は５分、処理中の雰囲気は酸素である。結晶化後のＰＺＴ膜の膜厚は１５０ｎｍであった。

（ｃ）第２電極４０の形成
次に、（ｂ）により形成された誘電体膜３０の上に、第２電極４０として膜厚が２００ｎｍのＰｔ膜をＤＣマグネトロンスパッタ法で成膜した。成膜条件は、成膜温度は２５０℃、放電電圧は４３５Ｖ、成膜速度は、６．０Å／秒であった。その後、公知のフォトリソグラフィーおよびエッチング技術により、図４に示されるような誘電体キャパシタ１００を形成した。

３．２．評価
まず、工程（ａ）までが終了した時点で、第１電極２０の表面形状を原子間力顕微鏡（ＡＦＭ）で調べた。ＡＦＭ観察は、測定モードがタッピングモード、探針のスキャンスピードが１Ｈｚ、水平分解能が９ｂｉｔで行った。サンプルＮｏ１の第１電極２０の表面のＡＦＭ像を図５に示す。また、エックス線回折（ＸＲＤ）法で、第１電極２０の結晶構造および配向性を調べた。サンプルＮｏ１の第１電極２０のＸＲＤパターンを図６に示す。比較のために、サンプルＮｏ１１の第１電極２０の表面のＡＦＭ像を図７に示し、ＸＲＤパターンを図８に示す。

図５から分かるように、サンプルＮｏ１の第１電極２０のＰｔ膜２８の表面には凹凸があり、この膜の表面の算術平均粗さは、１．８ｎｍであった。また、図６から分かるように、サンプル１のＰｔ膜２８は、強く（１１１）面に配向していることが確認された。

これに対して、図５と図７とを比較しても分かるように、サンプルＮｏ１１にかかる第１電極２０のＰｔ膜２８の表面は凹凸は小さく、算術平均粗さＲａは、１．１ｎｍであった。また、図８に示すように、Ｐｔ膜２８は、（１１１）面配向しているが、サンプル１のＰｔ膜に比べて（１１１）面からの回折ピーク強度は小さく、（１１１）面配向度が弱いことが確認された。

次に、実施例であるサンプルＮｏ１について、工程（ｂ）を終えた段階でのＰＺＴ膜３０のＸＲＤパターンを図９に示す。また。比較例であるサンプルＮｏ１１についてのＰＺＴ膜３０のＸＲＤパターンは図１０に示す。図９に示すように、サンプルＮｏ１のＰＺＴ膜３０は、ペロブスカイト構造を有し、強い（１１１）面配向していることが確認された。一方、図１０に示すように、比較例にかかるサンプルＮｏ１１のＰＺＴ膜は、（１１１）面に配向していることを示すピークが非常に小さいことが確認された。これらの結果より、第１電極２０が１１１面配向しておりその算術平均粗さＲａが所望の範囲にある場合、この第１電極２０の上に形成されたＰＺＴ膜３０は、強く（１１１）面配向を示すことが分かった。

また、サンプルＮｏ１について、第１電極２０とＰＺＴ膜３０との界面における原子配列を電子顕微鏡で観察した。その結果を図１１に示す。図１１から分かるように、Ｐｔ膜２８の（１００）面と、ＰＺＴ膜３０の（００１）面とが格子整合していることが確認された。そのため、本実施例にかかるＰＺＴ膜３０は、幾何学的に、（１１１）面に強く優先配向することができるのである。以上のように本発明の金属薄膜は、（１１１）面が優先配向しつつ、その表面には、基体１０の表面とは平行ではない（１００）面が表出することで、凹凸を有している。また本実施例の誘電体キャパシタの誘電体膜は、ペロブスカイト型の結晶構造を有し、（１１１）面に優先配向した膜である。また電極の表面に表出している（１００）面と、誘電体膜の（００１）面とが格子整合している。

次に、実施例であるサンプルＮｏ１の誘電体キャパシタのヒステリシス曲線を図１２に示す。また、比較例であるサンプルＮｏ１１の誘電体キャパシタのヒステリシス曲線を図１３に示す。図１２と図１３と比較すると分かるように、サンプルＮｏ１の誘電体キャパシタは、印加電圧が３Ｖのときの残留分極（Ｐｒ）は、１４．５μＣ／ｃｍ^２であり、サンプルＮｏ１１の誘電体キャパシタの残留分極は、８．１μＣ／ｃｍ^２であった。実施例にかかる誘電体キャパシタは、比較例にかかる誘電体キャパシタと比して、大きな残留分極を有することが確認された。

以上述べたように、本実施の形態にかかる金属薄膜を誘電体キャパシタの下部電極として用いることで、ＰＺＴ膜の結晶配向性を向上させることができる。その結果、大きな残留分極の誘電体キャパシタを得ることができる。

４．適用例
４．１．第１の適用例
次に、本実施の形態にかかる誘電体キャパシタを含む半導体装置について、説明する。なお、本実施の形態では、誘電体キャパシタを含む強誘電体メモリ装置を例に挙げて説明する。

図１４（Ａ）および図１４（Ｂ）は、本実施の形態にかかる誘電体キャパシタを用いた強誘電体メモリ装置１０００を模式的に示す図である。なお、図１４（Ａ）は、強誘電体メモリ装置１０００の平面的形状を示すものであり、図１４（Ｂ）は、図１４（Ａ）におけるＩ−Ｉ断面を示すものである。

強誘電体メモリ装置１０００は、図１４（Ａ）に示すように、メモリセルアレイ２００と、周辺回路部３００とを有する。そして、メモリセルアレイ２００と周辺回路部３００とは、異なる層に形成されている。また、周辺回路部３００は、メモリセルアレイ２００に対して半導体基板４００上の異なる領域に配置されている。なお、周辺回路部３００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、又はアドレスバッファを挙げることができる。

メモリセルアレイ２００は、行選択のための下部電極２１０（ワード線）と、列選択のための上部電極２２０（ビット線）とが交叉するように配列されている。また、下部電極２１０及び上部電極２２０は、複数のライン状の信号電極から成るストライプ形状を有する。なお、信号電極は、下部電極２１０がビット線、上部電極２２０がワード線となるように形成することができる。

そして、図１４（Ｂ）に示すように、下部電極２１０と上部電極２２０との間には、誘電体膜２１５が配置されている。メモリセルアレイ２００では、この下部電極２１０と上部電極２２０との交叉する領域において、誘電体キャパシタ２３０として機能するメモリセルが構成されている。なお、誘電体膜２１５は、少なくとも下部電極２１０と上部電極２２０との交叉する領域の間に配置されていればよい。

さらに、強誘電体メモリ装置１０００は、下部電極２１０、誘電体膜２１５、及び上部電極２２０を覆うように、第２の層間絶縁膜４３０が形成されている。さらに、配線層４５０、４６０を覆うように第２の層間絶縁膜４３０の上に絶縁性の保護層４４０が形成されている。

周辺回路部３００は、図１４（Ａ）に示すように、前記メモリセルアレイ２００に対して選択的に情報の書き込み若しくは読出しを行うための各種回路を含み、例えば、下部電極２１０を選択的に制御するための第１の駆動回路３１０と、上部電極２２０を選択的に制御するための第２の駆動回路３２０と、その他にセンスアンプなどの信号検出回路（図示省略）とを含んで構成される。

また、周辺回路部３００は、図１４（Ｂ）に示すように、半導体基板４００上に形成されたＭＯＳトランジスタ３３０を含む。ＭＯＳトランジスタ３３０は、ゲート絶縁膜３３２、ゲート電極３３４、及びソース／ドレイン領域３３６を有する。各ＭＯＳトランジスタ３３０間は、素子分離領域４１０によって分離されている。このＭＯＳトランジスタ３３０が形成された半導体基板４００上には、第１の層間絶縁膜４２０が形成されている。そして、周辺回路部３００とメモリセルアレイ２００とは、配線層５１によって電気的に接続されている。

次に、強誘電体メモリ装置１０００における書き込み、読出し動作の一例について述べる。

まず、読出し動作においては、選択されたメモリセルのキャパシタに読み出し電圧が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流又はビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。そして、非選択のメモリセルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。

書き込み動作においては、‘１’の書き込みの場合は、選択されたメモリセルのキャパシタに分極状態を反転させる書き込み電圧が印加される。‘０’の書き込みの場合は、選択されたメモリセルのキャパシタに分極状態を反転させない書き込み電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択のメモリセルのキャパシタには書き込み時のクロストークを防ぐために、所定の電圧が印加される。

この強誘電体メモリ装置１０００において、誘電体キャパシタ２３０は、下部電極２１０として所望の配向の金属薄膜を用いているため、（１１１）面に強く配向したＰＺＴ系の誘電体膜２１５を含む。
そのため、誘電体キャパシタ２３０は、良好なヒステリシス特性を有することとなり、信頼性の高い強誘電体メモリ装置１０００を提供することができる。

４．２．第２の適用例
次に、本実施の形態にかかる誘電体キャパシタを含む半導体装置の他の例について、図１５を参照しつつ、その製造工程と構造について説明する。なお、本実施の形態では、誘電体キャパシタを含む強誘電体メモリ装置を例に挙げて説明する。図１５は、第２の適用例にかかる半導体装置を説明するための断面図である。

図１５（Ａ）に示すように、半導体層であるシリコン基板５０１にＭＯＳトランジスタを形成する。この工程の一例を以下に記す。まず、シリコン基板５０１に活性領域を限定するための素子分離膜５０２を形成する。ついで、画定された活性領域にゲート酸化膜５０３を形成する。ゲート酸化膜５０３上にゲート電極５０４を形成し、ゲート電極５０４の側壁にサイドウォール５０５ａ、ｂを形成し、さらに、素子領域に位置するシリコン基板５０１に、ソース及びドレインとなる不純物領域５０６ａ，５０６ｂを形成する。このようにして、シリコン基板５０１にＭＯＳトランジスタが形成される。

次に、ＭＯＳトランジスタの上に、酸化シリコンを主成分とする第１の層間絶縁膜５０７を形成し、さらに、第１の層間絶縁膜５０７に、不純物領域５０６ａ及び５０６ｂへつながるコンタクトホールを形成する。これらコンタクトホールに、密着層５０８ａ，５０８ｂ及びＷプラグ５０９ａ，５０９ｂを埋め込む。ついで、第１の層間絶縁膜５０７の上に、Ｗプラグ５０９ａに接続する強誘電体キャパシタ５１０を形成する。

強誘電体キャパシタ５１０は、下部電極５１０ａ、強誘電体層５１０ｂ、上部電極５１０ｃ、保護膜５１０ｄをこの順に積層した構造である。強誘電体キャパシタ５１０の形成方法は以下の通りである。下部電極５１０ａとしてはＴｉＡｌＮ膜（１００ｎｍ）、Ｉｒ膜（５０ｎｍ）、ＩｒＯｘ膜（８０ｎｍ）をこの順にスパッタ法で形成し、さらに本発明の方法でＰｔ膜（１００ｎｍ）を形成する。強誘電体層５１０ｂとしてはＰＺＴ膜を、スピンコート法でＰＺＴのゾルゲル溶液を塗布／乾燥を３回繰り返し行い、その後、高速昇温加熱（ＲＴＡ）処理を行い結晶化させて形成した。結晶化温度は６００℃、結晶化時間は５分、処理中の雰囲気は酸素である。結晶化後のＰＺＴ膜の膜厚は１５０ｎｍである。上電極５１０ｃとしてはＰｔ膜（５０ｎｍ）を形成した。その後に７００℃、１時間、酸素雰囲気中の条件で熱処理を行い、さらに保護膜５１０ｄとしてＩｒＯｘ膜（１００ｎｍ）、Ｉｒ膜（７０ｎｍ）をこの順に形成した。その後、公知のフォトリソグラフィーおよびエッチング技術により、強誘電体キャパシタ５１０を形成した。

ついで、図１５（Ｂ）に示すように、強誘電体キャパシタ５１０上に、酸化シリコンを主成分とする第２の層間絶縁膜５１１を形成し、強誘電体キャパシタ５１０上に位置するビアホール、及びＷプラグ５０９ｂ上に位置するビアホールを形成する。これらビアホールに、強誘電体キャパシタ５１０に接続する密着層５１２ａ及びＷプラグ５１３ａ、ならびに、Ｗプラグ５０９ｂに接続する密着層５１２ｂ及びＷプラグ５１３ｂを埋め込む。第２の層間絶縁膜５１１上に、Ｗプラグ５１３ａ，５１３ｂそれぞれに接続するＡｌ合金配線５１４ａ，５１４ｂを形成する。その後、第２の層間絶縁膜５１１上及びＡｌ合金配線５１４ａ，５１４ｂ上に、パッシベーション膜５１５を形成する。
この強誘電体メモリ装置において、誘電体キャパシタ５１０は、下部電極５１０ａとして所望の配向の金属薄膜を用いているため、（１１１）面に強く配向したＰＺＴ系の誘電体膜５１０ｂを含む。そのため、誘電体キャパシタ５１０は、良好なヒステリシス特性を有することとなり、信頼性の高い強誘電体メモリ装置を提供することができる。

１０…基体、 ２０…第１電極、 ２２…ＴｉＡｌＮ膜、 ２４…Ｉｒ膜、 ２６…ＩｒＯｘ膜、 ２８…Ｐｔ膜、 ３０…誘電体膜、 ４０…第２電極、 ５１…配線層、 １００…キャパシタ、 １００…キャパシタ、 １００…誘電体キャパシタ、 ２００…メモリセルアレイ、 ２１０…下部電極、 ２１５…誘電体膜、 ２２０…上部電極、 ２３０…誘電体キャパシタ、 ３００…周辺回路部、 ３１０…第１の駆動回路、 ３２０…第２の駆動回路、 ３３０…ＭＯＳトランジスタ、 ３３２…ゲート絶縁層、 ３３４…ゲート電極、 ３３６…ソース／ドレイン領域、 ４００…半導体基板、 ４１０…素子分離領域、 ４２０…第１の層間絶縁膜、 ４３０…第２の層間絶縁膜、 ４４０…保護層、 ４５０、４６０…配線層、 １０００…強誘電体メモリ装置、５０１…シリコン基板、 ５０２…素子分離膜、 ５０３…ゲート酸化膜、 ５０４…ゲート電極、 ５０５ａ、ｂ…サイドウォール、 ５０６ａ、ｂ…不純物領域、 ５０７…第１の層間絶縁膜、 ５０８ａ、ｂ…密着層、 ５０９ａ、ｂ…Ｗプラグ、 ５１０…強誘電体キャパシタ、 ５１１…第２の層間絶縁膜、 ５１２ａ、ｂ…密着層、 ５１３ａ、ｂ…Ｗプラグ、 ５１４ａ、ｂ…Ａｌ合金配線、 ５１５…パッシベーション膜

Claims (17)

1. 所与の基体の上方に設けられた面心立方型結晶構造を有する金属の薄膜であって、
   前記薄膜は、（１１１）面が優先配向し、かつ、その表面には、前記基体の表面と平行ではない（１００）面が表出している、金属薄膜。
2. 請求項１において、
   前記面心立方型結晶構造を有する金属は、Ｐｔ、ＩｒおよびＲｕの群から選ばれる少なくとも１つを含む、金属薄膜。
3. 請求項１または２において、
   前記金属薄膜の表面の算術平均粗さ（Ｒａ）は、１．５ｎｍ以上、５ｎｍ以下である、金属薄膜。
4. 物理気相堆積法により金属薄膜を形成する方法であって、
   ４００Ｖ以下の電圧を印加して成膜を行う、金属薄膜の形成方法。
5. 請求項４において、
   その成膜速度は、０．５Å／秒以上、５Å／秒以下である、金属薄膜の形成方法。
6. 請求項４または５において、
   その成膜時の真空度は、０．８Ｐａ以上、１０Ｐａ以下である、金属薄膜の形成方法。
7. 物理気相堆積法により金属薄膜を形成する方法であって、
   その成膜速度は、０．５Å／秒以上、５Å／秒以下である、金属薄膜の形成方法。
8. 請求項７において、
   その成膜時の真空度は、０．８Ｐａ以上、１０Ｐａ以下である、金属薄膜の形成方法。
9. 物理気相堆積法により金属薄膜を形成する方法であって、
   その成膜時の真空度は、０．８Ｐａ以上、１０Ｐａ以下である、金属薄膜の形成方法。
10. 請求項４ないし９のいずれかに記載の金属薄膜の製造方法により形成される、金属薄膜。
11. 所与の基体と、
    前記基体の上方に設けられた請求項１ないし３および１０のいずれかに記載の金属薄膜からなる第１の電極と、
    前記第１の電極の上方に設けられた誘電体膜と、
    前記誘電体膜の上方に設けられた第２の電極と、を含む、誘電体キャパシタ。
12. 請求項１１において、
    前記誘電体膜は、ペロブスカイト型の結晶構造を有し、（１１１）面に優先配向した膜である、誘電体キャパシタ。
13. 請求項１１または１２において、
    前記第１の電極の表面に表出している（１００）面と、前記誘電体膜の（００１）面とが格子整合している、誘電体キャパシタ。
14. 請求項１１ないし１３のいずれかにおいて、
    前記誘電体は、一般式ＡＢ_１−ＸＣ_ＸＯ_３で示され、
    Ａ元素は、少なくともＰｂであり、
    Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、ＷおよびＨｆの少なくとも１つからなり、
    Ｃ元素は、Ｌａ、Ｓｒ、ＣａおよびＮｂの少なくとも１つからなる、誘電体キャパシタ。
15. 請求項１ないし３および１０のいずれかに記載の金属薄膜を成膜し、第１の電極を形成すること、
    前記第１の電極の上方に誘電体膜を形成すること、
    前記誘電体膜の上方に第２の電極を形成すること、を含み、
    前記誘電体膜の形成は、物理気相堆積法、化学気相堆積法およびスピンコート法のいずれかの方法により行われる、誘電体キャパシタの製造方法。
16. 請求項１５に記載の製造方法により製造された誘電体キャパシタ。
17. 請求項１１ないし１４および１６のいずれかに記載の誘電体キャパシタを含む、半導体装置。