JP2004303994A - 強誘電体メモリ素子およびその製造方法 - Google Patents

Abstract

【課題】従来の半導体プロセスにおいては、還元雰囲気によって強誘電体特性が劣化し、強誘電体メモリ素子としての性能が得られないことが課題であった。
【解決手段】強誘電体キャパシタを、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と前記下部電極との交差領域に形成された強誘電体層および前記強誘電体層と前記上部電極との間に設けられた中間電極より構成し、前記中間電極を水素バリア機能を有する導電性材料で形成する。
【選択図】 図４

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイを含む強誘電体メモリ素子およびその製造方法に関する。
【０００２】
【従来の技術】
強誘電体メモリ素子の製造において、強誘電体層を形成した後、層間絶縁層の形成工程やドライエッチング工程などにおいて、強誘電体層が水素雰囲気下に曝されることがある。強誘電体層は、一般に金属酸化物からなる。このため、強誘電体層が水素に曝されると、強誘電体層を構成する酸素がこの水素により還元される。これにより、強誘電体層がダメージを受けることになる。たとえば、強誘電体層がＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）からなる場合には、ＳＢＴが水素によって還元されると、粒界部において金属Ｂｉが生じ、上部電極と下部電極とが短絡することになる。これを防止する目的で、一般的に水素バリア膜と称される保護膜を強誘電体キャパシタ上に被覆する。水素バリア膜としては各種酸化物が検討されている。
【０００３】
ところが素子の形成過程において、この水素バリア膜は必ずしも強誘電体キャパシタを常時完全に被覆しているとは限らない。例えばキャパシタの上電極と配線層とのコンタクトを確保するためには、少なくとも上電極上に形成された水素バリア膜の一部を取り除く必要が生じる。この領域においては、水素に対するバリア膜が存在しなくなるため、以後の工程においては、上電極からの水素侵入を防止することができなくなるという問題点があった。
【０００４】
【発明が解決しようとする課題】
本発明は、素子の形成過程において強誘電体キャパシタ上の水素バリア膜が一部除去されても、以後の工程で発生する水素から強誘電体層を保護することを目的としている。
【０００５】
【課題を解決するための手段】
本発明の強誘電体メモリ素子は、メモリセルがマトリクス状に配列され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と前記下部電極との交差領域に形成された強誘電体層および前記強誘電体層と前記上部電極との間に設けられた中間電極を含む強誘電体メモリ素子において、前記中間電極が水素バリア機能を有する材料で構成されることを特徴とする。
【０００６】
上記構成によれば、配線工程において上部電極から水素が侵入しても、強誘電体層上部から強誘電体層への水素の侵入を防止できるという効果を有する。
【０００７】
本発明の強誘電体メモリ素子は、前記上部電極が水素バリア機能を有する材料を含むことを特徴とする。
【０００８】
上記構成によれば、予め上部電極への水素侵入を制限できるため、前記中間電極との併用により、さらに強固に強誘電体層を保護できるという効果を有する。
【０００９】
本発明の強誘電体メモリ素子は、前記水素バリア機能を有する材料がイリジウムの酸化膜であることを特徴とする。
【００１０】
上記構成によれば、素子形成過程における強誘電体の劣化を防止できるだけでなく、分極反転の繰り返しに起因した強誘電体層の疲労劣化を防止できるという効果を有する。
【００１１】
本発明の強誘電体メモリ素子は、前記水素バリア機能を有する材料がＳｒＲｕＯｘの化学式で表される酸化物であることを特徴とする。
【００１２】
上記構成によれば、素子形成過程における強誘電体の劣化を防止できるだけでなく、分極反転の繰り返しに起因した強誘電体層の疲労劣化を防止できるという効果を有する。
【００１３】
本発明の強誘電体メモリ素子は、前記上部電極が異なる材料の積層構造であるとき、最上層はＰｔあるいはＩｒであることを特徴とする。
【００１４】
上記構成によれば、上部電極と周辺回路部とを接続する際、配線材料と上部電極との接触点における配線材料の酸化を防止できるという効果を有する。
【００１５】
本発明の強誘電体メモリ素子は、少なくとも前記強誘電体層の側壁には水素バリア機能を有する絶縁性の材料が配置されていることを特徴とする。
【００１６】
上記構成によれば、強誘電体層上部のみならず、強誘電体層側壁部からの水素侵入を防止できるという効果を有する。
【００１７】
本発明の強誘電体メモリ素子は、前記強誘電体層の側壁に層間絶縁層としてオゾンＴＥＯＳ−ＳｉＯ_２膜とプラズマＴＥＯＳ−ＳｉＯ_２膜が積層されるとき、前記オゾンＴＥＯＳ−ＳｉＯ_２と前記プラズマＴＥＯＳ−ＳｉＯ_２膜との間に水素バリア機能を有する絶縁性の材料が配置されていることを特徴とする。
【００１８】
上記構成によれば、隣接する強誘電体層の間にオゾンＴＥＯＳ−ＳｉＯ_２膜が埋め込まれるため、水素バリア機能を有する絶縁性の材料の強誘電体側壁部における被覆性が良好になるという効果を有する。
【００１９】
本発明の強誘電体メモリ素子は、前記水素バリア機能を有する絶縁性の材料がアルミニウム、チタン、ジルコニウム、マグネシウムあるいはハフニウムのいずれかの元素を少なくとも一つ以上含有する酸化物であることを特徴とする。
【００２０】
上記構成によれば、強誘電体層側壁からの水素侵入を効果的に防止できるという効果を有する。
【００２１】
本発明の強誘電体メモリ素子は、前記水素バリア機能を有する絶縁性の材料が前記強誘電体層に含まれるいずれかの元素を少なくとも一つ以上含有する酸化物であることを特徴とする。
【００２２】
上記構成によれば、強誘電体側壁からの水素侵入を防止できるとともに、強誘電体層との界面における相互拡散の影響が小さくなるという効果を有する。
【００２３】
本発明の強誘電体メモリ素子は、前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部を含み、前記周辺回路部の上には、前記水素バリア機能を有する材料が配置されていないことを特徴とする。
【００２４】
上記構成によれば、配線工程まで終了した後、周辺回路部のみ還元雰囲気におけるアニール処理によって、素子特性を回復できるという効果を有する。
【００２５】
本発明の強誘電体メモリ素子は、前記強誘電体層が、前記下部電極と前記上部電極との交差領域にのみに設けられていることを特徴とする。
【００２６】
上記構成によれば、強誘電体キャパシタの内部から、強誘電体キャパシタの領域外への電気力線のはみ出しが抑えられるため、強誘電体キャパシタのヒステリシスループの角型性を向上させることができるという効果を有する。
【００２７】
本発明の強誘電体メモリ素子の製造方法は、強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを含む強誘電体メモリ素子の製造方法であって、以下の工程を含むことを特徴とする。
（ａ）基板の上に、第１導電層を形成する工程。
（ｂ）前記第１導電層の上に、強誘電体層を形成する工程。
（ｃ）前記強誘電体層の上に、水素バリア機能を有する第２導電層を形成する工程。
（ｄ）少なくとも、前記強誘電体層および前記第２導電層をパターニングする工程。
（ｅ）前記第一導電層に直交して第三導電層を形成し、第一導電層と第三導電層の直交する領域に強誘電体キャパシタを形成する工程。
【００２８】
上記方法によれば、上部電極形成以降の工程において発生する水素が、強誘電体層の上部から強誘電体層内部へ侵入することを防止できるという効果を有する。
【００２９】
本発明の強誘電体メモリ素子の製造方法は、前記（ｃ）工程のあとに前記強誘電体層の形成温度以下の温度で熱処理をおこなうことを特徴とする。
【００３０】
上記方法によれば、前記第二導電層と強誘電体層との界面整合性を良好にできるとともに、前記第二導電層の結晶性を向上させることができるため、その水素バリア機能を強化できるという効果を有する。
【００３１】
本発明の強誘電体メモリ素子の製造方法は、前記（ｄ）工程のあとに前記強誘電体層の形成温度以下の温度で熱処理をおこなうことを特徴とする。
【００３２】
上記方法によれば、前記第二導電層の結晶性も向上させると同時に、パターニングによって生じた強誘電体層のダメージを回復させることができるという効果を有する。
【００３３】
本発明の強誘電体メモリ素子の製造方法は、前記熱処理は酸素雰囲気においておこなうことを特徴とする。
【００３４】
上記方法によれば、成膜時のプラズマダメージあるいはパターニング時のダメージに起因した第二導電層および強誘電体層の酸素欠損を補うことができるため、良好な強誘電特性を得ることができるという効果を有する。
【００３５】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照しながら説明する。
【００３６】
１．１ デバイスの構造
図１は、強誘電体メモリ素子を模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿って強誘電体メモリ素子の一部を模式的に示す断面図である。図３は、図１のＢ−Ｂ線に沿って強誘電体メモリ素子の一部を模式的に示す断面図である。図４は、図２におけるメモリセルアレイを拡大した断面模式図である。図５は、図３におけるメモリセルアレイを拡大した断面模式図である。
【００３７】
強誘電体メモリ素子１０００は、メモリセルアレイ１００と、周辺回路部２００とを有する。そして、メモリセルアレイ１００と周辺回路部２００とは、異なる層に形成されている。周辺回路部２００は、メモリセルアレイ１００の外側の領域において形成されている。具体的には、周辺回路部の形成領域Ａ２００は、メモリセルアレイの形成領域Ａ１００の外側の領域において設けられている。この例では、下層に周辺回路部２００が、上層にメモリセルアレイ１００が形成されている。周辺回路部２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを挙げることができる。
【００３８】
メモリセルアレイ１００は、行選択のための下部電極（ワード線）１２と、列選択のための上部電極（ビット線）１６とが直交するように配列されている。すなわち、Ｘ方向に沿って下部電極１２が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って上部電極１６が所定ピッチで配列されている。なお、下部電極１２がビット線、上部電極１６がワード線でもよい。
【００３９】
メモリセルアレイ１００は、図２および図３に示すように、第１層間絶縁層１０の上に設けられている。メモリセルアレイ１００は、図４および図５に示すように、第１層間絶縁層１０上に、下部電極１２、強誘電体キャパシタを構成する強誘電体層１４、中間電極１８および上部電極（上電極）１６が積層されて構成されている。強誘電体層１４および中間電極１８は、下部電極１２と上部電極１６との交差領域に設けられている。すなわち、下部電極１２と上部電極１６との交差領域において、強誘電体キャパシタ２０からなるメモリセルが構成されている。
【００４０】
ここで中間電極として、水素バリア機能を有する材料をもちいる。導電性であれば材料を選ばず、たとえばイリジウムの酸化膜やストロンチウムおよびルテニウムの酸化物は、導電性でありながら水素バリア機能を有する代表的な候補材料である。このことによって、上部電極１６を形成以降の工程において発生する水素が、強誘電体層上部から強誘電体層内部へ侵入することを防止することができる。また強誘電体層の材料としてはＰｂ（Ｚｒ，Ｔｉ）Ｏ_３（以下ＰＺＴと表記）やＳｒＢｉ_２Ｔａ_２Ｏ_９（以下ＳＢＴと表記）が用いられる。
【００４１】
図５に示すように、強誘電体キャパシタ２０における下部電極１２を少なくとも覆うように、絶縁層７２が形成されている。この絶縁層７２は、上部電極１６の下に設けられている。絶縁層７２が設けられていることにより、下部電極１２と、中間電極１８または上部電極１６との短絡が防止されている。絶縁層７２としては、良好なステップカバレッジを有するオゾンＴＥＯＳ−ＳｉＯ_２膜をもちいることが望ましい。この下には予め第一水素バリア膜４２を形成する。これによって絶縁層７２を形成する際に発生する水素や水分が、強誘電体層１４の側壁から強誘電体層内部へ侵入するのを防ぐことができる。
【００４２】
また、図４および図５に示すように、少なくともメモリセルアレイ１００の全面を覆うように、第二水素バリア膜４３が形成されている。第二水素バリア膜４３を形成することにより、第二水素バリア膜４３の形成後の工程（たとえばパシベーション膜形成工程）で発生する水素によって、強誘電体キャパシタ２０の強誘電体層１４が還元されるのを抑えることができる。ここで第一水素バリア膜４２、あるいは第二水素バリア膜４３の材質は、水素バリア機能を有すれば特に限定されない。ただし強誘電体キャパシタの上部電極と下部電極との間の短絡を防止するため、第一水素バリア膜４２は絶縁性材料を用いる必要がある。材料としてはアルミニウムの酸化物，マグネシウムの酸化物、ジルコニウムの酸化物、チタンの酸化物、ハフニウムの酸化物等が候補である。また、アルミニウム、マグネシウム、ジルコニウム、チタンあるいはハフニウムの各元素を任意の割合で含む複合酸化物でも良い。あるいは、強誘電体層に含有される材料をもちいても効果がある。たとえば強誘電体層１４の材料としてＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）をもちいるときは、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）そのものを水素バリア材料として利用することができる。ただしこの場合、結晶性薄膜としてではなく、アモルファス状態の膜として用いた方がより効果的な水素バリア性能を得ることができる。また、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）に含有される一部元素の酸化物でも良い。たとえばストロンチウムの酸化物、ビスマスの酸化物、あるいはタンタルの酸化物が候補である。これらの酸化物の組み合わせでも良い。同様に、強誘電体層１４の材料として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３（ＰＺＴ）をもちいるときはＰＺＴそのものや、ジルコニウムの酸化物、チタンの酸化物を第一水素バリア膜としてもちいることができる。第二水素バリア膜は水素バリア性能を有する材料であれば絶縁性材料のみならず導電性材料であっても構わない。
【００４３】
第一水素バリア膜４２は、周辺回路部の形成領域Ａ２００には、形成されていないことができる。これにより、メモリセルアレイ１００における強誘電体層１４が水素により還元されるのを抑えつつ、周辺回路部２００を水素により回復することができる。
【００４４】
また、図２および図３に示すように、メモリセルアレイ１００を覆うように、第１層間絶縁層１０の上に、第１保護層３６が形成されている。さらに、配線層１９を覆うように第１保護層３６上に絶縁性の第２保護層３８が形成されている。
【００４５】
第１保護層３６と、第２保護層３８との間には、第三水素バリア膜４４が形成されている。第三水素バリア膜４４は、少なくともメモリセルアレイ領域Ａ１００に形成されることができる。第三水素バリア膜４４を形成することにより、第三水素バリア膜４４の形成後の工程（たとえばパシベーション膜形成工程）で発生する水素によって、メモリセルアレイ１００における強誘電体層１４が水素により還元されることをより確実に抑えることができる。第三水素バリア膜４４の材質は、水素バリア機能を有すれば特に限定されず、絶縁性であっても非絶縁性であってもよい。第三水素バリア膜４４が絶縁性の材質からなる場合には、第三水素バリア膜４４の材質は、第一水素バリア膜４２の材質で例示したものをとることができる。また、第三水素バリア膜４４が導電性の材質からなる場合には、第三水素バリア膜４４の材質としては、チタン、酸化イリジウム、窒化チタン、アルミニウム、ＳｒＲｕＯｘ等を挙げることができる。
【００４６】
また、第三水素バリア膜４４は、周辺回路領域Ａ２００には形成されていないことができる。これにより、メモリセルアレイ１００における強誘電体層１４が水素により還元されるのを抑えつつ、周辺回路部２００を水素により回復することができる。
【００４７】
周辺回路部２００は、図１に示すように、前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための各種回路を含み、例えば、下部電極１２を選択的に制御するための第１駆動回路５０と、上部電極１６を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを含む。
【００４８】
また、周辺回路部２００は、図２に示すように、半導体基板１１０上に形成されたＭＯＳトランジスタ１１２を含む。ＭＯＳトランジスタ１１２は、ゲート絶縁層１１２ａ，ゲート電極１１２ｂおよびソース／ドレイン領域１１２ｃを有する。各ＭＯＳトランジスタ１１２は素子分離領域１１４によって分離されている。ＭＯＳトランジスタ１１２が形成された半導体基板１１０上には、第１層間絶縁層１０が形成されている。そして、周辺回路部２００とメモリセルアレイ１００とは、配線層１９よって電気的に接続されている。
【００４９】
次に、強誘電体メモリ素子１０００における書き込み，読み出し動作の一例について述べる。
【００５０】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ_０」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。このとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００５１】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ_０」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【００５２】
１．２ デバイスの作用効果
以下、強誘電体メモリ素子１０００の作用効果を説明する。
（１）中間電極としてＰｔを用いた場合とイリジウムの酸化膜あるいはストロンチウムとルテニウムを含有する酸化物（ＳｒＲｕＯｘと表記）を用いた場合におけるキャパシタのプロセス耐性をしらべた。ここでは第二保護層３８を形成した後に強誘電体キャパシタで測定されたヒステリシス特性を図１５、図１６、図１７に示す。横軸はキャパシタの上下電極に印加した電圧をあらわし、縦軸は各電圧において電極上に蓄積されている電荷量をあらわす。正負の電圧印加によって強誘電体特有の履歴曲線が得られ、印加電圧ゼロのときの電荷量は残留分極量と称される。この値が大きいほど、優れた強誘電特性を示しているといえる。
【００５３】
図１５は、中間電極１８としてＰｔを形成した場合に得られた強誘電特性を示す。図から明らかなように、ヒステリシスループは大きく歪み、残留分極が確保できない。一方、図１６と図１７はぞれぞれ中間電極としてイリジウムの酸化物とストロンチウム及びルテニウムを含有する酸化物（ＳｒＲｕＯｘと表記）を用いた場合に得られたヒステリシスループである。ほぼ初期特性が維持され、十分な残留分極が確保されている。中間電極材料の違いによって、強誘電体キャパシタのプロセス耐性に大きな差が現れることが明らかになった。
【００５４】
本実施例においては、中間電極１８として水素バリア性能を有するイリジウムの酸化物あるいはストロンチウムとルテニウムを含有する酸化物（ＳｒＲｕＯｘと表記）をもちいることによって、絶縁層７２を成膜するときに発生する水分や水素が上部電極側から侵入し、強誘電体層上部から強誘電体層内部へ達するのを防ぐことが可能となった。また、同様に第一保護層３６および第二保護層３８を形成する際に発生する水素が、上部電極から侵入し、強誘電体層上部から強誘電体層内部へ達するのを防ぐことが可能となった。
【００５５】
（２）中間電極１８としてＰｔを形成した場合と、上記（１）記載の導電性酸化物（イリジウムの酸化物あるいはＳｒＲｕＯｘ）を形成した場合とで、メモリ素子としての信頼性の比較をおこなった。結果を図１８に示す。
【００５６】
図の横軸は強誘電体キャパシタの上下電極間に印加されるパルス電圧の回数を示す。すなわち、メモリ素子としての書き込みあるいは読み出しの回数を想定している。縦軸は、残留分極量を示し、この値が大きいほど安定したメモリ動作が期待できるといえる。図から明らかなように、中間電極としてＰｔを用いた場合は、電圧を繰り返し印加するにしたがって、残留分極量が減少してしまう。これは一般的にファティーグ（疲労）と云われ、強誘電体特性が劣化していることを示す。一方、中間電極１８としてイリジウムの酸化物あるいはＳｒＲｕＯｘを用いた場合は、電圧印加を繰り返しても、残留分極量はほぼ初期値を維持している。Ｐｔを中間電極としてもちいた場合よりもファティーグ特性に優れているといえる。ファティーグの原因は、強誘電体層中に生じる酸素欠損であり、イリジウムの酸化物やＳｒＲｕＯｘはこの酸素欠損を補償する役割を果たしていると考えられる。導電性酸化物を中間電極１８として形成することは、強誘電体キャパシタのプロセス耐性を向上させるのみならず、メモリ素子としての信頼性も向上させることがわかった。
【００５７】
（３）上部電極１６としては、中間電極１８と同様な材料をもちいることができる。この場合、上部電極自身も優れた水素バリア性能を示すため、強誘電体層をより強固に保護することが可能となる。
【００５８】
（４）本実施の形態においては、第一水素バリア膜４２を少なくともメモリセルアレイ１００の全面を覆うように設けられている。このため、次の作用効果を奏することができる。
【００５９】
第一水素バリア膜４２を設けることにより、強誘電体層１４が第一水素バリｄア膜４２を形成した後の工程で発生する水素によって側壁部から還元されるのを抑えることができる。
【００６０】
また、第一水素バリア膜４２を全面に形成しているため、第一水素バリア膜４２を微細なパターンにパターニングする必要がない。このため、第一水素バリア膜４２のパターニングが容易となる。
【００６１】
（５）本実施の形態においては、第１保護層３６の上に、少なくともメモリセルアレイの形成領域Ａ１００に、第二水素バリア膜４３を設けている。このため、第一水素バリア膜４２で述べた作用効果と同様の作用効果を奏することができる。
【００６２】
（６）強誘電体層１４は、上部電極１２と下部電極１６との交差領域に形成されている。このため、キャパシタから外側へ電気力線がはみ出すのを抑えることができる。その結果、強誘電体層１４における電界を強めることができるため、強誘電体層１４を一定分極値にするのに必要な電圧を抑えることができる。したがって、ヒステリシスループの角型性を向上させることができる。すなわち、ヒステリシスループを方形に近づけることができる。その結果、強誘電体メモリ素子１０００によれば、強誘電体キャパシタ２０の特性を向上させることができる。
【００６３】
１．３ プロセス
次に、上述した強誘電体メモリ素子の製造方法の一例について述べる。図６〜図１４は、強誘電体メモリ素子１０００の製造工程を模式的に示す断面図である。なお、図７〜図１４は、メモリセルアレイ領域のみに着目して示した断面図である。
【００６４】
図６に示すように、公知のＬＳＩプロセスを用いて、周辺回路２００を形成する。具体的には、半導体基板１１０上にＭＯＳトランジスタ１１２を形成する。例えば、半導体基板１１０上の所定領域にトレンチ分離法，ＬＯＣＯＳ法などを用いて素子分離領域１１４を形成し、ついでゲート絶縁層１１２ａおよびゲート電極１１２ｂを形成し、その後、半導体基板１１０に不純物をドープすることでソース／ドレイン領域１１２ｃを形成する。このようにして駆動回路５０，５２および信号検出回路５４などの各種回路を含む周辺回路部２００が形成される。ついで、公知の方法により、第１層間絶縁層１０を形成する。
【００６５】
次に、第１層間絶縁層１０の上に、メモリセルアレイ１００を形成する。以下、図７〜図１４を参照しながら、メモリセルアレイ１００の形成方法を説明する。
【００６６】
まず、図７に示すように、第１層間絶縁層１０の上に、下部電極１２のための第１導電層１２ａを形成する。第１導電層１２ａの材質としては、強誘電体キャパシタの電極となり得るものであれば特に限定されない。第１導電層１２ａの材質としては、たとえばＩｒ，ＩｒＯ_ｘ，Ｐｔ，ＲｕＯ_ｘ，ＳｒＲｕＯ_ｘ，ＬａＳｒＣｏＯ_ｘを挙げることができる。また、第１導電層１２ａは、単層または複数の層を積層したものを用いることができる。第１導電層１２ａの形成方法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。
【００６７】
次に、第１導電層１２ａの上に、強誘電体層１４ａを形成する。強誘電体層１４ａの材質としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。このような強誘電体としては、たとえばＰＺＴ（ＰｂＺｒ_ｚＴｉ_１−ｚＯ_３）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）を挙げることができ、さらに、これらの材料にニオブやニッケル、マグネシウム等の金属を添加したもの等が適用できる。強誘電体層１４ａの成形方法としては、たとえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法を挙げることができる。
【００６８】
次に、強誘電体層１４ａの上に、中間電極１８のための第２導電層１８ａを形成する。第２導電層１８ａの材質としては、水素バリア性能を有する導電性の材料をもちいる。イリジウムの酸化物やＳｒＲｕＯｘで表記される酸化物は、その水素バリア性能が優れていることからもっとも適している。
【００６９】
次に、全面に、マスク層６０を形成し、リソグラフィおよびエッチングによりマスク層６０をパターニングする。すなわち、下部電極１２を形成しようとする領域上に、マスク層６０を形成する。マスク層６０の材質は、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａのエッチングの際に、マスクとして機能し得る材質であれば特に限定されず、たとえば、窒化シリコン、酸化シリコン、窒化チタンを挙げることができる。マスク層６０は、たとえばＣＶＤ法により形成されることができる。
【００７０】
次に、図８に示すように、マスク層６０をマスクとして、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングし、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをパターニングする。第１導電層１２ａをパターニングすることにより、所定のパターンを有する下部電極１２が形成される。エッチング方法としては、ＲＩＥ、スパッタエッチング、プラズマエッチングなどの方法を挙げることができる。
【００７１】
次に、図９に示すように、全面に第一水素バリア膜４２および絶縁層７２を形成する。第一水素バリア膜の材質は、アルミニウムの酸化物，マグネシウムの酸化物、ジルコニウムの酸化物、チタンの酸化物、ハフニウムの酸化物等が候補である。また、アルミニウム、マグネシウム、ジルコニウム、チタンあるいはハフニウムの各元素を任意の割合で含む複合酸化物でも良い。あるいは、強誘電体層に含有される材料をもちいても効果がある。たとえば強誘電体層１４の材料としてＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）をもちいるときは、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）そのものを水素バリア材料として利用することができる。ただしこの場合、結晶性薄膜としてではなく、アモルファス状態の膜として用いた方がより効果的な水素バリア性能を得ることができる。また、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）に含有される一部元素の酸化物でも良い。たとえばストロンチウムの酸化物、ビスマスの酸化物、あるいはタンタルの酸化物が候補である。これらの酸化物の組み合わせでも良い。同様に、強誘電体層１４の材料として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３（ＰＺＴ）をもちいるときはＰＺＴそのものや、ジルコニウムの酸化物、チタンの酸化物を第一水素バリア膜としてもちいることができる。水素バリア性能を有し、絶縁性であれば特に限定されない。絶縁層７２の材質は、後の第１絶縁層のエッチバック工程で、マスク層６０と同一のエッチングレートにすることができるものであれば特に限定されない。キャパシタ間の埋め込みを目的としてカバレッジ性能を優先するなら、オゾンＴＥＯＳ−ＳｉＯ_２膜を用いるのが好ましい。絶縁層７２の形成方法としては、たとえばＣＶＤ法を挙げることができる。絶縁層７２の材質および形成方法が、マスク層６０の材質および形成方法と同じであると、絶縁層７２とマスク層６０とのエッチングレートを同じにし易い。絶縁層７２は、下部電極１２と強誘電体層１４ａと第２導電層１８ａとマスク層６０の積層体（以下「積層体」という）を覆い、その積層体の相互間を充填するように形成される。
【００７２】
次に、図１０に示すように、絶縁層７２の上に、レジスト層Ｒ１を形成する。レジスト層Ｒ１は、その上面が平坦となるように形成される。レジスト層Ｒ１は、回転塗布法により形成されることができる。レジスト層Ｒ１の厚さは、絶縁層７２に形成されている凹部の深さの２倍程度（たとえば０．８μｍ）であることができる。なお、塗布法を利用して上面が平坦な絶縁層７２を形成した場合には、レジスト層Ｒ１を形成しなくてもよい。具体的には、絶縁層７２がＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）層によりなる場合には、レジスト層Ｒ１を形成しなくてもよい。
【００７３】
次に、図１１に示すように、絶縁層７２およびレジスト層Ｒ１をエッチバックする。このエッチバックと同時に、マスク層６０を除去し、第２導電層１８ａの上面を露出させる。エッチング方法は、たとえばＲＩＥなどのドラインエッチングにより行うことができる。また、レジスト層Ｒ１と絶縁層７２とのエッチングレートが同じ条件で行われることができる。たとえば、エッチングのエッチャントとしては、ＣＨＦ_３とＯ_２との混合ガスを適用することができ、レジスト層Ｒ１と絶縁層７２との選択比は、ＣＨＦ_３とＯ_２との混合比により制御することができる。このエッチバックの際、絶縁層７２が、少なくとも下部電極１２の側壁を覆うようにする。
【００７４】
次に、図１２に示すように、全面に、第３導電層１６ａを堆積する。第３導電層１６ａの材質および形成方法は、たとえば第１導電層１２ａの材質および形成方法と同様であることができる。
【００７５】
次に、第３導電層１６ａの上に、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２は、上部電極１６を形成しようとする領域上に形成される。
【００７６】
次に、レジスト層Ｒ２をマスクとして、第３導電層１６ａ、第２層導電層１８ａ、強誘電体層１４ａ、絶縁層７２をエッチングする。こうして、図１３に示すように、第３導電層１６ａがパターニングされることにより上部電極１６が形成される。また、第２導電層１８ａおよび強誘電体層１４ａがパターニングされることにより、上部電極１６と下部電極１２との交差領域に、中間電極層１８および強誘電体層１４が形成される。なお、上部電極１６と下部電極１２との交差領域以外の、上部電極１６の下には、絶縁層７２が残ることとなる。こうして、メモリセルアレイ１００が形成される。
【００７７】
次に、図１４に示すように、第２水素バリア膜４３を形成する。ここで第二水素バリア膜４３の材質は、水素バリア機能を有すれば特に限定されない。ただし強誘電体キャパシタの上部電極と下部電極との間の短絡を防止するため、第二水素バリア膜４３は絶縁性材料を用いる必要がある。材料としてはアルミニウムの酸化物，マグネシウムの酸化物、ジルコニウムの酸化物、チタンの酸化物、ハフニウムの酸化物等が候補である。また、アルミニウム、マグネシウム、ジルコニウム、チタンあるいはハフニウムの各元素を任意の割合で含む複合酸化物でも良い。成膜方法としてはスパッタ、ＭＯＣＶＤ、レーザーアブレーション等をもちいることができる。
【００７８】
この第２水素バリア膜４３は、少なくともメモリセルアレイ１００の全面を覆うようにパターニングされる。
【００７９】
次に、第２水素バリア膜４３の上に、公知の方法により、第１保護層３６を形成する。次に、必要に応じて、第１保護層３６を平坦化する。
【００８０】
次に、第１保護層３６の上に、第３水素バリア膜４４を形成する。第３水素バリア膜４４の形成方法としては、第１水素バリア膜４２で示した方法を挙げることができる。この第３水素バリア膜４４は、少なくともメモリセルアレイ１００の全面を覆うようにパターニングされる。
【００８１】
次に、第１保護層３６の所望位置にコンタクトホールを形成し、ここへ配線材料を堆積する。これは図２で示されるように、メモリセル部と周辺回路部２００とを接続するようにパターニングされる。
１．４その他のデバイス構造例ならびにプロセス例
（１）第二導電層１８ａを成膜したあと、熱処理をおこなうことで、第二導電層１８ａの結晶性が向上する。このことによって、第二導電層１８ａの水素バリア機能が向上し、強誘電体キャパシタのプロセス耐性がより強くなる。熱処理のタイミングは第二導電層のパターニング後であっても良い。この場合は、パターニングによって生じた強誘電体層のダメージを同時に回復することができる。熱処理の雰囲気は第二導電層１８ａとして酸化物をもちいる場合においては酸素が好ましい。このことによって、第二導電層１８ａに充分な酸素を供給することができるため、第二導電層１８ａの結晶性が更に向上し、より効果的な水素バリア機能を期待できる。また、酸素は強誘電体層１４へも同時に供給されるため、パターニングによって生じた酸素欠損が補われる。
【００８２】
（２）絶縁層７２としてオゾンＴＥＯＳ−ＳｉＯ_２膜とプラズマＴＥＯＳ−ＳｉＯ_２膜の積層膜をもちいるときは、第一水素バリア膜４２はオゾンＴＥＯＳ−ＳｉＯ_２膜の上に形成しても良い。
【００８３】
オゾンＴＥＯＳ−ＳｉＯ_２膜が強誘電体キャパシタの側壁に成膜されるとき、側壁上部よりも側壁下部の方が厚めになる。すなわち、オゾンＴＥＯＳ−ＳｉＯ_２膜は裾を引いた形状で強誘電体キャパシタを覆うため、この上に成膜される第一水素バリア膜４２のステップカバレッジは良好になる。したがって水素バリアの厚みが均一になるため、良好な水素バリア機能を期待できる。
【００８４】
オゾンＴＥＯＳ−ＳｉＯ_２膜上に第一水素バリア膜４２を形成する場合は、予めオゾンＴＥＯＳ−ＳｉＯ_２膜上の水分を除去しておくことが可能となる。成膜段階において原料ガスの供給を止めてオゾンプラズマ雰囲気中に適当な時間待機させる方法が考えられる。この場合、同一反応器内で成膜とプラズマ処理を連続しておこなうことが可能となるため、スループットの向上を望むことができる。あるいはオゾンＴＥＯＳ−ＳｉＯ_２膜を成膜したあと、別のプラズマ源をもちいて同様の処理を行っても良い。水分の除去能力を考慮して、プラズマ種を選択することもできる。このようにして、ＴＥＯＳ−ＳｉＯ_２膜中の水分を予め除去しておくと、吸湿に起因した第一水素バリア膜の膜質劣化を防止できるため、より優れた水素バリア機能を維持できる。
【００８５】
（３）上部電極１６として、中間電極１８と同様な酸化物をもちいた場合は、上部電極の最上層をＰｔあるいはイリジウムで被覆しておくことが望ましい。このことによって、図３で示されるように例えば配線層１９として一般的なアルミニウムを用いた場合には、上部電極１６と配線層１９との接点において、配線層１９の材料が酸化されることを防止できる。
【図面の簡単な説明】
【図１】実施例１に係る強誘電体メモリ素子を模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿って強誘電体メモリ素子の一部を模式的に示す断面図である。
【図３】図１のＢ−Ｂ線に沿って強誘電体メモリ素子の一部を模式的に示す断面図である。
【図４】図２におけるメモリセルアレイを拡大した断面模式図である。
【図５】図３におけるメモリセルアレイを拡大した断面模式図である。
【図６】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図７】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図８】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図９】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１０】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１１】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１２】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１３】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１４】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１５】中間電極１８としてＰｔをもちいた場合に得られた第二保護層３８形成後の強誘電特性を示す図である。
【図１６】中間電極１８としてイリジウムの酸化物をもちいた場合に得られた第二保護層３８形成後の強誘電特性を示す図である。
【図１７】中間電極１８としてＳｒＲｕＯｘをもちいた場合に得られた第二保護層３８形成後の強誘電特性を示す図である。
【図１８】中間電極１８としてＰｔ、イリジウムの酸化物またはＳｒＲｕＯｘをそれぞれもちいた場合における強誘電体のファティーグ特性を比較した図である。
【符号の説明】
１０ 第１層間絶縁層
１２ 下部電極
１４ 強誘電体層
１６ 上部電極
１８ 中間電極層
１９ 配線層
３６ 第１保護層
３８ 第２保護層（プラズマＳｉ_３Ｎ_４膜）
４２ 第一水素バリア膜
４３ 第二水素バリア膜
４４ 第三水素バリア膜
５０ 第１駆動回路
５２ 第２駆動回路
６０ マスク層
７２ 絶縁層
１００ メモリセルアレイ
１１０ 半導体基板
１１２ ＭＯＳトランジスタ
１１２ａ ゲート絶縁層
１１２ｂ ゲート電極
１１２ｃ ソース／ドレイン領域
１１４ 素子分離領域
２００ 周辺回路部
１０００ 強誘電体メモリ素子

Claims (15)

1. メモリセルがマトリクス状に配列され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と前記下部電極との交差領域に形成された強誘電体層および前記強誘電体層と前記上部電極との間に設けられた中間電極を含む強誘電体メモリ素子において、前記中間電極が水素バリア機能を有する材料で構成されることを特徴とする強誘電体メモリ素子。
2. 前記上部電極が水素バリア機能を有する材料を含むことを特徴とする請求項１記載の強誘電体メモリ素子の製造方法。
3. 前記水素バリア機能を有する材料がイリジウムの酸化膜であることを特徴とする請求項１あるいは請求項２記載の強誘電体メモリ素子。
4. 前記水素バリア機能を有する材料がＳｒＲｕＯｘの化学式で表される酸化物であることを特徴とする請求項１あるいは請求項２に記載の強誘電体メモリ素子。
5. 前記上部電極が異なる材料の積層構造であるとき、最上層はＰｔあるいはＩｒであることを特徴とする請求項１から請求項４に記載の強誘電体メモリ素子。
6. 少なくとも前記強誘電体層の側壁には水素バリア機能を有する絶縁性の材料が配置されていることを特徴とする請求項１から請求項５に記載の強誘電体メモリ素子。
7. 前記強誘電体層の側壁に層間絶縁層としてオゾンＴＥＯＳ−ＳｉＯ_２膜とプラズマＴＥＯＳ−ＳｉＯ_２膜が積層されるとき、前記オゾンＴＥＯＳ−ＳｉＯ_２と前記プラズマＴＥＯＳ−ＳｉＯ_２膜との間には水素バリア機能を有する絶縁性の材料が配置されていることを特徴とする請求項１から請求項５に記載の強誘電体メモリ素子。
8. 前記水素バリア機能を有する絶縁性の材料がアルミニウム、チタン、ジルコニウム、マグネシウムあるいはハフニウムのいずれかの元素を少なくとも一つ以上含有する酸化物であることを特徴とする請求項６あるいは請求項７に記載の強誘電体メモリ素子。
9. 前記水素バリア機能を有する絶縁性の材料が前記強誘電体層に含まれるいずれかの元素を少なくとも一つ以上含有する酸化物であることを特徴とする請求項６あるいは請求項７に記載の強誘電体メモリ素子。
10. 前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部を含み、前記周辺回路部の上には、前記水素バリア機能を有する材料が配置されていないことを特徴とする請求項１から請求項９に記載の強誘電体メモリ素子。
11. 前記強誘電体層が、前記下部電極と前記上部電極との交差領域にのみに設けられていることを特徴とする請求項１から請求項１０に記載の強誘電体メモリ素子。
12. 強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを含む強誘電体メモリ素子の製造方法であって、以下の工程を含む、強誘電体メモリ素子の製造方法。
    （ａ）基板の上に、第１導電層を形成する工程。
    （ｂ）前記第１導電層の上に、強誘電体層を形成する工程。
    （ｃ）前記強誘電体層の上に、水素バリア機能を有する第２導電層を形成する工程。
    （ｄ）少なくとも、前記強誘電体層および前記第２導電層をパターニングする工程。
    （ｅ）前記第一導電層に直交して第三導電層を形成し、第一導電層と第三導電層の直交する領域に強誘電体キャパシタを形成する工程。
13. 前記（ｃ）工程のあとに前記強誘電体層の形成温度以下の温度で熱処理をおこなうことを特徴とする請求項１２記載の強誘電体メモリ素子の製造方法。
14. 前記（ｄ）工程のあとに前記強誘電体層の形成温度以下の温度で熱処理をおこなうことを特徴とする請求項１２記載の強誘電体メモリ素子の製造方法。
15. 前記熱処理は酸素雰囲気においておこなうことを特徴とする請求項１３あるいは請求項１４記載の強誘電体メモリ素子の製造方法。

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