JP4823895B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

そこで、半導体記憶装置（ＤＲＡＭ）の高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術について、広く研究及び開発が行われている。

また、低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いた強誘電体メモリ（ＦｅＲＡＭ）についても、盛んに研究及び開発が行われている。

強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには、１対の電極間のキャパシタ誘電体膜として強誘電体膜を有する強誘電体キャパシタがメモリセル毎に設けられている。強誘電体では、電極間の印加電圧に応じて分極が生じ、印加電圧が取り除かれても、自発分極が残る。また、印加電圧の極性が反転されると、自発分極の極性も反転する。従って、自発分極を検出すれば情報を読み出すことができる。そして、強誘電体メモリは、フラッシュメモリと比較すると、低電圧で動作し、省電力での高速書き込みが可能である。

強誘電体キャパシタの強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ、Ｙ１）、ＳｒＢｉ_２（Ｔａ、Ｎｂ）_２Ｏ_９（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等から形成される。

従来、強誘電体膜の成膜方法としては、ゾルゲル法、スパッタ法又はＭＯＣＶＤ法が用いられている。これらの成膜方法により、下部電極膜上にアモルファス相の強誘電体膜を形成し、その後、熱処理によって、強誘電体膜をペロブスカイト構造の結晶へと結晶化させる。強誘電体膜の結晶性は、下部電極膜の結晶性並びに強誘電体膜自体の成膜条件及び結晶化条件等に支配される。このため、従来、これらの条件を調整することにより、強誘電体膜の結晶性の向上が図られているが、近年の更なる結晶性の向上の要請を満たすことができなくなってきている。このため、十分な特性を具えた強誘電体キャパシタを得ることができず、また、同一チップ内でのメモリセルの性能のばらつきを十分に抑えることができない。

また、例えば、特許文献１（特開２００３―２６４７号公報）には、強誘電体膜の結晶化温度の低下を目的として、種々の強誘電体膜の組成を採用することが開示されているが、十分な結晶性を得られるものはない。

特開２００３―２６４７号公報

本発明の目的は、より均一で良好な特性を得ることができる半導体装置及びその製造方法を提供することにある。

本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に形成され、下部電極、強誘電体膜、及び上部電極を備えた強誘電体キャパシタと、を有する半導体装置を対象とする。前記強誘電体膜は、化学式がＡＢＯ ₃ で表される物質のＡサイトにＬａが添加され、ＢサイトにＮｂが添加されて構成されており、前記強誘電体膜を構成する物質の化学式は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ₃、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ₃、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ₃、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ₃、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ₃、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ₃、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ₃、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ₃、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₉、及びＢａＢｉ₂Ｔａ₂Ｏ₉からなる群から選択された１種で表される。前記上部電極は、第１の酸化物膜と、前記第１の酸化物膜上に形成され、前記第１の酸化物膜よりも酸素含有率が高い第２の酸化物膜と、を有する。前記第１の酸化物膜はＩｒＯ _1.4 膜であり、前記第２の酸化物膜はＩｒＯ ₂ 膜である。

また、本発明に係る半導体装置の製造方法では、半導体基板の上方に、下部電極、強誘電体膜、及び上部電極を順に備えた強誘電体キャパシタを形成する。前記強誘電体膜として、化学式がＡＢＯ ₃ で表される物質のＡサイトにＬａが添加され、ＢサイトにＮｂが添加されて構成される膜を形成し、前記強誘電体膜を構成する物質の化学式は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ₃、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ₃、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ₃、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ₃、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ₃、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ₃、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ₃、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ₃、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₉、及びＢａＢｉ₂Ｔａ₂Ｏ₉からなる群から選択された１種で表される。前記上部電極を形成する際には、第１の酸化物膜を形成し、次に、熱処理を行い、次に、前記第１の酸化物膜上に、前記第１の酸化物膜よりも酸素含有率が高い第２の酸化物膜を形成する。前記第１の酸化物膜はＩｒＯ _1.4 膜であり、前記第２の酸化物膜はＩｒＯ ₂ 膜である。

図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。 図２Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｂは、図２Ａに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｃは、図２Ｂに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｄは、図２Ｃに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｅは、図２Ｄに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｆは、図２Ｅに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｇは、図２Ｆに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｈは、図２Ｇに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｉは、図２Ｈに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｊは、図２Ｉに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｋは、図２Ｊに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｌは、図２Ｋに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｍは、図２Ｌに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｎは、図２Ｍに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図３は、配向の面内分布及び結晶性の調査結果を示すグラフである。 図４Ａは、非線形容量の調査結果を示すグラフである。 図４Ｂは、静電容量の調査結果を示すグラフである。 図５Ａは、値Ｐの調査結果を示すグラフである。 図５Ｂは、値Ｕの調査結果を示すグラフである。 図６は、スイッチング電荷量Ｑｓｗの調査結果を示すグラフである。 図７は、抗電圧Ｖｃの調査結果を示すグラフである。 図８は、リーク電流の調査結果を示すグラフである。 図９Ａは、スイッチング電荷量Ｑｓｗ及び差（Ｐ−Ｕ）の調査結果を示すグラフである（ディスクリート）。 図９Ｂは、スイッチング電荷量Ｑｓｗ及び差（Ｐ−Ｕ）の調査結果を示すグラフである（メモリセルアレイ）。 図１０Ａは、リーク電流の調査結果を示すグラフである（ディスクリート）。 図１０Ｂは、リーク電流の調査結果を示すグラフである（メモリセルアレイ）。 図１１は、印加電圧とスイッチング電荷量Ｑｓｗとの関係を示すグラフである。 図１２は、疲労損失の調査結果を示すグラフである。 図１３は、熱減極の調査結果を示すグラフである。 図１４Ａは、熱処理時間と値Ｐ−Ｕとの関係を示すグラフである。 図１４Ｂは、ＯＳ＿ＲＡＴＥを示すグラフである。 図１５は、印加電圧と分極量との関係を示すグラフである。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ（記憶部）１０１及びＭＯＳトランジスタ（スイッチング部）１０２が設けられている。

ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線１０３、ワード線１０４及びプレート線１０５の配置は、上述のものに限定されない。

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｎは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

本実施形態においては、先ず、図２Ａに示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local
Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。ゲート絶縁膜３としては、例えば、熱酸化により、厚さが１００ｎｍ程度のＳｉO_２膜を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８ａを形成する。シリコン酸窒化膜７は、シリコン酸化膜８ａを形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。シリコン酸化膜８としては、例えば、ＣＶＤ法により、厚さが７００ｎｍ程度のＴＥＯＳ（tetraethylorthosilicate）膜を形成する。

その後、Ｎ_２雰囲気中で、６５０℃、３０分間のアニール処理を行うことにより、シリコン酸化膜８ａの脱ガスを行う。次に、シリコン酸化膜８ａ上に、下部電極密着層として、例えば、スパッタ法により、厚さが２０ｎｍ程度のＡｌ_２Ｏ_３膜８ｂを形成する。なお、下部電極密着層として、厚さが２０ｎｍ程度のＴｉ膜又はＴｉＯ_ｘ膜等を形成してもよい。続いて、シリコン酸化膜８ｂ上に下部電極膜９を形成する。下部電極膜９としては、例えば、スパッタ法により、厚さが１５０ｎｍ程度のＰｔ膜を形成する。

次に、図２Ｂに示すように、下部電極膜９上に、化学式がＡＢＯ₃で表される物質から構成される強誘電体膜１０をアモルファス状態で形成する。強誘電体膜１０としては、例えば、Ｎｂを０．１ｍｏｌ％乃至５ｍｏｌ％含有し、Ｌａを０．１ｍｏｌ％乃至５ｍｏｌ％含有する（Ｐｂ，Ｃａ，Ｓｒ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃）ターゲットを用い、ＲＦスパッタ法により、厚さが１００ｎｍ乃至２００ｎｍ程度の（Ｐｂ，Ｃａ，Ｓｒ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃）膜を形成する。この強誘電体膜１０は、Ｎｂを０．１ｍｏｌ％乃至５ｍｏｌ％含有し、Ｌａを０．１ｍｏｌ％乃至５ｍｏｌ％含有する。Ｎｂは、ＡＢＯ₃で表される物質のＢサイトに配置され、Ｌａは、Ａサイトに配置される。次いで、Ａｒ及びＯ₂を含有する雰囲気中で６００℃以下での熱処理（ＲＴＡ：Rapid Thermal Annealing）を行う。この結果、強誘電体膜１０が結晶化すると共に、下部電極膜９を構成するＰｔ膜が緻密化し、下部電極膜９と強誘電体膜１０との界面近傍におけるＰｔとＯとの相互拡散が抑制される。

その後、図２Ｃに示すように、強誘電体膜１０上に上部電極膜１１を形成する。上部電極膜１１の形成に当たっては、例えば、スパッタ法により、厚さが５０ｎｍ程度のＩｒＯ_１．４膜（図示せず）を形成した後、熱処理（ＲＴＡ）を行い、更にＩｒＯ_２膜（図示せず）を形成する。ＩｒＯ_１．４膜を形成した後の熱処理により、強誘電体膜１０が完全に結晶化する。

続いて、背面洗浄を行った後、上部電極膜１１をパターニングすることにより、図２Ｄに示すように、上部電極１１ａを形成する。次に、Ｏ_２雰囲気中で、６５０℃、６０分間の回復アニール処理を行う。この熱処理は、上部電極１１ａを形成する際に強誘電体膜１０が受けた物理的なダメージ等を回復させるためのものである。

その後、図２Ｅに示すように、強誘電体膜１０のパターニングを行うことにより、容量絶縁膜１０ａを形成する。続いて、後に形成するＡｌ_２Ｏ_３膜の剥がれ防止用の酸素アニールを行う。

次に、図２Ｆに示すように、保護膜としてＡｌ_２Ｏ_３膜１２をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜（Ａｌ_２Ｏ_３膜１２）により、外部からの水素の強誘電体キャパシタへの侵入が防止される。

その後、図２Ｇに示すように、Ａｌ_２Ｏ_３膜１２及び下部電極膜９のパターニングを行うことにより、下部電極９ａを形成する。続いて、後に形成するＡｌ_２Ｏ_３膜の剥がれ防止用の酸素アニールを行う。

次に、図２Ｈに示すように、保護膜としてＡｌ_２Ｏ_３膜１３をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。

その後、図２Ｉに示すように、層間絶縁膜１４を高密度プラズマ法により全面に形成する。層間絶縁膜１４の厚さは、例えば１．５μｍ程度とする。

続いて、図２Ｊに示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。次に、Ｎ_２Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層２２まで到達する孔を、層間絶縁膜１４、Ａｌ_２Ｏ_３膜１３、シリコン酸化膜８ｂ、シリコン酸化膜８ａ及びシリコン酸窒化膜７に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。

次に、図２Ｋに示すように、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜１６を、例えばプラズマ増速ＣＶＤ法により形成する。

次いで、図２Ｌに示すように、上部電極１１ａまで到達する孔及び下部電極９ａまで到達する孔を、ＳｉＯＮ膜１６、層間絶縁膜１４、Ａｌ_２Ｏ_３膜１３及びＡｌ_２Ｏ_３膜１２に形成する。その後、損傷を回復させるために、酸素アニールを行う。

続いて、図２Ｍに示すように、ＳｉＯＮ膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。次に、図２Ｎに示すように、上部電極１１ａの表面の一部、下部電極９ａの表面の一部、及びＷプラグ１５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線１７を形成する。このとき、例えば、Ｗプラグ１５と上部電極１１ａ又は下部電極９ａとをＡｌ配線１７の一部で互いに接続する。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

本実施形態では、上述のように、Ｎｂを０．１ｍｏｌ％乃至５ｍｏｌ%含有し、Ｌａを０．１ｍｏｌ％乃至５ｍｏｌ%含有する強誘電体膜１０を形成している。そして、このような組成の強誘電体膜１０は、その上に形成される強誘電体膜１１の配向の面内分布及び結晶性を向上させることができる。従って、高いスイッチング電荷量Ｑｓｗを得ながら、抗電圧及びリーク電流を低く抑制することができる。

次に、本願発明者が実際に行った試験の結果について説明する。

（第１の試験）
第１の試験では、平面形状が、一辺の長さが５０μｍである正方形の強誘電体キャパシタを形成し、その中の強誘電体膜の配向の面内分布及び結晶性、並びに電気的特性（非線形容量、静電容量、スイッチング電荷量Ｑｓｗ、抗電圧Ｖｃ並びにリーク電流等）を調査した。強誘電体膜としては、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ_３膜にＬａ及びＮｂを添加したものを形成した。各試料の強誘電体膜中のＬａ及びＮｂの含有量（ｍｏｌ％）並びに強誘電体膜の厚さ（ｎｍ）を表１に示す。

図３に、配向の面内分布及び結晶性の調査結果を示す。この調査では、強誘電体膜を形成し、その上に厚さが５０ｎｍのＩｒＯ_ｘ膜をスパッタ法により形成し、９０秒間のＲＴＡ（熱処理）を行った後に、４軸Ｘ線回折法によって各試料の結晶性の測定を行った。図３中のロッキング幅は、（１１１）面のロッキング幅を示しており、その値が小さいほど結晶性が良好であることを表す。

図３に示すように、Ｎｂが添加されていない試料Ｎｏ．１〜Ｎｏ．４とＮｂが添加された試料Ｎｏ．５〜Ｎｏ．８とを比較すると、試料Ｎｏ．５〜Ｎｏ．８において、より良好な結晶性及びより均一な面内分布が得られた。ロッキング幅が０．４度小さくなったことは、結晶性が著しく向上していることを示している。

図４Ａ及び図４Ｂに、夫々非線形容量及び静電容量の調査結果を示す。この調査では、上述の結晶性の調査等を行った後、上部電極膜、強誘電体膜及び下部電極膜のパターニングを行い、各試料の容量の測定を面内の４０箇所で行った。非線形容量の測定では、測定電圧を０Ｖ±１０ｍＶとし、静電容量の測定では、測定電圧を３Ｖ±１０ｍＶとした。図４Ａ及び図４Ｂ中には、平均値（菱形の点）と共に、最大値及び最小値を示してある。また、図４Ａ及び図４Ｂ中の試料Ｎｏ．９は、試料Ｎｏ．６に対し、ＲＴＡによる熱処理の時間を３０秒間とした試料である。

図４Ａ及び図４Ｂに示すように、Ｌａの含有量が３．０ｍｏｌ％の試料Ｎｏ．１及びＮｏ．２と、１．５ｍｏｌ％の試料Ｎｏ．３及びＮｏ．４とを比較すると、試料Ｎｏ．１及びＮｏ．２において、より高い非線形容量及び静電容量が得られた。また、Ｎｂの含有量に着目すると、Ｎｂの含有量が多い試料ほど、高い非線形容量及び静電容量が得られた。更に、強誘電体膜の厚さに着目すると、厚さが１２０ｎｍの試料Ｎｏ．２、Ｎｏ．４、Ｎｏ．６、Ｎｏ．８及びＮｏ．９において、厚さが１５０ｎｍの試料Ｎｏ．１、Ｎｏ．３、Ｎｏ．５及びＮｏ．７よりも高い非線形容量及び静電容量が得られた。

また、各試料に対して、図１５に示すような印加電圧と分極量との関係を示すヒステリシスループを求め、このヒステリシスループから種々の値を求めた。これらの結果を図５Ａ及び図５Ｂ並びに図６に示す。なお、スイッチング電荷量Ｑｓｗは、ヒステリシスループから得られる値Ｐ、Ｕ、Ｎ及びＤを用いて下記数式１により求めた値である。

数式１

試料Ｎｏ．１及びＮｏ．２と試料Ｎｏ．３及びＮｏ．４とを比較すると、Ｌａの含有量が少ないほど、値Ｐが大きくなり（図５Ａ）、値Ｕが小さくなった（図５Ｂ）。また、Ｎｂの含有量に着目すると、Ｎｂの含有量が多い試料ほど、値Ｐが小さくなり（図５Ａ）、値Ｕが大きくなった（図５Ｂ）。但し、Ｎｂの含有量が０ｍｏｌ％の試料Ｎｏ．３及び４と１ｍｏｌ％の試料Ｎｏ．５及びＮｏ．６とを比較すると、値Ｐ及びＵの差は比較的小さかった。その一方で、Ｎｂの含有量が１ｍｏｌ％の試料Ｎｏ．５及びＮｏ．６と４ｍｏｌ％の試料Ｎｏ．７及び８とを比較すると、値Ｐ及びＵの差は比較的大きかった。更に、強誘電体膜の厚さに着目すると、薄い試料Ｎｏ．２、Ｎｏ．４、Ｎｏ．６、Ｎｏ．８及びＮｏ．９において、より高い値Ｐ及びＵが得られた。

また、図６に示すように、試料Ｎｏ．１及びＮｏ．２と試料Ｎｏ．３及びＮｏ．４とを比較すると、Ｌａの含有量が少ない試料ほど、スイッチング電荷量Ｑｓｗが高くなった。また、Ｎｂの含有量に着目すると、Ｎｂの含有量が多い試料ほど、スイッチング電荷量Ｑｓｗが低くなった。但し、Ｎｂの含有量が０ｍｏｌ％の試料Ｎｏ．３及び４と１ｍｏｌ％の試料Ｎｏ．５及びＮｏ．６とを比較すると、飽和スイッチング電荷量（印加電圧：３Ｖ）の変化は小さかったが、印加電圧を１．８Ｖとしたときのスイッチング電荷量の変化は大きかった。また、Ｎｂの含有量が１ｍｏｌ％の試料Ｎｏ．５及びＮｏ．６と４ｍｏｌ％の試料Ｎｏ．７及び８とを比較すると、飽和スイッチング電荷量及び印加電圧を１．８Ｖとしたときのスイッチング電荷量の変化は、いずれも大きかった。更に、強誘電体膜の厚さに着目すると、薄い試料Ｎｏ．２、Ｎｏ．４、Ｎｏ．６、Ｎｏ．８及びＮｏ．９において、印加電圧を１．８Ｖとしたときのスイッチング電荷量が高くなり、飽和スイッチング電荷量が小さくなった。

また、抗電圧Ｖｃの調査に当たっては、印加電圧と値Ｐとの関係を得た後、印加電圧の変化に対する値Ｐの変化の割合が最も高い印加電圧を抗電圧Ｖｃとした。この結果を図７に示す。なお、抗電圧Ｖｃが小さいほど、極性の反転速度が速くなる。

図７に示すように、試料Ｎｏ．１及びＮｏ．２と試料Ｎｏ．３及びＮｏ．４とを比較すると、Ｌａの含有量が少ない試料ほど、抗電圧Ｖｃが高くなった。また、Ｎｂの含有量に着目すると、Ｎｂの含有量が多い試料ほど、抗電圧Ｖｃが小さくなった。更に、強誘電体膜の厚さに着目すると、薄い試料Ｎｏ．２、Ｎｏ．４、Ｎｏ．６、Ｎｏ．８及びＮｏ．９において、抗電圧Ｖｃが小さくなった。

また、図８に示すように、試料Ｎｏ．１及びＮｏ．２と試料Ｎｏ．３及びＮｏ．４とを比較すると、Ｌａの含有量が少ない試料ほど、リーク電流が若干大きくなった。Ｎｂの含有量に着目すると、Ｎｂの含有量が多い試料ほど、リーク電流が小さくなった。更に、強誘電体膜の厚さに着目すると、薄い試料Ｎｏ．２、Ｎｏ．４、Ｎｏ．６、Ｎｏ．８及びＮｏ．９において、リーク電流が大きくなった。なお、「＋５Ｖ」の印加電圧は、上部電極の電位を基準として下部電極に「＋５Ｖ」の電圧を印加したことを示し、「−５Ｖ」の印加電圧は、上部電極の電位を基準として下部電極に「−５Ｖ」の電圧を印加したことを示す。

このように、例えば、Ｎｂが含有されていない試料Ｎｏ．３及びＮｏ．４とＮｂが含有されている試料Ｎｏ．５及びＮｏ．６とを比較すると、試料Ｎｏ．５及びＮｏ．６において、良好な結晶性及び均一な配向が得られると共に、スイッチング電荷量Ｑｓｗが高く、抗電圧Ｖｃ及びリーク電流が小さくなった。なお、Ｌａ及びＮｂの添加によって抗電圧Ｖｃ及びリーク電流を低減することが可能であるが、これらの添加量が多くなるほどスイッチング電荷量が低下してしまう。従って、これらの添加量は、夫々５ｍｏｌ％以下であることが好ましく、４ｍｏｌ％以下であることがより好ましい。また、第１の試験では、ドナー元素としてＳｒ及びＣａを含有する強誘電体膜を形成したが、これらが含有されていなくとも、ドナー元素としてＮｂが含有されていれば同様の結果が得られる。

（第２の試験）
第２の試験では、平面形状が、一辺の長さが５０μｍである正方形の強誘電体キャパシタ（ディスクリート）を形成し、その電気的特性を調査し、平面形状が、長辺の長さが１．８０μｍ、短辺の長さが１．１５μｍである長方形の強誘電体キャパシタを１４２８個備えたメモリセルアレイを形成し、その電気的特性も調査した。この調査は、配線を形成した後に行った。強誘電体膜としては、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ_３膜にＬａ及びＮｂを添加したものを形成した。各試料の強誘電体膜中のＬａ及びＮｂの含有量（ｍｏｌ％）並びに強誘電体膜の厚さ（ｎｍ）を表２に示す。

電気的特性の一種として印加電圧を３Ｖとしたときのヒステリシスループを得、これからスイッチング電荷量Ｑｓｗ及び値Ｐと値Ｕとの差（Ｐ−Ｕ）を求めた。この結果を図９Ａ及び図９Ｂに示す。図９Ａは、ディスクリートの結果を示し、図９Ｂは、メモリセルアレイの結果を示す。

図９Ａ及び図９Ｂに示すように、試料Ｎｏ．１２では、試料Ｎｏ．１１と比較すると、ディスクリートでは１６％程度、メモリセルアレイでは１８％程度、スイッチング電荷量Ｑｓｗが高くなった。これは、試料Ｎｏ．１２において、Ｌａの含有量が低いためである。

また、電気的特性の一種としてリーク電流を測定した。この結果を図１０Ａ及び図１０Ｂに示す。図１０Ａは、ディスクリートの結果を示し、図１０Ｂは、メモリセルアレイの結果を示す。

図１０Ａ及び図１０Ｂに示すように、リーク電流は、試料Ｎｏ．１１と試料Ｎｏ．１２との間で同程度となった。このことは、Ｌａの含有量を低くしただけでは、リーク電流は増加してしまうが、試料Ｎｏ．１２ではＮｂが含有されているため、リーク電流の増加が抑制されたことを意味している。つまり、Ｎｂの添加によりＬａの減少が相殺されたのである。

図１１は、メモリセルアレイにおける印加電圧とスイッチング電荷量Ｑｓｗとの関係を示すグラフである。分極量の測定は、室温（２４℃）、−４５℃及び９０℃で行った。

−４５℃での測定により求められたスイッチング電荷量Ｑｓｗについては、１．８以下の印加電圧では、試料Ｎｏ．１１及びＮｏ．１２の間にほとんど差がなかった。これに対し、印加電圧が１．９Ｖ以上となると、試料Ｎｏ．１２において、スイッチング電荷量Ｑｓｗがより顕著に増加した。また、室温での測定により求められたスイッチング電荷量Ｑｓｗについては、１．７Ｖ以上の印加電圧で、試料Ｎｏ．１２において、スイッチング電荷量Ｑｓｗがより顕著に増加した。更に、９０℃での測定により求められたスイッチング電荷量Ｑｓｗについては、１．０Ｖ以上の印加電圧で、試料Ｎｏ．１２において、スイッチング電荷量Ｑｓｗがより顕著に増加した。このように、いずれの測定温度においても、試料Ｎｏ．１２において、試料Ｎｏ．１１よりもスイッチング電荷量Ｑｓｗが高くなった。これは、Ｌａの含有量が、試料Ｎｏ．１２において、より低くなっているからである。

図１２に、メモリセルアレイの疲労損失について調査した結果を示す。この調査では、読み出し電圧を３Ｖとし、ストレス電圧を７Ｖとして、電圧の印加を２．０×１０^８回繰り返した。

試料Ｎｏ．１２における初期値に対するスイッチング電荷量Ｑｓｗの減少率（疲労損失）は１２．８６％であった。これに対し、試料Ｎｏ．１１における初期値に対するスイッチング電荷量Ｑｓｗの減少率（疲労損失）は１３．５６％であった。Ｌａの含有量を下げた場合には、疲労損失が増大する虞があるが、試料Ｎｏ．１２には、Ｎｂが含有されているため、このような疲労損失の増大が生じなかった。

図１３に、メモリセルアレイの熱減極について調査した結果を示す。この調査では、室温で書き込みを行い、種々の温度下に１時間放置した後、室温で読み出しを行ったときの値Ｐと値Ｕとの差を求めた。室温に放置した後に読み出しを行ったときの値Ｐ−Ｕを１００％とすると、２５０℃に放置した後に読み出しを行った場合には、試料Ｎｏ．１１では５０％程度まで値Ｐ−Ｕが減少したが、試料Ｎｏ．１２では、７０％程度と高い値が得られた。つまり、試料Ｎｏ．１２において、熱減極の程度がより低く抑えられた。これは、試料Ｎｏ．１１におけるキュリー温度が３４０℃程度であるのに対し、試料Ｎｏ．１２におけるキュリー温度が３６０℃程度と高くなっているためであると考えられる。

図１４Ａ及び図１４Ｂに、メモリセルアレイのインプリント特性について調査した結果を示す。図１４Ａには、熱処理時間と値Ｐ−Ｕとの関係を示し、図１４Ｂには、ＯＳ＿ＲＡＴＥを示してある。但し、図１４Ａ及び図１４Ｂには、各試料における最も悪い結果を示してある。値Ｐ−Ｕが大きいほど、装置のマージンが大きくなる。また、ＯＳ＿ＲＡＴＥの絶対値が小さいほど、インプリントが生じにくくなる。図１４Ａ及び図１４Ｂに示すように、試料Ｎｏ．１２において、試料Ｎｏ．１１よりも、マージンを大きく確保しながら、インプリントが生じにくくなるという結果が得られた。

このように、試料Ｎｏ．１２では、試料Ｎｏ．１１と比較して、高いスイッチング電荷量Ｑｓｗを得ることができ、熱減極及びインプリントが生じにくかった。また、試料Ｎｏ．１２では、疲労後のマージンが高く、また、より厳しい環境での使用にも耐えることができる。

なお、上述の実施形態では、プレーナ型の強誘電体キャパシタを作製しているが、本発明をスタック型の強誘電体キャパシタに適用してもよい。この場合、ＭＯＳＦＥＴ等のトランジスタに接続されたＷプラグ等のコンタクトプラグの一部は、強誘電体キャパシタの下部電極に接続される。また、スタック型を採用する場合には、高温一括エッチングを行ってもよい。

また、強誘電体膜を構成する物質の結晶構造は、ペロブスカイト型構造に限定されるものではなく、例えばＢｉ層状構造であってもよい。また、強誘電体膜を構成する物質の組成も特に限定されるものではない。例えば、Ａサイト元素として、Ｐｂ（鉛）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｂｉ（ビスマス）、Ｂａ（バリウム）、Ｌｉ（リチウム）及び／又はＹ（イットリウム）が含有されていてもよく、Ｂサイト元素として、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｖ（バナジウム）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｍｎ（マンガン）、Ａｌ（アルミニウム）、Ｂｉ（ビスマス）及び／又はＳｒ（ストロンチウム）が含有されていてもよい。

強誘電体膜を構成する物質の化学式としては、例えば、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ_３、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ_３、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ_３、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ_３、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ_３、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ_３、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ_３、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ_３、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、Ｂｉ_４Ｔｉ_３Ｏ_９、及びＢａＢｉ_２Ｔａ_２Ｏ_９が挙げられるが、これらに限定されない。また、これらにＳｉが添加されていてもよい。

また、上部電極及び下部電極の組成も特に限定されない。下部電極は、例えば、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｒｅ（レニウム）、Ｏｓ（オスミウム）及び／又はＰｄ（パラジウム）から構成されていてもよく、これらの酸化物から構成されていてもよい。上部電極は、例えば、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及び／又はＰｄの酸化物から構成されていてもよい。また、上部電極は、複数の膜が積層されて構成されていてもよい。

更に、強誘電体メモリのセルの構造は、１Ｔ１Ｃ型に限定されるものでなく、２Ｔ２Ｃ型であってもよい。また、強誘電体メモリにおいては、強誘電体キャパシタ自体が、記憶部及びスイッチング部を兼用する構成となっていてもよい。この場合、ＭＯＳトランジスタのゲート電極の代わりに強誘電体キャパシタが形成されたような構造となる。即ち、半導体基板上にゲート絶縁膜を介して強誘電体キャパシタが形成される。

また、強誘電体キャパシタが論理回路等に設けられていてもよい。この場合、このような強誘電体キャパシタを備えたＤＲＡＭが構成されていてもよい。

また、強誘電体膜の形成方法は特に限定されない。例えば、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法、エピタキシャル成長法、スパッタ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等を採用することができる。

以上詳述したように、本発明によれば、強誘電体膜の結晶性をより均一にしながら、向上させることができる。この結果、強誘電体キャパシタの特性を向上させることができる。

Claims (9)

1. 半導体基板と、
   前記半導体基板の上方に形成され、下部電極、強誘電体膜、及び上部電極を備えた強誘電体キャパシタと、
   を有し、
   前記強誘電体膜は、化学式がＡＢＯ ₃ で表される物質のＡサイトにＬａが添加され、ＢサイトにＮｂが添加されて構成されており、
   前記強誘電体膜を構成する物質の化学式は、
   Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃、
   （Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ₃、
   （Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ₃、
   （Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ₃、
   （Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ₃、
   （Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ₃、
   （Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ₃、
   （Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ₃、
   （Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ₃、
   （Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ₃、
   ＳｒＢｉ₂Ｔａ₂Ｏ₉、
   Ｂｉ₄Ｔｉ₃Ｏ₉、及び
   ＢａＢｉ₂Ｔａ₂Ｏ₉からなる群から選択された１種で表され、
   前記上部電極は、
   第１の酸化物膜と、
   前記第１の酸化物膜上に形成され、前記第１の酸化物膜よりも酸素含有率が高い第２の酸化物膜と、
   を有し、
   前記第１の酸化物膜はＩｒＯ _1.4 膜であり、
   前記第２の酸化物膜はＩｒＯ ₂ 膜であることを特徴とする半導体装置。
2. 前記強誘電体膜中のＬａの含有量は、０．１ｍｏｌ％乃至５ｍｏｌ％であること特徴とする請求項１に記載の半導体装置。
3. 前記強誘電体膜中のＮｂの含有量は、０．１ｍｏｌ％乃至５ｍｏｌ％であること特徴とする請求項１に記載の半導体装置。
4. 前記強誘電体膜中のＬａの含有量は、０．１ｍｏｌ％乃至５ｍｏｌ％であり、Ｎｂの含有量は、０．１ｍｏｌ％乃至５ｍｏｌ％であること特徴とする請求項１に記載の半導体装置。
5. 前記強誘電体膜を構成する物質は、Ａサイト元素として、Ｐｂ、Ｓｒ、Ｃａ、Ｂｉ、Ｂａ、Ｌｉ及びＹからなる群から選択された少なくとも１種の元素を含有することを特徴とする請求項１に記載の半導体装置。
6. 前記強誘電体膜を構成する物質は、Ｂサイト元素として、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｔａ、Ｗ、Ｍｎ、Ａｌ、Ｂｉ及びＳｒからなる群から選択された少なくとも１種の元素を含有することを特徴とする請求項１に記載の半導体装置。
7. 前記強誘電体キャパシタは、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及びＰｄからなる群から選択された少なくとも１種の元素の酸化物を含有する上部電極を有することを特徴とする請求項１に記載の半導体装置。
8. 前記強誘電体キャパシタを複数個備えたメモリセルアレイを有することを特徴とする請求項１に記載の半導体装置。
9. 半導体基板の上方に、下部電極、強誘電体膜、及び上部電極を順に備えた強誘電体キャパシタを形成する工程を有し、
   前記強誘電体膜として、化学式がＡＢＯ ₃ で表される物質のＡサイトにＬａが添加され、ＢサイトにＮｂが添加されて構成される膜を形成し、
   前記強誘電体膜を構成する物質の化学式は、
   Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃、
   （Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ₃、
   （Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ₃、
   （Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ₃、
   （Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ₃、
   （Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ₃、
   （Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ₃、
   （Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ₃、
   （Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ₃、
   （Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ₃、
   ＳｒＢｉ₂Ｔａ₂Ｏ₉、
   Ｂｉ₄Ｔｉ₃Ｏ₉、及び
   ＢａＢｉ₂Ｔａ₂Ｏ₉からなる群から選択された１種で表され、
   前記上部電極を形成する工程は、
   第１の酸化物膜を形成する工程と、
   次に、熱処理を行う工程と、
   次に、前記第１の酸化物膜上に、前記第１の酸化物膜よりも酸素含有率が高い第２の酸化物膜を形成する工程と、
   を有し、
   前記第１の酸化物膜はＩｒＯ _1.4 膜であり、
   前記第２の酸化物膜はＩｒＯ ₂ 膜であることを特徴とする半導体装置の製造方法。

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