WO2005117103A1

WO2005117103A1 - 半導体装置及びその製造方法

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Publication number: WO2005117103A1
Application number: PCT/JP2004/007387
Authority: WO
Inventors: Wensheng Wang
Original assignee: Fujitsu Limited
Priority date: 2004-05-28
Filing date: 2004-05-28
Publication date: 2005-12-08
Also published as: CN1918704A; CN100421236C; JPWO2005117103A1; US7385239B2; JP4823895B2; US20060273367A1

Abstract

　半導体基板（１）の上方に、下部電極（９ａ）、強誘電体膜（１０ａ）及び上部電極（１１ａ）を備えた強誘電体キャパシタが形成されている。強誘電体膜（１０ａ）は、アクセプタ元素としてＬａが０．１ｍｏｌ％乃至５ｍｏｌ％添加され、ドナー元素としてＮｂが０．１ｍｏｌ％乃至５ｍｏｌ％添加されたＣＳＰＺＴから構成されている。

Description

明細書

半導体装置及びその製造方法

技術分野

[0001] 本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。

背景技術

[0002] 近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

[0003] そこで、半導体記憶装置（DRAM)の高集積化を実現するため、 DRAMを構成する容量素子の容量絶縁膜として、珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術について、広く研究及び開発が行われている。

[0004] また、低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性 RAMを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いた強誘電体メモリ (FeRAM)についても、盛んに研究及び開発が行われている。

[0005] 強誘電体メモリ (FeRAM)は、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには、 1対の電極間のキャパシタ誘電体膜として強誘電体膜を有する強誘電体キャパシタがメモリセル毎に設けられている。強誘電体では、電極間の印加電圧に応じて分極が生じ、印加電圧が取り除かれても、自発分極が残る。また、印加電圧の極性が反転されると、自発分極の極性も反転する。従って、自発分極を検出すれば情報を読み出すことができる。そして、強誘電体メモリは、フラッシュメモリと比較すると、低電圧で動作し、省電力での高速書き込みが可能である。

[0006] 強誘電体キャパシタの強誘電体膜は、チタン酸ジルコン酸鉛（PZT)、 Laドープ PZ T (PLZT)等の PZT系材料や、 SrBi Ta O (SBT、 Yl)、 SrBi (Ta、 Nb) O (SB

2 2 9 2 2 9

TN、 YZ)等の Bi層状構造化合物等から形成される。

[0007] 従来、強誘電体膜の成膜方法としては、ゾルゲル法、スパッタ法又は MOCVD法が用いられている。これらの成膜方法により、下部電極膜上にアモルファス相の強誘電体膜を形成し、その後、熱処理によって、強誘電体膜をべ口ブスカイト構造の結晶へと結晶化させる。強誘電体膜の結晶性は、下部電極膜の結晶性並びに強誘電体膜自体の成膜条件及び結晶化条件等に支配される。このため、従来、これらの条件を調整することにより、強誘電体膜の結晶性の向上が図られているが、近年の更なる結晶性の向上の要請を満たすことができなくなってきている。このため、十分な特性を具えた強誘電体キャパシタを得ることができず、また、同一チップ内でのメモリセノレの性能のばらつきを十分に抑えることができない。

[0008] また、例えば、特許文献 1 (特開 2003-2647号公報）には、強誘電体膜の結晶化温度の低下を目的として、種々の強誘電体膜の組成を採用することが開示されているが、十分な結晶性を得られるものはない。

[0009] 特許文献 1 :特開 2003— 2647号公報

発明の開示

[0010] 本発明の目的は、より均一で良好な特性を得ることができる半導体装置及びその製造方法を提供することにある。

[0011] 本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に形成され、強誘電体膜を備えた強誘電体キャパシタと、を有する半導体装置を対象とする。そして、本発明においては、前記強誘電体膜は、化学式が ABOで表される物質に、ァ

3

クセプタ元素として Laが添加され、ドナー元素として Nbが添加されて構成されている

[0012] また、本発明に係る半導体装置の製造方法では、半導体基板の上方に強誘電体膜を備えた強誘電体キャパシタを形成する。このとき、前記強誘電体膜として、化学式が ABOで表される物質に、ァクセプタ元素として Laが添加され、ドナー元素とし

3

て Nbが添加されて構成される膜を形成する。

図面の簡単な説明

[0013] [図 1]図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

[図 2A]図 2Aは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 [図 2B]図 2Bは、図 2Aに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

園 2C]図 2Cは、図 2Bに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

園 2D]図 2Dは、図 2Cに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

[図 2E]図 2Eは、図 2Dに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

[図 2F]図 2Fは、図 2Eに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

園 2G]図 2Gは、図 2Fに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

[図 2H]図 2Hは、図 2Gに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

園 21]図 21は、図 2Hに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

[図 2J]図 2Jは、図 21に引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

園 2K]図 2Kは、図 2Jに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

園 2L]図 2Lは、図 2Kに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

園 2M]図 2Mは、図 2Lに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

園 2N]図 2Nは、図 2Mに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

園 3]図 3は、配向の面内分布及び結晶性の調査結果を示すグラフである。

園 4A]図 4Aは、非線形容量の調査結果を示すグラフである。 [図 4B]図 4Bは、静電容量の調査結果を示すグラフである。

[図 5A]図 5Aは、値 Pの調査結果を示すグラフである。

[図 5B]図 5Bは、値 Uの調査結果を示すグラフである。

[図 6]図 6は、スイッチング電荷量 Qswの調査結果を示すグラフである。

[図 7]図 7は、抗電圧 Vcの調査結果を示すグラフである。

[図 8]図 8は、リーク電流の調査結果を示すグラフである。

[図 9A]図 9Aは、スイッチング電荷量 Qsw及び差（P— U)の調査結果を示すグラフである（ディスクリート）。

[図 9B]図 9Bは、スイッチング電荷量 Qsw及び差 (P— U)の調査結果を示すグラフである（メモリセルアレイ）。

[図 10A]図 10Aは、リーク電流の調査結果を示すグラフである（ディスクリート）。

[図 10B]図 10Bは、リーク電流の調査結果を示すグラフである（メモリセルアレイ）。

[図 11]図 11は、印加電圧とスイッチング電荷量 Qswとの関係を示すグラフである。

[図 12]図 12は、疲労損失の調査結果を示すグラフである。

[図 13]図 13は、熱減極の調査結果を示すグラフである。

[図 14A]図 14Aは、熱処理時間と値 P— Uとの関係を示すグラフである。

[図 14B]図 14Bは、 OS— RATEを示すグラフである。

[図 15]図 15は、印加電圧と分極量との関係を示すグラフである。

発明を実施するための最良の形態

[0014] 以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

[0015] このメモリセルアレイには、一の方向に延びる複数本のビット線 103、並びにビット線 103が延びる方向に対して垂直な方向に延びる複数本のワード線 104及びプレート線 105が設けられている。また、これらのビット線 103、ワード線 104及びプレート線 105が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ（記憶部） 101及び MOSトランジスタ（スイッチング部） 102が設けられている。 [0016] MOSトランジスタ 102のゲートはワード線 104に接続されている。また、 MOSトランジスタ 102の一方のソース'ドレインはビット線 103に接続され、他方のソース'ドレインは強誘電体キャパシタ 101の一方の電極に接続されている。そして、強誘電体キヤパシタ 101の他方の電極がプレート線 105に接続されている。なお、各ワード線 104 及びプレート線 105は、それらが延びる方向と同一の方向に並ぶ複数個の MOSトランジスタ 102により共有されている。同様に、各ビット線 103は、それが延びる方向と同一の方向に並ぶ複数個の MOSトランジスタ 102により共有されている。ワード線 1 04及びプレート線 105が延びる方向、ビット線 103が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線 103、ワード線 104及びプレート線 105の配置は、上述のものに限定されない。

[0017] このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ 1 01に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

[0018] 次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。図 2A乃至図 2Nは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法をェ程順に示す断面図である。

[0019] 本実施形態においては、先ず、図 2Aに示すように、 Si基板等の半導体基板 1の表面に、素子活性領域を区画する素子分離絶縁膜 2を、例えばロコス (LOCOS : Local Oxidation of Silicon)法により形成する。次に、素子分離絶縁膜 2により区画された素子活性領域内に、ゲート絶縁膜 3、ゲート電極 4、シリサイド層 5、サイドウォール 6、並びに低濃度拡散層 21及び高濃度拡散層 22からなるソース'ドレイン拡散層を備えたトランジスタ（MOSFET)を形成する。ゲート絶縁膜 3としては、例えば、熱酸化により、厚さが lOOnm程度の SiO膜を形成する。次いで、全面に、シリコン酸窒化膜 7を、

2

MOSFETを覆うようにして形成し、更に全面にシリコン酸化膜 8aを形成する。シリコン酸窒化膜 7は、シリコン酸化膜 8aを形成する際のゲート絶縁膜 3等の水素劣化を防止するために形成されている。シリコン酸化膜 8としては、例えば、 CVD法により、厚さが 700nm程度の TEOS (tetraethylorthosilicate)膜を形成する。

[0020] その後、 N雰囲気中で、 650°C、 30分間のァニール処理を行うことにより、シリコン酸化膜 8aの脱ガスを行う。次に、シリコン酸化膜 8a上に、下部電極密着層として、例えば、スパッタ法により、厚さが 20nm程度の A1〇膜 8bを形成する。なお、下部電

2 3

極密着層として、厚さが 20nm程度の Ti膜又は Ti〇膜等を形成してもよい。続いて、シリコン酸化膜 8b上に下部電極膜 9を形成する。下部電極膜 9としては、例えば、スパッタ法により、厚さが 150nm程度の Pt膜を形成する。

[0021] 次に、図 2Bに示すように、下部電極膜 9上に、化学式が AB〇で表される物質から

3

構成される強誘電体膜 10をアモルファス状態で形成する。強誘電体膜 10としては、例えば、 Nbを 0. lmol%乃至 5mol%含有し、 Laを 0. lmol%乃至 5mol%含有する（ Pb， Ca, Sr， La) (Zr， Ti)〇 )ターゲットを用い、 RFスパッタ法により、厚さが 100η

3

m乃至 200nm程度の（Pb， Ca, Sr, La) (Zr, Ti) 0 )膜を形成する。この強誘電体

3

膜 10は、 Nbを 0. lmol%乃至 5mol%含有し、 Laを 0. lmol%乃至 5mol%含有する。 Nbは、ドナー元素として ABOで表される物質の Aサイトに配置され、 Laは、ァクセ

3

プタ元素として Bサイトに配置される。次いで、 Ar及び Oを含有する雰囲気中で 600

2

°C以下での熱処理（RTA: Rapid Thermal Annealing)を行う。この結果、強誘電体膜 10が結晶化すると共に、下部電極膜 9を構成する Pt膜が緻密化し、下部電極膜 9と強誘電体膜 10との界面近傍における Ptと〇との相互拡散が抑制される。

[0022] その後、図 2Cに示すように、強誘電体膜 10上に上部電極膜 11を形成する。上部電極膜 11の形成に当たっては、例えば、スパッタ法により、厚さが 50nm程度の IrO

1 膜（図示せず)を形成した後、熱処理 (RTA)を行い、更に IrO膜（図示せず）を形

. 4 2

成する。 IrO 膜を形成した後の熱処理により、強誘電体膜 10が完全に結晶化する

1. 4

[0023] 続いて、背面洗浄を行った後、上部電極膜 11をパターユングすることにより、図 2D に示すように、上部電極 11aを形成する。次に、 O雰囲気中で、 650°C

2 、 60分間の回復ァニール処理を行う。この熱処理は、上部電極 11aを形成する際に強誘電体膜 10が受けた物理的なダメージ等を回復させるためのものである。

[0024] その後、図 2Eに示すように、強誘電体膜 10のパターユングを行うことにより、容量絶縁膜 10aを形成する。続いて、後に形成する Al O膜の剥がれ防止用の酸素ァニ

2 3

一ノレを行う。 [0025] 次に、図 2Fに示すように、保護膜として A1〇膜 12をスパッタリング法にて全面に

2 3

形成する。次いで、スパッタリングによる損傷を緩和するために、酸素ァニールを行う。保護膜 (Al O膜 12)により、外部からの水素の強誘電体キャパシタへの侵入が防

2 3

止される。

[0026] その後、図 2Gに示すように、 A1〇膜 12及び下部電極膜 9のパターユングを行うこ

2 3

とにより、下部電極 9aを形成する。続いて、後に形成する Al O膜の剥がれ防止用の

2 3

酸素ァニールを行う。

[0027] 次に、図 2Hに示すように、保護膜として Al O膜 13をスパッタリング法にて全面に

2 3

形成する。次いで、キャパシタリークを低減させるために、酸素ァニールを行う。

[0028] その後、図 21に示すように、層間絶縁膜 14を高密度プラズマ法により全面に形成する。層間絶縁膜 14の厚さは、例えば 1. 5 x m程度とする。

[0029] 続いて、図 2Jに示すように、 CMP (化学機械的研磨）法により、層間絶縁膜 14の平

±旦化を行う。次に、 N Oガスを用いたプラズマ処理を行う。この結果、層間絶縁膜 14

2

の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、 N又は〇の少なくとも一方が含まれたガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層 22まで到達する孔を、層間絶縁膜 14、 Al O膜 1

2 3

3、シリコン酸化膜 8b、シリコン酸化膜 8a及びシリコン酸窒化膜 7に形成する。その後、スパッタリング法により、 Ti膜及び TiN膜を連続して孔内に形成することにより、バリァメタル膜（図示せず）を形成する。続いて、更に、孔内に、 CVD (化学気相成長）法にて W膜を坦め込み、 CMP法により W膜の平坦ィ匕を行うことにより、 Wプラグ 15を形成する。

[0030] 次に、図 2Kに示すように、 Wプラグ 15の酸化防止膜として SiON膜 16を、例えばプラズマ増速 CVD法により形成する。

[0031] 次いで、図 2Lに示すように、上部電極 11aまで到達する孔及び下部電極 9aまで到達する孔を、 Si〇N膜 16、層間絶縁膜 14、 Al O膜 13及び Al O膜 12に形成する

2 3 2 3

。その後、損傷を回復させるために、酸素ァニールを行う。

[0032] 続いて、図 2Mに示すように、 SiON膜 16をエッチバックにより全面にわたって除去することにより、 Wプラグ 15の表面を露出させる。次に、図 2Nに示すように、上部電極 11aの表面の一部、下部電極 9aの表面の一部、及び Wプラグ 15の表面が露出した状態で、 A1膜を形成し、この A1膜のパターニングを行うことにより、 A1配線 17を形成する。このとき、例えば、 Wプラグ 15と上部電極 11a又は下部電極 9aとを A1配線 1 7の一部で互いに接続する。

[0033] その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第 2層目以降の配線の形成等を行う。そして、例えば TEOS酸化膜及び SiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

[0034] 本実施形態では、上述のように、 Nbを 0. lmol%乃至 5mol%含有し、 Laを 0. lmo 1%乃至 5mol%含有する強誘電体膜 10を形成している。そして、このような組成の強誘電体膜 10は、その上に形成される強誘電体膜 11の配向の面内分布及び結晶性を向上させることができる。従って、高いスイッチング電荷量 Qswを得ながら、抗電圧及びリーク電流を低く抑制することができる。

[0035] 次に、本願発明者が実際に行った試験の結果について説明する。

[0036] (第 1の試験）

第 1の試験では、平面形状が、一辺の長さが 50 μ ΐηである正方形の強誘電体キヤパシタを形成し、その中の強誘電体膜の配向の面内分布及び結晶性、並びに電気的特性 (非線形容量、静電容量、スイッチング電荷量 Qsw、抗電圧 Vc並びにリーク電流等）を調査した。強誘電体膜としては、（Pb， Ca, Sr) (Zr, Ti) O膜に La及び N

3

bを添加したものを形成した。各試料の強誘電体膜中の La及び Nbの含有量 (mol% )並びに強誘電体膜の厚さ（nm)を表 1に示す。

[0037] [表 1]

[0038] 図 3に、配向の面内分布及び結晶性の調査結果を示す。この調査では、強誘電体膜を形成し、その上に厚さが 50nmの Ιι·〇_χ膜をスパッタ法により形成し、 90秒間の R TA (熱処理）を行った後に、 4軸 X線回折法によって各試料の結晶性の測定を行つた。図 3中のロッキング幅は、（111)面のロッキング幅を示しており、その値が小さいほど結晶性が良好であることを表す。

[0039] 図 3に示すように、 Nbが添加されていない試料 No. 1— No. 4と Nbが添加された試料 No. 5 No. 8とを];匕較すると、試料 No. 5— No. 8におレ、て、より良好な結晶性及びより均一な面内分布が得られた。ロッキング幅が 0. 4度小さくなつたことは、結晶性が著しく向上してレ、ることを示してレ、る。

[0040] 図 4A及び図 4Bに、夫々非線形容量及び静電容量の調査結果を示す。この調查では、上述の結晶性の調査等を行った後、上部電極膜、強誘電体膜及び下部電極膜のパターニングを行レ、、各試料の容量の測定を面内の 40箇所で行った。非線形容量の測定では、測定電圧を 0V± 10mVとし、静電容量の測定では、測定電圧を 3 V± 10mVとした。図 4A及び図 4B中には、平均値（菱形の点）と共に、最大値及び最小値を示してある。また、図 4A及び図 4B中の試料 No. 9は、試料 No. 6に対し、 RTAによる熱処理の時間を 30秒間とした試料である。

[0041] 図 4A及び図 4Bに示すように、 Laの含有量が 3· Omol%の試料 No. 1及び No. 2 と、 1 · 5mol%の試料 No. 3及び No. 4とを比較すると、試料 No. 1及び No. 2において、より高い非線形容量及び静電容量が得られた。また、 Nbの含有量に着目すると、 Nbの含有量が多い試料ほど、高い非線形容量及び静電容量が得られた。更に、虽誘電体膜の厚さに着目すると、厚さ力 20nmの試料 No. 2、 No. 4、 No. 6、 No. 8及び No. 9におレヽて、厚さ力 Sl 50nmの試料 No. 1 , No. 3、 No. 5及び No. 7よりも高レ、非線形容量及び静電容量が得られた。

[0042] また、各試料に対して、図 15に示すような印加電圧と分極量との関係を示すヒステリシスループを求め、このヒステリシスループから種々の値を求めた。これらの結果を図 5A及び図 5B並びに図 6に示す。なお、スイッチング電荷量 Qswは、ヒステリシスノレープから得られる値 P、 U、 N及び Dを用いて下記数式 1により求めた値である。

数式 1 [0043]

n ( —ひ) + (JV— )

[0044] 試料 No. 1及び No. 2と試料 No. 3及び No. 4とを比較すると、 Laの含有量が少なレ、ほど、値 Pが大きくなり（図 5A)、値 Uが小さくなつた（図 5B)。また、 Nbの含有量に着目すると、 Nbの含有量が多い試料ほど、値 Pが小さくなり（図 5A)、値 Uが大きくなつた（図 5B)。但し、 Nbの含有量が Omol%の試料 No. 3及び 4と lmol%の試料 No . 5及び No. 6とを比較すると、値 P及び Uの差は比較的小さかった。その一方で、 N bの含有量が lmol%の試料 No. 5及び No. 6と 4mol%の試料 No. 7及び 8とを比較すると、値 P及び Uの差は比較的大きかった。更に、強誘電体膜の厚さに着目すると、薄レヽ試料 No. 2、 No. 4、 No. 6、 No. 8及び No. 9におレヽて、より高レヽ値 P及び Uが得られた。

[0045] また、図 6に示すように、試料 No. 1及び No. 2と試料 No. 3及び No. 4とを比較すると、 Laの含有量が少ない試料ほど、スイッチング電荷量 Qswが高くなつた。また、 N bの含有量に着目すると、 Nbの含有量が多い試料ほど、スイッチング電荷量 Qswが低くなつた。但し、 Nbの含有量が Omol%の試料 No. 3及び 4と lmol%の試料 No. 5及び No. 6とを比較すると、飽和スイッチング電荷量（印加電圧： 3V)の変化は小さかったが、印加電圧を 1. 8Vとしたときのスイッチング電荷量の変化は大き力つた。また、 Nbの含有量が lmol%の試料 No. 5及び No. 6と 4mol%の試料 No. 7及び 8とを比較すると、飽和スィッチング電荷量及び印加電圧を 1. 8Vとしたときのスィッチング電荷量の変化は、いずれも大きかった。更に、強誘電体膜の厚さに着目すると、薄レヽ試料 No. 2、 No. 4、 No. 6、 No. 8及び No. 9におレヽて、印カロ電圧を 1. 8Vとしたときのスイッチング電荷量が高くなり、飽和スイッチング電荷量が小さくなつた。

[0046] また、抗電圧 Vcの調查に当たっては、印加電圧と値 Pとの関係を得た後、印加電圧の変化に対する値 Pの変化の割合が最も高い印加電圧を抗電圧 Vcとした。この結果を図 7に示す。なお、抗電圧 Vcが小さいほど、極性の反転速度が速くなる。

[0047] 図 7に示すように、試料 No. 1及び No. 2と試料 No. 3及び No. 4とを比較すると、 Laの含有量が少ない試料ほど、抗電圧 Vcが高くなつた。また、 Nbの含有量に着目すると、 Nbの含有量が多い試料ほど、抗電圧 Vcが小さくなつた。更に、強誘電体膜の厚さに着目すると、薄レヽ試料 No. 2、 No. 4、 No. 6、 No. 8及び No. 9におレヽて、抗電圧 Vcが小さくなつた。

[0048] また、図 8に示すように、試料 No. 1及び No. 2と試料 No. 3及び No. 4とを比較すると、 Laの含有量が少ない試料ほど、リーク電流が若干大きくなつた。 Nbの含有量に着目すると、 Nbの含有量が多い試料ほど、リーク電流が小さくなつた。更に、強誘電体膜の厚さに着目すると、薄レ、試料 No. 2、 No. 4、 No. 6、 No. 8及び No. 9において、リーク電流が大きくなつた。なお、「 + 5V」の印加電圧は、上部電極の電位を基準として下部電極に「 + 5V」の電圧を印加したことを示し、「-5V」の印加電圧は、上部電極の電位を基準として下部電極に「一 5V」の電圧を印加したことを示す。

[0049] このように、例えば、 Nbが含有されていない試料 No. 3及び No. 4と Nbが含有されている試料 No. 5及び No. 6とを比較すると、試料 No. 5及び No. 6において、良好な結晶性及び均一な配向が得られると共に、スイッチング電荷量 Qswが高ぐ抗電圧 Vc及びリーク電流が小さくなつた。なお、 La及び Nbの添加によって抗電圧 Vc及びリーク電流を低減することが可能である力 S、これらの添加量が多くなるほどスィッチング電荷量が低下してしまう。従って、これらの添加量は、夫々 5mol%以下であること力 S好ましく、 4mol%以下であることがより好ましい。また、第 1の試験では、ドナー元素として Sr及び Caを含有する強誘電体膜を形成したが、これらが含有されていなくとも、ドナー元素として Nbが含有されていれば同様の結果が得られる。

[0050] (第 2の試験）

第 2の試験では、平面形状が、一辺の長さが 50 μ ΐηである正方形の強誘電体キヤパシタ（ディスクリート）を形成し、その電気的特性を調査し、平面形状が、長辺の長さが 1. 80 x m、短辺の長さが 1. 15 x mである長方形の強誘電体キャパシタを 1428 個備えたメモリセルアレイを形成し、その電気的特性も調査した。この調查は、配線を形成した後に行った。強誘電体膜としては、（Pb, Ca, Sr) (Zr， Ti) 0膜に La及び

3

Nbを添加したものを形成した。各試料の強誘電体膜中の La及び Nbの含有量 (mol %)並びに強誘電体膜の厚さ（nm)を表 2に示す。

[0051] [表 2] 試料 No. 11 No. 12

L a 3 1 . 5

N b 0 1

厚さ 1 5 0 1 5 0

[0052] 電気的特性の一種として印加電圧を 3Vとしたときのヒステリシスループを得、これからスイッチング電荷量 Qsw及び値 Pと値 Uとの差（P—U)を求めた。この結果を図 9A 及び図 9Bに示す。図 9Aは、ディスクリートの結果を示し、図 9Bは、メモリセルアレイの結果を示す。

[0053] 図 9A及び図 9Bに示すように、試料 No. 12では、試料 No. 11と比較すると、デイスクリートでは 16%程度、メモリセルアレイでは 18%程度、スイッチング電荷量 Qswが高くなつた。これは、試料 No. 12において、 Laの含有量が低いためである。

[0054] また、電気的特性の一種としてリーク電流を測定した。この結果を図 1 OA及び図 10 Bに示す。図 10Aは、ディスクリートの結果を示し、図 10Bは、メモリセルアレイの結果を示す。

[0055] 図 10A及び図 10Bに示すように、リーク電流は、試料 No. 11と試料 No. 12との間で同程度となった。このことは、 Laの含有量を低くしただけでは、リーク電流は増加してしまうが、試料 No. 12では Nbが含有されているため、リーク電流の増加が抑制されたことを意味している。つまり、 Nbの添加により Laの減少が相殺されたのである。

[0056] 図 11は、メモリセルアレイにおける印加電圧とスイッチング電荷量 Qswとの関係を示すグラフである。分極量の測定は、室温（24°C)、一 45°C及び 90°Cで行った。

[0057] _45°Cでの測定により求められたスイッチング電荷量 Qswについては、 1. 8以下の印加電圧では、試料 No. 11及び No. 12の間にほとんど差がなかった。これに対し、印加電圧が 1. 9V以上となると、試料 No. 12において、スイッチング電荷量 Qswがより顕著に増加した。また、室温での測定により求められたスイッチング電荷量 Qsw については、 1. 7V以上の印加電圧で、試料 No. 12において、スイッチング電荷量 Qswがより顕著に増加した。更に、 90°Cでの測定により求められたスイッチング電荷量 Qswについては、 1. 0V以上の印加電圧で、試料 No. 12において、スイッチング電荷量 Qswがより顕著に増加した。このように、いずれの測定温度においても、試料 No. 12におレヽて、試料 No. 11よりもスイッチング電荷量 Qswが高くなつた。これは、 Laの含有量が、試料 No. 12において、より低くなつているからである。

[0058] 図 12に、メモリセルアレイの疲労損失について調査した結果を示す。この調查では、読み出し電圧を 3Vとし、ストレス電圧を 7Vとして、電圧の印加を 2. O X 10⁸回繰り返した。

[0059] 試料 No. 12における初期値に対するスイッチング電荷量 Qswの減少率 (疲労損失 )は 12. 86%であった。これに対し、試料 No. 11における初期値に対するスィッチング電荷量 Qswの減少率 (疲労損失）は 13. 56%であった。 Laの含有量を下げた場合には、疲労損失が増大する虞があるが、試料 No. 12には、 Nbが含有されているため、このような疲労損失の増大が生じなかった。

[0060] 図 13に、メモリセルアレイの熱減極について調査した結果を示す。この調查では、室温で書き込みを行い、種々の温度下に 1時間放置した後、室温で読み出しを行つたときの値 Pと値 Uとの差を求めた。室温に放置した後に読み出しを行ったときの値 P -Uを 100%とすると、 250°Cに放置した後に読み出しを行った場合には、試料 No. 11では 50%程度まで値 P— Uが減少した力試料 No. 12では、 70%程度と高い値が得られた。つまり、試料 No. 12において、熱減極の程度がより低く抑えられた。これは、試料 No. 11におけるキュリー温度が 340°C程度であるのに対し、試料 No. 12 におけるキュリー温度が 360°C程度と高くなつているためであると考えられる。

[0061] 図 14A及び図 14Bに、メモリセルアレイのインプリント特性について調査した結果を示す。図 14Aには、熱処理時間と値 P— Uとの関係を示し、図 14Bには、 OS— RAT Eを示してある。但し、図 14A及び図 14Bには、各試料における最も悪い結果を示してある。値 P— Uが大きいほど、装置のマージンが大きくなる。また、 OS_RATEの絶対値が小さいほど、インプリントが生じにくくなる。図 14A及び図 14Bに示すように、試料 No. 12において、試料 No. 11よりも、マージンを大きく確保しながら、インプリントが生じに《なるという結果が得られた。

[0062] このように、試料 No. 12では、試料 No. 11と比較して、高いスイッチング電荷量 Qs wを得ることができ、熱減極及びインプリントが生じにくかった。また、試料 No. 12では、疲労後のマージンが高ぐまた、より厳しい環境での使用にも耐えることができる

[0063] なお、上述の実施形態では、プレーナ型の強誘電体キャパシタを作製しているが、本発明をスタック型の強誘電体キャパシタに適用してもよい。この場合、 MOSFET 等のトランジスタに接続された Wプラグ等のコンタクトプラグの一部は、強誘電体キヤパシタの下部電極に接続される。また、スタック型を採用する場合には、高温一括ェツチングを行ってもよレ、。

[0064] また、強誘電体膜を構成する物質の結晶構造は、ぺロブスカイト型構造に限定されるものではなぐ例えば Bi層状構造であってもよい。また、強誘電体膜を構成する物質の組成も特に限定されるものではなレ、。例えば、ァクセプタ元素として、 Pb (鉛）、 S r (ストロンチウム）、 Ca (カルシウム）、 Bi (ビスマス）、 Ba (バリウム）、 Li (リチウム）及び /又は Y (イットリウム）が含有されていてもよぐドナー元素として、 Ti (チタン）、 Zr (ジルコニゥム）、 Hf (ハフニウム）、 V (バナジウム）、 Ta (タンタル）、 W (タングステン）、 M n (マンガン）、 A1 (アルミニウム）、 Bi (ビスマス）及び/又は Sr (ストロンチウム）が含有されていてもよい。

[0065] 強誘電体膜を構成する物質の化学式としては、例えば、 Pb (Zr, Ti) 0 、（Pb, Ca)

3

(Zr, Ti) 0 、 (Pb, Ca) (Zr, Ti, Ta)〇、 (Pb, Ca) (Zr, Ti, W) 0、 (Pb, Sr) (Zr

3 3 3

, Ti)〇、（Pb, Sr) (Zr, Ti, W) 0 、（Pb, Sr) (Zr, Ti, Ta) 0 、（Pb, Ca, Sr) (Zr

3 3 3

, Ti)〇、（Pb, Ca, Sr) (Zr, Ti, W) 0 、（Pb, Ca, Sr) (Zr, Ti, Ta) 0、 SrBi Ta

3 3 3 2 2

O、 Bi Ti O、及び BaBi Ta Oが挙げられる力これらに限定されなレ、。また、これ

9 4 3 9 2 2 9

らに Siが添加されてレ、てもよレ、。

[0066] また、上部電極及び下部電極の組成も特に限定されなレ、。下部電極は、例えば、 P t (プラチナ）、 Ir (イリジウム）、 Ru (ノレテニゥム）、 Rh (ロジウム）、 Re (レニウム）、 Os ( オスミウム）及び Z又は Pd (パラジウム）から構成されていてもよぐこれらの酸化物から構成されていてもよレ、。上部電極は、例えば、 Pt、 Ir、 Ru、 Rh、 Re、〇s及び Z又は Pdの酸化物から構成されていてもよい。また、上部電極は、複数の膜が積層されて構成されていてもよい。

[0067] 更に、強誘電体メモリのセルの構造は、 1T1C型に限定されるものでなぐ 2T2C型であってもよい。また、強誘電体メモリにおいては、強誘電体キャパシタ自体力記憶部及びスイッチング部を兼用する構成となっていてもよい。この場合、 MOSトランジスタのゲート電極の代わりに強誘電体キャパシタが形成されたような構造となる。即ち、半導体基板上にゲート絶縁膜を介して強誘電体キャパシタが形成される。

[0068] また、強誘電体キャパシタが論理回路等に設けられていてもよい。この場合、このような強誘電体キャパシタを備えた DRAMが構成されてレ、てもよレヽ。

[0069] また、強誘電体膜の形成方法は特に限定されない。例えば、ゾルーゲル法、有機金属分解（MOD)法、 CSD (Chemical Solution D印 osition)法、化学気相蒸着（CVD) 法、ェピタキシャル成長法、スパッタ法、 MOCVD (Metal Organic Chemical Vapor Deposition)法等を採用することができる。

産業上の利用可能性

[0070] 以上詳述したように、本発明によれば、強誘電体膜の結晶性をより均一にしながら、向上させること力 Sできる。この結果、強誘電体キャパシタの特性を向上させることができる。

Claims

請求の範囲

[1] 半導体基板と、

前記半導体基板の上方に形成され、強誘電体膜を備えた強誘電体キャパシタと、を有し、

前記強誘電体膜は、化学式が ABOで表される物質に、ァクセプタ元素として Laが

3

添加され、ドナー元素として Nbが添加されて構成されてレ、ることを特徴とする半導体装置。

[2] 前記強誘電体膜中の Laの含有量は、 0. lmol%乃至 5mol%であること特徴とする請求項 1に記載の半導体装置。

[3] 前記強誘電体膜中の Nbの含有量は、 0. lmol%乃至 5mol%であること特徴とする請求項 1に記載の半導体装置。

[4] 前記強誘電体膜中の Laの含有量は、 0. lmol%乃至 5mol%であり、 Nbの含有量は、 0. lmol%乃至 5mol%であること特徴とする請求項 1に記載の半導体装置。

[5] 前記強誘電体膜を構成する物質の結晶構造は、ベロブスカイト型構造又は層状構造であることを特徴とする請求項 1に記載の半導体装置。

[6] 前記強誘電体膜を構成する物質は、ァクセプタ元素として、 Pb、 Sr、 Ca、 Bi、 Ba、

Li及び Yからなる群から選択された少なくとも 1種の元素を含有することを特徴とする請求項 1に記載の半導体装置。

[7] 前記強誘電体膜を構成する物質は、ドナー元素として、 Ti、 Zr、 Hf、 V、 Ta、 W、

Mn、 Al、 Bi及び Srからなる群から選択された少なくとも 1種の元素を含有することを特徴とする請求項 1に記載の半導体装置。

[8] 前記強誘電体膜を構成する物質の化学式は、

Pb (Zr, Ti) O、

3

(Pb, Ca) (Zr, Ti)〇、

3

(Pb, Ca) (Zr, Ti, Ta)〇、

3

(Pb, Ca) (Zr, Ti, W)〇、

3

(Pb, Sr) (Zr, Ti) 0 、

3

(Pb, Sr) (Zr, Ti, W) 0 、 (Pb, Sr) (Zr, Ti, Ta) 0、

3

(Pb, Ca, Sr) (Zr, Ti) 0、

3

(Pb, Ca, Sr) (Zr, Ti, W) 0、

3

(Pb, Ca, Sr) (Zr, Ti, Ta)〇、

3

SrBi Ta O 、

2 2 9

Bi Ti O、及び

4 3 9

BaBi Ta O力なる群から選択された 1種で表されることを特徴とする請求項 1に

2 2 9

記載の半導体装置。

[9] 前記強誘電体膜を構成する物質には、更に Siが添加されていることを特徴とする請求項 8に記載の半導体装置。

[10] 前記強誘電体キャパシタは、 Pt、 Ir、 Ru、 Rh、 Re、〇s及び Pdからなる群力も選択された少なくとも 1種の元素を含有する下部電極を有することを特徴とする請求項 1に記載の半導体装置。

[11] 前記強誘電体キャパシタは、 Pt、 Ir、 Ru、 Rh、 Re、〇s及び Pdからなる群から選択された少なくとも 1種の元素の酸化物を含有する下部電極を有することを特徴とする請求項 1に記載の半導体装置。

[12] 前記強誘電体キャパシタは、 Pt、 Ir、 Ru、 Rh、 Re、〇s及び Pdからなる群から選択された少なくとも 1種の元素の酸化物を含有する上部電極を有することを特徴とする請求項 1に記載の半導体装置。

[13] 前記上部電極は、複数の膜が積層されて構成されていることを特徴とする請求項 1

2に記載の半導体装置。

[14] 前記強誘電体キャパシタを複数個備えたメモリセルアレイを有することを特徴とする請求項 1に記載の半導体装置。

[15] 前記メモリセルアレイを構成する各メモリセルは、

記憶部として、前記強誘電体キャパシタを有し、

スイッチング部として、前記強誘電体キャパシタに接続されたトランジスタを有することを特徴とする請求項 14に記載の半導体装置。

[16] 前記メモリセルアレイを構成する各メモリセルは、記憶部及びスイッチング部として、前記強誘電体キャパシタを有することを特徴とする請求項 14に記載の半導体装置。

[17] 半導体基板の上方に強誘電体膜を備えた強誘電体キャパシタを形成する工程を有し、

前記強誘電体膜として、化学式が AB〇で表される物質に、ァクセプタ元素として L

3

aが添加され、ドナー元素として Nbが添加されて構成される膜を形成することを特徴とする半導体装置の製造方法。

[18] 前記強誘電体膜中の Laの含有量を、 0. lmol%乃至 5mol%とすること特徴とする請求項 17に記載の半導体装置の製造方法。

[19] 前記強誘電体膜中の Nbの含有量を、 0. lmol%乃至 5mol%とすること特徴とする請求項 17に記載の半導体装置の製造方法。

[20] 前記強誘電体膜中の Laの含有量を、 0. lmol%乃至 5mol%とし、 Nbの含有量を

、 0. lmol%乃至 5mol%とすること特徴とする請求項 17に記載の半導体装置の製造方法。