JP2001298162A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2001298162A JP2000110139A JP2000110139A JP2001298162A JP 2001298162 A JP2001298162 A JP 2001298162A JP 2000110139 A JP2000110139 A JP 2000110139A JP 2000110139 A JP2000110139 A JP 2000110139A JP 2001298162 A JP2001298162 A JP 2001298162A
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Naohiro Tanaka
均洋 田中
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Sony Corp
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Abstract

(57)【要約】 【課題】 不揮発性半導体記憶装置において、設計余裕
を確保することによるデバイス設計の自由度の制限を外
して高集積メモリデバイスを実現する。 【解決手段】 強誘電体薄膜２４を用いたキャパシタ３
０を備えた不揮発性半導体記憶装置において、キャパシ
タ３０への印加電圧としてみたとき、不揮発性半導体記
憶装置の動作保証限界温度における見かけの抗電界値
は、所定温度での抗電界値における不揮発性半導体記憶
装置の設計裕度の範囲内にあるもので、例えば、強誘電
体薄膜２４に強誘電体−常誘電体相転移点が８００℃以
上の金属酸化物として層状構造を有する金属酸化物を用
いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、詳しくは強誘電体薄膜を用いた不揮発性
半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶素子に強誘電体薄膜を用いて
高集積な不揮発性記憶装置を構成したものが種々提案さ
れている。これらの不揮発性記憶装置を設計もしくは製
造する際には、強誘電体薄膜の残留自発分極値、抗電界
の動作保証温度内での変化量が、設計の余裕を決定する
ときの目安の一つとなっている。
【０００３】
【発明が解決しようとする課題】しかしながら、設計余
裕を確保することが、デバイス設計の自由度に制限をも
たらしており、高集積メモリデバイスを実現する一つの
障害となっている。
【０００４】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた不揮発性半導体記憶装置である。
【０００５】本発明の不揮発性半導体記憶装置は、強誘
電体薄膜を用いたキャパシタを備えた不揮発性半導体記
憶装置において、キャパシタへの印加電圧としてみたと
き、不揮発性半導体記憶装置の動作保証限界温度におけ
る見かけの抗電界値は、所定温度での抗電界値における
不揮発性半導体記憶装置の設計裕度の範囲内にあるもの
である。
【０００６】例えば、前記キャパシタへの印加電圧とし
てみたとき、見かけの抗電界の温度変化率は、前記不揮
発性半導体記憶装置の動作保証温度の範囲において０．
３％／℃以下となっているものである。また、キャパシ
タの構造を、不揮発性半導体記憶装置の動作保証温度範
囲において温度上昇とともに誘電率が減少する温度依存
性を有する誘電体薄膜を備えた誘電体キャパシタと、強
誘電体薄膜を備えた強誘電体キャパシタとが直列に接続
された複合キャパシタ構造とすることによって、抗電界
に係わる設計裕度を下げたものである。
【０００７】上記不揮発性半導体記憶装置では、動作保
証温度内での抗電界の変化を最小限に抑えるため、強誘
電体薄膜を用いた高集積不揮発性記憶素子の設計裕度が
小さくなり、高集積、強誘電体不揮発性記憶装置が実現
される。
【０００８】通常、強誘電体の抗電界は、試料の温度
Ｔ、強誘電相転移温度Ｔｃとすると、（Ｔ−Ｔｃ）の
１．５乗に比例して減少する。したがって、例えば、室
温から８０℃までの温度上昇にともなう抗電界の変化を
１０％以内に抑えるためには、Ｔｃは約８００℃以上で
ある必要がある。このことから、強誘電体薄膜の材料を
選択すると、ＬｉＮｂＯ3 （Ｔｃ＝１４８３Ｋ）、Ｓｒ
2 Ｎｂ2 Ｏ7 構造を持つ、Ｌａ2 Ｔｉ2 Ｏ7 （Ｔｃ＝１
７７３Ｋ）、Ｎｄ2 Ｔｉ2 Ｏ7 （Ｔｃ＝１７７３Ｋ）、
Ｓｒ2 Ｎｂ2 Ｏ7 （Ｔｃ＝１６１５Ｋ）、層状構造を持
つ、Ｂｉ2 ＷＯ6 （Ｔｃ＝１２０８Ｋ）、Ｂｉ3 ＴｉＮ
ｂＯ9 （Ｔｃ＝１２１３Ｋ）、Ｂｉ3 ＴｉＴａＯ9 （Ｔ
ｃ＝１１４３Ｋ）などが候補となる。
【０００９】また、上記不揮発性半導体記憶装置では、
キャパシタを複合キャパシタ構造とすることによって、
抗電界に係わる設計の裕度が下がる。このことによっ
て、強誘電体を用いた高集積不揮発性記憶素子の設計裕
度が小さくなり、高集積、強誘電体不揮発性記憶装置が
実現される。
【００１０】上記複合キャパシタは、例えば、強誘電体
キャパシタと、材料温度の上昇にともなって誘電率が減
少する傾向を有する誘電率の温度依存性持つ誘電体薄膜
を用いたキャパシタ（補償キャパシタ）とを直列に接続
したものである。この複合キャパシタでは、キャパシタ
温度の上昇とともに強誘電体キャパシタに印加される電
圧を減少させることによって、抗電界の温度依存性が補
償される。
【００１１】抗電界の温度依存性を補償することができ
る補償キャパシタ材料としては、例えばペロブスカイト
構造（ＡＢＯ3 ）を有する強誘電体のＢ位置が二種の元
素の混合体で構成された、Ｐｂ（Ｍ1/3Ｎｂ2/3）Ｏ
3 〔ただしＭ＝Ｃｏ，Ｎｉ，Ｍｇ〕、Ｐｂ（Ｍ1/3Ｔａ
2/3）Ｏ3 〔ただしＭ＝Ｃｏ，Ｎｉ，Ｍｇ〕、Ｐｂ（Ｆ
ｅ2/ 3Ｗ1/3）Ｏ3 がある。これらの物質は、常誘電相か
ら強誘電相への相変化がデバイスの動作保証温度（例え
ば−４０℃）より十分に低温である、１８０Ｋ〜８０Ｋ
近傍で起こり、デバイス保証温度では自発分極を持た
ず、誘電率の高い誘電体としての性質を持っている。
【００１２】そして、複合キャパシタに印加された電圧
は、強誘電体キャパシタと補償キャパシタとに分配され
る。補償キャパシタに分配される電圧は、補償を効果的
に行うことと、必要以上の電圧を配分しないので、デバ
イスの動作電圧を抑制することとのバランスによって決
まる。
【００１３】例えば、強誘電体キャパシタとしてＳＢＴ
薄膜を用いる場合には、補償キャパシタが強誘電体キャ
パシタと同様の形状を持つとすると、補償キャパシタに
係る電圧がＳＢＴのそれの０．５程度であるためには、
誘電率は５００程度以上が必要である。また、例えば、
強誘電体キャパシタとしてＰＺＴ薄膜を用いる場合に
は、さらに高い誘電率をもつ材料を補償キャパシタの薄
膜材料として用いることが望ましい。
【００１４】
【発明の実施の形態】抗電界の動作保証温度内での変化
を最小限に抑えるように、強誘電体薄膜の材料を選択す
ることによって、強誘電体薄膜を用いた高集積不揮発性
記憶素子の設計裕度を小さくして、高集積、強誘電体不
揮発性記憶装置を実現する。
【００１５】本発明の不揮発性半導体記憶装置に係る第
１の実施の形態を、図１の概略構成断面図によって説明
する。
【００１６】図１に示すように、半導体基板（例えばｐ
型シリコン基板）１１上には素子形成領域を分離する素
子分離酸化膜１２が形成されている。上記半導体基板１
１の素子形成領域には、例えば厚さが１．５ｎｍの酸化
シリコン膜と例えば厚さが２ｎｍの窒化シリコン膜から
なるゲート絶縁膜１３が形成されている。
【００１７】上記ゲート絶縁膜１３上にはゲート電極１
４が形成されている。さらにゲート電極１４の一方側の
半導体基板１１にはソース領域１５が形成され、他方側
の半導体基板１１にはドレイン領域１６が形成されてい
る。このように、トランジスタＴｒが構成されている。
【００１８】上記半導体基板１１上にはトランジスタＴ
ｒを覆う第１の層間絶縁膜１７が例えば酸化シリコン膜
を７００ｎｍの厚さに堆積して形成されている。この第
１の層間絶縁膜１７には、ドレイン領域１６に通じるコ
ンタクトホール１８およびこのコンタクトホール１８に
連続する接続パターン溝１９が形成されている。このコ
ンタクトホール１８内にはポリシリコンからなるプラグ
２０が形成され、接続パターン溝１９内にはポリシリコ
ンからなる導電性パターン２１が形成されている。な
お、図面に示すように、上記導電性パターン２１の上層
部にはシリサイド層４１が形成されていてもよい。
【００１９】上記第１の層間絶縁膜１７上には、上記導
電性パターン２１に接続するバリア層２２が形成されて
いる。このバリア層２２は、一例として、２０ｎｍの厚
さに成膜したチタン（Ｔｉ）膜とその上に５０ｎｍの厚
さに成膜した窒化チタン（ＴｉＮ）薄膜とからなる。
【００２０】上記バリア層２２上には、白金薄膜からな
る下部電極３１が、例えば２００ｎｍの厚さに形成され
ている。また上記下部電極３１上には、例えば膜厚が８
０ｎｍ〜１２０ｎｍのＢｉ3 ＴｉＴａＯ9 薄膜からなる
強誘電体薄膜２４が形成されている。さらに上記強誘電
体薄膜２４上には、白金薄膜からなる上部電極３２が形
成されている。上記のごとくに、キャパシタ３０は、下
部電極３１、強誘電体薄膜２４および上部電極３２で構
成されている。
【００２１】上記強誘電体薄膜２４は、強誘電体−常誘
電体相転移点が８００℃以上の金属酸化物として、層状
構造を有する金属酸化物もしくはＳｒ2 Ｎｂ2 Ｏ7 構造
を有する金属酸化物であれば、Ｂｉ3 ＴｉＴａＯ9 に限
定されない。
【００２２】さらに上記キャパシタ３０を覆う状態に、
酸化シリコン膜を例えば２００ｎｍの厚さに堆積した第
２の層間絶縁膜３５が形成されている。この第２の層間
絶縁膜３５には、上部電極３２に達する接続孔３６が形
成されている。上記第２の層間絶縁膜３５上には、接続
孔３６を通じて上部電極３２に接続する配線３７が形成
されている。上記第２の層間絶縁膜３５上には配線３７
を覆う保護膜３８が形成され、その保護膜３８にはパッ
ド（図示せず）が形成されている。
【００２３】通常、強誘電体の抗電界は、試料の温度
Ｔ、強誘電相転移温度Ｔｃ、とすると、（Ｔ−Ｔｃ）の
１．５乗に比例して減少する。したがって、例えば、室
温から８０℃までの温度上昇にともなう抗電界の変化を
１０％以内に抑えるためには、Ｔｃは約８００℃以上で
ある必要がある。このことから、強誘電体材料を選択す
ると、ＬｉＮｂＯ3 （Ｔｃ＝１４８３Ｋ）、Ｓｒ2 Ｎｂ
2 Ｏ7 構造を持つ、Ｌａ 2 Ｔｉ2 Ｏ7 （Ｔｃ＝１７７３
Ｋ）、Ｎｄ2 Ｔｉ2 Ｏ7 （Ｔｃ＝１７７３Ｋ）、Ｓｒ2
Ｎｂ2 Ｏ7 （Ｔｃ＝１６１５Ｋ）、層状構造を持つ、Ｂ
ｉ2 ＷＯ6 （Ｔｃ＝１２０８Ｋ）、Ｂｉ3 ＴｉＮｂＯ9
（Ｔｃ＝１２１３Ｋ）、Ｂｉ3 ＴｉＴａＯ 9 （Ｔｃ＝１
１４３Ｋ）などが候補となる。さらに、見かけの抗電界
の温度変化率が、不揮発性半導体記憶装置の動作保証温
度の範囲において０．３％／℃以下となること、結晶化
のし易さ、大きな自発分極の得られる可能性を考慮にい
れると、Ｂｉ3 ＴｉＮｂＯ9 、Ｂｉ3 ＴｉＴａＯ9 をキ
ャパシタの強誘電体材料として用いるのが望ましい。
【００２４】よって、上記第１の実施の形態における不
揮発性半導体記憶装置では、Ｂｉ3ＴｉＴａＯ9 をキャ
パシタの強誘電体材料として用いている。そのため、強
誘電体の温度上昇（例えば室温２５℃から８０℃への上
昇）にともなう抗電界の変化を１０％以内に抑えること
ができる。よって、不揮発性半導体記憶装置の設計裕度
が小さくなり、高集積、強誘電体不揮発性記憶装置が実
現される。
【００２５】次に、上記第１の実施の形態で説明した不
揮発性半導体記憶装置の製造方法を、図２〜図４の製造
工程断面図によって説明する。なお、各図面の括弧内の
番号は通し番号で記載した。
【００２６】図２の（１）に示すように、選択酸化法を
用いて、半導体基板（例えばｐ型シリコン基板）１１上
に素子分離酸化膜１２を形成した後、上記半導体基板１
１を８００℃に加熱し、窒素ガスで希釈した酸素ガスに
さらすことによって、半導体基板１１の露出表面に酸化
シリコン膜を例えば１．５ｎｍの厚さに形成し、さらに
減圧ＣＶＤ法によって、窒化シリコン膜を例えば２ｎｍ
の厚さに形成して、ゲート絶縁膜１３とする。
【００２７】次にゲート電極薄膜、窒化チタン薄膜を成
膜して電極形成膜を形成する。その後、塗付技術によっ
てフォトレジスト膜（図示せず）を形成した後、リソグ
ラフィー技術（露光、現像、ベーキング等）によって、
フォトレジスト膜をゲート電極パターン形状にパターニ
ングする。次いで、パターニングされたフォトレジスト
膜をエッチングマスクに用いて、上記電極形成膜をエッ
チングして、ゲート電極１４を形成する。さらに上記フ
ォトレジスト膜と素子分離酸化膜１２をマスクに用いた
イオン注入によって、不純物（例えばヒ素）を半導体基
板１１中に導入してソース領域１５およびドレイン領域
１６を形成する。その後、フォトレジスト膜を除去す
る。
【００２８】次に、ＣＶＤ法によって、上記半導体基板
１１上に酸化シリコン膜を例えば７００ｎｍの厚さに堆
積して第１の層間絶縁膜１７を形成する。この第１の層
間絶縁膜１７の成膜時における基板温度は例えば４００
℃に設定した。次いで、ドレイン領域１６を露出させる
コンタクトホール１８およびこのコンタクトホール１８
に連続する接続パターン溝１９を形成する。
【００２９】さらにコンタクトホール１８内および接続
パターン溝１９内を埋め込むようにポリシリコンを例え
ば６００ｎｍの厚さに堆積した後、例えば８５０℃の窒
素中で３０分間の熱処理を施す。その後、例えばＣＭＰ
（化学的機械研磨）によって、第１の層間絶縁膜１７上
の余剰なポリシリコン膜を除去して、コンタクトホール
１８内にプラグ２０を形成するとともに接続パターン溝
１９内に導電性パターン２１を形成する。なお、図面に
示すように、導電性パターン２１の導電性を改善するた
めに、上記導電性パターン２１の上層部にシリサイド化
処理を施してシリサイド層４１を形成してもよい。
【００３０】その後、半導体基板１１の洗浄処理を行
う。そして上記半導体基板１１を加熱する、もしくは減
圧雰囲気にさらすことによって、脱水処理を施した後、
例えばスパッタリングによって、チタン（Ｔｉ）薄膜
（図示せず）を、例えば２０ｎｍの厚さに成膜し、続い
て窒化チタン（ＴｉＮ）薄膜を、例えば５０ｎｍの厚さ
に成膜して、バリア層２２を形成する。さらに白金（Ｐ
ｔ）薄膜からなる下部電極薄膜２３を、例えば２００ｎ
ｍの厚さに成膜する。
【００３１】上記各膜の成膜条件の一例としては、基板
温度を、チタン（Ｔｉ）薄膜の成膜時には例えば２００
℃、窒化チタン（ＴｉＮ）薄膜の成膜時には例えば２５
℃、白金薄膜の成膜時には例えば４００℃に設定し、成
膜雰囲気の圧力はいずれの場合も例えば０．５３Ｐａに
設定し、ＤＣパワーを２ｋＷに設定した。上記各薄膜
は、必要に応じて、４００℃〜７００℃の窒素雰囲気中
で１時間の熱処理を施し、安定な下部電極薄膜２３に形
成する。
【００３２】次に、図２の（２）に示すように、回転塗
布法によって、Ｂｉ3 ＴｉＴａＯ9前駆体薄膜を成膜す
る。下部電極薄膜２３を形成するまでの工程が施された
上記半導体基板１１上に、Ｂｉ、Ｔｉ、Ｎｂの元素をＢ
ｉ3 ＴｉＴａＯ9 の化学量論組成と比較し、Ｂｉを１％
〜１．５％過剰に含む有機金属溶液の塗布、乾燥、ＲＴ
Ａ処理からなる一連の工程を１回もしくは複数回行い、
また必要に応じてオゾンを用いた５００℃以下の低温で
の酸化処理を行って前駆体（酸化物）薄膜を形成する。
次いで、５００℃〜７５０℃の所定温度の酸化性もしく
は中性の雰囲気中で、上記前駆体（酸化物）薄膜の結晶
化処理を行う。その結果、上記下部電極薄膜２３上に膜
厚が８０ｎｍ〜１２０ｎｍのＢｉ3 ＴｉＴａＯ9 薄膜か
らなる強誘電体薄膜２４を形成する。
【００３３】上記強誘電体薄膜２４は、強誘電体−常誘
電体相転移点が８００℃以上の金属酸化物として、層状
構造を有する金属酸化物もしくはＳｒ2 Ｎｂ2 Ｏ7 構造
を有する金属酸化物であれば、Ｂｉ3 ＴｉＴａＯ9 に限
定されない。
【００３４】次に、スパッタリングによって、上記強誘
電体薄膜２４上に白金薄膜からなる上部電極薄膜２５を
形成する。この白金薄膜の成膜条件の一例としては、基
板温度を２５℃〜４００℃の所定の温度に設定し、成膜
雰囲気の圧力を例えば０．５３Ｐａに設定し、ＤＣパワ
ーを例えば２ｋＷに設定する。必要に応じて、５５０℃
〜７００℃の窒素雰囲気中もしくは酸素と窒素との混合
雰囲気中で３０分〜１時間の熱処理を施し、強誘電体薄
膜２４、上部電極薄膜２５の結晶性を改善する。
【００３５】次に、図３の（３）に示すように、塗付技
術によって、上部電極薄膜２５上にフォトレジスト膜
（図示せず）を形成した後、リソグラフィー技術（露
光、現像、ベーキング等）によって、フォトレジスト膜
をキャパシタパターン形状にパターニングする。次い
で、パターニングされたフォトレジスト膜をエッチング
マスクに用いて、上記上部電極薄膜２５からバリア層２
２までをエッチングして、下部電極薄膜２３からなる下
部電極３１、強誘電体薄膜２４および上部電極薄膜２５
からなる上部電極３２で構成されるキャパシタ３０を形
成する。その後、フォトレジスト膜を除去する。
【００３６】なお、上記フォトレジスト膜の代わりにハ
ードマスクを用いてもよい。マスク膜を除去した後、必
要に応じて、５５０℃〜７００℃の窒素雰囲気中もしく
は酸素と窒素との混合雰囲気中で３０分〜１時間の熱処
理を施し、強誘電体薄膜２４の結晶性を改善する。
【００３７】次に、図３の（４）に示すように、ＣＶＤ
法によって、上記キャパシタ３０を覆う状態に、酸化シ
リコン膜を例えば２００ｎｍの厚さに堆積して第１の層
間絶縁膜１７上に第２の層間絶縁膜３５を形成する。こ
の第２の層間絶縁膜３５の成膜時における基板温度は例
えば４００℃に設定した。
【００３８】その後、塗付技術によって、第２の層間絶
縁膜３５上にフォトレジスト膜（図示せず）を形成した
後、リソグラフィー技術（露光、現像、ベーキング等）
によって、フォトレジスト膜にキャパシタ３０の上部電
極３２に達する接続孔を形成するための開口パターンを
形成する。次いで、パターニングされたフォトレジスト
膜をエッチングマスクに用いて、上記層間絶縁膜３５を
ドライエッチングして、上部電極３２に達する接続孔３
６を形成する。その後、上記フォトレジスト膜を除去す
る。
【００３９】次に、図４の（５）に示すように、上記接
続孔３６を埋め込む状態に第２の層間絶縁膜３５上に、
配線金属膜を例えばアルミニウムもしくはアルミニウム
合金を堆積して形成した後、上記配線金属膜をパターニ
ングして、接続孔３６より上部電極３２に接続する配線
３７を形成する。
【００４０】次に、第２の層間絶縁膜３５上に配線３７
を覆う保護膜３８を、例えば窒化シリコン膜を含む絶縁
膜で形成する。その後、図示はしないが、フォトレジス
トを塗付し、リソグラフィー技術（露光、現像、ベーキ
ング等）によって、配線取り出しパッド形状のフォトレ
ジストパターンを形成する。次いで、このフォトレジス
トパターンをマスクに用いて、上記保護膜３８をドライ
エッチングしてパッド（図示せず）を形成する。
【００４１】次に、本発明の不揮発性半導体記憶装置に
係る第２の実施の形態として、Ｂｉ 3 ＴｉＮｂＯ9 をキ
ャパシタの強誘電体材料として用いた不揮発性半導体記
憶装置を、図５の概略構成断面図によって説明する。
【００４２】図５に示すように、半導体基板（例えばｐ
型シリコン基板）１１上には素子形成領域を分離する素
子分離酸化膜１２が形成されている。上記半導体基板１
１の素子形成領域には、例えば厚さが１．５ｎｍの酸化
シリコン膜と例えば厚さが２ｎｍの窒化シリコン膜から
なるゲート絶縁膜１３が形成されている。
【００４３】上記ゲート絶縁膜１３上にはゲート電極１
４が形成されている。さらにゲート電極１４の一方側の
半導体基板１１にはソース領域１５が形成され、他方側
の半導体基板１１にはドレイン領域１６が形成されてい
る。このように、トランジスタＴｒが構成されている。
【００４４】上記半導体基板１１上にはトランジスタＴ
ｒを覆う第１の層間絶縁膜１７が例えば酸化シリコン膜
を７００ｎｍの厚さに堆積して形成されている。この第
１の層間絶縁膜１７には、ドレイン領域１６に通じるコ
ンタクトホール１８が形成されている。このコンタクト
ホール１８内にはポリシリコンからなるプラグ２０が形
成されている。なお、図面に示すように、上記プラグ２
０の上面側にはシリサイド層４１が形成されていてもよ
い。
【００４５】上記半導体基板１１上には、上記プラグ２
０に接続するバリア層２２が形成されている。このバリ
ア層２２は、一例として、２０ｎｍの厚さに成膜した窒
化チタン（ＴｉＮ）膜とその上に５０ｎｍの厚さに成膜
したイリジウム（Ｉｒ）薄膜とからなる。さらに、バリ
ア層２２上には、白金（Ｐｔ）薄膜からなる下部電極３
１が、例えば２００ｎｍの厚さに形成されている。
【００４６】上記下部電極３１上には、例えば膜厚が８
０ｎｍ〜１２０ｎｍのＢｉ3 ＴｉＮｂＯ9 薄膜からなる
強誘電体薄膜２４が形成されている。この強誘電体薄膜
２４は、強誘電体−常誘電体相転移点が８００℃以上の
金属酸化物として、層状構造を有する金属酸化物もしく
はＳｒ2 Ｎｂ2 Ｏ7 構造を有する金属酸化物であれば、
Ｂｉ3 ＴｉＮｂＯ9 に限定されない。
【００４７】さらに、上記強誘電体薄膜２４上には、イ
リジウム薄膜からなる上部電極薄膜２５が形成されてい
る。上記のごとくに、キャパシタ３０は、下部電極３
１、強誘電体薄膜２４および上部電極３２で構成されて
いる。
【００４８】さらに上記キャパシタ３０を覆う状態に、
酸化シリコン膜を例えば２００ｎｍの厚さに堆積した第
２の層間絶縁膜３５が形成されている。この第２の層間
絶縁膜３５には、上部電極３２に達する接続孔３６が形
成されている。上記第２の層間絶縁膜３５上には、接続
孔３６を通じて上部電極３２に接続する配線３７が、例
えばアルミニウムもしくはアルミニウム合金で形成され
ている。上記第２の層間絶縁膜３５上には配線３７を覆
う保護膜３８が形成され、その保護膜３８にはパッド
（図示せず）が形成されている。
【００４９】よって、上記第２の実施の形態における不
揮発性半導体記憶装置では、Ｂｉ3ＴｉＮｂＯ9 をキャ
パシタの強誘電体材料として用いている。そのため、強
誘電体の温度上昇（例えば室温２５℃から８０℃への上
昇）にともなう抗電界の変化を１０％以内に抑えること
ができる。よって、不揮発性半導体記憶装置の設計裕度
が小さくなり、高集積、強誘電体不揮発性記憶装置が実
現される。
【００５０】次に、上記第２の実施の形態で説明した不
揮発性半導体記憶装置の製造方法を、図６〜図８の製造
工程断面図によって説明する。なお、各図面の括弧内の
番号は通し番号で記載した。
【００５１】図６の（１）に示すように、選択酸化法を
用いて、半導体基板（例えばｐ型シリコン基板）１１上
に素子分離酸化膜１２を形成した後、上記半導体基板１
１を８００℃に加熱し、窒素ガスで希釈した酸素ガスに
さらすことによって、半導体基板１１の露出表面に酸化
シリコン膜を例えば１．５ｎｍの厚さに形成し、さらに
減圧ＣＶＤ法によって、窒化シリコン膜を例えば２ｎｍ
の厚さに形成して、ゲート絶縁膜１３とする。
【００５２】次にゲート電極薄膜、窒化チタン薄膜を成
膜して電極形成膜を形成する。その後、塗付技術によっ
てフォトレジスト膜（図示せず）を形成した後、リソグ
ラフィー技術（露光、現像、ベーキング等）によって、
フォトレジスト膜をゲート電極パターン形状にパターニ
ングする。次いで、パターニングされたフォトレジスト
膜をエッチングマスクに用いて、上記電極形成膜をエッ
チングして、ゲート電極１４を形成する。さらに上記フ
ォトレジスト膜と素子分離酸化膜１２をマスクに用いた
イオン注入によって、不純物（例えばヒ素）を半導体基
板１１中に導入してソース領域１５およびドレイン領域
１６を形成する。その後、フォトレジスト膜を除去す
る。
【００５３】次に、ＣＶＤ法によって、上記半導体基板
１１上に酸化シリコン膜を例えば７００ｎｍの厚さに堆
積して第１の層間絶縁膜１７を形成する。この第１の層
間絶縁膜１７の成膜時における基板温度は例えば４００
℃に設定した。次いで、ドレイン領域１６を露出させる
コンタクトホール１８を形成する。
【００５４】さらにコンタクトホール１８内を埋め込む
ようにポリシリコンを例えば６００ｎｍの厚さに堆積し
た後、例えば８５０℃の窒素中で３０分間の熱処理を施
す。その後、例えばＣＭＰ（化学的機械研磨）によっ
て、第１の層間絶縁膜１７上の余剰なポリシリコン膜を
除去して、コンタクトホール１８内にプラグ２０を形成
する。なお、プラグ２０の導電性を改善するために、上
記プラグ２０の上面側にシリサイド化処理を施してシリ
サイド層４１を形成してもよい。
【００５５】その後、半導体基板１１の洗浄処理を行
う。そして上記半導体基板１１を加熱する、もしくは減
圧雰囲気にさらすことによって、脱水処理を施した後、
例えばスパッタリングによって、窒化チタン（ＴｉＮ）
薄膜を、例えば２０ｎｍの厚さに成膜し、次いで、イリ
ジウム（Ｉｒ）薄膜を、例えば５０ｎｍの厚さに成膜し
て、バリア層２２を形成する。さらに、白金（Ｐｔ）薄
膜からなる下部電極薄膜２３を、例えば２００ｎｍの厚
さに成膜する。
【００５６】上記各膜の成膜条件の一例としては、基板
温度を、窒化チタン（ＴｉＮ）薄膜の成膜時には例えば
２５℃、イリジウム（Ｉｒ）薄膜２２の成膜時には例え
ば４００℃、白金（Ｐｔ）薄膜２３の成膜時には例えば
４００℃に設定し、成膜雰囲気の圧力はいずれの場合も
例えば０．５３Ｐａに設定し、ＤＣパワーを２ｋＷに設
定した。上記各薄膜は、必要に応じて、４００℃〜７０
０℃の酸素窒素混合雰囲気中で１時間の熱処理を施し、
安定な下部電極薄膜２３に形成する。
【００５７】次に、図６の（２）に示すように、回転塗
布法によって、Ｂｉ3 ＴｉＮｂＯ9前駆体薄膜を成膜す
る。Ｂｉ、Ｔｉ、Ｎｂの元素をＢｉ3 ＴｉＮｂＯ9 の化
学量論組成と比較し、Ｂｉを１％〜１．５％過剰に含む
有機金属溶液を、下部電極薄膜２３を形成するまでの工
程が施された上記半導体基板１１上に、有機金属溶液の
塗布、乾燥、ＲＴＡ処理からなる一連の工程を１回もし
くは複数回行い、また必要に応じてオゾンを用いた５０
０℃以下の低温での酸化処理を行って前駆体（酸化物）
薄膜を形成する。次いで、５００℃〜７５０℃の所定温
度の酸化性もしくは中性の雰囲気中で、上記前駆体（酸
化物）薄膜の結晶化処理を行う。その結果、上記下部電
極薄膜２３上に膜厚が８０ｎｍ〜１２０ｎｍのＢｉ3 Ｔ
ｉＮｂＯ 9 薄膜からなる強誘電体薄膜２４を形成する。
【００５８】上記強誘電体薄膜２４は、強誘電体−常誘
電体相転移点が８００℃以上の金属酸化物として、層状
構造を有する金属酸化物もしくはＳｒ2 Ｎｂ2 Ｏ7 構造
を有する金属酸化物であれば、Ｂｉ3 ＴｉＮｂＯ9 に限
定されない。
【００５９】次に、スパッタリングによって、上記強誘
電体薄膜２４上にイリジウム薄膜からなる上部電極薄膜
２５を形成する。このイリジウム薄膜の成膜条件の一例
としては、基板温度を２５℃〜４００℃の所定の温度に
設定し、成膜雰囲気を例えば０．５３Ｐａのアルゴン雰
囲気に設定し、ＤＣパワーを例えば２ｋＷに設定する。
必要に応じて、５５０℃〜７００℃の窒素雰囲気中もし
くは酸素と窒素との混合雰囲気中で３０分〜１時間の熱
処理を施し、強誘電体薄膜２４、イリジウム薄膜の結晶
性を改善する。
【００６０】次に、図７の（３）に示すように、塗付技
術によって、イリジウム薄膜２５上にフォトレジスト膜
（図示せず）を形成した後、リソグラフィー技術（露
光、現像、ベーキング等）によって、フォトレジスト膜
をキャパシタパターン形状にパターニングする。次い
で、パターニングされたフォトレジスト膜をエッチング
マスクに用いて、上記上部電極薄膜２５からバリア層２
２までをエッチングして、下部電極薄膜２３からなる下
部電極３１、強誘電体薄膜２４および上部電極薄膜２５
からなる上部電極３２で構成されるキャパシタ３０を形
成する。その後、フォトレジスト膜を除去する。
【００６１】なお、上記フォトレジスト膜の代わりにハ
ードマスクを用いてもよい。マスク膜を除去した後、必
要に応じて、５５０℃〜７００℃の窒素雰囲気中もしく
は酸素と窒素との混合雰囲気中で３０分〜１時間の熱処
理を施し、強誘電体薄膜２４の結晶性を改善する。
【００６２】次に、図７の（４）に示すように、ＣＶＤ
法によって、上記キャパシタ３０を覆う状態に、酸化シ
リコン膜を例えば２００ｎｍの厚さに堆積して第１の層
間絶縁膜１７上に第２の層間絶縁膜３５を形成する。こ
の第２の層間絶縁膜３５の成膜時における基板温度は例
えば４００℃に設定した。
【００６３】その後、塗付技術によって、第２の層間絶
縁膜３５上にフォトレジスト膜（図示せず）を形成した
後、リソグラフィー技術（露光、現像、ベーキング等）
によって、フォトレジスト膜にキャパシタ３０の上部電
極３２に達する接続孔を形成するための開口パターンを
形成する。次いで、パターニングされたフォトレジスト
膜をエッチングマスクに用いて、上記層間絶縁膜３５を
ドライエッチングして、上部電極３２に達する接続孔３
６を形成する。その後、上記フォトレジスト膜を除去す
る。
【００６４】次に、図８の（５）に示すように、上記接
続孔３６を埋め込む状態に第２の層間絶縁膜３５上に、
配線金属膜を例えばアルミニウムもしくはアルミニウム
合金を堆積して形成した後、上記配線金属膜をパターニ
ングして、接続孔３６より上部電極３２に接続する配線
３７を形成する。
【００６５】次に、第２の層間絶縁膜３５上に配線３７
を覆う保護膜３８を、例えば窒化シリコン膜を含む絶縁
膜で形成する。その後、図示はしないが、フォトレジス
トを塗付し、リソグラフィー技術（露光、現像、ベーキ
ング等）によって、配線取り出しパッド形状のフォトレ
ジストパターンを形成する。次いで、このフォトレジス
トパターンをマスクに用いて、上記保護膜３８をドライ
エッチングしてパッド（図示せず）を形成する。
【００６６】不揮発性半導体記憶装置において、抗電界
の動作保証温度内での変化を最小限に抑えるように、複
合キャパシタ構造を採ることによって、強誘電体薄膜を
用いた高集積不揮発性記憶素子の設計裕度を小さくし
て、高集積、強誘電体不揮発性記憶装置を実現する。
【００６７】本発明の不揮発性半導体記憶装置に係る第
３の実施の形態として、複合キャパシタ構造を採る不揮
発性半導体記憶装置を、図９の概略構成断面図によって
説明する。
【００６８】図９に示すように、半導体基板（例えばｐ
型シリコン基板）１１上には素子形成領域を分離する素
子分離酸化膜１２が形成されている。上記半導体基板１
１の素子形成領域には、例えば厚さが１．５ｎｍの酸化
シリコン膜と例えば厚さが２ｎｍの窒化シリコン膜から
なるゲート絶縁膜１３が形成されている。
【００６９】上記ゲート絶縁膜１３上にはゲート電極１
４が形成されている。さらにゲート電極１４の一方側の
半導体基板１１にはソース領域１５が形成され、他方側
の半導体基板１１にはドレイン領域１６が形成されてい
る。このように、トランジスタＴｒが構成されている。
【００７０】上記半導体基板１１上にはトランジスタＴ
ｒを覆う第１の層間絶縁膜１７が例えば酸化シリコン膜
を７００ｎｍの厚さに堆積して形成されている。この第
１の層間絶縁膜１７には、ドレイン領域１６に通じるコ
ンタクトホール１８およびこのコンタクトホール１８に
連続する接続パターン溝１９が形成されている。このコ
ンタクトホール１８内にはポリシリコンからなるプラグ
２０が形成され、接続パターン溝１９内にはポリシリコ
ンからなる導電性パターン２１が形成されている。な
お、図面に示すように、上記導電性パターン２１の上面
側にはシリサイド層４１が形成されていてもよい。
【００７１】上記半導体基板１１上には、上記導電性パ
ターン２１に接続するバリア層２２が形成されている。
このバリア層２２は、一例として、２０ｎｍの厚さに成
膜したチタン（Ｔｉ）膜とその上に５０ｎｍの厚さに成
膜した窒化チタン（ＴｉＮ）薄膜とからなる。さらに、
バリア層２２上には、白金薄膜からなる下部電極３１
が、例えば２００ｎｍの厚さに形成されている。
【００７２】上記下部電極３１上には、例えば膜厚が６
０ｎｍ〜１２０ｎｍのＳＢＴ薄膜からなる強誘電体薄膜
５１、イリジウム薄膜からなる電極薄膜５２、ＰＮＮ薄
膜からなる誘電体薄膜５３、イリジウム薄膜からなる上
部電極３２が下層より順に形成されている。上記のごと
くに、複合キャパシタ５０は、下部電極３１、強誘電体
薄膜５１、電極薄膜５２、誘電体薄膜５３および上部電
極３２で構成されている。
【００７３】上記強誘電体薄膜５１には、Ｐｂ（Ｚｒx
Ｔｉ1-y）Ｏ3 、（ただし０．１≦ｘ≦０．８）で表さ
れるＰＺＴ、またはＰＺＴにＬａもしくはＮｂを添加し
たもの、またはＰＺＴのＰｂの一部をＬａ、もしくは
（Ｚｒ，Ｔｉ）の一部をＮｂに置換したものがある。ま
たは、Ｓｒ1-xＢｉ2+xＴａ2 Ｏ9 （ただし０．０１≦ｘ
≦０．３）、Ｓｒ1-xＢｉ2+xＮｂ2 Ｏ9 （ただし０．０
１≦ｘ≦０．３）、Ｓｒ 1-xＢｉ2+x（Ｔａ1-yＮｂy ）
Ｏ9 （ただし０．０１≦ｘ≦０．３、０．１≦ｙ≦０．
５）等がある。
【００７４】上記電極薄膜５２には、金属もしくは導電
性金属酸化物がある。例えば、イリジウム、白金、パラ
ジウムのうちの１種、またはイリジウム、白金、パラジ
ウムのうちの少なくとも２種以上からなる合金もしくは
層状構造体、または酸化イリジウム（ＩｒＯ2 ）、酸化
ルテニウムストロンチウム（ＳｒＲｕＯ3 ）、酸化イリ
ジウムストロンチウム（ＳｒＩｒＯ3 ）等の金属伝導を
示す酸化物導電体、または金属膜と酸化物膜との層状構
造体を用いることができる。
【００７５】上記誘電体薄膜５３は、不揮発性半導体記
憶装置の動作保証温度範囲において温度上昇とともに誘
電率が減少する温度依存性を有する誘電体薄膜であっ
て、緩和型強誘電性薄膜からなるものであればよい。緩
和型強誘電性薄膜としては、ペロブスカイト構造（ＡＢ
Ｏ3 ）を有する強誘電体のＢ位置が二種の元素の混合体
で構成された、Ｐｂ（Ｍ1/3Ｎｂ2/3）Ｏ3 〔ただしＭ＝
Ｃｏ，Ｎｉ，Ｍｇ〕、Ｐｂ（Ｍ1/3Ｔａ2/3）Ｏ3 〔ただ
しＭ＝Ｃｏ，Ｎｉ，Ｍｇ〕、Ｐｂ（Ｆｅ2/3Ｗ1/3）Ｏ3
等の金属酸化物がある。
【００７６】さらに上記複合キャパシタ５０を覆う状態
に、酸化シリコン膜を例えば２００ｎｍの厚さに堆積し
た第２の層間絶縁膜３５が形成されている。この第２の
層間絶縁膜３５には、上部電極３２に達する接続孔３６
が形成されている。上記第２の層間絶縁膜３５上には、
接続孔３６を通じて上部電極３２に接続する配線３７
が、例えばアルミニウムもしくはアルミニウム合金で形
成されている。上記第２の層間絶縁膜３５上には配線３
７を覆う保護膜３８が形成され、その保護膜３８にはパ
ッド（図示せず）が形成されている。
【００７７】上記第３の実施の形態で説明した不揮発性
半導体記憶装置では、キャパシタを複合キャパシタ構造
とすることによって、抗電界に係わる設計の裕度を下げ
ている。このことによって、強誘電体を用いた高集積不
揮発性記憶素子の設計裕度を小さくし、高集積、強誘電
体不揮発性記憶装置が実現される。
【００７８】複合キャパシタは、例えば、強誘電体キャ
パシタと、材料温度の上昇にともなって誘電率が減少す
る傾向を有する誘電率の温度依存性持つ誘電体薄膜を用
いたキャパシタ（補償キャパシタ）とを直列に接続した
ものである。
【００７９】強誘電体キャパシタと補償キャパシタとの
接続は、上記第３の実施の形態で説明したように、電極
薄膜５２が強誘電体キャパシタの電極と補償キャパシタ
の電極とを兼ねる構成としたものの他に、強誘電体キャ
パシタの電極と補償キャパシタの電極とをキャパシタの
電極とは別の導電性材料を用いて接続する構成であって
もよい。
【００８０】上記複合キャパシタでは、キャパシタ温度
の上昇とともに強誘電体キャパシタに印加される電圧を
減少させることによって、抗電界の温度依存性が補償さ
れる。抗電界の温度依存性を補償することができる補償
キャパシタ材料としては、例えばペロブスカイト構造
（ＡＢＯ3 ）を有する強誘電体のＢ位置が二種の元素の
混合体で構成された、Ｐｂ（Ｍ1/3Ｎｂ2/3）Ｏ3 〔ただ
しＭ＝Ｃｏ，Ｎｉ，Ｍｇ〕、Ｐｂ（Ｍ1/3Ｔａ2/3）Ｏ3
〔ただしＭ＝Ｃｏ，Ｎｉ，Ｍｇ〕、Ｐｂ（Ｆｅ
2/ 3Ｗ1/3）Ｏ3 がある。これらの物質は、常誘電相から
強誘電相への相変化がデバイスの動作保証温度（例えば
−４０℃）より十分に低温である、１８０Ｋ〜８０Ｋ近
傍で起こり、デバイス保証温度では自発分極を持たず、
誘電率の高い誘電体としての性質を持っている。
【００８１】そして、複合キャパシタに印加された電圧
は、強誘電体キャパシタと補償キャパシタとに分配され
る。補償キャパシタに分配される電圧は、補償を効果的
に行うことと、必要以上の電圧を配分しないので、デバ
イスの動作電圧を抑制することとのバランスによって決
まる。
【００８２】例えば、強誘電体キャパシタとしてＳＢＴ
薄膜を用いる場合には、補償キャパシタが強誘電体キャ
パシタと同様の形状を持つとすると、補償キャパシタに
係る電圧がＳＢＴのそれの０．５程度であるためには、
誘電率は５００程度以上が必要である。また、例えば、
強誘電体キャパシタとしてＰＺＴ薄膜を用いる場合に
は、さらに高い誘電率をもつ材料を補償キャパシタの薄
膜材料として用いることが望ましい。
【００８３】以上のような種々の条件を考慮すると、補
償キャパシタの誘電体材料として望ましいのは、Ｐｂ
（Ｎｉ1/3Ｎｂ2/3）Ｏ3 、Ｐｂ（Ｃｏ1/3Ｎｂ2/3）Ｏ3
である。
【００８４】また、上記第３の実施の形態では、強誘電
体薄膜５１と誘電体薄膜５３との間に電極薄膜５２を形
成したが、電極薄膜５２を形成せずに、強誘電体薄膜５
１上に誘電体薄膜５３を直接積層した構成としてもよ
い。電極薄膜５２を形成しない構成では、不揮発性半導
体記憶装置の動作保証温度範囲において温度上昇ととも
に誘電率が減少する温度依存性を有する誘電体薄膜（誘
電体薄膜５３）と、動作保証温度範囲において強誘電性
を示す強誘電体薄膜（強誘電体薄膜５１）とが積層され
たものとなり、この積層膜は強誘電性を示す薄膜とな
る。なお、下層に強誘電体薄膜５１を形成し、上層に誘
電体薄膜５３を形成した構成としてもよい。
【００８５】次に、上記第３の実施の形態で説明した不
揮発性半導体記憶装置の製造方法を、図１０〜図１２の
製造工程断面図によって説明する。なお、各図面の括弧
内の番号は通し番号で記載した。
【００８６】図１０の（１）に示すように、選択酸化法
を用いて、半導体基板（例えばｐ型シリコン基板）１１
上に素子分離酸化膜１２を形成した後、上記半導体基板
１１を８００℃に加熱し、窒素ガスで希釈した酸素ガス
にさらすことによって、半導体基板１１の露出表面に酸
化シリコン膜を例えば１．５ｎｍの厚さに形成し、さら
に減圧ＣＶＤ法によって、窒化シリコン膜を例えば２ｎ
ｍの厚さに形成して、ゲート絶縁膜１３とする。
【００８７】次にゲート電極薄膜、窒化チタン薄膜を成
膜して電極形成膜を形成する。その後、塗付技術によっ
てフォトレジスト膜（図示せず）を形成した後、リソグ
ラフィー技術（露光、現像、ベーキング等）によって、
フォトレジスト膜をゲート電極パターン形状にパターニ
ングする。次いで、パターニングされたフォトレジスト
膜をエッチングマスクに用いて、上記電極形成膜をエッ
チングして、ゲート電極１４を形成する。さらに上記フ
ォトレジスト膜と素子分離酸化膜１２をマスクに用いた
イオン注入によって、不純物（例えばヒ素）を半導体基
板１１中に導入してソース領域１５およびドレイン領域
１６を形成する。その後、フォトレジスト膜を除去す
る。
【００８８】次に、ＣＶＤ法によって、上記半導体基板
１１上に酸化シリコン膜を例えば７００ｎｍの厚さに堆
積して第１の層間絶縁膜１７を形成する。この第１の層
間絶縁膜１７の成膜時における基板温度は例えば４００
℃に設定した。次いで、ドレイン領域１６を露出させる
コンタクトホール１８およびこのコンタクトホール１８
に連続する接続パターン溝１９を形成する。
【００８９】さらにコンタクトホール１８内および接続
パターン溝１９内を埋め込むようにポリシリコンを例え
ば６００ｎｍの厚さに堆積した後、例えば８５０℃の窒
素中で３０分間の熱処理を施す。その後、例えばＣＭＰ
（化学的機械研磨）によって、第１の層間絶縁膜１７上
の余剰なポリシリコン膜を除去する。
【００９０】コンタクトホール１８内にプラグ２０を形
成するとともに接続パターン溝１９内に導電性パターン
２１を形成する。なお、導電性パターン２１の導電性を
改善するために、上記導電性パターン２１の上面側にシ
リサイド化処理を施してシリサイド層４１を形成しても
よい。
【００９１】その後、半導体基板１１の洗浄処理を行
う。そして上記半導体基板１１を加熱する、もしくは減
圧雰囲気にさらすことによって、脱水処理を施した後、
例えばスパッタリングによって、チタン（Ｔｉ）薄膜
（図示せず）を、例えば２０ｎｍの厚さに成膜し、続い
て窒化チタン（ＴｉＮ）薄膜を、例えば５０ｎｍの厚さ
に成膜して、バリア層２２を形成する。さらに白金（Ｐ
ｔ）薄膜からなる下部電極薄膜２３を、例えば２００ｎ
ｍの厚さに成膜する。
【００９２】上記各膜の成膜条件の一例としては、基板
温度を、チタン（Ｔｉ）薄膜の成膜時には例えば２００
℃、窒化チタン（ＴｉＮ）薄膜の成膜時には例えば２５
℃、白金薄膜の成膜時には例えば４００℃に設定し、成
膜雰囲気の圧力はいずれの場合も例えば０．５３Ｐａに
設定し、ＤＣパワーを２ｋＷに設定した。上記各薄膜
は、必要に応じて、４００℃〜７００℃の窒素雰囲気中
で１時間の熱処理を施し、安定な下部電極薄膜２３に形
成する。
【００９３】次に、図１０の（２）に示すように、回転
塗布法によって、Ｓｒ欠損、Ｂｉ過剰ＳＢＴ、Ｓｒ0.8
Ｂｉ2.2Ｔａ2 Ｏ9 （ＳＢＴ）前駆体薄膜を成膜する。
Ｓｒ、Ｂｉ、Ｔａの元素をＳＢＴの化学量論組成と比較
し、Ｂｉを０．０％〜５％過剰に含む有機金属溶液を、
下部電極薄膜２３を形成する工程が施された上記半導体
基板１１上に、有機金属溶液の塗布、乾燥、ＲＴＡ処理
からなる一連の工程を１回もしくは複数回行い、５００
℃〜７５０℃の所定温度の酸化性もしくは中性の雰囲気
中で、形成した前駆体薄膜の結晶化処理を行う。その結
果、膜厚が６０ｎｍ〜１２０ｎｍのＳＢＴ薄膜からなる
強誘電体薄膜５１を形成する。
【００９４】次に、スパッタリングによって、上記強誘
電体薄膜５１上にイリジウム薄膜からなる電極薄膜５２
を形成する。このイリジウム薄膜の成膜条件の一例とし
ては、基板温度を２５℃〜４００℃の所定の温度に設定
し、成膜雰囲気を例えば０．５３Ｐａのアルゴン雰囲気
に設定し、ＤＣパワーを例えば２ｋＷに設定する。必要
に応じて、５５０℃〜７００℃の窒素雰囲気中もしくは
酸素と窒素との混合雰囲気中で３０分〜１時間の熱処理
を施し、強誘電体薄膜５１、イリジウム薄膜からなる電
極薄膜５２の結晶性を改善する。
【００９５】次に、回転塗布法によって、Ｐｂ（Ｎｉ
1/3Ｎｂ2/3）Ｏ3 （ＰＮＮ）前駆体薄膜を成膜する。Ｐ
ｂ、Ｎｉ、Ｎｂの元素をＰＮＮの化学量論組成と比較
し、Ｐｂを３％〜１５％過剰に含む有機金属溶液を、電
極薄膜５２を形成する工程が施された上記半導体基板１
１上に、有機金属溶液の塗布、乾燥、ＲＴＡ処理からな
る一連の工程を１回もしくは複数回行い、５００℃〜７
５０℃の所定温度の酸化性もしくは中性の雰囲気中で、
形成した前駆体薄膜の結晶化処理を行う。その結果、Ｐ
ＮＮ薄膜からなる誘電体薄膜５３を形成する。
【００９６】次に、スパッタリングによって、上記誘電
体薄膜５３上にイリジウム薄膜からなる上部電極薄膜２
５を形成する。このイリジウム薄膜の成膜条件の一例と
しては、基板温度を２５℃〜４００℃の所定の温度に設
定し、成膜雰囲気を圧力が例えば０．５３Ｐａのアルゴ
ン雰囲気に設定し、ＤＣパワーを例えば２ｋＷに設定す
る。必要に応じて、４５０℃〜７００℃の窒素雰囲気中
で１時間の熱処理を施し、誘電体薄膜５１、５３（ＳＢ
Ｔ薄膜、ＰＮＮ薄膜）、電極薄膜５２の結晶性を改善す
る。
【００９７】次に、図１１の（３）に示すように、塗付
技術によって、上部電極薄膜２５上にフォトレジスト膜
（図示せず）を形成した後、リソグラフィー技術（露
光、現像、ベーキング等）によって、フォトレジスト膜
をキャパシタパターン形状にパターニングする。次い
で、パターニングされたフォトレジスト膜をエッチング
マスクに用いて、上記上部電極薄膜２５からバリア層２
２までをエッチングして、下部電極薄膜２３からなる下
部電極３１、強誘電体薄膜５１、電極薄膜５２、誘電体
薄膜５３および上部電極薄膜２５からなる上部電極３２
で構成される複合キャパシタ５０を形成する。その後、
フォトレジスト膜を除去する。
【００９８】なお、上記フォトレジスト膜の代わりにハ
ードマスクを用いてもよい。マスク膜を除去した後、必
要に応じて、４５０℃〜７００℃の窒素雰囲気中もしく
は酸素と窒素との混合雰囲気中で３０分〜１時間の熱処
理を施し、ＳＢＴ薄膜、ＰＮＮ薄膜の結晶性を改善す
る。
【００９９】次に、ＣＶＤ法によって、上記キャパシタ
５０を覆う状態に、酸化シリコン膜を例えば２００ｎｍ
の厚さに堆積して第１の層間絶縁膜１７上に第２の層間
絶縁膜３５を形成する。この第２の層間絶縁膜３５の成
膜時における基板温度は例えば４００℃に設定した。
【０１００】その後、図１２の（４）に示すように、塗
付技術によって、第２の層間絶縁膜３５上にフォトレジ
スト膜（図示せず）を形成した後、リソグラフィー技術
（露光、現像、ベーキング等）によって、フォトレジス
ト膜にキャパシタ５０の上部電極３２に達する接続孔を
形成するための開口パターンを形成する。次いで、パタ
ーニングされたフォトレジスト膜をエッチングマスクに
用いて、上記層間絶縁膜３５をドライエッチングして、
上部電極３２に達する接続孔３６を形成する。その後、
上記フォトレジスト膜を除去する。
【０１０１】次に、上記接続孔３６を埋め込む状態に第
２の層間絶縁膜３５上に、配線金属膜を例えばアルミニ
ウムもしくはアルミニウム合金を堆積して形成した後、
上記配線金属膜をパターニングして、接続孔３６より上
部電極３２に接続する配線３７を形成する。
【０１０２】次に、第２の層間絶縁膜３５上に配線３７
を覆う保護膜３８を、例えば窒化シリコン膜を含む絶縁
膜で形成する。その後、図示はしないが、フォトレジス
トを塗付し、リソグラフィー技術（露光、現像、ベーキ
ング等）によって、配線取り出しパッド形状のフォトレ
ジストパターンを形成する。次いで、このフォトレジス
トパターンをマスクに用いて、上記保護膜３８をドライ
エッチングしてパッド（図示せず）を形成する。
【０１０３】上記第３の実施の形態では、強誘電体薄膜
５１と誘電体薄膜５３との間に電極薄膜５２を形成した
が、電極薄膜５２を形成せずに、強誘電体薄膜５１上に
誘電体薄膜５３を直接積層してもよい。この場合には、
不揮発性半導体記憶装置の動作保証温度範囲において温
度上昇とともに誘電率が減少する温度依存性を有する誘
電体薄膜（誘電体薄膜５３）と、動作保証温度範囲にお
いて強誘電性を示す強誘電体薄膜（強誘電体薄膜５１）
とが積層されたものとなり、この積層膜は強誘電性を示
す薄膜となる。なお、下層に誘電体薄膜５３を形成し、
上層に強誘電体薄膜５１を形成してもよい。
【０１０４】上記各実施の形態で説明した上部電極薄
膜、下部電極薄膜、キャパシタ接続用の電極薄膜等に
は、イリジウム、白金、パラジウムのうちの１種、また
はイリジウム、白金、パラジウムのうちの少なくとも２
種以上からなる合金もしくは層状構造膜、または酸化イ
リジウム（ＩｒＯ2 ）、酸化ルテニウムストロンチウム
（ＳｒＲｕＯ3 ）、酸化イリジウムストロンチウム（Ｓ
ｒＩｒＯ3 ）等の金属伝導を示す酸化物導電体、または
金属膜と酸化物膜との層状構造膜を用いることができ
る。それらの材料の成膜方法は、スパッタリングによっ
て成膜する際のターゲットの材質や成膜条件の変更によ
って行うことが可能である。上記変更にともない、熱処
理条件も変更することが必要になる。
【０１０５】また、補償キャパシタと強誘電体キャパシ
タ薄膜の組み合わせは、上記実施の形態で説明した組み
合わせに限定されることはなく、例えば補償キャパシタ
と強誘電体キャパシタ薄膜の成膜順序は、ここで述べた
実施の形態と逆であってもよい。この順序は、それぞれ
の膜に施す熱処理温度の高低によって、またはデバイス
の駆動方法によって、決定される。
【０１０６】
【発明の効果】以上、説明したように本発明の不揮発性
半導体記憶装置によれば、抗電界の動作保証温度内での
変化を最小限に抑えることによって、不揮発性半導体記
憶装置の抗電界に係わる設計裕度を下げることができ
る。このことにより、高集積不揮発性半導体記憶装置の
設計裕度を小さくすることができるので、設計裕度の基
準のより厳しい強誘電体不揮発性記憶装置、すなわち、
高集積の強誘電体不揮発性記憶装置を実現することがで
きる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置に係る第１の
実施の形態を示す概略構成断面図である。
【図２】第１の実施の形態で説明した不揮発性半導体記
憶装置の製造方法を示す製造工程断面図（１）、（２）
である。
【図３】第１の実施の形態で説明した不揮発性半導体記
憶装置の製造方法を示す製造工程断面図（３）、（４）
である。
【図４】第１の実施の形態で説明した不揮発性半導体記
憶装置の製造方法を示す製造工程断面図（５）である。
【図５】本発明の不揮発性半導体記憶装置に係る第２の
実施の形態を示す概略構成断面図である。
【図６】第２の実施の形態で説明した不揮発性半導体記
憶装置の製造方法を示す製造工程断面図（１）、（２）
である。
【図７】第２の実施の形態で説明した不揮発性半導体記
憶装置の製造方法を示す製造工程断面図（３）、（４）
である。
【図８】第２の実施の形態で説明した不揮発性半導体記
憶装置の製造方法を示す製造工程断面図（５）である。
【図９】本発明の不揮発性半導体記憶装置に係る第３の
実施の形態を示す概略構成断面図である。
【図１０】第３の実施の形態で説明した不揮発性半導体
記憶装置の製造方法を示す製造工程断面図（１）、
（２）である。
【図１１】第３の実施の形態で説明した不揮発性半導体
記憶装置の製造方法を示すの製造工程断面図（３）であ
る。
【図１２】第３の実施の形態で説明した不揮発性半導体
記憶装置の製造方法を示す製造工程断面図（４）であ
る。
【符号の説明】
２４…強誘電体薄膜、３０…キャパシタ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 強誘電体薄膜を用いたキャパシタを備え
    た不揮発性半導体記憶装置において、 前記キャパシタへの印加電圧としてみたとき、前記不揮
    発性半導体記憶装置の動作保証限界温度における見かけ
    の抗電界値は、所定温度での抗電界値における前記不揮
    発性半導体記憶装置の設計裕度の範囲内にあることを特
    徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 前記キャパシタへの印加電圧としてみた
    とき、見かけの抗電界の温度変化率は、前記不揮発性半
    導体記憶装置の動作保証温度の範囲において０．３％／
    ℃以下であることを特徴とする請求項１記載の不揮発性
    半導体記憶装置。
  3. 【請求項３】 前記強誘電体薄膜は、 強誘電体−常誘電体相転移点が８００℃以上の金属酸化
    物からなることを特徴とする請求項１記載の不揮発性半
    導体記憶装置。
  4. 【請求項４】 前記強誘電体−常誘電体相転移点が８０
    ０℃以上の金属酸化物は、 層状構造を有する金属酸化物もしくはＳｒ2 Ｎｂ2 Ｏ7
    構造を有する金属酸化物からなることを特徴とする請求
    項３記載の不揮発性半導体記憶装置。
  5. 【請求項５】 前記キャパシタは、 前記不揮発性半導体記憶装置の動作保証温度範囲におい
    て温度上昇とともに誘電率が減少する温度依存性を有す
    る誘電体薄膜を備えた誘電体キャパシタと、 強誘電体薄膜を備えた強誘電体キャパシタとが直列に接
    続された複合キャパシタからなることを特徴とする請求
    項１記載の不揮発性半導体記憶装置。
  6. 【請求項６】 前記複合キャパシタは、 前記不揮発性半導体記憶装置の動作保証温度範囲におい
    て温度上昇とともに誘電率が減少する温度依存性を有す
    る誘電体薄膜と、 前記動作保証温度範囲において強誘電性を示す強誘電体
    薄膜とが、 前記誘電体薄膜と前記強誘電体薄膜との間に挟まれた導
    電性薄膜とによって複合化された強誘電性を示す複合薄
    膜を備えたものからなることを特徴とする請求項５記載
    の不揮発性半導体記憶装置。
  7. 【請求項７】 前記不揮発性半導体記憶装置の動作保証
    温度範囲において温度上昇とともに誘電率が減少する温
    度依存性を有する誘電体薄膜は、 緩和型強誘電性薄膜からなることを特徴とする請求項５
    記載の不揮発性半導体記憶装置。
  8. 【請求項８】 前記不揮発性半導体記憶装置の動作保証
    温度範囲において温度上昇とともに誘電率が減少する温
    度依存性を有する誘電体薄膜は、 緩和型強誘電性薄膜からなることを特徴とする請求項６
    記載の不揮発性半導体記憶装置。
  9. 【請求項９】 前記緩和型強誘電性薄膜は、 ペロブスカイト構造を有する金属酸化物からなることを
    特徴とする請求項７記載の不揮発性半導体記憶装置。
  10. 【請求項１０】 前記緩和型強誘電性薄膜は、 ペロブスカイト構造を有する金属酸化物からなることを
    特徴とする請求項８記載の不揮発性半導体記憶装置。
  11. 【請求項１１】 前記強誘電体薄膜は、 Ｐｂ（Ｚｒx Ｔｉ1-y）Ｏ3 、（ただし０．１≦ｘ≦
    ０．８）で表されるＰＺＴ、 またはＰＺＴにＬａもしくはＮｂを添加したもの、 またはＰＺＴのＰｂの一部をＬａに、もしくは（Ｚｒ，
    Ｔｉ）の一部をＮｂに置換したものからなることを特徴
    とする請求項５記載の不揮発性半導体記憶装置。
  12. 【請求項１２】 前記強誘電体薄膜は、 Ｐｂ（Ｚｒx Ｔｉ1-y）Ｏ3 、（ただし０．１≦ｘ≦
    ０．８）で表されるＰＺＴ、 またはＰＺＴにＬａもしくはＮｂを添加したもの、 またはＰＺＴのＰｂの一部をＬａに、もしくは（Ｚｒ，
    Ｔｉ）の一部をＮｂに置換したものからなることを特徴
    とする請求項６記載の不揮発性半導体記憶装置。
  13. 【請求項１３】 前記強誘電体薄膜は、 Ｓｒ1-xＢｉ2+xＴａ2 Ｏ9 （ただし０．０１≦ｘ≦０．
    ３） またはＳｒ1-xＢｉ2+xＮｂ2 Ｏ9 （ただし０．０１≦ｘ
    ≦０．３） またはＳｒ1-xＢｉ2+x（Ｔａ1-yＮｂy ）Ｏ9 （ただし
    ０．０１≦ｘ≦０．３、０．１≦ｙ≦０．５） からなることを特徴とする請求項５記載の不揮発性半導
    体記憶装置。
  14. 【請求項１４】 前記強誘電体薄膜は、 Ｓｒ1-xＢｉ2+xＴａ2 Ｏ9 （ただし０．０１≦ｘ≦０．
    ３） またはＳｒ1-xＢｉ2+xＮｂ2 Ｏ9 （ただし０．０１≦ｘ
    ≦０．３） またはＳｒ1-xＢｉ2+x（Ｔａ1-yＮｂy ）Ｏ9 （ただし
    ０．０１≦ｘ≦０．３、０．１≦ｙ≦０．５） からなることを特徴とする請求項６記載の不揮発性半導
    体記憶装置。
  15. 【請求項１５】 前記複合キャパシタの前記誘電体キャ
    パシタと前記強誘電体キャパシタとの接続は、 金属もしくは導電性金属酸化物からなる、 ことを特徴とする請求項５記載の不揮発性半導体記憶装
    置。
  16. 【請求項１６】 前記キャパシタは、 前記不揮発性半導体記憶装置の動作保証温度範囲におい
    て温度上昇とともに誘電率が減少する温度依存性を有す
    る誘電体薄膜と、 前記動作保証温度範囲において強誘電性を示す強誘電体
    薄膜とが積層されてなる強誘電性を示す薄膜からなるこ
    とを特徴とする請求項１記載の不揮発性半導体記憶装
    置。
  17. 【請求項１７】 前記不揮発性半導体記憶装置の動作保
    証温度範囲において温度上昇とともに誘電率が減少する
    温度依存性を有する誘電体薄膜は、 緩和型強誘電性薄膜からなることを特徴とする請求項１
    ６記載の不揮発性半導体記憶装置。
  18. 【請求項１８】 前記緩和型強誘電性薄膜は、 ペロブスカイト構造を有する金属酸化物からなることを
    特徴とする請求項１７記載の不揮発性半導体記憶装置。
  19. 【請求項１９】 前記強誘電体薄膜は、 Ｐｂ（Ｚｒx Ｔｉ1-y）Ｏ3 、（ただし０．１≦ｘ≦
    ０．８）で表されるＰＺＴ、 またはＰＺＴにＬａもしくはＮｂを添加したもの、 またはＰＺＴのＰｂの一部をＬａに、もしくは（Ｚｒ，
    Ｔｉ）の一部をＮｂに置換したものからなることを特徴
    とする請求項１６記載の不揮発性半導体記憶装置。
  20. 【請求項２０】 前記強誘電体薄膜は、 Ｓｒ1-xＢｉ2+xＴａ2 Ｏ9 （ただし０．０１≦ｘ≦０．
    ３） またはＳｒ1-xＢｉ2+xＮｂ2 Ｏ9 （ただし０．０１≦ｘ
    ≦０．３） またはＳｒ1-xＢｉ2+x（Ｔａ1-yＮｂy ）Ｏ9 （ただし
    ０．０１≦ｘ≦０．３、０．１≦ｙ≦０．５） からなることを特徴とする請求項１６記載の不揮発性半
    導体記憶装置。
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