JP4657545B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 41
- 238000010438 heat treatment Methods 0.000 claims description 84
- 239000003990 capacitor Substances 0.000 claims description 81
- 238000000034 method Methods 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 27
- 239000012298 atmosphere Substances 0.000 claims description 20
- 239000007789 gas Substances 0.000 claims description 20
- 239000010410 layer Substances 0.000 claims description 19
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 18
- 239000010936 titanium Substances 0.000 claims description 18
- 238000004544 sputter deposition Methods 0.000 claims description 15
- MUMZUERVLWJKNR-UHFFFAOYSA-N oxoplatinum Chemical compound [Pt]=O MUMZUERVLWJKNR-UHFFFAOYSA-N 0.000 claims description 9
- 229910052451 lead zirconate titanate Inorganic materials 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 8
- 229910003446 platinum oxide Inorganic materials 0.000 claims description 8
- 239000011261 inert gas Substances 0.000 claims description 6
- 229910052741 iridium Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 5
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 5
- 229910000457 iridium oxide Inorganic materials 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 4
- 238000002425 crystallisation Methods 0.000 claims description 4
- 230000008025 crystallization Effects 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 4
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 4
- 229910052746 lanthanum Inorganic materials 0.000 claims description 3
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 2
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 claims description 2
- 239000010408 film Substances 0.000 description 362
- 239000011229 interlayer Substances 0.000 description 27
- 238000009792 diffusion process Methods 0.000 description 21
- 230000008569 process Effects 0.000 description 19
- 239000012535 impurity Substances 0.000 description 18
- 230000010287 polarization Effects 0.000 description 17
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 15
- 238000004151 rapid thermal annealing Methods 0.000 description 13
- 239000000463 material Substances 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 239000013078 crystal Substances 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 238000000137 annealing Methods 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 239000003963 antioxidant agent Substances 0.000 description 6
- 230000003078 antioxidant effect Effects 0.000 description 6
- 239000012528 membrane Substances 0.000 description 6
- 239000003292 glue Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000001878 scanning electron micrograph Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000003064 anti-oxidating effect Effects 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910019001 CoSi Inorganic materials 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 238000003980 solgel method Methods 0.000 description 2
- 230000002269 spontaneous effect Effects 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910018182 Al—Cu Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 235000010469 Glycine max Nutrition 0.000 description 1
- 244000068988 Glycine max Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- WOIHABYNKOEWFG-UHFFFAOYSA-N [Sr].[Ba] Chemical compound [Sr].[Ba] WOIHABYNKOEWFG-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- -1 ammonia peroxide Chemical class 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- XEMZLVDIUVCKGL-UHFFFAOYSA-N hydrogen peroxide;sulfuric acid Chemical compound OO.OS(O)(=O)=O XEMZLVDIUVCKGL-UHFFFAOYSA-N 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
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- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、より詳しくは、強（高）誘電体キャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、電源を切っても情報を保持でき、しかも省電力で書き込みや読み出しのできるメモリとして、強誘電体不揮発性メモリ（ＦｅＲＡＭ）が注目されている。ＦｅＲＡＭは転送トランジスタと強誘電体キャパシタからなるメモリセルを有している。この強誘電体キャパシタは下部電極と上部電極により強誘電体膜を挟んだ構造を有している。
【０００３】
また、他の不揮発メモリーとして、フラッシュメモリが知られている。このフラッシュメモリは、絶縁ゲート型電界効果トランシスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、このフローティングゲートに記憶情報を表す電荷を蓄積することによって情報を記憶する。フラッシュメモリでは、情報の書き込み又は消去を行う際にゲート絶縁膜を通過するトンネル電流を流す必要があるため、比較的高い電源電圧を必要とする。
【０００４】
一方、ＦｅＲＡＭでは、強誘電体膜のヒステリシス特性を利用して情報を記憶する。上部電極と下部電極とに挟まれた強誘電体膜により構成される強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。この自発分極を検出することにより、情報を読み出すことができる。このように、ＦｅＲＡＭはフラッシュメモリに比べて低電圧で動作し、かつ省電力で高速の書き込みを行うことができる。
【０００５】
ＦｅＲＡＭの強誘電体キャパシタを構成する強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、LaドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、ＳｒＢｉ2(Ｔａ，Ｎｂ)2Ｏ9（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物材料等があり、それらの材料は、ゾルゲル法、スパッタリング法、ＭＯＣＶＤ法等によって成膜される。
【０００６】
スパッタリング法により強誘電体膜（ＰＺＴやＳＢＴなど）を高温側で成膜をする場合、蒸気圧の高いＰｂやＢｉが強誘電体膜中から蒸発して組成ずれを起こしてしまう。このため、一般的に、低温側（室温程度）で成膜を行ってアモルファス状態の強誘電体膜を成膜した後に、熱処理によってペロブスカイト構造へと結晶化させる手法がとられることが多い。その後、上部電極を強誘電体膜上に形成してキャパシタ構造を得る。
【０００７】
強誘電体膜の結晶化を行うための熱処理は、炉を用いた熱処理やランプアニール装置を用いた急速熱処理（ＲＴＡ）などにより行われる。結晶化を行うためには一般的に６００℃以上の熱処理が必要であり、例えば７００℃、６０秒程度の条件下で行われる。
【０００８】
炉を用いて強誘電体膜の熱処理を行う場合、強誘電体膜の結晶が所定の印加電圧でその分極特性を制御できない方向に揃う巨大グレイン、いわゆるロゼッタが発生することがある。一方、ＲＴＡ装置を用いて強誘電体膜を熱処理する場合、炉を用いる場合に比べてロゼッタが発生しにくいという利点がある。
【０００９】
このように、高性能のＦｅＲＡＭを製造するためには、強誘電体膜の結晶粒の配向を制御することが重要なファクターの一つであり、このため、強誘電体膜を結晶化させる工程が非常に重要である。
【００１０】
強誘電体膜を結晶化させる工程において、強誘電体膜を形成した後に所定の温度の１ステップで熱処理して結晶化を行うと、分極に寄与しない方向に自己配向してしまう恐れがあり、この場合、強誘電体キャパシタのスイッチング電荷量ＱSWが低くなってしまう。
【００１１】
この問題を解決する方法として、強誘電体膜をアルゴン（Ａｒ）ガス雰囲気で一旦結晶化した後に、酸素（Ｏ2）ガス雰囲気で熱処理する２段階熱処理方法（従来技術（１））が考案されている。この従来技術（１）では、強誘電体膜の結晶配向性は改善されるが、強誘電体膜と上部電極との界面に凹凸が発生するため、強誘電体キャパシタのスイッチング電荷量ＱSWが低くなってしまう。
【００１２】
そこで、この問題を解決するため、強誘電体膜をＡｒガス雰囲気で一旦結晶化し、強誘電体膜上に上部電極を形成した後に、再度、強誘電体膜を熱処理する方法（従来技術（２））が考案されている。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記した従来技術（２）では、強誘電体キャパシタのスイッチング電荷量ＱSWを比較的高く、かつ分極飽和電圧を比較的小さすることができるという効果はあるものの、強誘電体膜のグレインサイズ（結晶粒の大きさ）が大きくなってしまい、その結果、所望の薄膜の強誘電体膜を得ることが困難であるという問題がある。これに加えて、上記した従来技術（２）では、例えば２Ｖ以下の低電圧で動作可能な強誘電体キャパシタを形成することは困難である。
【００１４】
また、特開平１１−２９７９６４号公報には、高誘電体膜を形成後、上部電極を形成後又は層間絶縁膜を形成後に、高誘電体膜を不活性雰囲気の第１の温度で熱処理し、その後、第１の温度より低い第２の温度で熱処理するなどの方法が記載されている。
【００１５】
しかしながら、この方法では、高誘電体膜の誘電率を増やしながらキャパシタの下に形成されたバリア膜の酸化を抑制して漏れ電流を省くことができるという効果はあるものの、高誘電体膜のグレインサイズを小さくすることに関しては何ら考慮されていない。
【００１６】
本発明は以上の問題点を鑑みて創作されたものであり、グレインサイズが小さい強（高）誘電体膜を得ることができると共に、低電圧動作が可能で、かつスイッチング電荷量が高い強（高）誘電体キャパシタを備えた半導体装置の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記課題を解決するため、本発明は半導体装置の製造方法に係り、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上にキャパシタ用の第１導電膜を形成する工程と、前記第１導電膜の上面に前記キャパシタ用のチタン酸ジルコン酸鉛ランタン（ＰＬＺＴ）からなる誘電体膜を室温のスパッタリング法により形成する工程と、前記半導体基板を、４５０乃至５６０℃の第１の温度で前記第１導電膜側の部分を微結晶化する第１の熱処理を行い、次いで、５６０℃を越えて６２０℃以下の第２の温度で前記誘電体膜のグレインサイズが小さい状態で結晶化する第２の熱処理を行う工程と、前記誘電体膜の上に前記キャパシタ用の第２導電膜を形成する工程と、前記半導体基板を６３０乃至８００℃の第３の温度で前記誘電体膜と前記第２導電膜の界面を平坦にする第３の熱処理を行う工程とを有し、前記第１乃至第３の熱処理を行う工程において、不活性ガスと濃度１−５０％の酸化性ガスとの混合ガス雰囲気中で行うことを特徴とする。
【００１８】
本発明によれば、絶縁膜を備えた半導体基板上にキャパシタの下部電極となる第１導電膜を形成し、その上に強誘電体材料又は高誘電体材料からなる誘電体膜を形成する。その後、それらの膜が形成された半導体基板を、所定のガス（例えば不活性ガスと酸化性ガスとの混合ガス）の雰囲気の第１の温度（例えば４５０〜５６０℃）で第１の熱処理を行う。これにより、第１導電膜と強誘電体膜との界面近傍での各材料の相互拡散が抑制された状態で、アモルファス状態である強誘電体膜の第１導電膜側の部分が微結晶化される。
【００１９】
続いて、第１の熱処理が施された半導体基板を第１の温度より高い温度（例えば５６０℃を超えて６２０℃以下）で第２の熱処理を行う。これにより、強誘電体膜はそのグレインサイズが小さい状態で第１導電膜側の部分から上層部に向けて概ね結晶化される。
【００２０】
次いで、第１及び第２の熱処理が施された強誘電体膜上にキャパシタの上部電極となる第２導電膜を形成する。その後、この半導体基板を第２の温度より高い第３の温度（例えば６３０〜８００℃）で第３の熱熱処理を行う。これにより、強誘電体膜は、強誘電体膜と第２導電膜との界面近傍での各材料の相互拡散が抑制された状態で、その上層部まで膜厚全体にわたって結晶化されて緻密化される。その結果、強誘電体膜と第２導電膜との界面が平坦になる。
【００２１】
このようにして、所望の薄い膜厚を有し、かつグレインサイズが小さい状態で結晶化された強誘電体膜が得られると同時に、強誘電体膜と第２導電膜との界面を平坦にすることができる。その後、第２導電膜、強誘電体膜及び第１導電膜をパターニングして強誘電体キャパシタを形成すればよい。これにより、スイッチング電荷量が高く、かつ分極飽和電圧が低い強（高）誘電体キャパシタを容易に形成することができるようになる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２３】
図１〜図５は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２４】
まず、図１（ａ）に示す断面構造を得るまでの工程を説明する。
【００２５】
図１（ａ）に示すように、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィ法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコン(ＳｉＯ2)を埋め込んで素子分離絶縁膜２を形成する。そのような構造の素子分離絶縁膜２は、ＳＴＩ(Shallow Trench Isolation)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【００２６】
続いて、シリコン基板１のトランジスタ形成領域にｐ型不純物を導入してｐウェル１ａを形成する。さらに、シリコン基板１のトランジスタ形成領域表面を熱酸化して、ゲート絶縁膜３となるシリコン酸化膜を形成する。
【００２７】
次いで、シリコン基板１の上側全面に非晶質又は多結晶シリコン膜を形成し、これをフォトリソグラフィ法によりパターニングして、ゲート電極４ｘ，４ｙを形成する。
【００２８】
なお、１つのｐウェル１ａ上には２つのゲート電極４ｘ，４ｙが並列に形成され、それらのゲート電極４ｘ，４ｙはワード線の一部を構成する。
【００２９】
次いで、ｐウェル１ａのうちゲート電極４ｘ，４ｙの両側にｎ型不純物をイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成する。
【００３０】
さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（ＳｉＯ2）膜をシリコン基板１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極４ｘ，４ｙの両側部分に絶縁性のサイドウォールスペーサ６として残す。
【００３１】
続いて、ゲート電極４ｘ，４ｙとサイドウォールスペーサ６をマスクに使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃをＬＤＤ構造にする。
【００３２】
なお、１つのトランジスタ形成領域における２つのゲート電極４ｘ，４ｙの間の第１のｎ型不純物拡散領域５ａはビット線に電気的に接続され、トランジスタ形成領域の両端側の第２、第３のｎ型不純物拡散領域５ｂ，５ｃはキャパシタの下部電極に電気的に接続される。
【００３３】
次いで、半導体基板１の全面をＨＦ（フッ酸）系の薬液で前処理したあと、スパッタリング法を用いて、下から順に、膜厚が例えば１０ｎｍ／３０ｎｍのＣｏ膜／ＴｉＮ膜（不図示）を成膜する。
【００３４】
次いで、窒素雰囲気中で、温度が５００〜５２０℃の範囲で、３０秒間、第１のＲＴＡ（rapid thermal annealing）処理を行うことにより、Ｃｏ膜と第１〜第３のｎ型不純物拡散領域５ａ〜５ｃ及びゲート電極４ｘ，４ｙの上層部とを反応させる。
【００３５】
次いで、過酸化アンモニア水と硫酸過酸化水素水との混合液で、ＴｉＮ膜と素子分離絶縁膜２及びサイドウォールスペーサ６上の未反応のＣｏ膜を除去する。
【００３６】
次いで、窒素雰囲気中で、温度が８００〜８４０℃の範囲で、３０秒間の第２のＲＴＡ処理を行う。これにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃ及びゲート電極４ｘ，４ｙ上にＣｏＳｉ層４ａ〜４ｅがセルフアラインで形成される。
【００３７】
以上の工程により、ｐウェル１ａにはゲート電極４ｘ，４ｙ、ＬＤＤ構造のｎ型不純物拡散層５ａ〜５及びＣｏサリサイド構造を有する２つのＭＯＳトランジスタＴ１，Ｔ２が形成される。
【００３８】
次いで、ＭＯＳトランジスタＴ１，Ｔ２を覆うカバー絶縁膜７として約２００ｎｍの厚さの酸窒化シリコン（ＳｉＯＮ）膜をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、膜厚１．０μｍ程度の酸化シリコン（ＳｉＯ2）を第１層間絶縁膜８としてカバー膜７の上に形成する。
【００３９】
続いて、第１層間絶縁膜８の緻密化処理として、例えば常圧の窒素雰囲気中で第１層間絶縁膜８を７００℃の温度で３０分間熱処理する。その後に、第１層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００４０】
次に、図１（ｂ）に示す構造を形成するまでの工程を説明する。
【００４１】
まず、フォトリソグラフィ法によりカバー絶縁膜７と第１層間絶縁膜８をパターニングして、第１の不純物拡散領域５ａに到達する深さの第１のコンタクトホール８ａを形成する。その後、第１層間絶縁膜８上面とコンタクトホール８ａ内面に、グルー膜として膜厚３０ｎｍのチタン（Ｔｉ）膜と膜厚５０ｎｍの窒化チタン（ＴｉＮ）膜をスパッタリング法により順に形成する。さらに、ＷＦ6 を用いるＣＶＤ法によってタングステン（Ｗ）膜をＴＩＮ膜上に成長して第１のコンタクトホール８ａ内を完全に埋め込む。
【００４２】
続いて、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭＰ法により研磨して第１層間絶縁膜８の上面上から除去する。第１のコンタクトホール８ａ内に残されたタングステン膜、ＴｉＮ膜及びＴｉ膜は第１導電性プラグ９として使用される。
【００４３】
その後に、図１（ｃ）に示すように、第１層間絶縁膜８上と第１導電性プラグ９上に、膜厚１００ｎｍの窒化シリコン(Ｓｉ3Ｎ4)よりなる酸化防止絶縁膜１０ａと膜厚１００ｎｍのＳｉＯ2よりなる下地絶縁膜１０ｂをプラズマＣＶＤ法により順に形成する。そのＳｉＯ2膜はＴＥＯＳを用いてプラズマＣＶＤにより成長される。酸化防止絶縁膜１０は、後のアニール等による熱処理の際にプラグ９が異常酸化してコンタクト不良を起こさないようにするために形成され、その膜厚を例えば７０ｎｍ以上にすることが望ましい。
【００４４】
次いで、レジストパターン（不図示）を用いて、図２（ａ）に示すように、酸化防止絶縁膜１０ａ、下地絶縁膜１０ｂ及び第１層間絶縁膜８をエッチングすることにより、第２及び第３の不純物拡散領域５ｂ，５ｃの上に第２及び第３のコンタクトホール８ｂ，８ｃを形成する。
【００４５】
さらに、下地絶縁膜１０ｂ上面と第２、第３のコンタクトホール８ｂ，８ｃ内面に、グルー膜として膜厚３０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ膜をスパッタリング法により順に形成する。さらに、ＣＶＤ法によりＷ膜をＴｉＮ 膜上に成長して第２、第３のコンタクトホール８ｂ，８ｃ内を完全に埋め込む。
【００４６】
続いて、図２（ｂ）に示すように、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭＰ法により研磨して下地絶縁膜１０ｂの上面上から除去する。これにより第２、第３のコンタクトホール８ｂ，８ｃ内に残されたタングステン膜、ＴｉＮ膜及びＴｉ膜をそれぞれ第２、第３導電性プラグ１１ａ，１１ｂとする。
【００４７】
次に、本発明の実施形態の半導体装置の製造方法に係る強誘電体キャパシタの形成方法について説明する。図６は本実施形態の半導体装置の製造方法に係る強誘電体キャパシタ形成における工程フローチャート、図７（ａ）は図３（ｂ）の導電性プラグ上の第１導電膜、強誘電体膜及び第２導電膜を拡大した部分拡大図、図７（ｂ）は図７（ａ）の変形例を示す部分拡大断面図である。
【００４８】
図３（ａ）〜図４（ａ）及び図７に示す断面図を適宜参照しながら、図６のフローチャートに沿って説明する。まず、図６のステップＳ１で、図３（ａ）及び図７（ａ）に示すように、第２、第３導電性プラグ１１ａ，１１ｂ上と下地絶縁膜１０ｂ上に、下から順に、例えば、膜厚２００ｎｍのイリジウム（Ｉｒ）膜１５ｂ、膜厚３０ｎｍの酸化イリジウム（ＩｒＯX）膜１５ｃ、膜厚３０ｎｍの酸化プラチナ（ＰｔＯX）膜１５ｄ及び膜厚５０ｎｍのプラチナ（Ｐｔ）膜１５ｅを順次成膜する。
【００４９】
これにより、下から順に、Ｉｒ膜１５ｂ／ＩｒＯX膜１５ｃ／ＰｔＯX膜１５ｄ／Ｐｔ膜１５ｅにより構成される積層膜からなる第１導電膜１５が形成される。第１導電膜１５は強誘電体キャパシタの下部電極となるものである。
【００５０】
この第１導電膜１５の変形例として、図７（ｂ）に示すように、膜厚が５０ｎｍのＴｉ膜（又は酸化Ｔｉ膜）１５ｆと膜厚が１５０ｎｍのＰｔ膜１５ｅとを順次成膜して、第１導電膜１５Ｉとしてもよい。
【００５１】
なお、図７（ａ）及び（ｂ）において、第１導電膜１５として好適な積層膜の構造を例示したが、Ｐｔ膜、Ｉｒ膜、Ｒｕ膜、Ｔｉ膜、ＰｔＯX膜、ＩｒＯX膜、ＲｕＯX膜及びＴｉＯX膜の群から選択される２つ以上の膜を含む積層膜を用いてもよい。
【００５２】
次いで、この第１導電膜１５を、ＲＴＡ装置を用いてＡｒ雰囲気の７５０℃の温度で６０秒間、熱処理することによりＰｔの結晶化を行う。
【００５３】
次いで、図６のステップＳ２に進み、第１導電膜１５上に膜厚が例えば１８０ｎｍのＰＬＺＴ（チタン酸ジルコン酸鉛ランタン）膜を室温（２０℃程度）のスパッタリング法により成膜して強誘電体膜１６とする。この誘電体膜１６は室温のスパッタリング法により成膜されるため、Ｐｂが蒸発しにくい状態で成膜され、この結果、所望の組成比のＰＬＺＴ膜が成膜される。また、同時に、この強誘電体膜１６はアモルファス状態で成膜される。
【００５４】
強誘電体膜１６の形成方法は、その他に、ＭＯＤ(metal organic deposition)法、ＭＯＣＶＤ(有機金属ＣＶＤ)法、ゾル・ゲル法などがある。また、強誘電体膜１６の材料としては、ＰＬＺＴの他に、ＰＺＴやＰＬＣＳＺＴのような他のＰＺＴ系材料、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材料、チタン酸ストロンチウム（ＳＴ）、チタン酸ストロンチウムバリウム（ＢＳＴ）又はその他の金属酸化物強誘電体であってもよい。
【００５５】
続いて、図６のステップ３に進み、不活性ガスと酸化性ガスとの混合ガス雰囲気中の第１の温度、３０秒の条件で、ＲＴＡ装置を用いて図３（ａ）の構造体に対して第１熱処理を行う。第１の温度としては、４５０〜５６０℃の範囲、好適には５２５℃程度である。
【００５６】
これにより、第１導電膜１５及び強誘電体膜１６の界面近傍でのＰｔやＯの相互拡散が抑制された状態で、強誘電体膜１６の第１導電膜１５側の部分が微結晶化される。
【００５７】
なお、不活性ガスとしては、アルゴン（Ａｒ）、窒素（Ｎ2）又はヘリウム（Ｈｅ）などを使用することができ、また、酸化性ガスとしては、酸素（Ｏ2）などを使用することができる。また、混合ガス中の酸化性ガスの濃度は、１〜５０％の範囲であることが好ましい。
【００５８】
次いで、図６のステップＳ４に進み、第１熱処理と同様な雰囲気中の第２の温度、６０秒の条件で、ＲＴＡ装置を用いて図３（ａ）の構造体に対して第２熱処理を行う。第２の温度は、第１の温度より高い温度であって、５６０℃を超えて６２０℃以下の範囲、好適には６００℃程度である。
【００５９】
これにより、強誘電体膜１６は第１導電膜１５側から上層部に向けてグレインサイズが小さい状態で概ね結晶化される。その結晶は（１００）方向に配向するようになる。ＦｅＲＡＭの強誘電体キャパシタ用の強誘電体膜としては、その結晶が（１００）方向に配向していることが望ましい。
【００６０】
なお、上記した第１熱処理工程及び第２熱処理工程における好ましい条件として、５２５℃、３０秒（第１熱処理）と６００℃、６０秒（第２熱処理）との組み合わせを例示したが、他の好ましい条件として、５１５℃、９０秒（第１熱処理）と５８５℃、３０秒（第２熱処理）との組み合わせ、或いは５１５℃、１２０秒（第１熱処理）と５８５℃、３０秒（第２熱処理）との組み合わせの条件を用いてもよい。
【００６１】
また、上記した第１及び第２熱処理を行う工程においては、第１熱処理を行った後に、半導体基板１をＲＴＡ装置から一旦外部に搬出してその温度を下げた後に、再度ＲＴＡ装置内に搬入して第２熱処理を行うようにすることが好ましい。あるいは、第１熱処理及び第２熱処理をＲＴＡ装置内で連続して行うようにしてもよい。
【００６２】
次いで、図６のステップＳ５に進み、図３（ｂ）、図７（ａ）及び（ｂ）に示すように、第２熱処理を行った強誘電体膜１６上にスパッタリング法により、例えば膜厚２００ｎｍのＩｒＯX膜を成膜して第２導電膜１７とする。この第２導電膜１７は強誘電体キャパシタの上部電極となるものである。第２導電膜１６としては上記したＩｒＯX膜の他に、Ｐｔ膜、Ｉｒ膜、Ｒｕ膜、ＰｔＯX膜、ＩｒＯX膜及びＲｕＯX膜の群から選択される１つの膜からなる単層膜又は２つ以上の膜からなる積層膜を用いてもよい。
【００６３】
続いて、図６のステップＳ６に進み、同じく図３（ｂ）に示すように、第１熱処理と同様な雰囲気中の第３の温度、２０秒の条件で、ＲＴＡ装置を用いて図３（ｂ）の構造体に対して第３熱処理を行う。第３の温度は第２の温度より高い温度であって、６３０〜８００℃の範囲、好適には７２５℃である。
【００６４】
これにより、強誘電体膜１６及び第２導電膜１７の界面近傍でのＰｂやＩｒの相互拡散が抑制された状態で、強誘電体膜１６がその上層部まで膜厚全体にわたって結晶化されて緻密化されることで、強誘電体膜１６と第２導電膜１７との界面が平坦になる。
【００６５】
このように、本発明の本実施形態においては、強誘電体膜１６が形成された後に、第１の温度で第１熱処理が施され、次いで、第１の温度より高い温度で第２熱処理が施されることにより、強誘電体膜１６はグレインサイズが小さい状態で概ね結晶化される。その後、強誘電体膜１６が第２導電膜１７で被覆された状態で、第２の温度より高い第３の温度で第３熱処理が施されることにより、強誘電体膜１６と第２導電膜１７との界面が平坦な状態で強誘電体膜１６が完全に結晶化される。このようにして、所望の薄い膜厚で、かつ所望の組成比を有し、しかもグレインサイズが小さい状態で結晶化された強誘電体膜１６が得られるようになる。
【００６６】
この後に、図３（ｃ）に示すように、第２導電膜１７上に、ハードマスク１８としてＴｉＮ膜とＳｉＯ2膜とを順に形成する。そのハードマスク１８は、フォトリソグラフィ法により第２及び第３導電性プラグ１１ａ，１１ｂの上方にキャパシタ平面形状となるようにパターンされる。
【００６７】
次いで、図６のステップＳ７に進み、図４（ａ）に示すように、ハードマスク１８に覆われない領域の第２導電膜１７、強誘電体膜１６、第１導電膜１５を順次エッチングする。この場合、強誘電体膜１６は、塩素とアルゴンを含む雰囲気中でスパッタ反応によりエッチングされる。また、第２導電膜１７と第１導電膜１５は、臭素(Ｂｒ2)導入雰囲気中、Ｂｒを含む雰囲気中、又はＨｂｒと酸素のみを導入した雰囲気中でスパッタ反応によりエッチングされる。
【００６８】
以上により、酸化防止絶縁膜１０の上には、第１導電膜１５よりなる下部電極１５ａと、強誘電体膜１６よりなるキャパシタ用強誘電体膜１６ａと、第２導電膜１７よりなる上部電極１７ａが形成される。このようにして、本実施形態の半導体装置に製造方法に基づいて形成された強誘電体キャパシタＱが得られる。
【００６９】
そして、トランジスタ形成領域において、１つの下部電極１５ａは第２導電性プラグ１１ａを介して第２不純物拡散領域５ｂに電気的に接続され、また、別の下部電極１５ａは第３導電性プラグ１１ｂを介して第３不純物拡散領域５ｃに電気的に接続される。
【００７０】
その後に、ハードマスク１８を除去する。続いて、エッチングによる強誘電体膜１６のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素雰囲気中で行われる。
【００７１】
次いで、図４（ｂ）に示すように、キャパシタＱを覆う保護膜１９として膜厚５０ｎｍのアルミナをスパッタリング法により基板上に形成した後に、酸素雰囲気中で６５０℃で６０分間の条件で強誘電体キャパシタＱをアニールする。この保護膜１９は、プロセスダメージから強誘電体キャパシタＱを保護するものである。
【００７２】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁膜２０として膜厚１．０μｍ程度の酸化シリコン（ＳｉＯ2）を保護膜１９上に形成する。さらに、第２層間絶縁膜２０の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜２０の残りの膜厚は、キャパシタＱの上部電極１７ａ上で３００ｎｍ程度とする。
【００７３】
次いで、レジストマスク（不図示）を用いて、図５（ａ）に示すように、第２層間絶縁膜２０、保護膜１９、酸化防止絶縁膜１０ａ及び下地絶縁膜１０ｂを選択的にエッチングすることにより第１導電プラグ９の上にホール２０ａを形成する。そのエッチング後には、強誘電体膜１６をダメージから回復させるために、例えば酸素雰囲気にて基板温度を５５０℃として６０分間のアニールを施す。
【００７４】
さらに、ホール２０ａ内と第２層間絶縁膜２０上に、グルー膜として膜厚３０ｎｍのTi膜と膜厚５０ｎｍのＴｉＮ膜をスパッタリング法により順に形成する。さらに、ＣＶＤ法によりＷ膜をグルー層上に成長するとともにホール２０ａ内を完全に埋め込む。
【００７５】
続いて、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭＰ法により研磨して第２層間絶縁膜２０の上面上から除去する。そして、ホール２０ａ内に残されたタングステン膜及びグルー層を、第４導電性プラグ２１とする。この第４導電性プラグ２１は、第１導電性プラグ９を介して第１不純物拡散領域５ａに電気的に接続される。
【００７６】
次いで、図５（ｂ）に示す構造を形成するまでの工程を説明する。
【００７７】
まず、第４導電性プラグ２１上と第２層間絶縁膜２０上に、第２の酸化防止膜（不図示）としてＳｉＯＮ膜をＣＶＤ法により形成する。さらに、第２の酸化防止膜（不図示）と第２層間絶縁膜２０をフォトリソグラフィ法によりパターニングしてキャパシタＱの上部電極１７ａ上にコンタクトホール２０ｂを形成する。
【００７８】
コンタクトホール２０ｂを形成することによりダメージを受けたキャパシタＱはアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度５５０℃として６０分間行われる。
【００７９】
その後に、第２層間絶縁膜２０上に形成された酸化防止膜をエッチバックによって除去するとともに、第４導電性プラグ２１の表面を露出させる。
【００８０】
次いで、キャパシタＱの上部電極１７ａ上のコンタクトホール２０ｂ内と第２層間絶縁膜２０の上に多層金属膜を形成する。その後に、多層金属膜をパターニングすることにより、コンタクトホール２０ｂを通して上部電極１７ａに接続される一層目金属配線２１ａと第４導電性プラグ２１に接続される導電性パッド２１ｂを形成する。その多層金属膜として、例えば、膜厚６０ｎｍのＴｉ膜、膜厚３０ｎｍのＴｉＮ膜、膜厚４００ｎｍのＡｌ−Ｃｕ膜 、膜厚５ｎｍのＴｉ膜、及び膜厚７０ｎｍのＴｉＮ膜を順次に形成する。
【００８１】
なお、多層金属膜のパターニング方法として、多層金属膜の上に反射防止膜を形成し、さらに反射防止膜上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いてエッチングする方法を採用する。
【００８２】
さらに、第２層間絶縁膜２０、一層目金属配線２１ａ及び導電性パッド２１ｂの上に第３層間絶縁膜２２を形成する。続いて、第３層間絶縁膜２２をパターニングして導電性パッド２１ｂの上にホール２２ａを形成し、そのホール２２ａ内に下から順にＴｉ膜、ＴｉＮ膜及びＷ膜からなる第５導電性プラグ２３を形成する。その後に、特に図示しないが、ビット線を含む二層目配線を第３層間絶縁膜上に形成する。そのビット線は、第５導電性プラグ２３、導電性パッド２１ｂ、第４導電性プラグ２１及び第１導電性プラグ９を介して第１不純物拡散領域５ａに電気的に接続される。それに続いて、二層目配線層を覆う絶縁膜等が形成されるが、その詳細については省略する。
【００８３】
以上により、本実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタＱを有するＦｅＲＡＭ２４が完成する。
【００８４】
次に、本願発明者による調査結果について説明する。
【００８５】
前述した実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタＱに係る強誘電体膜１６のグレインの様子をＳＥＭ（Scanning Electron Microscope）により観察し、従来技術により形成された強誘電体膜のグレインとの比較を行った。
【００８６】
図８は従来技術により形成された強誘電体キャパシタの断面の様子をＳＥＭにより撮影したもの、図９は本実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタの断面の様子をＳＥＭにより撮影したものである。
【００８７】
なお、図８の従来技術により形成された強誘電体キャパシタの強誘電体膜においては、本実施形態に係る強誘電体キャパシタの形成における第１熱処理と第２熱処理と兼ねて１ステップで熱処理（例えば５８５℃、９０秒）して結晶化されたものである。
【００８８】
図８に示すように、従来技術により形成された強誘電体キャパシタの強誘電体膜の結晶は柱状構造を有し、そのグレインサイズは１５０ｎｍ程度以上であった。
【００８９】
一方、図９に示すように、本実施形態に基づいて形成された強誘電体キャパシタの強誘電体膜の結晶は同様に柱状の結晶構造を有し、そのグレインサイズは５０〜８０ｎｍ程度以下であって、従来の強誘電体膜に比べてそのグレインサイズを半分程度以下にすることができることが確認された。
【００９０】
このように、本実施形態に係る製造方法を用いることにより、スパッタリング法で成膜されたアモルファス状態の強誘電体膜を、小さいグレインサイズで結晶化させることができるようになるため、所望の薄膜の強誘電体膜を容易に得ることができる。これにより、分極飽和電圧が低い、すなわち低電圧動作が可能な強誘電体キャパシタを容易に形成することができるようになる。
【００９１】
次に、前述した実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタＱの電気特性について説明する。
【００９２】
前述した実施形態の半導体装置の製造方法に基づいて、半導体基板１上に絶縁膜８を介して第１導電膜（下部電極用）１５及び強誘電体膜（ＰＬＺＴ膜）１６を形成し、次いで、第１熱処理及び第２熱処理を順次行い、その後、第２導電膜（上部電極用）１７を形成し、第３熱処理を行った後、それらをパターニングして強誘電体キャパシタＱを形成した。
【００９３】
このとき、第１及び第２熱処理として、それぞれ５２５℃、３０秒（第１熱処理）、及び６００℃、６０秒（第２熱処理）の条件で行ったものをサンプルＡとした。また、第１及び第２熱処理として、それぞれ５１５℃、３０秒（第１熱処理）、及び５８５℃、６０秒（第２熱処理）の条件で行ったものをサンプルＢとした。さらに、第１及び第２熱処理として、それぞれ５１５℃、１２０秒（第１熱処理）、及び５８５℃、３０秒（第２熱処理）の条件で行ったものをサンプルＣとした。
【００９４】
なお、比較のため、従来技術、すなわち第１及び第２熱処理を兼ねて、５８５℃、９０秒の条件により１ステップで熱処理を行ったものをサンプルＤとした。
【００９５】
そして、各サンプルＡ，Ｂ，Ｃ，Ｄにおいて、平面形状が５０×５０μｍ2の大きさを有する強誘電体キャパシタＱの電気特性を調査した。すなわち、ソーヤタワー回路を有する測定装置を用いて、各サンプルＡ，Ｂ，Ｃ，Ｄのそれぞれの上部電極と下部電極との間にパルス電圧を変化させて印加し、この印加電圧に対する強誘電体キャパシタの分極変化を付加キャパシタの電圧変化として測定することにより、それぞれのサンプルの強誘電体キャパシタのヒステリシス特性を調査した。この印加電圧（１．２〜３Ｖ）として三角波を用いて分極反転電荷（スイッチング電荷）量を求めた。
【００９６】
図１０は強誘電体キャパシタのスイッチング電荷量の第１及び第２熱処理に対する依存性を示すもの（パルス電圧１．８Ｖ印加の場合）、図１１は同じくスイッチング電荷量の第１及び第２熱処理に対する依存性を示すもの（パルス電圧３Ｖ印加の場合）である。
【００９７】
上記各サンプルの上部電極と下部電極との間に１．８Ｖのパルス電圧をそれぞれ印加した場合、図１０に示すように、サンプルＤ（従来技術（５８５℃、９０秒のみ））のスイッチング電荷量は、１３〜１５μＣ／ｃｍ2程度であった。これに対して、サンプルＡ（５２５℃、３０秒＋６００℃、６０秒）では、サンプルＤに対してスイッチング電荷量が若干大きくなる程度であったが、サンプルＢ（５１５℃、９０秒＋５８５℃、３０秒）では１９〜２４．５μＣ／ｃｍ2程度に向上し、更に、サンプルＣ（５１５℃、１２０秒＋５８５℃、３０秒）では２１〜２５μＣ／ｃｍ2程度に向上した。
【００９８】
また、上記サンプルの上部電極と下部電極との間に３．０Ｖのパルス電圧をそれぞれ印加した場合、図１１に示すように、サンプルＤ（従来技術（５８５℃、９０秒のみ））のスイッチング電荷量は、２６．８〜２８．９μＣ／ｃｍ2程度であった。これに対して、サンプルＡ（５２５℃、３０秒＋６００℃、６０秒）では、サンプルＤに対してスイッチング電荷量が若干大きくなる程度であったが、サンプルＢ（５１５℃、９０秒＋５８５℃、３０秒）では２９〜３３．９μＣ／ｃｍ2程度に向上し、更に、サンプルＣ（５１５℃、１２０秒＋５８５℃、３０秒）では２８．４〜３３．４μＣ／ｃｍ2程度に向上した。
【００９９】
このように、本実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタでは、従来の強誘電体キャパシタよりそのスイッチング電荷量を大きくすることができることが確認された。
【０１００】
次に、本実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタの分極飽和電圧の第１及び第２熱処理に対する依存性について説明する。図１２は強誘電体キャパシタの分極飽和電圧の第１及び第２熱処理に対する依存性を示すものである。
【０１０１】
分極飽和電圧は、キャパシタのスイッチング電荷量がその飽和値の９０％の値に達するときの電圧として定義されるものである。図１２に示すように、サンプルＤ（従来技術（５８５℃、９０秒のみ））の分極飽和電圧は、２．４１〜２．６２Ｖ程度であるのに対し、サンプルＡ（５２５℃、３０秒＋６００℃、６０秒）では若干低下し、また、サンプルＢ（５１５℃、９０秒＋５８５℃、３０秒）では２．１８〜２．２３Ｖ程度まで低下し、更に、サンプルＣ（５１５℃、１２０秒＋５８５℃、３０秒）では２．１７〜２．２７程度まで低下した。
【０１０２】
このように、本実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタでは、従来の強誘電体キャパシタよりその分極飽和電圧を低くすることができ、特に、好適な条件においては分極飽和電圧を０．３Ｖ程度低くすることができることが確認された。
【０１０３】
次に、本実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタのリーク電流密度の第１及び第２熱処理に対する依存性について説明する。図１３は強誘電体キャパシタのリーク電流密度の第１及び第２熱処理に対する依存性を示すものである。
【０１０４】
図１３に示すように、各サンプルの上部電極と下部電極とに間にそれぞれ６Ｖの電圧を印加した場合、サンプルＤ（従来技術（５８５℃、９０秒のみ））のリーク電流密度は、１０-2.5〜１０-3Ａ／ｃｍ2程度であり、また、各サンプルＡ，Ｂ，Ｃのリーク電流密度は、若干のばらつきがあるももの、それぞれサンプルＤと同等であることが確認された。このように、本実施形態に基づいて形成された強誘電体キャパシタＱでは、リーク電流密度が低いことが確認された。
【０１０５】
以上説明した本実施形態に係る強誘電体キャパシタのＳＥＭ像又は電気特性からも明らかなように、本実施形態の半導体装置の製造方法を用いることにより、クレインサイズが小さい所望の薄膜の強誘電体膜が得られると共に、低電圧動作が可能で、かつスイッチング電荷量が高い強誘電体キャパシタを容易に形成することができるようになる。
【０１０６】
（付記１） 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上にキャパシタ用の第１導電膜を形成する工程と、
前記第１導電膜の上に前記キャパシタ用の強誘電体材料又は高誘電体材料からなる誘電体膜を形成する工程と、
前記半導体基板を、第１の温度で第１の熱処理を行い、次いで、前記第１の温度より高い第２の温度で第２の熱処理を行う工程と、
前記誘電体膜の上に前記キャパシタ用の第２導電膜を形成する工程と、
前記半導体基板を前記第２の温度より高い第３の温度で第３の熱処理を行う工程とを有することを特徴とする半導体装置の製造方法。
【０１０７】
（付記２） 前記第１の熱処理を行うことにより、前記誘電体膜の前記第１導電膜側の部分が微結晶化され、次いで、前記第２の熱処理を行うことにより、前記誘電体膜が概ね結晶化され、次いで、前記第３の熱処理を行うことにより、前記誘電体膜が緻密化されて前記誘電体膜と前記上部電極との界面が平坦になることを特徴とする付記１に記載の半導体装置の製造方法。
【０１０８】
（付記３） 前記熱処理を行う工程において、不活性ガスと酸化性ガスとの混合ガス雰囲気中で行うことを特徴とする付記１又は２に記載の半導体装置の製造方法。
【０１０９】
（付記４） 前記第３の熱処理を行う工程の後に、前記第２導電膜、前記誘電体膜及び前記第１導電膜をパターニングして前記キャパシタを形成する工程を更に有することを特徴とする付記１乃至３のいずれか一項に記載の半導体装置の製造方法。
【０１１０】
（付記５） 前記第１導電膜は、白金膜、イリジウム膜、ルテニウム膜、チタン膜、酸化白金膜、酸化イリジウム膜、酸化ルテニウム膜及び酸化チタン膜の群から選択される２つ以上の膜により構成される積層膜であることを特徴とする付記１乃至４のいずれか一項に記載の半導体装置の製造方法。
【０１１１】
（付記６） 前記第２導電膜は、白金膜、イリジウム膜、ルテニウム膜、酸化白金膜、酸化イリジウム膜及び酸化ルテニウム膜の群から選択されるいずれか１つの単層膜又は２つ以上の膜により構成される積層膜であることを特徴とする付記１乃至４のいずれか一項に記載の半導体装置の製造方法。
【０１１２】
（付記７） 前記酸化性ガスの濃度は１乃至５０％であることを特徴とする付記３に記載の半導体装置の製造方法。
【０１１３】
（付記８） 前記第１の温度は４５０乃至５６０℃であることを特徴とする付記１乃至４のいずれか一項に記載の半導体装置の製造方法。
【０１１４】
（付記９） 前記第２の温度は５６０℃を超えて６２０℃以下であることを特徴とする付記１乃至４のいずれか一項に記載の半導体装置の製造方法。
【０１１５】
（付記１０） 前記第３の温度は６３０乃至８００℃であることを特徴とする付記１乃至４のいずれか一項に記載の半導体装置の製造方法。
【０１１６】
【発明の効果】
以上説明したように、本発明によれば、半導体基板の上に絶縁膜を介してキャパシタの下部電極となる第１導電膜を形成し、その上に強誘電体膜を形成した後に、第１の温度で第１の熱処理を行い、次いで、第１の温度より高い第２の温度で第２の熱処理を行う。これにより、第１導電膜と強誘電体膜との界面近傍での各材料の相互拡散が抑制されると共に、強誘電体膜はグレインサイズが小さい状態で第１導電膜側の部分から上層部に向かって部分的に結晶化される。
【０１１７】
次いで、キャパシタの上部電極となる第２導電膜を形成した後、第２の温度より高い第３の温度で第３の熱熱処理を行う。これにより、強誘電体膜と第２導電膜の界面近傍での各材料の相互拡散が抑制されると共に、強誘電体膜の上層部まで完全に結晶化されて緻密化され、その結果、強誘電体膜と第２導電膜との界面が平坦になる。このような方法を用いることにより、結晶のクレインサイズが小さい所望の薄膜の強誘電体膜が得られると共に、低電圧動作が可能で、かつスイッチング電荷量が高い強誘電体キャパシタを容易に形成することができるようになる。
【図面の簡単な説明】
【図１】図１は本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２】図２は本発明の実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図３】図３は本発明の実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４】図４は本発明の実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図５】図５は本発明の実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図６】図６は本発明の実施形態の半導体装置の製造方法に係る強誘電体キャパシタ形成における工程フローチャートである。
【図７】図７（ａ）は図３（ｂ）の第１導電膜、強誘電体膜及び第２導電膜を拡大した部分拡大断面図、図７（ｂ）は図７（ａ）の変形例を示す部分拡大断面図である。
【図８】図８は従来技術により形成された強誘電体キャパシタの断面の様子をＳＥＭにより撮影したものである。
【図９】図９は本発明の実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタの断面の様子をＳＥＭにより撮影したものである。
【図１０】図１０は本発明の実施形態に係る強誘電体キャパシタのスイッチング電荷量の第１及び第２熱処理に対する依存性を示すもの（その１）である。
【図１１】図１１は本発明の実施形態に係る強誘電体キャパシタのスイッチング電荷量の第１及び第２熱処理に対する依存性を示すもの（その２）である。
【図１２】図１２は本発明の実施形態に係る強誘電体キャパシタの分極飽和電圧の第１及び第２熱処理に対する依存性を示すものである。
【図１３】図１３は本発明の実施形態に係る強誘電体キャパシタのリーク電流密度の第１及び第２熱処理に対する依存性を示すものである。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４ａ，４ｂ，４ｃ，４ｄ，４ｅ…ＣｏＳｉ層、４ｘ，４ｙ…ゲート電極、５ａ，５ｂ，５ｃ…不純物拡散領域、６…サイドウォールスペーサ、７…カバー絶縁膜、８…層間絶縁膜、８ａ，８ｂ，８ｃ…コンタクトホール、９…導電性プラグ、１０ａ…酸化防止絶縁膜、１０ｂ…下地絶縁膜、１１ａ，１１ｂ…導電性プラグ、１５…第１導電膜、１５ａ…上部電極、１５ｂ…Ｉｒ膜、１５ｃ…ＩｒＯX膜、１５ｄ…ＰｔＯX膜、１５ｅ…Ｐｔ膜、１５ｆ…Ｔｉ膜（又はＴｉＯX膜）、１６…強誘電体膜、１６ａ…キャパシタ用強誘電体膜、１７…第２導電膜、１７ａ…上部電極、１８…ハードマスク、１９…保護膜、２０…層間絶縁膜、２１…導電性プラグ、２２…層間絶縁膜、２３…プラグ。
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、より詳しくは、強（高）誘電体キャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、電源を切っても情報を保持でき、しかも省電力で書き込みや読み出しのできるメモリとして、強誘電体不揮発性メモリ（ＦｅＲＡＭ）が注目されている。ＦｅＲＡＭは転送トランジスタと強誘電体キャパシタからなるメモリセルを有している。この強誘電体キャパシタは下部電極と上部電極により強誘電体膜を挟んだ構造を有している。
【０００３】
また、他の不揮発メモリーとして、フラッシュメモリが知られている。このフラッシュメモリは、絶縁ゲート型電界効果トランシスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、このフローティングゲートに記憶情報を表す電荷を蓄積することによって情報を記憶する。フラッシュメモリでは、情報の書き込み又は消去を行う際にゲート絶縁膜を通過するトンネル電流を流す必要があるため、比較的高い電源電圧を必要とする。
【０００４】
一方、ＦｅＲＡＭでは、強誘電体膜のヒステリシス特性を利用して情報を記憶する。上部電極と下部電極とに挟まれた強誘電体膜により構成される強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。この自発分極を検出することにより、情報を読み出すことができる。このように、ＦｅＲＡＭはフラッシュメモリに比べて低電圧で動作し、かつ省電力で高速の書き込みを行うことができる。
【０００５】
ＦｅＲＡＭの強誘電体キャパシタを構成する強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、LaドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、ＳｒＢｉ2(Ｔａ，Ｎｂ)2Ｏ9（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物材料等があり、それらの材料は、ゾルゲル法、スパッタリング法、ＭＯＣＶＤ法等によって成膜される。
【０００６】
スパッタリング法により強誘電体膜（ＰＺＴやＳＢＴなど）を高温側で成膜をする場合、蒸気圧の高いＰｂやＢｉが強誘電体膜中から蒸発して組成ずれを起こしてしまう。このため、一般的に、低温側（室温程度）で成膜を行ってアモルファス状態の強誘電体膜を成膜した後に、熱処理によってペロブスカイト構造へと結晶化させる手法がとられることが多い。その後、上部電極を強誘電体膜上に形成してキャパシタ構造を得る。
【０００７】
強誘電体膜の結晶化を行うための熱処理は、炉を用いた熱処理やランプアニール装置を用いた急速熱処理（ＲＴＡ）などにより行われる。結晶化を行うためには一般的に６００℃以上の熱処理が必要であり、例えば７００℃、６０秒程度の条件下で行われる。
【０００８】
炉を用いて強誘電体膜の熱処理を行う場合、強誘電体膜の結晶が所定の印加電圧でその分極特性を制御できない方向に揃う巨大グレイン、いわゆるロゼッタが発生することがある。一方、ＲＴＡ装置を用いて強誘電体膜を熱処理する場合、炉を用いる場合に比べてロゼッタが発生しにくいという利点がある。
【０００９】
このように、高性能のＦｅＲＡＭを製造するためには、強誘電体膜の結晶粒の配向を制御することが重要なファクターの一つであり、このため、強誘電体膜を結晶化させる工程が非常に重要である。
【００１０】
強誘電体膜を結晶化させる工程において、強誘電体膜を形成した後に所定の温度の１ステップで熱処理して結晶化を行うと、分極に寄与しない方向に自己配向してしまう恐れがあり、この場合、強誘電体キャパシタのスイッチング電荷量ＱSWが低くなってしまう。
【００１１】
この問題を解決する方法として、強誘電体膜をアルゴン（Ａｒ）ガス雰囲気で一旦結晶化した後に、酸素（Ｏ2）ガス雰囲気で熱処理する２段階熱処理方法（従来技術（１））が考案されている。この従来技術（１）では、強誘電体膜の結晶配向性は改善されるが、強誘電体膜と上部電極との界面に凹凸が発生するため、強誘電体キャパシタのスイッチング電荷量ＱSWが低くなってしまう。
【００１２】
そこで、この問題を解決するため、強誘電体膜をＡｒガス雰囲気で一旦結晶化し、強誘電体膜上に上部電極を形成した後に、再度、強誘電体膜を熱処理する方法（従来技術（２））が考案されている。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記した従来技術（２）では、強誘電体キャパシタのスイッチング電荷量ＱSWを比較的高く、かつ分極飽和電圧を比較的小さすることができるという効果はあるものの、強誘電体膜のグレインサイズ（結晶粒の大きさ）が大きくなってしまい、その結果、所望の薄膜の強誘電体膜を得ることが困難であるという問題がある。これに加えて、上記した従来技術（２）では、例えば２Ｖ以下の低電圧で動作可能な強誘電体キャパシタを形成することは困難である。
【００１４】
また、特開平１１−２９７９６４号公報には、高誘電体膜を形成後、上部電極を形成後又は層間絶縁膜を形成後に、高誘電体膜を不活性雰囲気の第１の温度で熱処理し、その後、第１の温度より低い第２の温度で熱処理するなどの方法が記載されている。
【００１５】
しかしながら、この方法では、高誘電体膜の誘電率を増やしながらキャパシタの下に形成されたバリア膜の酸化を抑制して漏れ電流を省くことができるという効果はあるものの、高誘電体膜のグレインサイズを小さくすることに関しては何ら考慮されていない。
【００１６】
本発明は以上の問題点を鑑みて創作されたものであり、グレインサイズが小さい強（高）誘電体膜を得ることができると共に、低電圧動作が可能で、かつスイッチング電荷量が高い強（高）誘電体キャパシタを備えた半導体装置の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記課題を解決するため、本発明は半導体装置の製造方法に係り、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上にキャパシタ用の第１導電膜を形成する工程と、前記第１導電膜の上面に前記キャパシタ用のチタン酸ジルコン酸鉛ランタン（ＰＬＺＴ）からなる誘電体膜を室温のスパッタリング法により形成する工程と、前記半導体基板を、４５０乃至５６０℃の第１の温度で前記第１導電膜側の部分を微結晶化する第１の熱処理を行い、次いで、５６０℃を越えて６２０℃以下の第２の温度で前記誘電体膜のグレインサイズが小さい状態で結晶化する第２の熱処理を行う工程と、前記誘電体膜の上に前記キャパシタ用の第２導電膜を形成する工程と、前記半導体基板を６３０乃至８００℃の第３の温度で前記誘電体膜と前記第２導電膜の界面を平坦にする第３の熱処理を行う工程とを有し、前記第１乃至第３の熱処理を行う工程において、不活性ガスと濃度１−５０％の酸化性ガスとの混合ガス雰囲気中で行うことを特徴とする。
【００１８】
本発明によれば、絶縁膜を備えた半導体基板上にキャパシタの下部電極となる第１導電膜を形成し、その上に強誘電体材料又は高誘電体材料からなる誘電体膜を形成する。その後、それらの膜が形成された半導体基板を、所定のガス（例えば不活性ガスと酸化性ガスとの混合ガス）の雰囲気の第１の温度（例えば４５０〜５６０℃）で第１の熱処理を行う。これにより、第１導電膜と強誘電体膜との界面近傍での各材料の相互拡散が抑制された状態で、アモルファス状態である強誘電体膜の第１導電膜側の部分が微結晶化される。
【００１９】
続いて、第１の熱処理が施された半導体基板を第１の温度より高い温度（例えば５６０℃を超えて６２０℃以下）で第２の熱処理を行う。これにより、強誘電体膜はそのグレインサイズが小さい状態で第１導電膜側の部分から上層部に向けて概ね結晶化される。
【００２０】
次いで、第１及び第２の熱処理が施された強誘電体膜上にキャパシタの上部電極となる第２導電膜を形成する。その後、この半導体基板を第２の温度より高い第３の温度（例えば６３０〜８００℃）で第３の熱熱処理を行う。これにより、強誘電体膜は、強誘電体膜と第２導電膜との界面近傍での各材料の相互拡散が抑制された状態で、その上層部まで膜厚全体にわたって結晶化されて緻密化される。その結果、強誘電体膜と第２導電膜との界面が平坦になる。
【００２１】
このようにして、所望の薄い膜厚を有し、かつグレインサイズが小さい状態で結晶化された強誘電体膜が得られると同時に、強誘電体膜と第２導電膜との界面を平坦にすることができる。その後、第２導電膜、強誘電体膜及び第１導電膜をパターニングして強誘電体キャパシタを形成すればよい。これにより、スイッチング電荷量が高く、かつ分極飽和電圧が低い強（高）誘電体キャパシタを容易に形成することができるようになる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２３】
図１〜図５は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２４】
まず、図１（ａ）に示す断面構造を得るまでの工程を説明する。
【００２５】
図１（ａ）に示すように、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィ法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコン(ＳｉＯ2)を埋め込んで素子分離絶縁膜２を形成する。そのような構造の素子分離絶縁膜２は、ＳＴＩ(Shallow Trench Isolation)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【００２６】
続いて、シリコン基板１のトランジスタ形成領域にｐ型不純物を導入してｐウェル１ａを形成する。さらに、シリコン基板１のトランジスタ形成領域表面を熱酸化して、ゲート絶縁膜３となるシリコン酸化膜を形成する。
【００２７】
次いで、シリコン基板１の上側全面に非晶質又は多結晶シリコン膜を形成し、これをフォトリソグラフィ法によりパターニングして、ゲート電極４ｘ，４ｙを形成する。
【００２８】
なお、１つのｐウェル１ａ上には２つのゲート電極４ｘ，４ｙが並列に形成され、それらのゲート電極４ｘ，４ｙはワード線の一部を構成する。
【００２９】
次いで、ｐウェル１ａのうちゲート電極４ｘ，４ｙの両側にｎ型不純物をイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成する。
【００３０】
さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（ＳｉＯ2）膜をシリコン基板１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極４ｘ，４ｙの両側部分に絶縁性のサイドウォールスペーサ６として残す。
【００３１】
続いて、ゲート電極４ｘ，４ｙとサイドウォールスペーサ６をマスクに使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃをＬＤＤ構造にする。
【００３２】
なお、１つのトランジスタ形成領域における２つのゲート電極４ｘ，４ｙの間の第１のｎ型不純物拡散領域５ａはビット線に電気的に接続され、トランジスタ形成領域の両端側の第２、第３のｎ型不純物拡散領域５ｂ，５ｃはキャパシタの下部電極に電気的に接続される。
【００３３】
次いで、半導体基板１の全面をＨＦ（フッ酸）系の薬液で前処理したあと、スパッタリング法を用いて、下から順に、膜厚が例えば１０ｎｍ／３０ｎｍのＣｏ膜／ＴｉＮ膜（不図示）を成膜する。
【００３４】
次いで、窒素雰囲気中で、温度が５００〜５２０℃の範囲で、３０秒間、第１のＲＴＡ（rapid thermal annealing）処理を行うことにより、Ｃｏ膜と第１〜第３のｎ型不純物拡散領域５ａ〜５ｃ及びゲート電極４ｘ，４ｙの上層部とを反応させる。
【００３５】
次いで、過酸化アンモニア水と硫酸過酸化水素水との混合液で、ＴｉＮ膜と素子分離絶縁膜２及びサイドウォールスペーサ６上の未反応のＣｏ膜を除去する。
【００３６】
次いで、窒素雰囲気中で、温度が８００〜８４０℃の範囲で、３０秒間の第２のＲＴＡ処理を行う。これにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃ及びゲート電極４ｘ，４ｙ上にＣｏＳｉ層４ａ〜４ｅがセルフアラインで形成される。
【００３７】
以上の工程により、ｐウェル１ａにはゲート電極４ｘ，４ｙ、ＬＤＤ構造のｎ型不純物拡散層５ａ〜５及びＣｏサリサイド構造を有する２つのＭＯＳトランジスタＴ１，Ｔ２が形成される。
【００３８】
次いで、ＭＯＳトランジスタＴ１，Ｔ２を覆うカバー絶縁膜７として約２００ｎｍの厚さの酸窒化シリコン（ＳｉＯＮ）膜をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、膜厚１．０μｍ程度の酸化シリコン（ＳｉＯ2）を第１層間絶縁膜８としてカバー膜７の上に形成する。
【００３９】
続いて、第１層間絶縁膜８の緻密化処理として、例えば常圧の窒素雰囲気中で第１層間絶縁膜８を７００℃の温度で３０分間熱処理する。その後に、第１層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００４０】
次に、図１（ｂ）に示す構造を形成するまでの工程を説明する。
【００４１】
まず、フォトリソグラフィ法によりカバー絶縁膜７と第１層間絶縁膜８をパターニングして、第１の不純物拡散領域５ａに到達する深さの第１のコンタクトホール８ａを形成する。その後、第１層間絶縁膜８上面とコンタクトホール８ａ内面に、グルー膜として膜厚３０ｎｍのチタン（Ｔｉ）膜と膜厚５０ｎｍの窒化チタン（ＴｉＮ）膜をスパッタリング法により順に形成する。さらに、ＷＦ6 を用いるＣＶＤ法によってタングステン（Ｗ）膜をＴＩＮ膜上に成長して第１のコンタクトホール８ａ内を完全に埋め込む。
【００４２】
続いて、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭＰ法により研磨して第１層間絶縁膜８の上面上から除去する。第１のコンタクトホール８ａ内に残されたタングステン膜、ＴｉＮ膜及びＴｉ膜は第１導電性プラグ９として使用される。
【００４３】
その後に、図１（ｃ）に示すように、第１層間絶縁膜８上と第１導電性プラグ９上に、膜厚１００ｎｍの窒化シリコン(Ｓｉ3Ｎ4)よりなる酸化防止絶縁膜１０ａと膜厚１００ｎｍのＳｉＯ2よりなる下地絶縁膜１０ｂをプラズマＣＶＤ法により順に形成する。そのＳｉＯ2膜はＴＥＯＳを用いてプラズマＣＶＤにより成長される。酸化防止絶縁膜１０は、後のアニール等による熱処理の際にプラグ９が異常酸化してコンタクト不良を起こさないようにするために形成され、その膜厚を例えば７０ｎｍ以上にすることが望ましい。
【００４４】
次いで、レジストパターン（不図示）を用いて、図２（ａ）に示すように、酸化防止絶縁膜１０ａ、下地絶縁膜１０ｂ及び第１層間絶縁膜８をエッチングすることにより、第２及び第３の不純物拡散領域５ｂ，５ｃの上に第２及び第３のコンタクトホール８ｂ，８ｃを形成する。
【００４５】
さらに、下地絶縁膜１０ｂ上面と第２、第３のコンタクトホール８ｂ，８ｃ内面に、グルー膜として膜厚３０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ膜をスパッタリング法により順に形成する。さらに、ＣＶＤ法によりＷ膜をＴｉＮ 膜上に成長して第２、第３のコンタクトホール８ｂ，８ｃ内を完全に埋め込む。
【００４６】
続いて、図２（ｂ）に示すように、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭＰ法により研磨して下地絶縁膜１０ｂの上面上から除去する。これにより第２、第３のコンタクトホール８ｂ，８ｃ内に残されたタングステン膜、ＴｉＮ膜及びＴｉ膜をそれぞれ第２、第３導電性プラグ１１ａ，１１ｂとする。
【００４７】
次に、本発明の実施形態の半導体装置の製造方法に係る強誘電体キャパシタの形成方法について説明する。図６は本実施形態の半導体装置の製造方法に係る強誘電体キャパシタ形成における工程フローチャート、図７（ａ）は図３（ｂ）の導電性プラグ上の第１導電膜、強誘電体膜及び第２導電膜を拡大した部分拡大図、図７（ｂ）は図７（ａ）の変形例を示す部分拡大断面図である。
【００４８】
図３（ａ）〜図４（ａ）及び図７に示す断面図を適宜参照しながら、図６のフローチャートに沿って説明する。まず、図６のステップＳ１で、図３（ａ）及び図７（ａ）に示すように、第２、第３導電性プラグ１１ａ，１１ｂ上と下地絶縁膜１０ｂ上に、下から順に、例えば、膜厚２００ｎｍのイリジウム（Ｉｒ）膜１５ｂ、膜厚３０ｎｍの酸化イリジウム（ＩｒＯX）膜１５ｃ、膜厚３０ｎｍの酸化プラチナ（ＰｔＯX）膜１５ｄ及び膜厚５０ｎｍのプラチナ（Ｐｔ）膜１５ｅを順次成膜する。
【００４９】
これにより、下から順に、Ｉｒ膜１５ｂ／ＩｒＯX膜１５ｃ／ＰｔＯX膜１５ｄ／Ｐｔ膜１５ｅにより構成される積層膜からなる第１導電膜１５が形成される。第１導電膜１５は強誘電体キャパシタの下部電極となるものである。
【００５０】
この第１導電膜１５の変形例として、図７（ｂ）に示すように、膜厚が５０ｎｍのＴｉ膜（又は酸化Ｔｉ膜）１５ｆと膜厚が１５０ｎｍのＰｔ膜１５ｅとを順次成膜して、第１導電膜１５Ｉとしてもよい。
【００５１】
なお、図７（ａ）及び（ｂ）において、第１導電膜１５として好適な積層膜の構造を例示したが、Ｐｔ膜、Ｉｒ膜、Ｒｕ膜、Ｔｉ膜、ＰｔＯX膜、ＩｒＯX膜、ＲｕＯX膜及びＴｉＯX膜の群から選択される２つ以上の膜を含む積層膜を用いてもよい。
【００５２】
次いで、この第１導電膜１５を、ＲＴＡ装置を用いてＡｒ雰囲気の７５０℃の温度で６０秒間、熱処理することによりＰｔの結晶化を行う。
【００５３】
次いで、図６のステップＳ２に進み、第１導電膜１５上に膜厚が例えば１８０ｎｍのＰＬＺＴ（チタン酸ジルコン酸鉛ランタン）膜を室温（２０℃程度）のスパッタリング法により成膜して強誘電体膜１６とする。この誘電体膜１６は室温のスパッタリング法により成膜されるため、Ｐｂが蒸発しにくい状態で成膜され、この結果、所望の組成比のＰＬＺＴ膜が成膜される。また、同時に、この強誘電体膜１６はアモルファス状態で成膜される。
【００５４】
強誘電体膜１６の形成方法は、その他に、ＭＯＤ(metal organic deposition)法、ＭＯＣＶＤ(有機金属ＣＶＤ)法、ゾル・ゲル法などがある。また、強誘電体膜１６の材料としては、ＰＬＺＴの他に、ＰＺＴやＰＬＣＳＺＴのような他のＰＺＴ系材料、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材料、チタン酸ストロンチウム（ＳＴ）、チタン酸ストロンチウムバリウム（ＢＳＴ）又はその他の金属酸化物強誘電体であってもよい。
【００５５】
続いて、図６のステップ３に進み、不活性ガスと酸化性ガスとの混合ガス雰囲気中の第１の温度、３０秒の条件で、ＲＴＡ装置を用いて図３（ａ）の構造体に対して第１熱処理を行う。第１の温度としては、４５０〜５６０℃の範囲、好適には５２５℃程度である。
【００５６】
これにより、第１導電膜１５及び強誘電体膜１６の界面近傍でのＰｔやＯの相互拡散が抑制された状態で、強誘電体膜１６の第１導電膜１５側の部分が微結晶化される。
【００５７】
なお、不活性ガスとしては、アルゴン（Ａｒ）、窒素（Ｎ2）又はヘリウム（Ｈｅ）などを使用することができ、また、酸化性ガスとしては、酸素（Ｏ2）などを使用することができる。また、混合ガス中の酸化性ガスの濃度は、１〜５０％の範囲であることが好ましい。
【００５８】
次いで、図６のステップＳ４に進み、第１熱処理と同様な雰囲気中の第２の温度、６０秒の条件で、ＲＴＡ装置を用いて図３（ａ）の構造体に対して第２熱処理を行う。第２の温度は、第１の温度より高い温度であって、５６０℃を超えて６２０℃以下の範囲、好適には６００℃程度である。
【００５９】
これにより、強誘電体膜１６は第１導電膜１５側から上層部に向けてグレインサイズが小さい状態で概ね結晶化される。その結晶は（１００）方向に配向するようになる。ＦｅＲＡＭの強誘電体キャパシタ用の強誘電体膜としては、その結晶が（１００）方向に配向していることが望ましい。
【００６０】
なお、上記した第１熱処理工程及び第２熱処理工程における好ましい条件として、５２５℃、３０秒（第１熱処理）と６００℃、６０秒（第２熱処理）との組み合わせを例示したが、他の好ましい条件として、５１５℃、９０秒（第１熱処理）と５８５℃、３０秒（第２熱処理）との組み合わせ、或いは５１５℃、１２０秒（第１熱処理）と５８５℃、３０秒（第２熱処理）との組み合わせの条件を用いてもよい。
【００６１】
また、上記した第１及び第２熱処理を行う工程においては、第１熱処理を行った後に、半導体基板１をＲＴＡ装置から一旦外部に搬出してその温度を下げた後に、再度ＲＴＡ装置内に搬入して第２熱処理を行うようにすることが好ましい。あるいは、第１熱処理及び第２熱処理をＲＴＡ装置内で連続して行うようにしてもよい。
【００６２】
次いで、図６のステップＳ５に進み、図３（ｂ）、図７（ａ）及び（ｂ）に示すように、第２熱処理を行った強誘電体膜１６上にスパッタリング法により、例えば膜厚２００ｎｍのＩｒＯX膜を成膜して第２導電膜１７とする。この第２導電膜１７は強誘電体キャパシタの上部電極となるものである。第２導電膜１６としては上記したＩｒＯX膜の他に、Ｐｔ膜、Ｉｒ膜、Ｒｕ膜、ＰｔＯX膜、ＩｒＯX膜及びＲｕＯX膜の群から選択される１つの膜からなる単層膜又は２つ以上の膜からなる積層膜を用いてもよい。
【００６３】
続いて、図６のステップＳ６に進み、同じく図３（ｂ）に示すように、第１熱処理と同様な雰囲気中の第３の温度、２０秒の条件で、ＲＴＡ装置を用いて図３（ｂ）の構造体に対して第３熱処理を行う。第３の温度は第２の温度より高い温度であって、６３０〜８００℃の範囲、好適には７２５℃である。
【００６４】
これにより、強誘電体膜１６及び第２導電膜１７の界面近傍でのＰｂやＩｒの相互拡散が抑制された状態で、強誘電体膜１６がその上層部まで膜厚全体にわたって結晶化されて緻密化されることで、強誘電体膜１６と第２導電膜１７との界面が平坦になる。
【００６５】
このように、本発明の本実施形態においては、強誘電体膜１６が形成された後に、第１の温度で第１熱処理が施され、次いで、第１の温度より高い温度で第２熱処理が施されることにより、強誘電体膜１６はグレインサイズが小さい状態で概ね結晶化される。その後、強誘電体膜１６が第２導電膜１７で被覆された状態で、第２の温度より高い第３の温度で第３熱処理が施されることにより、強誘電体膜１６と第２導電膜１７との界面が平坦な状態で強誘電体膜１６が完全に結晶化される。このようにして、所望の薄い膜厚で、かつ所望の組成比を有し、しかもグレインサイズが小さい状態で結晶化された強誘電体膜１６が得られるようになる。
【００６６】
この後に、図３（ｃ）に示すように、第２導電膜１７上に、ハードマスク１８としてＴｉＮ膜とＳｉＯ2膜とを順に形成する。そのハードマスク１８は、フォトリソグラフィ法により第２及び第３導電性プラグ１１ａ，１１ｂの上方にキャパシタ平面形状となるようにパターンされる。
【００６７】
次いで、図６のステップＳ７に進み、図４（ａ）に示すように、ハードマスク１８に覆われない領域の第２導電膜１７、強誘電体膜１６、第１導電膜１５を順次エッチングする。この場合、強誘電体膜１６は、塩素とアルゴンを含む雰囲気中でスパッタ反応によりエッチングされる。また、第２導電膜１７と第１導電膜１５は、臭素(Ｂｒ2)導入雰囲気中、Ｂｒを含む雰囲気中、又はＨｂｒと酸素のみを導入した雰囲気中でスパッタ反応によりエッチングされる。
【００６８】
以上により、酸化防止絶縁膜１０の上には、第１導電膜１５よりなる下部電極１５ａと、強誘電体膜１６よりなるキャパシタ用強誘電体膜１６ａと、第２導電膜１７よりなる上部電極１７ａが形成される。このようにして、本実施形態の半導体装置に製造方法に基づいて形成された強誘電体キャパシタＱが得られる。
【００６９】
そして、トランジスタ形成領域において、１つの下部電極１５ａは第２導電性プラグ１１ａを介して第２不純物拡散領域５ｂに電気的に接続され、また、別の下部電極１５ａは第３導電性プラグ１１ｂを介して第３不純物拡散領域５ｃに電気的に接続される。
【００７０】
その後に、ハードマスク１８を除去する。続いて、エッチングによる強誘電体膜１６のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素雰囲気中で行われる。
【００７１】
次いで、図４（ｂ）に示すように、キャパシタＱを覆う保護膜１９として膜厚５０ｎｍのアルミナをスパッタリング法により基板上に形成した後に、酸素雰囲気中で６５０℃で６０分間の条件で強誘電体キャパシタＱをアニールする。この保護膜１９は、プロセスダメージから強誘電体キャパシタＱを保護するものである。
【００７２】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁膜２０として膜厚１．０μｍ程度の酸化シリコン（ＳｉＯ2）を保護膜１９上に形成する。さらに、第２層間絶縁膜２０の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜２０の残りの膜厚は、キャパシタＱの上部電極１７ａ上で３００ｎｍ程度とする。
【００７３】
次いで、レジストマスク（不図示）を用いて、図５（ａ）に示すように、第２層間絶縁膜２０、保護膜１９、酸化防止絶縁膜１０ａ及び下地絶縁膜１０ｂを選択的にエッチングすることにより第１導電プラグ９の上にホール２０ａを形成する。そのエッチング後には、強誘電体膜１６をダメージから回復させるために、例えば酸素雰囲気にて基板温度を５５０℃として６０分間のアニールを施す。
【００７４】
さらに、ホール２０ａ内と第２層間絶縁膜２０上に、グルー膜として膜厚３０ｎｍのTi膜と膜厚５０ｎｍのＴｉＮ膜をスパッタリング法により順に形成する。さらに、ＣＶＤ法によりＷ膜をグルー層上に成長するとともにホール２０ａ内を完全に埋め込む。
【００７５】
続いて、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭＰ法により研磨して第２層間絶縁膜２０の上面上から除去する。そして、ホール２０ａ内に残されたタングステン膜及びグルー層を、第４導電性プラグ２１とする。この第４導電性プラグ２１は、第１導電性プラグ９を介して第１不純物拡散領域５ａに電気的に接続される。
【００７６】
次いで、図５（ｂ）に示す構造を形成するまでの工程を説明する。
【００７７】
まず、第４導電性プラグ２１上と第２層間絶縁膜２０上に、第２の酸化防止膜（不図示）としてＳｉＯＮ膜をＣＶＤ法により形成する。さらに、第２の酸化防止膜（不図示）と第２層間絶縁膜２０をフォトリソグラフィ法によりパターニングしてキャパシタＱの上部電極１７ａ上にコンタクトホール２０ｂを形成する。
【００７８】
コンタクトホール２０ｂを形成することによりダメージを受けたキャパシタＱはアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度５５０℃として６０分間行われる。
【００７９】
その後に、第２層間絶縁膜２０上に形成された酸化防止膜をエッチバックによって除去するとともに、第４導電性プラグ２１の表面を露出させる。
【００８０】
次いで、キャパシタＱの上部電極１７ａ上のコンタクトホール２０ｂ内と第２層間絶縁膜２０の上に多層金属膜を形成する。その後に、多層金属膜をパターニングすることにより、コンタクトホール２０ｂを通して上部電極１７ａに接続される一層目金属配線２１ａと第４導電性プラグ２１に接続される導電性パッド２１ｂを形成する。その多層金属膜として、例えば、膜厚６０ｎｍのＴｉ膜、膜厚３０ｎｍのＴｉＮ膜、膜厚４００ｎｍのＡｌ−Ｃｕ膜 、膜厚５ｎｍのＴｉ膜、及び膜厚７０ｎｍのＴｉＮ膜を順次に形成する。
【００８１】
なお、多層金属膜のパターニング方法として、多層金属膜の上に反射防止膜を形成し、さらに反射防止膜上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いてエッチングする方法を採用する。
【００８２】
さらに、第２層間絶縁膜２０、一層目金属配線２１ａ及び導電性パッド２１ｂの上に第３層間絶縁膜２２を形成する。続いて、第３層間絶縁膜２２をパターニングして導電性パッド２１ｂの上にホール２２ａを形成し、そのホール２２ａ内に下から順にＴｉ膜、ＴｉＮ膜及びＷ膜からなる第５導電性プラグ２３を形成する。その後に、特に図示しないが、ビット線を含む二層目配線を第３層間絶縁膜上に形成する。そのビット線は、第５導電性プラグ２３、導電性パッド２１ｂ、第４導電性プラグ２１及び第１導電性プラグ９を介して第１不純物拡散領域５ａに電気的に接続される。それに続いて、二層目配線層を覆う絶縁膜等が形成されるが、その詳細については省略する。
【００８３】
以上により、本実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタＱを有するＦｅＲＡＭ２４が完成する。
【００８４】
次に、本願発明者による調査結果について説明する。
【００８５】
前述した実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタＱに係る強誘電体膜１６のグレインの様子をＳＥＭ（Scanning Electron Microscope）により観察し、従来技術により形成された強誘電体膜のグレインとの比較を行った。
【００８６】
図８は従来技術により形成された強誘電体キャパシタの断面の様子をＳＥＭにより撮影したもの、図９は本実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタの断面の様子をＳＥＭにより撮影したものである。
【００８７】
なお、図８の従来技術により形成された強誘電体キャパシタの強誘電体膜においては、本実施形態に係る強誘電体キャパシタの形成における第１熱処理と第２熱処理と兼ねて１ステップで熱処理（例えば５８５℃、９０秒）して結晶化されたものである。
【００８８】
図８に示すように、従来技術により形成された強誘電体キャパシタの強誘電体膜の結晶は柱状構造を有し、そのグレインサイズは１５０ｎｍ程度以上であった。
【００８９】
一方、図９に示すように、本実施形態に基づいて形成された強誘電体キャパシタの強誘電体膜の結晶は同様に柱状の結晶構造を有し、そのグレインサイズは５０〜８０ｎｍ程度以下であって、従来の強誘電体膜に比べてそのグレインサイズを半分程度以下にすることができることが確認された。
【００９０】
このように、本実施形態に係る製造方法を用いることにより、スパッタリング法で成膜されたアモルファス状態の強誘電体膜を、小さいグレインサイズで結晶化させることができるようになるため、所望の薄膜の強誘電体膜を容易に得ることができる。これにより、分極飽和電圧が低い、すなわち低電圧動作が可能な強誘電体キャパシタを容易に形成することができるようになる。
【００９１】
次に、前述した実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタＱの電気特性について説明する。
【００９２】
前述した実施形態の半導体装置の製造方法に基づいて、半導体基板１上に絶縁膜８を介して第１導電膜（下部電極用）１５及び強誘電体膜（ＰＬＺＴ膜）１６を形成し、次いで、第１熱処理及び第２熱処理を順次行い、その後、第２導電膜（上部電極用）１７を形成し、第３熱処理を行った後、それらをパターニングして強誘電体キャパシタＱを形成した。
【００９３】
このとき、第１及び第２熱処理として、それぞれ５２５℃、３０秒（第１熱処理）、及び６００℃、６０秒（第２熱処理）の条件で行ったものをサンプルＡとした。また、第１及び第２熱処理として、それぞれ５１５℃、３０秒（第１熱処理）、及び５８５℃、６０秒（第２熱処理）の条件で行ったものをサンプルＢとした。さらに、第１及び第２熱処理として、それぞれ５１５℃、１２０秒（第１熱処理）、及び５８５℃、３０秒（第２熱処理）の条件で行ったものをサンプルＣとした。
【００９４】
なお、比較のため、従来技術、すなわち第１及び第２熱処理を兼ねて、５８５℃、９０秒の条件により１ステップで熱処理を行ったものをサンプルＤとした。
【００９５】
そして、各サンプルＡ，Ｂ，Ｃ，Ｄにおいて、平面形状が５０×５０μｍ2の大きさを有する強誘電体キャパシタＱの電気特性を調査した。すなわち、ソーヤタワー回路を有する測定装置を用いて、各サンプルＡ，Ｂ，Ｃ，Ｄのそれぞれの上部電極と下部電極との間にパルス電圧を変化させて印加し、この印加電圧に対する強誘電体キャパシタの分極変化を付加キャパシタの電圧変化として測定することにより、それぞれのサンプルの強誘電体キャパシタのヒステリシス特性を調査した。この印加電圧（１．２〜３Ｖ）として三角波を用いて分極反転電荷（スイッチング電荷）量を求めた。
【００９６】
図１０は強誘電体キャパシタのスイッチング電荷量の第１及び第２熱処理に対する依存性を示すもの（パルス電圧１．８Ｖ印加の場合）、図１１は同じくスイッチング電荷量の第１及び第２熱処理に対する依存性を示すもの（パルス電圧３Ｖ印加の場合）である。
【００９７】
上記各サンプルの上部電極と下部電極との間に１．８Ｖのパルス電圧をそれぞれ印加した場合、図１０に示すように、サンプルＤ（従来技術（５８５℃、９０秒のみ））のスイッチング電荷量は、１３〜１５μＣ／ｃｍ2程度であった。これに対して、サンプルＡ（５２５℃、３０秒＋６００℃、６０秒）では、サンプルＤに対してスイッチング電荷量が若干大きくなる程度であったが、サンプルＢ（５１５℃、９０秒＋５８５℃、３０秒）では１９〜２４．５μＣ／ｃｍ2程度に向上し、更に、サンプルＣ（５１５℃、１２０秒＋５８５℃、３０秒）では２１〜２５μＣ／ｃｍ2程度に向上した。
【００９８】
また、上記サンプルの上部電極と下部電極との間に３．０Ｖのパルス電圧をそれぞれ印加した場合、図１１に示すように、サンプルＤ（従来技術（５８５℃、９０秒のみ））のスイッチング電荷量は、２６．８〜２８．９μＣ／ｃｍ2程度であった。これに対して、サンプルＡ（５２５℃、３０秒＋６００℃、６０秒）では、サンプルＤに対してスイッチング電荷量が若干大きくなる程度であったが、サンプルＢ（５１５℃、９０秒＋５８５℃、３０秒）では２９〜３３．９μＣ／ｃｍ2程度に向上し、更に、サンプルＣ（５１５℃、１２０秒＋５８５℃、３０秒）では２８．４〜３３．４μＣ／ｃｍ2程度に向上した。
【００９９】
このように、本実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタでは、従来の強誘電体キャパシタよりそのスイッチング電荷量を大きくすることができることが確認された。
【０１００】
次に、本実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタの分極飽和電圧の第１及び第２熱処理に対する依存性について説明する。図１２は強誘電体キャパシタの分極飽和電圧の第１及び第２熱処理に対する依存性を示すものである。
【０１０１】
分極飽和電圧は、キャパシタのスイッチング電荷量がその飽和値の９０％の値に達するときの電圧として定義されるものである。図１２に示すように、サンプルＤ（従来技術（５８５℃、９０秒のみ））の分極飽和電圧は、２．４１〜２．６２Ｖ程度であるのに対し、サンプルＡ（５２５℃、３０秒＋６００℃、６０秒）では若干低下し、また、サンプルＢ（５１５℃、９０秒＋５８５℃、３０秒）では２．１８〜２．２３Ｖ程度まで低下し、更に、サンプルＣ（５１５℃、１２０秒＋５８５℃、３０秒）では２．１７〜２．２７程度まで低下した。
【０１０２】
このように、本実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタでは、従来の強誘電体キャパシタよりその分極飽和電圧を低くすることができ、特に、好適な条件においては分極飽和電圧を０．３Ｖ程度低くすることができることが確認された。
【０１０３】
次に、本実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタのリーク電流密度の第１及び第２熱処理に対する依存性について説明する。図１３は強誘電体キャパシタのリーク電流密度の第１及び第２熱処理に対する依存性を示すものである。
【０１０４】
図１３に示すように、各サンプルの上部電極と下部電極とに間にそれぞれ６Ｖの電圧を印加した場合、サンプルＤ（従来技術（５８５℃、９０秒のみ））のリーク電流密度は、１０-2.5〜１０-3Ａ／ｃｍ2程度であり、また、各サンプルＡ，Ｂ，Ｃのリーク電流密度は、若干のばらつきがあるももの、それぞれサンプルＤと同等であることが確認された。このように、本実施形態に基づいて形成された強誘電体キャパシタＱでは、リーク電流密度が低いことが確認された。
【０１０５】
以上説明した本実施形態に係る強誘電体キャパシタのＳＥＭ像又は電気特性からも明らかなように、本実施形態の半導体装置の製造方法を用いることにより、クレインサイズが小さい所望の薄膜の強誘電体膜が得られると共に、低電圧動作が可能で、かつスイッチング電荷量が高い強誘電体キャパシタを容易に形成することができるようになる。
【０１０６】
（付記１） 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上にキャパシタ用の第１導電膜を形成する工程と、
前記第１導電膜の上に前記キャパシタ用の強誘電体材料又は高誘電体材料からなる誘電体膜を形成する工程と、
前記半導体基板を、第１の温度で第１の熱処理を行い、次いで、前記第１の温度より高い第２の温度で第２の熱処理を行う工程と、
前記誘電体膜の上に前記キャパシタ用の第２導電膜を形成する工程と、
前記半導体基板を前記第２の温度より高い第３の温度で第３の熱処理を行う工程とを有することを特徴とする半導体装置の製造方法。
【０１０７】
（付記２） 前記第１の熱処理を行うことにより、前記誘電体膜の前記第１導電膜側の部分が微結晶化され、次いで、前記第２の熱処理を行うことにより、前記誘電体膜が概ね結晶化され、次いで、前記第３の熱処理を行うことにより、前記誘電体膜が緻密化されて前記誘電体膜と前記上部電極との界面が平坦になることを特徴とする付記１に記載の半導体装置の製造方法。
【０１０８】
（付記３） 前記熱処理を行う工程において、不活性ガスと酸化性ガスとの混合ガス雰囲気中で行うことを特徴とする付記１又は２に記載の半導体装置の製造方法。
【０１０９】
（付記４） 前記第３の熱処理を行う工程の後に、前記第２導電膜、前記誘電体膜及び前記第１導電膜をパターニングして前記キャパシタを形成する工程を更に有することを特徴とする付記１乃至３のいずれか一項に記載の半導体装置の製造方法。
【０１１０】
（付記５） 前記第１導電膜は、白金膜、イリジウム膜、ルテニウム膜、チタン膜、酸化白金膜、酸化イリジウム膜、酸化ルテニウム膜及び酸化チタン膜の群から選択される２つ以上の膜により構成される積層膜であることを特徴とする付記１乃至４のいずれか一項に記載の半導体装置の製造方法。
【０１１１】
（付記６） 前記第２導電膜は、白金膜、イリジウム膜、ルテニウム膜、酸化白金膜、酸化イリジウム膜及び酸化ルテニウム膜の群から選択されるいずれか１つの単層膜又は２つ以上の膜により構成される積層膜であることを特徴とする付記１乃至４のいずれか一項に記載の半導体装置の製造方法。
【０１１２】
（付記７） 前記酸化性ガスの濃度は１乃至５０％であることを特徴とする付記３に記載の半導体装置の製造方法。
【０１１３】
（付記８） 前記第１の温度は４５０乃至５６０℃であることを特徴とする付記１乃至４のいずれか一項に記載の半導体装置の製造方法。
【０１１４】
（付記９） 前記第２の温度は５６０℃を超えて６２０℃以下であることを特徴とする付記１乃至４のいずれか一項に記載の半導体装置の製造方法。
【０１１５】
（付記１０） 前記第３の温度は６３０乃至８００℃であることを特徴とする付記１乃至４のいずれか一項に記載の半導体装置の製造方法。
【０１１６】
【発明の効果】
以上説明したように、本発明によれば、半導体基板の上に絶縁膜を介してキャパシタの下部電極となる第１導電膜を形成し、その上に強誘電体膜を形成した後に、第１の温度で第１の熱処理を行い、次いで、第１の温度より高い第２の温度で第２の熱処理を行う。これにより、第１導電膜と強誘電体膜との界面近傍での各材料の相互拡散が抑制されると共に、強誘電体膜はグレインサイズが小さい状態で第１導電膜側の部分から上層部に向かって部分的に結晶化される。
【０１１７】
次いで、キャパシタの上部電極となる第２導電膜を形成した後、第２の温度より高い第３の温度で第３の熱熱処理を行う。これにより、強誘電体膜と第２導電膜の界面近傍での各材料の相互拡散が抑制されると共に、強誘電体膜の上層部まで完全に結晶化されて緻密化され、その結果、強誘電体膜と第２導電膜との界面が平坦になる。このような方法を用いることにより、結晶のクレインサイズが小さい所望の薄膜の強誘電体膜が得られると共に、低電圧動作が可能で、かつスイッチング電荷量が高い強誘電体キャパシタを容易に形成することができるようになる。
【図面の簡単な説明】
【図１】図１は本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２】図２は本発明の実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図３】図３は本発明の実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４】図４は本発明の実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図５】図５は本発明の実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図６】図６は本発明の実施形態の半導体装置の製造方法に係る強誘電体キャパシタ形成における工程フローチャートである。
【図７】図７（ａ）は図３（ｂ）の第１導電膜、強誘電体膜及び第２導電膜を拡大した部分拡大断面図、図７（ｂ）は図７（ａ）の変形例を示す部分拡大断面図である。
【図８】図８は従来技術により形成された強誘電体キャパシタの断面の様子をＳＥＭにより撮影したものである。
【図９】図９は本発明の実施形態の半導体装置の製造方法に基づいて形成された強誘電体キャパシタの断面の様子をＳＥＭにより撮影したものである。
【図１０】図１０は本発明の実施形態に係る強誘電体キャパシタのスイッチング電荷量の第１及び第２熱処理に対する依存性を示すもの（その１）である。
【図１１】図１１は本発明の実施形態に係る強誘電体キャパシタのスイッチング電荷量の第１及び第２熱処理に対する依存性を示すもの（その２）である。
【図１２】図１２は本発明の実施形態に係る強誘電体キャパシタの分極飽和電圧の第１及び第２熱処理に対する依存性を示すものである。
【図１３】図１３は本発明の実施形態に係る強誘電体キャパシタのリーク電流密度の第１及び第２熱処理に対する依存性を示すものである。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４ａ，４ｂ，４ｃ，４ｄ，４ｅ…ＣｏＳｉ層、４ｘ，４ｙ…ゲート電極、５ａ，５ｂ，５ｃ…不純物拡散領域、６…サイドウォールスペーサ、７…カバー絶縁膜、８…層間絶縁膜、８ａ，８ｂ，８ｃ…コンタクトホール、９…導電性プラグ、１０ａ…酸化防止絶縁膜、１０ｂ…下地絶縁膜、１１ａ，１１ｂ…導電性プラグ、１５…第１導電膜、１５ａ…上部電極、１５ｂ…Ｉｒ膜、１５ｃ…ＩｒＯX膜、１５ｄ…ＰｔＯX膜、１５ｅ…Ｐｔ膜、１５ｆ…Ｔｉ膜（又はＴｉＯX膜）、１６…強誘電体膜、１６ａ…キャパシタ用強誘電体膜、１７…第２導電膜、１７ａ…上部電極、１８…ハードマスク、１９…保護膜、２０…層間絶縁膜、２１…導電性プラグ、２２…層間絶縁膜、２３…プラグ。
Claims (4)
- 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上にキャパシタ用の第１導電膜を形成する工程と、
前記第１導電膜の上面に前記キャパシタ用のチタン酸ジルコン酸鉛ランタン（ＰＬＺＴ）からなる誘電体膜を室温のスパッタリング法により形成する工程と、
前記半導体基板を、４５０乃至５６０℃の第１の温度で前記第１導電膜側の部分を微結晶化する第１の熱処理を行い、次いで、５６０℃を越えて６２０℃以下の第２の温度で前記誘電体膜のグレインサイズが小さい状態で結晶化する第２の熱処理を行う工程と、
前記誘電体膜の上に前記キャパシタ用の第２導電膜を形成する工程と、
前記半導体基板を６３０乃至８００℃の第３の温度で前記誘電体膜と前記第２導電膜の界面を平坦にする第３の熱処理を行う工程とを有し、
前記第１乃至第３の熱処理を行う工程において、不活性ガスと濃度１−５０％の酸化性ガスとの混合ガス雰囲気中で行うことを特徴とする半導体装置の製造方法。 - 前記第３の熱処理を行う工程の後に、前記第２導電膜、前記誘電体膜及び前記第１導電膜をパターニングして前記キャパシタを形成する工程を更に有することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第１導電膜は、白金膜、イリジウム膜、ルテニウム膜、チタン膜、酸化白金膜、酸化イリジウム膜、酸化ルテニウム膜及び酸化チタン膜の群から選択される２つ以上の膜により構成される積層膜であることを特徴とする請求項１又は２のいずれか一項に記載の半導体装置の製造方法。
- 前記第２導電膜は、白金膜、イリジウム膜、ルテニウム膜、酸化白金膜、酸化イリジウム膜及び酸化ルテニウム膜の群から選択されるいずれか１つの単層膜又は２つ以上の膜により構成される積層膜であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001399561A JP4657545B2 (ja) | 2001-12-28 | 2001-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001399561A JP4657545B2 (ja) | 2001-12-28 | 2001-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003197874A JP2003197874A (ja) | 2003-07-11 |
| JP4657545B2 true JP4657545B2 (ja) | 2011-03-23 |
Family
ID=27604531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001399561A Expired - Fee Related JP4657545B2 (ja) | 2001-12-28 | 2001-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4657545B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7462436B2 (en) | 2003-07-16 | 2008-12-09 | Tokyo Ohka Kogyo Co., Ltd. | Positive photoresist composition and method of forming resist pattern |
| JP4593204B2 (ja) * | 2004-08-24 | 2010-12-08 | Ｏｋｉセミコンダクタ株式会社 | 強誘電体メモリの製造方法 |
| JP4589092B2 (ja) * | 2004-12-03 | 2010-12-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| WO2008105100A1 (ja) | 2007-02-28 | 2008-09-04 | Fujitsu Limited | 半導体装置及びその製造方法 |
| KR101086789B1 (ko) | 2007-03-20 | 2011-11-25 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| WO2008152719A1 (ja) | 2007-06-14 | 2008-12-18 | Fujitsu Microelectronics Limited | 半導体装置の製造方法および半導体装置 |
| JP5561300B2 (ja) * | 2012-03-26 | 2014-07-30 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000357782A (ja) * | 1999-06-16 | 2000-12-26 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JP2001131673A (ja) * | 1999-11-05 | 2001-05-15 | Sony Corp | 電子薄膜材料、誘電体キャパシタおよび不揮発性メモリ |
| JP2001298165A (ja) * | 2000-03-01 | 2001-10-26 | Infineon Technologies Ag | タンタル酸ストロンチウム・ビスマスを主成分とする誘電体を備えた記憶キャパシタの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08340084A (ja) * | 1995-06-09 | 1996-12-24 | Sharp Corp | 誘電体薄膜の製造方法および該製造方法によって作製された誘電体薄膜 |
| JPH11307736A (ja) * | 1998-04-22 | 1999-11-05 | Sharp Corp | 半導体メモリ素子の製造方法 |
-
2001
- 2001-12-28 JP JP2001399561A patent/JP4657545B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001298165A (ja) * | 2000-03-01 | 2001-10-26 | Infineon Technologies Ag | タンタル酸ストロンチウム・ビスマスを主成分とする誘電体を備えた記憶キャパシタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003197874A (ja) | 2003-07-11 |
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|
| A977 | Report on retrieval |
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