JP2003273323A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2003273323A
JP2003273323A JP2002070971A JP2002070971A JP2003273323A JP 2003273323 A JP2003273323 A JP 2003273323A JP 2002070971 A JP2002070971 A JP 2002070971A JP 2002070971 A JP2002070971 A JP 2002070971A JP 2003273323 A JP2003273323 A JP 2003273323A
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capacitor
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Abstract

(57)【要約】 【課題】 強誘電体キャパシタ形成に係る熱処理ばかり
ではなく、強誘電体キャパシタの下部電極の形成前に行
われる熱処理などによる導電性プラグの酸化を防止する
ことができる半導体装置を提供する。 【解決手段】 半導体基板1に形成された所定の不純物
拡散層5b、5cと、層間絶縁膜8,10a,10b
と、コンタクトホール8b,8cと、コンタクトホール
8b,8c内の深さ方向のうちの上側所定部を除いた部
分に埋め込まれた導電性プラグ11a,11bと、コン
タクトホール8b,8c内のうちの上側所定部に埋め込
まれた酸素拡散防止導電膜13xと、酸素拡散防止導電
膜13xの上に形成された下部電極15a、強誘電体膜
16a及び上部電極17aとにより構成されるキャパシ
タQとを含む。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、より詳しくは、強(高)誘電体キャパシタを
有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】近年、電源を切っても情報を保持でき、
しかも省電力で書き込みや読み出しのできるメモリとし
て、強誘電体不揮発性メモリ(FeRAM)が注目され
ている。FeRAMは転送トランジスタと強誘電体キャ
パシタからなるメモリセルを有している。この強誘電体
キャパシタは下部電極と上部電極により強誘電体膜を挟
んだ構造を有している。
【0003】このようなFeRAMの一般的な製造方法
の概略を図12を参照しながら説明する。図12に示す
ように、まず、n型又はp型のシリコン(半導体)基板
100のトランジスタ形成領域の周囲に素子分離絶縁膜
102を形成する。続いて、シリコン基板100のトラ
ンジスタ形成領域にp型不純物を導入してpウェル10
0aを形成する。さらに、シリコン基板100のトラン
ジスタ形成領域表面を熱酸化してゲート絶縁膜103を
形成する。
【0004】次いで、ゲート絶縁膜103上の所定部分
にシリコン膜とタングステンシリサイド膜からなるゲー
ト電極104aを形成する。
【0005】次いで、pウェル100aのうちゲート電
極104aの両側にn型不純物をイオン注入してソース
/ドレインとなる第1〜第3n型不純物拡散領域105
a〜105cを形成する。
【0006】さらに、CVD法により絶縁膜をシリコン
基板100の全面に形成した後に、その絶縁膜をエッチ
バックしてゲート電極104aの両側部分にサイドウォ
ールスペーサ106を形成する。
【0007】続いて、ゲート電極104とサイドウォー
ルスペーサ106をマスクに使用して、第1〜第3n型
不純物拡散領域105a〜105cに再びn型不純物を
イオン注入することにより、第1〜第3のn型不純物拡
散領域105a〜105cをLDD構造にする。
【0008】以上の工程により、pウェル100aには
ゲート電極104aとLDD構造のn型不純物拡散層1
05a〜105cを有する2つのMOSトランジスタT
1,T2が形成される。
【0009】次いで、MOSトランジスタT1,T2を
覆うカバー絶縁膜107をシリコン基板100の全面に
形成した後、第1層間絶縁膜108を形成する。続い
て、カバー絶縁膜107と第1層間絶縁膜108をパタ
ーニングして、第1〜第3の不純物拡散領域105a〜
105cに到達する深さの第1のコンタクトホール10
8aを形成する。その後、第1層間絶縁膜108及び第
1コンタクトホール108a内面上に窒化チタン膜から
なるグルー膜とタングステン膜を順次成膜してコンタク
トホール108a内を埋めこむ。
【0010】次いで、タングステン膜及びグルー膜をC
MP法により研磨して、これらを第1コンタクトホール
108a内に埋め込むことにより第1〜第3導電性プラ
グ109a〜109cを形成する。なお、第1〜第3導
電性プラグ109a〜109cとして、グルー膜及びタ
ングステン膜の代わりに、ドープドポリシリコン膜が使
用される場合もある。
【0011】その後に、第2及び第3導電性プラグ10
9b,109cにそれぞれ接続されるようにして、下部
電極115と強誘電体膜116と上部電極117により
構成される強誘電体キャパシタQを形成する。
【0012】強誘電体キャパシタQを構成する強誘電体
膜としては、チタン酸ジルコン酸鉛(PZT)、Laドー
プPZT(PLZT)等のPZT系材料や、SrBi2
Ta29(SBT、Y1)、SrBi2(Ta,Nb)2
9(SBTN、YZ)等のBi層状構造化合物材料など
が用いられる。この強誘電体膜は、アモルファス状態の
強誘電体膜を成膜した後に、600℃以上の酸素雰囲気
で熱処理によってペロブスカイト構造へと結晶化させる
手法により得られる。
【0013】その後、強誘電体キャパシタQを覆う第2
層間絶縁膜120を形成し、第1導電性プラグ109a
上の第2層間絶縁膜120にビアホール120aを形成
する。さらに、ビアホール120a内に第4導電性プラ
グ121を埋め込んで形成する。続いて、強誘電体キャ
パシタQ上の第2層間絶縁膜120にビアホール120
bを形成する。
【0014】次いで、強誘電体キャパシタQの上部電極
117及び第4導電性プラグ121にそれぞれ接続され
る1層目金属配線123及び導電性パッド123aを形
成する。
【0015】さらに、第2層間絶縁膜120、一層目金
属配線123及び導電性パッド123aの上に第3層間
絶縁膜124を形成する。続いて、第3層間絶縁膜12
4をパターニングして導電性パッド123a上にビアホ
ール124aを形成し、そのビアホール124a内に第
5導電性プラグ125を埋め込んで形成する。その後
に、二層目配線を第3層間絶縁膜上に形成するなどして
所定の多層配線を形成する。
【0016】
【発明が解決しようとする課題】前述したように、強誘
電体キャパシタQを構成する強誘電体膜116は、アモ
ルファス状態の強誘電体膜を成膜した後に、600℃以
上の酸素雰囲気での熱処理によってペロブスカイト構造
へと結晶化させることにより形成される。この熱処理で
用いられる酸素が、強誘電体キャパシタQの下部電極を
透過し、導電性プラグ109b,109c(W又はSi
プラグ)に拡散することにより、導電性プラグが酸化さ
れ、その結果、下部電極115と導電性プラグ109
b,109cとのコンタクト抵抗が上昇してしまうとい
う問題がある。
【0017】さらに、導電性プラグ109b,109c
がWプラグにより構成される場合は、Wプラグが酸素に
より酸化されると体積膨張を起こし、その結果、Wプラ
グ上に形成されたキャパシタQが剥がれてしまうという
問題がある。
【0018】これらの問題を解決するため、特開200
1−210795号公報には、強誘電体キャパシタの下
部電極がIrSi又はIrSiNを含む膜で構成される
ようにして、導電性プラグへの酸素の拡散を防止するこ
とが記載されている。
【0019】しかしながら、この方法では、下部電極を
形成した後のキャパシタ形成に係る熱処理時で用いられ
る酸素が導電性プラグに拡散することを防止できるとい
う効果はあるものの、導電性プラグの形成後から強誘電
体キャパシタの下部電極の形成前までの間における導電
性プラグの酸化については何ら考慮されていない。
【0020】すなわち、導電性プラグを形成した後(キ
ャパシタの下部電極形成前)に、導電性プラグが露出し
た状態で酸素含有雰囲気で熱処理を行う場合や酸化性雰
囲気に放置される場合などに導電性プラグが酸化される
恐れがある。この問題は強誘電体キャパシタを有する半
導体装置の製造歩留りを大きく低下させる原因となる。
【0021】本発明は以上の問題点を鑑みて創作された
ものであり、強誘電体キャパシタ形成に係る熱処理ばか
りではなく、強誘電体キャパシタの下部電極の形成前に
行われる熱処理などによる導電性プラグの酸化を防止す
ることができる半導体装置及びその製造方法を提供する
ことを目的とする。
【0022】
【課題を解決するための手段】上記問題を解決するた
め、本発明は半導体装置に係り、半導体基板と、前記半
導体基板に形成された所定の不純物拡散層と、前記不純
物拡散層の上に形成された層間絶縁膜と、前不純物拡散
層上の前記層間絶縁膜の所定部に形成されたコンタクト
ホールと、前記コンタクトホール内の深さ方向のうちの
上側所定部を除いた部分に埋め込まれた導電性プラグ
と、前記コンタクトホール内のうちの前記上側所定部に
埋め込まれた酸素拡散防止導電膜と、前記酸素拡散防止
導電膜の上に形成されたキャパシタ用の下部電極と、前
記下部電極の上に形成された前記キャパシタ用の強誘電
体膜と、前記強誘電体膜の上に形成された前記キャパシ
タ用の上部電極とを有することを特徴とする。
【0023】本発明の半導体装置では、不純物拡散領域
上の層間絶縁膜にコンタクトホールが形成され、コンタ
クトホール内の深さ方向のうちの上側所定部を除く部分
には導電性プラグ(例えばW含有膜やシリコン膜)が形
成されている。また、コンタクトホール内のうちの導電
性プラグが形成されていない上側所定部には、酸素拡散
防止導電膜(例えばIrSi膜など)が形成されてい
る。さらに、コンタクトホール内の上部に露出する酸素
拡散防止導電膜は、強誘電体キャパシタの下部電極に電
気的に接続されている。
【0024】本発明の半導体装置が製造される際には、
導電性プラグがコンタクトホール内に所定量沈み込んだ
状態で形成され、その後、コンタクトホールの沈み込み
部に酸素拡散防止導電膜が形成されて導電性プラグがキ
ャップされる。このため、強誘電体キャパシタの下部電
極を形成する前に、酸素含有雰囲気で熱処理を行っても
導電性プラグが酸化される恐れがない。
【0025】さらには、後工程で強誘電体キャパシタの
形成に係る酸素含有雰囲気での各種熱処理が施されて
も、導電性プラグは酸素拡散防止導電膜により保護され
ているため、導電性プラグが酸化される恐れがなくな
る。
【0026】このように、本発明の半導体装置では、強
誘電体キャパシタ形成に係る酸素含有雰囲気での熱処理
時に酸素などの汚染物による導電性プラグの酸化を防止
できるばかりではなく、強誘電体キャパシタの下部電極
を形成する前に酸素含有雰囲気で熱処理を行っても導電
性プラグが酸化される恐れがない。
【0027】つまり、強誘電体キャパシタを有する半導
体装置の製造工程のあらゆる熱処理において、酸素など
による導電性プラグの酸化が抑制され、その結果、導電
性プラグと下部電極とのコンタクト不良や強誘電体キャ
パシタが剥がれの発生が防止される。このため、本発明
の半導体装置は、高い製造歩留りで製造されると共に、
高性能で信頼性が高い強誘電体キャパシタを備えたもの
として製造される。
【0028】本発明の一つの好適な態様では、前記導電
性プラグは、前記グルー膜及びタングテン膜により構成
される積層膜からなると共に、前記酸素拡散防止導電膜
は、イリジウムシリサイド膜からなり、かつ、前記イリ
ジウムシリサイド膜と前記タングステン膜との間にタン
グステンシリサイド膜が形成されている。
【0029】このような構造を有する半導体装置は、ま
ず、コンタクトホール内にグルー膜及びタングテン膜か
らなるWプラグが所定量沈み込んで形成され、この沈み
込み部にシリコン膜が埋め込まれてコンタクトホールが
キャップされる。その後、強誘電体キャパシタの下部電
極を構成するイリジウム膜がこのシリコン膜に接触して
形成され、例えば下部電極の熱処理工程で同時にイリジ
ウム膜とシリコン膜とが反応してイリジウムシリサイド
膜が形成される。また、これと同時に、シリコン膜とW
プラグとが反応してイリジウムシリサイド膜とWプラグ
との界面にタングステンシリサイド膜が形成される。
【0030】このような半導体装置では、その製造工程
において、コンタクトホール内の上部にキャップされた
シリコン膜が、強誘電体キャパシタの下部電極が形成さ
れる前の酸素含有雰囲気での熱処理によるWプラグの酸
化を防止するブロック膜として機能する。さらに、イリ
ジウムシリサイド膜が、強誘電体キャパシタ形成に係る
酸素含有雰囲気での熱処理によるWプラグの酸化を防止
するブロック膜として機能する。
【0031】このような構造にすることにより、コンタ
クトホール内の上部が酸素拡散防止導電膜でキャップさ
れた構造を容易に形成することができる。しかも、下部
電極を構成するイリジウム膜は、それとシリコン膜とで
生成されたイリジウムシリサイド膜及びシリコン膜とW
プラグとが反応して生成したタングステンシリサイド膜
を介してWプラグに電気的に接続されるため、Wプラグ
と下部電極とが低いコンタクト抵抗で接続されるように
なる。
【0032】このように、製造製造工程のあらゆる熱処
理において導電性プラグの酸化を防止でき、かつ高性能
な強誘電体キャパシタを有する半導体装置の製造が容易
になる。
【0033】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。
【0034】(第1の実施の形態)図1〜図5は、本発
明の第1実施形態に係る半導体装置の製造工程を示す断
面図である。なお、本実施形態の半導体装置としてFe
RAMを例に挙げて説明する。
【0035】まず、図1(a)に示す断面構造を得るま
での工程を説明する。
【0036】図1(a)に示すように、n型又はp型の
シリコン(半導体)基板1のトランジスタ形成領域の周
囲にフォトリソグラフィ法により素子分離用溝を形成し
た後に、素子分離用溝の中に酸化シリコン(SiO2)を
埋め込んで素子分離絶縁膜2を形成する。そのような構
造の素子分離絶縁膜2は、STI(Shallow Trench Isol
ation)と呼ばれる。なお、LOCOS(Local Oxidatio
n of Silicon)法により形成した絶縁膜を素子分離絶縁
膜として採用してもよい。
【0037】続いて、シリコン基板1のトランジスタ形
成領域にp型不純物を導入してpウェル1aを形成す
る。さらに、シリコン基板1のトランジスタ形成領域表
面を熱酸化して、ゲート絶縁膜3となるシリコン酸化膜
を形成する。
【0038】次いで、シリコン基板1の上側全面に非晶
質又は多結晶シリコン膜を形成し、これをフォトリソグ
ラフィ法によりパターニングして、ゲート電極4x,4
yを形成する。
【0039】なお、1つのpウェル1a上には2つのゲ
ート電極4x,4yが並列に形成され、それらのゲート
電極4x,4yはワード線の一部を構成する。
【0040】次いで、pウェル1aのうちゲート電極4
x,4yの両側にn型不純物をイオン注入してソース/
ドレインとなる第1〜第3のn型不純物拡散領域5a〜
5cを形成する。
【0041】さらに、CVD法により絶縁膜、例えば酸
化シリコン(SiO2)膜をシリコン基板1の全面に形
成した後に、その絶縁膜をエッチバックしてゲート電極
4x,4yの両側部分に絶縁性のサイドウォールスペー
サ6として残す。
【0042】続いて、ゲート電極4x,4yとサイドウ
ォールスペーサ6をマスクに使用して、第1〜第3のn
型不純物拡散領域5a〜5cに再びn型不純物をイオン
注入することにより、第1〜第3のn型不純物拡散領域
5a〜5cをLDD構造にする。
【0043】なお、1つのトランジスタ形成領域におけ
る2つのゲート電極4x,4yの間の第1のn型不純物
拡散領域5aはビット線に電気的に接続され、トランジ
スタ形成領域の両端側の第2、第3のn型不純物拡散領
域5b,5cはキャパシタの下部電極に電気的に接続さ
れる。
【0044】次いで、半導体基板1の全面をHF(フッ
酸)系の薬液で前処理した後、スパッタリング法を用い
て、下から順に、膜厚が例えば10nm/30nmのC
o膜/TiN膜(不図示)を成膜する。
【0045】次いで、窒素雰囲気中で、温度が500〜
520℃の範囲で、30秒間、第1のRTA(rapid th
ermal annealing)処理を行うことにより、Co膜と第
1〜第3のn型不純物拡散領域5a〜5c及びゲート電
極4x,4yの上層部とを反応させる。
【0046】続いて、過酸化アンモニア水と硫酸過酸化
水素水との混合液で、TiN膜と素子分離絶縁膜2及び
サイドウォールスペーサ6上の未反応のCo膜を除去す
る。
【0047】次いで、窒素雰囲気中で、温度が800〜
840℃の範囲で、30秒間の第2のRTA処理を行
う。これにより、第1〜第3のn型不純物拡散領域5a
〜5c及びゲート電極4x,4y上にCoSi層4a〜
4eがセルフアラインで形成される。
【0048】以上の工程により、pウェル1aにはゲー
ト電極4x,4y、LDD構造のn型不純物拡散層5a
〜5及びCoサリサイド構造を有する2つのMOSトラ
ンジスタT1,T2が形成される。
【0049】次いで、MOSトランジスタT1,T2を
覆うカバー絶縁膜7として約200nmの厚さの酸窒化
シリコン(SiON)膜をプラズマCVD法によりシリ
コン基板1の全面に形成する。その後、TEOSガスを
用いるプラズマCVD法により、膜厚1.0μm程度の
酸化シリコン(SiO2)を第1層間絶縁膜8としてカ
バー膜7の上に形成する。
【0050】続いて、第1層間絶縁膜8の緻密化処理と
して、例えば常圧の窒素雰囲気中で第1層間絶縁膜8を
700℃の温度で30分間熱処理する。その後に、第1
層間絶縁膜8の上面を化学機械研磨(CMP)法により
平坦化する。
【0051】次に、図1(b)に示す構造を形成するま
での工程を説明する。
【0052】まず、フォトリソグラフィ法によりカバー
絶縁膜7と第1層間絶縁膜8をパターニングして、第1
の不純物拡散領域5aに到達する深さの第1のコンタク
トホール8aを形成する。その後、第1層間絶縁膜8上
面とコンタクトホール8a内面に、グルー膜として膜厚
30nmのチタン(Ti)膜と膜厚50nmの窒化チタ
ン(TiN)膜をスパッタリング法により順に形成す
る。さらに、WF6を用いるCVD法によってタングス
テン(W)膜をTIN膜上に成長して第1のコンタクト
ホール8a内を完全に埋め込む。
【0053】続いて、W膜、TiN膜及びTi膜をCM
P法により研磨して第1層間絶縁膜8の上面上から除去
する。第1のコンタクトホール8a内に残されたタング
ステン膜、TiN膜及びTi膜は第1導電性プラグ9と
して使用される。
【0054】その後に、図1(c)に示すように、第1
層間絶縁膜8上と第1導電性プラグ9上に、膜厚100
nmの窒化シリコン(Si34)よりなる酸化防止絶縁膜
10aと膜厚100nmのSiO2よりなる下地絶縁膜
10bをプラズマCVD法により順に形成する。そのS
iO2膜はTEOSを用いてプラズマCVDにより成長
される。酸化防止絶縁膜10aは、後のアニール等によ
る熱処理の際に第1導電性プラグ9が異常酸化してコン
タクト不良を起こさないようにするために形成され、そ
の膜厚を例えば70nm以上にすることが望ましい。
【0055】次いで、レジストパターン(不図示)を用
いて、図2(a)に示すように、酸化防止絶縁膜10
a、下地絶縁膜10b及び第1層間絶縁膜8をエッチン
グすることにより、第2及び第3の不純物拡散領域5
b,5cの上に第2及び第3のコンタクトホール8b,
8cを形成する。
【0056】次に、図6〜図8を説明に加えて第2及び
第3のコンタクトホール8b,8c内にプラグ及び酸素
拡散防止導電膜を形成する方法について詳しく説明す
る。図6〜図8は図2(a)のコンタクトホール内に導
電性プラグ及び酸素拡散防止導電膜を埋め込む方法を示
す部分拡大断面図である。なお、図6〜図8では図2
(a)の第2のコンタクトホール8bに係る部分のみが
描かれている。
【0057】図6(a)に示すように、まず、下地絶縁
膜10b上面と第2のコンタクトホール8b内面上に、
膜厚30nmのTi膜と膜厚50nmのTiN膜とをス
パッタリング法により順に形成してグルー膜11xとす
る。さらに、CVD法によりW膜11yをグルー膜11
x上に成膜して第2のコンタクトホール8b内を完全に
埋め込む。
【0058】続いて、図6(b)に示すように、W膜1
1y及びグルー膜11xをCMP法により研磨して下地
絶縁膜10bの上面上から除去する。これにより第2の
コンタクトホール8b内にW膜11y及びグルー膜11
xからなる第2導電性プラグ11aが埋め込まれる。
【0059】次いで、図6(c)に示すように、下地絶
縁膜10b、W膜11y及びグルー膜11xが露出する
面をドライエッチングによりエッチングする。ドライエ
ッチングは、例えば、Cl2:100sccm、BC
3:50sccm、圧力:0.05Torr、RFパ
ワー200Wの条件により行われる。
【0060】上記したドライエッチングの条件は、エッ
チング選択比(W膜11y及びグルー膜11xのエッチ
レート/下地絶縁膜10b(SIO2膜)のエッチレー
ト)が高いため、図6(c)に示すように、W膜11y
及びグルー膜11xが下地絶縁膜10bに対して選択的
にエッチングされて、第2導電性プラグ11aの上面が
下地絶縁膜10bの上面から所定量沈み込むリセス部1
2が形成される。このとき、下地絶縁膜10bの上面か
らのリセス量Rが15〜20nmになるようにすること
が好ましい。
【0061】なお、ドライエッチングによりリセス部1
2を形成する代わりに、W膜11y及びグルー膜11x
をCMP法により研磨する工程で、オーバー研磨を行っ
て同様なリセス部12を形成してもよい。
【0062】続いて、図7(a)に示すように、図6
(c)の構造の上に、膜厚が例えば100nm程度の多
結晶シリコン膜(p−Si膜)13をCVD法により成
膜してリセス部12を埋め込む。
【0063】次いで、図7(b)に示すように、多結晶
シリコン膜13をCMPにより研磨して下地絶縁膜10
bの上面から除去する。これにより、リセス部12内に
キャップシリコン膜13aが埋め込まれることで、キャ
ップシリコン膜13aの上面と下地絶縁膜10bの上面
とが略同一面になって平坦化される。なお、多結晶シリ
コン膜13をドライエッチングによりエッチバッグして
同様にリセス部12内に埋め込んでもよい。
【0064】このようにして、図2(b)に示すよう
に、第2及び第3のコンタクトホール8b,8cのうち
の上側所定部を除く主要部に、第2及び第3導電性プラ
グ11a,11bが下地絶縁膜10bの上面から所定量
沈み込んだ状態でそれぞれ形成され、かつ第2及び第3
のコンタクトホール8b,8cのうちの上側所定部にキ
ャップシリコン膜13aがそれぞれ埋めこまれた構造が
得られる。
【0065】本実施形態では、第2及び第3導電性プラ
グ11a,11bはキャップシリコン膜13aによって
カバーされているので、強誘電体キャパシタを形成する
工程の前に、酸素雰囲気で熱処理を行っても、第2及び
第3導電性プラグ11a,11bのW膜11yが酸化さ
れる恐れがない。この場合、キャップシリコン膜13a
の上面が酸化されるが、キャップシリコン膜13a(p
−Si膜)はW膜と比較すると酸化されにくい特性を有
するため、強誘電体キャパシタと導電性プラグとの電気
的なコンタクトに悪影響を及ぼすことはない。
【0066】次いで、図7(c)に示すように、第2、
第3導電性プラグ11a,11b及び下地絶縁膜10b
上に、下から順に、例えば、膜厚150nmのイリジウ
ム(Ir)膜15x、膜厚50nmの酸化イリジウム
(IrOX)膜15y及び膜厚50nmのプラチナ(P
t)膜15zを成膜する。
【0067】これにより、下から順に、Ir膜15x/
IrOX膜15y/Pt膜15zにより構成される積層
膜からなる第1導電膜15が形成される。第1導電膜1
5は強誘電体キャパシタの下部電極となるものである。
【0068】なお、第1導電膜15として好適な積層膜
の構造を例示したが、IrOX膜15y/Pt膜15z
の構造の代わりに、Pt膜、Ir膜、Ru膜、Ti膜、
PtOX膜、IrOX膜、RuOX膜及びTiOX膜の群か
ら選択される2つ以上の膜を含む積層膜を用いてもよ
い。
【0069】次いで、第1導電膜15を、RTA装置を
用いてAr雰囲気の600〜750℃の温度の条件で6
0秒間、熱処理することによりPtの結晶化を行う。
【0070】このとき、図7(c)及び図3(a)に示
すように、キャップシリコン膜13aとこの直上のIr
膜15xとが反応してイリジウムシリサイド(IrS
i)膜13xが形成されると共に、キャップシリコン膜
13aとこの直下のW膜11yとが反応してタングステ
ンシリサイド(WSi)膜13yが形成される。なお、
イリジウム膜とシリコン膜とが反応してイリジウムシリ
サイド膜が生成される温度は500〜600℃程度以上
であって、またタングステン膜とイリジウム膜とが反応
してタングステンシリサイド膜が生成される温度は80
0℃程度以上である。
【0071】ここで、IrSi膜13xの熱的安定性に
ついて説明する。本発明の実施形態の半導体装置の特徴
の一つは、導電性プラグと強誘電体キャパシタの下部電
極との間にIrSi膜などからなる酸素ブロック膜を設
けることにより、キャパシタ形成に係る酸素含有雰囲気
での熱処理による導電性プラグの酸化やこれに伴う体積
膨張を防止することにある。このため、本願発明者はI
rSi膜の熱的安定性に注目して調査を行った。
【0072】本願発明者は、シリコン基板上に絶縁膜を
介して多結晶シリコン膜を成膜し、この上にIr膜を成
膜し、さらに熱処理を行って膜厚が70nm程度のIr
Si膜を形成して実験サンプルを作成した。続いて、こ
の実験サンプルを550℃、600℃、650℃の温度
でそれぞれ熱処理を行った。なお、実験サンプルを室温
放置したものを基準サンプルとした。そして、各サンプ
ルのIrSi膜の断面をSEM(Scanning Electron Mi
croscope)により撮影してそれぞれのIrSi膜の膜厚
を調査した。
【0073】図9はIrSi膜を熱処理した際の膜厚の
変化を示すものである。
【0074】図9に示すように、室温放置した基準サン
プルのIrSi膜の膜厚は70nm程度であって、55
0℃で熱処理を行った実験サンプルのIrSi膜の膜厚
は80nmであった。また、600℃及び650℃で熱
処理を行った実験サンプルのIrSi膜の膜厚はそれぞ
れ70nm、60nmであった。このように、IrSi
膜は少なくとも650℃までの熱処理においては膜厚の
変動が殆どなく、熱的に安定であることが確認された。
【0075】導電性プラグと強誘電体キャパシタの下部
電極との間にこのような熱的に安定なIrSi膜を介在
させることにより、強誘電体キャパシタ形成に係る酸素
含有雰囲気での各種熱処理における導電性プラグ(W
膜)の酸化を防止するができる。
【0076】なお、本実施形態では、導電性プラグ11
a,11b(グルー膜11x/W膜11y)と強誘電体
キャパシタQの下部電極15との間にIrSi膜13x
(酸素拡散防止導電膜)が介在するようにしたが、Ir
Si膜13xの代わりにモリブデン(Mo)膜、白金
(Pt)膜又はルテニウム(Lu)膜が介在するように
してもよい。この場合、図7(a)の多結晶シリコン1
3を成膜する代わりに、Mo膜、Pt膜又はLu膜を、
リセス部12を埋め込むようにして成膜し、これらの膜
をCMPやエッチングにより除去して同様にコンタクト
ホール11a,11bの上側所定部にキャップすればよ
い。
【0077】また、本実施形態では、コンタクトホール
11a,11bの上側所定部にキャップシリコン膜13
aを埋め込み、キャップシリコン膜13aとその直上の
Ir膜15xとを反応させることによりIrSi膜13
xを形成したが、キャップシリコン膜13aの代わりに
IrSi膜13xを直接スパッタ法などで成膜し、これ
をCMPやエッチングにより除去してコンタクトホール
11a,11bの上側所定部にキャップしてもよい。
【0078】次に、FRAMの製造方法の説明に戻る。
以上のようにして、第1導電膜15と第2及び第3導電
性プラグ11a,11cとの間にIrSi膜13xを形
成した後、図3(b)及び図8(a)に示すように、第
1導電膜15上に膜厚が例えば180nmのチタン酸ジ
ルコン酸鉛(PZT:Pb(Zr,Ti)O3)膜をスパッタ法に
より成膜して強誘電体膜16とする。
【0079】強誘電体膜16の形成方法は、その他に、
MOD(metal organic deposition)法、MOCVD(有
機金属CVD)法、ゾル・ゲル法などがある。また、強
誘電体膜16の材料としては、PZTの他に、PLZT
やPLCSZTのような他のPZT系材料、SrBi2Ta
2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材料、チ
タン酸ストロンチウム(ST)、チタン酸ストロンチウ
ムバリウム(BST)又はその他の金属酸化物強誘電体
であってもよい。
【0080】続いて、酸素雰囲気中で強誘電体膜16を
アニールにより結晶化する。アニールとして、例えばア
ルゴンと酸素の混合ガス雰囲気中で基板温度600℃、
時間90秒の条件を第1ステップ、酸素雰囲気中で基板
温度750℃、時間60秒の条件を第2ステップとする
2ステップのRTA処理を採用する。
【0081】このとき、図8(a)に示すように、第1
導電膜15と第2導電性プラグ11aのW膜11yとの
間にはIrSi膜13xが存在し、このIrSi膜13
xが第2導電性プラグ11aのW膜11yへの酸素の侵
入を防止するブロック膜として機能するため、第2導電
性プラグ11aのW膜11yの酸化が防止される。
【0082】次いで、図3(c)及び図8(b)に示す
ように、結晶化した強誘電体膜16上にスパッタリング
法により、例えば膜厚60nmのIrOX膜を成膜して
第2導電膜17とする。この第2導電膜17は強誘電体
キャパシタの上部電極となるものである。第2導電膜1
6としては上記したIrOX膜の他に、Pt膜、Ir
膜、Ru膜、PtOX膜、IrOX膜及びRuOX膜の群
から選択される1つの膜からなる単層膜又は2つ以上の
膜からなる積層膜を用いてもよい。
【0083】この後に、同じく図3(c)に示すよう
に、第2導電膜17上に、ハードマスク18としてTi
N膜とSiO2膜とを順に形成する。そのハードマスク
18は、フォトリソグラフィ法により第2及び第3導電
性プラグ11a,11bの上方にキャパシタ平面形状と
なるようにパターンされる。
【0084】次いで、図4(a)に示すように、ハード
マスク18に覆われない領域の第2導電膜17、強誘電
体膜16、第1導電膜15を順次エッチングする。この
場合、強誘電体膜16は、塩素とアルゴンを含む雰囲気
中でスパッタ反応によりエッチングされる。また、第2
導電膜17と第1導電膜15は、臭素(Br2)導入雰囲
気中、Brを含む雰囲気中、又はHbrと酸素のみを導
入した雰囲気中でスパッタ反応によりエッチングされ
る。
【0085】以上により、下地絶縁膜10bの上には、
第1導電膜15よりなる下部電極15aと、強誘電体膜
16よりなるキャパシタ用強誘電体膜16aと、第2導
電膜17よりなる上部電極17aにより構成される強誘
電体キャパシタQが得られる。
【0086】そして、トランジスタ形成領域において、
1つの下部電極15aはIrSi膜13x、WSi膜1
3y及び第2導電性プラグ11aを介して第2不純物拡
散領域5bに電気的に接続され、また、別の下部電極1
5aはIrSi膜13x、WSi膜13y及び第3導電
性プラグ11bを介して第3不純物拡散領域5cに電気
的に接続される。
【0087】このように、下部電極を構成するIr膜1
5aは、それとキャップシリコン膜13aとが反応して
生成したIrSi膜13x及びキャップシリコン膜13
aとW膜11yとが反応して生成したWSi膜13yを
介して導電性プラグ11a,11bに電気的に接続され
るため、導電性プラグ11a,11bと下部電極15a
とが低いコンタクト抵抗で接続されるようになる。
【0088】その後に、ハードマスク18を除去する。
続いて、エッチングによる強誘電体膜16のダメージを
回復するために、回復アニールを行う。この場合の回復
アニールは、例えば、酸素雰囲気中、基板温度650
℃、60分間の条件により行われる。このアニール工程
においても、導電性プラグ11a,11bのW膜11y
がIrSi膜13xによりキャップされているためその
酸化が防止される。
【0089】次いで、図4(b)に示すように、キャパ
シタQを覆う保護膜19として膜厚50nmのアルミナ
をスパッタリング法により基板上に形成した後に、酸素
雰囲気中で650℃で60分間の条件で強誘電体キャパ
シタQをアニールする。この保護膜19は、プロセスダ
メージから強誘電体キャパシタQを保護するものであ
る。このアニール工程においても、同様に導電性プラグ
11a,11bのW膜11yの酸化が防止される。
【0090】その後、TEOSガスを用いるプラズマC
VD法により、第2層間絶縁膜20として膜厚1.0μ
m程度の酸化シリコン(SiO2)を保護膜19上に形
成する。さらに、第2層間絶縁膜20の上面をCMP法
により平坦化する。この例では、CMP後の第2層間絶
縁膜20の残りの膜厚は、キャパシタQの上部電極17
a上で300nm程度とする。
【0091】次いで、レジストマスク(不図示)を用い
て、図5(a)に示すように、第2層間絶縁膜20、保
護膜19、酸化防止絶縁膜10a及び下地絶縁膜10b
を選択的にエッチングすることにより第1導電プラグ9
の上にホール20aを形成する。そのエッチング後に
は、強誘電体膜16をダメージから回復させるために、
例えば酸素雰囲気にて基板温度を550℃として60分
間のアニールを施す。このときも同様に、導電性プラグ
11a,11bのW膜11yの酸化が防止される。
【0092】さらに、ホール20a内と第2層間絶縁膜
20上に、グルー膜として膜厚30nmのTi膜と膜厚5
0nmのTiN膜をスパッタリング法により順に形成す
る。さらに、CVD法によりW膜をグルー層上に成長す
るとともにホール20a内を完全に埋め込む。
【0093】続いて、W膜、TiN膜及びTi膜をCM
P法により研磨して第2層間絶縁膜20の上面上から除
去する。そして、ホール20a内に残されたタングステ
ン膜及びグルー層を、第4導電性プラグ21とする。こ
の第4導電性プラグ21は、第1導電性プラグ9を介し
て第1不純物拡散領域5aに電気的に接続される。
【0094】次いで、図5(b)に示す構造を形成する
までの工程を説明する。
【0095】まず、第4導電性プラグ21上と第2層間
絶縁膜20上に、第2の酸化防止膜(不図示)としてS
iON膜をCVD法により形成する。さらに、第2の酸
化防止膜(不図示)と第2層間絶縁膜20をフォトリソ
グラフィ法によりパターニングしてキャパシタQの上部
電極17a上にコンタクトホール20bを形成する。
【0096】コンタクトホール20bを形成することに
よりダメージを受けたキャパシタQはアニールによって
回復される。そのアニールは、例えば酸素雰囲気中で基
板温度550℃として60分間行われる。このときも同
等に、導電性プラグ11a,11bのW膜11yの酸化
が防止される。
【0097】その後に、第2層間絶縁膜20上に形成さ
れた酸化防止膜をエッチバックによって除去するととも
に、第4導電性プラグ21の表面を露出させる。
【0098】次いで、キャパシタQの上部電極17a上
のコンタクトホール20b内と第2層間絶縁膜20の上
に多層金属膜を形成する。その後に、多層金属膜をパタ
ーニングすることにより、コンタクトホール20bを通
して上部電極17aに接続される一層目金属配線21a
と第4導電性プラグ21に接続される導電性パッド21
bを形成する。その多層金属膜として、例えば、膜厚6
0nmのTi膜、膜厚30nmのTiN膜、膜厚400
nmのAl−Cu膜 、膜厚5nmのTi膜、及び膜厚
70nmのTiN膜を順次に形成する。
【0099】なお、多層金属膜のパターニング方法とし
て、多層金属膜の上に反射防止膜を形成し、さらに反射
防止膜上にレジストを塗布した後に、レジストを露光、
現像して配線形状等のレジストパターンを形成し、その
レジパターンを用いてエッチングする方法を採用する。
【0100】さらに、第2層間絶縁膜20、一層目金属
配線21a及び導電性パッド21bの上に第3層間絶縁
膜22を形成する。続いて、第3層間絶縁膜22をパタ
ーニングして導電性パッド21bの上にホール22aを
形成し、そのホール22a内に下から順にTi膜、Ti
N膜及びW膜からなる第5導電性プラグ23を形成す
る。その後に、特に図示しないが、ビット線を含む二層
目配線を第3層間絶縁膜上に形成する。そのビット線
は、第5導電性プラグ23、導電性パッド21b、第4
導電性プラグ21及び第1導電性プラグ9を介して第1
不純物拡散領域5aに電気的に接続される。それに続い
て、二層目配線層を覆う絶縁膜等が形成されるが、その
詳細については省略する。
【0101】以上により、本実施形態の半導体装置の製
造方法に基づいて形成された強誘電体キャパシタQを有
するFeRAM24が完成する。
【0102】本実施形態の半導体装置では、MOSトラ
ンジスタT1,T2の第1及び第2不純物拡散領域5
b,5c上の第1層間絶縁膜8、酸化防止絶縁膜10a
及び下地絶縁膜10bに第2、第3コンタクトホール8
b,8cが形成されている。そして、第2、第3コンタ
クトホール8b,8c内のうちの上側所定部を除く部分
にはグルー膜11x及びW膜11yからなる第2、第3
導電性プラグ11a、11bが形成されている。
【0103】また、第2、第3コンタクトホール8b,
8c内のうちの導電性プラグ11a、11bが形成され
ていない上側所定部には、下部電極15のIr膜15x
とキャップシリコン膜13aとが反応して生成したIr
Si膜13xが形成されている。また、IrSi膜13
xのW膜11y側には、キャップシリコン膜13aとW
膜11yとが反応して生成したWSi膜13yが形成さ
れている。
【0104】さらに、第2及び第3コンタクトホール8
b,8cの上部をキャップするIrSi膜13xは、強
誘電体キャパシタQの下部電極15を構成するIr膜1
5xに電気的に接続されている。
【0105】このようにして、MOSトランジスタT
1,T2の第2、第3不純物拡散領域5b,5cに、第
2、第3コンタクトホール8b,8c内に充填されたグ
ルー膜11x、W膜11y、WSi膜13y及びIrS
i膜13xを介して強誘電体キャパシタQの下部電極1
5が接続されている。
【0106】本実施形態の半導体装置の製造方法では、
第2及び第3のコンタクトホール8b,8c内に導電性
プラグ11a,11b(グルー膜11x/W膜11y)
を所定量沈み込ませた状態で形成した後に、コンタクト
ホール8b,8cの上部をキャップシリコン膜13aで
キャップする。このため、強誘電体キャパシタQの下部
電極15を形成する前に、酸素含有雰囲気で熱処理を行
っても、導電性プラグ11a,11bのW膜11yが酸
化される恐れがない。
【0107】キャップシリコン膜13aは、W膜11y
と比べると耐酸化性が高いため、酸素含有雰囲気で熱処
理されても、強誘電体キャパシタQの特性に悪影響を及
ぼすことがない。さらには、キャップシリコン膜13a
は、強誘電体キャパシタQの下部電極15を形成した後
の熱処理で下部電極15のIr膜15xと反応して低抵
抗のIrSi膜13xとなり、このIrSi膜13xが
酸素の侵入を防止するブロック膜として機能する。
【0108】従って、後工程で強誘電体キャパシタQの
形成に係る酸素含有雰囲気での各種熱処理が施されても
導電性プラグ11a,11bのW膜11yが酸化される
恐れがなくなると共に、導電性プラグ11a,11bと
強誘電体キャパシタQの下部電極15とは低いコンタク
ト抵抗で接続される。しかも、導電性プラグ11a,1
1bのW膜11yが酸化により体積膨張して強誘電体キ
ャパシタQが剥がれるといった不具合が発生する恐れも
ない。
【0109】このように、本実施形態の半導体装置の製
造方法では、強誘電体キャパシタ形成に係る酸素含有雰
囲気での熱処理時に酸素がW膜11yに侵入することを
防止できるばかりではなく、強誘電体キャパシタQの下
部電極を形成する前における導電性プラグ11a,11
bのW膜11yの酸化をも防止できるようになる。
【0110】つまり、FRAM製造工程のあらゆる熱処
理において、酸素による導電性プラグのW膜の酸化や膨
張の発生が抑制され、その結果、導電性プラグと下部電
極とのコンタクト不良や強誘電体キャパシタが剥がれの
発生が防止される。
【0111】このため、例えば、導電性プラグ11a,
11bを形成した後(強誘電体キャパシタQの下部電極
を形成する前)に、CMP工程などで水分を吸着した層
間絶縁膜8などを酸素含有雰囲気で熱処理して脱水処理
を行うことができるようになる。このように、製造プロ
セスの自由度を広げることができ、製造歩留りの向上に
寄与するところが大きい。
【0112】(第2の実施の形態)図10及び図11は
本発明の第2実施形態に係るコンタクトホール内に導電
性プラグ及び酸素拡散防止導電膜を形成する方法を示す
部分拡大断面図である。
【0113】第2実施形態が第1実施形態と異なる点
は、導電性プラグが導電型不純物を含むシリコン膜から
なり、コンタクトホールの上側所定部をIrSi膜、M
o膜、Pt膜又はLu膜でキャップするようにしたこと
である。
【0114】第2実施形態の半導体装置の製造方法は、
まず、第1実施形態と同様な方法により、図2(a)に
示される構造と同一構造を作成する。その後、図10
(a)に示すように、第2コンタクトホール8bの内面
上及び下地絶縁膜10b上に、P+イオンなどの導電型
不純物が所定の濃度でドーピングされた多結晶シリコン
膜(ドープドp−Si膜)25をCVD法により成膜し
て第2コンタクトホール8bを完全に埋めこむ。なお、
多結晶シリコン膜25の代わりに導電型不純物を含むア
モルファスシリコン膜を使用してもよい。
【0115】次いで、下地絶縁膜10b上のドープドp
−Si膜25をCMP法により除去する。これにより、
図10(b)に示すように、ドープドp−Si膜25が
第2コンタクトホール8b内に埋め込まれてシリコンプ
ラグ25aが形成される。
【0116】続いて、図10(c)に示すように、第2
コンタクトホール8bの深さ方向全体にわたって埋め込
まれたシリコンプラグ25aのうちの上側所定部をドラ
イエッチングによりエッチングして、深さが例えば10
〜15nmのリセス部12を形成する。このドライエッ
チングは、例えば、HBr:100sccm、O2:5
sccm、圧力:0.05Torr、RFパワー:20
0Wの条件で行われる。
【0117】このリセス部12は、CMP法で多結晶シ
リコン膜25を研磨するときに連続してオーバー研磨を
行って形成してもよい。
【0118】次いで、図11(a)に示すように、リセ
ス部12内面上及び下地絶縁膜10b上に、IrSi
膜、Mo膜、Pt膜及びLu膜の群から選択されるいず
れかの導電膜26をスパッタ法などにより膜厚が100
nm程度で成膜してリセス部を完全に埋めこむ。このと
き、リセス部12に導電膜26を完全に埋めこむため、
バイアススパッタ法などを用いることが好ましい。
【0119】次いで、図11(b)に示すように、導電
膜26をCMP法により下地絶縁膜10b上面から除去
してキャップ導電膜26aをリセス部12内に埋め込
む。これにより、第2コンタクトホール8b内の上部は
キャップ導電膜26a(酸素拡散防止導電膜)によりキ
ャプされる。
【0120】続いて、図11(c)に示すように、キャ
ップ導電膜26a及び下地絶縁膜10b上に、下から順
に、Ir膜15x、IrO2膜15y及びPt膜15z
を成膜して強誘電体キャパシタQの下部電極となる第1
導電膜15を形成する。
【0121】その後、第1実施形態と同様な方法によ
り、図3(a)〜図5(b)に沿って、強誘電体キャパ
シタQの強誘電体膜16と上部電極17を形成し、続い
て所定の多層配線を形成する。これにより、第2実施形
態の半導体装置が完成する。
【0122】第2実施形態の半導体装置の製造方法で
は、第2コンタクトホール8b内にその上側所定部にリ
セス部12ができるようにしてシリコンプラグ25aを
埋め込んだ後に、このリセス部12をIrSi膜などか
らなるキャップ導電膜26a(酸素拡散防止導電膜)で
キャップしている。
【0123】このため、強誘電体キャパシタQの下部電
極15を形成する前に、酸素含有ガス雰囲気で熱処理を
行っても、シリコンプラグ25aはキャップ導電膜26
aによって保護されるため酸化される恐れがない。しか
も、キャップ導電膜26aは、後の強誘電体キャパシタ
形成に係る酸素含有雰囲気での熱処理時に酸素がシリコ
ンプラグ25aに侵入することを防止するブロック膜と
して機能する。
【0124】このように、第1実施形態と同様に、強誘
電体キャパシタQの形成に係る酸素含有雰囲気での各種
熱処理時によるシリコンプラグ25aの酸化を防止でき
るばかりではなく、強誘電体キャパシタQの下部電極を
形成する前におけるシリコンプラグ25aの酸化をも防
止できるようになる。
【0125】
【発明の効果】以上説明したように、本発明によれば、
コンタクトホール内の深さ方向のうちの上側所定部を除
く部分には導電性プラグが形成され、またコンタクトホ
ール内のうちの上側所定部には酸素拡散防止導電膜がキ
ャップされている。さらに、コンタクトホール内の上部
に露出する酸素拡散防止導電膜は強誘電体キャパシタの
下部電極に電気的に接続されている。
【0126】本発明の半導体装置では、コンタクトホー
ル内の導電性プラグが酸素拡散防止導電膜によってキャ
ップされているため、強誘電体キャパシタの下部電極を
形成する前に酸素含有雰囲気で熱処理を行っても導電性
プラグが酸化される恐れがない。さらには、後工程で強
誘電体キャパシタの形成に係る酸素含有雰囲気での各種
熱処理が施されても、導電性プラグは酸素拡散防止導電
膜により保護されているため、導電性プラグが酸化され
る恐れがなくなる。
【0127】このように、強誘電体キャパシタを有する
半導体装置の製造工程のあらゆる熱処理において、酸素
による導電性プラグの酸化が抑制され、その結果、導電
性プラグと下部電極とのコンタクト不良や強誘電体キャ
パシタが剥がれの発生が防止される。
【図面の簡単な説明】
【図1】図1は本発明の第1実施形態に係る半導体装置
の製造工程を示す断面図(その1)である。
【図2】図2は本発明の第1実施形態に係る半導体装置
の製造工程を示す断面図(その2)である。
【図3】図3は本発明の第1実施形態に係る半導体装置
の製造工程を示す断面図(その3)である。
【図4】図4は本発明の第1実施形態に係る半導体装置
の製造工程を示す断面図(その4)である。
【図5】図5は本発明の第1実施形態に係る半導体装置
の製造工程を示す断面図(その5)である。
【図6】図6は本発明の第1実施形態に係るコンタクト
ホール内に導電性プラグ及び酸素拡散防止導電膜を形成
する方法を示す部分拡大断面図(その1)である。
【図7】図7は本発明の第1実施形態に係るコンタクト
ホール内に導電性プラグ及び酸素拡散防止導電膜を形成
する方法を示す(その2)である。
【図8】図8は本発明の第1実施形態に係るコンタクト
ホール内に導電性プラグ及び酸素拡散防止導電膜を形成
する方法を示す部分拡大断面図(その3)である。
【図9】図9はIrSi膜を熱処理した際の膜厚の変化
を示すものものである。
【図10】図10は本発明の第2実施形態に係るコンタ
クトホール内に導電性プラグ及び酸素拡散防止導電膜を
形成する方法を示す部分拡大断面図(その1)である。
【図11】図11は本発明の第2実施形態に係るコンタ
クトホール内に導電性プラグ及び酸素拡散防止導電膜を
形成する方法を示す部分拡大断面図(その2)である。
【図12】図12は従来のFeRAMの構造の一例を示
す断面図である。
【符号の説明】
1…シリコン(半導体)基板、2…素子分離絶縁膜、3
…ゲート絶縁膜、4a,4b,4c,4d,4e…Co
Si層、4x,4y…ゲート電極、5a,5b,5c…
不純物拡散領域、6…サイドウォールスペーサ、7…カ
バー絶縁膜、8…層間絶縁膜、8a,8b,8c…コン
タクトホール、9…導電性プラグ、10a…酸化防止絶
縁膜、10b…下地絶縁膜、11x…グルー膜、11y
…W膜、11a,11b…導電性プラグ、12…リセス
部、13…多結晶シリコン膜、13a…キャップシリコ
ン膜、13x…IrSi膜(酸素拡散防止導電膜)、1
3y…WSi膜、15…第1導電膜、15a…下部電
極、15x…Ir膜、15y…IrOX膜、15z…P
t膜、16…強誘電体膜、16a…キャパシタ用強誘電
体膜、17…第2導電膜、17a…上部電極、18…ハ
ードマスク、19…保護膜、20…層間絶縁膜、21…
導電性プラグ、22…層間絶縁膜、23…プラグ、24
…FRAM、25…多結晶シリコン膜(ドープドp−S
i膜)、25a…シリコンプラグ、26…導電膜、25
a…キャップ導電膜。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F083 AD10 AD21 FR01 GA25 JA02 JA05 JA14 JA15 JA17 JA19 JA32 JA35 JA36 JA37 JA38 JA39 JA40 JA43 JA53 JA56 NA01 PR03 PR29 PR33 PR34

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板と、 前記半導体基板に形成された所定の不純物拡散層と、 前記不純物拡散層の上に形成された層間絶縁膜と、 前不純物拡散層上の前記層間絶縁膜の所定部に形成され
    たコンタクトホールと、 前記コンタクトホール内の深さ方向のうちの上側所定部
    を除いた部分に埋め込まれた導電性プラグと、 前記コンタクトホール内のうちの前記上側所定部に埋め
    込まれた酸素拡散防止導電膜と、 前記酸素拡散防止導電膜の上に形成されたキャパシタ用
    の下部電極と、 前記下部電極の上に形成された前記キャパシタ用の強誘
    電体膜と、 前記強誘電体膜の上に形成された前記キャパシタ用の上
    部電極とを有することを特徴とする半導体装置。
  2. 【請求項2】前記導電性プラグは、グルー膜及びタング
    ステン膜により構成される積層膜、又は導電型不純物を
    含むシリコン膜からなり、 前記酸素拡散防止導電膜は、イリジウムシリサイド膜、
    モリブデン膜、白金膜及びルテニウム膜の群から選択さ
    れるいずれかの膜であることを特徴とする請求項1に記
    載の半導体装置。
  3. 【請求項3】 前記導電性プラグは、前記グルー膜及び
    タングテン膜により構成される積層膜からなると共に、
    前記酸素拡散防止導電膜は、前記イリジウムシリサイド
    膜からなり、かつ、前記イリジウムシリサイド膜と前記
    タングステン膜との間にタングステンシリサイド膜が形
    成されていることを特徴とする請求項1又は2に記載の
    半導体装置。
  4. 【請求項4】 半導体基板の所定部に不純物拡散層を形
    成する工程と、 前記不純物拡散層の上に層間絶縁膜を形成する工程と、 前記不純物拡散層の上の前記層間絶縁膜の所定部にコン
    タクトホールを形成する工程と、 前記コンタクトホール内の深さ方向のうちの上側所定部
    を除いた部分に導電性プラグを形成する工程と、 前記コンタクトホール内のうちの前記上側所定部であっ
    て、前記導電性プラグの上に酸素拡散防止導電膜を形成
    する工程と、 前記酸素拡散防止導電膜の上に、キャパシタの下部電極
    を形成する工程と、 前記下部電極の上に前記キャパシタの強誘電体膜を形成
    する工程と、 前記強誘電体膜の上に前記キャパシタ用の上部電極を形
    成する工程とを有することを特徴とする半導体装置の製
    造方法。
  5. 【請求項5】 半導体基板の所定部に不純物拡散層を形
    成する工程と、 前記不純物拡散層及び前記半導体基板の上に層間絶縁膜
    を形成する工程と、 前記不純物拡散層上の前記層間絶縁膜の所定部にコンタ
    クトホールを形成する工程と、 前記コンタクトホール内の深さ方向のうちの上側所定部
    を除いた部分に、グルー膜及びタングステン膜により構
    成される積層膜からなる導電性プラグを形成する工程
    と、 前記コンタクトホール内のうちの前記上側所定部であっ
    て、前記導電性プラグの上にキャップシリコン膜を形成
    する工程と、 前記キャップシリコン膜に接触するイリジウム膜を少な
    くとも含む、キャパシタの下部電極を形成する工程と、 前記半導体基板を熱処理することにより、前記キャップ
    シリコン膜と前記イリジウム膜とを反応させてイリジウ
    ムシリサイド膜を形成する工程と、 前記下部電極の上に前記キャパシタの強誘電体膜を形成
    する工程と、 前記強誘電体膜の上に前記キャパシタ用の上部電極を形
    成する工程とを有することを特徴とする半導体装置の製
    造方法。
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