JP2003273323A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 強誘電体キャパシタ形成に係る熱処理ばかり
ではなく、強誘電体キャパシタの下部電極の形成前に行
われる熱処理などによる導電性プラグの酸化を防止する
ことができる半導体装置を提供する。 【解決手段】 半導体基板１に形成された所定の不純物
拡散層５ｂ、５ｃと、層間絶縁膜８，１０ａ，１０ｂ
と、コンタクトホール８ｂ，８ｃと、コンタクトホール
８ｂ，８ｃ内の深さ方向のうちの上側所定部を除いた部
分に埋め込まれた導電性プラグ１１ａ，１１ｂと、コン
タクトホール８ｂ，８ｃ内のうちの上側所定部に埋め込
まれた酸素拡散防止導電膜１３ｘと、酸素拡散防止導電
膜１３ｘの上に形成された下部電極１５ａ、強誘電体膜
１６ａ及び上部電極１７ａとにより構成されるキャパシ
タＱとを含む。
ではなく、強誘電体キャパシタの下部電極の形成前に行
われる熱処理などによる導電性プラグの酸化を防止する
ことができる半導体装置を提供する。 【解決手段】 半導体基板１に形成された所定の不純物
拡散層５ｂ、５ｃと、層間絶縁膜８，１０ａ，１０ｂ
と、コンタクトホール８ｂ，８ｃと、コンタクトホール
８ｂ，８ｃ内の深さ方向のうちの上側所定部を除いた部
分に埋め込まれた導電性プラグ１１ａ，１１ｂと、コン
タクトホール８ｂ，８ｃ内のうちの上側所定部に埋め込
まれた酸素拡散防止導電膜１３ｘと、酸素拡散防止導電
膜１３ｘの上に形成された下部電極１５ａ、強誘電体膜
１６ａ及び上部電極１７ａとにより構成されるキャパシ
タＱとを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、より詳しくは、強（高）誘電体キャパシタを
有する半導体装置及びその製造方法に関する。
法に係り、より詳しくは、強（高）誘電体キャパシタを
有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、電源を切っても情報を保持でき、
しかも省電力で書き込みや読み出しのできるメモリとし
て、強誘電体不揮発性メモリ（ＦｅＲＡＭ）が注目され
ている。ＦｅＲＡＭは転送トランジスタと強誘電体キャ
パシタからなるメモリセルを有している。この強誘電体
キャパシタは下部電極と上部電極により強誘電体膜を挟
んだ構造を有している。
しかも省電力で書き込みや読み出しのできるメモリとし
て、強誘電体不揮発性メモリ（ＦｅＲＡＭ）が注目され
ている。ＦｅＲＡＭは転送トランジスタと強誘電体キャ
パシタからなるメモリセルを有している。この強誘電体
キャパシタは下部電極と上部電極により強誘電体膜を挟
んだ構造を有している。
【０００３】このようなＦｅＲＡＭの一般的な製造方法
の概略を図１２を参照しながら説明する。図１２に示す
ように、まず、ｎ型又はｐ型のシリコン（半導体）基板
１００のトランジスタ形成領域の周囲に素子分離絶縁膜
１０２を形成する。続いて、シリコン基板１００のトラ
ンジスタ形成領域にｐ型不純物を導入してｐウェル１０
０ａを形成する。さらに、シリコン基板１００のトラン
ジスタ形成領域表面を熱酸化してゲート絶縁膜１０３を
形成する。
の概略を図１２を参照しながら説明する。図１２に示す
ように、まず、ｎ型又はｐ型のシリコン（半導体）基板
１００のトランジスタ形成領域の周囲に素子分離絶縁膜
１０２を形成する。続いて、シリコン基板１００のトラ
ンジスタ形成領域にｐ型不純物を導入してｐウェル１０
０ａを形成する。さらに、シリコン基板１００のトラン
ジスタ形成領域表面を熱酸化してゲート絶縁膜１０３を
形成する。
【０００４】次いで、ゲート絶縁膜１０３上の所定部分
にシリコン膜とタングステンシリサイド膜からなるゲー
ト電極１０４ａを形成する。
にシリコン膜とタングステンシリサイド膜からなるゲー
ト電極１０４ａを形成する。
【０００５】次いで、ｐウェル１００ａのうちゲート電
極１０４ａの両側にｎ型不純物をイオン注入してソース
／ドレインとなる第１〜第３ｎ型不純物拡散領域１０５
ａ〜１０５ｃを形成する。
極１０４ａの両側にｎ型不純物をイオン注入してソース
／ドレインとなる第１〜第３ｎ型不純物拡散領域１０５
ａ〜１０５ｃを形成する。
【０００６】さらに、ＣＶＤ法により絶縁膜をシリコン
基板１００の全面に形成した後に、その絶縁膜をエッチ
バックしてゲート電極１０４ａの両側部分にサイドウォ
ールスペーサ１０６を形成する。
基板１００の全面に形成した後に、その絶縁膜をエッチ
バックしてゲート電極１０４ａの両側部分にサイドウォ
ールスペーサ１０６を形成する。
【０００７】続いて、ゲート電極１０４とサイドウォー
ルスペーサ１０６をマスクに使用して、第１〜第３ｎ型
不純物拡散領域１０５ａ〜１０５ｃに再びｎ型不純物を
イオン注入することにより、第１〜第３のｎ型不純物拡
散領域１０５ａ〜１０５ｃをＬＤＤ構造にする。
ルスペーサ１０６をマスクに使用して、第１〜第３ｎ型
不純物拡散領域１０５ａ〜１０５ｃに再びｎ型不純物を
イオン注入することにより、第１〜第３のｎ型不純物拡
散領域１０５ａ〜１０５ｃをＬＤＤ構造にする。
【０００８】以上の工程により、ｐウェル１００ａには
ゲート電極１０４ａとＬＤＤ構造のｎ型不純物拡散層１
０５ａ〜１０５ｃを有する２つのＭＯＳトランジスタＴ
１，Ｔ２が形成される。
ゲート電極１０４ａとＬＤＤ構造のｎ型不純物拡散層１
０５ａ〜１０５ｃを有する２つのＭＯＳトランジスタＴ
１，Ｔ２が形成される。
【０００９】次いで、ＭＯＳトランジスタＴ１，Ｔ２を
覆うカバー絶縁膜１０７をシリコン基板１００の全面に
形成した後、第１層間絶縁膜１０８を形成する。続い
て、カバー絶縁膜１０７と第１層間絶縁膜１０８をパタ
ーニングして、第１〜第３の不純物拡散領域１０５ａ〜
１０５ｃに到達する深さの第１のコンタクトホール１０
８ａを形成する。その後、第１層間絶縁膜１０８及び第
１コンタクトホール１０８ａ内面上に窒化チタン膜から
なるグルー膜とタングステン膜を順次成膜してコンタク
トホール１０８ａ内を埋めこむ。
覆うカバー絶縁膜１０７をシリコン基板１００の全面に
形成した後、第１層間絶縁膜１０８を形成する。続い
て、カバー絶縁膜１０７と第１層間絶縁膜１０８をパタ
ーニングして、第１〜第３の不純物拡散領域１０５ａ〜
１０５ｃに到達する深さの第１のコンタクトホール１０
８ａを形成する。その後、第１層間絶縁膜１０８及び第
１コンタクトホール１０８ａ内面上に窒化チタン膜から
なるグルー膜とタングステン膜を順次成膜してコンタク
トホール１０８ａ内を埋めこむ。
【００１０】次いで、タングステン膜及びグルー膜をＣ
ＭＰ法により研磨して、これらを第１コンタクトホール
１０８ａ内に埋め込むことにより第１〜第３導電性プラ
グ１０９ａ〜１０９ｃを形成する。なお、第１〜第３導
電性プラグ１０９ａ〜１０９ｃとして、グルー膜及びタ
ングステン膜の代わりに、ドープドポリシリコン膜が使
用される場合もある。
ＭＰ法により研磨して、これらを第１コンタクトホール
１０８ａ内に埋め込むことにより第１〜第３導電性プラ
グ１０９ａ〜１０９ｃを形成する。なお、第１〜第３導
電性プラグ１０９ａ〜１０９ｃとして、グルー膜及びタ
ングステン膜の代わりに、ドープドポリシリコン膜が使
用される場合もある。
【００１１】その後に、第２及び第３導電性プラグ１０
９ｂ，１０９ｃにそれぞれ接続されるようにして、下部
電極１１５と強誘電体膜１１６と上部電極１１７により
構成される強誘電体キャパシタＱを形成する。
９ｂ，１０９ｃにそれぞれ接続されるようにして、下部
電極１１５と強誘電体膜１１６と上部電極１１７により
構成される強誘電体キャパシタＱを形成する。
【００１２】強誘電体キャパシタＱを構成する強誘電体
膜としては、チタン酸ジルコン酸鉛（ＰＺＴ）、Laドー
プＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ2
Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、ＳｒＢｉ2(Ｔａ，Ｎｂ)2Ｏ
9（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物材料など
が用いられる。この強誘電体膜は、アモルファス状態の
強誘電体膜を成膜した後に、６００℃以上の酸素雰囲気
で熱処理によってペロブスカイト構造へと結晶化させる
手法により得られる。
膜としては、チタン酸ジルコン酸鉛（ＰＺＴ）、Laドー
プＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ2
Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、ＳｒＢｉ2(Ｔａ，Ｎｂ)2Ｏ
9（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物材料など
が用いられる。この強誘電体膜は、アモルファス状態の
強誘電体膜を成膜した後に、６００℃以上の酸素雰囲気
で熱処理によってペロブスカイト構造へと結晶化させる
手法により得られる。
【００１３】その後、強誘電体キャパシタＱを覆う第２
層間絶縁膜１２０を形成し、第１導電性プラグ１０９ａ
上の第２層間絶縁膜１２０にビアホール１２０ａを形成
する。さらに、ビアホール１２０ａ内に第４導電性プラ
グ１２１を埋め込んで形成する。続いて、強誘電体キャ
パシタＱ上の第２層間絶縁膜１２０にビアホール１２０
ｂを形成する。
層間絶縁膜１２０を形成し、第１導電性プラグ１０９ａ
上の第２層間絶縁膜１２０にビアホール１２０ａを形成
する。さらに、ビアホール１２０ａ内に第４導電性プラ
グ１２１を埋め込んで形成する。続いて、強誘電体キャ
パシタＱ上の第２層間絶縁膜１２０にビアホール１２０
ｂを形成する。
【００１４】次いで、強誘電体キャパシタＱの上部電極
１１７及び第４導電性プラグ１２１にそれぞれ接続され
る１層目金属配線１２３及び導電性パッド１２３ａを形
成する。
１１７及び第４導電性プラグ１２１にそれぞれ接続され
る１層目金属配線１２３及び導電性パッド１２３ａを形
成する。
【００１５】さらに、第２層間絶縁膜１２０、一層目金
属配線１２３及び導電性パッド１２３ａの上に第３層間
絶縁膜１２４を形成する。続いて、第３層間絶縁膜１２
４をパターニングして導電性パッド１２３ａ上にビアホ
ール１２４ａを形成し、そのビアホール１２４ａ内に第
５導電性プラグ１２５を埋め込んで形成する。その後
に、二層目配線を第３層間絶縁膜上に形成するなどして
所定の多層配線を形成する。
属配線１２３及び導電性パッド１２３ａの上に第３層間
絶縁膜１２４を形成する。続いて、第３層間絶縁膜１２
４をパターニングして導電性パッド１２３ａ上にビアホ
ール１２４ａを形成し、そのビアホール１２４ａ内に第
５導電性プラグ１２５を埋め込んで形成する。その後
に、二層目配線を第３層間絶縁膜上に形成するなどして
所定の多層配線を形成する。
【００１６】
【発明が解決しようとする課題】前述したように、強誘
電体キャパシタＱを構成する強誘電体膜１１６は、アモ
ルファス状態の強誘電体膜を成膜した後に、６００℃以
上の酸素雰囲気での熱処理によってペロブスカイト構造
へと結晶化させることにより形成される。この熱処理で
用いられる酸素が、強誘電体キャパシタＱの下部電極を
透過し、導電性プラグ１０９ｂ，１０９ｃ（Ｗ又はＳｉ
プラグ）に拡散することにより、導電性プラグが酸化さ
れ、その結果、下部電極１１５と導電性プラグ１０９
ｂ，１０９ｃとのコンタクト抵抗が上昇してしまうとい
う問題がある。
電体キャパシタＱを構成する強誘電体膜１１６は、アモ
ルファス状態の強誘電体膜を成膜した後に、６００℃以
上の酸素雰囲気での熱処理によってペロブスカイト構造
へと結晶化させることにより形成される。この熱処理で
用いられる酸素が、強誘電体キャパシタＱの下部電極を
透過し、導電性プラグ１０９ｂ，１０９ｃ（Ｗ又はＳｉ
プラグ）に拡散することにより、導電性プラグが酸化さ
れ、その結果、下部電極１１５と導電性プラグ１０９
ｂ，１０９ｃとのコンタクト抵抗が上昇してしまうとい
う問題がある。
【００１７】さらに、導電性プラグ１０９ｂ，１０９ｃ
がＷプラグにより構成される場合は、Ｗプラグが酸素に
より酸化されると体積膨張を起こし、その結果、Ｗプラ
グ上に形成されたキャパシタＱが剥がれてしまうという
問題がある。
がＷプラグにより構成される場合は、Ｗプラグが酸素に
より酸化されると体積膨張を起こし、その結果、Ｗプラ
グ上に形成されたキャパシタＱが剥がれてしまうという
問題がある。
【００１８】これらの問題を解決するため、特開２００
１−２１０７９５号公報には、強誘電体キャパシタの下
部電極がＩｒＳｉ又はＩｒＳｉＮを含む膜で構成される
ようにして、導電性プラグへの酸素の拡散を防止するこ
とが記載されている。
１−２１０７９５号公報には、強誘電体キャパシタの下
部電極がＩｒＳｉ又はＩｒＳｉＮを含む膜で構成される
ようにして、導電性プラグへの酸素の拡散を防止するこ
とが記載されている。
【００１９】しかしながら、この方法では、下部電極を
形成した後のキャパシタ形成に係る熱処理時で用いられ
る酸素が導電性プラグに拡散することを防止できるとい
う効果はあるものの、導電性プラグの形成後から強誘電
体キャパシタの下部電極の形成前までの間における導電
性プラグの酸化については何ら考慮されていない。
形成した後のキャパシタ形成に係る熱処理時で用いられ
る酸素が導電性プラグに拡散することを防止できるとい
う効果はあるものの、導電性プラグの形成後から強誘電
体キャパシタの下部電極の形成前までの間における導電
性プラグの酸化については何ら考慮されていない。
【００２０】すなわち、導電性プラグを形成した後（キ
ャパシタの下部電極形成前）に、導電性プラグが露出し
た状態で酸素含有雰囲気で熱処理を行う場合や酸化性雰
囲気に放置される場合などに導電性プラグが酸化される
恐れがある。この問題は強誘電体キャパシタを有する半
導体装置の製造歩留りを大きく低下させる原因となる。
ャパシタの下部電極形成前）に、導電性プラグが露出し
た状態で酸素含有雰囲気で熱処理を行う場合や酸化性雰
囲気に放置される場合などに導電性プラグが酸化される
恐れがある。この問題は強誘電体キャパシタを有する半
導体装置の製造歩留りを大きく低下させる原因となる。
【００２１】本発明は以上の問題点を鑑みて創作された
ものであり、強誘電体キャパシタ形成に係る熱処理ばか
りではなく、強誘電体キャパシタの下部電極の形成前に
行われる熱処理などによる導電性プラグの酸化を防止す
ることができる半導体装置及びその製造方法を提供する
ことを目的とする。
ものであり、強誘電体キャパシタ形成に係る熱処理ばか
りではなく、強誘電体キャパシタの下部電極の形成前に
行われる熱処理などによる導電性プラグの酸化を防止す
ることができる半導体装置及びその製造方法を提供する
ことを目的とする。
【００２２】
【課題を解決するための手段】上記問題を解決するた
め、本発明は半導体装置に係り、半導体基板と、前記半
導体基板に形成された所定の不純物拡散層と、前記不純
物拡散層の上に形成された層間絶縁膜と、前不純物拡散
層上の前記層間絶縁膜の所定部に形成されたコンタクト
ホールと、前記コンタクトホール内の深さ方向のうちの
上側所定部を除いた部分に埋め込まれた導電性プラグ
と、前記コンタクトホール内のうちの前記上側所定部に
埋め込まれた酸素拡散防止導電膜と、前記酸素拡散防止
導電膜の上に形成されたキャパシタ用の下部電極と、前
記下部電極の上に形成された前記キャパシタ用の強誘電
体膜と、前記強誘電体膜の上に形成された前記キャパシ
タ用の上部電極とを有することを特徴とする。
め、本発明は半導体装置に係り、半導体基板と、前記半
導体基板に形成された所定の不純物拡散層と、前記不純
物拡散層の上に形成された層間絶縁膜と、前不純物拡散
層上の前記層間絶縁膜の所定部に形成されたコンタクト
ホールと、前記コンタクトホール内の深さ方向のうちの
上側所定部を除いた部分に埋め込まれた導電性プラグ
と、前記コンタクトホール内のうちの前記上側所定部に
埋め込まれた酸素拡散防止導電膜と、前記酸素拡散防止
導電膜の上に形成されたキャパシタ用の下部電極と、前
記下部電極の上に形成された前記キャパシタ用の強誘電
体膜と、前記強誘電体膜の上に形成された前記キャパシ
タ用の上部電極とを有することを特徴とする。
【００２３】本発明の半導体装置では、不純物拡散領域
上の層間絶縁膜にコンタクトホールが形成され、コンタ
クトホール内の深さ方向のうちの上側所定部を除く部分
には導電性プラグ（例えばＷ含有膜やシリコン膜）が形
成されている。また、コンタクトホール内のうちの導電
性プラグが形成されていない上側所定部には、酸素拡散
防止導電膜（例えばＩｒＳｉ膜など）が形成されてい
る。さらに、コンタクトホール内の上部に露出する酸素
拡散防止導電膜は、強誘電体キャパシタの下部電極に電
気的に接続されている。
上の層間絶縁膜にコンタクトホールが形成され、コンタ
クトホール内の深さ方向のうちの上側所定部を除く部分
には導電性プラグ（例えばＷ含有膜やシリコン膜）が形
成されている。また、コンタクトホール内のうちの導電
性プラグが形成されていない上側所定部には、酸素拡散
防止導電膜（例えばＩｒＳｉ膜など）が形成されてい
る。さらに、コンタクトホール内の上部に露出する酸素
拡散防止導電膜は、強誘電体キャパシタの下部電極に電
気的に接続されている。
【００２４】本発明の半導体装置が製造される際には、
導電性プラグがコンタクトホール内に所定量沈み込んだ
状態で形成され、その後、コンタクトホールの沈み込み
部に酸素拡散防止導電膜が形成されて導電性プラグがキ
ャップされる。このため、強誘電体キャパシタの下部電
極を形成する前に、酸素含有雰囲気で熱処理を行っても
導電性プラグが酸化される恐れがない。
導電性プラグがコンタクトホール内に所定量沈み込んだ
状態で形成され、その後、コンタクトホールの沈み込み
部に酸素拡散防止導電膜が形成されて導電性プラグがキ
ャップされる。このため、強誘電体キャパシタの下部電
極を形成する前に、酸素含有雰囲気で熱処理を行っても
導電性プラグが酸化される恐れがない。
【００２５】さらには、後工程で強誘電体キャパシタの
形成に係る酸素含有雰囲気での各種熱処理が施されて
も、導電性プラグは酸素拡散防止導電膜により保護され
ているため、導電性プラグが酸化される恐れがなくな
る。
形成に係る酸素含有雰囲気での各種熱処理が施されて
も、導電性プラグは酸素拡散防止導電膜により保護され
ているため、導電性プラグが酸化される恐れがなくな
る。
【００２６】このように、本発明の半導体装置では、強
誘電体キャパシタ形成に係る酸素含有雰囲気での熱処理
時に酸素などの汚染物による導電性プラグの酸化を防止
できるばかりではなく、強誘電体キャパシタの下部電極
を形成する前に酸素含有雰囲気で熱処理を行っても導電
性プラグが酸化される恐れがない。
誘電体キャパシタ形成に係る酸素含有雰囲気での熱処理
時に酸素などの汚染物による導電性プラグの酸化を防止
できるばかりではなく、強誘電体キャパシタの下部電極
を形成する前に酸素含有雰囲気で熱処理を行っても導電
性プラグが酸化される恐れがない。
【００２７】つまり、強誘電体キャパシタを有する半導
体装置の製造工程のあらゆる熱処理において、酸素など
による導電性プラグの酸化が抑制され、その結果、導電
性プラグと下部電極とのコンタクト不良や強誘電体キャ
パシタが剥がれの発生が防止される。このため、本発明
の半導体装置は、高い製造歩留りで製造されると共に、
高性能で信頼性が高い強誘電体キャパシタを備えたもの
として製造される。
体装置の製造工程のあらゆる熱処理において、酸素など
による導電性プラグの酸化が抑制され、その結果、導電
性プラグと下部電極とのコンタクト不良や強誘電体キャ
パシタが剥がれの発生が防止される。このため、本発明
の半導体装置は、高い製造歩留りで製造されると共に、
高性能で信頼性が高い強誘電体キャパシタを備えたもの
として製造される。
【００２８】本発明の一つの好適な態様では、前記導電
性プラグは、前記グルー膜及びタングテン膜により構成
される積層膜からなると共に、前記酸素拡散防止導電膜
は、イリジウムシリサイド膜からなり、かつ、前記イリ
ジウムシリサイド膜と前記タングステン膜との間にタン
グステンシリサイド膜が形成されている。
性プラグは、前記グルー膜及びタングテン膜により構成
される積層膜からなると共に、前記酸素拡散防止導電膜
は、イリジウムシリサイド膜からなり、かつ、前記イリ
ジウムシリサイド膜と前記タングステン膜との間にタン
グステンシリサイド膜が形成されている。
【００２９】このような構造を有する半導体装置は、ま
ず、コンタクトホール内にグルー膜及びタングテン膜か
らなるＷプラグが所定量沈み込んで形成され、この沈み
込み部にシリコン膜が埋め込まれてコンタクトホールが
キャップされる。その後、強誘電体キャパシタの下部電
極を構成するイリジウム膜がこのシリコン膜に接触して
形成され、例えば下部電極の熱処理工程で同時にイリジ
ウム膜とシリコン膜とが反応してイリジウムシリサイド
膜が形成される。また、これと同時に、シリコン膜とＷ
プラグとが反応してイリジウムシリサイド膜とＷプラグ
との界面にタングステンシリサイド膜が形成される。
ず、コンタクトホール内にグルー膜及びタングテン膜か
らなるＷプラグが所定量沈み込んで形成され、この沈み
込み部にシリコン膜が埋め込まれてコンタクトホールが
キャップされる。その後、強誘電体キャパシタの下部電
極を構成するイリジウム膜がこのシリコン膜に接触して
形成され、例えば下部電極の熱処理工程で同時にイリジ
ウム膜とシリコン膜とが反応してイリジウムシリサイド
膜が形成される。また、これと同時に、シリコン膜とＷ
プラグとが反応してイリジウムシリサイド膜とＷプラグ
との界面にタングステンシリサイド膜が形成される。
【００３０】このような半導体装置では、その製造工程
において、コンタクトホール内の上部にキャップされた
シリコン膜が、強誘電体キャパシタの下部電極が形成さ
れる前の酸素含有雰囲気での熱処理によるＷプラグの酸
化を防止するブロック膜として機能する。さらに、イリ
ジウムシリサイド膜が、強誘電体キャパシタ形成に係る
酸素含有雰囲気での熱処理によるＷプラグの酸化を防止
するブロック膜として機能する。
において、コンタクトホール内の上部にキャップされた
シリコン膜が、強誘電体キャパシタの下部電極が形成さ
れる前の酸素含有雰囲気での熱処理によるＷプラグの酸
化を防止するブロック膜として機能する。さらに、イリ
ジウムシリサイド膜が、強誘電体キャパシタ形成に係る
酸素含有雰囲気での熱処理によるＷプラグの酸化を防止
するブロック膜として機能する。
【００３１】このような構造にすることにより、コンタ
クトホール内の上部が酸素拡散防止導電膜でキャップさ
れた構造を容易に形成することができる。しかも、下部
電極を構成するイリジウム膜は、それとシリコン膜とで
生成されたイリジウムシリサイド膜及びシリコン膜とＷ
プラグとが反応して生成したタングステンシリサイド膜
を介してＷプラグに電気的に接続されるため、Ｗプラグ
と下部電極とが低いコンタクト抵抗で接続されるように
なる。
クトホール内の上部が酸素拡散防止導電膜でキャップさ
れた構造を容易に形成することができる。しかも、下部
電極を構成するイリジウム膜は、それとシリコン膜とで
生成されたイリジウムシリサイド膜及びシリコン膜とＷ
プラグとが反応して生成したタングステンシリサイド膜
を介してＷプラグに電気的に接続されるため、Ｗプラグ
と下部電極とが低いコンタクト抵抗で接続されるように
なる。
【００３２】このように、製造製造工程のあらゆる熱処
理において導電性プラグの酸化を防止でき、かつ高性能
な強誘電体キャパシタを有する半導体装置の製造が容易
になる。
理において導電性プラグの酸化を防止でき、かつ高性能
な強誘電体キャパシタを有する半導体装置の製造が容易
になる。
【００３３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。
て、添付の図面を参照して説明する。
【００３４】（第１の実施の形態）図１〜図５は、本発
明の第１実施形態に係る半導体装置の製造工程を示す断
面図である。なお、本実施形態の半導体装置としてＦｅ
ＲＡＭを例に挙げて説明する。
明の第１実施形態に係る半導体装置の製造工程を示す断
面図である。なお、本実施形態の半導体装置としてＦｅ
ＲＡＭを例に挙げて説明する。
【００３５】まず、図１（ａ）に示す断面構造を得るま
での工程を説明する。
での工程を説明する。
【００３６】図１（ａ）に示すように、ｎ型又はｐ型の
シリコン（半導体）基板１のトランジスタ形成領域の周
囲にフォトリソグラフィ法により素子分離用溝を形成し
た後に、素子分離用溝の中に酸化シリコン(ＳｉＯ2)を
埋め込んで素子分離絶縁膜２を形成する。そのような構
造の素子分離絶縁膜２は、ＳＴＩ(Shallow Trench Isol
ation)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidatio
n of Silicon）法により形成した絶縁膜を素子分離絶縁
膜として採用してもよい。
シリコン（半導体）基板１のトランジスタ形成領域の周
囲にフォトリソグラフィ法により素子分離用溝を形成し
た後に、素子分離用溝の中に酸化シリコン(ＳｉＯ2)を
埋め込んで素子分離絶縁膜２を形成する。そのような構
造の素子分離絶縁膜２は、ＳＴＩ(Shallow Trench Isol
ation)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidatio
n of Silicon）法により形成した絶縁膜を素子分離絶縁
膜として採用してもよい。
【００３７】続いて、シリコン基板１のトランジスタ形
成領域にｐ型不純物を導入してｐウェル１ａを形成す
る。さらに、シリコン基板１のトランジスタ形成領域表
面を熱酸化して、ゲート絶縁膜３となるシリコン酸化膜
を形成する。
成領域にｐ型不純物を導入してｐウェル１ａを形成す
る。さらに、シリコン基板１のトランジスタ形成領域表
面を熱酸化して、ゲート絶縁膜３となるシリコン酸化膜
を形成する。
【００３８】次いで、シリコン基板１の上側全面に非晶
質又は多結晶シリコン膜を形成し、これをフォトリソグ
ラフィ法によりパターニングして、ゲート電極４ｘ，４
ｙを形成する。
質又は多結晶シリコン膜を形成し、これをフォトリソグ
ラフィ法によりパターニングして、ゲート電極４ｘ，４
ｙを形成する。
【００３９】なお、１つのｐウェル１ａ上には２つのゲ
ート電極４ｘ，４ｙが並列に形成され、それらのゲート
電極４ｘ，４ｙはワード線の一部を構成する。
ート電極４ｘ，４ｙが並列に形成され、それらのゲート
電極４ｘ，４ｙはワード線の一部を構成する。
【００４０】次いで、ｐウェル１ａのうちゲート電極４
ｘ，４ｙの両側にｎ型不純物をイオン注入してソース／
ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜
５ｃを形成する。
ｘ，４ｙの両側にｎ型不純物をイオン注入してソース／
ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜
５ｃを形成する。
【００４１】さらに、ＣＶＤ法により絶縁膜、例えば酸
化シリコン（ＳｉＯ2）膜をシリコン基板１の全面に形
成した後に、その絶縁膜をエッチバックしてゲート電極
４ｘ，４ｙの両側部分に絶縁性のサイドウォールスペー
サ６として残す。
化シリコン（ＳｉＯ2）膜をシリコン基板１の全面に形
成した後に、その絶縁膜をエッチバックしてゲート電極
４ｘ，４ｙの両側部分に絶縁性のサイドウォールスペー
サ６として残す。
【００４２】続いて、ゲート電極４ｘ，４ｙとサイドウ
ォールスペーサ６をマスクに使用して、第１〜第３のｎ
型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン
注入することにより、第１〜第３のｎ型不純物拡散領域
５ａ〜５ｃをＬＤＤ構造にする。
ォールスペーサ６をマスクに使用して、第１〜第３のｎ
型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン
注入することにより、第１〜第３のｎ型不純物拡散領域
５ａ〜５ｃをＬＤＤ構造にする。
【００４３】なお、１つのトランジスタ形成領域におけ
る２つのゲート電極４ｘ，４ｙの間の第１のｎ型不純物
拡散領域５ａはビット線に電気的に接続され、トランジ
スタ形成領域の両端側の第２、第３のｎ型不純物拡散領
域５ｂ，５ｃはキャパシタの下部電極に電気的に接続さ
れる。
る２つのゲート電極４ｘ，４ｙの間の第１のｎ型不純物
拡散領域５ａはビット線に電気的に接続され、トランジ
スタ形成領域の両端側の第２、第３のｎ型不純物拡散領
域５ｂ，５ｃはキャパシタの下部電極に電気的に接続さ
れる。
【００４４】次いで、半導体基板１の全面をＨＦ（フッ
酸）系の薬液で前処理した後、スパッタリング法を用い
て、下から順に、膜厚が例えば１０ｎｍ／３０ｎｍのＣ
ｏ膜／ＴｉＮ膜（不図示）を成膜する。
酸）系の薬液で前処理した後、スパッタリング法を用い
て、下から順に、膜厚が例えば１０ｎｍ／３０ｎｍのＣ
ｏ膜／ＴｉＮ膜（不図示）を成膜する。
【００４５】次いで、窒素雰囲気中で、温度が５００〜
５２０℃の範囲で、３０秒間、第１のＲＴＡ（rapid th
ermal annealing）処理を行うことにより、Ｃｏ膜と第
１〜第３のｎ型不純物拡散領域５ａ〜５ｃ及びゲート電
極４ｘ，４ｙの上層部とを反応させる。
５２０℃の範囲で、３０秒間、第１のＲＴＡ（rapid th
ermal annealing）処理を行うことにより、Ｃｏ膜と第
１〜第３のｎ型不純物拡散領域５ａ〜５ｃ及びゲート電
極４ｘ，４ｙの上層部とを反応させる。
【００４６】続いて、過酸化アンモニア水と硫酸過酸化
水素水との混合液で、ＴｉＮ膜と素子分離絶縁膜２及び
サイドウォールスペーサ６上の未反応のＣｏ膜を除去す
る。
水素水との混合液で、ＴｉＮ膜と素子分離絶縁膜２及び
サイドウォールスペーサ６上の未反応のＣｏ膜を除去す
る。
【００４７】次いで、窒素雰囲気中で、温度が８００〜
８４０℃の範囲で、３０秒間の第２のＲＴＡ処理を行
う。これにより、第１〜第３のｎ型不純物拡散領域５ａ
〜５ｃ及びゲート電極４ｘ，４ｙ上にＣｏＳｉ層４ａ〜
４ｅがセルフアラインで形成される。
８４０℃の範囲で、３０秒間の第２のＲＴＡ処理を行
う。これにより、第１〜第３のｎ型不純物拡散領域５ａ
〜５ｃ及びゲート電極４ｘ，４ｙ上にＣｏＳｉ層４ａ〜
４ｅがセルフアラインで形成される。
【００４８】以上の工程により、ｐウェル１ａにはゲー
ト電極４ｘ，４ｙ、ＬＤＤ構造のｎ型不純物拡散層５ａ
〜５及びＣｏサリサイド構造を有する２つのＭＯＳトラ
ンジスタＴ１，Ｔ２が形成される。
ト電極４ｘ，４ｙ、ＬＤＤ構造のｎ型不純物拡散層５ａ
〜５及びＣｏサリサイド構造を有する２つのＭＯＳトラ
ンジスタＴ１，Ｔ２が形成される。
【００４９】次いで、ＭＯＳトランジスタＴ１，Ｔ２を
覆うカバー絶縁膜７として約２００ｎｍの厚さの酸窒化
シリコン（ＳｉＯＮ）膜をプラズマＣＶＤ法によりシリ
コン基板１の全面に形成する。その後、ＴＥＯＳガスを
用いるプラズマＣＶＤ法により、膜厚１．０μｍ程度の
酸化シリコン（ＳｉＯ2）を第１層間絶縁膜８としてカ
バー膜７の上に形成する。
覆うカバー絶縁膜７として約２００ｎｍの厚さの酸窒化
シリコン（ＳｉＯＮ）膜をプラズマＣＶＤ法によりシリ
コン基板１の全面に形成する。その後、ＴＥＯＳガスを
用いるプラズマＣＶＤ法により、膜厚１．０μｍ程度の
酸化シリコン（ＳｉＯ2）を第１層間絶縁膜８としてカ
バー膜７の上に形成する。
【００５０】続いて、第１層間絶縁膜８の緻密化処理と
して、例えば常圧の窒素雰囲気中で第１層間絶縁膜８を
７００℃の温度で３０分間熱処理する。その後に、第１
層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により
平坦化する。
して、例えば常圧の窒素雰囲気中で第１層間絶縁膜８を
７００℃の温度で３０分間熱処理する。その後に、第１
層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により
平坦化する。
【００５１】次に、図１（ｂ）に示す構造を形成するま
での工程を説明する。
での工程を説明する。
【００５２】まず、フォトリソグラフィ法によりカバー
絶縁膜７と第１層間絶縁膜８をパターニングして、第１
の不純物拡散領域５ａに到達する深さの第１のコンタク
トホール８ａを形成する。その後、第１層間絶縁膜８上
面とコンタクトホール８ａ内面に、グルー膜として膜厚
３０ｎｍのチタン（Ｔｉ）膜と膜厚５０ｎｍの窒化チタ
ン（ＴｉＮ）膜をスパッタリング法により順に形成す
る。さらに、ＷＦ6を用いるＣＶＤ法によってタングス
テン（Ｗ）膜をＴＩＮ膜上に成長して第１のコンタクト
ホール８ａ内を完全に埋め込む。
絶縁膜７と第１層間絶縁膜８をパターニングして、第１
の不純物拡散領域５ａに到達する深さの第１のコンタク
トホール８ａを形成する。その後、第１層間絶縁膜８上
面とコンタクトホール８ａ内面に、グルー膜として膜厚
３０ｎｍのチタン（Ｔｉ）膜と膜厚５０ｎｍの窒化チタ
ン（ＴｉＮ）膜をスパッタリング法により順に形成す
る。さらに、ＷＦ6を用いるＣＶＤ法によってタングス
テン（Ｗ）膜をＴＩＮ膜上に成長して第１のコンタクト
ホール８ａ内を完全に埋め込む。
【００５３】続いて、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭ
Ｐ法により研磨して第１層間絶縁膜８の上面上から除去
する。第１のコンタクトホール８ａ内に残されたタング
ステン膜、ＴｉＮ膜及びＴｉ膜は第１導電性プラグ９と
して使用される。
Ｐ法により研磨して第１層間絶縁膜８の上面上から除去
する。第１のコンタクトホール８ａ内に残されたタング
ステン膜、ＴｉＮ膜及びＴｉ膜は第１導電性プラグ９と
して使用される。
【００５４】その後に、図１（ｃ）に示すように、第１
層間絶縁膜８上と第１導電性プラグ９上に、膜厚１００
ｎｍの窒化シリコン(Ｓｉ3Ｎ4)よりなる酸化防止絶縁膜
１０ａと膜厚１００ｎｍのＳｉＯ2よりなる下地絶縁膜
１０ｂをプラズマＣＶＤ法により順に形成する。そのＳ
ｉＯ2膜はＴＥＯＳを用いてプラズマＣＶＤにより成長
される。酸化防止絶縁膜１０ａは、後のアニール等によ
る熱処理の際に第１導電性プラグ９が異常酸化してコン
タクト不良を起こさないようにするために形成され、そ
の膜厚を例えば７０ｎｍ以上にすることが望ましい。
層間絶縁膜８上と第１導電性プラグ９上に、膜厚１００
ｎｍの窒化シリコン(Ｓｉ3Ｎ4)よりなる酸化防止絶縁膜
１０ａと膜厚１００ｎｍのＳｉＯ2よりなる下地絶縁膜
１０ｂをプラズマＣＶＤ法により順に形成する。そのＳ
ｉＯ2膜はＴＥＯＳを用いてプラズマＣＶＤにより成長
される。酸化防止絶縁膜１０ａは、後のアニール等によ
る熱処理の際に第１導電性プラグ９が異常酸化してコン
タクト不良を起こさないようにするために形成され、そ
の膜厚を例えば７０ｎｍ以上にすることが望ましい。
【００５５】次いで、レジストパターン（不図示）を用
いて、図２（ａ）に示すように、酸化防止絶縁膜１０
ａ、下地絶縁膜１０ｂ及び第１層間絶縁膜８をエッチン
グすることにより、第２及び第３の不純物拡散領域５
ｂ，５ｃの上に第２及び第３のコンタクトホール８ｂ，
８ｃを形成する。
いて、図２（ａ）に示すように、酸化防止絶縁膜１０
ａ、下地絶縁膜１０ｂ及び第１層間絶縁膜８をエッチン
グすることにより、第２及び第３の不純物拡散領域５
ｂ，５ｃの上に第２及び第３のコンタクトホール８ｂ，
８ｃを形成する。
【００５６】次に、図６〜図８を説明に加えて第２及び
第３のコンタクトホール８ｂ，８ｃ内にプラグ及び酸素
拡散防止導電膜を形成する方法について詳しく説明す
る。図６〜図８は図２（ａ）のコンタクトホール内に導
電性プラグ及び酸素拡散防止導電膜を埋め込む方法を示
す部分拡大断面図である。なお、図６〜図８では図２
（ａ）の第２のコンタクトホール８ｂに係る部分のみが
描かれている。
第３のコンタクトホール８ｂ，８ｃ内にプラグ及び酸素
拡散防止導電膜を形成する方法について詳しく説明す
る。図６〜図８は図２（ａ）のコンタクトホール内に導
電性プラグ及び酸素拡散防止導電膜を埋め込む方法を示
す部分拡大断面図である。なお、図６〜図８では図２
（ａ）の第２のコンタクトホール８ｂに係る部分のみが
描かれている。
【００５７】図６（ａ）に示すように、まず、下地絶縁
膜１０ｂ上面と第２のコンタクトホール８ｂ内面上に、
膜厚３０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ膜とをス
パッタリング法により順に形成してグルー膜１１ｘとす
る。さらに、ＣＶＤ法によりＷ膜１１ｙをグルー膜１１
ｘ上に成膜して第２のコンタクトホール８ｂ内を完全に
埋め込む。
膜１０ｂ上面と第２のコンタクトホール８ｂ内面上に、
膜厚３０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ膜とをス
パッタリング法により順に形成してグルー膜１１ｘとす
る。さらに、ＣＶＤ法によりＷ膜１１ｙをグルー膜１１
ｘ上に成膜して第２のコンタクトホール８ｂ内を完全に
埋め込む。
【００５８】続いて、図６（ｂ）に示すように、Ｗ膜１
１ｙ及びグルー膜１１ｘをＣＭＰ法により研磨して下地
絶縁膜１０ｂの上面上から除去する。これにより第２の
コンタクトホール８ｂ内にＷ膜１１ｙ及びグルー膜１１
ｘからなる第２導電性プラグ１１ａが埋め込まれる。
１ｙ及びグルー膜１１ｘをＣＭＰ法により研磨して下地
絶縁膜１０ｂの上面上から除去する。これにより第２の
コンタクトホール８ｂ内にＷ膜１１ｙ及びグルー膜１１
ｘからなる第２導電性プラグ１１ａが埋め込まれる。
【００５９】次いで、図６（ｃ）に示すように、下地絶
縁膜１０ｂ、Ｗ膜１１ｙ及びグルー膜１１ｘが露出する
面をドライエッチングによりエッチングする。ドライエ
ッチングは、例えば、Ｃｌ2：１００ｓｃｃｍ、ＢＣ
ｌ3：５０ｓｃｃｍ、圧力：０．０５Ｔｏｒｒ、ＲＦパ
ワー２００Ｗの条件により行われる。
縁膜１０ｂ、Ｗ膜１１ｙ及びグルー膜１１ｘが露出する
面をドライエッチングによりエッチングする。ドライエ
ッチングは、例えば、Ｃｌ2：１００ｓｃｃｍ、ＢＣ
ｌ3：５０ｓｃｃｍ、圧力：０．０５Ｔｏｒｒ、ＲＦパ
ワー２００Ｗの条件により行われる。
【００６０】上記したドライエッチングの条件は、エッ
チング選択比（Ｗ膜１１ｙ及びグルー膜１１ｘのエッチ
レート／下地絶縁膜１０ｂ（ＳＩＯ2膜）のエッチレー
ト）が高いため、図６（ｃ）に示すように、Ｗ膜１１ｙ
及びグルー膜１１ｘが下地絶縁膜１０ｂに対して選択的
にエッチングされて、第２導電性プラグ１１ａの上面が
下地絶縁膜１０ｂの上面から所定量沈み込むリセス部１
２が形成される。このとき、下地絶縁膜１０ｂの上面か
らのリセス量Ｒが１５〜２０ｎｍになるようにすること
が好ましい。
チング選択比（Ｗ膜１１ｙ及びグルー膜１１ｘのエッチ
レート／下地絶縁膜１０ｂ（ＳＩＯ2膜）のエッチレー
ト）が高いため、図６（ｃ）に示すように、Ｗ膜１１ｙ
及びグルー膜１１ｘが下地絶縁膜１０ｂに対して選択的
にエッチングされて、第２導電性プラグ１１ａの上面が
下地絶縁膜１０ｂの上面から所定量沈み込むリセス部１
２が形成される。このとき、下地絶縁膜１０ｂの上面か
らのリセス量Ｒが１５〜２０ｎｍになるようにすること
が好ましい。
【００６１】なお、ドライエッチングによりリセス部１
２を形成する代わりに、Ｗ膜１１ｙ及びグルー膜１１ｘ
をＣＭＰ法により研磨する工程で、オーバー研磨を行っ
て同様なリセス部１２を形成してもよい。
２を形成する代わりに、Ｗ膜１１ｙ及びグルー膜１１ｘ
をＣＭＰ法により研磨する工程で、オーバー研磨を行っ
て同様なリセス部１２を形成してもよい。
【００６２】続いて、図７（ａ）に示すように、図６
（ｃ）の構造の上に、膜厚が例えば１００ｎｍ程度の多
結晶シリコン膜（ｐ−Ｓｉ膜）１３をＣＶＤ法により成
膜してリセス部１２を埋め込む。
（ｃ）の構造の上に、膜厚が例えば１００ｎｍ程度の多
結晶シリコン膜（ｐ−Ｓｉ膜）１３をＣＶＤ法により成
膜してリセス部１２を埋め込む。
【００６３】次いで、図７（ｂ）に示すように、多結晶
シリコン膜１３をＣＭＰにより研磨して下地絶縁膜１０
ｂの上面から除去する。これにより、リセス部１２内に
キャップシリコン膜１３ａが埋め込まれることで、キャ
ップシリコン膜１３ａの上面と下地絶縁膜１０ｂの上面
とが略同一面になって平坦化される。なお、多結晶シリ
コン膜１３をドライエッチングによりエッチバッグして
同様にリセス部１２内に埋め込んでもよい。
シリコン膜１３をＣＭＰにより研磨して下地絶縁膜１０
ｂの上面から除去する。これにより、リセス部１２内に
キャップシリコン膜１３ａが埋め込まれることで、キャ
ップシリコン膜１３ａの上面と下地絶縁膜１０ｂの上面
とが略同一面になって平坦化される。なお、多結晶シリ
コン膜１３をドライエッチングによりエッチバッグして
同様にリセス部１２内に埋め込んでもよい。
【００６４】このようにして、図２（ｂ）に示すよう
に、第２及び第３のコンタクトホール８ｂ，８ｃのうち
の上側所定部を除く主要部に、第２及び第３導電性プラ
グ１１ａ，１１ｂが下地絶縁膜１０ｂの上面から所定量
沈み込んだ状態でそれぞれ形成され、かつ第２及び第３
のコンタクトホール８ｂ，８ｃのうちの上側所定部にキ
ャップシリコン膜１３ａがそれぞれ埋めこまれた構造が
得られる。
に、第２及び第３のコンタクトホール８ｂ，８ｃのうち
の上側所定部を除く主要部に、第２及び第３導電性プラ
グ１１ａ，１１ｂが下地絶縁膜１０ｂの上面から所定量
沈み込んだ状態でそれぞれ形成され、かつ第２及び第３
のコンタクトホール８ｂ，８ｃのうちの上側所定部にキ
ャップシリコン膜１３ａがそれぞれ埋めこまれた構造が
得られる。
【００６５】本実施形態では、第２及び第３導電性プラ
グ１１ａ，１１ｂはキャップシリコン膜１３ａによって
カバーされているので、強誘電体キャパシタを形成する
工程の前に、酸素雰囲気で熱処理を行っても、第２及び
第３導電性プラグ１１ａ，１１ｂのＷ膜１１ｙが酸化さ
れる恐れがない。この場合、キャップシリコン膜１３ａ
の上面が酸化されるが、キャップシリコン膜１３ａ（ｐ
−Ｓｉ膜）はＷ膜と比較すると酸化されにくい特性を有
するため、強誘電体キャパシタと導電性プラグとの電気
的なコンタクトに悪影響を及ぼすことはない。
グ１１ａ，１１ｂはキャップシリコン膜１３ａによって
カバーされているので、強誘電体キャパシタを形成する
工程の前に、酸素雰囲気で熱処理を行っても、第２及び
第３導電性プラグ１１ａ，１１ｂのＷ膜１１ｙが酸化さ
れる恐れがない。この場合、キャップシリコン膜１３ａ
の上面が酸化されるが、キャップシリコン膜１３ａ（ｐ
−Ｓｉ膜）はＷ膜と比較すると酸化されにくい特性を有
するため、強誘電体キャパシタと導電性プラグとの電気
的なコンタクトに悪影響を及ぼすことはない。
【００６６】次いで、図７（ｃ）に示すように、第２、
第３導電性プラグ１１ａ，１１ｂ及び下地絶縁膜１０ｂ
上に、下から順に、例えば、膜厚１５０ｎｍのイリジウ
ム（Ｉｒ）膜１５ｘ、膜厚５０ｎｍの酸化イリジウム
（ＩｒＯX）膜１５ｙ及び膜厚５０ｎｍのプラチナ（Ｐ
ｔ）膜１５ｚを成膜する。
第３導電性プラグ１１ａ，１１ｂ及び下地絶縁膜１０ｂ
上に、下から順に、例えば、膜厚１５０ｎｍのイリジウ
ム（Ｉｒ）膜１５ｘ、膜厚５０ｎｍの酸化イリジウム
（ＩｒＯX）膜１５ｙ及び膜厚５０ｎｍのプラチナ（Ｐ
ｔ）膜１５ｚを成膜する。
【００６７】これにより、下から順に、Ｉｒ膜１５ｘ／
ＩｒＯX膜１５ｙ／Ｐｔ膜１５ｚにより構成される積層
膜からなる第１導電膜１５が形成される。第１導電膜１
５は強誘電体キャパシタの下部電極となるものである。
ＩｒＯX膜１５ｙ／Ｐｔ膜１５ｚにより構成される積層
膜からなる第１導電膜１５が形成される。第１導電膜１
５は強誘電体キャパシタの下部電極となるものである。
【００６８】なお、第１導電膜１５として好適な積層膜
の構造を例示したが、ＩｒＯX膜１５ｙ／Ｐｔ膜１５ｚ
の構造の代わりに、Ｐｔ膜、Ｉｒ膜、Ｒｕ膜、Ｔｉ膜、
ＰｔＯX膜、ＩｒＯX膜、ＲｕＯX膜及びＴｉＯX膜の群か
ら選択される２つ以上の膜を含む積層膜を用いてもよ
い。
の構造を例示したが、ＩｒＯX膜１５ｙ／Ｐｔ膜１５ｚ
の構造の代わりに、Ｐｔ膜、Ｉｒ膜、Ｒｕ膜、Ｔｉ膜、
ＰｔＯX膜、ＩｒＯX膜、ＲｕＯX膜及びＴｉＯX膜の群か
ら選択される２つ以上の膜を含む積層膜を用いてもよ
い。
【００６９】次いで、第１導電膜１５を、ＲＴＡ装置を
用いてＡｒ雰囲気の６００〜７５０℃の温度の条件で６
０秒間、熱処理することによりＰｔの結晶化を行う。
用いてＡｒ雰囲気の６００〜７５０℃の温度の条件で６
０秒間、熱処理することによりＰｔの結晶化を行う。
【００７０】このとき、図７（ｃ）及び図３（ａ）に示
すように、キャップシリコン膜１３ａとこの直上のＩｒ
膜１５ｘとが反応してイリジウムシリサイド（ＩｒＳ
ｉ）膜１３ｘが形成されると共に、キャップシリコン膜
１３ａとこの直下のＷ膜１１ｙとが反応してタングステ
ンシリサイド（ＷＳｉ）膜１３ｙが形成される。なお、
イリジウム膜とシリコン膜とが反応してイリジウムシリ
サイド膜が生成される温度は５００〜６００℃程度以上
であって、またタングステン膜とイリジウム膜とが反応
してタングステンシリサイド膜が生成される温度は８０
０℃程度以上である。
すように、キャップシリコン膜１３ａとこの直上のＩｒ
膜１５ｘとが反応してイリジウムシリサイド（ＩｒＳ
ｉ）膜１３ｘが形成されると共に、キャップシリコン膜
１３ａとこの直下のＷ膜１１ｙとが反応してタングステ
ンシリサイド（ＷＳｉ）膜１３ｙが形成される。なお、
イリジウム膜とシリコン膜とが反応してイリジウムシリ
サイド膜が生成される温度は５００〜６００℃程度以上
であって、またタングステン膜とイリジウム膜とが反応
してタングステンシリサイド膜が生成される温度は８０
０℃程度以上である。
【００７１】ここで、ＩｒＳｉ膜１３ｘの熱的安定性に
ついて説明する。本発明の実施形態の半導体装置の特徴
の一つは、導電性プラグと強誘電体キャパシタの下部電
極との間にＩｒＳｉ膜などからなる酸素ブロック膜を設
けることにより、キャパシタ形成に係る酸素含有雰囲気
での熱処理による導電性プラグの酸化やこれに伴う体積
膨張を防止することにある。このため、本願発明者はＩ
ｒＳｉ膜の熱的安定性に注目して調査を行った。
ついて説明する。本発明の実施形態の半導体装置の特徴
の一つは、導電性プラグと強誘電体キャパシタの下部電
極との間にＩｒＳｉ膜などからなる酸素ブロック膜を設
けることにより、キャパシタ形成に係る酸素含有雰囲気
での熱処理による導電性プラグの酸化やこれに伴う体積
膨張を防止することにある。このため、本願発明者はＩ
ｒＳｉ膜の熱的安定性に注目して調査を行った。
【００７２】本願発明者は、シリコン基板上に絶縁膜を
介して多結晶シリコン膜を成膜し、この上にＩｒ膜を成
膜し、さらに熱処理を行って膜厚が７０ｎｍ程度のＩｒ
Ｓｉ膜を形成して実験サンプルを作成した。続いて、こ
の実験サンプルを５５０℃、６００℃、６５０℃の温度
でそれぞれ熱処理を行った。なお、実験サンプルを室温
放置したものを基準サンプルとした。そして、各サンプ
ルのＩｒＳｉ膜の断面をＳＥＭ（Scanning Electron Mi
croscope）により撮影してそれぞれのＩｒＳｉ膜の膜厚
を調査した。
介して多結晶シリコン膜を成膜し、この上にＩｒ膜を成
膜し、さらに熱処理を行って膜厚が７０ｎｍ程度のＩｒ
Ｓｉ膜を形成して実験サンプルを作成した。続いて、こ
の実験サンプルを５５０℃、６００℃、６５０℃の温度
でそれぞれ熱処理を行った。なお、実験サンプルを室温
放置したものを基準サンプルとした。そして、各サンプ
ルのＩｒＳｉ膜の断面をＳＥＭ（Scanning Electron Mi
croscope）により撮影してそれぞれのＩｒＳｉ膜の膜厚
を調査した。
【００７３】図９はＩｒＳｉ膜を熱処理した際の膜厚の
変化を示すものである。
変化を示すものである。
【００７４】図９に示すように、室温放置した基準サン
プルのＩｒＳｉ膜の膜厚は７０ｎｍ程度であって、５５
０℃で熱処理を行った実験サンプルのＩｒＳｉ膜の膜厚
は８０ｎｍであった。また、６００℃及び６５０℃で熱
処理を行った実験サンプルのＩｒＳｉ膜の膜厚はそれぞ
れ７０ｎｍ、６０ｎｍであった。このように、ＩｒＳｉ
膜は少なくとも６５０℃までの熱処理においては膜厚の
変動が殆どなく、熱的に安定であることが確認された。
プルのＩｒＳｉ膜の膜厚は７０ｎｍ程度であって、５５
０℃で熱処理を行った実験サンプルのＩｒＳｉ膜の膜厚
は８０ｎｍであった。また、６００℃及び６５０℃で熱
処理を行った実験サンプルのＩｒＳｉ膜の膜厚はそれぞ
れ７０ｎｍ、６０ｎｍであった。このように、ＩｒＳｉ
膜は少なくとも６５０℃までの熱処理においては膜厚の
変動が殆どなく、熱的に安定であることが確認された。
【００７５】導電性プラグと強誘電体キャパシタの下部
電極との間にこのような熱的に安定なＩｒＳｉ膜を介在
させることにより、強誘電体キャパシタ形成に係る酸素
含有雰囲気での各種熱処理における導電性プラグ（Ｗ
膜）の酸化を防止するができる。
電極との間にこのような熱的に安定なＩｒＳｉ膜を介在
させることにより、強誘電体キャパシタ形成に係る酸素
含有雰囲気での各種熱処理における導電性プラグ（Ｗ
膜）の酸化を防止するができる。
【００７６】なお、本実施形態では、導電性プラグ１１
ａ，１１ｂ（グルー膜１１ｘ／Ｗ膜１１ｙ）と強誘電体
キャパシタＱの下部電極１５との間にＩｒＳｉ膜１３ｘ
（酸素拡散防止導電膜）が介在するようにしたが、Ｉｒ
Ｓｉ膜１３ｘの代わりにモリブデン（Ｍｏ）膜、白金
（Ｐｔ）膜又はルテニウム（Ｌｕ）膜が介在するように
してもよい。この場合、図７（ａ）の多結晶シリコン１
３を成膜する代わりに、Ｍｏ膜、Ｐｔ膜又はＬｕ膜を、
リセス部１２を埋め込むようにして成膜し、これらの膜
をＣＭＰやエッチングにより除去して同様にコンタクト
ホール１１ａ，１１ｂの上側所定部にキャップすればよ
い。
ａ，１１ｂ（グルー膜１１ｘ／Ｗ膜１１ｙ）と強誘電体
キャパシタＱの下部電極１５との間にＩｒＳｉ膜１３ｘ
（酸素拡散防止導電膜）が介在するようにしたが、Ｉｒ
Ｓｉ膜１３ｘの代わりにモリブデン（Ｍｏ）膜、白金
（Ｐｔ）膜又はルテニウム（Ｌｕ）膜が介在するように
してもよい。この場合、図７（ａ）の多結晶シリコン１
３を成膜する代わりに、Ｍｏ膜、Ｐｔ膜又はＬｕ膜を、
リセス部１２を埋め込むようにして成膜し、これらの膜
をＣＭＰやエッチングにより除去して同様にコンタクト
ホール１１ａ，１１ｂの上側所定部にキャップすればよ
い。
【００７７】また、本実施形態では、コンタクトホール
１１ａ，１１ｂの上側所定部にキャップシリコン膜１３
ａを埋め込み、キャップシリコン膜１３ａとその直上の
Ｉｒ膜１５ｘとを反応させることによりＩｒＳｉ膜１３
ｘを形成したが、キャップシリコン膜１３ａの代わりに
ＩｒＳｉ膜１３ｘを直接スパッタ法などで成膜し、これ
をＣＭＰやエッチングにより除去してコンタクトホール
１１ａ，１１ｂの上側所定部にキャップしてもよい。
１１ａ，１１ｂの上側所定部にキャップシリコン膜１３
ａを埋め込み、キャップシリコン膜１３ａとその直上の
Ｉｒ膜１５ｘとを反応させることによりＩｒＳｉ膜１３
ｘを形成したが、キャップシリコン膜１３ａの代わりに
ＩｒＳｉ膜１３ｘを直接スパッタ法などで成膜し、これ
をＣＭＰやエッチングにより除去してコンタクトホール
１１ａ，１１ｂの上側所定部にキャップしてもよい。
【００７８】次に、ＦＲＡＭの製造方法の説明に戻る。
以上のようにして、第１導電膜１５と第２及び第３導電
性プラグ１１ａ，１１ｃとの間にＩｒＳｉ膜１３ｘを形
成した後、図３（ｂ）及び図８（ａ）に示すように、第
１導電膜１５上に膜厚が例えば１８０ｎｍのチタン酸ジ
ルコン酸鉛（ＰＺＴ：Pb(Zr,Ti)O3）膜をスパッタ法に
より成膜して強誘電体膜１６とする。
以上のようにして、第１導電膜１５と第２及び第３導電
性プラグ１１ａ，１１ｃとの間にＩｒＳｉ膜１３ｘを形
成した後、図３（ｂ）及び図８（ａ）に示すように、第
１導電膜１５上に膜厚が例えば１８０ｎｍのチタン酸ジ
ルコン酸鉛（ＰＺＴ：Pb(Zr,Ti)O3）膜をスパッタ法に
より成膜して強誘電体膜１６とする。
【００７９】強誘電体膜１６の形成方法は、その他に、
ＭＯＤ(metal organic deposition)法、ＭＯＣＶＤ(有
機金属ＣＶＤ)法、ゾル・ゲル法などがある。また、強
誘電体膜１６の材料としては、ＰＺＴの他に、ＰＬＺＴ
やＰＬＣＳＺＴのような他のＰＺＴ系材料、SrBi2Ta
2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材料、チ
タン酸ストロンチウム（ＳＴ）、チタン酸ストロンチウ
ムバリウム（ＢＳＴ）又はその他の金属酸化物強誘電体
であってもよい。
ＭＯＤ(metal organic deposition)法、ＭＯＣＶＤ(有
機金属ＣＶＤ)法、ゾル・ゲル法などがある。また、強
誘電体膜１６の材料としては、ＰＺＴの他に、ＰＬＺＴ
やＰＬＣＳＺＴのような他のＰＺＴ系材料、SrBi2Ta
2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材料、チ
タン酸ストロンチウム（ＳＴ）、チタン酸ストロンチウ
ムバリウム（ＢＳＴ）又はその他の金属酸化物強誘電体
であってもよい。
【００８０】続いて、酸素雰囲気中で強誘電体膜１６を
アニールにより結晶化する。アニールとして、例えばア
ルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、
時間９０秒の条件を第１ステップ、酸素雰囲気中で基板
温度７５０℃、時間６０秒の条件を第２ステップとする
２ステップのＲＴＡ処理を採用する。
アニールにより結晶化する。アニールとして、例えばア
ルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、
時間９０秒の条件を第１ステップ、酸素雰囲気中で基板
温度７５０℃、時間６０秒の条件を第２ステップとする
２ステップのＲＴＡ処理を採用する。
【００８１】このとき、図８（ａ）に示すように、第１
導電膜１５と第２導電性プラグ１１ａのＷ膜１１ｙとの
間にはＩｒＳｉ膜１３ｘが存在し、このＩｒＳｉ膜１３
ｘが第２導電性プラグ１１ａのＷ膜１１ｙへの酸素の侵
入を防止するブロック膜として機能するため、第２導電
性プラグ１１ａのＷ膜１１ｙの酸化が防止される。
導電膜１５と第２導電性プラグ１１ａのＷ膜１１ｙとの
間にはＩｒＳｉ膜１３ｘが存在し、このＩｒＳｉ膜１３
ｘが第２導電性プラグ１１ａのＷ膜１１ｙへの酸素の侵
入を防止するブロック膜として機能するため、第２導電
性プラグ１１ａのＷ膜１１ｙの酸化が防止される。
【００８２】次いで、図３（ｃ）及び図８（ｂ）に示す
ように、結晶化した強誘電体膜１６上にスパッタリング
法により、例えば膜厚６０ｎｍのＩｒＯX膜を成膜して
第２導電膜１７とする。この第２導電膜１７は強誘電体
キャパシタの上部電極となるものである。第２導電膜１
６としては上記したＩｒＯX膜の他に、Ｐｔ膜、Ｉｒ
膜、Ｒｕ膜、ＰｔＯX膜、ＩｒＯX膜及びＲｕＯX膜の群
から選択される１つの膜からなる単層膜又は２つ以上の
膜からなる積層膜を用いてもよい。
ように、結晶化した強誘電体膜１６上にスパッタリング
法により、例えば膜厚６０ｎｍのＩｒＯX膜を成膜して
第２導電膜１７とする。この第２導電膜１７は強誘電体
キャパシタの上部電極となるものである。第２導電膜１
６としては上記したＩｒＯX膜の他に、Ｐｔ膜、Ｉｒ
膜、Ｒｕ膜、ＰｔＯX膜、ＩｒＯX膜及びＲｕＯX膜の群
から選択される１つの膜からなる単層膜又は２つ以上の
膜からなる積層膜を用いてもよい。
【００８３】この後に、同じく図３（ｃ）に示すよう
に、第２導電膜１７上に、ハードマスク１８としてＴｉ
Ｎ膜とＳｉＯ2膜とを順に形成する。そのハードマスク
１８は、フォトリソグラフィ法により第２及び第３導電
性プラグ１１ａ，１１ｂの上方にキャパシタ平面形状と
なるようにパターンされる。
に、第２導電膜１７上に、ハードマスク１８としてＴｉ
Ｎ膜とＳｉＯ2膜とを順に形成する。そのハードマスク
１８は、フォトリソグラフィ法により第２及び第３導電
性プラグ１１ａ，１１ｂの上方にキャパシタ平面形状と
なるようにパターンされる。
【００８４】次いで、図４（ａ）に示すように、ハード
マスク１８に覆われない領域の第２導電膜１７、強誘電
体膜１６、第１導電膜１５を順次エッチングする。この
場合、強誘電体膜１６は、塩素とアルゴンを含む雰囲気
中でスパッタ反応によりエッチングされる。また、第２
導電膜１７と第１導電膜１５は、臭素(Ｂｒ2)導入雰囲
気中、Ｂｒを含む雰囲気中、又はＨｂｒと酸素のみを導
入した雰囲気中でスパッタ反応によりエッチングされ
る。
マスク１８に覆われない領域の第２導電膜１７、強誘電
体膜１６、第１導電膜１５を順次エッチングする。この
場合、強誘電体膜１６は、塩素とアルゴンを含む雰囲気
中でスパッタ反応によりエッチングされる。また、第２
導電膜１７と第１導電膜１５は、臭素(Ｂｒ2)導入雰囲
気中、Ｂｒを含む雰囲気中、又はＨｂｒと酸素のみを導
入した雰囲気中でスパッタ反応によりエッチングされ
る。
【００８５】以上により、下地絶縁膜１０ｂの上には、
第１導電膜１５よりなる下部電極１５ａと、強誘電体膜
１６よりなるキャパシタ用強誘電体膜１６ａと、第２導
電膜１７よりなる上部電極１７ａにより構成される強誘
電体キャパシタＱが得られる。
第１導電膜１５よりなる下部電極１５ａと、強誘電体膜
１６よりなるキャパシタ用強誘電体膜１６ａと、第２導
電膜１７よりなる上部電極１７ａにより構成される強誘
電体キャパシタＱが得られる。
【００８６】そして、トランジスタ形成領域において、
１つの下部電極１５ａはＩｒＳｉ膜１３ｘ、ＷＳｉ膜１
３ｙ及び第２導電性プラグ１１ａを介して第２不純物拡
散領域５ｂに電気的に接続され、また、別の下部電極１
５ａはＩｒＳｉ膜１３ｘ、ＷＳｉ膜１３ｙ及び第３導電
性プラグ１１ｂを介して第３不純物拡散領域５ｃに電気
的に接続される。
１つの下部電極１５ａはＩｒＳｉ膜１３ｘ、ＷＳｉ膜１
３ｙ及び第２導電性プラグ１１ａを介して第２不純物拡
散領域５ｂに電気的に接続され、また、別の下部電極１
５ａはＩｒＳｉ膜１３ｘ、ＷＳｉ膜１３ｙ及び第３導電
性プラグ１１ｂを介して第３不純物拡散領域５ｃに電気
的に接続される。
【００８７】このように、下部電極を構成するＩｒ膜１
５ａは、それとキャップシリコン膜１３ａとが反応して
生成したＩｒＳｉ膜１３ｘ及びキャップシリコン膜１３
ａとＷ膜１１ｙとが反応して生成したＷＳｉ膜１３ｙを
介して導電性プラグ１１ａ，１１ｂに電気的に接続され
るため、導電性プラグ１１ａ，１１ｂと下部電極１５ａ
とが低いコンタクト抵抗で接続されるようになる。
５ａは、それとキャップシリコン膜１３ａとが反応して
生成したＩｒＳｉ膜１３ｘ及びキャップシリコン膜１３
ａとＷ膜１１ｙとが反応して生成したＷＳｉ膜１３ｙを
介して導電性プラグ１１ａ，１１ｂに電気的に接続され
るため、導電性プラグ１１ａ，１１ｂと下部電極１５ａ
とが低いコンタクト抵抗で接続されるようになる。
【００８８】その後に、ハードマスク１８を除去する。
続いて、エッチングによる強誘電体膜１６のダメージを
回復するために、回復アニールを行う。この場合の回復
アニールは、例えば、酸素雰囲気中、基板温度６５０
℃、６０分間の条件により行われる。このアニール工程
においても、導電性プラグ１１ａ，１１ｂのＷ膜１１ｙ
がＩｒＳｉ膜１３ｘによりキャップされているためその
酸化が防止される。
続いて、エッチングによる強誘電体膜１６のダメージを
回復するために、回復アニールを行う。この場合の回復
アニールは、例えば、酸素雰囲気中、基板温度６５０
℃、６０分間の条件により行われる。このアニール工程
においても、導電性プラグ１１ａ，１１ｂのＷ膜１１ｙ
がＩｒＳｉ膜１３ｘによりキャップされているためその
酸化が防止される。
【００８９】次いで、図４（ｂ）に示すように、キャパ
シタＱを覆う保護膜１９として膜厚５０ｎｍのアルミナ
をスパッタリング法により基板上に形成した後に、酸素
雰囲気中で６５０℃で６０分間の条件で強誘電体キャパ
シタＱをアニールする。この保護膜１９は、プロセスダ
メージから強誘電体キャパシタＱを保護するものであ
る。このアニール工程においても、同様に導電性プラグ
１１ａ，１１ｂのＷ膜１１ｙの酸化が防止される。
シタＱを覆う保護膜１９として膜厚５０ｎｍのアルミナ
をスパッタリング法により基板上に形成した後に、酸素
雰囲気中で６５０℃で６０分間の条件で強誘電体キャパ
シタＱをアニールする。この保護膜１９は、プロセスダ
メージから強誘電体キャパシタＱを保護するものであ
る。このアニール工程においても、同様に導電性プラグ
１１ａ，１１ｂのＷ膜１１ｙの酸化が防止される。
【００９０】その後、ＴＥＯＳガスを用いるプラズマＣ
ＶＤ法により、第２層間絶縁膜２０として膜厚１．０μ
ｍ程度の酸化シリコン（ＳｉＯ2）を保護膜１９上に形
成する。さらに、第２層間絶縁膜２０の上面をＣＭＰ法
により平坦化する。この例では、ＣＭＰ後の第２層間絶
縁膜２０の残りの膜厚は、キャパシタＱの上部電極１７
ａ上で３００ｎｍ程度とする。
ＶＤ法により、第２層間絶縁膜２０として膜厚１．０μ
ｍ程度の酸化シリコン（ＳｉＯ2）を保護膜１９上に形
成する。さらに、第２層間絶縁膜２０の上面をＣＭＰ法
により平坦化する。この例では、ＣＭＰ後の第２層間絶
縁膜２０の残りの膜厚は、キャパシタＱの上部電極１７
ａ上で３００ｎｍ程度とする。
【００９１】次いで、レジストマスク（不図示）を用い
て、図５（ａ）に示すように、第２層間絶縁膜２０、保
護膜１９、酸化防止絶縁膜１０ａ及び下地絶縁膜１０ｂ
を選択的にエッチングすることにより第１導電プラグ９
の上にホール２０ａを形成する。そのエッチング後に
は、強誘電体膜１６をダメージから回復させるために、
例えば酸素雰囲気にて基板温度を５５０℃として６０分
間のアニールを施す。このときも同様に、導電性プラグ
１１ａ，１１ｂのＷ膜１１ｙの酸化が防止される。
て、図５（ａ）に示すように、第２層間絶縁膜２０、保
護膜１９、酸化防止絶縁膜１０ａ及び下地絶縁膜１０ｂ
を選択的にエッチングすることにより第１導電プラグ９
の上にホール２０ａを形成する。そのエッチング後に
は、強誘電体膜１６をダメージから回復させるために、
例えば酸素雰囲気にて基板温度を５５０℃として６０分
間のアニールを施す。このときも同様に、導電性プラグ
１１ａ，１１ｂのＷ膜１１ｙの酸化が防止される。
【００９２】さらに、ホール２０ａ内と第２層間絶縁膜
２０上に、グルー膜として膜厚３０ｎｍのTi膜と膜厚５
０ｎｍのＴｉＮ膜をスパッタリング法により順に形成す
る。さらに、ＣＶＤ法によりＷ膜をグルー層上に成長す
るとともにホール２０ａ内を完全に埋め込む。
２０上に、グルー膜として膜厚３０ｎｍのTi膜と膜厚５
０ｎｍのＴｉＮ膜をスパッタリング法により順に形成す
る。さらに、ＣＶＤ法によりＷ膜をグルー層上に成長す
るとともにホール２０ａ内を完全に埋め込む。
【００９３】続いて、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭ
Ｐ法により研磨して第２層間絶縁膜２０の上面上から除
去する。そして、ホール２０ａ内に残されたタングステ
ン膜及びグルー層を、第４導電性プラグ２１とする。こ
の第４導電性プラグ２１は、第１導電性プラグ９を介し
て第１不純物拡散領域５ａに電気的に接続される。
Ｐ法により研磨して第２層間絶縁膜２０の上面上から除
去する。そして、ホール２０ａ内に残されたタングステ
ン膜及びグルー層を、第４導電性プラグ２１とする。こ
の第４導電性プラグ２１は、第１導電性プラグ９を介し
て第１不純物拡散領域５ａに電気的に接続される。
【００９４】次いで、図５（ｂ）に示す構造を形成する
までの工程を説明する。
までの工程を説明する。
【００９５】まず、第４導電性プラグ２１上と第２層間
絶縁膜２０上に、第２の酸化防止膜（不図示）としてＳ
ｉＯＮ膜をＣＶＤ法により形成する。さらに、第２の酸
化防止膜（不図示）と第２層間絶縁膜２０をフォトリソ
グラフィ法によりパターニングしてキャパシタＱの上部
電極１７ａ上にコンタクトホール２０ｂを形成する。
絶縁膜２０上に、第２の酸化防止膜（不図示）としてＳ
ｉＯＮ膜をＣＶＤ法により形成する。さらに、第２の酸
化防止膜（不図示）と第２層間絶縁膜２０をフォトリソ
グラフィ法によりパターニングしてキャパシタＱの上部
電極１７ａ上にコンタクトホール２０ｂを形成する。
【００９６】コンタクトホール２０ｂを形成することに
よりダメージを受けたキャパシタＱはアニールによって
回復される。そのアニールは、例えば酸素雰囲気中で基
板温度５５０℃として６０分間行われる。このときも同
等に、導電性プラグ１１ａ，１１ｂのＷ膜１１ｙの酸化
が防止される。
よりダメージを受けたキャパシタＱはアニールによって
回復される。そのアニールは、例えば酸素雰囲気中で基
板温度５５０℃として６０分間行われる。このときも同
等に、導電性プラグ１１ａ，１１ｂのＷ膜１１ｙの酸化
が防止される。
【００９７】その後に、第２層間絶縁膜２０上に形成さ
れた酸化防止膜をエッチバックによって除去するととも
に、第４導電性プラグ２１の表面を露出させる。
れた酸化防止膜をエッチバックによって除去するととも
に、第４導電性プラグ２１の表面を露出させる。
【００９８】次いで、キャパシタＱの上部電極１７ａ上
のコンタクトホール２０ｂ内と第２層間絶縁膜２０の上
に多層金属膜を形成する。その後に、多層金属膜をパタ
ーニングすることにより、コンタクトホール２０ｂを通
して上部電極１７ａに接続される一層目金属配線２１ａ
と第４導電性プラグ２１に接続される導電性パッド２１
ｂを形成する。その多層金属膜として、例えば、膜厚６
０ｎｍのＴｉ膜、膜厚３０ｎｍのＴｉＮ膜、膜厚４００
ｎｍのＡｌ−Ｃｕ膜 、膜厚５ｎｍのＴｉ膜、及び膜厚
７０ｎｍのＴｉＮ膜を順次に形成する。
のコンタクトホール２０ｂ内と第２層間絶縁膜２０の上
に多層金属膜を形成する。その後に、多層金属膜をパタ
ーニングすることにより、コンタクトホール２０ｂを通
して上部電極１７ａに接続される一層目金属配線２１ａ
と第４導電性プラグ２１に接続される導電性パッド２１
ｂを形成する。その多層金属膜として、例えば、膜厚６
０ｎｍのＴｉ膜、膜厚３０ｎｍのＴｉＮ膜、膜厚４００
ｎｍのＡｌ−Ｃｕ膜 、膜厚５ｎｍのＴｉ膜、及び膜厚
７０ｎｍのＴｉＮ膜を順次に形成する。
【００９９】なお、多層金属膜のパターニング方法とし
て、多層金属膜の上に反射防止膜を形成し、さらに反射
防止膜上にレジストを塗布した後に、レジストを露光、
現像して配線形状等のレジストパターンを形成し、その
レジパターンを用いてエッチングする方法を採用する。
て、多層金属膜の上に反射防止膜を形成し、さらに反射
防止膜上にレジストを塗布した後に、レジストを露光、
現像して配線形状等のレジストパターンを形成し、その
レジパターンを用いてエッチングする方法を採用する。
【０１００】さらに、第２層間絶縁膜２０、一層目金属
配線２１ａ及び導電性パッド２１ｂの上に第３層間絶縁
膜２２を形成する。続いて、第３層間絶縁膜２２をパタ
ーニングして導電性パッド２１ｂの上にホール２２ａを
形成し、そのホール２２ａ内に下から順にＴｉ膜、Ｔｉ
Ｎ膜及びＷ膜からなる第５導電性プラグ２３を形成す
る。その後に、特に図示しないが、ビット線を含む二層
目配線を第３層間絶縁膜上に形成する。そのビット線
は、第５導電性プラグ２３、導電性パッド２１ｂ、第４
導電性プラグ２１及び第１導電性プラグ９を介して第１
不純物拡散領域５ａに電気的に接続される。それに続い
て、二層目配線層を覆う絶縁膜等が形成されるが、その
詳細については省略する。
配線２１ａ及び導電性パッド２１ｂの上に第３層間絶縁
膜２２を形成する。続いて、第３層間絶縁膜２２をパタ
ーニングして導電性パッド２１ｂの上にホール２２ａを
形成し、そのホール２２ａ内に下から順にＴｉ膜、Ｔｉ
Ｎ膜及びＷ膜からなる第５導電性プラグ２３を形成す
る。その後に、特に図示しないが、ビット線を含む二層
目配線を第３層間絶縁膜上に形成する。そのビット線
は、第５導電性プラグ２３、導電性パッド２１ｂ、第４
導電性プラグ２１及び第１導電性プラグ９を介して第１
不純物拡散領域５ａに電気的に接続される。それに続い
て、二層目配線層を覆う絶縁膜等が形成されるが、その
詳細については省略する。
【０１０１】以上により、本実施形態の半導体装置の製
造方法に基づいて形成された強誘電体キャパシタＱを有
するＦｅＲＡＭ２４が完成する。
造方法に基づいて形成された強誘電体キャパシタＱを有
するＦｅＲＡＭ２４が完成する。
【０１０２】本実施形態の半導体装置では、ＭＯＳトラ
ンジスタＴ１，Ｔ２の第１及び第２不純物拡散領域５
ｂ，５ｃ上の第１層間絶縁膜８、酸化防止絶縁膜１０ａ
及び下地絶縁膜１０ｂに第２、第３コンタクトホール８
ｂ，８ｃが形成されている。そして、第２、第３コンタ
クトホール８ｂ，８ｃ内のうちの上側所定部を除く部分
にはグルー膜１１ｘ及びＷ膜１１ｙからなる第２、第３
導電性プラグ１１ａ、１１ｂが形成されている。
ンジスタＴ１，Ｔ２の第１及び第２不純物拡散領域５
ｂ，５ｃ上の第１層間絶縁膜８、酸化防止絶縁膜１０ａ
及び下地絶縁膜１０ｂに第２、第３コンタクトホール８
ｂ，８ｃが形成されている。そして、第２、第３コンタ
クトホール８ｂ，８ｃ内のうちの上側所定部を除く部分
にはグルー膜１１ｘ及びＷ膜１１ｙからなる第２、第３
導電性プラグ１１ａ、１１ｂが形成されている。
【０１０３】また、第２、第３コンタクトホール８ｂ，
８ｃ内のうちの導電性プラグ１１ａ、１１ｂが形成され
ていない上側所定部には、下部電極１５のＩｒ膜１５ｘ
とキャップシリコン膜１３ａとが反応して生成したＩｒ
Ｓｉ膜１３ｘが形成されている。また、ＩｒＳｉ膜１３
ｘのＷ膜１１ｙ側には、キャップシリコン膜１３ａとＷ
膜１１ｙとが反応して生成したＷＳｉ膜１３ｙが形成さ
れている。
８ｃ内のうちの導電性プラグ１１ａ、１１ｂが形成され
ていない上側所定部には、下部電極１５のＩｒ膜１５ｘ
とキャップシリコン膜１３ａとが反応して生成したＩｒ
Ｓｉ膜１３ｘが形成されている。また、ＩｒＳｉ膜１３
ｘのＷ膜１１ｙ側には、キャップシリコン膜１３ａとＷ
膜１１ｙとが反応して生成したＷＳｉ膜１３ｙが形成さ
れている。
【０１０４】さらに、第２及び第３コンタクトホール８
ｂ，８ｃの上部をキャップするＩｒＳｉ膜１３ｘは、強
誘電体キャパシタＱの下部電極１５を構成するＩｒ膜１
５ｘに電気的に接続されている。
ｂ，８ｃの上部をキャップするＩｒＳｉ膜１３ｘは、強
誘電体キャパシタＱの下部電極１５を構成するＩｒ膜１
５ｘに電気的に接続されている。
【０１０５】このようにして、ＭＯＳトランジスタＴ
１，Ｔ２の第２、第３不純物拡散領域５ｂ，５ｃに、第
２、第３コンタクトホール８ｂ，８ｃ内に充填されたグ
ルー膜１１ｘ、Ｗ膜１１ｙ、ＷＳｉ膜１３ｙ及びＩｒＳ
ｉ膜１３ｘを介して強誘電体キャパシタＱの下部電極１
５が接続されている。
１，Ｔ２の第２、第３不純物拡散領域５ｂ，５ｃに、第
２、第３コンタクトホール８ｂ，８ｃ内に充填されたグ
ルー膜１１ｘ、Ｗ膜１１ｙ、ＷＳｉ膜１３ｙ及びＩｒＳ
ｉ膜１３ｘを介して強誘電体キャパシタＱの下部電極１
５が接続されている。
【０１０６】本実施形態の半導体装置の製造方法では、
第２及び第３のコンタクトホール８ｂ，８ｃ内に導電性
プラグ１１ａ，１１ｂ（グルー膜１１ｘ／Ｗ膜１１ｙ）
を所定量沈み込ませた状態で形成した後に、コンタクト
ホール８ｂ，８ｃの上部をキャップシリコン膜１３ａで
キャップする。このため、強誘電体キャパシタＱの下部
電極１５を形成する前に、酸素含有雰囲気で熱処理を行
っても、導電性プラグ１１ａ，１１ｂのＷ膜１１ｙが酸
化される恐れがない。
第２及び第３のコンタクトホール８ｂ，８ｃ内に導電性
プラグ１１ａ，１１ｂ（グルー膜１１ｘ／Ｗ膜１１ｙ）
を所定量沈み込ませた状態で形成した後に、コンタクト
ホール８ｂ，８ｃの上部をキャップシリコン膜１３ａで
キャップする。このため、強誘電体キャパシタＱの下部
電極１５を形成する前に、酸素含有雰囲気で熱処理を行
っても、導電性プラグ１１ａ，１１ｂのＷ膜１１ｙが酸
化される恐れがない。
【０１０７】キャップシリコン膜１３ａは、Ｗ膜１１ｙ
と比べると耐酸化性が高いため、酸素含有雰囲気で熱処
理されても、強誘電体キャパシタＱの特性に悪影響を及
ぼすことがない。さらには、キャップシリコン膜１３ａ
は、強誘電体キャパシタＱの下部電極１５を形成した後
の熱処理で下部電極１５のＩｒ膜１５ｘと反応して低抵
抗のＩｒＳｉ膜１３ｘとなり、このＩｒＳｉ膜１３ｘが
酸素の侵入を防止するブロック膜として機能する。
と比べると耐酸化性が高いため、酸素含有雰囲気で熱処
理されても、強誘電体キャパシタＱの特性に悪影響を及
ぼすことがない。さらには、キャップシリコン膜１３ａ
は、強誘電体キャパシタＱの下部電極１５を形成した後
の熱処理で下部電極１５のＩｒ膜１５ｘと反応して低抵
抗のＩｒＳｉ膜１３ｘとなり、このＩｒＳｉ膜１３ｘが
酸素の侵入を防止するブロック膜として機能する。
【０１０８】従って、後工程で強誘電体キャパシタＱの
形成に係る酸素含有雰囲気での各種熱処理が施されても
導電性プラグ１１ａ，１１ｂのＷ膜１１ｙが酸化される
恐れがなくなると共に、導電性プラグ１１ａ，１１ｂと
強誘電体キャパシタＱの下部電極１５とは低いコンタク
ト抵抗で接続される。しかも、導電性プラグ１１ａ，１
１ｂのＷ膜１１ｙが酸化により体積膨張して強誘電体キ
ャパシタＱが剥がれるといった不具合が発生する恐れも
ない。
形成に係る酸素含有雰囲気での各種熱処理が施されても
導電性プラグ１１ａ，１１ｂのＷ膜１１ｙが酸化される
恐れがなくなると共に、導電性プラグ１１ａ，１１ｂと
強誘電体キャパシタＱの下部電極１５とは低いコンタク
ト抵抗で接続される。しかも、導電性プラグ１１ａ，１
１ｂのＷ膜１１ｙが酸化により体積膨張して強誘電体キ
ャパシタＱが剥がれるといった不具合が発生する恐れも
ない。
【０１０９】このように、本実施形態の半導体装置の製
造方法では、強誘電体キャパシタ形成に係る酸素含有雰
囲気での熱処理時に酸素がＷ膜１１ｙに侵入することを
防止できるばかりではなく、強誘電体キャパシタＱの下
部電極を形成する前における導電性プラグ１１ａ，１１
ｂのＷ膜１１ｙの酸化をも防止できるようになる。
造方法では、強誘電体キャパシタ形成に係る酸素含有雰
囲気での熱処理時に酸素がＷ膜１１ｙに侵入することを
防止できるばかりではなく、強誘電体キャパシタＱの下
部電極を形成する前における導電性プラグ１１ａ，１１
ｂのＷ膜１１ｙの酸化をも防止できるようになる。
【０１１０】つまり、ＦＲＡＭ製造工程のあらゆる熱処
理において、酸素による導電性プラグのＷ膜の酸化や膨
張の発生が抑制され、その結果、導電性プラグと下部電
極とのコンタクト不良や強誘電体キャパシタが剥がれの
発生が防止される。
理において、酸素による導電性プラグのＷ膜の酸化や膨
張の発生が抑制され、その結果、導電性プラグと下部電
極とのコンタクト不良や強誘電体キャパシタが剥がれの
発生が防止される。
【０１１１】このため、例えば、導電性プラグ１１ａ，
１１ｂを形成した後（強誘電体キャパシタＱの下部電極
を形成する前）に、ＣＭＰ工程などで水分を吸着した層
間絶縁膜８などを酸素含有雰囲気で熱処理して脱水処理
を行うことができるようになる。このように、製造プロ
セスの自由度を広げることができ、製造歩留りの向上に
寄与するところが大きい。
１１ｂを形成した後（強誘電体キャパシタＱの下部電極
を形成する前）に、ＣＭＰ工程などで水分を吸着した層
間絶縁膜８などを酸素含有雰囲気で熱処理して脱水処理
を行うことができるようになる。このように、製造プロ
セスの自由度を広げることができ、製造歩留りの向上に
寄与するところが大きい。
【０１１２】（第２の実施の形態）図１０及び図１１は
本発明の第２実施形態に係るコンタクトホール内に導電
性プラグ及び酸素拡散防止導電膜を形成する方法を示す
部分拡大断面図である。
本発明の第２実施形態に係るコンタクトホール内に導電
性プラグ及び酸素拡散防止導電膜を形成する方法を示す
部分拡大断面図である。
【０１１３】第２実施形態が第１実施形態と異なる点
は、導電性プラグが導電型不純物を含むシリコン膜から
なり、コンタクトホールの上側所定部をＩｒＳｉ膜、Ｍ
ｏ膜、Ｐｔ膜又はＬｕ膜でキャップするようにしたこと
である。
は、導電性プラグが導電型不純物を含むシリコン膜から
なり、コンタクトホールの上側所定部をＩｒＳｉ膜、Ｍ
ｏ膜、Ｐｔ膜又はＬｕ膜でキャップするようにしたこと
である。
【０１１４】第２実施形態の半導体装置の製造方法は、
まず、第１実施形態と同様な方法により、図２（ａ）に
示される構造と同一構造を作成する。その後、図１０
（ａ）に示すように、第２コンタクトホール８ｂの内面
上及び下地絶縁膜１０ｂ上に、Ｐ+イオンなどの導電型
不純物が所定の濃度でドーピングされた多結晶シリコン
膜（ドープドｐ−Ｓｉ膜）２５をＣＶＤ法により成膜し
て第２コンタクトホール８ｂを完全に埋めこむ。なお、
多結晶シリコン膜２５の代わりに導電型不純物を含むア
モルファスシリコン膜を使用してもよい。
まず、第１実施形態と同様な方法により、図２（ａ）に
示される構造と同一構造を作成する。その後、図１０
（ａ）に示すように、第２コンタクトホール８ｂの内面
上及び下地絶縁膜１０ｂ上に、Ｐ+イオンなどの導電型
不純物が所定の濃度でドーピングされた多結晶シリコン
膜（ドープドｐ−Ｓｉ膜）２５をＣＶＤ法により成膜し
て第２コンタクトホール８ｂを完全に埋めこむ。なお、
多結晶シリコン膜２５の代わりに導電型不純物を含むア
モルファスシリコン膜を使用してもよい。
【０１１５】次いで、下地絶縁膜１０ｂ上のドープドｐ
−Ｓｉ膜２５をＣＭＰ法により除去する。これにより、
図１０（ｂ）に示すように、ドープドｐ−Ｓｉ膜２５が
第２コンタクトホール８ｂ内に埋め込まれてシリコンプ
ラグ２５ａが形成される。
−Ｓｉ膜２５をＣＭＰ法により除去する。これにより、
図１０（ｂ）に示すように、ドープドｐ−Ｓｉ膜２５が
第２コンタクトホール８ｂ内に埋め込まれてシリコンプ
ラグ２５ａが形成される。
【０１１６】続いて、図１０（ｃ）に示すように、第２
コンタクトホール８ｂの深さ方向全体にわたって埋め込
まれたシリコンプラグ２５ａのうちの上側所定部をドラ
イエッチングによりエッチングして、深さが例えば１０
〜１５ｎｍのリセス部１２を形成する。このドライエッ
チングは、例えば、ＨＢｒ：１００ｓｃｃｍ、Ｏ2：５
ｓｃｃｍ、圧力：０．０５Ｔｏｒｒ、ＲＦパワー：２０
０Ｗの条件で行われる。
コンタクトホール８ｂの深さ方向全体にわたって埋め込
まれたシリコンプラグ２５ａのうちの上側所定部をドラ
イエッチングによりエッチングして、深さが例えば１０
〜１５ｎｍのリセス部１２を形成する。このドライエッ
チングは、例えば、ＨＢｒ：１００ｓｃｃｍ、Ｏ2：５
ｓｃｃｍ、圧力：０．０５Ｔｏｒｒ、ＲＦパワー：２０
０Ｗの条件で行われる。
【０１１７】このリセス部１２は、ＣＭＰ法で多結晶シ
リコン膜２５を研磨するときに連続してオーバー研磨を
行って形成してもよい。
リコン膜２５を研磨するときに連続してオーバー研磨を
行って形成してもよい。
【０１１８】次いで、図１１（ａ）に示すように、リセ
ス部１２内面上及び下地絶縁膜１０ｂ上に、ＩｒＳｉ
膜、Ｍｏ膜、Ｐｔ膜及びＬｕ膜の群から選択されるいず
れかの導電膜２６をスパッタ法などにより膜厚が１００
ｎｍ程度で成膜してリセス部を完全に埋めこむ。このと
き、リセス部１２に導電膜２６を完全に埋めこむため、
バイアススパッタ法などを用いることが好ましい。
ス部１２内面上及び下地絶縁膜１０ｂ上に、ＩｒＳｉ
膜、Ｍｏ膜、Ｐｔ膜及びＬｕ膜の群から選択されるいず
れかの導電膜２６をスパッタ法などにより膜厚が１００
ｎｍ程度で成膜してリセス部を完全に埋めこむ。このと
き、リセス部１２に導電膜２６を完全に埋めこむため、
バイアススパッタ法などを用いることが好ましい。
【０１１９】次いで、図１１（ｂ）に示すように、導電
膜２６をＣＭＰ法により下地絶縁膜１０ｂ上面から除去
してキャップ導電膜２６ａをリセス部１２内に埋め込
む。これにより、第２コンタクトホール８ｂ内の上部は
キャップ導電膜２６ａ（酸素拡散防止導電膜）によりキ
ャプされる。
膜２６をＣＭＰ法により下地絶縁膜１０ｂ上面から除去
してキャップ導電膜２６ａをリセス部１２内に埋め込
む。これにより、第２コンタクトホール８ｂ内の上部は
キャップ導電膜２６ａ（酸素拡散防止導電膜）によりキ
ャプされる。
【０１２０】続いて、図１１（ｃ）に示すように、キャ
ップ導電膜２６ａ及び下地絶縁膜１０ｂ上に、下から順
に、Ｉｒ膜１５ｘ、ＩｒＯ2膜１５ｙ及びＰｔ膜１５ｚ
を成膜して強誘電体キャパシタＱの下部電極となる第１
導電膜１５を形成する。
ップ導電膜２６ａ及び下地絶縁膜１０ｂ上に、下から順
に、Ｉｒ膜１５ｘ、ＩｒＯ2膜１５ｙ及びＰｔ膜１５ｚ
を成膜して強誘電体キャパシタＱの下部電極となる第１
導電膜１５を形成する。
【０１２１】その後、第１実施形態と同様な方法によ
り、図３（ａ）〜図５（ｂ）に沿って、強誘電体キャパ
シタＱの強誘電体膜１６と上部電極１７を形成し、続い
て所定の多層配線を形成する。これにより、第２実施形
態の半導体装置が完成する。
り、図３（ａ）〜図５（ｂ）に沿って、強誘電体キャパ
シタＱの強誘電体膜１６と上部電極１７を形成し、続い
て所定の多層配線を形成する。これにより、第２実施形
態の半導体装置が完成する。
【０１２２】第２実施形態の半導体装置の製造方法で
は、第２コンタクトホール８ｂ内にその上側所定部にリ
セス部１２ができるようにしてシリコンプラグ２５ａを
埋め込んだ後に、このリセス部１２をＩｒＳｉ膜などか
らなるキャップ導電膜２６ａ（酸素拡散防止導電膜）で
キャップしている。
は、第２コンタクトホール８ｂ内にその上側所定部にリ
セス部１２ができるようにしてシリコンプラグ２５ａを
埋め込んだ後に、このリセス部１２をＩｒＳｉ膜などか
らなるキャップ導電膜２６ａ（酸素拡散防止導電膜）で
キャップしている。
【０１２３】このため、強誘電体キャパシタＱの下部電
極１５を形成する前に、酸素含有ガス雰囲気で熱処理を
行っても、シリコンプラグ２５ａはキャップ導電膜２６
ａによって保護されるため酸化される恐れがない。しか
も、キャップ導電膜２６ａは、後の強誘電体キャパシタ
形成に係る酸素含有雰囲気での熱処理時に酸素がシリコ
ンプラグ２５ａに侵入することを防止するブロック膜と
して機能する。
極１５を形成する前に、酸素含有ガス雰囲気で熱処理を
行っても、シリコンプラグ２５ａはキャップ導電膜２６
ａによって保護されるため酸化される恐れがない。しか
も、キャップ導電膜２６ａは、後の強誘電体キャパシタ
形成に係る酸素含有雰囲気での熱処理時に酸素がシリコ
ンプラグ２５ａに侵入することを防止するブロック膜と
して機能する。
【０１２４】このように、第１実施形態と同様に、強誘
電体キャパシタＱの形成に係る酸素含有雰囲気での各種
熱処理時によるシリコンプラグ２５ａの酸化を防止でき
るばかりではなく、強誘電体キャパシタＱの下部電極を
形成する前におけるシリコンプラグ２５ａの酸化をも防
止できるようになる。
電体キャパシタＱの形成に係る酸素含有雰囲気での各種
熱処理時によるシリコンプラグ２５ａの酸化を防止でき
るばかりではなく、強誘電体キャパシタＱの下部電極を
形成する前におけるシリコンプラグ２５ａの酸化をも防
止できるようになる。
【０１２５】
【発明の効果】以上説明したように、本発明によれば、
コンタクトホール内の深さ方向のうちの上側所定部を除
く部分には導電性プラグが形成され、またコンタクトホ
ール内のうちの上側所定部には酸素拡散防止導電膜がキ
ャップされている。さらに、コンタクトホール内の上部
に露出する酸素拡散防止導電膜は強誘電体キャパシタの
下部電極に電気的に接続されている。
コンタクトホール内の深さ方向のうちの上側所定部を除
く部分には導電性プラグが形成され、またコンタクトホ
ール内のうちの上側所定部には酸素拡散防止導電膜がキ
ャップされている。さらに、コンタクトホール内の上部
に露出する酸素拡散防止導電膜は強誘電体キャパシタの
下部電極に電気的に接続されている。
【０１２６】本発明の半導体装置では、コンタクトホー
ル内の導電性プラグが酸素拡散防止導電膜によってキャ
ップされているため、強誘電体キャパシタの下部電極を
形成する前に酸素含有雰囲気で熱処理を行っても導電性
プラグが酸化される恐れがない。さらには、後工程で強
誘電体キャパシタの形成に係る酸素含有雰囲気での各種
熱処理が施されても、導電性プラグは酸素拡散防止導電
膜により保護されているため、導電性プラグが酸化され
る恐れがなくなる。
ル内の導電性プラグが酸素拡散防止導電膜によってキャ
ップされているため、強誘電体キャパシタの下部電極を
形成する前に酸素含有雰囲気で熱処理を行っても導電性
プラグが酸化される恐れがない。さらには、後工程で強
誘電体キャパシタの形成に係る酸素含有雰囲気での各種
熱処理が施されても、導電性プラグは酸素拡散防止導電
膜により保護されているため、導電性プラグが酸化され
る恐れがなくなる。
【０１２７】このように、強誘電体キャパシタを有する
半導体装置の製造工程のあらゆる熱処理において、酸素
による導電性プラグの酸化が抑制され、その結果、導電
性プラグと下部電極とのコンタクト不良や強誘電体キャ
パシタが剥がれの発生が防止される。
半導体装置の製造工程のあらゆる熱処理において、酸素
による導電性プラグの酸化が抑制され、その結果、導電
性プラグと下部電極とのコンタクト不良や強誘電体キャ
パシタが剥がれの発生が防止される。
【図１】図１は本発明の第１実施形態に係る半導体装置
の製造工程を示す断面図（その１）である。
の製造工程を示す断面図（その１）である。
【図２】図２は本発明の第１実施形態に係る半導体装置
の製造工程を示す断面図（その２）である。
の製造工程を示す断面図（その２）である。
【図３】図３は本発明の第１実施形態に係る半導体装置
の製造工程を示す断面図（その３）である。
の製造工程を示す断面図（その３）である。
【図４】図４は本発明の第１実施形態に係る半導体装置
の製造工程を示す断面図（その４）である。
の製造工程を示す断面図（その４）である。
【図５】図５は本発明の第１実施形態に係る半導体装置
の製造工程を示す断面図（その５）である。
の製造工程を示す断面図（その５）である。
【図６】図６は本発明の第１実施形態に係るコンタクト
ホール内に導電性プラグ及び酸素拡散防止導電膜を形成
する方法を示す部分拡大断面図（その１）である。
ホール内に導電性プラグ及び酸素拡散防止導電膜を形成
する方法を示す部分拡大断面図（その１）である。
【図７】図７は本発明の第１実施形態に係るコンタクト
ホール内に導電性プラグ及び酸素拡散防止導電膜を形成
する方法を示す（その２）である。
ホール内に導電性プラグ及び酸素拡散防止導電膜を形成
する方法を示す（その２）である。
【図８】図８は本発明の第１実施形態に係るコンタクト
ホール内に導電性プラグ及び酸素拡散防止導電膜を形成
する方法を示す部分拡大断面図（その３）である。
ホール内に導電性プラグ及び酸素拡散防止導電膜を形成
する方法を示す部分拡大断面図（その３）である。
【図９】図９はＩｒＳｉ膜を熱処理した際の膜厚の変化
を示すものものである。
を示すものものである。
【図１０】図１０は本発明の第２実施形態に係るコンタ
クトホール内に導電性プラグ及び酸素拡散防止導電膜を
形成する方法を示す部分拡大断面図（その１）である。
クトホール内に導電性プラグ及び酸素拡散防止導電膜を
形成する方法を示す部分拡大断面図（その１）である。
【図１１】図１１は本発明の第２実施形態に係るコンタ
クトホール内に導電性プラグ及び酸素拡散防止導電膜を
形成する方法を示す部分拡大断面図（その２）である。
クトホール内に導電性プラグ及び酸素拡散防止導電膜を
形成する方法を示す部分拡大断面図（その２）である。
【図１２】図１２は従来のＦｅＲＡＭの構造の一例を示
す断面図である。
す断面図である。
１…シリコン（半導体）基板、２…素子分離絶縁膜、３
…ゲート絶縁膜、４ａ，４ｂ，４ｃ，４ｄ，４ｅ…Ｃｏ
Ｓｉ層、４ｘ，４ｙ…ゲート電極、５ａ，５ｂ，５ｃ…
不純物拡散領域、６…サイドウォールスペーサ、７…カ
バー絶縁膜、８…層間絶縁膜、８ａ，８ｂ，８ｃ…コン
タクトホール、９…導電性プラグ、１０ａ…酸化防止絶
縁膜、１０ｂ…下地絶縁膜、１１ｘ…グルー膜、１１ｙ
…Ｗ膜、１１ａ，１１ｂ…導電性プラグ、１２…リセス
部、１３…多結晶シリコン膜、１３ａ…キャップシリコ
ン膜、１３ｘ…ＩｒＳｉ膜（酸素拡散防止導電膜）、１
３ｙ…ＷＳｉ膜、１５…第１導電膜、１５ａ…下部電
極、１５ｘ…Ｉｒ膜、１５ｙ…ＩｒＯX膜、１５ｚ…Ｐ
ｔ膜、１６…強誘電体膜、１６ａ…キャパシタ用強誘電
体膜、１７…第２導電膜、１７ａ…上部電極、１８…ハ
ードマスク、１９…保護膜、２０…層間絶縁膜、２１…
導電性プラグ、２２…層間絶縁膜、２３…プラグ、２４
…ＦＲＡＭ、２５…多結晶シリコン膜（ドープドｐ−Ｓ
ｉ膜）、２５ａ…シリコンプラグ、２６…導電膜、２５
ａ…キャップ導電膜。
…ゲート絶縁膜、４ａ，４ｂ，４ｃ，４ｄ，４ｅ…Ｃｏ
Ｓｉ層、４ｘ，４ｙ…ゲート電極、５ａ，５ｂ，５ｃ…
不純物拡散領域、６…サイドウォールスペーサ、７…カ
バー絶縁膜、８…層間絶縁膜、８ａ，８ｂ，８ｃ…コン
タクトホール、９…導電性プラグ、１０ａ…酸化防止絶
縁膜、１０ｂ…下地絶縁膜、１１ｘ…グルー膜、１１ｙ
…Ｗ膜、１１ａ，１１ｂ…導電性プラグ、１２…リセス
部、１３…多結晶シリコン膜、１３ａ…キャップシリコ
ン膜、１３ｘ…ＩｒＳｉ膜（酸素拡散防止導電膜）、１
３ｙ…ＷＳｉ膜、１５…第１導電膜、１５ａ…下部電
極、１５ｘ…Ｉｒ膜、１５ｙ…ＩｒＯX膜、１５ｚ…Ｐ
ｔ膜、１６…強誘電体膜、１６ａ…キャパシタ用強誘電
体膜、１７…第２導電膜、１７ａ…上部電極、１８…ハ
ードマスク、１９…保護膜、２０…層間絶縁膜、２１…
導電性プラグ、２２…層間絶縁膜、２３…プラグ、２４
…ＦＲＡＭ、２５…多結晶シリコン膜（ドープドｐ−Ｓ
ｉ膜）、２５ａ…シリコンプラグ、２６…導電膜、２５
ａ…キャップ導電膜。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 AD10 AD21 FR01 GA25 JA02
JA05 JA14 JA15 JA17 JA19
JA32 JA35 JA36 JA37 JA38
JA39 JA40 JA43 JA53 JA56
NA01 PR03 PR29 PR33 PR34
Claims (5)
- 【請求項１】 半導体基板と、 前記半導体基板に形成された所定の不純物拡散層と、 前記不純物拡散層の上に形成された層間絶縁膜と、 前不純物拡散層上の前記層間絶縁膜の所定部に形成され
たコンタクトホールと、 前記コンタクトホール内の深さ方向のうちの上側所定部
を除いた部分に埋め込まれた導電性プラグと、 前記コンタクトホール内のうちの前記上側所定部に埋め
込まれた酸素拡散防止導電膜と、 前記酸素拡散防止導電膜の上に形成されたキャパシタ用
の下部電極と、 前記下部電極の上に形成された前記キャパシタ用の強誘
電体膜と、 前記強誘電体膜の上に形成された前記キャパシタ用の上
部電極とを有することを特徴とする半導体装置。 - 【請求項２】前記導電性プラグは、グルー膜及びタング
ステン膜により構成される積層膜、又は導電型不純物を
含むシリコン膜からなり、 前記酸素拡散防止導電膜は、イリジウムシリサイド膜、
モリブデン膜、白金膜及びルテニウム膜の群から選択さ
れるいずれかの膜であることを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 前記導電性プラグは、前記グルー膜及び
タングテン膜により構成される積層膜からなると共に、
前記酸素拡散防止導電膜は、前記イリジウムシリサイド
膜からなり、かつ、前記イリジウムシリサイド膜と前記
タングステン膜との間にタングステンシリサイド膜が形
成されていることを特徴とする請求項１又は２に記載の
半導体装置。 - 【請求項４】 半導体基板の所定部に不純物拡散層を形
成する工程と、 前記不純物拡散層の上に層間絶縁膜を形成する工程と、 前記不純物拡散層の上の前記層間絶縁膜の所定部にコン
タクトホールを形成する工程と、 前記コンタクトホール内の深さ方向のうちの上側所定部
を除いた部分に導電性プラグを形成する工程と、 前記コンタクトホール内のうちの前記上側所定部であっ
て、前記導電性プラグの上に酸素拡散防止導電膜を形成
する工程と、 前記酸素拡散防止導電膜の上に、キャパシタの下部電極
を形成する工程と、 前記下部電極の上に前記キャパシタの強誘電体膜を形成
する工程と、 前記強誘電体膜の上に前記キャパシタ用の上部電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項５】 半導体基板の所定部に不純物拡散層を形
成する工程と、 前記不純物拡散層及び前記半導体基板の上に層間絶縁膜
を形成する工程と、 前記不純物拡散層上の前記層間絶縁膜の所定部にコンタ
クトホールを形成する工程と、 前記コンタクトホール内の深さ方向のうちの上側所定部
を除いた部分に、グルー膜及びタングステン膜により構
成される積層膜からなる導電性プラグを形成する工程
と、 前記コンタクトホール内のうちの前記上側所定部であっ
て、前記導電性プラグの上にキャップシリコン膜を形成
する工程と、 前記キャップシリコン膜に接触するイリジウム膜を少な
くとも含む、キャパシタの下部電極を形成する工程と、 前記半導体基板を熱処理することにより、前記キャップ
シリコン膜と前記イリジウム膜とを反応させてイリジウ
ムシリサイド膜を形成する工程と、 前記下部電極の上に前記キャパシタの強誘電体膜を形成
する工程と、 前記強誘電体膜の上に前記キャパシタ用の上部電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002070971A JP2003273323A (ja) | 2002-03-14 | 2002-03-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002070971A JP2003273323A (ja) | 2002-03-14 | 2002-03-14 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003273323A true JP2003273323A (ja) | 2003-09-26 |
| JP2003273323A5 JP2003273323A5 (ja) | 2005-09-08 |
Family
ID=29201396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002070971A Pending JP2003273323A (ja) | 2002-03-14 | 2002-03-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003273323A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243115A (ja) * | 2006-03-13 | 2007-09-20 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US7378329B2 (en) | 2004-06-09 | 2008-05-27 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
-
2002
- 2002-03-14 JP JP2002070971A patent/JP2003273323A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7378329B2 (en) | 2004-06-09 | 2008-05-27 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| JP2007243115A (ja) * | 2006-03-13 | 2007-09-20 | Seiko Epson Corp | 半導体装置及びその製造方法 |
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