JP5338150B2 - 半導体装置の製造方法 - Google Patents
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Description
モリを備えた半導体装置の製造方法に関するものである。
いる。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されて
いる。
能な不揮発性RAMを実現するため、情報を記憶するキャパシタの容量絶縁膜として、自
発分極特性を有する強誘電体を用いる技術も盛んに研究開発されている。このような強誘
電体をキャパシタに使用した半導体記憶装置は、強誘電体メモリと呼ばれている。
強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体
メモリの強誘電体キャパシタは、強誘電体膜を一対の電極間に挟み込む構造により構成さ
れている。
を有する。また、印加電圧の極性を反転すれば、自発分極の極性が反転する。従って、こ
の自発分極を検出すれば、強誘電体キャパシタに記憶された情報を読み出すことができる
。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作するので低消費電力であり
、しかも高速の書き込みが可能である。
構造化合物等の酸化物から構成されているが、非酸化雰囲気中における処理により容易に
酸素欠損が生じ、これに伴い反転電荷量やリーク電流値などの強誘電体としての特性が劣
化してしまう。強誘電体キャパシタを製造する際には、強誘電体に生じた損傷を回復させ
るために、酸素雰囲気中での熱処理を複数回行う必要がある。
雰囲気中でも酸化しにくい金属又は酸化イリジウム若しくは酸化ルテニウム等の導電性酸
化物が用いられている。そのような上部電極は、強誘電体キャパシタを覆う絶縁膜に形成
されたビアホールに埋設された導電性プラグに接続され、この導電性プラグを通して更に
上層の配線に接続される。
ン膜との積層膜が使用されている。そして、強誘電体メモリの微細化を図るためには、強
誘電体キャパシタの上部電極と導電性プラグとの密着性を更に向上することが望まれてい
る。
向上することができる半導体装置の製造方法を提供することである。
導電膜の表面層をドライエッチングすることにより、第2導電膜の表面を平坦化すること
ができるので、強誘電体上の第2導電膜とこれに接続される導電性プラグとの間の密着性
を向上することができる。
同一又は類似の部分には同一又は類似の符号を付している。
以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示す
るものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するも
のでない。この発明の技術的思想は、種々の変更を加えることができる。
リに本発明を適用した例を説明するものである。
図1に示すように、実施の形態に係る半導体装置1は、強誘電体メモリを有し、基板1
0の主面に配設されたトランジスタTと、基板10の主面上においてトランジスタTの更
に上層に配設された強誘電体キャパシタCとの直列回路をメモリセルMとして備えている
。
等であってもよい。基板10のトランジスタTの形成領域の周囲にはp型ウェル領域11
が配設されている。基板10の主面上においてウェル領域11間には素子間分離領域が配
置される。その素子間分離領域の基板10の表面にはLOCOS法により形成された素子
分離絶縁層15が形成されている。
するシャロートレンチアイソレーション(STI)を形成してもよい。
素子分離領域に囲まれる活性領域に形成されるトランジスタTはスイッチング素子であ
り、このトランジスタTにはnチャネル導電型の絶縁ゲート型電界効果トランジスタ(I
GBT)としてMOSFETが形成されている。
され、ウェル領域11上のゲート絶縁膜21と、ゲート絶縁膜21上の2つのゲート電極
22a、22bと、ゲート電極22a、22bの両側に形成されるソース/ドレイン(S
/D)領域23a、23b、23cとを備えている。トランジスタTのS/D領域23a
、23b、23cは、それぞれ低不純物濃度に設定されたn型のエクステンション領域2
4aと、高不純物濃度に設定されたn型半導体領域24bとにより構成されているが、必
ずしもこの構造に限定されるものではない。
て上層に配設される配線60に電気的に接続されている。導電性プラグ35、50及び配
線60の詳細な断面構造は以下の製造方法において説明する。
また、トランジスタTのゲート極22a、22bはそれぞれチャネル幅方向(紙面に垂
直方向)に一体に構成されたワード線に電気的に接続される。
上に層間絶縁膜31等を介して配設され、下部電極40と、下部電極40上の強誘電体4
1と、強誘電体41上の上部電極42とを備えている。強誘電体キャパシタCの詳細な構
造並びに材料は製造方法において説明する。
れを通してトランジスタTの一方のソース/ドレイン領域23a、23cに電気的に接続
されている。下部電極41は、導電性プラグ50を通して接地電圧又は回路動作電圧が供
給される配線60に電気的に接続されている。
次に、図2に示す構造を形成するまでの工程を説明する。なお、図2において、破線で
分けられた右側の領域は基板(半導体ウエーハ)10のメモリセル領域の一部を示し、左
側の部分は基板10の端部を示している。
成する。素子間分離絶縁層15は、LOCOS法を用いて基板10又はウェル領域11の
主面を酸化したシリコン酸化膜により形成される。なお、素子間分離絶縁層15として、
トレンチを形成し、このトレンチ内部に絶縁体を埋設して形成してもよい。
膜21には例えば熱酸化法により形成したシリコン酸化膜が使用される。引き続き、ゲー
ト絶縁膜21上にゲート電極22a、22bを形成する。ゲート電極22a、22bは、
ゲート絶縁膜21上に多結晶又は非晶質のシリコン膜を形成した後に、シリコン膜をフォ
トリソグラフィ法によりパターニングすることにより形成される。
22bにより囲まれた活性領域内に、n型の低不純物濃度に設定されたエクステンション
領域24aを形成する。
をマスクとして使用し、イオン注入法を使用してn型不純物を注入することにより形成さ
れる。エクステンション領域24aの形成に使用されるn型不純物は後工程の熱処理を伴
う工程において活性化される。
ォールスペーサ25は、例えばCVD法を使用してシリコン酸化膜を形成し、このシリコ
ン酸化膜にRIE等により異方性エッチングを行ってゲート電極22a、22bの側壁に
残すことにより形成される。
22bをマスクとして使用し、イオン注入法により高不純物濃度のn型半導体領域24b
を形成する。
1において、2つのゲート電極22a、22bの両側にソース/ドレイン領域23a、2
3b、23cが構成される。
これにより、一方のゲート電極22a、ソース/ドレイン領域23a、23b、ウェル
領域11等により、第1のトランジスタTが構成される。また、他方のゲート電極22b
、ソース/ドレイン領域23b、23c、ウェル領域11等により、第2のトランジスタ
Tが構成される。
3b、23cの上面上にシリサイド膜26a、26bを形成する。
シリサイド膜26の形成は、例えば、ゲート電極22a、22b、ソース/ドレイン領
域23a、23b、23cの表面上を含む基板10の全面にスパッタリング法を使用して
例えばコバルト等の金属膜を形成し、この金属膜を加熱処理により、ゲート電極22a、
22b及びソース/ドレイン領域23a、23b、23cのシリコンと反応させることに
より形成する。
に除去される。シリサイド膜26a、26bは、ソース/ドレイン領域23a、23b、
23cとその上層に形成される導電性プラグ35との間の接触抵抗を減少するとともに、
ゲート電極22a、22bの抵抗を低減することができる。
次に、トランジスタT上を含む基板10上の全面に第1、第2層間絶縁膜30、31の
それぞれが順次形成される。
膜が使用され、このシリコン窒化膜は例えば約20nmの膜厚に設定される。
第2層間絶縁膜31として、例えばプラズマCVDを使用して形成されたシリコン酸化
膜が使用される。このシリコン酸化膜は、例えば、プラズマCVD法により形成される。
例えば、シランガスをソースガスとして使用して形成された膜厚約80nmのシリコン酸
化膜と、テトラエトキシシラン(TEOS)ガスをソースガスとして使用して形成された
膜厚約1000nmのシリコン酸化膜との二層構造を有している。
坦化後の第1、第2層間絶縁膜30、31の最終的な合計の膜厚は、例えば650nm〜
750nmに設定される。
第1、第2層間絶縁膜30、31にコンタクトホール32を形成する。コンタクトホール
32は、フォトリソグラフィ技術により形成されたレジストマスクを使用し、RIE等の
異方性エッチングを使用して第1、第2層間絶縁膜31、30のそれぞれを順次エッチン
グすることにより形成される。コンタクトホール32内の底面にはシリサイド膜26bの
表面が露出する。
23cにシリサイド膜26を通して電気的に接続される導電性プラグ35を形成する。
導電性プラグ35は、例えば、コンタクトホール32の底面及び内壁に沿って形成され
たグルー膜35aと、グルー膜35a上に積層されコンタクトホール32内部を埋設する
タングステン膜35bとにより形成されている。
有するチタン膜と、スパッタリング法を使用して形成された約20nmの膜厚を有するチ
タン窒化膜との積層膜により形成される。タングステン膜35bは、例えばCVD法を使
用して形成され、コンタクトホール32の内部を完全に埋設する膜厚により形成される。
なお、第2層間絶縁膜31の上面上に形成されたグルー膜35a、タングステン膜35
bのそれぞれはCMP法により除去される。
された第2層間絶縁膜31の膜厚が半導体ウエーハの中央部分の膜厚に比べて薄くなって
緩いテーパー状になる。これは、第2層間絶縁膜31の上面をCMP法により研磨する際
に発生する。従って、半導体ウエーハの端部では、テーパー面で導電性プラグ35の構成
膜、特にグルー膜35aが、CMP法を使用した場合に残査35Aとして残る。
まず、第2層間絶縁膜31の表面上に、導電性プラグ35の酸化を防止する酸化防止膜
36を形成する。酸化防止膜36は、例えばプラズマCVD法を利用して形成された約1
00nmの膜厚を有するシリコンオキシナイトライド膜36aと、TEOSガスをソース
ガスとするプラズマCVD法を使用して形成された約100nm〜150nmの膜厚を有
するシリコン酸化膜36bとを順次成膜して形成される。
縁膜37を形成する。下地絶縁膜37は、後工程において形成されるキャパシタCの下部
電極40の結晶性を高め、更に最終的にはキャパシタCの強誘電体41の結晶性を高める
ために形成される。下地絶縁膜37には、例えば、スパッタリング法を使用して形成され
た約20nmの膜厚を有するアルミナ膜を使用することができる。
まず、図5に示すように、下地絶縁膜37の表面上に第1導電膜40aを形成し、引き
続き第1導電膜40aの表面上に強誘電体膜41aを形成し、さらに、強誘電体膜41a
の表面上に第2導電膜42aを形成する。
第1導電膜40aとして、例えば、RFスパッタリング法を使用して形成された約13
0nm〜170nm、例えば150nmの膜厚を有するプラチナ(Pt)膜が使用される
。なお、第1導電膜40aとして酸化イリジウムのような導電性金属膜を形成してもよい
。
m〜200nmの膜厚、例えば120nmの膜厚を有するPZT膜を使用する。PZT膜
はアモルファス状態において成膜される。
えば有機金属気相成長法(MOCVD)法、ゾルゲル法等を使用してもよい。また、強誘
電体膜41aは、PZT膜に限定されるものではなく、La、Ca、Sr、Si等を微量
にドープしたPZT系材料、又はSrBi2TaO9(SBT、Y1)、SrBi2(Ta
,Nb)2O9等のBi層状構造化合物の酸化物を使用してもよい。
有する混合ガス雰囲気中において高速熱アニール(RTA)法を使用して結晶化され、ペ
ロブスカイト構造やビスマス層状構造に結晶構造を変える。この条件は、例えば、基板温
度720℃、処理時間120秒、昇温速度125℃/秒である。
0nm〜270nm、例えば250nmの膜厚を有する酸化イリジウム(IrO2)膜を
使用する。
酸化イリジウムは、後工程において使用される還元ガスが強誘電体膜に透過することを
防止するために、柱状結晶となることが好ましい。そのような酸化イリジウム膜の形成方
法は、特に限定されるものではないが、例えば以下方法を使用して形成される。
化膜を形成する。
第1導電性酸化膜として、成膜の時点において結晶化された酸化イリジウム(IrOx
)膜が形成され、このIrOx膜はスパッタリング法を使用して約10nm〜50nmの
厚さに形成される。IrOx膜の成長条件は、例えば次の通りに設定される。
びO2が使用される。スパッタパワーは0.5kW〜3.0kW、好ましくは1.0kW
程度である。この成長条件下において、例えばArの流量は140sccm、O2の流量
は60sccmに設定される。
酸化イリジウム(IrOy)膜が使用され、このIrOy膜は、スパッタリング法を使用
して約30nm〜200nmの厚さに形成される。この場合、IrOyの成膜温度が30
℃以上100℃以下の範囲内、好ましくは30℃以上75℃以下の範囲内に設定され、成
膜の時点においてIrOyの粒径が5nm〜60nmに微結晶化していることが望ましい
。
Arの流量f2の割合(f1/f2)はIrOxの第1導電性酸化膜の成長時のその割合よ
りもり高く設定される。
量は100sccmに設定される。この場合、スパッタパワーは0.5kW〜3.0kW
、好ましくは1.0kW程度に設定される。また、IrOy成長時の基板温度は30℃以
上100℃以下の範囲内に設定される。
することがなく良好なIrOy微結晶膜となる。そして、このような条件を使用して形成
された第1導電性酸化膜とそれに積層された第2導電性酸化膜は併せて第2導電膜42a
となり、この第2導電膜42aによってキャパシタCの上部電極膜が形成される。
の方が酸化の割合が高く(組成比x<組成比y)、第2導電性酸化膜のIrOy膜はほぼ
理想的な化学量論組成比を有している。組成比yは2又はそれ以上であることが好ましい
。
程で使用される材料に含まれる還元元素、例えば水素を活性化する。活性化された還元元
素はキャパシタCの強誘電体特性を劣化する。
第2導電膜42aの上層の第2導電性酸化膜(IrOy)は、その後の熱処理により柱
状の微結晶となり、緻密な膜になる。
シタCの上部電極42を形成した時の電子顕微鏡写真に基づく斜視図である。図19(b
)は、図19(a)に示す上部電極42の表面の凹凸形状を模式的に表した断面図である
。図19(a)からも明らかなように、上部電極42の表面には柱状結晶に起因する凹凸
が現れており、図19(b)に示すように、上部電極42の表面の凹凸の段差は大きく、
凸の形状は尖っている。また、上部電極42上面の凹凸は、その下の強誘電体膜41aの
成膜時やその後のアニール処理による表面荒れにも起因する。
Ir)、Pt等の貴金属、又は酸化貴金属を使用してもよい。第2導電性酸化膜の上に、
第2導電膜42aの一部としてIrのような貴金属膜を形成してもよい。この場合には、
貴金属膜の上面に凹凸が現れる。
まず、第2導電膜42aの表面上にハードマスク形成膜100aを形成する。ハードマ
スク形成膜100aは、キャパシタCの第2導電膜42aをパターンニングするマスクと
して使用される。このため、ハードマスク形成膜100aは、第2導電膜42aに対して
エッチング選択比を有し、更にハードマスク形成膜100a自体をパターンニングするレ
ジストマスクに対してエッチング選択比を有する材料から形成される。
膜は例えば20nm〜50nmの膜厚、好ましくは30nmの膜厚に設定される。また、
ハードマスク形成膜100aは、TiN膜に限定されるものではなく、同等の機能を有す
る例えば、チタン膜、窒化チタンアルミニウム(TiNAl)膜を使用することができる
。
用するレジストマスク110を形成する。レジストマスク110は、第2導電膜42a上
にフォトレジストを塗布し、これを露光、現像することにより形成される。レジストマス
ク110の膜厚は700nm〜800nm、好ましくは750nmに設定され、その平面
形状は、キャパシタCの上部電極を形成するための平面形状を有している。
aをパターンニングする。即ち、レジストマスク110に覆われていない領域のハードマ
スク形成膜100aを除去し、これによりレジストマスク110の下に残されたハードマ
スク形成膜100aをハードマスク100として使用する。ハードマスク形成膜100a
のパターンニングには、例えば誘導結合プラズマ(ICP)エッチング法が使用される。
ンガスと不活性ガスとの混合ガス、例えば流量80sccmの塩素(Cl2)ガスと流量
80sccmのアルゴン(Ar)ガスとの混合ガスが使用される。エッチング圧力は0.
7Pa、基板10を載置する基板電極に供給する高周波バイアスパワーは50W〜400
W、基板10に対向する電極に供給する高周波ソースパワーは500W〜1200Wに設
定される。
2導電膜42aのパターンニングが行われ、ハードマスク100に覆われていない第2導
電膜42aが除去される。これにより、ハードマスク100の下に残された第2導電膜4
2aを上部電極42として使用する。第2導電膜42aのパターンニングにはドライエッ
チング、例えばICPエッチング法が使用される。
IrO2がレジストマスク110側面に付着することを防止し、さらに上部電極42上に
その付着物がフェンス状に残ることを防止することが好ましい。このために、レジストマ
スク110のエッチングの等方性、即ちサイドエッチングの進行が高められる。そのエッ
チングの条件は、例えば以下の通り設定される。
mのCl2ガスと流量50sccmのArガスとの混合ガスが使用される。エッチング圧
力は0.7Pa、ソースパワーは2100W、バイアスパワーは1400Wに設定される
。
ク110の除去には、例えばO2ガス及びN2ガスを使用したアッシング処理が施される
。
なお、第2導電膜42aのパターンニングは、マスク110を除去した後に、ハードマ
スク100のみを使用して行うこともできる。
去し、これに引き続き上部電極42の表面層をドライエッチングにより除去する。
ハードマスク100及び上部電極42の表面層の除去には例えばICPエッチング法が
使用される。ICPエッチングの条件は例えば以下の通りである。
mのCl2ガスと流量80sccmのArガスとの混合ガスが使用される。エッチング圧
力は0.7Pa、ソースパワーは500W〜1200W、例えば800W、バイアスパワ
ーは50W〜400W、例えば100Wに設定される。
0nmの範囲内の表面層がドライエッチングにより除去される。即ち、上部電極42の当
初の全体の膜厚(第2導電膜42aの膜厚)に対して8%〜16%の範囲内の表面層であ
る。
グにより除去した後の上部電極42の電子顕微鏡写真に基づく斜視図である。図20(b
)は、図20(a)に示す上部電極42の表面の凹凸形状を模式的に表した断面図である
。
(b)に比べて、上部電極42の表面の柱状結晶に起因する凹凸が小さくなり、かつ凹凸
の形状が緩やかになっており、上部電極42の表面は平坦化されている。上部電極42の
表面の柱状結晶に起因する凹凸においては、特に突起部分がそれ以外の部分に比べて大き
くエッチングされる。
、上部電極42とその後に形成される導電性プラグ50との接続状態を良好にする量に設
定されている。
一方、上部電極42の表面層の除去の上限は、ドライエッチング時間が長くなることを
防止し、上部電極42の形状異常を生じることなく、更に強誘電体41へのダメージを与
えないために設定されている。エッチング時間の設定が長すぎると、上部電極42の形状
異常や、強誘電体材料へのダメージにつながる可能性がある。
絶縁膜36等に覆われているので、ハードマスク100をドライエッチングした後にもそ
のままの状態で残る。
ところで、残査35Aは、前述の通り導電性プラグ35を構成するグルー膜35a等に
より形成されているので、ハードマスク100と同等の材料でありかつ同等のエッチング
選択比を有する。
去すると、図21に示すように、ハードマスク100とともに残査35Aが除去される。
残査35Aが除去されると、その部分が空洞化されてしまう。
時に剥がれ易くなる。そして、剥がれた膜は異物として半導体ウエーハの表面すなわち強
誘電体膜41aの表面上や上部電極42の表面上に付着し、付着した箇所によっては素子
不良の原因となる。
件で、ハードマスク100の除去にドライエッチングを適用しているので、空洞が発生し
にくく、残査35Aの除去に伴う製造不良を防止することができる。
なお、ハードマスク100の除去並びに上部電極42の表層の除去の後には、残留塩素
を除去するために、例えばO2ガス及びN2ガスを使用したドライ処理が行われる。
まず、強誘電体キャパシタCの強誘電体41の形成領域において、上部電極42及び強
誘電体膜41aの上にフォトレジストを塗布し、これを露光、現像することにより、複数
の上部電極42を覆うストライプ状のレジストマスク111を形成する。
去するとともに、レジストマスク111の下の強誘電体膜41aをキャパシタCの強誘電
体膜41とする。強誘電体膜41aのパターンニングにはドライエッチングが使用される
。強誘電体41が形成され後に、マスク111は除去される。
まず、強誘電体膜41、上部電極42及び第1導電膜40aの上にフォトレジストを塗
布し、これを露光、現像することによりレジストマスク112を形成する。レジストマス
ク12は、強誘電体膜41及びその上の複数の上部電極42を覆うとともに、強誘電体膜
41からはみ出す形状を有している。
れ、マスク112に覆われていない第1導電膜40aを除去する。これにより、レジスト
マスク112の下に残された第1導電膜40aをキャパシタCの下部電極40として使用
する。第1導電膜40aのパターンニングにはドライエッチングが使用される。下部電極
40のうち強誘電体膜41からはみ出した領域は、コンタクト領域40bとなる。
極42、強誘電体41及び下部電極40を有する強誘電体キャパシタCが現れる。
次に、図14に示す構造を形成するまでの工程を説明する。
護膜43は、水素(H2)等の還元性雰囲気から強誘電体キャパシタCを保護し、強誘電
体41の劣化を防止する。保護膜43には、例えばスパッタリング法を使用して成膜され
た約50nmの膜厚を有する酸化アルミニウム(Al2O3)膜が使用される。
たダメージを元の状態に回復するために、回復アニールを行う。この回復アニールは、酸
素雰囲気中で、基板温度650℃、処理時間90分の条件下において行われる。
ば、TEOSガスを反応ガスとするプラズマCVD法を使用して形成された約1500n
mの膜厚を有するシリコン酸化膜を形成する。その後に、CMP法を使用してシリコン酸
化膜の表面を研磨して平坦化する。平坦化された第3層間絶縁膜45の最も厚い領域の膜
厚は約1000nmである。
縁膜45の表面をN2Oプラズマに晒すことにより行われる。また、脱水処理はアニール
を使用してもよい。
次に、第3層間絶縁膜45上に保護膜46を形成する。保護膜46は、後工程において
発生するH2や水分(H2O)から強誘電体キャパシタCを保護する。保護膜46には、例
えばスパッタリング法を使用して形成された約50nmの膜厚を有するアルミナ膜が使用
される。
して、例えば、プラズマCVD法により膜厚約200nmのシリコン酸化膜を形成する。
次に、図15に示す構造を形成するまでの工程を説明する。
まず、強誘電体キャパシタCの上部電極42上及び下部電極40のコンタクト領域40
b上が開口されたマスク113が第4層間絶縁膜47上に形成される。マスク113とし
てレジストマスクが形成される。
5、保護膜43のそれぞれをエッチングにより除去することにより、上部電極42上及び
コンタクト領域40b上にコンタクトホール48a、48bが形成される。
コンタクトホール48の形成には、C4F8ガス、Arガス、O2ガス及びCOガスの混
合ガスをエッチングガスとする平行平板プラズマエッチング法を使用して行われる。この
後、マスク113は除去される。
まず、トランジスタTのソース/ドレイン領域23a、23b、23cの上であって導
電性プラグ35上に開口を有するマスク114を第4層間絶縁膜47上に形成する。マス
ク114としてレジストマスクを形成する。
膜43、絶縁膜37、酸化防止膜36のそれぞれを順エッチングして導電性プラグ35上
にコンタクトホール49a〜49cを形成する。
コンタクトホール49a〜49cの形成には、C4F8ガス、Arガス、O2ガス及びC
Oガスの混合ガスをエッチングガスとする平行平板プラズマエッチング法を使用して行わ
れる。この後、マスク114は除去される。
ッチングが行われ、コンタクトホール48a、48b、49a〜49cのそれぞれの内壁
及び底面が清浄化される。このエッチング量はシリコン酸化膜の膜厚換算において約10
nmに設定される。
次に、図18に示すように、コンタクトホール48a、48b、49a〜49c内にそ
れぞれ導電性プラグ50を形成する。
れぞれの内面に沿って形成されたグルー膜50aと、コンタクトホール48a、48b、
49a〜49c内を埋めるタングステン膜50bとにより形成されている。グルー膜50
aは、例えばスパッタリング法を使用して形成された約75nmの厚さを有するチタン窒
化膜により形成される。タングステン膜50bは、例えばCVD法によりグルー膜50上
に形成される。グルー膜50a、タングステン膜50bを形成した後、第4層間絶縁膜4
7上の余分なタングステン膜50b及びグルー膜50aをCMP法により除去する。
気的に接続される配線(第1層目配線)60を形成する。
配線60は、バリアメタル膜60a、このバリアメタル膜60a上に積層された金属積
層膜60b、この金属積層膜60b上に積層された反射防止膜60cのそれぞれを積層し
て形成される。
厚を有するチタン窒化膜のそれぞれをスパッタリング法により積層して形成される。金属
積層膜60bは、例えば、約360nmの膜厚を有するアルミニウム合金膜、約5nmの
膜厚を有するTi膜、約70nmの膜厚を有するチタン窒化膜のそれぞれをスパッタリン
グ法により順次積層して形成される。アルミニウム合金膜には例えばエレクトロマイグレ
ーション耐性を向上する銅(Cu)が添加されている。反射防止膜60cには例えばシリ
コンオキシナイトライド膜が使用される。
層間絶縁膜65には例えばプラズマCVD法を使用して形成されたシリコン酸化膜が使用
され、このシリコン酸化膜の成膜後にCMP法を使用してシリコン酸化膜の表面は平坦化
される。
ール66内部に埋設された導電性プラグ70が形成される。この導電性プラグ70の形成
方法は導電性プラグ50の形成方法と同様であるで、説明は省略する。更に、ここでは説
明を省略するが、層間絶縁膜65上には第2層目配線又はそれ以上の層数の配線が形成さ
れる。上層配線の形成方法は配線60の形成方法と同様である。
ここまでの工程は半導体ウエーハのダイシング工程前までの説明であって、この後に半導
体ウエーハにはダイシング工程が行われ、チップ化されるとともに、前述の半導体ウエー
ハの端面は残査35Aとともに切り取られ排除される。
極42(第2導電膜42a)をパターンニングするハードマスク100をドライエッチン
グにより除去した後に、連続して上部電極42の表面層をドライエッチングにより除去し
平坦化することができるので、強誘電体41上の上部電極42とそれに接続される導電性
プラグ50との間の密着性を向上することができる。
ライエッチングにより除去しているので、このハードマスク100を除去しても半導体ウ
エーハの端面の残査35Aを残し、この残査35A上の膜の剥がれを防止することができ
、膜の剥がれに起因する製造不良を防止することができる。
び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運
用技術に適用することができる。
例えば、前述の実施の形態等においては、強誘電体メモリに本発明を適用した例を説明
したが、本発明は、半導体記憶装置に限定されるものではなく、ロジック回路に組み込ま
れる強誘電体キャパシタ、或いはシステムLSIにおいて形成される強誘電体メモリに適
用することができる。
(付記1)
半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上方に第1導電膜を形成す
る工程と、前記第1導電膜上に強誘電体膜を形成する工程と、前記強誘電体膜上に第2導
電膜を形成する工程と、前記第2導電膜上に金属を有するハードマスクを形成する工程と
、前記第2導電膜の前記ハードマスクにより覆われない領域を除去する工程と、前記ハー
ドマスクと前記ハードマスク下の前記第2導電膜の表面層とをドライエッチングにより連
続して除去する工程と、を有することを特徴する半導体装置の製造方法。
(付記2)
前記ハードマスクを形成する工程は、前記第2導電膜上の全面にハードマスク形成膜を
形成する工程と、前記ハードマスク形成膜上にレジストマスクを形成する工程と、前記ハ
ードマスク形成膜の前記レジストマスクに覆われていない領域を除去し、前記前記レジス
トマスクの下の前記ハードマスク形成膜から前記ハードマスクを形成する工程と、を備え
ていることを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)
前記ハードマスクを形成する工程は、チタン、窒化チタン、窒化チタンアルミニウムの
いずれかからなるハードマスクを形成する工程であることを特徴とする付記1又は付記2
に記載の半導体装置の製造方法。
(付記4)
前記第2導電膜の表面層をドライエッチングにより除去する工程は、前記第2導電膜の
上面からその膜厚方向に向かって20nm〜40nmの範囲内の表面層をドライエッチン
グにより除去する工程であることを特徴とする付記1乃至付記3のいずれか1つに記載の
半導体装置の製造方法。
(付記5)
前記第2導電膜の表面層をドライエッチングにより除去する工程は、前記第2導電膜の
膜厚に対して8%〜16%の範囲内の表面層をドライエッチングにより除去する工程であ
ることを特徴とする付記1乃至付記3のいずれか1つに記載の半導体装置の製造方法。
(付記6)
前記第2導電膜は、柱状結晶を有することを特徴とする付記1乃至付記5のいずれか1
つに記載の半導体装置の製造方法。
(付記7)
前記柱状結晶は、酸化イリジウム膜であることを特徴とする請求6に記載の半導体装置
の製造方法。
(付記8)
前記第1導電膜を形成する前に、前記絶縁膜にホールを形成する工程と、前記ホール内
と前記絶縁膜上に金属を有する第3導電膜を形成する工程と、前記絶縁膜上の前記第3導
電膜を除去し、前記ホール内に前記第3導電膜を導電プラグとして残すとともに、前記半
導体基板の端部の前記絶縁膜上に前記第3導電膜を残す工程と、前記第1導電膜と前記絶
縁膜の間に、前記導電プラグを覆う保護絶縁膜を形成する工程と、を有することを特徴と
する付記1乃至付記7のいずれか1つに記載の半導体装置の製造方法。
(付記9)
前記ハードマスクの前記金属は、前記第3導電膜の前記金属と同一金属であることを特
徴とする付記8に記載の半導体装置の製造方法。
10 基板
11 ウェル領域
21 ゲート絶縁膜
22a、22b ゲート電極
23a、23b、23c ソース/ドレイン領域
24a エクステンション領域
24b n型半導体領域
35、50、70 導電性プラグ
35a、50a、70a グルー膜
35b、50b、70b W膜
35A 残査
40 下部電極
40a 第1導電膜
41 強誘電体
41a 強誘電体膜
42 上部電極
42a 第2導電膜
60 配線
100 ハードマスク
110〜113 レジストマスク
T トランジスタ
C 強誘電体キャパシタ
Claims (5)
- 半導体基板の上方に第1絶縁膜を形成する工程と、
前記第1絶縁膜の上方に第1導電膜を形成する工程と、
前記第1導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に柱状結晶を有する第2導電膜を形成する工程と、
前記第2導電膜上に金属を有する第1マスクを形成する工程と、
前記第2導電膜の前記第1マスクにより覆われない領域を除去して上部電極を形成する工程と、
前記第1マスクを除去し、前記上部電極の表面を平坦化するドライエッチング工程と、 前記ドライエッチング工程の後、前記上部電極の上方に第2絶縁膜を形成する工程と、
前記第2絶縁膜を貫通して前記上部電極に接続する第1導電プラグを形成する工程と、
を含むことを特徴する半導体装置の製造方法。 - 前記第2導電膜の表面層をドライエッチングにより除去する工程は、前記第2導電膜の上面からその膜厚方向に向かって20nm〜40nmの範囲内の表面層をドライエッチングにより除去する工程であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2導電膜の表面層をドライエッチングにより除去する工程は、前記第2導電膜の膜厚に対して8%〜16%の範囲内の表面層をドライエッチングにより除去する工程であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2絶縁膜を形成する前に、前記平坦化した前記上部電極および前記強誘電体膜の上に、前記上部電極を覆う第2マスクを形成する工程と、
前記強誘電体膜の前記第2マスクにより覆われない領域を除去して、前記上部電極より面積の大きい強誘電体パターンを形成する工程を、
さらに有することを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置の製造方法。 - 前記第1導電膜を形成する前に、前記第1絶縁膜にホールを形成する工程と、
前記ホール内と前記第1絶縁膜上に金属を有する第3導電膜を形成する工程と、
前記第1絶縁膜上の前記第3導電膜を除去し、前記ホール内に前記第3導電膜を第2導電プラグとして残すとともに、前記半導体基板の端部の前記第1絶縁膜上に前記第3導電膜を残す工程と、
前記第1導電膜と前記第1絶縁膜の間に、前記第2導電プラグを覆う保護絶縁膜を形成する工程と、
を有することを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体装置の製造方法。
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