JP4809354B2 - 半導体装置とその製造方法 - Google Patents

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Description

本発明は、半導体装置とその製造方法に関する。
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。
FeRAMは、その構造によりスタック型とプレーナ型とに大別される。後者のプレーナ型では、半導体基板に形成されたMOSトランジスタとキャパシタ下部電極とが、キャパシタの上方の金属配線を介して電気的に接続され、キャパシタの平面形状が大きくなり易い傾向がある。
これに対し、スタック型のFeRAMでは、MOSトランジスタのソース／ドレイン領域に繋がるコンタクトプラグの直上にキャパシタ下部電極が形成され、そのコンタクトプラグを介して下部電極とMOSトランジスタとが電気的に接続される。このような構造によれば、プレーナ型と比較してキャパシタの平面形状を小さくすることができ、今後求められるFeRAMの微細化に有利となる。
そのコンタクトプラグとしてはタングステンプラグを使用するのが一般的であるが、タングステン以外の材料でコンタクトプラグを構成する点が特許文献１〜４に開示されている。
例えば、特許文献１では多結晶シリコンや非晶質シリコンで、そして特許文献２では窒化タングステンでコンタクトプラグを構成する点が開示されている。また、特許文献３ではこのコンタクトプラグをイリジウムで構成しており、特許文献４ではイリジウム又はルテニウムでコンタクトプラグを構成している。
なお、本発明に関連する技術は、特許文献５にも開示されている。
国際公開第９７／３３３１６号パンフレット 特開２００１−３４５４３２号公報 特開２００３−１３３５３４号公報 特開２００３−３１７７５号公報 特開２００４−１５３０３１号公報。
ところで、上記のコンタクトプラグとして一般的なタングステンプラグを採用すると、タングステン結晶の配向がプラグ上の下部電極の配向に影響を与え、それによりキャパシタ誘電体膜の配向が所望の方位に配向しない場合がある。こうなると、キャパシタ誘電体膜の強誘電体特性、例えば残留分極電荷等が低減し、キャパシタへの情報の書き込みや読み出しが困難になるので好ましくない。
また、このようにコンタクトプラグとしてタングステンプラグを使用する場合は、タングステンの酸化を防止するために、コンタクトプラグと下部電極との間に導電性酸素バリア膜を形成する場合がある。この場合も、導電性酸素バリア膜の配向がタングステン結晶の配向に影響を受け、上記と同様にキャパシタ誘電体膜の強誘電体特性が劣化するという問題が発生する。
このような問題は、タングステンプラグだけでなく、結晶性のある材料をコンタクトプラグとして使用する場合にも起こり得る。よって、結晶性材料である窒化タングステン、イリジウム、及びルテニウムをコンタクトプラグに使用する特許文献２〜４でも、上記のようにキャパシタ誘電体膜の強誘電体特性が劣化する。
また、パターニングによりキャパシタ誘電体膜を形成した後には、そのパターニングによってキャパシタ誘電体膜に発生した酸素欠陥を補うために、酸素雰囲気中において回復アニールと呼ばれるアニールがキャパシタ誘電体膜に対して施される。非晶質シリコンとしてコンタクトプラグを採用する特許文献１では、この回復アニールによりコンタクトプラグの表面が酸化して、コンタクトプラグのコンタクト抵抗が上昇する恐れがある。
本発明の目的は、キャパシタの下部電極の配向を阻害せず、且つ酸素雰囲気中で酸化され難いコンタクトプラグをキャパシタ直下に備えた半導体装置とその製造方法を提供することにある。
本発明の一観点によれば、半導体基板と、前記半導体基板の表層に形成された第１不純物拡散領域と、前記第１不純物拡散領域の上に第１ホールを備えた第1絶縁膜と、前記第１ホールの内面に形成され、前記第１不純物拡散領域と電気的に接続された導電膜と、前記導電膜上に前記第１ホールを埋める厚さに形成され、該導電膜と共に第１コンタクトプラグを構成し、少なくとも上面が非晶質の絶縁性材料で構成された充填体と、前記第１コンタクトプラグ上に形成され、前記非晶質の絶縁性材料と接し、かつ前記導電膜と電気的に接続された下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を備えたキャパシタと、を有することを特徴とする半導体装置が提供される。
これによれば、キャパシタの直下に形成される充填体の上面が非晶質の絶縁性材料で構成される。そのため、充填体としてタングステンのような結晶性材料を形成する場合のように充填体の結晶性に起因して下部電極の配向が乱れることが無い。これにより、下部電極が自己配向し易くなり、下部電極の配向の作用によってキャパシタ誘電体膜の配向も高められ、残留分極電荷等といったキャパシタ誘電体膜の強誘電体特性を向上させることが可能となる。
また、充填体の上面が絶縁性材料で構成されるので、第１コンタクトプラグの全てを導電性材料で構成する場合と比較して、第１コンタクトプラグの酸化を抑制することができ、キャパシタ誘電体膜に対して酸素雰囲気中でアニールを行っても、第１コンタクトプラグが酸化してそのコンタクト抵抗が低下するのを防止することができる。
また、本発明の別の観点によれば、半導体基板の表層に第１不純物拡散領域を形成する工程と、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜をパターニングして、前記第１不純物拡散領域上の前記第１絶縁膜に第１ホールを形成する工程と、前記第１ホールの内面に導電膜を形成する工程と、少なくとも上面が非晶質の絶縁性材料で構成され、且つ前記第１ホールを埋める厚さを有する充填体を前記導電膜上に形成して、該充填体と前記導電膜とを第１コンタクトプラグとする工程と、前記第１コンタクトプラグの上に、前記非晶質の絶縁性材料と接し、かつ前記導電膜と電気的に接続された下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を順に積層してキャパシタを形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
これによれば、第１コンタクトプラグの上面が非晶質の絶縁性材料で構成されるので、既述のように下部電極の配向が高められ、それによりキャパシタ誘電体膜の配向性が向上する。
また、上記の第１絶縁膜に第２コンタクトプラグを埋め込み、この第２コンタクトプラグの酸化を防止するための酸化防止絶縁膜を、第１絶縁膜と第２コンタクトプラグのそれぞれの上面に形成してもよい。その場合は、第１絶縁膜に第１ホールを形成する工程において、該第１ホールの上の酸化防止絶縁膜に第１開口が形成される。
そして、このように酸化防止絶縁膜に第１開口を形成する場合は、上記した導電膜を形成する工程において、この酸化防止絶縁膜上にも該導電膜を形成する。更に、この場合は、第１コンタクトプラグを形成する工程が、導電膜上に非晶質の絶縁性材料膜を形成し、該絶縁性材料膜で第１開口と第１ホールとを埋める工程と、酸化防止絶縁膜上の導電膜と絶縁性材料膜とを研磨して除去し、第１開口と第１ホール内に残る絶縁性材料膜を充填体とする工程とを有するのが好ましい。
絶縁性材料膜と酸化防止絶縁膜とはともに絶縁膜なので、それらの研磨レートに大差は無い。よって、上記のように絶縁性材料膜を研磨して充填体を形成しても、研磨を終了した後の充填体の上面には、絶縁性材料膜と酸化防止絶縁膜との研磨レートの差に起因するリセスが発生しない。従って、絶縁性材料膜と酸化防止絶縁膜のそれぞれの上面の平坦性が高められるので、下地の凹凸に起因してキャパシタ誘電体膜の強誘電体特性が劣化するのを防ぐことができ、高品位なキャパシタを形成することが可能となる。
そして、本発明の他の観点によれば、半導体基板の表層に第１不純物拡散領域を形成する工程と、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜をパターニングして、前記第１不純物拡散領域上の前記第１絶縁膜に第１ホールを形成する工程と、前記第１絶縁膜の上面と前記第１ホールの内面とに導電膜を形成する工程と、前記導電膜上に、前記第１ホールを埋める厚さの導電性材料膜を形成する工程と、前記導電性材料膜の厚さを減少させることにより、該導電性材料膜で構成される下部充填体を前記第１ホールの途中の深さまで形成する工程と、前記下部充填体上と前記導電膜上とに、非晶質の絶縁性材料膜を形成する工程と、前記導電膜と前記絶縁性材料膜のそれぞれを研磨して前記第１絶縁膜上から除去することにより、前記第１ホール内に前記絶縁性材料膜を上部充填体として残し、該上部充填体、前記下部充填体、及び前記導電膜を第１コンタクトプラグとする工程と、前記第１コンタクトプラグの上に、前記非晶質の絶縁性材料膜と接し、かつ前記導電膜と電気的に接続された下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を順に積層してキャパシタを形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
ここで、上記した工程の他に、半導体基板の表層に第１不純物拡散領域から間隔をおいて第２不純物拡散領域を形成する工程を行ってもよい。
その場合は、第１ホールを形成する工程において、第２不純物拡散領域上の第１絶縁膜に第２ホールを形成すると共に、第１コンタクトプラグの形成工程と同じ工程を行うことにより、第２ホール内に第１コンタクトプラグと同じ構造の第２コンタクトプラグを形成するのが好ましい。
これによれば、キャパシタの直下から外れて形成される第２コンタクトプラグが、第１コンタクトプラグと同様に、非晶質の絶縁性材料よりなる上部充填体によって導電性材料膜よりなる下部充填体が保護された構造となる。従って、酸化雰囲気から下部充填体を保護するための酸化防止絶縁膜を第１絶縁膜上に形成する必要が無くなり、その酸化防止絶縁膜を形成する工程を削減することが可能となる。
図１（ａ）〜（ｃ）は、仮想的な半導体装置の製造途中の断面図（その１）であり； 図２（ａ）〜（ｃ）は、仮想的な半導体装置の製造途中の断面図（その２）であり； 図３（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その３）であり； 図４（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その４）であり； 図５（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その５）であり； 図６は、仮想的な半導体装置の製造途中の断面図（その６）であり； 図７（ａ）は、コンタクトプラグにおけるリセスの発生状況を調べるためにサンプルの断面をTEMで観察して得られた像であり、図７（ｂ）は図７（ａ）の暗視野像であり、図７（ｃ）は、図７（ａ）の点W〜Zのそれぞれにおける電子線回折像であり； 図８（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）であり； 図９（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）であり； 図１０（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）であり； 図１１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）であり； 図１２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）であり； 図１３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）であり； 図１４は、本発明の第２実施形態に係る半導体装置の製造途中の断面図であり； 図１５は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）であり； 図１６は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）であり； 図１７は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）であり； 図１８は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その４）であり； 図１９は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１）であり； 図２０は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その２）であり； 図２１は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その３）であり； 図２２は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その４）である。
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
（１）予備的事項の説明
本実施形態の説明に先立ち、本発明の予備的事項について説明する。
図１〜図６は、仮想的な半導体装置の製造途中の断面図である。この半導体装置は、スタック型のFeRAMであり、以下のようにして作成される。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板１表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜２とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜２を形成してもよい。
次いで、シリコン基板１の活性領域にp型不純物を導入してpウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を形成する。
続いて、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、それをフォトリソグラフィによりパターニングして二つのゲート電極５を形成する。
pウェル３上には、上記の２つのゲート電極５が間隔をおいてほぼ平行に配置され、それらのゲート電極５はワード線の一部を構成する。
次いで、ゲート電極５をマスクにするイオン注入により、ゲート電極５の横のシリコン基板１にn型不純物を導入し、第１、第２ソース／ドレインエクステンション６ａ、６ｂを形成する。
その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
続いて、絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１にn型不純物を再びイオン注入することにより、二つのゲート電極５の側方のシリコン基板１に互いに間隔がおかれた第１、第２ソース／ドレイン領域（第１、第２不純物拡散領域）８ａ、８ｂを形成する。
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂによって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板１上に高融点金属シリサイド層９を形成する。その高融点金属シリサイド層９はゲート電極５の表層部分にも形成され、それによりゲート電極５が低抵抗化される。
その後、素子分離絶縁膜２の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
続いて、プラズマCVD法により、シリコン基板１の上側全面に窒化シリコン（SiN）膜を厚さ約８０nmに形成し、それをカバー絶縁膜１０とする。次いで、このカバー絶縁膜１０の上に、TEOSガスを使用するプラズマCVD法により第１絶縁膜１１として酸化シリコン膜を厚さ約１１０００nmに形成する。
その後に、第１絶縁膜１１の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。このCMPの結果、第１絶縁膜１１の厚さは、シリコン基板１の平坦面上で約８００nmとなる。
次に、図１（ｂ）に示すように、フォトリソグラフィによりカバー絶縁膜１０と第１絶縁膜１１とをパターニングして、二つのゲート電極５の間の第２ソース／ドレイン領域８ｂの上に第２ホール１１ｂを形成する。
続いて、図１（ｃ）に示すように、第１絶縁膜１１の上面と第２ホール１１ｂの内面とに、スパッタ法によりチタン膜と窒化チタン膜とをこの順に形成し、これらの積層膜を第１グルー膜１２とする。その第１グルー膜１２を構成するチタン膜は、シリコン基板１とオーミックコンタクトを取る役割を担う。
続いて、六フッ化タングステンガスを使用するCVD法により、この第１グルー膜１２上に第１タングステン膜１３を形成し、この第１タングステン膜１３で第２ホール１１ｂを完全に埋め込む。
ところで、この第１タングステン膜１３は、他の膜に比べて応力が強いので、その膜厚を厚くするとシリコン基板１０が反って膜剥がれが起きる恐れがある。そのため、この例では、第２ホール１１ｂの直径をなるべく小さく、例えば０．２５μmとすることにより、第２ホール１１ｂを埋め込むのに必要な第１タングステン膜１３の最小膜厚を薄くして、約３００nm程度の薄い厚さの第１タングステン膜１３を形成し、この第１タングステン膜１３の応力に起因する膜剥がれを防止する。
次に、図２（ａ）に示すように、第１絶縁膜１１上に形成されている余分な第１グルー膜１２と第１タングステン膜１３とをCMP法により研磨して除去し、これらの膜を第２ホール１１ｂ内に第２コンタクトプラグ１３ｂとして残す。この第２コンタクトプラグ１３ｂは、第２ソース／ドレイン領域８ｂと電気的に接続され、この第２ソース／ドレイン領域８ｂと共にビット線の一部を構成する。
ここで、第２コンタクトプラグ１３ｂは、上記のように第１タングステン膜１３で主に構成されるが、タングステンは非常に酸化され易く、プロセス中で酸化されるとコンタクト不良を引き起こす。
そこで、次の工程では、図２（ｂ）に示すように、第２コンタクトプラグ１３ｂを酸化雰囲気から保護するための酸化防止絶縁膜１４として、プラズマCVD法により酸窒化シリコン(SiON)膜を厚さ約１３０nmに形成する。
その後に、プラズマCVD法により酸化防止絶縁膜１４上に酸化シリコン膜を厚さ約２００nmに形成し、その酸化シリコン膜を絶縁性密着膜１５とする。
続いて、図２（ｃ）に示すように、不図示のレジストパターンをマスクにするエッチングにより、絶縁性密着膜１５からカバー絶縁膜１０までをエッチングし、酸化防止絶縁膜１４に第１開口１４ａを形成すると共に、その第１開口１４ａの下に第１ホール１１ａを形成する。そのエッチングは、例えばRIE(Reactive Ion Etching)によって行われ、C4F8、Ar、及びO2の混合ガスがエッチングガスとして使用される。
次に、図３（ａ）に示すように、第１開口１４ａと第１ホール１１ａのそれぞれの中と絶縁性密着膜１５の上面にスパッタ法により第２グルー膜１７を形成した後、その上にCVD法により第２タングステン膜１８を形成して、この第２タングステン膜１８で第１ホール１１ａを完全に埋め込む。なお、第２グルー膜１７は、第１グルー膜１２と同様にチタン膜と窒化チタン膜とをこの順に積層してなり、そのチタン膜によってシリコン基板１とのオーミックコンタクトが取られる。
また、図１（ｃ）で説明した第１タングステン膜１３と同様に、この第２タングステン膜１８も応力が強いので、第１ホール１１ａの直径を小さくすることにより薄い厚さの第２タングステン膜１８でも第１ホール１１ａが埋め込まれるようにする。この例では、第１ホール１１ｂの直径を約０．２５μmと小さくし、第２タングステン膜１８の厚さを約３００μmに薄くすることで、応力によって膜剥がれが発生するのを防止する。なお、第１ホール１１ａを埋め込むのに必要な第２タングステン膜１８の最小膜厚は、典型的には第１ホール１１ａの１/２以上の膜厚となる。
次いで、図３（ｂ）に示すように、絶縁性密着膜１５の上面に形成されている余分な第２グルー膜１７と第２タングステン膜１８とをCMP法により研磨して除去し、これらの膜を第１ホール１１ａ内に第１コンタクトプラグ１８ａとして残す。
そのCMPでは、絶縁性密着膜１５が研磨ストッパにされるので、第２タングステン膜１８の研磨レートが絶縁性密着膜１５のそれよりも高くなる研磨条件で行われる。そのため、CMPを終了した時点では、絶縁性密着膜１５と第２タングステン膜１８との研磨レートの違いに起因して、第１コンタクトプラグ１８ａの上面に図示のようなリセス（凹部）が形成される。
この後に、図４（ａ）に示すように、例えば窒化チタンアルミニウム（TiAlN）等よりなる導電性酸素バリア膜２０を第１コンタクトプラグ１８ａ上に形成し、更にその上に下部電極２１ａ、キャパシタ誘電体膜２２ａ、及び上部電極２３ａをこの順に積層してなるキャパシタQを形成する。なお、下部電極２１ａは、スパッタ法で形成された厚さが約５０〜２００nmのイリジウム膜よりなり、キャパシタ誘電体膜２２ａは、MOCVD(Metal Organic CVD)法で形成された厚さ約５０〜１５０nmのPZT(Lead Zirconate Titanate: PbZrTiO3)膜よりなる。そして、上部電極２３ａは、スパッタ法で形成された厚さが約５０〜２００nmの酸化イリジウム（IrO2）膜よりなる。
次いで、キャパシタQを形成する際のエッチングやスパッタによってキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、酸素雰囲気中でキャパシタQをアニールする。そのようなアニールは、回復アニールとも呼ばれる。
キャパシタ直下の第１コンタクトプラグ１８ａは、その上の導電性酸素バリア膜２０によって、この回復アニール時に酸化されるのが防がれる。また、ビット線の一部を構成する第２コンタクトプラグ１３ｂは、酸化防止絶縁膜１４によって酸化が防止されている。
次に、図４（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、水素等の還元性雰囲気からキャパシタ誘電体膜２２ａを保護するために、キャパシタ保護絶縁膜４１として水素ブロック性に優れたアルミナ膜をシリコン基板１の上側全面に約５０nmの厚さにスパッタ法で形成する。
次に、キャパシタ保護絶縁膜４１上にプラズマCVD法により第２絶縁膜４１として酸化シリコン膜を形成した後、CMP法によりその第２絶縁膜４１の上面を平坦化して、シリコン基板１の平坦面上での第２絶縁膜４１の厚さを約７００nmにする。
そして、この第２絶縁膜４１の上に、第１窓４３ａを備えた第１レジストパターン４３を形成した後、第１窓４３ａを通じて第２絶縁膜４１とキャパシタ保護絶縁膜４０とをエッチングし、上部電極２３ａの上に第３ホール４１ａを形成する。
このエッチングが終了後、第１レジストパターン４３は除去される。
その後に、ここまでの工程でキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、不図示のファーネス内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする二回目の回復アニールを約４０分間行う。
次に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、第２コンタクトプラグ１３ｂの上に第２窓４１ｂを備えた第２レジストパターン４５を形成する。
そして、この第２レジストパターン４５の第２窓４１ｂを通じて第２絶縁膜４１から酸化防止絶縁膜１４までをエッチングする。これにより、第２コンタクトプラグ１３ｂの上にの第２絶縁膜４１に第４コンタクトホール４１が形成されると共に、その第４コンタクトホール４１ａの下の酸化防止絶縁膜１４に第２開口１４ｂが形成される。
次いで、図５（ｂ）に示すように、第２レジストパターン４５を除去する。
次に、図６に示すように、タングステンを主に構成される第３、第４コンタクトプラグ４７ａ、４７ｂをそれぞれ第３、第４ホール４１ａ、４１ｂ内に形成する。
そして、第２絶縁膜４１と第３、第４コンタクトプラグ４７ａ、４７ｂのそれぞれの上面に、スパッタ法によりアルミニウム膜を主に構成される金属積層膜を形成した後、フォトリソグラフィによりその金属積層膜をパターニングして、図示のような一層目金属配線４９ａとビット線用金属パッド４９ｂとを形成する。
以上により、スタック型のFeRAMの基本構造が完成した。
上記した例では、図３（ｂ）で説明したように、CMP法により第１コンタクトプラグ１８ａの上面を研磨したことで、その上面にリセスが形成される。
図７（ａ）は、このリセスの発生状況を調べるために、サンプルの断面をTEMで観察して得られた像である。そのサンプルは、既述の第１絶縁膜１１に第１コンタクトプラグ１８ａを埋め込んだ後に、導電性酸素バリア膜２０（図４（ａ）参照）となる窒化チタンアルミニウム(TiAlN)膜と、下部電極２１ａとなるイリジウム(Ir)膜とをこの順に形成し、さらにその上に酸化防止絶縁膜１４を形成してなる。
図７（ａ）に示されるように、CMPに起因するリセスが第１コンタクトプラグ１８ａに実際に発生しているのが分かる。また、このリセスによって、第１コンタクトプラグ１８ａの上の窒化チタンアルミニウム膜とイリジウム膜にも図示のように凹部が発生する。
図７（ｂ）は、図７（ａ）のTEM像の暗視野像である。これに示されるように、凹部が発生している部分の窒化チタンアルミニウム膜は、他の部分と比較して暗くなっており、その結晶構造が他の部分と異なっていることが理解される。また、これと同様の傾向がイリジウム膜にも見られる。
図７（ｃ）は、図７（ａ）の点W〜点Zのそれぞれにおける電子線回折像である。
図７（ｃ）に示されるように、第１絶縁膜１１の平坦面上にある点Yでは、窒化チタンアルミニウム膜とイリジウム膜のそれぞれの(111)方向に対応する回折線が強く現れており、点Yにおいてこれらの膜の配向が良好であることが分かる。
これに対し、第１コンタクトプラグ１８ａの上の点W〜点Zでは、上記のような強い回折線が現れておらず、プラグ１８ａのリセスによって窒化チタンアルミニウム膜とイリジウム膜の配向が劣化している。
このように、イリジウム膜の配向が劣化すると、その上に形成されるキャパシタ誘電体膜２２ａ（図６参照）の配向が乱れ、キャパシタ誘電体膜２２ａの強誘電体特性、例えば残留分極電荷等が劣化してしまうので、好ましくない。
このようなリセスの問題の他に、上記した例では、図３（ｂ）に示したように、ビット線を構成する第２コンタクトプラグ１３ｂの酸化を防止するために、キャパシタ直下の第１コンタクトプラグ１８ａとは別工程でその第２コンタクトプラグ１３ｂを形成して、その上面を酸化防止絶縁膜１４で覆う必要がある。
しかし、このように、第１、第２コンタクトプラグ１８ａ、１３ｂを別々に形成したり、その上に酸化防止絶縁膜１４を形成したりするのでは、半導体装置の製造工程が増えてしまい、半導体装置の製造コストを上昇させてしまう。
本願発明者は、このような問題に鑑み、以下に説明するような本発明の実施の形態に想到した。
（２）第１実施形態
図８〜図１３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
この半導体装置を製造するには、まず、既述の図１（ａ）〜図３（ａ）の工程を行う。
その後、図８（ａ）に示すように、絶縁性密着膜１５上、第１開口１４ａ内、及び第１ホール１１ａ内に導電膜２４を形成する。
導電膜２４は、後で行われる回復アニール等の酸素雰囲気中での高温アニールを行っても導電性が失われ難い材料で構成される。そのような導電膜２４としては、例えば、チタン膜、窒化チタン膜、窒化チタンアルミニウム膜、イリジウム膜、酸化イリジウム(IrO2)膜、プラチナ膜、及びルテニウム膜のいずれかの単層膜、或いはこれらの少なくとも二つを積層した積層膜がある。これらの膜はスパッタ法で形成され得るが、窒化チタン膜についてはCVD法で形成してもよい。
更に、導電膜２４の厚さは、その下の第１ソース／ドレイン領域８ａとのコンタクト抵抗が設計値となるように設定され、本実施形態では例えば２０〜１００nmとする。
なお、本実施形態では、キャパシタの下部電極との密着性を高める絶縁性密着膜１５を形成しているが、これを形成しなくても下部電極の密着性が損なわれない場合には、絶縁性密着膜１５を省略してもよい。その場合、上記の導電膜２４は、酸化防止絶縁膜１４上に形成されることになる。
その後に、導電膜２４の上に、非晶質の絶縁性材料膜２５としてプラズマCVD法により酸化シリコン膜を形成し、その絶縁性材料膜２５で第１開口１４ａと第１ホール１１ａとを埋める。そのプラズマCVD法では、例えば、シラン(SiH4)ガスが反応ガスとして使用される。
絶縁性材料膜２５は、非晶質の絶縁材料よりなる膜であれば酸化シリコン膜に限定されない。酸化シリコン膜に代えて、窒化シリコン膜、酸窒化シリコン膜、及びアルミナ膜のいずれかを絶縁性材料膜２５として形成してもよい。
更に、その絶縁性材料膜２５の厚さは、第１コンタクトホール１１ａを完全に埋める厚さであれば特に限定されず、本実施形態ではシリコン基板１の平坦面上で約３００nmとする。
次いで、図８（ｂ）に示すように、絶縁性密着膜１５上の導電膜２４と絶縁性材料膜２５とをCMP法により研磨して除去し、第１開口１４ａと第１ホール１１ａ内に残る絶縁性材料膜２５を充填体２５ａとする。このCMP法で使用されるスラリー（研磨材）は絶縁膜用のものであれば特に限定されない。本実施形態では、そのスラリーとして、例えばCabot Microelectronics corporation製のスラリーを使用する。
このCMPでは、絶縁性密着膜１５も研磨されてその膜厚が減少するが、上記のように絶縁膜用のスラリーを使用することで、絶縁性密着膜１５の研磨レートは絶縁性材料膜２５のそれと実質的に同じになる。よって、CMP時には絶縁性材料膜２５と絶縁性密着膜１５のそれぞれの上面が略同じ速さで低下するので、CMPを終了した後に充填体２５ａの上面にリセスは発生しない。
なお、絶縁性密着膜１５を省略する場合は、上記のCMPによって酸化防止絶縁膜１４が研磨されることになるが、酸化防止絶縁膜１４の研磨レートも絶縁性材料膜２５と実質的に同じなので、上記のように充填体２５ａの上面にリセスは発生しない。
以上により、第１ホール１１ａ内には、充填体２５ａの側面と底面とを導電膜２４で覆ってなる第１コンタクトプラグ２６が、第１ソース／ドレイン領域８ａと電気的に接続されるように形成されたことになる。図示のように、その第１コンタクトプラグ２６の上面の高さは、酸化防止絶縁膜１４と絶縁性密着膜１５の厚さの分だけ、第２コンタクトプラグ１３ｂの上面の高さよりも高くなる。
その後に、充填体２５ａと絶縁性密着膜１５のそれぞれの上面をアンモニア（NH3）ガスのプラズマに曝してこれらの上面を改質する。以下、この処理のことをアンモニアプラズマ処理ともいう。
そのアンモニアプラズマ処理の条件は特に限定されないが、本実施形態では、処理チャンバ内に導入されるアンモニアガスの流量を３５０sccm、チャンバ内の圧力を１Torr、基板温度を４００℃、基板に印加される１３．５６MHzの高周波電源のパワーを１００W、プラズマ発生領域に供給される３５０kHzの高周波電源のパワーを５５W、電極−第１絶縁膜１１間の距離を３５０mils、プラズマ照射時間を６０秒とする。
次に、図９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、絶縁性密着膜１５と第１コンタクトプラグ２６のそれぞれの上面に、スパッタ法により窒化チタンアルミニウム（TiAlN）膜を形成し、それを導電性酸素バリア膜２０とする。その導電性酸素バリア膜２０は、第１コンタクトプラグ２６を構成する導電膜２４と接しているので、第１コンタクトプラグ２６を介して第１ソース／ドレイン領域８ａと電気的に接続される。
その後に、導電性酸素バリア膜２０の上に、下部電極用導電膜２１としてスパッタ法によりイリジウム膜を約５０〜２００nmの厚さ、より好ましくは１００nmに形成する。ここで、既述のように予め充填体２５ａの上面をアンモニアプラズマ処理してあるので、その充電体２５ａの上方の下部電極用導電膜２１は(111)方向に配向し易くなる。このような利点を効果的に得るには、充填体２５ａを構成する絶縁性材料として、アンモニアプラズマの照射によって表面にN-H結合が形成され得る膜、例えば酸化シリコン等を採用するのが好ましい。これについては、後述の各実施形態でも同様である。
次に、MOCVD(Metal Organic CVD)法により、下部電極用導電膜２１上に強誘電体膜２２としてPZT(Lead Zirconate Titanate: PbZrTiO3)膜を厚さ約５０〜１５０nm、より好ましくは１００nmに形成する。なお、強誘電体膜２２の成膜方法としては、MOCVD法の他に、スパッタ法やゾル・ゲル法もある。更に、強誘電体膜２２の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(Ta, Nb)2O9等のBi層状構造化合物や、PZTにランタンをドープしたPLZT、或いはその他の金属酸化物強誘電体で強誘電体膜２２を構成してもよい。
その後、この強誘電体膜２２上にスパッタ法により酸化イリジウム（IrO2）膜を５０〜２００nm、より好ましくは１００nmの厚さに形成し、それを上部電極用導電膜２３とする。
ここで、導電性バリア膜２０の下の第１コンタクトプラグ２６は、それを構成する充填体２５ａが非晶質であるため、結晶性材料、例えばタングステンのように導電性酸素バリア膜２０の配向を劣化させることが無い。従って、この導電性膜２０上の下部電極用導電膜２１が(111)方向に自己配向し易くなり、この下部電極用導電膜２１の良好な配向により強誘電体膜２２の配向が(111)方向に揃えられる。
しかも、充填体２５ａの上面にリセスが発生していないので、充填体の上方において強誘電体膜２２の配向を良好にすることができる。
更に、既述のようなアンモニアプラズマ処理を充填体２５ａに対して施すことで下部電極用導電膜２１の配向が揃うので、それによっても強誘電体膜２２の配向が良好になる。
なお、この例では、第１コンタクトプラグ２６の酸化を防ぐための導電性酸素バリア膜２０を形成しているが、本実施形態では酸化され易いタングステンをその第１コンタクトプラグ２６に使用していないので、導電性酸素バリア膜２０は省略してもよい。このように導電性酸素バリア膜２０を省略しても、上記のように強誘電体膜２２の配向を高めることができる。
続いて、図９（ｂ）に示すように、上部電極用導電膜２３上に第１ハードマスク２７としてスパッタ法により窒化チタン膜を厚さ約２００nmに形成し、更にその上にCVD法により酸化シリコン膜を約６００nmの厚さに形成し、その酸化シリコン膜を第２ハードマスク２８とする。その後に、フォトリソグラフィによりこれらのハードマスク２７、２８をキャパシタ平面形状にパターニングする
続いて、図１０（ａ）に示すように、ハロゲンガスを含むエッチングガスを用いて、第１、第２ハードマスク２７、２８で覆われていない部分の第１導電膜２１、強誘電体膜２２、及び第２導電膜２３を一括してドライエッチングする。これにより、絶縁性密着膜１５の上には、第１コンタクトプラグ２６の導電膜２４と電気的に接続された下部電極２１ａ、キャパシタ誘電体膜２２ａ、及び上部電極２３ａを順に積層してなるキャパシタQが形成されたことになる。
なお、そのキャパシタQの下の導電性酸素バリア膜２０は、絶縁性密着膜１５によって膜剥がれが防止される。そして、この導電性酸素バリア膜２０を形成しない場合には、キャパシタQを構成する下部電極２１ａの膜剥がれが絶縁性密着膜１５によって防止される。
その後に、ウエットエッチングとドライエッチングにより第１、第２ハードマスクを除去する。
次に、図１０（ｂ）に示すように、上記した図１０（ａ）のエッチング工程等でキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、不図示のファーネス内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする一回目の回復アニールを約４０分間行う。
ここで、キャパシタQの直下の第１コンタクトプラグ２６は、絶縁性材料よりなる充填体２５ａと、アニールをしても導電性が失われにくい窒化チタン膜等の導電膜２４とで構成される。従って、上記のように酸素雰囲気中で回復アニールを行っても、第１コンタクトプラグ２６が酸化するのを抑えることができ、該プラグ２６と第１ソース／ドレイン領域８ａとのコンタクト抵抗が上昇するのが防止され、そのコンタクト抵抗を設計値通りに低く抑えることが可能となる。
次に、図１１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、水素等の還元性雰囲気からキャパシタ誘電体膜２２ａを保護するために、キャパシタ保護絶縁膜４０として水素ブロック性に優れたアルミナ膜をシリコン基板１の上側全面に約５０nmの厚さに形成する。
そのキャパシタ保護絶縁膜４０の成膜方法は特に限定されない。但し、カバレッジ特性に優れたALD(Atomic Layer Deposition)法でキャパシタ保護絶縁膜４０を形成すれば、キャパシタQの側面にキャパシタ保護絶縁膜４０をカバレッジ良く形成することができるので、隣接するキャパシタQの間隔を狭めることができ、FeRAMの微細化を推し進めることができる。
次いで、シランを反応ガスとして使用するHDPCVD(High Density Plasma CVD)法を用いて、キャパシタ保護絶縁膜４０上に第２絶縁膜４１を形成し、隣接する二つのキャパシタQの間の空間をその第２絶縁膜４１で完全に埋め込む。その第２絶縁膜４１の厚さは特に限定されないが、本実施形態ではシリコン基板１の平坦面上で約７００nmとする。
その後に、TEOSガスを用いるプラズマCVD法により、第２絶縁膜４１上に犠牲絶縁膜４２として酸化シリコン膜を形成する。この第２絶縁膜４２の厚さは、シリコン基板１の平坦面上で例えば約８００nmである。
そして、図１１（ｂ）に示すように、上記の犠牲絶縁膜４２をCMP法により研磨することにより第２絶縁膜４１の上面を平坦化し、シリコン基板１の平坦面上での第２絶縁膜４１の厚さを約７００nmにする。
次に、図１２（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第２絶縁膜４１上にフォトレジストを塗布し、それを露光、現像することにより、上部電極２３ａ上にホール形状の第１窓４３ａを備えた第１レジストパターン４３を形成する。
そして、上記の第１窓４３ａを通じて第２絶縁膜４１とキャパシタ保護絶縁膜４０とをエッチングして、これらの絶縁膜４０、４１に上部電極２３ａに至る深さの第３ホール４１ａを形成する。このエッチングは、C4F8、Ar、及びO2の混合ガスをエッチングガスとして使用する平行平板型プラズマエッチングチャンバ内で行われ、エッチング時の圧力は２〜７Paとされる。また、周波数が１３．５６MHzでパワーが１〜２．５kWの高周波電力がそのエッチングチャンバの上部電極に印加され、それにより上記のエッチングガスがプラズマ化される。
このエッチングを終了後、第１レジストパターン４３は除去される。
そして、ここまでの工程でキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、不図示のファーネス内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする二回目の回復アニールを約４０分間行う。
次いで、図１２（ｂ）に示すように、第２絶縁膜４１上にフォトレジストを再び塗布して、そのフォトレジストを露光、現像し、第２レジストパターン４５を形成する。その現像により、第２コンタクトプラグ１３ｂ上の第５レジストパターン４５には、ホール形状の第２窓４５ａが形成される。
その後に、この第２窓４５ａを通じて第２絶縁膜４１から酸化防止絶縁膜１４までをエッチングすることにより、第２絶縁膜４１に第４ホール４１ｂを形成すると共に、酸化防止絶縁膜１４に第２開口１４ｂを形成する。このようなエッチングは、例えばC4F8、Ar、O2、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われる。
次に、図１３（ａ）に示すように、上記の第２レジストパターン４５を除去する。
上記のように、上部電極２３ａ上の浅い第３ホール４１ａとは別に、第２ソース／ドレイン領域８ｂ上の深い第４ホール４１ｂを形成することで、浅い第３ホール４１ａの下の上部電極２３ａがエッチング雰囲気に長時間曝されるのを防ぐことができ、その下のキャパシタ誘電体膜２２ａが劣化するのを抑制することが可能となる。
更に、第２ソース／ドレイン領域８ｂ上の第２コンタクトプラグ１３ｂは、本工程が終了するまで、酸化防止絶縁膜１４によって覆われているので、第２コンタクトプラグ１３ｂを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
次に、図１３（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第２絶縁膜４１の上面と、第３、第４ホール４１ａ、４１ｂのそれぞれの内面に、スパッタ法によりバリアメタル膜として窒化チタン膜を約５０nmの厚さに形成する。そして、このバリアメタル膜の上に、第３、第４ホール４１ａ、４１ｂを埋め込むのに十分な厚さ、例えば第２絶縁膜４１の平坦面上での厚さが３００nmとなるタングステン膜を形成する。
その後に、第２絶縁膜４１上の余分なバリアメタル膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第３、第４ホール４１ａ、４１ｂ内にそれぞれ第３、第４コンタクトプラグ４７ａ、４７ｂとして残す。
これらのコンタクトプラグのうち、第３コンタクトプラグ４７ａは上部電極２３ａと電気的に接続される。そして、第４コンタクトプラグ４７ｂは、第２コンタクトプラグ１３ｂと電気的に接続され、その第２コンタクトプラグ１３ｂと共にビット線の一部を構成する。
その後に、第２絶縁膜４１の上にスパッタ法により金属積層膜を形成し、それをパターニングして一層目金属配線４９ａとビット線用金属パッド４９ｂとを形成する。その金属積層膜は、例えば、厚さ約５０nmの窒化チタン膜、厚さ約３６０nmのアルミニウム膜、及び厚さ約７０nmの窒化チタン膜をこの順に積層してなる。
ここまでの工程により、本実施形態に係る半導体装置の基本構造が完成した。
その半導体装置では、ビット線の一部を構成する第２コンタクトプラグ１３ｂと第４コンタクトプラグ４７ｂとがvia-to-via構造となっている。キャパシタQの他にシリコン基板１にロジック回路を形成してロジック混載FeRAMを製造する場合は、そのロジック回路におけるMOSトランジスタのソース／ドレイン領域と一層目金属配線との電気的接続もこのvia-to-via構造によって行われる。
以上説明した本実施形態では、図１３（ｂ）に示したように、キャパシタQの直下の第１コンタクトプラグ２６が、非晶質の充填体２５ａの側面と底面とを導電膜２４で覆ってなる。このように充填体２５ａが非晶質なので、その充填体と接触する導電性酸素バリア膜２０や下部電極２１ａの配向は、充填体２５ａによって影響されず、キャパシタ誘電体膜２２ａの残留分極電荷を増大させるのに好ましい(111)方向に揃えられる。その結果、下部電極２１ａの作用によってキャパシタ誘電体膜２２ａの配向も(111)方向に揃えられ、キャパシタ誘電体膜２２ａの残留分極電荷が増大し、キャパシタQへの情報の書き込みと読み出しが容易に行えるようになる。
更に、図８（ｂ）で説明したように、絶縁性密着膜１５と絶縁性材料膜２５のCMPの研磨レートが実質的に同じなので、このCMPによるリセスが充填体２５ａに発生しない。従って、そのリセスに起因するキャパシタ誘電体膜２２ａの配向の低下も抑制することができ、キャパシタ誘電体膜２２ａの強誘電体特性、例えば残留分極電荷等をより一層高めることが可能となる。既述のように、絶縁性材料膜１５を形成しない場合でも、酸化防止絶縁膜１４と絶縁性材料膜２５との研磨レートが略同じなので、上記と同様にして充填体２５ａにリセスが発生するのを防止できる。
しかも、上記の充填体２５ａが絶縁性材料よりなり、且つそれを覆う導電膜２４が酸化され難い窒化チタン膜等で構成されるので、図１０（ｂ）や図１２（ｂ）の工程において酸素雰囲気中で回復アニールを行っても、キャパシタQの直下の第１コンタクトプラグ２６が酸化され難く、その第１コンタクトプラグ２６と第１ソース／ドレイン領域８ａとのコンタクト抵抗を低いままに抑えることが可能となる。
（３）第２実施形態
図１４は、本発明の第２実施形態に係る半導体装置の断面図である。なお、図１４では、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
本実施形態では、図１４に示されるように、第１コンタクトプラグ２６の直径を第２コンタクトプラグ１３ｂのそれよりも大きくする。これ以外の構成については、本実施形態は第１実施形態と同じである。
図３（ａ）で説明したように、第１ホール１１ａを第２タングステン膜１８で埋め込む場合には、タングステンの強い応力によって膜剥がれが発生するのを防止するために、第１ホール１１ａの直径を小さくし、薄い厚さの第２タングステン膜１８で第１ホール１１ａを形成する必要があった。
これに対し、第１実施形態では、図８（ａ）で説明したように、第１ホール１１ａを絶縁性材料膜２５で埋め込むので、タングステン膜に見られるような応力に起因する膜剥がれを気にする必要がなく、第１ホール１１ａの直径に制約が無い。
このような第１ホール１１ａの設計自由度を十分に活かすべく、本実施形態では、図１４に示すように、この第１ホール１１ａの直径を第２ホール１１ｂよりも大きくする。このとき、導電膜２４が下部電極２１ａと電気的に接続される限り、図示のように第１ホール１１ａがキャパシタQからはみ出しても構わない。
これによれば、第１ホール１１ａのアスペクト比が小さくなるので、第１ホール１１ａ内に形成される導電膜２４に高いステップカバレッジ（段差被覆性）を要求する必要が無い。そのため、ステップカバレッジが比較的悪い安価なスパッタ法で導電膜２４を形成しても、その導電膜２４にボイドが発生し難くなり、第１コンタクトプラグ２６がコンタクト不良を起こすのを抑制することが可能となる。
（４）第３実施形態
図１５〜図１８は、本発明の第３実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１、第２実施形態で説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
その半導体装置を製造するには、まず、既述の図１（ａ）の断面構造を得る。その後に、図１５（ａ）に示すように、第１絶縁膜１１上にフォトレジストを塗布し、それを露光、現像することにより、第１、第２ソース／ドレイン領域８ａ、８ｂ上にそれぞれ第１、第２窓３０ａ、３０ｂを備えた第１レジストパターン３０を形成する。
その後に、上記の第１、第２窓３０ａ、３０ｂを通じて第１絶縁膜１１とカバー絶縁膜１０とをエッチングすることにより、第１絶縁膜１１に第１、第２コンタクトホール１１ａ、１１ｂを形成する。そのエッチングはRIEにより行われる。そして、このRIEでは、C4F8、Ar、及びO2の混合ガスがエッチングガスとして採用される。
このエッチングが終了後、第１レジストパターン３０は除去される。
次に、図１５（ｂ）に示すように、第１、第２コンタクトホール１１ａ、１１ｂの内面と第１絶縁膜１１の上面とに、スパッタ法により窒化チタン膜を形成しそれを導電膜１６とする。その導電膜１６は、回復アニール等の酸素雰囲気中での高温アニールでも導電性が失われ難い膜であれば窒化チタン膜に限定されない。そのような膜としては、チタン膜、窒化チタン膜、窒化チタンアルミニウム膜、イリジウム膜、酸化イリジウム(IrO2)膜、プラチナ膜、及びルテニウム膜のいずれかの単層膜、或いはこれらの少なくとも二つを積層した積層膜がある。
なお、上記した窒化チタン膜については、スパッタ法ではなく、CVD法で形成してもよい。
更に、導電膜１６の厚さは、その下の第１、第２ソース／ドレイン領域８ａ、８ｂとのコンタクト抵抗が設計値となるように設定され、本実施形態では例えば２０〜１００nmとする。
その後に、六フッ化タングステンガスを使用するCVD法を用いて、この導電膜１６の上に導電性材料膜１９としてタングステン膜を形成し、その導電性材料膜１９で第１、第２ホール１１ａ、１１ｂを完全に埋め込む。
次いで、図１６（ａ）に示すように、第１導電膜１１上に形成された余分な導電膜１６と導電性材料膜１９とをCMP法により研磨して除去し、導電性材料膜１９を第１、第２ホール１１ａ、１１ｂ内に下部充填体１９ａとして残す。これにより、各ホール１１ａ、１１ｂ内には、下部充填体１９ａと、その側面と底面とを覆う導電性材料膜１６とで構成される下段プラグ３１が形成されたことになる。
次に、図１６（ｂ）に示すように、下段プラグ３１が酸化されるのを防ぐ酸化防止絶縁膜１４として、プラズマCVD法により酸窒化シリコン膜を厚さ約１３０nmに形成する。
その後に、プラズマCVD法により酸化防止絶縁膜１４上に酸化シリコン膜を厚さ約２００nmに形成し、その酸化シリコン膜を絶縁性密着膜１５とする。この絶縁性密着膜１５は、キャパシタの下部電極との密着強度を向上させる役割を担うが、絶縁性密着膜１５を形成しなくてもその密着強度が確保されるなら、絶縁性密着膜１５を省いてよい。
次に、図１７（ａ）に示す断面構造を得るまでの工程について説明する。
まず、絶縁性密着膜１５上にフォトレジストを塗布し、それを露光、現像することにより、第１ホール１１ａ上に第３窓３４ａを備えた第２レジストパターン３４を形成する。そして、上記の第３窓３４ａを通じて絶縁性密着膜１５と酸化防止絶縁膜１４とをエッチングすることにより、第１ソース／ドレイン領域８ａ上の酸化防止絶縁膜１４に第１開口１４ａを形成する。なお、このエッチングは例えばRIEにより行われ、絶縁性密着膜１５と酸化防止絶縁膜１４のそれぞれに対するエッチングガスとして、C4F8、CF4、Ar、及びCOの混合ガスを使用する。
その後に、第２レジストパターン３４は除去される。
続いて、図１７（ｂ）に示すように、第１開口１４ａの内面と絶縁性密着膜１５の上面とに、スパッタ法によりチタン膜を厚さ約５０nmに形成し、それを上部導電膜３６とする。この上部導電膜３６としては、タングステンで主に構成される下段プラグ３１の酸化を防ぐために、酸素バリア性の高い膜を採用するのが好ましい。そのような膜としては、チタン膜、窒化チタン膜、窒化チタンアルミニウム膜、イリジウム膜、酸化イリジウム(IrO2)膜、プラチナ膜、及びルテニウム膜のいずれかの単層膜、或いはこれらの少なくとも二つを積層した積層膜がある。
また、その上部導電膜３６は、図示のように下段プラグ３１の導電膜１６と接しており、それにより導電膜１６と電気的に接続される。
その後に、シランガスを使用するプラズマCVD法により、上部導電膜３６の上に非晶質の絶縁性材料膜３７として酸化シリコン膜を形成し、その絶縁性材料膜３７で第１開口１４ａを完全に埋め込む。非晶質の絶縁性材料膜３７は、上部導電膜３６と同様に、下段プラグ３１の酸化を防ぐことが可能な酸素バリア性の高い膜であるのが好ましい。そのような膜としては、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、及びアルミナ膜がある。
次に、図１８（ａ）に示すように、絶縁性密着膜１５上の余分な上部導電膜３６と絶縁性材料膜３７とをCMP法により研磨して除去し、第１開口１４ａ内にのみ絶縁性材料膜を上部充填体３７ａとして残す。このCMP法では、絶縁膜用のスラリー、例えばCabot Microelectronics corporation製のスラリーが使用される。その絶縁膜用のスラリーに対し、絶縁性材料膜３７と絶縁性密着膜１５は実質的に同じ研磨レートを有するので、研磨を終了した後でも上部充填体３７ａの上面にリセスは発生しない。なお、絶縁性密着膜１５を形成しない場合でも、酸化防止絶縁膜１４の研磨レートが絶縁性材料膜３７のそれと略同じなので、上記と同じ理由によって上部充填体３７ａの上面にはリセスが発生しない。
以上により、第１開口１４ａ内には、上部充填体３７ａと、該上部充填体３７ａの側面と底面とを覆う上部導電膜３６とで構成される上段プラグ３８が形成されたことになる。更に、この上段プラグ３８は、その下の下段プラグ３１と電気的に接続され、この下段プラグ３１と共に第１コンタクトプラグ３９を構成する。
なお、上記のように上段プラグ３８を形成した後に、第１実施形態で説明した条件で上部充填体３７ａに対してアンモニアプラズマ処理を行い、次の工程で形成される下部電極２１ａが(111)方向に配向し易くなるようにしてもよい。
この後は、第１実施形態で説明した図９（ａ）〜図１３（ｂ）の工程を行うことにより、図１８（ｂ）に示すように、第１コンタクトプラグ３９と電気的に接続されるキャパシタQを形成する。同図に示されるように、ビット線を構成する第４コンタクトプラグ４７ｂはその下の下段プラグ３１と共にvia-to-via構造となる。第１実施形態と同様に、ロジック混載FeRAMを製造する場合には、ロジック回路におけるMOSトランジスタのソース／ドレイン領域と一層目金属配線との電気的接続もこのvia-to-via構造によって行われる。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
この半導体装置によれば、図１８（ｂ）に示されるように、キャパシタQの直下の第１コンタクトプラグ３９が下段プラグ３１と上段プラグ３８とで構成される。このうち、上段プラグ３８は、ゲート電極５の上方に形成される酸化防止絶縁膜１４内に形成される。従って、上段プラグ３８が横方向に位置ずれしても、上段プラグ３８とゲート電極５とが接触したり極端に近接したりするのを防止でき、上段プラグ３８の設計マージンやプロセスマージンを広めることが可能となる。
更に、上段プラグ３８を構成する上部充填体３７ａが非晶質なので、下部電極２１ａの配向が上段プラグ３８によって低下せず、下部電極２１ａの配向によってキャパシタ誘電体膜２２ａの配向を良好にすることができ、キャパシタ誘電体膜２２ａの誘電体特性を高めることができる。
しかも、図１８（ａ）を参照して説明したように、CMP法による研磨で第１開口１４ａ内に上部充填体３７ａを形成する工程では、絶縁性材料膜３７と絶縁性密着膜１５との研磨レートが略同じであるため、上部充填体３７ａの上面にリセスが発生しない。従って、凹凸が殆ど無い平坦面上にキャパシタＱの下部電極２１ａを形成することができるので、下地の凹凸に起因してキャパシタ誘電体膜２２ａの配向が低下するのを防止できる。
（５）第４実施形態
図１９〜図２２は、本発明の第４実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１〜第３実施形態で説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
本実施形態に係る半導体装置を製造するには、まず、第３実施形態の図１５（ａ）で説明したように、第１絶縁膜１１に第１、第２コンタクトホール１１ａ、１１ｂを形成する。そして、第１レジストパターン３０を除去した後に、図１９（ａ）に示すように、第１、第２コンタクトホール１１ａ、１１ｂの内面と第１絶縁膜１１の上面とに、スパッタ法で導電膜５０を形成する。この導電膜５０を構成する膜の種類は特に限定されないが、本実施形態では、チタン膜、窒化チタン膜、窒化チタンアルミニウム膜、イリジウム膜、酸化イリジウム膜、プラチナ膜、及びルテニウム膜のいずれかの単層膜、或いはこれらの少なくとも二つを積層した積層膜をその導電膜５０として採用する。
また、導電膜５０の厚さは第１ソース／ドレイン領域８ａとのコンタクト抵抗が設計値となるように設定され、本実施形態では例えば２０〜７０nm程度の厚さとする。
次に、導電膜５０の上に、CVD法により導電性材料膜５１としてタングステン膜を形成し、その導電性材料膜５１で第１、第２コンタクトホール１１ａ、１１ｂを完全に埋め込む。
続いて、不図示の平行平板型プラズマエッチングチャンバ内にシリコン基板１を入れ、基板温度を約３０℃に安定させた後、４００ml/分の流量のSF6と２００ml/分の流量の酸素とをエッチングガスとしてエッチング装置に供給する。そして、チャンバ内の上部電極にパワーが３００Wの高周波電力を印加し、圧力６０Paの条件で導電性材料膜５１を選択的にエッチバックする。
これにより、第１絶縁膜１１の上面に導電膜５０を残しながら導電性材料膜５１の厚さを減少させることができ、この導電性材料膜５１で構成される下部充填体５１ａが第１、第２コンタクトホール１１ａ、１１ｂの途中の深さまで形成される。
また、上記のエッチバックにおけるエッチング量は特に限定されないが、本実施形態では、下部充填体５１ａの上面が第１絶縁膜１１の上面から約５０〜１００nm程度低くなるようにエッチング量が設定される。
次に、図１９（ｂ）に示すように、上記の下部充填体５１ａと導電膜５０のそれぞれの上に、プラズマCVD法により非晶質の絶縁性材料膜５２として酸窒化シリコン膜を形成し、その絶縁性材料膜５２で第１、第２コンタクトホール１１ａ、１１ｂを完全に埋める。
この絶縁性材料膜５２は、下部充填体５１ａの酸化を防ぐために、酸素バリア性に優れた非晶質絶縁膜で構成されるのが好ましい。そのような性質を持った膜は、酸窒化シリコン膜の他に、窒化シリコン膜、及びアルミナ膜もあり、これらの単層膜或いは二層以上積層した積層膜で絶縁性材料膜５２を構成してもよい。
次に、図２０（ａ）に示すように、CMP法で絶縁性材料膜５２と導電膜５０とを研磨することにより、第１絶縁膜１１の上の余分なこれらの膜を除去し、第１、第２コンタクトホール１１ａ、１１ｂ内に絶縁性材料膜５２を上部充填体５２ａとして残す。
このCMPで使用されるスラリーは絶縁膜用のものであれば特に限定されないが、本実施形態では、Cabot Microelectronics corporation製のスラリーを使用する。
このような絶縁膜用のスラリーに対し、第１絶縁膜１１と絶縁性材料膜５２は略同じ研磨レートを有するので、CMP終了後の上部充填体５２ａの上面にはリセスが発生しない。
また、上部充填体５２ａは、その下の下部充填体５１ａと共に充填体５３を構成する。これにより、第１、第２コンタクトホール１１ａ、１１ｂ内には、充填体５３の側面と底面とを導電膜５０で覆ってなる第１、第２コンタクトプラグ５４ａ、５４ｂが、それぞれ第１、第２ソース／ドレイン領域８ａ、８ｂと電気的に接続されるように形成されたことになる。
更に、既述の図１９（ａ）の工程において、下部充填体５１ａの上面が第１絶縁膜１１の上面から約５０〜１００nm程度低くなるように導電性材料膜５１をエッチバックしたので、上部充填体５２ａの厚みが下部充填体５１ａの酸化を防ぐのに十分な約５０〜１００nm程度となり、酸素雰囲気中で回復アニール等を行っても下部充填体５１ａが酸化してコンタクト不良を起こすのを防止できる。
なお、上部充填体５２ａを形成した後に、第１実施形態で説明した条件のアンモニアプラズマ処理を上部充填体５２ａに対して行い、上部充填体５２ａの上に後で形成される下部電極２１ａが(111)方向に配向し易くなるようにしてもよい。
その後に、既述の図９（ａ）〜図１０（ｂ）の工程を行うことにより、図２０（ｂ）に示すように、第１コンタクトプラグ５４ａと電気的に接続されるキャパシタQを形成する。
なお、本実施形態では、図２０（ｂ）に示されるように、タングステンで構成される下部充填体５１ａの酸化を防止するために、下部電極２１ａと第１コンタクトプラグ５４ａとの間に窒化チタンアルミニウム等よりなる導電性酸素バリア膜２０を形成している。但し、この導電性酸素バリア膜２０は必須ではなく、酸素バリア性を有する上部充填体５２ａのみで下部充填体５２ａの酸化を防げるなら、酸素バリア膜２０を省いてもよい。
続いて、記述の図１１（ａ）〜図１２（ａ）の工程を行う。これにより、図２１（ａ）に示すように、第１レジストパターン４３をマスクにするエッチングでキャパシタQの上の第２絶縁膜４１に第３ホール４１ａが形成される。
そして、第１レジストパターン４３を除去した後に、ここまでの工程でキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、不図示のファーネス内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする回復アニールを約４０分間行う。
次に、図２１（ｂ）に示す断面構造を得るまでの工程について説明する。まず、第２絶縁膜４１上にフォトレジストを塗布し、それを露光、現像することにより、第２コンタクトプラグ５４ｂの上に第２窓４５ａを備えた第２レジストパターン４５を形成する。
続いて、例えば平行平板型プラズマエッチングチャンバにエッチングガスとしてC4F8、Ar、O2、及びCOの混合ガスを供給することで、上記の第２窓４５ａを通じて第２絶縁膜４１とキャパシタ保護絶縁膜４０とをエッチングし、第２絶縁膜４１に第４ホール４１ｂを形成する。
ここで、上記のエッチングガスは、第４ホール４１ｂの下の酸窒化シリコンよりなる上部充填体５２ａ（図２１（ａ）参照）もエッチングする作用を有する。そのため、このエッチングでは、第４ホール４１ｂ下の上部充填体５２ａがエッチングされ、その下の下部充填体５１ａの上面が露出することになる。
この後に、第２レジストパターン４５は除去される。
次に、第１実施形態で説明した図１３（ｂ）の工程を行うことにより、図２２に示すように、第３、第４ホール１１ａ、１１ｂ内にそれぞれ第３、第４コンタクトプラグ４７ａ、４７ｂを形成する。これらのコンタクトプラグのうち、第４コンタクトプラグ４７ｂは、第２ホール１１ｂ内の下部充填体５１ａに直接接続され、その下部充填体５１ａを介して第２ソース／ドレイン領域８ｂと電気的に接続される。
また、ビット線の一部を構成する第４コンタクトプラグ４７ｂとその下の下部充填体５１ａはvia-to-via構造となるが、ロジック混載FeRAMを製造する場合には、そのvia-to-via構造により、ロジック回路におけるMOSトランジスタのソース／ドレイン領域と一層目金属配線とが電気的に接続される。
以上により、本実施形態に係る半導体装置の基本構造が完成した。
この半導体装置によれば、図２０（ａ）で説明したように、ビット線用の第２コンタクトプラグ５４ｂにおいて、酸化され易いタングステンよりなる下部充填体５１ａが上部充填体５２ａで覆われており、この上部充填体５２ａによって下部充填体５１ａの酸化が防止される。従って、第１実施形態のように第２コンタクトプラグ１３ｂ（図８（ｂ）参照）の酸化を防止するための酸化防止絶縁膜１５が不要となり、その分だけ製造工程が簡略化される。
更に、図１９（ａ）〜図２０（ｂ）で説明したように、このように酸化防止絶縁膜１５を形成しないことで、キャパシタQの直下の第１コンタクトプラグ５４ａと、ビット線用の第２コンタクトプラグ５４ｂとを同じプロセスによって形成することができる。そのため、これらのコンタクトプラグを別々に形成する第１〜第３実施形態と比較して、本実施形態ではFeRAMの製造工程を単純化させることが可能となる。
また、本実施形態では、図２２に示したように、キャパシタQの直下の第１コンタクトプラグ５４ａの上面が、非晶質の絶縁性材料よりなる上部充電体５２ａで構成される。これにより、第１コンタクトプラグ５４ａの結晶性によって下部電極２１ａの配向性が低下するのが抑えられ、下部電極２１ａの配向を高めることができる。その結果、下部電極２１ａの配向の作用によりキャパシタ誘電体膜２２ａの配向も高められ、強誘電体特性に優れたキャパシタ誘電体膜２２ａを形成することができ、高品位なキャパシタQを備えたFeRAMを提供することができる。
しかも、図２０（ａ）で説明したように、CMP法で絶縁性材料膜５２を研磨して上部充填体５２ａにする工程では、絶縁性材料膜５２と第１絶縁膜１１のそれぞれの研磨レートが実質的に同じなので、研磨を終了した後に上部充填体５２ａにリセスは発生しない。その結果、第１コンタクトプラグ５４と第１絶縁膜１１の上面の平坦性が高められ、これらの上に形成される下部電極２１ａとキャパシタ誘電体膜２２ａの配向性が向上し、キャパシタQの品質を更に高めることが可能となる。

Claims (10)

  1. 半導体基板と、
    前記半導体基板の表層に形成された第１不純物拡散領域と、
    前記第１不純物拡散領域の上に第1ホールを備えた第1絶縁膜と、
    前記第１ホールの内面に形成され、前記第１不純物拡散領域と電気的に接続された導電膜と、
    前記導電膜上に前記第１ホールを埋める厚さに形成され、該導電膜と共に第１コンタクトプラグを構成し、少なくとも上面が非晶質の絶縁性材料で構成された充填体と、
    前記第１コンタクトプラグ上に形成され、前記非晶質の絶縁性材料と接し、かつ前記導電膜と電気的に接続された下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を備えたキャパシタと、
    を有することを特徴とする半導体装置。
  2. 前記充填体の上面が平坦化されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１絶縁膜に、前記第１ホールから間隔をおいて第２ホールが形成されると共に、
    前記第２ホールの下の前記半導体基板の表層に形成された第２不純物拡散領域と、
    前記第２ホール内に形成され、上面の高さが前記第１コンタクトプラグよりも低く、且つ前記第２不純物拡散領域と電気的に接続された第２コンタクトプラグと、
    前記第１絶縁膜上に形成され、前記第１コンタクトプラグが形成される第１開口を前記第１ホールの上に有し、且つ前記第２ホールの上に第２開口を有する酸化防止絶縁膜と、
    前記キャパシタを覆い、前記上部電極と前記第２開口のそれぞれの上に第３、第４ホールを有する第２絶縁膜と、
    前記第３ホール内に形成され、前記上部電極と電気的に接続された第３コンタクトプラグと、
    前記第４ホール内と前記第２開口内に形成され、前記第２コンタクトプラグと電気的に接続された第４コンタクトプラグとを有することを特徴とする請求項１に記載の半導体装置。
  4. 前記第１ホールの上に第１開口を備えた酸化防止絶縁膜を前記第１絶縁膜上に有し、
    前記第１コンタクトプラグが、前記第１ホール内に形成された下段プラグと、前記第１開口内に形成された上段プラグとで構成されたことを特徴とする請求項１に記載の半導体装置。
  5. 前記充填体は、前記第１ホールの途中の深さまでを埋める導電性材料よりなる下部充填体と、該下部充填体の上に形成され、前記絶縁性材料よりなる上部充填体とを有することを特徴とする請求項１に記載の半導体装置。
  6. 半導体基板の表層に第１不純物拡散領域を形成する工程と、
    前記半導体基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜をパターニングして、前記第１不純物拡散領域上の前記第１絶縁膜に第１ホールを形成する工程と、
    前記第１ホールの内面に導電膜を形成する工程と、
    少なくとも上面が非晶質の絶縁性材料で構成され、且つ前記第１ホールを埋める厚さを有する充填体を前記導電膜上に形成して、該充填体と前記導電膜とを第１コンタクトプラグとする工程と、
    前記第１コンタクトプラグの上に、前記非晶質の絶縁性材料と接し、かつ前記導電膜と電気的に接続された下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を順に積層してキャパシタを形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  7. 前記半導体基板の表層に、前記第１不純物拡散領域から間隔をおいて第２不純物拡散領域を形成する工程と、
    前記第１絶縁膜をパターニングして、前記第２不純物拡散領域上の前記第１絶縁膜に第２ホールを形成する工程と、
    前記第２ホール内に、前記第２不純物拡散領域と電気的に接続される第２コンタクトプラグを形成する工程と、
    前記第１ホールを形成する工程の前に、前記第１絶縁膜と前記第２コンタクトプラグのそれぞれの上に酸化防止絶縁膜を形成する工程とを有し、
    前記第１ホールを形成する工程において、該第１ホールの上の前記酸化防止絶縁膜に第１開口を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第１コンタクトプラグを形成する工程は、
    前記第１ホール内に下段プラグを形成する工程と、
    前記第１開口内に、前記下段プラグと電気的に接続され、該下段プラグと共に前記第１コンタクトプラグを構成する上段プラグを形成する工程とを有することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記キャパシタを覆う第２絶縁膜を形成する工程と、
    前記上部電極の上の前記第２絶縁膜に第３ホールを形成する工程と、
    前記第２ホールの上の前記第２絶縁膜に第４ホールを形成すると共に、該第４ホールの下の前記酸化防止絶縁膜に第２開口を形成する工程と、
    前記第３ホールに、前記上部電極と電気的に接続された第３コンタクトプラグを形成する工程と、
    前記第４ホールと前記第２開口に、前記第２コンタクトプラグと電気的に接続された第４コンタクトプラグを形成する工程とを有することを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 半導体基板の表層に第１不純物拡散領域を形成する工程と、
    前記半導体基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜をパターニングして、前記第１不純物拡散領域上の前記第１絶縁膜に第１ホールを形成する工程と、
    前記第１絶縁膜の上面と前記第１ホールの内面とに導電膜を形成する工程と、
    前記導電膜上に、前記第１ホールを埋める厚さの導電性材料膜を形成する工程と、
    前記導電性材料膜の厚さを減少させることにより、該導電性材料膜で構成される下部充填体を前記第１ホールの途中の深さまで形成する工程と、
    前記下部充填体上と前記導電膜上とに、非晶質の絶縁性材料膜を形成する工程と、
    前記導電膜と前記絶縁性材料膜のそれぞれを研磨して前記第１絶縁膜上から除去することにより、前記第１ホール内に前記絶縁性材料膜を上部充填体として残し、該上部充填体、前記下部充填体、及び前記導電膜を第１コンタクトプラグとする工程と、
    前記第１コンタクトプラグの上に、前記非晶質の絶縁性材料膜と接し、かつ前記導電膜と電気的に接続された下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を順に積層してキャパシタを形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
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