JP2004260062A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】キャパシタを有する半導体装置に関し、キャパシタの劣化を防止することを目的とする。
【解決手段】第１絶縁膜１１の上方に形成されて下部電極、誘電体膜及び上部電極を有するキャパシタＱと、キャパシタＱ及び第１絶縁膜１１の上に形成され、第１の応力を有する第２絶縁膜１８と、第２絶縁膜１８に形成された凹部２３と、凹部２３内に形成され且つ第１の応力よりも小さいか第１の応力とは逆応力かのいずれかである第２の応力を有する埋込層２７とを含む。
【選択図】 図７
【解決手段】第１絶縁膜１１の上方に形成されて下部電極、誘電体膜及び上部電極を有するキャパシタＱと、キャパシタＱ及び第１絶縁膜１１の上に形成され、第１の応力を有する第２絶縁膜１８と、第２絶縁膜１８に形成された凹部２３と、凹部２３内に形成され且つ第１の応力よりも小さいか第１の応力とは逆応力かのいずれかである第２の応力を有する埋込層２７とを含む。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタのゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報となる電荷をフローティングゲートに蓄積することによって情報を記憶する構造を有している。しかし、情報の書込、消去にはゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを有している。強誘電体キャパシタにおいて上部電極と下部電極の間に形成される強誘電体膜は、上部電極及び下部電極の間に印加する電圧値に応じて分極を生じ、印加電圧を取り去っても分極を保持する自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の極性、大きさを検出すれば情報を読み出すことができる。
【０００５】
ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書込ができるという利点がある。
【０００６】
ＦｅＲＡＭのメモリセルは、例えば下記の特許文献１に記載されているように、シリコン基板に形成されたＭＯＳトランジスタと、シリコン基板及びＭＯＳトランジスタ上に形成された第１層間絶縁膜と、第１層間絶縁膜上に形成された強誘電体キャパシタと、強誘電体キャパシタ及び第１層間絶縁膜上に形成された第２層間絶縁膜と、第１及び第２層間絶縁膜に形成されたホール内に埋め込まれてＭＯＳトランジスタに接続される導電性プラグと、第２層間絶縁膜上に形成されて導電性プラグと強誘電体キャパシタの上部電極とを接続する第１の配線パターンと、第１の配線パターン及び第２層間絶縁膜の上に形成された第３の層間絶縁膜と、第３の層間絶縁膜上に形成された第２の配線パターンとを有している。
【０００７】
【特許文献１】
特開２００１−６０６６９号公報
【特許文献２】
特開平１１−３３０３９０号公報
【０００８】
【発明が解決しようとする課題】
しかし、強誘電体キャパシタを覆う層間絶縁膜は、一般に圧縮（ｃｏｍｐｒｅｓｓｉｖｅ） 応力が強い酸化シリコンから構成されているので、強誘電体キャパシタにはより強い応力が加わる。そのような力学的なストレスにより強誘電体キャパシタが圧電素子としての特徴を持ち、キャパシタ特性を劣化させる。
【０００９】
これに対して、強誘電体キャパシタに対して引張応力を有する層間絶縁膜を形成することが上記した特許文献２に記載されている。しかし、引張応力を有する層間絶縁膜は水分含有量が多く、水分により強誘電体キャパシタを劣化させてしまうということが本願発明者らの実験により明らかになっている。
【００１０】
本発明の目的は、層間絶縁膜等に覆われるキャパシタの特性を良好に保持することができる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜の上方に形成されて下部電極、誘電体膜及び上部電極を有するキャパシタと、前記キャパシタ及び前記第１絶縁膜の上に形成され、第１の応力を有する第２絶縁膜と、前記第２絶縁膜に形成された凹部と、前記凹部内に形成され、且つ前記第１の応力よりも小さいか前記第１の応力とは逆応力かのいずれかである第２の応力を有する埋込層とを有することを特徴とする半導体装置により解決される。
【００１２】
また、上記した課題は、半導体基板の上方に第１絶縁膜を形成する工程と、下部電極、誘電体膜及び上部電極を有するキャパシタを前記第１絶縁膜の上方に形成する工程と、第１の応力を有する第２絶縁膜を前記第１絶縁膜及び前記キャパシタの上に形成する工程と、前記第２絶縁膜に凹部を形成する工程と、前記第１の応力より小さいか前記第１の応力とは逆応力かのいずれかである第２の応力を有する埋込層を前記凹部内に形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００１３】
本発明によれば、第１絶縁膜の上方に形成されたキャパシタを覆う第２絶縁膜に凹部を形成し、第２絶縁膜とは逆の応力又は小さい応力の材料からなる埋込層を凹部内に形成している。
【００１４】
これにより、第２絶縁膜によりキャパシタに加わる応力が埋込層の応力によって緩和され、キャパシタへの外部からの応力が従来よりも低減し、キャパシタの圧電効果による特性劣化が抑制される。
【００１５】
従って、キャパシタを覆う第２絶縁膜の材料として、水分含有量が少なく且つ水素ブロック性の高い酸化シリコン膜のような絶縁膜を使用する際の応力の増加が抑制され、水によるキャパシタの劣化も抑制される。
【００１６】
【発明の実施の形態】
以下に、本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図１〜図８は、本発明の第１実施形態に係る半導体記憶装置の形成工程を示す断面図である。
【００１７】
まず、図１に示す断面構造を形成するまでの工程を説明する。
【００１８】
図１において、ｐ型シリコン（半導体）基板１の表面には、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって素子分離絶縁膜２が形成される。なお、素子分離絶縁膜２として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｔｃｈ Ｉｓｏｌａｔｉｏｎ） 構造を採用してもよい。
【００１９】
素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物とｎ型不純物を選択して導入することにより、メモリセル領域Ａの活性領域にｐウェル３ａを形成し、周辺回路領域Ｂの活性領域にｎウェル３ｂを形成する。
【００２０】
なお、図１には示していないが、周辺回路領域ＢではＣＭＯＳを形成するためにｐウェル（不図示）も形成される。
【００２１】
その後、シリコン基板１の表面を熱酸化して、ｐウェル３ａとｎウェル３ｂの上でゲート絶縁膜４として使用されるシリコン酸化膜を形成する。
【００２２】
次に、素子分離絶縁膜２及びゲート絶縁膜４の上に非晶質シリコン膜とタングステンシリサイド膜を順に形成する。そして、非晶質シリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ｐウェル３ａの上にゲート電極５ａ，５ｂを形成し、ｎウェル３ｂの上にゲート電極５ｃを形成する。
【００２３】
メモリセル領域Ａでは、ｐウェル３ａ上には２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおいて形成され、これらのゲート電極５ａ，５ｂは素子分離絶縁膜２の上に延在してワード線ＷＬとなる。
【００２４】
なお、ゲート電極５ａ〜５ｃを構成するアモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００２５】
次に、メモリセル領域Ａのｐウェル３ａのうち、ゲート電極５ａ，５ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタＴ１ ，Ｔ２ のソース／ドレインとなる第１〜第３のｎ型不純物拡散領域７ａ，７ｂ，７ｃを形成する。
【００２６】
続いて、周辺回路領域Ｂのｎウェル３ｂのうち、ゲート電極５ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタＴ３ のソース／ドレインとなる第１、第２のｐ型不純物拡散領域８ａ，８ｂを形成する。
【００２７】
その後に、シリコン基板１、素子分離絶縁膜２及びゲート電極５ａ，５ｂ，５ｃの上に絶縁膜を形成する。そして、絶縁膜をエッチバックすることにより、ゲート電極５ａ〜５ｃの両側部分に側壁絶縁膜６として残す。その絶縁膜として、例えばＣＶＤ法により形成される酸化シリコン（ＳｉＯ２）を使用する。
【００２８】
さらに、ｐウェル３ａ上のゲート電極５ａ，５ｂ及び側壁絶縁膜６をマスクにして、ｎ型不純物拡散領域７ａ〜７ｃにｎ型不純物をイオン注入することによりｎ型不純物拡散領域７ａ〜７ｃをＬＤＤ構造にする。また、ｎウェル３ｂ上のゲート電極５ｃ及び側壁絶縁膜６をマスクにしてｐ型不純物拡散領域８ａ，８ｂにｐ型不純物をイオン注入することによりｐ型不純物拡散領域８ａ，８ｂをＬＤＤ構造にする。
【００２９】
なお、上記したｎ型不純物とｐ型不純物の打ち分けは、図示しないレジストパターンを使用して行われる。
【００３０】
これにより、第１及び第２のｎ型不純物拡散領域７ａ，７ｂとゲート電極５ａを有する第１のｎＭＯＳトランジスタＴ１ の形成と、第２及び第３のｎ型不純物拡散領域７ｂ，７ｃとゲート電極５ｂを有する第２のｎＭＯＳトランジスタＴ２ の形成と、第１及び第２のｐ型不純物拡散領域８ａ，８ｂとゲート電極５ｃを有するｐＭＯＳトランジスタＴ３ の形成が終了する。
【００３１】
この後に、ｎＭＯＳトランジスタＴ１ ，Ｔ２ 及びｐＭＯＳトランジスタＴ３ を覆う絶縁性のカバー膜１０をシリコン基板１の上にプラズマＣＶＤ法により形成する。カバー膜１０として例えば酸窒化シリコン（ＳｉＯＮ）膜を形成する。
【００３２】
次に、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化シリコン（ＳｉＯ２）膜を約１．０μｍの厚さに成長し、この酸化シリコン膜を第１層間絶縁膜１１として使用する。
【００３３】
続いて、第１層間絶縁膜１１の緻密化処理として、常圧の窒素雰囲気中で第１層間絶縁膜１１を７００℃の温度で３０分間熱処理する。その後に、第１層間絶縁膜１１の上面を化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）法により研磨して平坦化する。
【００３４】
次に、図２（ａ） に示す構造を形成するまでの工程を説明する。
【００３５】
まず、第１層間絶縁膜１１上に、第１の導電膜１４としてＴｉ膜とＰｔ膜を順に形成する。Ｔｉ膜とＰｔ膜はＤＣスパッタ法により形成される。この場合、Ｔｉ膜の厚さを１０〜３０ｎｍ程度とし、Ｐｔ膜の厚さを１００〜３００ｎｍ程度とする。なお、第１の導電膜１４として、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ルテニウムストロンチウム等の貴金属又は貴金属酸化物を採用してもよい。
【００３６】
その後に、強誘電体膜１５として厚さ１００〜３００ｎｍのＰＺＴ膜をＲＦスパッタ法により第１の導電膜１４上に形成する。強誘電体層１５の形成方法は、その他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ、Ｙ１）、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９ （ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
【００３７】
次に、強誘電体膜１５を構成するＰＺＴ膜の結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、例えば７００℃、３０〜１２０秒間、例えば６０秒の条件でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ） を行う。
【００３８】
続いて、強誘電体膜１５の上に第２の導電膜１６として酸化イリジウム膜をスパッタ法により１００〜３００ｎｍの厚さに形成する。なお、第２の導電膜１６として、プラチナ、酸化ルテニウムストロンチウム等を用いてもよい。
【００３９】
次に、図２（ｂ） に示す構図を形成するまでの工程を説明する。
【００４０】
まず、第２の導電膜１６をパターニングすることにより、メモリセル領域Ａの素子分離絶縁膜２上方においてキャパシタ用の上部電極１６ａを間隔をおいて複数成形する。続いて、強誘電体膜１５をパターニングすることにより、複数の上部電極１６ａの下でワード線ＷＬ延在方向に沿ったストライプ形状のキャパシタ用の誘電体膜１５ａを形成する。
【００４１】
その後に、上部電極１６ａ、誘電体膜１５ａ及び第１の導電膜１４の上に第１のキャパシタ保護絶縁膜１７としてアルミナ（Ａｌ２Ｏ３） 膜をスパッタにより約５０ｎｍの厚さに形成する。アルミナの代わりにＰＺＴなどを用いてもよい。
【００４２】
続いて、スパッタにより受けたダメージから誘電体膜１５ａの膜質を回復させるために、例えば酸素雰囲気中で５５０℃、６０分の条件で誘電体膜１５ａをアニールする。
【００４３】
次に、図３（ａ） に示すように、レジストパターン（不図示）を用いて第１の導電膜１４をエッチングすることにより、誘電体膜１５ａの下でストライプ状に延在するキャパシタ用の下部電極１４ａを形成する。これにより、メモリセル領域Ａでは、下部電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有するキャパシタＱが形成される。なお、キャパシタ保護絶縁膜１７は、下部電極１４ａと同じ平面形状にパターニングされる。
【００４４】
次に、図３（ｂ） に示すように、キャパシタＱ、キャパシタ保護絶縁膜１７及び下地絶縁膜１３の上に第２層間絶縁膜１８として酸化シリコン膜を約１μｍの厚さに形成する。この酸化シリコン膜は、ＴＥＯＳ、ヘリウム及び酸素の混合ガスを用いてＣＶＤ法により形成されて水分含有量が少なく且つ２×１０９ ｄｙｎｅ／ｃｍ２以上のコンプレッシブ（圧縮）の応力を有する条件で形成される。この酸化シリコン膜の形成条件として、例えば、ＴＥＯＳを４６０ｓｃｃｍ、酸素（Ｏ２）を３５０ｓｃｃｍ、ヘリウムを４８０ｓｃｃｍ、圧力を９Ｔｏｒｒ、プラズマ発生用パワーを４００Ｗ、基板温度を３９０℃とする。
【００４５】
続いて、第２層間絶縁膜１８の上面をＣＭＰ法により平坦化し、ＣＭＰ後の第２層間絶縁膜１８の残り膜厚は、メモリセル領域Ａのキャパシタの上で約３００ｎｍ程度とする。
【００４６】
次に、図４（ａ） に示すように、レジストパターン（不図示）を用いて第２層間絶縁膜１８、キャパシタ保護絶縁膜１７及びカバー膜１０の一部をエッチングすることにより、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃと第１、第２のｐ型不純物拡散領域８ａ，８ｂの上にそれぞれ第１〜第５のコンタクトホール１８ａ〜１８ｅを形成する。
【００４７】
その後に、第２層間絶縁膜１８上と第１〜第５のコンタクトホール１８ａ〜１８ｅの中に、グルー膜として厚さ２０ｎｍのチタン（Ｔｉ）膜と厚さ５０ｎｍの窒化チタン（ＴｉＮ） 膜をスパッタにより順に形成し、さらに、グルー膜の上にタングステン（Ｗ）膜をＣＶＤ法により形成する。Ｗ膜は、第１〜第５のコンタクトホール１８ａ〜１８ｅ内を完全に埋め込む厚さに形成される。
【００４８】
続いて、図４（ｂ） に示すように、ＣＭＰ法によってグルー膜とＷ膜を第２層間絶縁膜１８の上面上から除去し、これにより第１〜第５のコンタクトホール１８ａ〜１８ｅ内に残されたグルー膜及びＷ膜をそれぞれ第１〜第５の導電性プラグ１９ａ〜１９ｅとする。
【００４９】
次に、図５（ａ） に示すように、第１〜第５の導電性プラグ１８ａ〜１８ｅの上と第２層間絶縁膜１８の上に、酸化防止膜２１としてＳｉＯＮ膜をＣＶＤ法により形成する。続いて、レジスト２２を酸化防止膜２１上に塗布し、これを露光、現像することによりメモリセル領域Ａを囲む領域、即ちメモリセル領域Ａと周辺回路領域Ｂの境界又はその近傍に開口２２ａを形成し、同時に、ｐウェル３ａ上方のキャパシタＱの上部電極１６ａの上方に開口２２ｂ，２２ｃを形成する。
【００５０】
次に、図５（ｂ） に示すように、Ｃ４Ｆ８とＡｒとＣＦ４ の混合ガスを用いて、レジスト２２の開口２２ａ，２２ｂ，２２ｃを通して酸化防止膜２１と第２層間絶縁膜１８をエッチングしてメモリセル領域Ａの周囲に凹部２３を形成するとともに各キャパシタＱの上部電極１６ａの上に第６，第７のコンタクトホール１８ｆ，１８ｇを形成する。例えば、その凹部２３は、図９（ａ） に示すようにメモリセル領域Ａを連続的に囲むような平面形状を有している。
【００５１】
続いて、図６（ａ） に示すように、レジスト２２を除去した後に、第６、第７のコンタクトホール１８ｆ，１８ｇを通してキャパシタＱを酸素雰囲気中でアニールすることによってエッチング時に受けたダメージから誘電体膜１５ａの膜質を回復させる。アニール条件として、例えば基板温度５５０℃、時間６０分間とする。そのようなアニールの後に、酸化防止膜２１をエッチバックして除去する。
【００５２】
次に、図６（ｂ） に示すように、第２層間絶縁膜１８の上とコンタクトホール１８ｆ，１８ｇの中に膜厚２０〜５０ｎｍ程度のＴｉＮ 膜２４をスパッタにより形成する。ＴｉＮ 膜２４は、第２層間絶縁膜１８と同方向のコンプレッシブな応力を持ち、凹部２３のアスペクト比（深さ／幅）との関係で凹部２０の底を埋めないような条件で成長される。続いて、ＴｉＮ 膜２４上と凹部２３の中にスパッタ法によりアルミニウム胴（Ａｌ−Ｃｕ） 膜２５を約４００ｎｍの厚さに形成する。この場合、凹部２３内ではＡｌ−Ｃｕ 膜２５の下に空洞２０が発生するように、凹部２３の深さと幅、即ちアスペクト比を予め決める。なお、Ａｌ−Ｃｕ 膜２５の代わりに、その他のアルミニウム合金膜を形成してもよいしアルミニウム膜を形成してもよい。アルミニウム、アルミニウム合金は、第２層間絶縁膜１８とは逆応力であるテンサイル（引張）の応力を持つ。
【００５３】
次に、図７に示すように一層目配線等を形成する。即ち、ＴｉＮ 膜２４とＡｌ−Ｃｕ 膜２５をパターニングすることにより、メモリセル領域Ａのｐウェル領域３ａの上方において第１の導電性プラグ１９ａ上から一方のキャパシタＱ上の第６のコンタクトホール１８ｆ内に至る第１の配線２６ａと、第３の導電性プラグ１８ｃ上から他方のキャパシタＱ上の第７のコンタクトホール１８ｇ内に至る第２の配線２６ｃと、第２の導電性プラグ１９ｂ上に島状の導電性パッド２６ｂとを形成する。これと同時に、周辺回路領域Ｂのｎウェル領域３ｂの上方の第４、第５の導電性プラグ１９ｄ，１９ｅに接続される第３，第４の配線２６ｄ，２６ｅを形成する。さらに、第２層間絶縁膜１８の凹部２３内にＡｌ−Ｃｕ 膜２５及びＴｉＮ 膜２４を島状に孤立させて残すことにより、第２層間絶縁膜１８とは逆の応力を有する埋込層２７を形成する。
【００５４】
第１の配線２６ａは、コンタクトホール１８ｆを通し且つ第１の導電性プラグ１９ａを介して、キャパシタＱの上部電極１６ａと第１のｎ型不純物拡散領域７ａを電気的に接続し、また、第２の配線２６ｃは、コンタクトホール１８ｇを通し且つ第３の導電性プラグ１９ｃを介して、他のキャパシタＱの上部電極１６ａと第３のｎ型不純物拡散領域７ｃを電気的に接続される。
【００５５】
次に、図８に示す構造を形成するまでの工程を説明する。
【００５６】
まず、配線２６ａ，２６ｃ，２６ｄ，２６ｅ、導電性パッド２６ｂ、埋込層２７及び第２層間絶縁膜１８の上に、第３層間絶縁膜２８としてＴＥＯＳを用いるＣＶＤ法によりＳｉＯ２膜を形成する。第３層間絶縁膜２８の形成条件は、例えば第２層間絶縁膜２８の形成条件と同じにする。
【００５７】
続いて、第３層間絶縁膜２８のうちメモリセル領域Ａ内の導電性パッド２６ｂの上に第８のコンタクトホール２８ａを形成するとともに、周辺回路領域Ｂ内の第４の配線２６ｅの上に第９のコンタクトホール２８ｂを形成する。さらに、第８、第９のコンタクトホール２８ａ，２８ｂの中と第３層間絶縁膜２８の上に厚さ約５０ｎｍのＴｉＮ 膜を形成し、さらに第８、第９のコンタクトホール２８ａ，２８ｂを完全に埋め込む厚さのＷ膜をＴｉＮ 膜の上に形成する。
【００５８】
続いて、第３層間絶縁膜２８の上面上からＷ膜とＴｉＮ 膜をＣＭＰ法により除去する。これにより第８、第９のコンタクトホール２８ａ，２８ｂ内に残されたＷ膜とＴｉＮ 膜をそれぞれ第６、第７の導電性プラグ２９ａ，２９ｂとする。
【００５９】
さらに、第６、第７の導電性プラグ２９ａ，２９ｂ上と第３層間絶縁膜２８上にＴｉＮ 膜とＡｌ−Ｃｕ 膜を形成し、これらの膜をパターニングすることにより二層目の配線を形成する。即ち、メモリセル領域Ａにおいて第６の導電性プラグ２９ａに接続されるビット線３０ａを形成するとともに、周辺回路領域Ｂにおいて第７の導電性プラグ２９ｂに接続される第５の配線３０ｂを形成する。
【００６０】
ビット線３０ａは、第６の導電プラグ２９ａ 、導電性パッド２６ｂ及び第２の導電性プラグ１９ａを介して第２のｎ型不純物拡散領域７ｂに電気的に接続される。また、第５の配線３０ｂは、第７の導電性プラグ２９ｂと第４の配線２６ｅと第５の導電性プラグ１９ｅを介して第２のｐ型不純物拡散領域８ｂに電気的に接続される。
【００６１】
その後に、ビット線３０ａ、配線３０ｂなどを覆うキャップ層などが形成されるがその詳細は省略する。
【００６２】
なお、一層目配線、二層目配線は、ＴｉＮ 膜、Ａｌ−Ｃｕ 膜の二層構造の他の多層構造を採用してもよい。例えば、多層金属膜として、膜厚６０ｎｍのＴｉ、膜厚３０ｎｍのＴｉＮ 、膜厚４００ｎｍのＡｌ−Ｃｕ 、膜厚５ｎｍのＴｉ、及び膜７０ｎｍのＴｉＮ を順に形成した構造を採用する。
【００６３】
上記したように実施形態において、第２層間絶縁膜１８に形成された埋込層２７は、第２層間絶縁膜１８の応力とは逆の応力が作用し、しかもメモリセル領域Ａ内の複数のキャパシタＱを囲む位置、またはその位置の一部に形成されているので、第２層間絶縁膜１８によりキャパシタＱにかかる応力が埋込層２７によって緩和され、キャパシタＱへの外部からの応力が従来よりもすることになる。しかも、外部の応力によりメモリセル領域Ａの周縁の近傍に存在するキャパシタＱに発生しやすい劣化（端劣化）はその周囲に沿って形成された埋込層２７の応力緩和作用が最も作用するので、端劣化が抑制されることになる。
【００６４】
これにより、第２層間絶縁膜１８の力学的なストレスの緩和によってキャパシタＱに加わる応力が小さくなってキャパシタＱの圧電効果による特性劣化が抑制される。
【００６５】
また、埋込層２７の凹部２３内の底部に存在する空洞２０は、第２層間絶縁膜１８の応力を吸収することができるので、第２層間絶縁膜１８の応力を緩和する。なお、空洞２０を形成せずに、Ａｌ−Ｃｕ 膜で完全に埋め込んでもよい。
【００６６】
以上により、キャパシタＱを覆う第２層間絶縁膜１８の材料として、圧縮応力が高く、水分含有量が少なく且つ水素ブロック性の高い酸化シリコン膜を使用する際の問題が低減されることになり、周囲の水によるキャパシタＱの劣化も抑制される。
【００６７】
なお、上記した凹部２３及び埋込層２７は、メモリセル領域Ａを連続的に囲む平面形状を有さなくてもよく、例えば、図９（ｂ） に示すようにメモリセル領域Ａを間隔をおいて囲むような平面形状、図９（ｃ） に示すようにメモリセル領域Ａを囲む領域の一部に形成されるＬ字状の平面形状、図示しないＵ字状の平面形状、その他の平面形状である。ここで、凹部２３は、図９（ａ） 、図９（ｃ） のような連続している場合には溝形状であり、図９（ｂ） のような散点している場合には孔形状である。凹部については以下の実施形態でも同様である。
（第２の実施の形態）
第１実施形態に示した第２層間絶縁膜１８上の一層目配線をメモリセル領域Ａから周辺回路領域Ｂに至る領域に延在させる構造を採用する場合には、メモリセル領域Ａの周囲に形成された導電性の埋込層２７が一層目配線同士を短絡するおそれがある。そこで、本実施形態では、埋込層を絶縁膜で覆う構造を有する半導体装置について説明する。
【００６８】
図１０〜図１６は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図であり、第１実施形態に係る図１〜図９と同じ符号は同じ要素を示している。
【００６９】
図１０に示す構造を形成するまでの工程について説明する。
【００７０】
まず、第１実施形態と同様な工程により、シリコン基板１のメモリセル領域Ａと周辺回路領域ＢにトランジスタＴ１ ，Ｔ２ ，Ｔ３ を形成し、さらに、トランジスタＴ１ ，Ｔ２ ，Ｔ３ を覆うカバー膜１０、第１層間絶縁膜１１をシリコン基板１の全体に形成する。
【００７１】
次に、第１層間絶縁膜１１をフォトリソグラフィ法によりパターニングすることにより、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃ及び第１、第２のｐ型不純物拡散領域８ａ，８ｂのそれぞれの上に第１〜第５のコンタクトホール１１ａ〜１１ｅを形成する。
【００７２】
その後、第１層間絶縁膜１１の上面と第１〜第５のコンタクトホール１１ａ〜１１ｅの内面にグルー膜として厚さ２０ｎｍのチタン（Ｔｉ）膜と厚さ５０ｎｍのＴｉＮ （窒化チタン）膜をスパッタ法により順に形成する。さらに、コンタクトホール１１ａ〜１１ｅを完全に埋め込む厚さのタングステン（Ｗ）膜をＣＶＤ法によりグルー膜上に成長する。
【００７３】
続いて、タングステン膜及びグルー膜をＣＭＰ法により研磨して第１層間絶縁膜１１の上面上から除去する。これにより、第１〜第５のホール１１ａ〜１１ｅ内に残されたタングステン膜及びグルー膜を、それぞれ第１〜第５の導電性プラグ１２ａ〜１２ｅとする。
【００７４】
メモリセル領域Ａのｐウェル３ａにおいて、２つのゲート電極５ａ，５ｂに挟まれる第２のｎ型不純物拡散領域７ｂ上の第２の導電性プラグ１２ｂは後述するビット線に電気的に接続され、さらに、その両側方の第１、第３の導電性プラグ１２ａ，１２ｃは後述するキャパシタの上部電極に電気的に接続される。
【００７５】
次に、第１層間絶縁膜１１上と導電性プラグ１２ａ〜１２ｅ上に、下地絶縁膜１３として、厚さ１００ｎｍ程度のＳｉＯＮ膜と厚さ１５０ｎｍ程度のＳｉＯ２膜をＣＶＤ法により順に形成する。ＳｉＯＮ膜は導電性プラグ１２ａ〜１２ｅの酸化を防止するために形成され、また、ＳｉＯ２膜は後述するキャパシタの下部電極の結晶性を改善するために形成される。なお、下地絶縁膜１３を構成するＳｉＯ２膜はソースガスとしてＴＥＯＳを用いて形成される。
【００７６】
次に、図１１（ａ） に示す構造を形成するまでの工程を説明する。
【００７７】
まず、下地絶縁膜１３上に、第１実施形態と同じ材料、同じ厚さで第１の導電膜１４をスパッタ法により形成する。この後に、第１実施形態と同じ方法、同じ材料、同じ厚さで強誘電体膜１５を形成する。強誘電体膜１５の一例としてＰＺＴ膜を用いる場合について以下に説明する。
【００７８】
続いて、強誘電体膜１５を構成するＰＺＴ膜の結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、例えば７００℃、３０〜１２０秒間、例えば６０秒の条件でＲＴＡを行う。
【００７９】
さらに、強誘電体膜１５の上に、第１実施形態と同じ材料、同じ厚さで第２の導電膜１６を形成する。
【００８０】
次に、図１１（ｂ） に示す構図を形成するまでの工程を説明する。
【００８１】
まず、第２の導電膜１６をパターニングすることにより、メモリセル領域Ａの素子分離絶縁膜２上方においてキャパシタ用の上部電極１６ａを間隔をおいて複数成形する。続いて、強誘電体膜１５をパターニングすることにより、複数の上部電極１６ａの下でワード線ＷＬ延在方向に沿ったストライプ形状のキャパシタ用の誘電体膜１５ａを形成する。
【００８２】
その後に、上部電極１６ａ、誘電体膜１５ａ及び第１の導電膜１４の上に第１のキャパシタ保護絶縁膜１７としてアルミナ膜をスパッタにより約５０ｎｍの厚さに形成する。さらに、スパッタにより受けたダメージから誘電体膜１５ａの膜質を回復させるために、例えば酸素雰囲気中で５５０℃、６０分の条件で誘電体膜１５ａをアニールする。
【００８３】
次に、図１２（ａ） に示すように、第１の導電膜１４をパターニングすることにより、誘電体膜１５ａの下でストライプ状に延在するキャパシタ用の下部電極１４ａを形成する。これにより、メモリセル領域Ａでは、第１実施形態と同様に、下部電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有するキャパシタＱが形成される。なお、キャパシタ保護絶縁膜１７は、下部電極１４ａと同じ平面形状にパターニングされる。
【００８４】
その後、図１２（ｂ） に示すように、キャパシタＱ、キャパシタ保護絶縁膜１７及び下地絶縁膜１３の上に、第２層間絶縁膜１８として酸化シリコン膜を第１実施形態と同じ条件のＣＶＤ法により約１μｍの厚さに形成する。第２層間絶縁膜１８はコンプレッシブ応力を有する。
【００８５】
続いて、第２層間層間絶縁膜１８の上面をＣＭＰ法により平坦化し、ＣＭＰ後の第２層間絶縁膜１８の残り膜厚は、メモリセル領域Ａのキャパシタの上で約３００ｎｍ程度とする。
【００８６】
さらに、第２層間絶縁膜１８の上にレジスト３１を塗布し、これを露光、現像することにより、メモリセル領域Ａと周辺回路領域Ｂの境界部分又はその近傍に開口３１ａを形成する。この開口３１ａは、メモリセル領域Ａの周縁の全周又は一部に沿って連続的又は間隔をおいて形成される。
【００８７】
その後に、図１３（ａ） に示すように、Ｃ４Ｆ８とＡｒとＣＦ４ の混合ガスを用いて、レジスト３１の開口３１ａを通して第２層間絶縁膜１８から第１層間絶縁膜１１の一部をエッチングして凹部３２を形成した後に、レジスト３１を剥離する。なお、凹部３２は、第１実施形態のように第２層間絶縁膜１８を貫通しない深さであってもよい。
【００８８】
次に、図１３（ｂ） に示すように、第２層間絶縁膜１８上に膜厚２０〜５０ｎｍ程度のＴｉＮ 膜３３をスパッタにより形成する。ＴｉＮ 膜３３は、第２層間絶縁膜１８と同方向のコンプレッシブな応力を持ち、凹部３２のアスペクト比の関係で凹部３２の底を埋めないような条件で成長される。続いて、ＴｉＮ 膜３３の上と凹部３２の中にＡｌ−Ｃｕ 膜３４を凹部３２を完全に埋め込む厚さで形成する。この場合、凹部３２内ではＡｌ−Ｃｕ 膜３４の下に空洞が発生しないように、凹部２０のアスペクト比を予め調整する。なお、ＴｉＮ 膜３３、Ａｌ−Ｃｕ 膜３４の代わりに、第２層間絶縁膜１８とは逆応力であるテンサイル応力を持つその他の金属を形成してもよい。
【００８９】
続いて、図１４（ａ） に示すように、第２層間絶縁膜１８の上面上からＴｉＮ 膜３３、Ａｌ−Ｃｕ 膜３４をＣＭＰ法により除去する。これにより、凹部３２内に残されたＡｌ−Ｃｕ 膜３４及びＴｉＮ 膜３３を、第２層間絶縁膜１８とは逆の応力を有する埋込層３５とする。
【００９０】
なお、凹部３２及び埋込層３５は、第１実施形態に示した凹部２３及び埋込層２７と同様に、図９に示したように、メモリセル領域Ａを連続的に囲む平面形状、メモリセル領域Ａを間隔をおいて囲むような平面形状、メモリセル領域Ａを囲む領域の一部に形成されるＬ字状の平面形状、図示しないＵ字状の平面形状、その他の平面形状を有している。
【００９１】
続いて、図１４（ｂ） に示すように、埋込層３５及び第２層間絶縁膜１８の上に中間絶縁膜３６を形成する。中間絶縁膜３６として、例えばＴＥＯＳを用いるＣＶＤ法により酸化シリコン膜を２００ｎｍの厚さに形成する。
【００９２】
その後に、図１５（ａ） に示すように、レジストパターン（不図示）を用いて、中間絶縁膜３６、第２層間絶縁膜１８及び下地絶縁膜１３をエッチングして第１〜第５の導電性プラグ１２ａ〜１２ｅの上にそれぞれ第６〜第１０のコンタクトホール３０ａ〜３０ｅを形成する。
【００９３】
次に、図１５（ｂ） に示すように、第６〜第１０のコンタクトホール３０ａ〜３０ｅ内と第２層間絶縁膜１８上に約５０ｎｍのＴｉＮ 膜を形成し、さらに第６〜第１０のコンタクトホール３０ａ〜３０ｅ内を完全に埋め込む厚さのＷ膜をＴｉＮ 膜の上に形成した後に、第２層間絶縁膜１８上からＷ膜とＴｉＮ 膜をＣＭＰ法により除去する。これにより第６〜第１０のコンタクトホール３０ａ〜３０ｅの中に残されたＷ膜とＴｉＮ 膜を第６〜第１０の導電性プラグ３７ａ〜３７ｅとする。
【００９４】
その後に、図１６（ａ） に示すように、第６〜第１０の導電性プラグ３７ａ〜３７ｅ上と中間絶縁膜３６の上に、酸化防止膜３８としてＳｉＯＮ膜をＣＶＤ法により形成し、続いて、酸化防止膜３８、中間絶縁膜３６及び第２層間絶縁膜１８をレジストパターン（不図示）を使用して一部をエッチングすることによりｐウェル３ａの上方の各キャパシタＱの上部電極１６ａの上にコンタクトホール１８ｆ，１８ｇを形成する。
【００９５】
続いて、コンタクトホール１８ｆ，１８ｇを通してキャパシタＱを酸素雰囲気中でアニールし、これにより、エッチングにより受けたダメージからキャパシタ特性を回復させる。アニール条件として、例えば基板温度５５０℃、時間６０分間とする。そのようなアニールの後に、酸化防止膜３１をエッチバックして除去する。
【００９６】
次に、図１６（ｂ） に示すような構造を形成するまでの工程を説明する。
【００９７】
まず、第６〜第１０の導電性プラグ３７ａ〜３７ｅ上と中間絶縁膜３０上とコンタクトホール３２内に、厚さ２０〜５０ｎｍのＴｉＮ 膜と厚さ約４００ｎｍのＡｌ−Ｃｕ 膜を順に形成する。
【００９８】
そして、ＴｉＮ 膜とＡｌ−Ｃｕ 膜をパターニングすることにより、メモリセル領域Ａのｐウェル領域３ａの上方において第６の導電性プラグ３７ａ上から一方のキャパシタＱ上のコンタクトホール１８ｆ内に至る第１の配線２６ａと、第８の導電性プラグ３１ａ上から他方のキャパシタＱ上のコンタクトホール１８ｇ内に至る第２の配線２６ｃと、第７の導電性プラグ３７ｃ上に島状の導電性パッド２６ｂとを形成する。これと同時に、周辺回路領域Ｂのｎウェル領域３ｂの上方の第９、第１０の導電性プラグ３１ｄ，３１ｅに接続する第３，第４の配線２６ｄ，２６ｅを形成する。
【００９９】
この後に、第１実施形態と同様に、第３の層間絶縁膜、導電性プラグ、ビット線等を形成するが、その詳細は省略する。
【０１００】
上記したように本実施形態において、第１実施形態と同様に、第２層間絶縁膜１８内に形成された埋込層３５は、第２層間絶縁膜１８の応力とは逆の応力が作用し、キャパシタＱへの外部からの応力が低減することになる。しかも、外部の応力によりメモリセル領域Ａの周縁の近傍に存在するキャパシタＱに発生しやすい端劣化も外部からの応力が埋込層３５によって緩和されて抑制されることになる。
【０１０１】
これにより、第２層間絶縁膜１８の力学的なストレスの緩和によってキャパシタＱに加わる応力が小さくなってキャパシタＱの圧電効果による特性劣化が抑制される。
【０１０２】
また、第１実施形態と異なって、導電材からなる埋込層３５は中間絶縁膜３６によって一層目配線とは膜厚方向に隔てられるので、一層目配線をメモリセル領域Ａから周辺回路領域Ｂに直接に延在しても埋込層３５によって短絡することがなくなる。
（第３の実施の形態）
本実施形態では、第２層間絶縁膜１８とは逆応力の埋込層の材料として金属ではなく絶縁材から構成することについて説明する。
【０１０３】
図１７〜図２０は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図であり、第１実施形態に係る図１〜図９と同じ符号は同じ要素を示している。
【０１０４】
図１７（ａ） に示す構造を形成するまでの工程について説明する。
【０１０５】
まず、第１実施形態と同様な工程により、シリコン基板１のメモリセル領域Ａと周辺回路領域ＢにトランジスタＴ１ ，Ｔ２ ，Ｔ３ を形成し、さらに、トランジスタＴ１ ，Ｔ２ ，Ｔ３ を覆うカバー膜１０、第１層間絶縁膜１１をシリコン基板１の全体に形成する。続いて、第１実施形態と同様な工程により、キャパシタ保護絶縁膜７に覆われたキャパシタＱを第１層間絶縁膜１１上に形成し、さらに、キャパシタＱを覆う第２層間絶縁膜１８を第１層間絶縁膜１１上に形成する。ついで、第２層間絶縁膜１８の上面をＣＭＰ法により平坦化する。
【０１０６】
その後に、第２層間絶縁膜１８上にレジスト４１を塗布し、これを露光、現像することにより、メモリセル領域Ａの外周に沿って開口４１ａを形成する。
【０１０７】
次に、図１７（ｂ） に示すように、Ｃ４Ｆ８とＡｒとＣＦ４ の混合ガスを用いて、レジスト４１の開口４１ａを通して第２層間絶縁膜１８をエッチングして凹部４２を形成した後に、レジスト４１を剥離する。なお、凹部４２は、第１層間絶縁膜１１に達する深さであってもよい。凹部４２は、例えば第１実施形態で示した凹部２３と同じ位置に形成される。
【０１０８】
続いて、図１８（ａ） に示すように、レジスト４１を剥離した後に、テンサイル応力を有する絶縁性埋込層４３を第２層間絶縁膜１８上面及び凹部４２内に形成する。絶縁性埋込層４３として、例えばＴＥＯＳを４６０ｓｃｃｍ、ヘリウムを４８０ｓｃｃｍ、二酸化窒素（Ｎ２Ｏ） を１０００ｓｃｃｍ、圧力を９Ｔｏｒｒ、パワーを４００Ｗ、基板温度を３９０℃とする条件により、酸化シリコン膜を形成する。この条件で形成された酸化シリコン膜は、水分含有量が第２層間絶縁膜１８の水分含有量に比べて多くなる。
【０１０９】
次に、図１８（ｂ） に示すように、第２層間絶縁膜１８の上面上から絶縁性埋込層４３をＣＭＰ法により除去して凹部４２内に選択的に残す。
【０１１０】
続いて、図１９（ａ） に示すように、レジストパターン（不図示）を用いて、第２層間絶縁膜１８、第１層間絶縁膜１１及びカバー膜１０を部分的にエッチングすることにより、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃと第１、第２のｐ型不純物拡散領域８ａ，８ｂの上にそれぞれ第１〜第５のコンタクトホール１８ａ〜１８ｅを形成する。
【０１１１】
その後に、第２層間絶縁膜１８上と第１〜第５のコンタクトホール１８ａ〜１８ｅ中に、グルー膜として厚さ２０ｎｍのＴｉ膜と厚さ５０ｎｍのＴｉＮ 膜をスパッタにより順に形成し、さらに、グルー膜の上にＷ膜をＣＶＤ法により形成する。Ｗ膜は、第１〜第５のコンタクトホール１８ａ〜１８ｅ内を完全に埋め込む厚さに形成される。
【０１１２】
続いて、図１９（ｂ） に示すように、ＣＭＰ法によってグルー膜とＷ膜を第２層間絶縁膜１８の上面上から除去し、これにより第１〜第５のコンタクトホール１８ａ〜１８ｅ内に残されたグルー膜及びＷ膜をそれぞれ第１〜第５の導電性プラグ１９ａ〜１９ｅとする。
【０１１３】
次に、図２０（ａ） に示すように、第１〜第５の導電性プラグ１８ａ〜１８ｅ上と第２層間絶縁膜１８の上に、酸化防止膜２１としてＳｉＯＮ膜をＣＶＤ法により形成した後に、レジストパターン（不図示）を用いて酸化防止膜２１と第２層間絶縁膜１８の一部ををエッチングしてキャパシタＱの上部電極１６ａ上に第６，第７のコンタクトホール１８ｆ，１８ｇを形成する。
【０１１４】
ついで、第６、第７のコンタクトホール１８ｆ，１８ｇを通してキャパシタＱを酸素雰囲気中でアニールすることによってエッチング時に受けたダメージから誘電体膜１５ａの膜質を回復させる。アニール条件として、例えば基板温度５５０℃、時間６０分間とする。そのようなアニールの後に、酸化防止膜２１をエッチバックして除去する。
【０１１５】
さらに、第２層間絶縁膜１８上とコンタクトホール１８ｆ，１８ｇの中に膜厚２０〜５０ｎｍ程度のＴｉＮ 膜をスパッタにより形成し、さらに、ＴｉＮ 膜２４の上にスパッタ法によりＡｌ−Ｃｕ 膜を約４００ｎｍの厚さに形成する。
【０１１６】
次に、図２０（ｂ） に示すように一層目の配線等を形成する。即ち、第１実施形態と同じ方法によって、ＴｉＮ 膜とＡｌ−Ｃｕ 膜をパターニングすることにより、メモリセル領域Ａのｐウェル領域３ａの上方において第１の導電性プラグ１９ａ上から一方のキャパシタＱ上の第６のコンタクトホール１８ｆ内に至る第１の配線２６ａと、第３の導電性プラグ１８ｃ上から他方のキャパシタＱ上の第７のコンタクトホール１８ｇ内に至る第２の配線２６ｃと、第２の導電性プラグ１９ｂ上に島状の導電性パッド２６ｂとを形成する。これと同時に、周辺回路領域Ｂのｎウェル領域３ｂの上方の第４、第５の導電性プラグ１９ｄ，１９ｅに接続される第３，第４の配線２６ｄ，２６ｅを形成する。
【０１１７】
第１の配線２６ａは、コンタクトホール１８ｆを通し且つ第１の導電性プラグ１９ａを介して、キャパシタＱの上部電極１６ａと第１のｎ型不純物拡散領域７ａを電気的に接続し、また、第２の配線２６ｃは、コンタクトホール１８ｇを通し且つ第３の導電性プラグ１９ｃを介して、キャパシタＱの上部電極１６ａと第３のｎ型不純物拡散領域７ｃを電気的に接続される。
【０１１８】
この後に、第１実施形態と同様に、第３の層間絶縁膜、導電性プラグ、ビット線等を形成するが、その詳細は省略する。
【０１１９】
本実施形態において、第１、第２実施形態と同様に、第２層間絶縁膜１８内に形成された絶縁性埋込層４３は、第２層間絶縁膜１８の応力とは逆の応力が作用し、キャパシタＱへの外部からの応力が低減することになる。しかも、外部の応力によりメモリセル領域Ａの周縁の近傍に存在するキャパシタＱに発生しやすい端劣化についても外部からの応力が絶縁性埋込層４３によって緩和されて抑制されることになる。
【０１２０】
これにより、メモリセル領域Ａ内において第２層間絶縁膜１８による力学的なストレスが緩和されてキャパシタＱに加わる応力が小さくなってキャパシタＱの圧電効果による特性劣化が抑制される。
【０１２１】
また、第１、第２実施形態と異なって、導電材ではなく絶縁性埋込層３５が第２層間絶縁膜１８によるキャパシタＱへの応力を緩和しているので、第２実施形態のような中間絶縁膜３６を形成することなく、第２層間絶縁膜１８上でメモリセル領域Ａから周辺回路領域Ｂへ直接に延在する配線を形成しても、配線同士を短絡することがなくなる。
【０１２２】
なお、上記した第１〜第３実施形態では、埋込層として第２層間絶縁膜１８とは逆の応力となる導電材又は絶縁材を用いているが、同じコンプレッシブな応力の材料であって第２層間絶縁膜１８よりも応力が小さい材料を用いても、第２層間絶縁膜１８によるキャパシタＱへの応力を緩和することができる。例えば、反応ガスに含まれるＴＥＯＳ等のガス流量等の成長条件を調整して形成される２×１０９ ｄｙｎｅ／ｃｍ２未満のコンプレッシブ応力を有する酸化シリコン膜を用いてもよい。
【０１２３】
また、上記した各実施形態では第２層間絶縁膜に凹部及び埋込層を形成しているが、層間絶縁膜の応力緩和の観点から第２層間絶縁膜の上に形成される他の層間絶縁膜に形成してもよい。
【０１２４】
さらに、凹部と埋込層はメモリセル領域Ａを囲む領域以外で、メモリセル領域内の一部でキャパシタを覆わないような位置に形成してもよい。もとより、層間絶縁膜の応力を緩和するためには周辺回路領域に形成してもよい。
【０１２５】
また、キャパシタを覆う層間絶縁膜がテンサイル応力を有する場合には、埋込層は層間絶縁膜のテンサイル応力を緩和する応力を有する材料から構成する。
（付記１）半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上方に形成されて下部電極、誘電体膜及び上部電極を有するキャパシタと、
前記キャパシタ及び前記第１絶縁膜の上に形成され、第１の応力を有する第２絶縁膜と、
前記第２絶縁膜に形成された凹部と、
前記凹部内に形成され、且つ前記第１の応力よりも小さいか前記第１の応力とは逆応力かのいずれかである第２の応力を有する埋込層と
を有することを特徴とする半導体装置。
（付記２）前記凹部は、前記キャパシタを含むメモリセル領域を囲む位置に形成されることを特徴とする付記１に記載の半導体装置。
（付記３）前記凹部は、前記メモリセルを囲む前記位置に連続して形成されるか、前記位置で間隔をおいて複数形成されるか一部に形成されるかのいずれかであることを特徴とする付記２に記載の半導体装置。
（付記４）前記第１の応力は第１値の圧縮応力であり、前記第２の応力は引張応力か前記第１値よりも小さい圧縮応力かのいずれかであることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
（付記５）前記埋込層は導電材から構成されていて、前記埋込層の上には第３絶縁膜が形成され、前記埋込層の上方であって前記第３絶縁膜の上には導電パターンが形成されていることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
（付記６）前記キャパシタの前記上部電極には前記第２絶縁膜のホールを通して配線が電気的に接続され、
前記配線と同層の導電膜から前記埋込層が構成されている
ことを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
（付記７）前記凹部は、前記第１絶縁膜の一部に達する深さを有していることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
（付記８）半導体基板の上方に第１絶縁膜を形成する工程と、
下部電極、誘電体膜及び上部電極を有するキャパシタを前記第１絶縁膜の上方に形成する工程と、
第１の応力を有する第２絶縁膜を前記第１絶縁膜及び前記キャパシタの上に形成する工程と、
前記第２絶縁膜に凹部を形成する工程と、
前記第１の応力より小さいか前記第１の応力とは逆応力かのいずれかである第２の応力を有する埋込層を前記凹部内に形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記９）前記埋込層を形成する工程は、前記第２絶縁膜の上と前記凹部の中に導電膜を形成した後に、前記導電膜をパターニングすることにより前記凹部内で孤立した前記埋込層を形成するとともに配線を形成する工程であることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）前記埋込層を形成する工程は、前記第２絶縁膜の上と前記凹部の中に膜を形成した後に、前記第２絶縁膜の上面上から前記膜を除去し且つ前記凹部内に前記膜を選択的に残す工程であることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１１）前記膜は導電膜であって、前記埋込層を形成した後に、前記埋込層の上に第３の絶縁膜を形成し、前記埋込層の上方であって前記第３の絶縁膜の上に導電パターンを形成する工程をさらに有することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１２６】
【発明の効果】
以上述べたように本発明によれば、第１絶縁膜の上方に形成されたキャパシタを覆う第２絶縁膜に凹部を形成し、第２絶縁膜とは逆の応力又は小さい応力の材料からなる埋込層を凹部内に形成していたので、第２絶縁膜によりキャパシタに加わる応力が埋込層の応力によって緩和され、キャパシタへの外部からの応力を従来よりも低減することができ、キャパシタの圧電効果による特性劣化を抑制することが可能になる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２】図２（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図３】図３（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４】図４（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図５】図５（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図６】図６（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図９】図９（ａ） 〜（ｃ） は、本発明の第１実施形態に係る半導体装置に形成される埋込層の形成位置の概要を示す平面図である。
【図１０】図１０は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１１】図１１（ａ），（ｂ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１２】図１２（ａ），（ｂ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１３】図１３（ａ），（ｂ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１４】図１４（ａ），（ｂ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１５】図１５（ａ），（ｂ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１６】図１６（ａ），（ｂ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１７】図１７（ａ），（ｂ） は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１８】図１８（ａ），（ｂ） は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１９】図１９（ａ），（ｂ） は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２０】図２０（ａ），（ｂ） は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３ａ，３ｂ…ウェル、４…ゲート絶縁膜、５ａ〜５ｃ…ゲート電極、６…側壁絶縁膜、７ａ〜７ｃ…ｎ型不純物拡散領域、８ａ，８ｂ…ｐ型不純物拡散領域、１０…カバー膜、１１…層間絶縁膜、１３…下地絶縁膜、１４…導電膜、１５…強誘電体膜、１６…導電膜、１７…キャパシタ保護絶縁膜、１８…層間絶縁膜、１９ａ〜１９ｅ…導電性プラグ、２１…酸化防止膜、２２…レジスト、２３…凹部、２４…ＴｉＮ （金属、導電）膜、２５…Ａｌ−Ｃｕ （金属、導電）膜、２６ａ，２６ｃ，２６ｄ，２６ｅ…配線、２６ｂ…導電性パッド、２７…埋込層、２８…層間絶縁膜、２９ａ，２９ｂ…導電性プラグ、３０ａ…ビット線、３０ｂ…配線、３１…レジスト、３２…凹部、３３…ＴｉＮ （金属、導電）膜、３４…Ａｌ−Ｃｕ （金属、導電）膜、３５…埋込層、３６…中間絶縁膜、３７ａ〜３７ｅ…導電性プラグ、３８…酸化防止膜、４１…レジスト、４２…凹部、４３…絶縁性埋込層、Ａ…メモリセル領域、Ｂ…周辺回路領域、Ｑ…キャパシタ。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタのゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報となる電荷をフローティングゲートに蓄積することによって情報を記憶する構造を有している。しかし、情報の書込、消去にはゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを有している。強誘電体キャパシタにおいて上部電極と下部電極の間に形成される強誘電体膜は、上部電極及び下部電極の間に印加する電圧値に応じて分極を生じ、印加電圧を取り去っても分極を保持する自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の極性、大きさを検出すれば情報を読み出すことができる。
【０００５】
ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書込ができるという利点がある。
【０００６】
ＦｅＲＡＭのメモリセルは、例えば下記の特許文献１に記載されているように、シリコン基板に形成されたＭＯＳトランジスタと、シリコン基板及びＭＯＳトランジスタ上に形成された第１層間絶縁膜と、第１層間絶縁膜上に形成された強誘電体キャパシタと、強誘電体キャパシタ及び第１層間絶縁膜上に形成された第２層間絶縁膜と、第１及び第２層間絶縁膜に形成されたホール内に埋め込まれてＭＯＳトランジスタに接続される導電性プラグと、第２層間絶縁膜上に形成されて導電性プラグと強誘電体キャパシタの上部電極とを接続する第１の配線パターンと、第１の配線パターン及び第２層間絶縁膜の上に形成された第３の層間絶縁膜と、第３の層間絶縁膜上に形成された第２の配線パターンとを有している。
【０００７】
【特許文献１】
特開２００１−６０６６９号公報
【特許文献２】
特開平１１−３３０３９０号公報
【０００８】
【発明が解決しようとする課題】
しかし、強誘電体キャパシタを覆う層間絶縁膜は、一般に圧縮（ｃｏｍｐｒｅｓｓｉｖｅ） 応力が強い酸化シリコンから構成されているので、強誘電体キャパシタにはより強い応力が加わる。そのような力学的なストレスにより強誘電体キャパシタが圧電素子としての特徴を持ち、キャパシタ特性を劣化させる。
【０００９】
これに対して、強誘電体キャパシタに対して引張応力を有する層間絶縁膜を形成することが上記した特許文献２に記載されている。しかし、引張応力を有する層間絶縁膜は水分含有量が多く、水分により強誘電体キャパシタを劣化させてしまうということが本願発明者らの実験により明らかになっている。
【００１０】
本発明の目的は、層間絶縁膜等に覆われるキャパシタの特性を良好に保持することができる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜の上方に形成されて下部電極、誘電体膜及び上部電極を有するキャパシタと、前記キャパシタ及び前記第１絶縁膜の上に形成され、第１の応力を有する第２絶縁膜と、前記第２絶縁膜に形成された凹部と、前記凹部内に形成され、且つ前記第１の応力よりも小さいか前記第１の応力とは逆応力かのいずれかである第２の応力を有する埋込層とを有することを特徴とする半導体装置により解決される。
【００１２】
また、上記した課題は、半導体基板の上方に第１絶縁膜を形成する工程と、下部電極、誘電体膜及び上部電極を有するキャパシタを前記第１絶縁膜の上方に形成する工程と、第１の応力を有する第２絶縁膜を前記第１絶縁膜及び前記キャパシタの上に形成する工程と、前記第２絶縁膜に凹部を形成する工程と、前記第１の応力より小さいか前記第１の応力とは逆応力かのいずれかである第２の応力を有する埋込層を前記凹部内に形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００１３】
本発明によれば、第１絶縁膜の上方に形成されたキャパシタを覆う第２絶縁膜に凹部を形成し、第２絶縁膜とは逆の応力又は小さい応力の材料からなる埋込層を凹部内に形成している。
【００１４】
これにより、第２絶縁膜によりキャパシタに加わる応力が埋込層の応力によって緩和され、キャパシタへの外部からの応力が従来よりも低減し、キャパシタの圧電効果による特性劣化が抑制される。
【００１５】
従って、キャパシタを覆う第２絶縁膜の材料として、水分含有量が少なく且つ水素ブロック性の高い酸化シリコン膜のような絶縁膜を使用する際の応力の増加が抑制され、水によるキャパシタの劣化も抑制される。
【００１６】
【発明の実施の形態】
以下に、本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図１〜図８は、本発明の第１実施形態に係る半導体記憶装置の形成工程を示す断面図である。
【００１７】
まず、図１に示す断面構造を形成するまでの工程を説明する。
【００１８】
図１において、ｐ型シリコン（半導体）基板１の表面には、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって素子分離絶縁膜２が形成される。なお、素子分離絶縁膜２として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｔｃｈ Ｉｓｏｌａｔｉｏｎ） 構造を採用してもよい。
【００１９】
素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物とｎ型不純物を選択して導入することにより、メモリセル領域Ａの活性領域にｐウェル３ａを形成し、周辺回路領域Ｂの活性領域にｎウェル３ｂを形成する。
【００２０】
なお、図１には示していないが、周辺回路領域ＢではＣＭＯＳを形成するためにｐウェル（不図示）も形成される。
【００２１】
その後、シリコン基板１の表面を熱酸化して、ｐウェル３ａとｎウェル３ｂの上でゲート絶縁膜４として使用されるシリコン酸化膜を形成する。
【００２２】
次に、素子分離絶縁膜２及びゲート絶縁膜４の上に非晶質シリコン膜とタングステンシリサイド膜を順に形成する。そして、非晶質シリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ｐウェル３ａの上にゲート電極５ａ，５ｂを形成し、ｎウェル３ｂの上にゲート電極５ｃを形成する。
【００２３】
メモリセル領域Ａでは、ｐウェル３ａ上には２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおいて形成され、これらのゲート電極５ａ，５ｂは素子分離絶縁膜２の上に延在してワード線ＷＬとなる。
【００２４】
なお、ゲート電極５ａ〜５ｃを構成するアモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００２５】
次に、メモリセル領域Ａのｐウェル３ａのうち、ゲート電極５ａ，５ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタＴ１ ，Ｔ２ のソース／ドレインとなる第１〜第３のｎ型不純物拡散領域７ａ，７ｂ，７ｃを形成する。
【００２６】
続いて、周辺回路領域Ｂのｎウェル３ｂのうち、ゲート電極５ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタＴ３ のソース／ドレインとなる第１、第２のｐ型不純物拡散領域８ａ，８ｂを形成する。
【００２７】
その後に、シリコン基板１、素子分離絶縁膜２及びゲート電極５ａ，５ｂ，５ｃの上に絶縁膜を形成する。そして、絶縁膜をエッチバックすることにより、ゲート電極５ａ〜５ｃの両側部分に側壁絶縁膜６として残す。その絶縁膜として、例えばＣＶＤ法により形成される酸化シリコン（ＳｉＯ２）を使用する。
【００２８】
さらに、ｐウェル３ａ上のゲート電極５ａ，５ｂ及び側壁絶縁膜６をマスクにして、ｎ型不純物拡散領域７ａ〜７ｃにｎ型不純物をイオン注入することによりｎ型不純物拡散領域７ａ〜７ｃをＬＤＤ構造にする。また、ｎウェル３ｂ上のゲート電極５ｃ及び側壁絶縁膜６をマスクにしてｐ型不純物拡散領域８ａ，８ｂにｐ型不純物をイオン注入することによりｐ型不純物拡散領域８ａ，８ｂをＬＤＤ構造にする。
【００２９】
なお、上記したｎ型不純物とｐ型不純物の打ち分けは、図示しないレジストパターンを使用して行われる。
【００３０】
これにより、第１及び第２のｎ型不純物拡散領域７ａ，７ｂとゲート電極５ａを有する第１のｎＭＯＳトランジスタＴ１ の形成と、第２及び第３のｎ型不純物拡散領域７ｂ，７ｃとゲート電極５ｂを有する第２のｎＭＯＳトランジスタＴ２ の形成と、第１及び第２のｐ型不純物拡散領域８ａ，８ｂとゲート電極５ｃを有するｐＭＯＳトランジスタＴ３ の形成が終了する。
【００３１】
この後に、ｎＭＯＳトランジスタＴ１ ，Ｔ２ 及びｐＭＯＳトランジスタＴ３ を覆う絶縁性のカバー膜１０をシリコン基板１の上にプラズマＣＶＤ法により形成する。カバー膜１０として例えば酸窒化シリコン（ＳｉＯＮ）膜を形成する。
【００３２】
次に、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化シリコン（ＳｉＯ２）膜を約１．０μｍの厚さに成長し、この酸化シリコン膜を第１層間絶縁膜１１として使用する。
【００３３】
続いて、第１層間絶縁膜１１の緻密化処理として、常圧の窒素雰囲気中で第１層間絶縁膜１１を７００℃の温度で３０分間熱処理する。その後に、第１層間絶縁膜１１の上面を化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）法により研磨して平坦化する。
【００３４】
次に、図２（ａ） に示す構造を形成するまでの工程を説明する。
【００３５】
まず、第１層間絶縁膜１１上に、第１の導電膜１４としてＴｉ膜とＰｔ膜を順に形成する。Ｔｉ膜とＰｔ膜はＤＣスパッタ法により形成される。この場合、Ｔｉ膜の厚さを１０〜３０ｎｍ程度とし、Ｐｔ膜の厚さを１００〜３００ｎｍ程度とする。なお、第１の導電膜１４として、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ルテニウムストロンチウム等の貴金属又は貴金属酸化物を採用してもよい。
【００３６】
その後に、強誘電体膜１５として厚さ１００〜３００ｎｍのＰＺＴ膜をＲＦスパッタ法により第１の導電膜１４上に形成する。強誘電体層１５の形成方法は、その他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ、Ｙ１）、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９ （ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
【００３７】
次に、強誘電体膜１５を構成するＰＺＴ膜の結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、例えば７００℃、３０〜１２０秒間、例えば６０秒の条件でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ） を行う。
【００３８】
続いて、強誘電体膜１５の上に第２の導電膜１６として酸化イリジウム膜をスパッタ法により１００〜３００ｎｍの厚さに形成する。なお、第２の導電膜１６として、プラチナ、酸化ルテニウムストロンチウム等を用いてもよい。
【００３９】
次に、図２（ｂ） に示す構図を形成するまでの工程を説明する。
【００４０】
まず、第２の導電膜１６をパターニングすることにより、メモリセル領域Ａの素子分離絶縁膜２上方においてキャパシタ用の上部電極１６ａを間隔をおいて複数成形する。続いて、強誘電体膜１５をパターニングすることにより、複数の上部電極１６ａの下でワード線ＷＬ延在方向に沿ったストライプ形状のキャパシタ用の誘電体膜１５ａを形成する。
【００４１】
その後に、上部電極１６ａ、誘電体膜１５ａ及び第１の導電膜１４の上に第１のキャパシタ保護絶縁膜１７としてアルミナ（Ａｌ２Ｏ３） 膜をスパッタにより約５０ｎｍの厚さに形成する。アルミナの代わりにＰＺＴなどを用いてもよい。
【００４２】
続いて、スパッタにより受けたダメージから誘電体膜１５ａの膜質を回復させるために、例えば酸素雰囲気中で５５０℃、６０分の条件で誘電体膜１５ａをアニールする。
【００４３】
次に、図３（ａ） に示すように、レジストパターン（不図示）を用いて第１の導電膜１４をエッチングすることにより、誘電体膜１５ａの下でストライプ状に延在するキャパシタ用の下部電極１４ａを形成する。これにより、メモリセル領域Ａでは、下部電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有するキャパシタＱが形成される。なお、キャパシタ保護絶縁膜１７は、下部電極１４ａと同じ平面形状にパターニングされる。
【００４４】
次に、図３（ｂ） に示すように、キャパシタＱ、キャパシタ保護絶縁膜１７及び下地絶縁膜１３の上に第２層間絶縁膜１８として酸化シリコン膜を約１μｍの厚さに形成する。この酸化シリコン膜は、ＴＥＯＳ、ヘリウム及び酸素の混合ガスを用いてＣＶＤ法により形成されて水分含有量が少なく且つ２×１０９ ｄｙｎｅ／ｃｍ２以上のコンプレッシブ（圧縮）の応力を有する条件で形成される。この酸化シリコン膜の形成条件として、例えば、ＴＥＯＳを４６０ｓｃｃｍ、酸素（Ｏ２）を３５０ｓｃｃｍ、ヘリウムを４８０ｓｃｃｍ、圧力を９Ｔｏｒｒ、プラズマ発生用パワーを４００Ｗ、基板温度を３９０℃とする。
【００４５】
続いて、第２層間絶縁膜１８の上面をＣＭＰ法により平坦化し、ＣＭＰ後の第２層間絶縁膜１８の残り膜厚は、メモリセル領域Ａのキャパシタの上で約３００ｎｍ程度とする。
【００４６】
次に、図４（ａ） に示すように、レジストパターン（不図示）を用いて第２層間絶縁膜１８、キャパシタ保護絶縁膜１７及びカバー膜１０の一部をエッチングすることにより、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃと第１、第２のｐ型不純物拡散領域８ａ，８ｂの上にそれぞれ第１〜第５のコンタクトホール１８ａ〜１８ｅを形成する。
【００４７】
その後に、第２層間絶縁膜１８上と第１〜第５のコンタクトホール１８ａ〜１８ｅの中に、グルー膜として厚さ２０ｎｍのチタン（Ｔｉ）膜と厚さ５０ｎｍの窒化チタン（ＴｉＮ） 膜をスパッタにより順に形成し、さらに、グルー膜の上にタングステン（Ｗ）膜をＣＶＤ法により形成する。Ｗ膜は、第１〜第５のコンタクトホール１８ａ〜１８ｅ内を完全に埋め込む厚さに形成される。
【００４８】
続いて、図４（ｂ） に示すように、ＣＭＰ法によってグルー膜とＷ膜を第２層間絶縁膜１８の上面上から除去し、これにより第１〜第５のコンタクトホール１８ａ〜１８ｅ内に残されたグルー膜及びＷ膜をそれぞれ第１〜第５の導電性プラグ１９ａ〜１９ｅとする。
【００４９】
次に、図５（ａ） に示すように、第１〜第５の導電性プラグ１８ａ〜１８ｅの上と第２層間絶縁膜１８の上に、酸化防止膜２１としてＳｉＯＮ膜をＣＶＤ法により形成する。続いて、レジスト２２を酸化防止膜２１上に塗布し、これを露光、現像することによりメモリセル領域Ａを囲む領域、即ちメモリセル領域Ａと周辺回路領域Ｂの境界又はその近傍に開口２２ａを形成し、同時に、ｐウェル３ａ上方のキャパシタＱの上部電極１６ａの上方に開口２２ｂ，２２ｃを形成する。
【００５０】
次に、図５（ｂ） に示すように、Ｃ４Ｆ８とＡｒとＣＦ４ の混合ガスを用いて、レジスト２２の開口２２ａ，２２ｂ，２２ｃを通して酸化防止膜２１と第２層間絶縁膜１８をエッチングしてメモリセル領域Ａの周囲に凹部２３を形成するとともに各キャパシタＱの上部電極１６ａの上に第６，第７のコンタクトホール１８ｆ，１８ｇを形成する。例えば、その凹部２３は、図９（ａ） に示すようにメモリセル領域Ａを連続的に囲むような平面形状を有している。
【００５１】
続いて、図６（ａ） に示すように、レジスト２２を除去した後に、第６、第７のコンタクトホール１８ｆ，１８ｇを通してキャパシタＱを酸素雰囲気中でアニールすることによってエッチング時に受けたダメージから誘電体膜１５ａの膜質を回復させる。アニール条件として、例えば基板温度５５０℃、時間６０分間とする。そのようなアニールの後に、酸化防止膜２１をエッチバックして除去する。
【００５２】
次に、図６（ｂ） に示すように、第２層間絶縁膜１８の上とコンタクトホール１８ｆ，１８ｇの中に膜厚２０〜５０ｎｍ程度のＴｉＮ 膜２４をスパッタにより形成する。ＴｉＮ 膜２４は、第２層間絶縁膜１８と同方向のコンプレッシブな応力を持ち、凹部２３のアスペクト比（深さ／幅）との関係で凹部２０の底を埋めないような条件で成長される。続いて、ＴｉＮ 膜２４上と凹部２３の中にスパッタ法によりアルミニウム胴（Ａｌ−Ｃｕ） 膜２５を約４００ｎｍの厚さに形成する。この場合、凹部２３内ではＡｌ−Ｃｕ 膜２５の下に空洞２０が発生するように、凹部２３の深さと幅、即ちアスペクト比を予め決める。なお、Ａｌ−Ｃｕ 膜２５の代わりに、その他のアルミニウム合金膜を形成してもよいしアルミニウム膜を形成してもよい。アルミニウム、アルミニウム合金は、第２層間絶縁膜１８とは逆応力であるテンサイル（引張）の応力を持つ。
【００５３】
次に、図７に示すように一層目配線等を形成する。即ち、ＴｉＮ 膜２４とＡｌ−Ｃｕ 膜２５をパターニングすることにより、メモリセル領域Ａのｐウェル領域３ａの上方において第１の導電性プラグ１９ａ上から一方のキャパシタＱ上の第６のコンタクトホール１８ｆ内に至る第１の配線２６ａと、第３の導電性プラグ１８ｃ上から他方のキャパシタＱ上の第７のコンタクトホール１８ｇ内に至る第２の配線２６ｃと、第２の導電性プラグ１９ｂ上に島状の導電性パッド２６ｂとを形成する。これと同時に、周辺回路領域Ｂのｎウェル領域３ｂの上方の第４、第５の導電性プラグ１９ｄ，１９ｅに接続される第３，第４の配線２６ｄ，２６ｅを形成する。さらに、第２層間絶縁膜１８の凹部２３内にＡｌ−Ｃｕ 膜２５及びＴｉＮ 膜２４を島状に孤立させて残すことにより、第２層間絶縁膜１８とは逆の応力を有する埋込層２７を形成する。
【００５４】
第１の配線２６ａは、コンタクトホール１８ｆを通し且つ第１の導電性プラグ１９ａを介して、キャパシタＱの上部電極１６ａと第１のｎ型不純物拡散領域７ａを電気的に接続し、また、第２の配線２６ｃは、コンタクトホール１８ｇを通し且つ第３の導電性プラグ１９ｃを介して、他のキャパシタＱの上部電極１６ａと第３のｎ型不純物拡散領域７ｃを電気的に接続される。
【００５５】
次に、図８に示す構造を形成するまでの工程を説明する。
【００５６】
まず、配線２６ａ，２６ｃ，２６ｄ，２６ｅ、導電性パッド２６ｂ、埋込層２７及び第２層間絶縁膜１８の上に、第３層間絶縁膜２８としてＴＥＯＳを用いるＣＶＤ法によりＳｉＯ２膜を形成する。第３層間絶縁膜２８の形成条件は、例えば第２層間絶縁膜２８の形成条件と同じにする。
【００５７】
続いて、第３層間絶縁膜２８のうちメモリセル領域Ａ内の導電性パッド２６ｂの上に第８のコンタクトホール２８ａを形成するとともに、周辺回路領域Ｂ内の第４の配線２６ｅの上に第９のコンタクトホール２８ｂを形成する。さらに、第８、第９のコンタクトホール２８ａ，２８ｂの中と第３層間絶縁膜２８の上に厚さ約５０ｎｍのＴｉＮ 膜を形成し、さらに第８、第９のコンタクトホール２８ａ，２８ｂを完全に埋め込む厚さのＷ膜をＴｉＮ 膜の上に形成する。
【００５８】
続いて、第３層間絶縁膜２８の上面上からＷ膜とＴｉＮ 膜をＣＭＰ法により除去する。これにより第８、第９のコンタクトホール２８ａ，２８ｂ内に残されたＷ膜とＴｉＮ 膜をそれぞれ第６、第７の導電性プラグ２９ａ，２９ｂとする。
【００５９】
さらに、第６、第７の導電性プラグ２９ａ，２９ｂ上と第３層間絶縁膜２８上にＴｉＮ 膜とＡｌ−Ｃｕ 膜を形成し、これらの膜をパターニングすることにより二層目の配線を形成する。即ち、メモリセル領域Ａにおいて第６の導電性プラグ２９ａに接続されるビット線３０ａを形成するとともに、周辺回路領域Ｂにおいて第７の導電性プラグ２９ｂに接続される第５の配線３０ｂを形成する。
【００６０】
ビット線３０ａは、第６の導電プラグ２９ａ 、導電性パッド２６ｂ及び第２の導電性プラグ１９ａを介して第２のｎ型不純物拡散領域７ｂに電気的に接続される。また、第５の配線３０ｂは、第７の導電性プラグ２９ｂと第４の配線２６ｅと第５の導電性プラグ１９ｅを介して第２のｐ型不純物拡散領域８ｂに電気的に接続される。
【００６１】
その後に、ビット線３０ａ、配線３０ｂなどを覆うキャップ層などが形成されるがその詳細は省略する。
【００６２】
なお、一層目配線、二層目配線は、ＴｉＮ 膜、Ａｌ−Ｃｕ 膜の二層構造の他の多層構造を採用してもよい。例えば、多層金属膜として、膜厚６０ｎｍのＴｉ、膜厚３０ｎｍのＴｉＮ 、膜厚４００ｎｍのＡｌ−Ｃｕ 、膜厚５ｎｍのＴｉ、及び膜７０ｎｍのＴｉＮ を順に形成した構造を採用する。
【００６３】
上記したように実施形態において、第２層間絶縁膜１８に形成された埋込層２７は、第２層間絶縁膜１８の応力とは逆の応力が作用し、しかもメモリセル領域Ａ内の複数のキャパシタＱを囲む位置、またはその位置の一部に形成されているので、第２層間絶縁膜１８によりキャパシタＱにかかる応力が埋込層２７によって緩和され、キャパシタＱへの外部からの応力が従来よりもすることになる。しかも、外部の応力によりメモリセル領域Ａの周縁の近傍に存在するキャパシタＱに発生しやすい劣化（端劣化）はその周囲に沿って形成された埋込層２７の応力緩和作用が最も作用するので、端劣化が抑制されることになる。
【００６４】
これにより、第２層間絶縁膜１８の力学的なストレスの緩和によってキャパシタＱに加わる応力が小さくなってキャパシタＱの圧電効果による特性劣化が抑制される。
【００６５】
また、埋込層２７の凹部２３内の底部に存在する空洞２０は、第２層間絶縁膜１８の応力を吸収することができるので、第２層間絶縁膜１８の応力を緩和する。なお、空洞２０を形成せずに、Ａｌ−Ｃｕ 膜で完全に埋め込んでもよい。
【００６６】
以上により、キャパシタＱを覆う第２層間絶縁膜１８の材料として、圧縮応力が高く、水分含有量が少なく且つ水素ブロック性の高い酸化シリコン膜を使用する際の問題が低減されることになり、周囲の水によるキャパシタＱの劣化も抑制される。
【００６７】
なお、上記した凹部２３及び埋込層２７は、メモリセル領域Ａを連続的に囲む平面形状を有さなくてもよく、例えば、図９（ｂ） に示すようにメモリセル領域Ａを間隔をおいて囲むような平面形状、図９（ｃ） に示すようにメモリセル領域Ａを囲む領域の一部に形成されるＬ字状の平面形状、図示しないＵ字状の平面形状、その他の平面形状である。ここで、凹部２３は、図９（ａ） 、図９（ｃ） のような連続している場合には溝形状であり、図９（ｂ） のような散点している場合には孔形状である。凹部については以下の実施形態でも同様である。
（第２の実施の形態）
第１実施形態に示した第２層間絶縁膜１８上の一層目配線をメモリセル領域Ａから周辺回路領域Ｂに至る領域に延在させる構造を採用する場合には、メモリセル領域Ａの周囲に形成された導電性の埋込層２７が一層目配線同士を短絡するおそれがある。そこで、本実施形態では、埋込層を絶縁膜で覆う構造を有する半導体装置について説明する。
【００６８】
図１０〜図１６は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図であり、第１実施形態に係る図１〜図９と同じ符号は同じ要素を示している。
【００６９】
図１０に示す構造を形成するまでの工程について説明する。
【００７０】
まず、第１実施形態と同様な工程により、シリコン基板１のメモリセル領域Ａと周辺回路領域ＢにトランジスタＴ１ ，Ｔ２ ，Ｔ３ を形成し、さらに、トランジスタＴ１ ，Ｔ２ ，Ｔ３ を覆うカバー膜１０、第１層間絶縁膜１１をシリコン基板１の全体に形成する。
【００７１】
次に、第１層間絶縁膜１１をフォトリソグラフィ法によりパターニングすることにより、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃ及び第１、第２のｐ型不純物拡散領域８ａ，８ｂのそれぞれの上に第１〜第５のコンタクトホール１１ａ〜１１ｅを形成する。
【００７２】
その後、第１層間絶縁膜１１の上面と第１〜第５のコンタクトホール１１ａ〜１１ｅの内面にグルー膜として厚さ２０ｎｍのチタン（Ｔｉ）膜と厚さ５０ｎｍのＴｉＮ （窒化チタン）膜をスパッタ法により順に形成する。さらに、コンタクトホール１１ａ〜１１ｅを完全に埋め込む厚さのタングステン（Ｗ）膜をＣＶＤ法によりグルー膜上に成長する。
【００７３】
続いて、タングステン膜及びグルー膜をＣＭＰ法により研磨して第１層間絶縁膜１１の上面上から除去する。これにより、第１〜第５のホール１１ａ〜１１ｅ内に残されたタングステン膜及びグルー膜を、それぞれ第１〜第５の導電性プラグ１２ａ〜１２ｅとする。
【００７４】
メモリセル領域Ａのｐウェル３ａにおいて、２つのゲート電極５ａ，５ｂに挟まれる第２のｎ型不純物拡散領域７ｂ上の第２の導電性プラグ１２ｂは後述するビット線に電気的に接続され、さらに、その両側方の第１、第３の導電性プラグ１２ａ，１２ｃは後述するキャパシタの上部電極に電気的に接続される。
【００７５】
次に、第１層間絶縁膜１１上と導電性プラグ１２ａ〜１２ｅ上に、下地絶縁膜１３として、厚さ１００ｎｍ程度のＳｉＯＮ膜と厚さ１５０ｎｍ程度のＳｉＯ２膜をＣＶＤ法により順に形成する。ＳｉＯＮ膜は導電性プラグ１２ａ〜１２ｅの酸化を防止するために形成され、また、ＳｉＯ２膜は後述するキャパシタの下部電極の結晶性を改善するために形成される。なお、下地絶縁膜１３を構成するＳｉＯ２膜はソースガスとしてＴＥＯＳを用いて形成される。
【００７６】
次に、図１１（ａ） に示す構造を形成するまでの工程を説明する。
【００７７】
まず、下地絶縁膜１３上に、第１実施形態と同じ材料、同じ厚さで第１の導電膜１４をスパッタ法により形成する。この後に、第１実施形態と同じ方法、同じ材料、同じ厚さで強誘電体膜１５を形成する。強誘電体膜１５の一例としてＰＺＴ膜を用いる場合について以下に説明する。
【００７８】
続いて、強誘電体膜１５を構成するＰＺＴ膜の結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、例えば７００℃、３０〜１２０秒間、例えば６０秒の条件でＲＴＡを行う。
【００７９】
さらに、強誘電体膜１５の上に、第１実施形態と同じ材料、同じ厚さで第２の導電膜１６を形成する。
【００８０】
次に、図１１（ｂ） に示す構図を形成するまでの工程を説明する。
【００８１】
まず、第２の導電膜１６をパターニングすることにより、メモリセル領域Ａの素子分離絶縁膜２上方においてキャパシタ用の上部電極１６ａを間隔をおいて複数成形する。続いて、強誘電体膜１５をパターニングすることにより、複数の上部電極１６ａの下でワード線ＷＬ延在方向に沿ったストライプ形状のキャパシタ用の誘電体膜１５ａを形成する。
【００８２】
その後に、上部電極１６ａ、誘電体膜１５ａ及び第１の導電膜１４の上に第１のキャパシタ保護絶縁膜１７としてアルミナ膜をスパッタにより約５０ｎｍの厚さに形成する。さらに、スパッタにより受けたダメージから誘電体膜１５ａの膜質を回復させるために、例えば酸素雰囲気中で５５０℃、６０分の条件で誘電体膜１５ａをアニールする。
【００８３】
次に、図１２（ａ） に示すように、第１の導電膜１４をパターニングすることにより、誘電体膜１５ａの下でストライプ状に延在するキャパシタ用の下部電極１４ａを形成する。これにより、メモリセル領域Ａでは、第１実施形態と同様に、下部電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有するキャパシタＱが形成される。なお、キャパシタ保護絶縁膜１７は、下部電極１４ａと同じ平面形状にパターニングされる。
【００８４】
その後、図１２（ｂ） に示すように、キャパシタＱ、キャパシタ保護絶縁膜１７及び下地絶縁膜１３の上に、第２層間絶縁膜１８として酸化シリコン膜を第１実施形態と同じ条件のＣＶＤ法により約１μｍの厚さに形成する。第２層間絶縁膜１８はコンプレッシブ応力を有する。
【００８５】
続いて、第２層間層間絶縁膜１８の上面をＣＭＰ法により平坦化し、ＣＭＰ後の第２層間絶縁膜１８の残り膜厚は、メモリセル領域Ａのキャパシタの上で約３００ｎｍ程度とする。
【００８６】
さらに、第２層間絶縁膜１８の上にレジスト３１を塗布し、これを露光、現像することにより、メモリセル領域Ａと周辺回路領域Ｂの境界部分又はその近傍に開口３１ａを形成する。この開口３１ａは、メモリセル領域Ａの周縁の全周又は一部に沿って連続的又は間隔をおいて形成される。
【００８７】
その後に、図１３（ａ） に示すように、Ｃ４Ｆ８とＡｒとＣＦ４ の混合ガスを用いて、レジスト３１の開口３１ａを通して第２層間絶縁膜１８から第１層間絶縁膜１１の一部をエッチングして凹部３２を形成した後に、レジスト３１を剥離する。なお、凹部３２は、第１実施形態のように第２層間絶縁膜１８を貫通しない深さであってもよい。
【００８８】
次に、図１３（ｂ） に示すように、第２層間絶縁膜１８上に膜厚２０〜５０ｎｍ程度のＴｉＮ 膜３３をスパッタにより形成する。ＴｉＮ 膜３３は、第２層間絶縁膜１８と同方向のコンプレッシブな応力を持ち、凹部３２のアスペクト比の関係で凹部３２の底を埋めないような条件で成長される。続いて、ＴｉＮ 膜３３の上と凹部３２の中にＡｌ−Ｃｕ 膜３４を凹部３２を完全に埋め込む厚さで形成する。この場合、凹部３２内ではＡｌ−Ｃｕ 膜３４の下に空洞が発生しないように、凹部２０のアスペクト比を予め調整する。なお、ＴｉＮ 膜３３、Ａｌ−Ｃｕ 膜３４の代わりに、第２層間絶縁膜１８とは逆応力であるテンサイル応力を持つその他の金属を形成してもよい。
【００８９】
続いて、図１４（ａ） に示すように、第２層間絶縁膜１８の上面上からＴｉＮ 膜３３、Ａｌ−Ｃｕ 膜３４をＣＭＰ法により除去する。これにより、凹部３２内に残されたＡｌ−Ｃｕ 膜３４及びＴｉＮ 膜３３を、第２層間絶縁膜１８とは逆の応力を有する埋込層３５とする。
【００９０】
なお、凹部３２及び埋込層３５は、第１実施形態に示した凹部２３及び埋込層２７と同様に、図９に示したように、メモリセル領域Ａを連続的に囲む平面形状、メモリセル領域Ａを間隔をおいて囲むような平面形状、メモリセル領域Ａを囲む領域の一部に形成されるＬ字状の平面形状、図示しないＵ字状の平面形状、その他の平面形状を有している。
【００９１】
続いて、図１４（ｂ） に示すように、埋込層３５及び第２層間絶縁膜１８の上に中間絶縁膜３６を形成する。中間絶縁膜３６として、例えばＴＥＯＳを用いるＣＶＤ法により酸化シリコン膜を２００ｎｍの厚さに形成する。
【００９２】
その後に、図１５（ａ） に示すように、レジストパターン（不図示）を用いて、中間絶縁膜３６、第２層間絶縁膜１８及び下地絶縁膜１３をエッチングして第１〜第５の導電性プラグ１２ａ〜１２ｅの上にそれぞれ第６〜第１０のコンタクトホール３０ａ〜３０ｅを形成する。
【００９３】
次に、図１５（ｂ） に示すように、第６〜第１０のコンタクトホール３０ａ〜３０ｅ内と第２層間絶縁膜１８上に約５０ｎｍのＴｉＮ 膜を形成し、さらに第６〜第１０のコンタクトホール３０ａ〜３０ｅ内を完全に埋め込む厚さのＷ膜をＴｉＮ 膜の上に形成した後に、第２層間絶縁膜１８上からＷ膜とＴｉＮ 膜をＣＭＰ法により除去する。これにより第６〜第１０のコンタクトホール３０ａ〜３０ｅの中に残されたＷ膜とＴｉＮ 膜を第６〜第１０の導電性プラグ３７ａ〜３７ｅとする。
【００９４】
その後に、図１６（ａ） に示すように、第６〜第１０の導電性プラグ３７ａ〜３７ｅ上と中間絶縁膜３６の上に、酸化防止膜３８としてＳｉＯＮ膜をＣＶＤ法により形成し、続いて、酸化防止膜３８、中間絶縁膜３６及び第２層間絶縁膜１８をレジストパターン（不図示）を使用して一部をエッチングすることによりｐウェル３ａの上方の各キャパシタＱの上部電極１６ａの上にコンタクトホール１８ｆ，１８ｇを形成する。
【００９５】
続いて、コンタクトホール１８ｆ，１８ｇを通してキャパシタＱを酸素雰囲気中でアニールし、これにより、エッチングにより受けたダメージからキャパシタ特性を回復させる。アニール条件として、例えば基板温度５５０℃、時間６０分間とする。そのようなアニールの後に、酸化防止膜３１をエッチバックして除去する。
【００９６】
次に、図１６（ｂ） に示すような構造を形成するまでの工程を説明する。
【００９７】
まず、第６〜第１０の導電性プラグ３７ａ〜３７ｅ上と中間絶縁膜３０上とコンタクトホール３２内に、厚さ２０〜５０ｎｍのＴｉＮ 膜と厚さ約４００ｎｍのＡｌ−Ｃｕ 膜を順に形成する。
【００９８】
そして、ＴｉＮ 膜とＡｌ−Ｃｕ 膜をパターニングすることにより、メモリセル領域Ａのｐウェル領域３ａの上方において第６の導電性プラグ３７ａ上から一方のキャパシタＱ上のコンタクトホール１８ｆ内に至る第１の配線２６ａと、第８の導電性プラグ３１ａ上から他方のキャパシタＱ上のコンタクトホール１８ｇ内に至る第２の配線２６ｃと、第７の導電性プラグ３７ｃ上に島状の導電性パッド２６ｂとを形成する。これと同時に、周辺回路領域Ｂのｎウェル領域３ｂの上方の第９、第１０の導電性プラグ３１ｄ，３１ｅに接続する第３，第４の配線２６ｄ，２６ｅを形成する。
【００９９】
この後に、第１実施形態と同様に、第３の層間絶縁膜、導電性プラグ、ビット線等を形成するが、その詳細は省略する。
【０１００】
上記したように本実施形態において、第１実施形態と同様に、第２層間絶縁膜１８内に形成された埋込層３５は、第２層間絶縁膜１８の応力とは逆の応力が作用し、キャパシタＱへの外部からの応力が低減することになる。しかも、外部の応力によりメモリセル領域Ａの周縁の近傍に存在するキャパシタＱに発生しやすい端劣化も外部からの応力が埋込層３５によって緩和されて抑制されることになる。
【０１０１】
これにより、第２層間絶縁膜１８の力学的なストレスの緩和によってキャパシタＱに加わる応力が小さくなってキャパシタＱの圧電効果による特性劣化が抑制される。
【０１０２】
また、第１実施形態と異なって、導電材からなる埋込層３５は中間絶縁膜３６によって一層目配線とは膜厚方向に隔てられるので、一層目配線をメモリセル領域Ａから周辺回路領域Ｂに直接に延在しても埋込層３５によって短絡することがなくなる。
（第３の実施の形態）
本実施形態では、第２層間絶縁膜１８とは逆応力の埋込層の材料として金属ではなく絶縁材から構成することについて説明する。
【０１０３】
図１７〜図２０は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図であり、第１実施形態に係る図１〜図９と同じ符号は同じ要素を示している。
【０１０４】
図１７（ａ） に示す構造を形成するまでの工程について説明する。
【０１０５】
まず、第１実施形態と同様な工程により、シリコン基板１のメモリセル領域Ａと周辺回路領域ＢにトランジスタＴ１ ，Ｔ２ ，Ｔ３ を形成し、さらに、トランジスタＴ１ ，Ｔ２ ，Ｔ３ を覆うカバー膜１０、第１層間絶縁膜１１をシリコン基板１の全体に形成する。続いて、第１実施形態と同様な工程により、キャパシタ保護絶縁膜７に覆われたキャパシタＱを第１層間絶縁膜１１上に形成し、さらに、キャパシタＱを覆う第２層間絶縁膜１８を第１層間絶縁膜１１上に形成する。ついで、第２層間絶縁膜１８の上面をＣＭＰ法により平坦化する。
【０１０６】
その後に、第２層間絶縁膜１８上にレジスト４１を塗布し、これを露光、現像することにより、メモリセル領域Ａの外周に沿って開口４１ａを形成する。
【０１０７】
次に、図１７（ｂ） に示すように、Ｃ４Ｆ８とＡｒとＣＦ４ の混合ガスを用いて、レジスト４１の開口４１ａを通して第２層間絶縁膜１８をエッチングして凹部４２を形成した後に、レジスト４１を剥離する。なお、凹部４２は、第１層間絶縁膜１１に達する深さであってもよい。凹部４２は、例えば第１実施形態で示した凹部２３と同じ位置に形成される。
【０１０８】
続いて、図１８（ａ） に示すように、レジスト４１を剥離した後に、テンサイル応力を有する絶縁性埋込層４３を第２層間絶縁膜１８上面及び凹部４２内に形成する。絶縁性埋込層４３として、例えばＴＥＯＳを４６０ｓｃｃｍ、ヘリウムを４８０ｓｃｃｍ、二酸化窒素（Ｎ２Ｏ） を１０００ｓｃｃｍ、圧力を９Ｔｏｒｒ、パワーを４００Ｗ、基板温度を３９０℃とする条件により、酸化シリコン膜を形成する。この条件で形成された酸化シリコン膜は、水分含有量が第２層間絶縁膜１８の水分含有量に比べて多くなる。
【０１０９】
次に、図１８（ｂ） に示すように、第２層間絶縁膜１８の上面上から絶縁性埋込層４３をＣＭＰ法により除去して凹部４２内に選択的に残す。
【０１１０】
続いて、図１９（ａ） に示すように、レジストパターン（不図示）を用いて、第２層間絶縁膜１８、第１層間絶縁膜１１及びカバー膜１０を部分的にエッチングすることにより、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃと第１、第２のｐ型不純物拡散領域８ａ，８ｂの上にそれぞれ第１〜第５のコンタクトホール１８ａ〜１８ｅを形成する。
【０１１１】
その後に、第２層間絶縁膜１８上と第１〜第５のコンタクトホール１８ａ〜１８ｅ中に、グルー膜として厚さ２０ｎｍのＴｉ膜と厚さ５０ｎｍのＴｉＮ 膜をスパッタにより順に形成し、さらに、グルー膜の上にＷ膜をＣＶＤ法により形成する。Ｗ膜は、第１〜第５のコンタクトホール１８ａ〜１８ｅ内を完全に埋め込む厚さに形成される。
【０１１２】
続いて、図１９（ｂ） に示すように、ＣＭＰ法によってグルー膜とＷ膜を第２層間絶縁膜１８の上面上から除去し、これにより第１〜第５のコンタクトホール１８ａ〜１８ｅ内に残されたグルー膜及びＷ膜をそれぞれ第１〜第５の導電性プラグ１９ａ〜１９ｅとする。
【０１１３】
次に、図２０（ａ） に示すように、第１〜第５の導電性プラグ１８ａ〜１８ｅ上と第２層間絶縁膜１８の上に、酸化防止膜２１としてＳｉＯＮ膜をＣＶＤ法により形成した後に、レジストパターン（不図示）を用いて酸化防止膜２１と第２層間絶縁膜１８の一部ををエッチングしてキャパシタＱの上部電極１６ａ上に第６，第７のコンタクトホール１８ｆ，１８ｇを形成する。
【０１１４】
ついで、第６、第７のコンタクトホール１８ｆ，１８ｇを通してキャパシタＱを酸素雰囲気中でアニールすることによってエッチング時に受けたダメージから誘電体膜１５ａの膜質を回復させる。アニール条件として、例えば基板温度５５０℃、時間６０分間とする。そのようなアニールの後に、酸化防止膜２１をエッチバックして除去する。
【０１１５】
さらに、第２層間絶縁膜１８上とコンタクトホール１８ｆ，１８ｇの中に膜厚２０〜５０ｎｍ程度のＴｉＮ 膜をスパッタにより形成し、さらに、ＴｉＮ 膜２４の上にスパッタ法によりＡｌ−Ｃｕ 膜を約４００ｎｍの厚さに形成する。
【０１１６】
次に、図２０（ｂ） に示すように一層目の配線等を形成する。即ち、第１実施形態と同じ方法によって、ＴｉＮ 膜とＡｌ−Ｃｕ 膜をパターニングすることにより、メモリセル領域Ａのｐウェル領域３ａの上方において第１の導電性プラグ１９ａ上から一方のキャパシタＱ上の第６のコンタクトホール１８ｆ内に至る第１の配線２６ａと、第３の導電性プラグ１８ｃ上から他方のキャパシタＱ上の第７のコンタクトホール１８ｇ内に至る第２の配線２６ｃと、第２の導電性プラグ１９ｂ上に島状の導電性パッド２６ｂとを形成する。これと同時に、周辺回路領域Ｂのｎウェル領域３ｂの上方の第４、第５の導電性プラグ１９ｄ，１９ｅに接続される第３，第４の配線２６ｄ，２６ｅを形成する。
【０１１７】
第１の配線２６ａは、コンタクトホール１８ｆを通し且つ第１の導電性プラグ１９ａを介して、キャパシタＱの上部電極１６ａと第１のｎ型不純物拡散領域７ａを電気的に接続し、また、第２の配線２６ｃは、コンタクトホール１８ｇを通し且つ第３の導電性プラグ１９ｃを介して、キャパシタＱの上部電極１６ａと第３のｎ型不純物拡散領域７ｃを電気的に接続される。
【０１１８】
この後に、第１実施形態と同様に、第３の層間絶縁膜、導電性プラグ、ビット線等を形成するが、その詳細は省略する。
【０１１９】
本実施形態において、第１、第２実施形態と同様に、第２層間絶縁膜１８内に形成された絶縁性埋込層４３は、第２層間絶縁膜１８の応力とは逆の応力が作用し、キャパシタＱへの外部からの応力が低減することになる。しかも、外部の応力によりメモリセル領域Ａの周縁の近傍に存在するキャパシタＱに発生しやすい端劣化についても外部からの応力が絶縁性埋込層４３によって緩和されて抑制されることになる。
【０１２０】
これにより、メモリセル領域Ａ内において第２層間絶縁膜１８による力学的なストレスが緩和されてキャパシタＱに加わる応力が小さくなってキャパシタＱの圧電効果による特性劣化が抑制される。
【０１２１】
また、第１、第２実施形態と異なって、導電材ではなく絶縁性埋込層３５が第２層間絶縁膜１８によるキャパシタＱへの応力を緩和しているので、第２実施形態のような中間絶縁膜３６を形成することなく、第２層間絶縁膜１８上でメモリセル領域Ａから周辺回路領域Ｂへ直接に延在する配線を形成しても、配線同士を短絡することがなくなる。
【０１２２】
なお、上記した第１〜第３実施形態では、埋込層として第２層間絶縁膜１８とは逆の応力となる導電材又は絶縁材を用いているが、同じコンプレッシブな応力の材料であって第２層間絶縁膜１８よりも応力が小さい材料を用いても、第２層間絶縁膜１８によるキャパシタＱへの応力を緩和することができる。例えば、反応ガスに含まれるＴＥＯＳ等のガス流量等の成長条件を調整して形成される２×１０９ ｄｙｎｅ／ｃｍ２未満のコンプレッシブ応力を有する酸化シリコン膜を用いてもよい。
【０１２３】
また、上記した各実施形態では第２層間絶縁膜に凹部及び埋込層を形成しているが、層間絶縁膜の応力緩和の観点から第２層間絶縁膜の上に形成される他の層間絶縁膜に形成してもよい。
【０１２４】
さらに、凹部と埋込層はメモリセル領域Ａを囲む領域以外で、メモリセル領域内の一部でキャパシタを覆わないような位置に形成してもよい。もとより、層間絶縁膜の応力を緩和するためには周辺回路領域に形成してもよい。
【０１２５】
また、キャパシタを覆う層間絶縁膜がテンサイル応力を有する場合には、埋込層は層間絶縁膜のテンサイル応力を緩和する応力を有する材料から構成する。
（付記１）半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上方に形成されて下部電極、誘電体膜及び上部電極を有するキャパシタと、
前記キャパシタ及び前記第１絶縁膜の上に形成され、第１の応力を有する第２絶縁膜と、
前記第２絶縁膜に形成された凹部と、
前記凹部内に形成され、且つ前記第１の応力よりも小さいか前記第１の応力とは逆応力かのいずれかである第２の応力を有する埋込層と
を有することを特徴とする半導体装置。
（付記２）前記凹部は、前記キャパシタを含むメモリセル領域を囲む位置に形成されることを特徴とする付記１に記載の半導体装置。
（付記３）前記凹部は、前記メモリセルを囲む前記位置に連続して形成されるか、前記位置で間隔をおいて複数形成されるか一部に形成されるかのいずれかであることを特徴とする付記２に記載の半導体装置。
（付記４）前記第１の応力は第１値の圧縮応力であり、前記第２の応力は引張応力か前記第１値よりも小さい圧縮応力かのいずれかであることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
（付記５）前記埋込層は導電材から構成されていて、前記埋込層の上には第３絶縁膜が形成され、前記埋込層の上方であって前記第３絶縁膜の上には導電パターンが形成されていることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
（付記６）前記キャパシタの前記上部電極には前記第２絶縁膜のホールを通して配線が電気的に接続され、
前記配線と同層の導電膜から前記埋込層が構成されている
ことを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
（付記７）前記凹部は、前記第１絶縁膜の一部に達する深さを有していることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
（付記８）半導体基板の上方に第１絶縁膜を形成する工程と、
下部電極、誘電体膜及び上部電極を有するキャパシタを前記第１絶縁膜の上方に形成する工程と、
第１の応力を有する第２絶縁膜を前記第１絶縁膜及び前記キャパシタの上に形成する工程と、
前記第２絶縁膜に凹部を形成する工程と、
前記第１の応力より小さいか前記第１の応力とは逆応力かのいずれかである第２の応力を有する埋込層を前記凹部内に形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記９）前記埋込層を形成する工程は、前記第２絶縁膜の上と前記凹部の中に導電膜を形成した後に、前記導電膜をパターニングすることにより前記凹部内で孤立した前記埋込層を形成するとともに配線を形成する工程であることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）前記埋込層を形成する工程は、前記第２絶縁膜の上と前記凹部の中に膜を形成した後に、前記第２絶縁膜の上面上から前記膜を除去し且つ前記凹部内に前記膜を選択的に残す工程であることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１１）前記膜は導電膜であって、前記埋込層を形成した後に、前記埋込層の上に第３の絶縁膜を形成し、前記埋込層の上方であって前記第３の絶縁膜の上に導電パターンを形成する工程をさらに有することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１２６】
【発明の効果】
以上述べたように本発明によれば、第１絶縁膜の上方に形成されたキャパシタを覆う第２絶縁膜に凹部を形成し、第２絶縁膜とは逆の応力又は小さい応力の材料からなる埋込層を凹部内に形成していたので、第２絶縁膜によりキャパシタに加わる応力が埋込層の応力によって緩和され、キャパシタへの外部からの応力を従来よりも低減することができ、キャパシタの圧電効果による特性劣化を抑制することが可能になる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２】図２（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図３】図３（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４】図４（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図５】図５（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図６】図６（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図９】図９（ａ） 〜（ｃ） は、本発明の第１実施形態に係る半導体装置に形成される埋込層の形成位置の概要を示す平面図である。
【図１０】図１０は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１１】図１１（ａ），（ｂ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１２】図１２（ａ），（ｂ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１３】図１３（ａ），（ｂ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１４】図１４（ａ），（ｂ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１５】図１５（ａ），（ｂ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１６】図１６（ａ），（ｂ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１７】図１７（ａ），（ｂ） は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１８】図１８（ａ），（ｂ） は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１９】図１９（ａ），（ｂ） は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２０】図２０（ａ），（ｂ） は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３ａ，３ｂ…ウェル、４…ゲート絶縁膜、５ａ〜５ｃ…ゲート電極、６…側壁絶縁膜、７ａ〜７ｃ…ｎ型不純物拡散領域、８ａ，８ｂ…ｐ型不純物拡散領域、１０…カバー膜、１１…層間絶縁膜、１３…下地絶縁膜、１４…導電膜、１５…強誘電体膜、１６…導電膜、１７…キャパシタ保護絶縁膜、１８…層間絶縁膜、１９ａ〜１９ｅ…導電性プラグ、２１…酸化防止膜、２２…レジスト、２３…凹部、２４…ＴｉＮ （金属、導電）膜、２５…Ａｌ−Ｃｕ （金属、導電）膜、２６ａ，２６ｃ，２６ｄ，２６ｅ…配線、２６ｂ…導電性パッド、２７…埋込層、２８…層間絶縁膜、２９ａ，２９ｂ…導電性プラグ、３０ａ…ビット線、３０ｂ…配線、３１…レジスト、３２…凹部、３３…ＴｉＮ （金属、導電）膜、３４…Ａｌ−Ｃｕ （金属、導電）膜、３５…埋込層、３６…中間絶縁膜、３７ａ〜３７ｅ…導電性プラグ、３８…酸化防止膜、４１…レジスト、４２…凹部、４３…絶縁性埋込層、Ａ…メモリセル領域、Ｂ…周辺回路領域、Ｑ…キャパシタ。
Claims (5)
- 半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上方に形成されて下部電極、誘電体膜及び上部電極を有するキャパシタと、
前記キャパシタ及び前記第１絶縁膜の上に形成され、第１の応力を有する第２絶縁膜と、
前記第２絶縁膜に形成された凹部と、
前記凹部内に形成され、且つ前記第１の応力よりも小さいか前記第１の応力とは逆応力かのいずれかである第２の応力を有する埋込層と
を有することを特徴とする半導体装置。 - 前記凹部は、前記キャパシタを含むメモリセル領域を囲む位置に形成されることを特徴とする請求項１に記載の半導体装置。
- 前記第１の応力は第１値の圧縮応力であり、前記第２の応力は引張応力か前記第１値よりも小さい圧縮応力かのいずれかであることを特徴とする請求項１又は請求項２に記載の半導体装置。
- 前記埋込層は導電材から構成されていて、前記埋込層の上には第３絶縁膜が形成され、前記埋込層の上方であって前記第３絶縁膜の上には導電パターンが形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
- 半導体基板の上方に第１絶縁膜を形成する工程と、
下部電極、誘電体膜及び上部電極を有するキャパシタを前記第１絶縁膜の上方に形成する工程と、
第１の応力を有する第２絶縁膜を前記第１絶縁膜及び前記キャパシタの上に形成する工程と、
前記第２絶縁膜に凹部を形成する工程と、
前記第１の応力より小さいか前記第１の応力とは逆応力かのいずれかである第２の応力を有する埋込層を前記凹部内に形成する工程と
を有することを特徴とする半導体装置の製造方法。
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| JP2003050945A JP2004260062A (ja) | 2003-02-27 | 2003-02-27 | 半導体装置及びその製造方法 |
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-
2003
- 2003-02-27 JP JP2003050945A patent/JP2004260062A/ja active Pending
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