JP3907921B2 - 半導体装置の製造方法 - Google Patents
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- H01L23/5223—Capacitor integral with wiring layers
-
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-
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、強誘電体層、高誘電体層を有するキャパシタを有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ(FeRAM)が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ(IGFET)のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに電荷を蓄積することによって情報を記憶する構造を有している。情報の書き込み、消去には、フローティングゲートと半導体基板の間の絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【0003】
FeRAMは、強誘電体キャパシタを有し、強誘電体のヒステリシス特性を利用して情報を記憶するものである。強誘電体キャパシタは、1対の電極間に強誘電体膜を挟んだ構造を有し、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば、情報を読み出すことができる。
【0004】
従って、FeRAMは、フラッシュメモリに比べて低電圧で駆動し、省電力で高速の書き込みができる。
ところで、FeRAMは、メモリセル領域にMOSFETと強誘電体キャパシタを有している。強誘電体キャパシタは、半導体基板に形成されたMOSFETを覆う第1の絶縁膜の上に形成され、さらに、第2の絶縁膜によって覆われており、強誘電体キャパシタとMOSFETの接続については種々の構造が提案されている。
【0005】
例えば、特開平11−238855号公報には、キャパシタを覆う第2の絶縁膜にキャパシタの上部電極と下部電極を露出する第1、第2のコンタクトホールを形成した後に、第1、第2のコンタクトホール内を導電パターンで埋め込み、ついで、MOSFETを覆う第1の絶縁膜に不純物拡散層を露出する第3のコンタクトホールを形成した後に、第3のコンタクトホールをプラグで埋め込み、さらに、第1のコンタクトホール内の導電パターンと第3のコンタクトホール内のプラグを配線によって接続する工程を有するFeRAMの製造方法が記載されている。
【0006】
そのようなFeRAMは、MOSFETの不純物拡散層とキャパシタの上部電極とを電気的に接続するために、MOSFETの不純物拡散層上のプラグと、キャパシタの上の導電パターンと、これらを接続する配線とを有しており、構造が複雑になって製造工数が多くなってしまう。
FeRAMでは、強誘電体キャパシタのダメージを低減するためには、強誘電体キャパシタとMOSFETとの接続に必要な工程が少ないことが好ましい。
【0007】
これに対して、特開2000−36568号公報の図3には、MOSFETを覆う第1の絶縁膜と、第1の絶縁膜の上に形成された強誘電体キャパシタと、強誘電体キャパシタを覆う第2の絶縁膜とを有し、第1及び第2の絶縁膜内に形成された1つのプラグと第2の絶縁膜上の配線とによってMOSFETの不純物拡散層と強誘電体キャパシタの上部電極とを接続する構造のFeRAMが記載されている。
【0008】
これによれば、MOSFETとキャパシタとの接続構造を簡素化してスループットを向上することができる。
【0009】
【発明が解決しようとする課題】
ところで、特開2000−36568号公報に記載されたFeRAMでは、キャパシタの下部電極を引き出すための配線構造が記載されていないが、下部電極に接続する配線構造をより簡単にすることが望ましい。
キャパシタの下部電極への配線接続については、特開平11−238855号公報に記載されているように、キャパシタの下部電極と上部電極の上に同時にホールを形成し、これらのホールを通して下部電極に配線を接続することも考えられる。
【0010】
しかし、キャパシタを覆う絶縁膜の表面が平坦な場合には、下部電極の上のホールと上部電極の上のホールの深さが異なってしまうので、それらのホールを同時に開口しようとすると、上部電極の上のホールが早く開口してその下の強誘電体膜を損傷するおそれがある。
本発明の目的は、トランジスタの上方に形成されるキャパシタへのダメージを抑制して、キャパシタの上部電極と下部電極へのそれぞれの配線接続構造を簡単にすることができる半導体装置の製造方法を提供することにある。
【0011】
【課題を解決するための手段】
上述した従来技術の課題を解決するため、本発明によれば、半導体基板上にゲート電極を形成し、該ゲート電極の両側に第1及び第2の不純物領域を形成することによりトランジスタを形成する工程と、次いで前記トランジスタを覆う第1の絶縁膜を、前記半導体基板の上に形成する工程と、次いで強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電極と下部電極とを有するキャパシタを前記第1の絶縁膜の上に形成する工程と、次いで前記キャパシタと前記第1の絶縁膜の上に第2の絶縁膜を形成する工程と、次いで前記第2の絶縁膜の表面を平坦化する工程と、次いで前記第1及び第2の絶縁膜をパターニングして前記第1の不純物領域の上に第1のホールを形成し、前記キャパシタの下部電極の上に第2のホールを形成する工程と、次いで前記第1のホールと前記第2のホール内にそれぞれ同じ材料からなる第1のプラグと第2のプラグを形成する工程と、次いで前記第2の絶縁膜をパターニングして前記キャパシタの前記上部電極の上に第3のホールを形成する工程と、次いで前記第3のホール内と前記第2の絶縁膜の上に導電膜を形成する工程と、次いで前記導電膜をパターニングして、前記第3のホールを通して前記キャパシタの前記上部電極と前記第1のプラグとに接続される第1の導電パターンと、前記第2のプラグ上に接続される第2の導電パターンとを形成する工程と、次いで前記第1の導電パターンと前記第2の導電パターンの上に第3の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【0013】
上記した発明によれば、キャパシタの上部電極の上のホールと下部電極の上のホールを同時に開口するのではなく、下部電極の上のホールと半導体基板の不純物拡散層の上のホールとを同時に形成し、続いてそれらのホール内にプラグを埋め込み、その後に、キャパシタの上部電極の上にホールを単独で形成するようにしたので、上部電極の上にホールを形成する際に、誘電体膜の劣化が抑制され、キャパシタ特性の劣化が防止される。
【0014】
しかも、キャパシタ覆う第2の絶縁膜には2工程で全てのホールを形成するようにしているので、工程が従来より増加することはない。
さらに、キャパシタの上部電極の上のホール内にはプラグを充填せずに、第2の絶縁膜上に形成される一層目の配線を直に接続しているので、プラグを形成する際に使用される還元性ガスによってキャパシタが損傷を受けることはない。
【0015】
また、上部電極上のホールから引き出される一層目の配線は、トランジスタの不純物領域の上のプラグの上に延びて接続されているので、構造が複雑化することはない。
本発明では、トランジスタとキャパシタを覆う第2の絶縁膜のうち、半導体基板の不純物拡散層とキャパシタの下部電極のそれぞれの上にホールを形成し、それらのホール内に金属製のプラグを埋め込んだ後に、プラグと第2の絶縁膜を酸化窒化シリコンのような酸化防止膜で覆いながら、キャパシタの上部電極の上に第3のホールを形成し、ついで酸素アニールによるキャパシタの膜質改善を行っている。しかも、酸化防止膜を形成する前に第2の絶縁膜を脱水処理し、ついで第2の絶縁膜を不活性ガスプラズマによるアニールを行っている。不活性ガスとして例えば窒素ガスを使用する。
【0016】
これにより、酸素アニールの際に、プラグの酸化が防止されるとともに、キャパシタの膜剥がれが発生し難くなることが実験により確かめられた。
なお、酸化防止膜は、酸素アニールの後にエッチング除去されるが、このとき第2の絶縁膜も僅かにエッチングされるので、プラグが僅かに第2の絶縁膜の表面から突出する。
【0017】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
図1〜図21は本発明の一実施形態の半導体装置の製造方法を工程順に示す断面図である。
まず、図1に示す断面構造を得るまでの工程を説明する。
【0018】
図1に示すように、n型又はp型のシリコン(半導体)基板1表面に、素子分離絶縁膜2をLOCOS(Local Oxidation of Silicon)法により形成する。素子分離絶縁膜2としてはLOCOS法の他、STI(Shallow Trench Isolation)法を採用してもよい。
そのような素子分離絶縁膜2を形成した後に、シリコン基板1のメモリセル領域Aと周辺回路領域Bにおける所定の活性領域(トランジスタ形成領域)にp型不純物及びn型不純物を選択的に導入して、pウェル3a及びnウェル3bを形成する。なお、図1には示していないが、周辺回路領域BではCMOSを形成するためにpウェル(不図示)も形成される。
【0019】
その後、シリコン基板1の活性領域表面を熱酸化して、ゲート絶縁膜4としてシリコン酸化膜を形成する。
次に、シリコン基板1の上側全面に非晶質又は多結晶のシリコン膜を形成し、pウェル3a上ではn型不純物、n型ウェル3b上ではp型不純物をシリコン膜内にイオン注入してシリコン膜を低抵抗化する。その後に、シリコン膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極5a〜5cを形成する。
【0020】
メモリセル領域Aにおける1つのpウェル3a上には2つのゲート電極5a,5bがほぼ平行に配置され、それらのゲート電極5a,5bはワード線WLの一部を構成している。
次に、メモリセル領域Aにおいて、ゲート電極5a,5bの両側のpウェル3a内にn型不純物をイオン注入して、nチャネルMOSトランジスタのソース/ドレインとなるn型不純物拡散領域6aを形成する。これと同時に、周辺回路領域Bのpウェル(不図示)にもn型不純物拡散領域を形成する。続いて、周辺回路領域Bにおいて、ゲート電極5cの両側のnウェル3bにp型不純物をイオン注入して、pチャネルMOSトランジスタのソース/ドレインとなるp型不純物拡散領域6bを形成する。
【0021】
続いて、シリコン基板1の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極5a〜5cの両側部分にのみ側壁絶縁膜7として残す。その絶縁膜として、例えばCVD法により酸化シリコン(SiO2)を形成する。
さらに、ゲート電極5a〜5cと側壁絶縁膜7をマスクに使用して、pウェル3a内に再びn型不純物イオンを注入することによりn型不拡散領域6aをLDD構造にし、さらに、nウェル3b内に再びp型不純物イオンを注入することによりp型不純物拡散領域6bもLDD構造とする。
【0022】
なお、n型不純物とp型不純物の打ち分けは、レジストパターンを使用して行われる。
以上のように、メモリセル領域Aでは、pウェル3aとゲート電極5a,5bとその両側のn型不純物拡散領域6a等によってn型MOSFETが構成され、また、周辺回路領域Bでは、nウェル3bとゲート電極5cとその両側のp型不純物拡散領域6b等によってp型MOSFETが構成される。
【0023】
次に、全面に高融点金属膜、例えば、Ti、Coの膜を形成した後に、この高融点金属膜を加熱してn型不純物拡散領域6a,p型不純物拡散領域6bの表面にそれぞれ高融点金属シリサイド層8a,8bを形成する。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。
次に、プラズマCVD法により、シリコン基板1の全面にカバー膜9として酸窒化シリコン(SiON)膜を約200nmの厚さに形成する。さらに、TEOSガスを用いるプラズマCVD法により、第1の層間絶縁膜10として二酸化シリコン(SiO2)をカバー膜9上に約1.0μmの厚さに成長する。
【0024】
続いて、第1の層間絶縁膜10を化学的機械研磨(CMP;Chemical Mechanical Polishing)法により研磨してその表面を平坦化する。
次に、図2に示す構造を形成するまでの工程を説明する。
まず、DCスパッタ法によって、チタン(Ti)膜とプラチナ(Pt)膜を第1の層間絶縁膜10上に順に形成し、これらの膜を第1の導電膜11とする。この場合、Ti膜の厚さを10〜30nm程度、例えば20nmとし、Pt膜の厚さを100〜300nm程度、例えば175nmとする。そのチタン膜は、プラチナ膜と第1の層間絶縁膜10との密着性を改善する役割を果たす。
【0025】
なお、第1の導電膜11として、イリジウム、ルテニウム、酸化ルテニウム、酸化ルテニウムストロンチウム(SrRuO3)等の膜を形成してもよい。
次に、スパッタリング法により、カルシウム(Ca)とストロンチウム(Sr)が添加されたPLZT(lead lanthanum zirconate titanate;(Pb1-3x/2Lax )(Zr1-y Tiy )O3 )を第1の導電膜11の上に100〜300nmの厚さ、例えば240nmに形成し、これを強誘電体膜12として使用する。なお、PLZT膜にはカルシウム(Ca)とストロンチウム(Sr)を添加しないこともある。
【0026】
続いて、酸素雰囲気中にシリコン基板1を置き、例えば725℃、20秒間、昇温速度125℃/sec の条件で、強誘電体膜12を構成するPLZT膜をRTA(Rapid Thermal Annealing) 処理することにより、PLZT膜の結晶化処理を行う。
強誘電体材料膜の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、MOD(Metal Organi Deposition) 法、MOCVD法がある。また、強誘電体膜12の材料としてはPLZTの他に、PZT((Pb(Zr1-xTiX )O3)、SrBi2(Tax Nb1-x )2O9(但し、0<x≦1)、Bi4Ti2O12 などがある。なお、DRAMを形成する場合には、上記の強誘電体材料に代えて(BaSr)TiO3(BST)、チタン酸ストロンチウム(STO)等の高誘電体材料を使用すればよい。
【0027】
そのようなPLZT膜12を形成した後に、その上に第2の導電膜13として酸化イリジウム(IrOx ) 膜をスパッタリング法により100〜300nmの厚さ、例えば200nmの厚さに形成する。なお、第2の導電膜13として、プラチナ膜又は酸化ルテニウムストロンチウム(SRO)膜をスパッタ法により形成してもよい。
【0028】
次に、図3に示す構造を得るまでの工程を説明する。
まず、上部電極形状のレジストパターン(不図示)を第2の導電膜13上に形成した後に、そのレジストパターンをマスクに使用して第2の導電膜13をエッチングし、これにより残った第2の導電膜13をキャパシタの上部電極13aとして使用する。
【0029】
そして、そのレジストパターンを除去した後に、温度650℃、60分間の条件で、強誘電体膜12を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に強誘電体膜12に入ったダメージを回復させるために行われる。
続いて、メモリセル領域Aにおいて、キャパシタ上部電極13a及びその周辺にレジストパターン(不図示)を形成した状態で強誘電体膜12をエッチングし、これにより残った強誘電体膜12をキャパシタの誘電体膜12aとして使用する。そして、そのレジストパターンを除去した後に、温度650℃、60分間で強誘電体膜12を酸素雰囲気中でアニールする。このアニールは、その下の膜に吸収された水分等を脱ガスするために行われる。
【0030】
次に、図4に示すように、上部電極13a、誘電体膜12a及び第一の導電膜11の上に、エンキャップ層14としてAl2O3 膜をスパッタリング法により50nmの厚さに常温下で形成する。このエンキャップ層14は、還元され易い誘電体膜12aを水素から保護して、水素がその内部に入ることをブロックするために形成される。なお、エンキャップ層14として、PZT膜、PLZT膜又は酸化チタン膜を形成してもよい。
【0031】
その後に、酸素雰囲気中で、700℃、60秒間、昇温速度125℃/sec の条件で、エンキャップ層14の下のPLZT膜12を急速熱処理してその膜質を改善する。
次に、エンキャップ層14の上にレジストを塗布し、これを露光、現像して上部電極13a及び誘電体膜12aの上とその周辺に残す。そして、レジストをマスクに使用して、エンキャップ層14、第1の導電膜11をエッチングし、これにより残った第1の導電膜11をキャパシタの下部電極11aとして使用する。エンキャップ層14、第1の導電膜11のエッチングは、塩素を用いたドライエッチングにより行われる。
【0032】
そのレジストパターンを除去した後に、酸素雰囲気中で温度650℃、60分間の条件で、強誘電体膜12をアニールしてダメージから回復させる。
これにより、図5に示すように、第1の層間絶縁膜10の上には、下部電極11a、誘電体膜12a、上部電極13aからなるキャパシタQが形成されることになる。
【0033】
メモリセル領域Aにおける絶縁膜を除いた平面構成を示すと図22のようになり、矩形状の1つの誘電体膜12aの上には複数の上部電極13aが形成され、また、誘電体膜12aの下の下部電極11aは誘電体膜12aの側方に延在する大きさとなっている。なお、図22には、後述するコンタクトホール、ビット線等も描かれている。
【0034】
次に、図6に示すように、キャパシタQ及び第1の層間絶縁膜10の上に、第2の層間絶縁膜15として膜厚1200nmのSiO2膜をCVD法により形成した後に、第2の層間絶縁膜15の表面をCMP法により平坦化する。第2の層間絶縁膜15の成長は、反応ガスとしてシラン(SiH4)を用いてもよいし、TEOSを用いて行ってもよい。
【0035】
第2の層間絶縁膜15の表面の平坦化は、上部電極13aの上面から200nmの厚さとなるまで行われる。このCMP法による平坦化の際に使用されるスラリー中の水分や、その後の洗浄時に使用される洗浄液中の水分は、第2の層間絶縁膜15表面に付着したりその内部に吸収される。そこで、真空チャンバ(不図示)中で温度390℃で第2の層間絶縁膜15を加熱することにより、その表面及び内部の水を外部に放出させる。このような脱水処理の後に、第2の層間絶縁膜15を加熱しながらN2O プラズマに曝して脱水とともに膜質を改善する。これにより、後の工程での加熱と水によるキャパシタの劣化が防止される。
【0036】
そのような脱水処理とプラズマ処理は同じチャンバ(不図示)内において行ってもよい。そのチャンバ内には、シリコン基板1を載せる支持電極とこれに対向する対向電極が配置され、対向電極には高周波電源が接続可能な状態となっている。そして、チャンバ内にN2O ガスを導入した状態で、まず、対向電極には高周波電源を印加しない状態で絶縁膜の脱水処理を行い、次に、対向電極に高周波電源を印加した状態で電極間にN2O プラズマを発生させて絶縁膜のN2O プラズマ処理を行う。そのN2O プラズマ処理によれば、絶縁膜の少なくとも表面には窒素が含まれる。そのような方法は、以下で述べる脱水及びプラズマ処理にも採用される。脱水処理に続くプラズマ処理の際にはN2O プラズマを使用することが好ましいが、NOプラズマ、N2プラズマ等を使用してもよく、このことについては後述する工程でも同様である。なお、脱水処理の基板温度とプラズマ処理の基板温度はほぼ同じとなる。
【0037】
次に、図7に示すように、第2の層間絶縁膜15の上にレジスト16を塗布し、これを露光、現像して、メモリセル領域Aの不純物拡散層6aの上とキャパシタ下部電極11aの上と周辺回路領域Bの不純物拡散層6bの上にそれぞれホール形成用窓16a〜16eを形成する。
続いて、第1及び第2の層間絶縁膜10,15、カバー膜9をドライエッチングして、メモリセル領域Aの不純物拡散層6a、キャパシタ下部電極11aの上にコンタクトホール15a〜15eを形成するとともに、周辺回路領域Bの不純物拡散層6bの上にもコンタクトホール15d、15eを形成する。第1及び第2の層間絶縁膜10,15とカバー膜9は、CF系ガス、例えばCHF3にCF4 、Arを加えた混合ガスを用いてエッチングされる。
【0038】
このエッチングの際には、キャパシタQの下部電極11aを覆っているAl2O3 エンキャップ層14のエッチングレートが他の絶縁膜よりも小さいので、下部電極11aの上に形成される浅いコンタクトホール15cと他のコンタクトホール15a,15b,15d,15eのエッチング深さの違いはエンキャップ層14によって吸収される。
【0039】
この場合、第1及び第2の層間絶縁膜10,15を構成するSiO2膜と、カバー膜9を構成するSiON膜と、エンキャップ層14を構成するAl2O3 のそれぞれのエッチングレートの比は、10対4対1となる。
なお、コンタクトホール15a〜15eは、上が広くて下が狭いテーパ状となり、不純物拡散層6a、6bの上のコンタクトホール15a,15b,15d,15eの深さ方向中央での直径は約0.5μmとなる。
【0040】
次に、レジスト16を除去した後に、図8に示すように、第2の層間絶縁膜15の上とコンタクトホール15a〜15eの内面にRf前処理エッチングを行った後、それらの上にスパッタリング法によりチタン(Ti)膜を20nm、窒化チタン(TiN) 膜を50nmの厚さに形成し、これらの膜を密着層17とする。さらに、フッ化タングステンガス(WF6) 、アルゴン、水素の混合ガスを使用するCVD法により、密着層17の上にタングステン膜18を形成する。なお、タングステン膜18の成長初期にはシラン(SiH4)ガスも使用する。タングステン膜18は、各コンタクトホール15a〜15eを完全に埋め込む厚さ、例えば第2の層間絶縁膜15上で500nm程度とする。
【0041】
なお、コンタクトホール15a〜15eはそれぞれテーパ形状となっているので、それらの中に埋め込まれたタングステン膜18には空洞(ス、ボイドともいう)が形成され難い。
次に、図9に示すように、第2の層間絶縁膜15上のタングステン膜18と密着層17をCMP法により除去し、各コンタクトホール15a〜15e内にのみ残す。これにより、コンタクトホール15a〜15e内のタングステン膜18と密着層17をプラグ18a〜18eとして使用する。ここで、CMP法の代わりにエッチバックを用いると、タングステン膜18のエッチングと密着層17のエッチングでそれぞれ異なるエッチングガスが必要となるので、エッチング管理に手間がかかる。
【0042】
なお、メモリセル領域Aの1つのpウェル3aにおいて、2つのゲート電極5a,5bに挟まれるn型不純物拡散領域6a上の第1のプラグ18aは、後述するビット線に接続され、さらに、残り2つの第2のプラグ18bは、後述する配線を介してキャパシタQの上部電極13aに接続される。さらに、下部電極11aの上のコンタクトホール15cとその中のプラグ18cは、図22に示したように、誘電体膜12aからはみ出した部分に形成されるものであるが、図9以降の図面では、理解を容易にするために、メモリセル領域Aの不純物拡散層6a上の複数のプラグ18a,18bの延長上にあるように便宜的に描かれている。
【0043】
その後に、コンタクトホール15a〜15e形成後の洗浄処理、CMP後の洗浄処理等の工程で第2の層間絶縁膜15表面に付着したり内部に浸透した水分を除去するために、再び、真空チャンバ中で390℃の温度で第2の層間絶縁膜15を加熱して水を外部に放出させる。このような脱水処理の後に、第2の層間絶縁膜15を加熱しながらN2プラズマに曝して膜質を改善するアニールを例えば2分間行う。ここで、N2O プラズマではなく、N2プラズマを使用したのは、コンタクトホール15a〜15e内のタングステン膜18のエッチングを防止するためと、脱水してキャパシタの劣化を防止するためだけでなく、キャパシタQを構成する膜が熱ストレスによって剥がれることを防止するためである。膜の剥がれは、その周辺の膜との熱ストレスの違い等によって発生する。
【0044】
続いて、図10に示すように、第2の層間絶縁膜15とプラグ18a〜18eの上に、プラズマCVD法によりSiON膜を例えば100nmの厚さに形成する。このSiON膜は、シラン(SiH4)とN2O の混合ガスを用いて形成され、プラグ18a〜18eの酸化を防止するための酸化防止膜19として使用される。
ところで、第2の層間絶縁膜15のプラズマアニールに使用されるガス種と酸化防止膜の構成材料は、次のような実験の比較結果によって選択された。即ち、表1に示すように、プラズマアニールのガスとしてN2O を使用し、酸化防止膜としてプラズマCVD法により形成したシリコン窒化膜(SiN )、又は、アニールの前処理をせずにECRCVD法により形成したシリコン窒化膜(SiN )は、それぞれ酸化防止機能を有するが、キャパシタQに膜剥がれが生じるので好ましくない。また、プラズマアニールのガスとしてN2O を使用し、TEOSを使用するプラズマCVD法により形成した酸化シリコン(SiO2)膜を酸化防止膜として用いると、プラグ18a〜18eの酸化防止機能を有しなかった。また、アニールの前処理をせずに、プラズマCVD法により形成した窒化酸化シリコン(SiON)膜を酸化防止膜として使用すると、キャパシタQに膜剥がれが生じた。
【0045】
これに対して、プラズマアニールのガスとしてN2を使用し、プラズマCVD法により形成した窒化酸化シリコン膜を酸化防止膜として用いると、プラグ18a〜18eの酸化防止機能を有し、キャパシタQに膜剥がれが生じなかった。
表1に示したように、N2O プラズマアニールを例えば、1.5〜2.0分間行うと、脱水効果が大きいが、プラグ18a〜18eを構成するタングステン膜18や密着層17が酸化され易い。なお、プラズマアニール用のガスには、窒素の他の不活性ガス、例えばアルゴン、ネオン、ヘリウムであってもよい。
【0046】
【表1】
【0047】
次に、図11に示すように、フォトリソグラフィー法によりエンキャップ層14と第2の層間絶縁膜15をパターニングして、キャパシタQの上部電極13a上にコンタクトホール15fを形成する。
この後に、550℃、60分間の条件で、キャパシタQの誘電体膜12aを酸素雰囲気中でアニールして、誘電体膜12aの膜質を改善する。この場合、プラグ18a〜18eは酸化防止膜19によって酸化が防止される。
【0048】
その後に、図12に示すように、CF系のガスを用いてSiON酸化防止膜19をドライエッチングする。第2の層間絶縁膜15に対して酸化防止膜19を選択エッチングすることは難しいので、酸化防止膜19のエッチング時には第2の層間絶縁膜15も僅かにエッチングされる。この結果、プラグ18a〜18eは、第2の層間絶縁膜15の上面から僅かに突出した状態になる。
【0049】
次に、RFエッチング法によりプラグ18a〜18e、上部電極13aの各表面を約10nmエッチングして清浄面を露出させる。その後に、図13に示すように、第2の層間絶縁膜15、プラグ18a〜18e、キャパシタQのコンタクトホール15fの上に、アルミニウムを含む4層構造の導電膜をスパッタ法により形成する。その導電膜は、下から順に、膜厚50nmの窒化チタン膜、膜厚500nmの銅含有(0.5%)アルミニウム膜、膜厚5nmのチタン膜、膜厚100nmの窒化チタン膜である。
【0050】
そして、その導電膜をフォトリソグラフィー法によりパターニングして、図13に示すように、コンタクトパッド20a、20cと一層目の配線20b、20d〜20fを形成する。
ここで、メモリセル領域Aにおいて、pウェル3aの上の2つのゲート電極5a,5bの間にあるプラグ18aの上にはコンタクトパッド20aが形成されている。また、素子分離絶縁膜2とゲート電極5a,5bの間にあるプラグ18bとキャパシタQの上部電極13aはコンタクトホール15fを通して配線20bによって接続される。さらに、キャパシタQの下部電極11a上のプラグ18c上には、図22に示す配置で、別のコンタクトパッド20cが形成されている。
【0051】
なお、フォトリソグラフィー法に使用されるレジストパターンは、コンタクトパッド20a、配線20b等を形成した後に除去される。
次に、図14に示すように、TEOSをソースに用いたプラズマCVD法によりSiO2膜を第3の層間絶縁膜21として2300nmの厚さに形成し、この層間絶縁膜21により第2の層間絶縁膜15、コンタクトパッド20a,20c及び配線20b等を覆う。続いて、第3の層間絶縁膜21の表面をCMP法により平坦化する。
【0052】
この後に、真空チャンバ中で390℃の温度で第3の層間絶縁膜21を加熱して水を外部に放出させる。このような脱水処理の後に、第3の層間絶縁膜21を加熱しながらN2O プラズマに曝して脱水と膜質改善を行う。
ところで、TEOSを用いたプラズマCVD法により形成された第3の層間絶縁膜21は、カバレッジが悪く、その中に空洞(ス)21aが形成される。空洞21aは、配線20b,20d〜20f、パッド20a,20cの相互間で発生し、それらの間隔が大きいほど空洞21aの位置が高くなる。そして、第3の層間絶縁膜21の平坦化処理によって空洞21の一部が露出する。その空洞21a内に導電材が埋め込まれると、第3の層間絶縁膜21の上に形成される複数の配線が空洞21aを介して短絡するおそれがある。
【0053】
そこで、図15に示すように、TEOSを用いてプラズマCVD法によりSiO2よりなる保護絶縁膜22を第3の層間絶縁膜21の上に100nm以上の厚さに形成し、これにより空洞21aを覆う。この後に、真空チャンバ中で390℃の温度で保護絶縁膜22の脱水処理をし、加熱しながらN2O プラズマに曝して脱水と膜質改善を行う。
【0054】
次に、図16に示すような構造となるまでの工程を説明する。
まず、フォトリソグラフィー法により第3の層間絶縁膜21と保護絶縁膜22をパターニングして、メモリセル領域Aのpウェル3aの真ん中にあるコンタクトパッド20aの上と、キャパシタQの下部電極11aの上の配線20cと、周辺回路領域Bの配線20fの上にホール22a〜22cを形成する。
【0055】
次に、保護絶縁膜22の上面とホール22a〜22cの内面の上に、Rf前処理エッチングを行った後、膜厚90nm〜150nmの窒化チタン(TiN) よりなる密着層23をスパッタ法により形成し、その後、ホール22a〜22cを埋め込むようにブランケットタングステン膜24をCVD法により例えば800nmの厚さに形成する。このブランケットタングステン膜24の成長には、WF6 、H2を含むソースガスを使用する。ところで、密着層23の膜厚を90nm以上としたのは、比較的厚いタングステン膜24の形成に使用されるH2が保護絶縁膜22内に浸透してキャパシタQへダメージを与えることを緩和するためである。なお、上記したように、図8に示したタングステン膜18は直径の小さいコンタクトホール15a〜15f内に充填するために薄く形成されるので、その上のTiN 密着層17の膜厚は50nmと薄くてもよい。
【0056】
次に、図17に示すように、ブラケットタングステン膜24をエッチバックしてホール22a〜22cの中にのみ残し、ホール22a〜22c内のブラケットタングステン膜24を二層目のプラグ25a〜25cとして使用する。これにより、保護絶縁膜22の上にはTiN 密着層23が残った状態となる。
次に、図18に示すように、TiN 密着層23、プラグ25a〜25cの上に3層構造の導電膜26をスパッタ法により形成する。その導電膜26は、下から順に、膜厚500nmの銅含有(0.5%)アルミニウム膜、膜厚5nmのチタン膜、膜厚100nmの窒化チタン膜である。
【0057】
そして、導電膜26をフォトリソグラフィー法により図19に示すようにパターニングして、二層目のコンタクトパッド、二層目のアルミニウム配線を形成する。例えば、メモリセル領域Aにおいて、pウェル3aの中央の不純物拡散層6aの上方にはプラグ18a,25a、コンタクトパッド20aを介して接続されるビット線26aが形成され、また、キャパシタQの下部電極11aの上方には、プラグ18c,25b、コンタクトパッド20cを介して接続される二層目の配線26bが形成され、さらに周辺回路領域Bの一層目のアルミニウム配線20fの上にはプラグ25cを介して接続される二層目のアルミニウム配線26cが形成されている。この状態の平面図を示すと、図22のようになる。
【0058】
次に、図15〜図19に示したような工程を繰り返して、図20に示すような構造を形成する。その工程は次のようになる。
まず、TEOSをソースに用いたプラズマCVD法によりSiO2膜を第4の層間絶縁膜27として2300nmの厚さに形成し、この層間絶縁膜27により下側の保護絶縁膜22、配線26a〜26cを覆う。続いて、第4の層間絶縁膜27の表面をCMP法により平坦化する。この後に、真空チャンバ中で390℃の温度で第4の層間絶縁膜27を加熱して水を外部に放出させる。このような脱水処理の後に、第4の層間絶縁膜27をN2O プラズマに曝して膜質を改善する。
【0059】
続いて、TEOSを用いてプラズマCVD法によりSiO2よりなる上側の保護絶縁膜28を第4の層間絶縁膜27の上に100nm以上の厚さに形成する。この後に、真空チャンバ中で390℃の温度で保護絶縁膜22の脱水処理をし、加熱しながらN2O プラズマに曝して膜質を改善する。さらに、フォトリソグラフィー法により第4の層間絶縁膜27と保護絶縁膜28をパターニングして、キャパシタQの下部電極11aに電気的に接続される二層目のアルミニウム配線26bの上にホール27aを形成する。フォトリソグラフィー法にはレジストマスクを用いるがホール27aを形成した後に除去される。
【0060】
次に、保護絶縁膜28の上面とホール27aの内面の上に、膜厚90nm〜150nmの窒化チタン(TiN) よりなる密着層29をスパッタ法により形成し、その後、ホール27aを埋め込むようにブランケットタングステン膜をCVD法により800nmの厚さに形成する。さらにに、ブラケットタングステン膜をエッチバックしてホール27aの中にのみ残し、ホール27a内のブラケットタングステン膜を三層目のプラグ30として使用する。
【0061】
これにより、保護絶縁膜28の上にはTiN 密着層29が残った状態となる。
その後、密着層29、プラグ30の上に2層構造の導電膜をスパッタ法により形成する。その導電膜は、下から順に、膜厚500nmの銅含有(0.5%)アルミニウム膜、膜厚100nmの窒化チタン膜である。そして、導電膜をフォトリソグラフィー法によりパターニングして、三層目のアルミニウム配線31a〜31cを形成する。
【0062】
次に、図21に示すように、TEOSをソースに用いたプラズマCVD法によってSiO2よりなる保護絶縁膜32を100nmの厚さに形成する。その後に、真空チャンバ中で390℃の温度で保護絶縁膜32を加熱して水を外部に放出させる。このような脱水処理の後に、保護絶縁膜32をN2O プラズマに曝して脱水とともに膜質を改善する。
【0063】
続いて、保護絶縁膜32上にシリコン窒化膜33をCVD法により350nmの厚さに形成して保護絶縁膜32への水の侵入を阻止する。
その後に、シリコン窒化膜33の上にポリイミド膜を3μmの厚さに塗布し、これを230℃で30分間のベークを施して、これをカバー膜34とする。
上記した実施形態では、シリコン基板1に形成されたMOSFETの上に第1の層間絶縁膜10を形成し、その上にキャパシタQを形成した後に、キャパシタQ上に第2の層間絶縁膜15を形成し、ついで、第2の層間絶縁膜15をCMP法により平坦化した。これにより、第2の層間絶縁膜15の表面が平坦となっている状態で、下部電極11aの上のホール15cと上部電極13aの上のホール15fの深さが異なってしまう。
【0064】
そこで、メモリセル領域AのMOSFETのソース/ドレインとなる不純物拡散層6aの上とキャパシタQの下部電極11aの上にそれぞれコンタクトホール15a〜15cを同時に形成し、さらに同じ工程で、周辺回路領域Bの不純物拡散層6bの上にコンタクトホール15d,15eを形成する工程を採用した。そして、各コンタクトホール15a〜15eの中にプラグ18a〜18eを埋め込んだ後に、キャパシタQの上部電極13aの上にコンタクトホール15fを形成するようにした。
【0065】
即ち、キャパシタQの上部電極13aの上と下部電極13bの上のそれぞれのホール15c,15fを同時に開口するのではなく、下部電極11aの上のホール15cを不純物拡散層6a上のホール15a,15bと同時に形成し、続いてそれらのホール15a〜15e内にプラグ18a〜18eを埋め込み、その後に上部電極13aの上にホール15fを単独で形成するようにしたので、上部電極13aの上にホール15fを形成する際に、誘電体膜12aの劣化、キャパシタ特性の悪化が防止される。
【0066】
しかも、下部電極11aの上にホール15cを形成し、その中にプラグ18cを充填するための新たな工程を加える必要が無い。また、キャパシタQとMOSFETを覆う第2の層間絶縁膜15に形成されるコンタクトホール15a〜15fは2度のパターニング工程で済むことになる。
さらに、キャパシタQの上部電極13aの上のコンタクトホール15f内には密着層とタングステン膜を充填せずに、第2の層間絶縁膜15上に形成される一層目のアルミニウム配線20bを直に接続したので、タングステン膜を形成する際に使用される還元性のガスによって受けるキャパシタの損傷は抑制される。
【0067】
また、上部電極13a上のコンタクトホール15fから引き出されるそのアルミニウム配線20bは、MOSFETの不純物拡散層6aの上のプラグ18bの上に延びてキャパシタ上部電極13aと接続しているので、構造が複雑化することはない。
ところで、上記した工程では、キャパシタQの下部電極11aに接続される一層目のプラグ18cの上にコンタクトパッド20c,26b及びプラグ25b,30を介して二層目の配線26bを形成するようにしたが、図23に示すように、コンタクトパッド20cの代わりに一層目のアルミニウム配線20gを接続した構造を採用してもよい。これにより、コンタクトパッド20c,26b及びプラグ25b,30が不要になる。
【0068】
ところで、図10ではプラグ18a〜18eの酸化を防止するために、酸素ブロック性の高い窒化シリコン(SiN )膜を酸化防止膜19として使用している。しかし、プラズマCVD法によるシリコン窒化膜の成膜時にSiH4を用いているので、プラズマの分解で水素が発生し、強誘電体膜12の劣化を促進させる。しかも、窒化シリコン膜中には水素が含まれているので、これをエッチングする際にも水素が発生して、せっかく回復した強誘電体膜の特性が劣化され易い。
【0069】
しかし、SiON膜の代わりに、TEOSガスを用いてプラズマCVD法により形成した膜厚100nmのSiO2膜を用いると、プラグ18a〜18eの酸化を防止する能力が小さいことが表1で明らかにされた。なお、TEOSガスを用いてプラズマCVD法により形成したSiO2膜を、以下にTEOS膜ともいう。
【0070】
【表2】
【0071】
表2は、酸化防止膜の膜種と膜厚と酸化条件を示した実験結果である。
表2によれば、SiON膜の酸化防止機能が高いことがわかり、また、ファーネス炉内での550〜650℃の加熱後のTEOS膜は、膜厚が250nm以上であれば、酸化防止能力が高いことがわかる。従って、酸化防止膜19としてTEOS膜を用いる場合であって650℃〜550℃で加熱する場合にはその膜厚を250nm以上とする。また、RTA(850℃)後に酸化した後にタングステンプラグの酸化を防止するためには、TEOS酸化防止膜を75nm以上とすのが好ましい。なお、CF系ガスを用いてエッチングする場合に、膜厚250nmのTEOS膜のエッチング時間は膜厚100nmのSiON膜のエッチング時間よりも20%程度短くなる。
【0072】
なお、表2の結果は、KLA欠陥検査測定器を用いて欠陥個数を測定したものであり、SiONの1913個というのは、タングステンプラグの酸化数ではなくてアニールによって膜中に起きた欠陥を数えた者である。また、表2中の測定レンジオーバーというのは、酸化数が極めて多いことを示している。
表2におけるTEOS膜は、300〜500℃の温度範囲でTEOSガスを原料にする有機ソースを用いて単周波又は2周波を用いたプラズマCVDで形成される。そして、そのTEOS膜は屈折率1.44〜1.48の値を持ち、ストレス値が1×108 dyne/cm2以上の値を持つことが好ましい。
【0073】
ところで、図4に示したエンキャップ層14は、第2の層間絶縁膜15にコンタクトホール15a〜15eを形成する際に連続してエッチングしているが、図24に示すように、エッチングせずに残し、図8に示した密着層17を形成する前にRFエッチングにより除去しても良い。また、図11に示したように、キャパシタQの上部電極13aの上にコンタクトホール15fを形成する際に、連続してエンキャップ層14をエッチングしたが、図25に示すように残すようにして、図13に示した配線20b等を構成する導電膜を形成する前の工程でRFエッチングにより除去してもよい。これらによれば、コンタクトホール15a〜15eの開口時、或いは、酸化防止膜19のエッチング時に強誘電体キャパシタQにダメージを与えなくて済む。
【0074】
また、キャパシタQの下部電極11aをパターニングする前にエンキャップ層14を形成するのではなく、図26に示すように下部電極11aをパターニングした後に、図27に示すように、キャパシタQの全体と第2の層間絶縁膜10をエンキャップ層14によって覆うようにしてもよい。
上記したプラグは、タングステンから形成しているが、チタン、アルミニウム、銅、クロム、亜鉛、コバルト、タンタル、鉄、亜鉛、ニッケル、マグネシウム、モリブデン、リチウムの元素を1つでも含む単層膜及びそれらの積層膜であってもよい。
【0075】
(付記1)半導体基板に形成された第1の不純物領域及び第2の不純物領域と該半導体基板上に形成されたゲート電極とを有するトランジスタと、
前記トランジスタを覆う第1の絶縁膜と、
前記第1の絶縁膜の上に形成され、強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜とこれを挟む上部電極及び下部電極とを有するキャパシタと、
前記キャパシタ及び前記第1の絶縁膜の上に形成されて表面が平坦化された第2の絶縁膜と、
前記第1及び第2の絶縁膜のうち前記第1の不純物領域の上と前記下部電極の上のそれぞれに形成された第1のホールと第2のホールと、
前記第1のホールと前記第2のホールのそれぞれの中に同じ材料により形成された第1のプラグと第2のプラグと、
前記第2の絶縁膜のうち前記キャパシタの前記上部電極の上に形成された第3のホールと、
前記第2の絶縁膜の上に形成された導電膜から構成され、前記第3のホールを通して前記上部電極に接続され且つ前記第1のプラグに接続される第1の導電パターンと、
前記導電膜から構成され、かつ前記第2のプラグの上に接続される第2の導電パターンと
を有することを特徴とする半導体装置。
【0076】
(付記2)前記第1及び第2の絶縁膜のうち、前記トランジスタの前記第2の不純物領域の上に形成された第4のホールと、
前記第1及び第2のプラグと同じ材料により前記第4のホール内に形成された第3のプラグと、
前記第2の絶縁膜上の前記導電膜から構成され、かつ前記第3のプラグの上に接続される第3の導電パターンとをさらに有することを特徴とする付記1に記載の半導体装置。
【0077】
(付記3)前記第1及び第2のプラグは、前記第2の絶縁膜の表面から上に突出していることを特徴とする付記1又は付記2に記載の半導体装置。
(付記4)前記第2の絶縁膜上の前記導電膜は、アルミニウム膜又はアルミニウム合金膜であることを特徴とする付記1又は付記2に記載の半導体装置。
(付記5)前記第1及び第2の導電パターンと前記第2の絶縁膜の上には、表面が平坦化され、内部に空洞を有する第3の絶縁膜が形成され、
前記第3の絶縁膜の前記表面上には第4の絶縁膜が形成され、
前記第4の絶縁膜には、前記第3の導電パターンに接続される第4のプラグが形成され、
前記第4の絶縁膜の上には第4のプラグに接続される配線が形成されている
ことを特徴とする付記2に記載の半導体装置。
【0078】
(付記6)半導体基板上にゲート電極を形成し、該ゲート電極の両側に第1及び第2の不純物領域を形成することによりトランジスタを形成する工程と、
次いで前記トランジスタを覆う第1の絶縁膜を、前記半導体基板の上に形成する工程と、
次いで強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電極と下部電極とを有するキャパシタを前記第1の絶縁膜の上に形成する工程と、
次いで前記キャパシタと前記第1の絶縁膜の上に第2の絶縁膜を形成する工程と、
次いで前記第2の絶縁膜の表面を平坦化する工程と、
次いで前記第1及び第2の絶縁膜をパターニングして前記第1の不純物領域の上に第1のホールを形成し、前記キャパシタの下部電極の上に第2のホールを形成する工程と、
次いで前記第1のホールと前記第2のホール内にそれぞれ同じ材料からなる第1のプラグと第2のプラグを形成する工程と、
次いで前記第2の絶縁膜をパターニングして前記キャパシタの前記上部電極の上に第3のホールを形成する工程と、
次いで前記第3のホール内と前記第2の絶縁膜の上に導電膜を形成する工程と、
次いで前記導電膜をパターニングして、前記第3のホールを通して前記キャパシタの前記上部電極と前記第1のプラグとに接続される第1の導電パターンと、前記第2のプラグ上に接続される第2の導電パターンとを形成する工程と、
次いで前記第1の導電パターンと前記第2の導電パターンの上に第3の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【0079】
(付記7)前記第1及び第2のホールの内面と前記第2の絶縁膜の上面の上に密着層を形成する工程と、
前記密着層の上に金属膜を形成して該金属膜によって前記第1及び第2のホール内を埋め込む工程と、
前記金属膜と前記密着層を化学機械研磨法を用いて前記第2の絶縁膜の上から除去して、前記第1及び第2のホール内に選択的に残す工程と
によって前記第1のプラグと前記第2のプラグが形成されることを特徴とする付記6に記載の半導体装置の製造方法。
【0080】
(付記8)前記第1及び第2のプラグの形成後かつ前記第3のホールを形成する工程前に、前記第2の絶縁膜を真空雰囲気中で加熱して脱水処理し、次いで不活性ガスのプラズマ処理により前記第2の絶縁膜の膜質を改善する工程を有することを特徴とする付記6又は付記7に記載の半導体装置の製造方法。
(付記9)前記プラズマ処理の後かつ前記第3のホールの形成前に、前記第1及び第2のプラグと前記第2の絶縁膜の上に酸化防止膜を形成する工程と、
前記第3のホールを前記酸化防止膜と前記第2の絶縁膜に形成した後に、前記キャパシタの結晶性改善のために酸素雰囲気中で前記キャパシタをアニールする工程と、
前記アニールの後に、前記酸化防止膜をエッチバックによって除去して前記第1及び第2のプラグの上面を露出させる工程とをさらに有することを特徴とする付記8に記載の半導体装置の製造方法。
【0081】
(付記10)前記酸化防止膜は、CVD法により形成する窒化シリコン膜、又は、TEOSを用いてプラズマCVD法により形成される膜厚250nm以上のTEOS膜であることを特徴とする付記9に記載の半導体装置の製造方法。
(付記11)前記酸化防止膜をエッチバックによって除去する工程において、前記第2の絶縁膜も僅かにエッチングされて、前記第1及び第2のプラグの上端部が前記第2の絶縁膜の表面から突出することを特徴とする付記9に記載の半導体装置の製造方法。
【0082】
(付記12)前記第1のホールと前記第2のホールを形成すると同時に、前記第2の不純物領域の上の前記第1及び第2の絶縁膜に第4のホールを形成する工程と、
前記第1のプラグと前記第2のプラグを形成すると同時に、前記第4のホール内に第3のプラグを形成する工程と、
前記第2の絶縁膜の上の前記導電膜をパターニングして前記第3のプラグの上に第3の導電パターンを形成する工程と、
前記第3のプラグの上に前記第3の絶縁膜を形成する工程と
をさらに有することを特徴とする付記6に記載の半導体装置の製造方法。
【0083】
(付記13)前記第3の絶縁膜の表面を平坦化する工程と、
前記第3の絶縁膜をパターニングして、少なくとも前記第3の導電パターンの上に第5のホールを形成する工程と、
前記第5のホール内に第4のプラグを形成する工程と、
前記第3のプラグに接続される第4の導電パターンを前記第3の絶縁膜の上に形成する工程と
を有することを特徴とする付記6に記載の半導体装置の製造方法。
【0084】
(付記14)前記第4のプラグは、
膜厚90nm以上のTiN からなる密着層を形成する工程と、
前記密着層の上にタングステン膜を形成する工程と、
前記タングステン膜をエッチバックして前記第3の絶縁膜の上面側から除去する工程と
から形成される付記13に記載の半導体装置の製造方法。
【0085】
(付記15)前記第3の絶縁膜の平坦化後に、前記第3の絶縁膜を真空雰囲気中で加熱して脱水処理し、ついでN2O プラズマ処理により前記第3絶縁膜の膜質を改善する工程とを有することを特徴とする付記13に記載の半導体装置の製造方法。
(付記16)前記第3の絶縁膜の表面を平坦化した後に、その表面を覆う第4の絶縁膜を形成する工程と、
前記第5のホールは前記第4の絶縁膜にも形成されることを特徴とする付記13に記載の半導体装置の製造方法。
【0086】
(付記17)前記第4の絶縁膜の形成後に、前記第4の絶縁膜を真空雰囲気中で加熱して脱水処理し、ついでN2O プラズマ処理により前記第4の絶縁膜の膜質を改善する工程とを有することを特徴とする付記16に記載の半導体装置の製造方法。
(付記18)前記キャパシタの少なくとも前記上部電極と前記誘電体膜のパターンを形成した後に、酸化物からなるエンキャップ層を前記キャパシタの上に形成する工程を有することを特徴とする付記6に記載の半導体装置の製造方法。
【0087】
(付記19)前記エンキャップ層は、前記第2及び第3のホールを形成する際に、前記第1及び第2の絶縁膜よりもエッチングレートが小さい材料から形成されることを特徴とする付記18に記載の半導体装置の製造方法。
(付記20)前記エンキャップ層は、前記第1及び第2のホール形成時と前記第3のホール形成時に連続してエッチングされるか、前記第1及び第2のプラグを構成する膜を形成する前処理として第1及び第2のホールを通してエッチングするか、前記導電膜を形成する前処理として前記第3のホールを通してエッチングされるかのいずれかであることを特徴とする付記18記載の半導体装置の製造方法。
【0088】
【発明の効果】
以上述べたようにキャパシタの上部電極の上のホールと下部電極の上のホールを同時に開口するのではなく、下部電極の上のホールと半導体基板の不純物拡散層の上のホールとを同時に形成し、続いてそれらのホール内にプラグを埋め込み、その後に、キャパシタの上部電極の上にホールを単独で形成するようにしたので、上部電極の上にホールを形成する際に、誘電体膜の劣化を抑制し、キャパシタ特性を良好に保持することができる。
【0089】
しかも、キャパシタ覆う第2の絶縁膜には2回の工程で全てのホールを形成するようにしているので、工程の増加を防止できる。
さらに、キャパシタの上部電極の上のホール内にはプラグを充填せずに、第2の絶縁膜上に形成される一層目の配線を直に接続しているので、プラグを形成する際に使用される還元性ガスからキャパシタを保護することができる。
【0090】
また、上部電極上のホールから引き出される一層目の配線は、トランジスタの不純物領域の上のプラグの上に延びて接続されているので、構造の複雑化が防止できる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その1)である。
【図2】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その2)である。
【図3】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その3)である。
【図4】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その4)である。
【図5】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その5)である。
【図6】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その6)である。
【図7】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その7)である。
【図8】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その8)である。
【図9】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その9)である。
【図10】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その10)である。
【図11】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その11)である。
【図12】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その12)である。
【図13】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その13)である。
【図14】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その14)である。
【図15】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その15)である。
【図16】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その16)である。
【図17】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その17)である。
【図18】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その18)である。
【図19】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その19)である。
【図20】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その20)である。
【図21】本発明の実施形態に係る半導体装置であるFeRAMの製造工程を示す断面図(その21)である。
【図22】本発明の実施形態に係る半導体装置であるFeRAMのメモリセル領域における導電パターンの配置を示す平面図である。
【図23】本発明の実施形態に係る半導体装置であるFeRAMの別な例を示す断面図である。
【図24】本発明の実施形態に係る半導体装置であるFeRAMに使用するエンキャップ層をキャパシタ下部電極の上に残した状態を示す断面図である。
【図25】本発明の実施形態に係る半導体装置であるFeRAMに使用するエンキャップ層をキャパシタの上に残した状態を示す断面図である。
【図26】本発明の実施形態に係る半導体装置であるFeRAMに使用するエンキャップ層がキャパシタ下部電極のパターニング前に形成されない状態を示す断面図である。
【図27】本発明の実施形態に係る半導体装置であるFeRAMに使用するエンキャップ層をキャパシタ下部電極のパターニング後に形成した状態を示す断面図である。
【符号の説明】
1…シリコン基板(半導体基板)、2…素子分離絶縁膜、3a、3b…ウェル、4…ゲート絶縁膜、5a〜5c…ゲート電極、6a,6b…不純物拡散層、7…側壁絶縁膜、8a,8b…高融点金属シリサイド膜、9…カバー膜、10…層間絶縁膜、11,13…導電膜、12…強誘電体膜、11a…下部電極、12a…誘電体膜、13a…上部電極、14…エンキャップ層、15…層間絶縁膜、15a〜15f…コンタクトホール、16…レジスト、17…密着層、18…タングステン層、18a〜18e…プラグ、19…酸化防止膜、20a,20c…コンタクトパッド、20b,20c〜20f…配線、21…層間絶縁膜、22…保護絶縁膜、23…密着層、24…タングステン膜、25a〜25c…プラグ、26…導電層、27…層間絶縁膜、28…保護絶縁膜、29…密着層、30…プラグ、31a〜31f…配線、32…保護絶縁膜、33…シリコン窒化膜、34…カバー膜、A…メモリセル領域、B…周辺回路領域、Q…キャパシタ。
Claims (6)
- 半導体基板上にゲート電極を形成し、該ゲート電極の両側に第1及び第2の不純物領域を形成することによりトランジスタを形成する工程と、
次いで前記トランジスタを覆う第1の絶縁膜を、前記半導体基板の上に形成する工程と、
次いで強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜と該誘電体膜を挟む上
部電極と下部電極とを有するキャパシタを前記第1の絶縁膜の上に形成する工程と、
次いで前記キャパシタと前記第1の絶縁膜の上に第2の絶縁膜を形成する工程と、
次いで前記第2の絶縁膜の表面を平坦化する工程と、
次いで前記第1及び第2の絶縁膜をパターニングして前記第1の不純物領域の上に第1のホールを形成し、前記キャパシタの下部電極の上に第2のホールを形成する工程と、
次いで前記第1のホールと前記第2のホール内にそれぞれ同じ材料からなる第1のプラグと第2のプラグを形成する工程と、
次いで前記第2の絶縁膜をパターニングして前記キャパシタの前記上部電極の上に第3のホールを形成する工程と、
次いで前記第3のホール内と前記第2の絶縁膜の上に導電膜を形成する工程と、
次いで前記導電膜をパターニングして、前記第3のホールを通して前記キャパシタの前記上部電極と前記第1のプラグとに接続される第1の導電パターンと、前記第2のプラグ上に接続される第2の導電パターンとを形成する工程と、
次いで前記第1の導電パターンと前記第2の導電パターンの上に第3の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第1及び第2のホールの内面と前記第2の絶縁膜の上面の上に密着層を形成する工程と、
前記密着層の上に金属膜を形成して該金属膜によって前記1及び第2のホール内を埋め込む工程と、
前記金属膜と前記密着層を化学機械研磨法を用いて前記第2の絶縁膜の上から除去して、前記第1及び第2のホール内に選択的に残す工程と
によって前記第1のプラグと前記第2のプラグが形成されることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1及び第2のプラグの形成後かつ前記第3のホールを形成する工程前に、前記第2の絶縁膜を真空雰囲気中で加熱して脱水処理し、次いで不活性ガスのプラズマ処理により前記第2の絶縁膜の膜質を改善する工程を有することを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
- 前記プラズマ処理の後かつ前記第3のホールの形成前に、前記第1及び第2のプラグと前記第2の絶縁膜の上に酸化防止膜を形成する工程と、
前記第3のホールを前記酸化防止膜と前記第2の絶縁膜に形成した後に、前記キャパシタの結晶性改善のために酸素雰囲気中で前記キャパシタをアニールする工程と、
前記アニールの後に、前記酸化防止膜をエッチバックによって除去して前記第1及び第2のプラグの上面を露出させる工程とをさらに有することを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記酸化防止膜は、CVD法により形成する窒化シリコン膜、又は、TEOSを用いてプラズマCVD法により形成される膜厚250nm以上のTEOS膜であることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記酸化防止膜をエッチバックによって除去する工程において、前記第2の絶縁膜も僅かにエッチングされて、前記第1及び第2のプラグの上端部が前記第2の絶縁膜の表面から突出することを特徴とする請求項4に記載の半導体装置の製造方法。
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