KR20010113452A - 반도체 장치 및 그 제조 방법 - Google Patents

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아끼구사 나오유끼
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Abstract

본 발명은 강유전체(强誘電體) 커패시터를 갖는 반도체 장치에 관한 것으로, 트랜지스터의 위쪽에 형성되는 커패시터에 대한 손상을 억제하여, 커패시터의 상부 전극과 하부 전극에 대한 각각의 배선 접속 구조를 간단하게 하는 것을 과제로 한다.
본 발명은 메모리 셀 영역(A)의 MOSFET의 소스/드레인(6a) 상과 커패시터(Q)를 덮는 절연막에 있어서, 커패시터(Q)의 하부 전극(11a) 상에 동일한 공정에 의해 각각 콘택트 홀(15a∼15e)을 형성하고, 각 콘택트 홀(15a∼15e) 중에 플러그(18a∼18e)를 매립한 후에, 커패시터(Q)의 상부 전극(13a) 상에 콘택트 홀(15f)을 형성하는 공정을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 강유전체층 및 고유전체층을 갖는 커패시터를 구비한 반도체 장치 및 그의 제조 방법에 관한 것이다.
전원을 차단하여도 정보를 기억할 수 있는 비휘발성 메모리로서 플래시(flash) 메모리 또는 강유전체 메모리(FeRAM)가 알려져 있다.
플래시 메모리는 절연 게이트형 전계효과 트랜지스터(IGFET)의 게이트 절연막 중에 매립한 부동(floating) 게이트를 갖고, 부동 게이트에 전하를 축적시킴으로써 정보를 기억하는 구조를 갖고 있다. 정보의 기록 및 소거를 위해서는, 부동 게이트와 반도체 기판 사이의 절연막을 통과하는 터널 전류를 흐르게 할 필요가 있어, 비교적 높은 전압을 필요로 한다.
FeRAM은 강유전체 커패시터를 가져, 강유전체의 히스테리시스(hysteresis) 특성을 이용하여 정보를 기억하는 것이다. 강유전체 커패시터는 한쌍의 전극 사이에 강유전체막을 끼운 구조를 갖고, 전극간의 인가 전압에 따라 분극(分極)을 발생시키며, 인가 전압을 제거하여도 자발(自發) 분극을 갖는다. 인가 전압의 극성(極性)을 반전시키면, 자발 분극의 극성도 반전된다. 이 자발 분극을 검출하면, 정보를 판독할 수 있다.
따라서, FeRAM은 플래시 메모리에 비하여 낮은 전압으로 구동하여, 전력 절약으로 고속의 기록이 가능하다.
그런데, FeRAM은 메모리 셀 영역에 MOSFET와 강유전체 커패시터를 갖고 있다. 강유전체 커패시터는 반도체 기판에 형성된 MOSFET를 덮는 제 1 절연막 상에 형성되고, 제 2 절연막에 의해 덮여 있으며, 강유전체 커패시터와 MOSFET의 접속에 대해서는 다양한 구조가 제안되어 있다.
예를 들면, 일본 특개평11－238855호 공보에는, 커패시터를 덮는 제 2 절연막에 커패시터의 상부 전극과 하부 전극을 노출시키는 제 1 및 제 2 콘택트 홀을 형성한 후에, 제 1 및 제 2 콘택트 홀 내를 도전 패턴으로 매립하고, 이어서, MOSFET를 덮는 제 1 절연막에 불순물 확산층을 노출시키는 제 3 콘택트 홀을 형성한 후에, 제 3 콘택트 홀을 플러그로 매립하며, 제 1 콘택트 홀 내의 도전 패턴과 제 3 콘택트 홀 내의 플러그를 배선에 의해 접속하는 공정을 갖는 FeRAM의 제조 방법이 기재되어 있다.
그러한 FeRAM은 MOSFET의 불순물 확산층과 커패시터의 상부 전극을 전기적으로 접속하기 위해, MOSFET의 불순물 확산층 상의 플러그와, 커패시터 상의 도전 패턴과, 이들을 접속하는 배선을 갖고 있어, 구조가 복잡해져 제조 공정 수가 많아지게 된다.
FeRAM에서는 강유전체 커패시터의 손상을 저감시키기 위해, 강유전체 커패시터와 MOSFET의 접속에 필요한 공정이 적은 것이 바람직하다.
이것에 대하여, 일본 특개2000－36568호 공보의 도 3에는, MOSFET를 덮는 제 1 절연막과, 제 1 절연막 상에 형성된 강유전체 커패시터와, 강유전체 커패시터를 덮는 제 2 절연막을 갖고, 제 1 및 제 2 절연막 내에 형성된 1개의 플러그와 제 2 절연막 상의 배선에 의해 MOSFET의 불순물 확산층과 강유전체 커패시터의 상부 전극을 접속하는 구조의 FeRAM이 기재되어 있다.
이것에 의하면, MOSFET와 커패시터의 접속 구조를 간소화하여 생산성을 향상시킬 수 있다.
그런데, 일본 특개2000－36568호 공보에 기재된 FeRAM에서는, 커패시터의 하부 전극을 인출하기 위한 배선 구조가 기재되어 있지 않기 때문에, 하부 전극에 접속하는 배선 구조를 간단하게 하는 것이 바람직하다.
커패시터의 하부 전극으로의 배선 접속에 대해서는, 일본 특개평11－238855호 공보에 기재되어 있는 바와 같이, 커패시터의 하부 전극과 상부 전극 상에 동시에 홀을 형성하고, 이들 홀을 통하여 하부 전극에 배선을 접속하는 것도 생각할 수 있다.
그러나, 커패시터를 덮는 절연막의 표면이 평탄할 경우에는, 하부 전극 상의 홀과 상부 전극 상의 홀의 깊이가 달라지기 때문에, 그들 홀을 동시에 개구하고자 하면, 상부 전극 상의 홀이 빨리 개구되어 그 아래의 강유전체막을 손상시킬 우려가 있다.
본 발명의 목적은 트랜지스터의 위쪽에 형성되는 커패시터에 대한 손상을 억제하여, 커패시터의 상부 전극과 하부 전극에 대한 각각의 배선 접속 구조를 간단하게 할 수 있는 반도체 장치 및 그의 제조 방법을 제공함에 있다.
도 1은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 1 단면도.
도 2는 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 2 단면도.
도 3은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 3 단면도.
도 4는 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 4 단면도.
도 5는 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 5 단면도.
도 6은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 6 단면도.
도 7은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 7 단면도.
도 8은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 8 단면도.
도 9는 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 9 단면도.
도 10은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 10 단면도.
도 11은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 11 단면도.
도 12는 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 12 단면도.
도 13은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 13 단면도.
도 14는 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 14 단면도.
도 15는 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 15 단면도.
도 16은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 16 단면도.
도 17은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 17 단면도.
도 18은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 18 단면도.
도 19는 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 19 단면도.
도 20은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 20 단면도.
도 21은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 제조 공정을 나타내는 제 21 단면도.
도 22는 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 메모리 셀 영역에서의 도전 패턴의 배치를 나타내는 평면도.
도 23은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM의 다른 예를 나타내는 단면도.
도 24는 본 발명의 실시형태에 따른 반도체 장치인 FeRAM에 사용하는 캡슐봉함층을 커패시터 하부 전극 상에 남긴 상태를 나타내는 단면도.
도 25는 본 발명의 실시형태에 따른 반도체 장치인 FeRAM에 사용하는 캡슐봉함층을 커패시터 상에 남긴 상태를 나타내는 단면도.
도 26은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM에 사용하는 캡슐봉함층이 커패시터 하부 전극의 패터닝 전에 형성되지 않은 상태를 나타내는 단면도.
도 27은 본 발명의 실시형태에 따른 반도체 장치인 FeRAM에 사용하는 캡슐봉함층을 커패시터 하부 전극의 패터닝 후에 형성한 상태를 나타내는 단면도.
도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판(반도체 기판) 2 : 소자분리 절연막
3a, 3b : 웰(well) 4 : 게이트 절연막
5a∼5c : 게이트 전극 6a, 6b : 불순물 확산층
7 : 측벽 절연막
8a, 8b : 고융점(高融點) 금속 실리사이드막
9, 34 : 커버막 10 : 층간절연막
11, 13 : 도전막 12 : 강유전체막(强誘電體膜)
11a : 하부 전극 12a : 유전체막
13a : 상부 전극 14 : 캡슐봉함층(encapsulation layer)
15, 21, 27 : 층간절연막 15a∼15f : 콘택트 홀
16 : 레지스트 17, 23, 29 : 밀착층
18 : 텅스텐층
18a∼18e, 25a∼25c, 30 : 플러그(plug)
19 : 산화방지막 20a, 20c : 콘택트 패드
20b, 20c∼20f, 31a∼31f : 배선 22, 28, 32 : 보호절연막
24 : 텅스텐막 26 : 도전층
33 : 실리콘 질화막 A : 메모리 셀 영역
B : 주변회로 영역 Q : 커패시터
상기한 과제는 반도체 기판에 형성된 제 1 불순물 영역 및 제 2 불순물 영역과 상기 반도체 기판 상에 형성된 게이트 전극을 갖는 트랜지스터와, 상기 트랜지스터를 덮고 표면이 평탄화된 제 1 절연막과, 상기 제 1 절연막 상에 형성되고 강유전체 재료와 고유전체 재료 중의 어느 하나로 이루어진 유전체막과 이것을 사이에 끼우는 상부 전극 및 하부 전극을 갖는 커패시터와, 상기 커패시터 및 상기 제 1 절연막 상에 형성되어 표면이 평탄화된 제 2 절연막과, 상기 제 1 및 제 2 절연막 중에서 상기 제 1 불순물 영역 상과 상기 하부 전극 상의 각각에 형성된 제 1 홀 및 제 2 홀과, 상기 제 1 홀 및 상기 제 2 홀의 각각 중에 동일한 재료에 의해 형성된 제 1 플러그 및 제 2 플러그와, 상기 제 2 절연막 중에서 상기 커패시터의 상기 상부 전극 상에 형성된 제 3 홀과, 상기 제 2 절연막 상에 형성된 도전막으로 구성되고 상기 제 3 홀을 통하여 상기 상부 전극에 접속되며 상기 제 1 플러그에 접속되는 제 1 도전 패턴과, 상기 도전막으로 구성되며 상기 제 2 플러그 상에 접속되는 제 2 도전 패턴을 갖는 것을 특징으로 하는 반도체 장치에 의해 해결된다.
또는, 반도체 기판 상에 게이트 전극을 형성하고 상기 게이트 전극의 양측에 제 1 및 제 2 불순물 영역을 형성함으로써 트랜지스터를 형성하는 공정과, 상기 트랜지스터를 덮는 제 1 절연막을 상기 반도체 기판 상에 형성하는 공정과, 강유전체 재료와 고유전체 재료 중의 어느 하나로 이루어진 유전체막과 상기 유전체막을 사이에 끼우는 상부 전극과 하부 전극을 갖는 커패시터를 상기 제 1 절연막 상에 형성하는 공정과, 상기 커패시터와 상기 제 1 절연막 상에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막의 표면을 평탄화하는 공정과, 상기 제 1 및 제 2 절연막을 패터닝하여 상기 제 1 불순물 영역 상에 제 1 홀을 형성하고 상기 커패시터의하부 전극 상에 제 2 홀을 형성하는 공정과, 상기 제 1 홀과 상기 제 2 홀 내에 각각 동일한 재료로 이루어진 제 1 플러그와 제 2 플러그를 형성하는 공정과, 상기 제 2 절연막을 패터닝하여 상기 커패시터의 상기 상부 전극 상에 제 3 홀을 형성하는 공정과, 상기 제 3 홀 내와 상기 제 2 절연막 상에 도전막을 형성하는 공정과, 상기 도전막을 패터닝하여 상기 제 3 홀을 통하여 상기 커패시터의 상기 상부 전극과 상기 제 1 플러그에 접속되는 제 1 도전 패턴과 상기 제 2 플러그 상에 접속되는 제 2 도전 패턴을 형성하는 공정과, 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 상에 제 3 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결된다.
상기한 발명에 의하면, 커패시터의 상부 전극 상의 홀과 하부 전극 상의 홀을 동시에 개구하는 것이 아니라, 하부 전극 상의 홀과 반도체 기판의 불순물 확산층 상의 홀을 동시에 형성하고, 이어서 그들 홀 내에 플러그를 매립한 후에, 커패시터의 상부 전극 상에 홀을 단독으로 형성하도록 했기 때문에, 상부 전극 상에 홀을 형성할 때에 유전체막의 열화가 억제되어, 커패시터 특성의 열화가 방지된다.
또한, 커패시터를 덮는 제 2 절연막에는 2회의 공정에 의해 모든 홀을 형성하도록 하고 있기 때문에, 공정이 종래보다 증가하지 않는다.
또한, 커패시터의 상부 전극 상의 홀 내에는 플러그를 충전하지 않고, 제 2 절연막 상에 형성되는 1층째의 배선을 직접 접속하고 있기 때문에, 플러그를 형성할 때에 사용되는 환원성 가스에 의해 커패시터가 손상을 받지 않는다.
또한, 상부 전극 상의 홀로부터 인출되는 1층째의 배선은 트랜지스터의 불순물 영역 상의 플러그 상에 연장되어 접속되어 있기 때문에, 구조가 복잡화하지 않는다.
본 발명에서는, 트랜지스터와 커패시터를 덮는 제 2 절연막 중에서 반도체 기판의 불순물 확산층과 커패시터의 하부 전극의 각각 상에 홀을 형성하고, 그들 홀 내에 금속제의 플러그를 매립한 후에, 플러그와 제 2 절연막을 산화질화 실리콘과 같은 산화방지막으로 덮으면서, 커패시터의 상부 전극 상에 제 3 홀을 형성하고, 이어서 산소 어닐링에 의한 커패시터의 막질(膜質) 개선을 행하고 있다. 또한, 산화방지막을 형성하기 전에 제 2 절연막을 탈수 처리하며, 제 2 절연막에 불활성 가스 플라즈마에 의한 어닐링을 행하고 있다. 불활성 가스로서, 예를 들어, 질소 가스를 사용한다.
이것에 의해, 산소 어닐링 시에 플러그의 산화가 방지되는 동시에, 커패시터의 막 박리가 발생하기 어려워지는 것이 실험에 의해 확인되었다.
또한, 산화방지막은 산소 어닐링 후에 에칭 제거되나, 이 때에 제 2 절연막도 약간 에칭되기 때문에, 플러그가 제 2 절연막의 표면으로부터 약간 돌출된다.
이하, 본 발명의 실시형태를 도면에 의거하여 설명한다.
도 1 내지 도 21은 본 발명의 일 실시형태의 반도체 장치의 제조 방법을 공정 순서로 나타낸 단면도이다.
먼저, 도 1에 나타낸 단면 구조를 얻을 때까지의 공정을 설명한다.
도 1에 나타낸 바와 같이, n형 또는 p형의 실리콘(반도체) 기판(1) 표면에 소자분리 절연막(2)으로서 LOCOS(Local Oxidation of Silicon)를 형성한다. 소자분리 절연막(2)으로서는 LOCOS 이외에 STI(Shallow Trench Isolation)를 채용할 수도 있다.
그러한 소자분리 절연막(2)을 형성한 후에, 실리콘 기판(1)의 메모리 셀 영역(A)과 주변회로 영역(B)에서의 소정 활성 영역(트랜지스터 형성 영역)에 p형 불순물 및 n형 불순물을 선택적으로 도입하여, p웰(3a) 및 n웰(3b)을 형성한다. 또한, 도 1에는 나타내고 있지 않지만, 주변회로 영역(B)에서는 CMOS를 형성하기 위해 p웰(도시 생략)도 형성된다.
그 후, 실리콘 기판(1)의 활성 영역 표면을 열산화하여, 게이트 절연막(4)으로서 실리콘 산화막을 형성한다.
다음으로, 실리콘 기판(1)의 상측 전면(全面)에 비정질 또는 다결정의 실리콘막을 형성하고, p웰(3a) 상에서는 n형 불순물, n형 웰(3b)상에서는 p형 불순물을 실리콘막 내에 이온 주입하여 실리콘막을 저(低)저항화한다. 그 후에, 실리콘막을 포토리소그래피법에 의해 소정 형상으로 패터닝하여 게이트 전극(5a∼5c)을 형성한다.
메모리 셀 영역(A)에서의 1개의 p웰(3a) 상에는 2개의 게이트 전극(5a, 5b)이 대략 평행하게 배치되고, 그들 게이트 전극(5a, 5b)은 워드 라인(WL)의 일부를 구성하고 있다.
다음으로, 메모리 셀 영역(A)에 있어서, 게이트 전극(5a, 5b)의 양측의 p웰(3a) 내에 n형 불순물을 이온 주입하여, n채널 MOS 트랜지스터의 소스/드레인으로 되는 n형 불순물 확산 영역(6a)을 형성한다. 이와 동시에, 주변회로 영역(2)의p웰(도시 생략)에도 n형 불순물 확산 영역을 형성한다. 이어서, 주변회로 영역(B)에 있어서, 게이트 전극(5c)의 양측의 n웰(3b)에 p형 불순물을 이온 주입하여, p채널 MOS 트랜지스터의 소스/드레인으로 되는 p형 불순물 확산 영역(6b)을 형성한다.
이어서, 실리콘 기판(1)의 전면에 절연막을 형성한 후, 그 절연막을 에칭-백(etching-back)하여 게이트 전극(5a∼5c)의 양측 부분에만 측벽 절연막(7)으로서 남긴다. 그 절연막으로서, 예를 들어, CVD법에 의해 산화 실리콘(SiO2)을 형성한다.
또한, 게이트 전극(5a∼5c)과 측벽 절연막(7)을 마스크로 사용하여, p웰(3a) 내에 다시 n형 불순물 이온을 주입함으로써 n형 불순물 확산 영역(6a)을 LDD 구조로 하며, n웰(3b) 내에 다시 p형 불순물 이온을 주입함으로써 p형 불순물 확산 영역(6b)도 LDD 구조로 한다.
또한, n형 불순물과 p형 불순물의 이온 주입은 레지스트 패턴을 사용하여 각각 실행된다.
이상과 같이, 메모리 셀 영역(A)에서는 p웰(3a)과 게이트 전극(5a, 5b)과 그의 양측의 n형 불순물 확산 영역(6a) 등에 의해 n형 MOSFET가 구성되며, 주변회로 영역(B)에서는 n웰(3b)과 게이트 전극(5c)과 그의 양측의 p형 불순물 확산 영역(6b) 등에 의해 p형 MOSFET가 구성된다.
다음으로, 전면에 고융점 금속막을 형성한 후에, 이 고융점 금속막을 가열하여 p형 불순물 확산 영역(6a) 및 n형 불순물 확산 영역(6b)의 표면에 각각 고융점금속 실리사이드층(8a, 8b)을 형성한다. 그 후, 습식 에칭에 의해 미(未)반응의 고융점 금속막을 제거한다.
다음으로, 플라즈마 CVD법에 의해, 실리콘 기판(1)의 전면에 커버막(9)으로서 산화질화 실리콘(SiON)막을 약 200㎚의 두께로 형성한다. 또한, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 제 1 층간절연막(10)으로서 이산화 실리콘(SiO2)을 커버막(9) 상에 약 1.0㎛의 두께로 성장시킨다.
이어서, 제 1 층간절연막(10)을 화학적 기계 연마(CMP;Chemical Mechanical Polishing)법에 의해 연마하여 그의 표면을 평탄화한다.
다음으로, 도 2에 나타낸 구조를 형성할 때까지의 공정을 설명한다.
먼저, DC 스퍼터링법에 의해, 티타늄(Ti)막과 플라티나(Pt)막을 제 1 층간절연막(10) 상에 차례로 형성하여, 이들 막을 제 1 도전막(11)으로 한다. 이 경우, Ti막의 두께를 10∼30㎚ 정도, 예를 들어, 20㎚로 하고, Pt막의 두께를 100∼300㎚ 정도, 예를 들어, 175㎚로 한다. 그 티타늄막은 플라티나막과 제 1 층간절연막(10)과의 밀착성을 개선하는 역할을 수행한다.
또한, 제 1 도전막(11)으로서 이리듐, 루테늄, 산화 루테늄, 산화 루테늄 스트론튬(SrRuO3) 등의 막을 형성할 수도 있다.
다음으로, 스퍼터링법에 의해, 칼슘(Ca)과 스트론튬(Sr)이 첨가된 PLZT(lead lanthanum zirconate titanate;(Pb1-3x/2Lax)(Zr1-yTiy)O3)를 제 1 도전막(23a) 상에 100∼300㎚의 두께, 예를 들어, 240㎚로 형성하여, 이것을 강유전체막(12)으로서사용한다. 또한, PLZT막에는 칼슘(Ca)과 스트론튬(Sr)을 첨가하지 않는 경우도 있다.
이어서, 산소 분위기 중에 실리콘 기판(1)을 두고, 예를 들어, 725℃, 20초간, 승온(昇溫) 속도 125℃/sec의 조건에서, 강유전체막(12)을 구성하는 PLZT막을 RTA(Rapid Thermal Annealing) 처리함으로써, PLZT막의 결정화 처리를 행한다.
강유전체 재료막의 형성 방법으로서는, 상기한 스퍼터링법 이외에 스핀 온법, 졸-겔법, MOD(Metal Organic Deposition)법, MOCVD법이 있다. 또한, 강유전체막(12)의 재료로서는 PLZT 이외에 PZT((Pb(Zr1-xTix)O3), 지르코늄산 티타늄산 란탄납(PLZT), SrBi2(TaxNb1-x)2O9(단, 0＜x≤1), Bi4Ti2O12등이 있다. 또한, DRAM을 형성할 경우에는, 상기의 강유전체 재료 대신에 (BaSr)TiO3(BST), 티타늄산 스트론튬(STO) 등의 고유전체 재료를 사용하는 것이 좋다.
그러한 PLZT막(12)을 형성한 후에, 그 위에 제 2 도전막(13)으로서 산화 이리듐(IrOx)막을 스퍼터링법에 의해 100∼300㎚의 두께, 예를 들어, 200㎚의 두께로 형성한다. 또한, 제 2 도전막(13)으로서 플라티나막 또는 산화 루테늄 스트론튬(SRO)막을 스퍼터링법에 의해 형성할 수도 있다.
다음으로, 도 3에 나타낸 구조를 얻을 때까지의 공정을 설명한다.
먼저, 상부 전극 형상의 레지스트 패턴(도시 생략)을 제 2 도전막(13) 상에 형성한 후에, 그 레지스트 패턴을 마스크로 사용하여 제 2 도전막(13)을 에칭하고, 이것에 의해 남은 제 2 도전막(13)을 커패시터의 상부 전극(13a)으로서 사용한다.
그리고, 그 레지스트 패턴을 제거한 후에, 온도 650℃, 60분간의 조건에서, 강유전체막(12)을 산소 분위기 중에서 어닐링한다. 이 어닐링은 스퍼터링 및 에칭 시에서의 강유전체막(12)의 손상을 회복시키기 위해 실행된다.
이어서, 메모리 셀 영역(A)에 있어서, 커패시터 상부 전극(13a) 및 그의 주변에 레지스트 패턴(도시 생략)을 형성한 상태에서 강유전체막(12)을 에칭하고, 이것에 의해 남은 강유전체막(12)을 커패시터의 유전체막(12a)으로서 사용한다. 그리고, 그 레지스트 패턴을 제거한 후에, 온도 650℃에서 60분간 강유전체막(12)을 산소 분위기 중에서 어닐링한다. 이 어닐링은 그 아래의 막이 흡수한 수분 등을 탈(脫)가스 하기 위해 실행된다.
다음으로, 도 4에 나타낸 바와 같이, 상부 전극(13a), 유전체막(12a) 및 제 1 도전막(11) 상에 캡슐봉함층(14)으로서 Al2O3막을 스퍼터링법에 의해 50㎚의 두께로 상온(常溫) 하에서 형성한다. 이 캡슐봉함층(14)은 환원되기 쉬운 유전체막(12a)을 수소로부터 보호하여, 수소가 그의 내부에 들어가는 것을 차단하기 위해 형성된다. 또한, 캡슐봉함층(14)으로서 PZT막, PLZT막 또는 산화 티타늄막을 형성할 수도 있다.
그 후에, 산소 분위기 중에서, 700℃, 60초간, 승온 속도 125℃/sec의 조건에서, 캡슐봉함층(14) 아래의 PLZT막(12)을 급속 열처리하여 그의 막질을 개선한다.
다음으로, 캡슐봉함층(14) 상에 레지스트를 도포하고, 이것을 노광 및 현상하여 상부 전극(13a) 및 유전체막(12a) 상과 그의 주변에 남긴다. 그리고, 레지스트를 마스크로 사용하여 캡슐봉함층(14) 및 제 1 도전막(11)을 에칭하고, 이것에 의해 남은 제 1 도전막(11)을 커패시터의 하부 전극(11a)으로서 사용한다. 캡슐봉함층(14) 및 제 1 도전막(11)의 에칭은 염소를 사용한 건식 에칭에 의해 실행된다.
그 레지스트 패턴을 제거한 후에, 산소 분위기 중에서 온도 650℃, 60분간의 조건에서, 강유전체막(12)을 어닐링하여 손상으로부터 회복시킨다.
이것에 의해, 도 5에 나타낸 바와 같이, 제 1 층간절연막(10) 상에는 하부 전극(11a), 유전체막(12a), 상부 전극(13a)으로 이루어진 커패시터(Q)가 형성되게 된다.
메모리 셀 영역(A)에서의 절연막을 제외한 평면 구성을 나타내면 도 22와 같이 되고, 사각형상의 1개의 유전체막(12a) 상에는 복수의 상부 전극(13a)이 형성되며, 유전체막(12a) 아래의 하부 전극(11a)은 유전체막(12a)의 측방으로 연장되는 크기로 되어 있다. 또한, 도 22에는 후술하는 콘택트 홀 및 비트 라인 등도 도시되어 있다.
다음으로, 도 6에 나타낸 바와 같이, 커패시터(Q) 및 제 1 층간절연막(10) 상에, 제 2 층간절연막(15)으로서 막 두께 1200㎚의 SiO2막을 CVD법에 의해 형성한 후에, 제 2 층간절연막(15)의 표면을 CMP법에 의해 평탄화한다. 제 2 층간절연막(15)의 성장은 반응 가스로서 실란(SiH4)을 사용할 수도 있고, TEOS를 사용하여 행할 수도 있다.
제 2 층간절연막(15)의 표면의 평탄화는 상부 전극(13a)의 상면으로부터 200㎚의 두께로 될 때까지 실행된다. 이 CMP법에 의한 평탄화 시에 사용되는 슬러리 중의 수분 또는 그 후의 세정 시에 사용되는 세정액 중의 수분은 제 2 층간절연막(15) 표면에 부착되거나 그의 내부에 흡수된다. 그래서, 진공 챔버(도시 생략) 중에서 온도 390℃로 제 2 층간절연막(15)을 가열함으로써, 그의 표면 및 내부의 수분을 외부로 방출시킨다. 이러한 탈수 처리 후에, 제 2 층간절연막(15)을 N2O 플라즈마에 노출시켜 탈수와 함께 막질을 개선한다. 이것에 의해, 나중의 공정에서의 가열과 수분에 의한 커패시터의 열화가 방지된다.
그러한 탈수 처리와 플라즈마 처리는 동일한 챔버(도시 생략) 내에서 행할 수도 있다. 그 챔버 내에는 실리콘 기판(1)을 배치시키는 지지 전극과 이것에 대향하는 대향 전극이 배치되고, 대향 전극에는 고주파 전원이 접속 가능한 상태로 되어 있다. 그리고, 챔버 내에 N2O 가스를 도입한 상태에서, 먼저, 대향 전극에는 고주파 전원을 인가하지 않은 상태에서 절연막의 탈수 처리를 행하고, 이어서, 대향 전극에 고주파 전원을 인가한 상태에서 전극간에 N2O 플라즈마를 발생시켜 절연막의 N2O 플라즈마 처리를 행한다. 그 N2O 플라즈마 처리에 의하면, 절연막의 적어도 표면에는 질소가 함유된다. 그러한 방법은 후술하는 탈수 및 플라즈마 처리에도 채용된다. 탈수 처리에 이은 플라즈마 처리 시에는 N2O 플라즈마를 사용하는 것이 바람직하나, NO 플라즈마 및 N2플라즈마 등을 사용할 수도 있으며, 이것에 대해서는 후술하는 공정에서도 동일하다.
다음으로, 도 7에 나타낸 바와 같이, 제 2 층간절연막(15) 상에 레지스트(16)를 도포하고, 이것을 노광 및 현상하여, 메모리 셀 영역(A)의 불순물 확산층(8a) 상과 커패시터 하부 전극(11a) 상과 주변회로 영역(B)의 불순물 확산층(8b) 상에 각각 홀 형성용 창(15a∼15e)을 형성한다.
이어서, 제 1 및 제 2 층간절연막(10, 15) 및 커버막(9)을 건식 에칭하여, 메모리 셀 영역(A)의 불순물 확산층(6a) 및 커패시터 하부 전극(12a) 상에 콘택트 홀(15a∼15e)을 형성하는 동시에, 주변회로 영역(B)의 불순물 확산층(6b) 상에도 콘택트 홀(15d, 15e)을 형성한다. 제 1 및 제 2 층간절연막(10, 15)과 커버막(9)은 CF계 가스, 예를 들어, CF4에 Ar을 부가한 혼합 가스를 사용하여 에칭된다.
이 에칭 시에는, 커패시터(Q)의 하부 전극(11a)을 덮고 있는 Al2O3캡슐봉함층(14)의 에칭 레이트가 다른 절연막보다도 작기 때문에, 하부 전극(11a) 상에 형성되는 얕은 콘택트 홀(15c)과 다른 콘택트 홀(15a, 15b, 15d, 15e)의 에칭 깊이 차이는 캡슐봉함층(14)에 의해 흡수된다.
이 경우, 제 1 및 제 2 층간절연막(10, 15)을 구성하는 SiO2막과, 커버막(9)을 구성하는 SiON막과, 캡슐봉함층(14)을 구성하는 Al2O3의 각각의 에칭 레이트 비율은 10:4:1로 된다.
또한, 콘택트 홀(15a∼15e)은 위가 넓고 아래가 좁은 테이퍼 형상으로 되고, 불순물 확산층(6a, 6b) 상의 콘택트 홀(15a, 15b, 15d, 15e)의 깊이방향 중앙에서의 직경은 약 0.5㎛로 된다.
다음으로, 레지스트(16)를 제거한 후에, 도 8에 나타낸 바와 같이, 제 2 층간절연막(15) 상과 콘택트 홀(15a∼15e)의 내면에 스퍼터링법에 의해 티타늄(Ti)막을 20㎚, 질화 티타늄(TiN)막을 50㎚의 두께로 형성하여, 이들 막을 밀착층(17)으로 한다. 또한, 불화 텅스텐 가스(WF6), 아르곤, 수소의 혼합 가스를 사용하는 CVD법에 의해, 밀착층(17) 상에 텅스텐막(18)을 형성한다. 또한, 텅스텐막(18)의 성장 초기에는 실란(SiH4) 가스도 사용한다. 텅스텐막(18)은 각 콘택트 홀(15a∼15e)을 완전하게 매립하는 두께, 예들 들어, 제 2 층간절연막(15) 상에서 500㎚ 정도로 한다.
또한, 콘택트 홀(15a∼15e)은 각각 테이퍼 형상으로 되어 있기 때문에, 그들 중에 매립된 텅스텐막(18)에는 공동(空洞)(구멍, 보이드(void)라고도 한다)이 형성되기 어렵다.
다음으로, 도 9에 나타낸 바와 같이, 제 2 층간절연막(15) 상의 텅스텐막(18)과 밀착층(17)을 CMP법에 의해 제거하고, 각 콘택트 홀(15a∼15e) 내에만 남긴다. 이것에 의해, 콘택트 홀(15a∼15e) 내의 텅스텐막(18)과 밀착층(17)을 플러그(18a∼18e)로서 사용한다. 여기서, CMP법 대신에 에칭-백을 사용할 경우, 텅스텐막(18)의 에칭과 밀착층(17)의 에칭에서 각각 상이한 에칭 가스가 필요로 되기 때문에, 에칭 관리가 번거로워진다.
또한, 메모리 셀 영역(A)의 1개의 p웰(3a)에 있어서, 2개의 게이트 전극(5a,5b)에 삽입되는 n형 불순물 확산 영역(6a) 상의 제 1 플러그(18a)는 후술하는 비트 라인에 접속되며, 나머지 2개의 제 2 플러그(18b)는 후술하는 배선을 통하여 커패시터(Q)의 상부 전극(13a)에 접속된다. 또한, 하부 전극(11a) 상의 콘택트 홀(15c)과 그 중의 플러그(18c)는, 도 22에 나타낸 바와 같이, 유전체막(12a)으로부터 돌출된 부분에 형성되는 것이나, 도 9 이후의 도면에서는 이해를 용이하게 하기 위해, 메모리 셀 영역(A)의 불순물 확산층(6a) 상의 복수의 플러그(18a, 18b)의 연장 상에 있도록 편의적으로 도시되어 있다.
그 후에, 콘택트 홀(15a∼15e) 형성 후의 세정 처리, CMP 후의 세정 처리 등의 공정에서 제 2 층간절연막(15) 표면에 부착되거나 내부에 침투한 수분을 제거하기 위해, 다시 진공 챔버 중에서 390℃의 온도로 제 2 층간절연막(15)을 가열하여 수분을 외부로 방출시킨다. 이러한 탈수 처리 후에, 제 2 층간절연막(15)을 N2플라즈마에 노출시켜 막질을 개선하는 어닐링을, 예를 들어 2분간 행한다. 여기서, N2O 플라즈마가 아닌 N2플라즈마를 사용한 것은, 콘택트 홀(15a∼15e) 내의 텅스텐막(18)의 에칭을 방지하고, 탈수하여 커패시터의 열화를 방지하기 위함이다. 또한, 커패시터(Q)를 구성하는 막이 열 스트레스에 의해 박리되는 것을 방지하기 위함이기도 하다. 막의 박리는 그 주변의 막과의 열 스트레스 차이 등에 의해 발생한다.
이어서, 도 10에 나타낸 바와 같이, 제 2 층간절연막(15)과 플러그(18a∼18e) 상에 플라즈마 CVD법에 의해 SiON막을, 예를 들어, 100㎚의 두께로 형성한다. 이 SiON막은 실란(SiH4)과 N2O의 혼합 가스를 사용하여 형성되고, 플러그(18a∼18e)의 산화를 방지하기 위한 산화방지막(19)으로서 사용된다.
그런데, 제 2 층간절연막(15)의 플라즈마 어닐링에 사용되는 가스 종류와 산화방지막의 구성 재료는, 다음과 같은 실험의 비교 결과에 의해 선택되었다. 즉, 표 1에 나타낸 바와 같이, 플라즈마 어닐링의 가스로서 N2O를 사용하고, 산화방지막으로서 플라즈마 CVD법에 의해 형성한 실리콘 질화막(SiN) 또는 어닐링의 전(前)처리를 하지 않고 ECRCVD법에 의해 형성한 실리콘 질화막(SiN)은 각각 산화방지 기능을 가지나, 커패시터(Q)에 막의 박리가 생기기 때문에 바람직하지 않다. 또한, 플라즈마 어닐링의 가스로서 N2O를 사용하고, TEOS를 사용하는 플라즈마 CVD법에 의해 형성한 산화 실리콘(SiO2)막을 산화방지막으로서 사용할 경우, 플러그(18a∼18e)의 산화방지 기능을 갖지 않았다. 또한, 어닐링의 전처리를 하지 않고, 플라즈마 CVD법에 의해 형성한 질화산화 실리콘(SiON)막을 산화방지막으로서 사용할 경우, 커패시터(Q)에 막의 박리가 생겼다.
이것에 대하여, 플라즈마 어닐링의 가스로서 N2를 사용하고, 플라즈마 CVD법에 의해 형성한 질화산화 실리콘막을 산화방지막으로서 사용할 경우, 플러그(18a∼18e)의 산화방지 기능을 가져, 커패시터(Q)에 막의 박리가 생기지 않았다.
표 1에 나타낸 바와 같이, N2O 플라즈마 어닐링을, 예를 들어, 1.5∼2.0분간행하면, 탈수 효과가 크지만, 플러그(18a∼18e)를 구성하는 텅스텐막(18) 또는 밀착층(17)이 산화되기 쉽다. 또한, 플라즈마 어닐링을 위한 가스에는 질소 이외의 불활성 가스, 예를 들어, 아르곤, 네온, 헬륨을 사용할 수도 있다.
[표 1]
전처리 산화방지막 박리 산화 유무
N2O 어닐링 2분 P-SiN 100㎚ 유 무
어닐링 없음 ECR-SiN 100㎚ 유 무
N2O 어닐링 2분 TEOS 100㎚ 무 유
어닐링 없음 SiON 100㎚ 유 무
N2어닐링 2분 SiON 100㎚ 무 무
다음으로, 도 11에 나타낸 바와 같이, 포토리소그래피법에 의해 캡슐봉함층(14)과 제 2 층간절연막(15)을 패터닝하여, 커패시터(Q)의 상부 전극(13a) 상에 콘택트 홀(15f)을 형성한다.
그 후에, 550℃, 60분간의 조건에서, 커패시터(Q)의 유전체막(12a)을 산소 분위기 중에서 어닐링하여, 유전체막(12a)의 막질을 개선한다. 이 경우, 플러그(18a∼18e)는 산화방지막(19)에 의해 산화가 방지된다.
그 후에, 도 12에 나타낸 바와 같이, CF계의 가스를 사용하여 SiON 산화방지막(19)을 건식 에칭한다. 제 2 층간절연막(15)에 대하여 산화방지막(19)을 선택 에칭하는 것은 어렵기 때문에, 산화방지막(19)의 에칭 시에는 제 2 층간절연막(15)도 약간 에칭된다. 그 결과, 플러그(18a∼18e)는 제 2 층간절연막(15)의 상면으로부터 약간 돌출된 상태로 된다.
다음으로, RF 에칭법에 의해 플러그(18a∼18e) 및 상부 전극(13a)의 각 표면을 약 10㎚ 에칭하여 청정면(淸淨面)을 노출시킨다. 그 후에, 도 13에 나타낸 바와 같이, 제 2 층간절연막(15), 플러그(18a∼18e), 커패시터(Q)의 콘택트 홀(15f) 상에 알루미늄을 포함한 4층 구조의 도전막을 스퍼터링법에 의해 형성한다. 그 도전막은 아래로부터 차례로 막 두께 50㎚의 질화 티타늄막, 막 두께 500㎚의 구리 함유(0.5%) 알루미늄막, 막 두께 5㎚의 티타늄막, 막 두께 100㎚의 질화 티타늄막이다.
그리고, 그 도전막을 포토리소그래피법에 의해 패터닝하여, 도 13에 나타낸 바와 같이, 콘택트 패드(20a, 20c)와 1층째의 배선(20b, 20d∼20f)을 형성한다.
여기서, 메모리 셀 영역(A)에 있어서, p웰(3a) 상의 2개의 게이트 전극(5a, 5b) 사이에 있는 플러그(18) 상에는 콘택트 패드(20a)가 형성되어 있다. 또한, 소자분리 절연막(2)과 게이트 전극(5a, 5b) 사이에 있는 플러그(18b)와 커패시터(Q)의 상부 전극(13a)은 콘택트 홀(15f)을 통하여 배선(20b)에 의해 접속된다. 또한, 커패시터(Q)의 하부 전극(11a) 상의 플러그(18c) 상에는, 도 22에 나타낸 배치에 의해, 다른 콘택트 패드(20c)가 형성되어 있다.
또한, 포토리소그래피법에 사용되는 레지스트 패턴은 콘택트 패드(20a) 및 배선(20b) 등을 형성한 후에 제거된다.
다음으로, 도 14에 나타낸 바와 같이, TEOS를 소스에 사용한 플라즈마 CVD법에 의해 SiO2막을 제 3 층간절연막(21)으로서 2300㎚의 두께로 형성하고, 이 층간절연막(21)에 의해 제 2 층간절연막(15), 콘택트 패드(20a, 20c) 및 배선(20b) 등을 덮는다. 이어서, 제 3 층간절연막(21)의 표면을 CMP법에 의해 평탄화한다.
그 후에, 진공 챔버 중에서 390℃의 온도로 제 3 층간절연막(21)을 가열하여 수분을 외부로 방출시킨다. 이러한 탈수 처리 후에, 제 3 층간절연막(21)을 N2O 플라즈마에 노출시켜 탈수와 막질 개선을 행한다.
그런데, TEOS를 사용한 플라즈마 CVD법에 의해 형성된 제 3 층간절연막(21)은 커버리지(coverage)가 나빠, 그 중에 공동(구멍)(21a)이 형성된다. 공동(21a)은 배선(20b, 20d∼20f)과 패드(20a, 20c)의 상호간에서 발생하고, 그들의 간격이 클수록 공동(21a)의 위치가 높아진다. 그리고, 제 3 층간절연막(21)의 평탄화 처리에 의해 공동(21)의 일부가 노출된다. 그 공동(21a) 내에 도전재가 매립되면, 제 3 층간절연막(21) 상에 형성되는 복수의 배선이 공동(21a)을 통하여 단락(短絡)될 우려가 있다.
그래서, 도 15에 나타낸 바와 같이, TEOS를 사용하여 플라즈마 CVD법에 의해 SiO2로 이루어진 보호절연막(22)을 제 3 층간절연막(21) 상에 100㎚ 이상의 두께로 형성하고, 이것에 의해 공동(21a)을 덮는다. 그 후에, 진공 챔버 중에서 390℃의 온도로 보호절연막(22)의 탈수 처리를 한다.
다음으로, 도 16에 나타낸 바와 같은 구조로 될 때까지의 공정을 설명한다.
먼저, 포토리소그래피법에 의해 제 3 층간절연막(21)과 보호절연막(22)을 패터닝하여, 메모리 셀 영역(A)의 p웰(3a)의 중앙에 있는 콘택트 패드(20a) 상과, 커패시터(Q)의 하부 전극(11a) 상의 배선(20c)과, 주변회로 영역(B)의 배선(20f) 상에 홀(22a∼22c)을 형성한다.
다음으로, 보호절연막(22)의 상면과 홀(22a∼22c)의 내면 상에 막 두께 90㎚∼150㎚의 질화 티타늄(TiN)으로 이루어진 밀착층(23)을 스퍼터링법에 의해 형성하고, 그 후, 홀(22a∼22c)을 매립하도록 블랭킷(blanket) 텅스텐막(24)을 CVD법에 의해, 예를 들어, 800㎚의 두께로 형성한다. 이 블랭킷 텅스텐막(24)의 성장에는 WF6및 H2를 함유한 소스 가스를 사용한다. 그런데, 밀착층(23)의 막 두께를 90㎚ 이상으로 한 것은, 비교적 두꺼운 텅스텐막(24)의 형성에 사용되는 H2가 보호절연막(22) 내에 침투하여 커패시터(Q)에 손상을 주는 것을 완화시키기 위함이다. 또한, 상기한 바와 같이, 도 8에 나타낸 텅스텐막(18)은 직경이 작은 콘택트 홀(15a∼15f) 내에 충전하기 위해 얇게 형성되기 때문에, 그 위의 TiN 밀착층(17)의 막 두께는 50㎚로 얇을 수도 있다.
다음으로, 도 17에 나타낸 바와 같이, 블랭킷 텅스텐막(24)을 에칭-백하여 홀(22a∼22c) 중에만 남기고, 홀(22a∼22c) 내의 블랭킷 텅스텐막(24)을 2층째의 플러그(25a∼25c)로서 사용한다. 이것에 의해, 보호절연막(22) 상에는 TiN 밀착층(23)이 남은 상태로 된다.
다음으로, 도 18에 나타낸 바와 같이, TiN 밀착층(23) 및 플러그(25a∼25c) 상에 3층 구조의 도전막(26)을 스퍼터링법에 의해 형성한다. 그 도전막(26)은 아래로부터 차례로 막 두께 500㎚의 구리 함유(0.5%) 알루미늄막, 막 두께 5㎚의 티타늄막, 막 두께 100㎚의 질화 티타늄막이다.
그리고, 도전막(26)을 포토리소그래피법에 의해 도 19에 나타낸 바와 같이패터닝하여, 2층째의 콘택트 패드 및 2층째의 알루미늄 배선을 형성한다. 예를 들면, 메모리 셀 영역(A)에 있어서, p웰(3a) 중앙의 불순물 확산층(6a)의 위쪽에는 플러그(18a, 25a) 및 콘택트 패드(20a)를 통하여 접속되는 비트 라인(26a)이 형성되고, 커패시터(Q)의 하부 전극(11a) 위쪽에는 플러그(18c, 25b) 및 콘택트 패드(20c)를 통하여 접속되는 2층째의 배선(26b)이 형성되며, 주변회로 영역(B)의 1층째의 알루미늄 배선(20f) 상에는 플러그(25c)를 통하여 접속되는 2층째의 알루미늄 배선(26c)이 형성되어 있다. 이 상태의 평면도를 나타내면, 도 22와 같이 된다.
다음으로, 도 15 내지 도 19에 나타낸 바와 같은 공정을 반복하여, 도 20에 나타낸 바와 같은 구조를 형성한다. 그 공정은 다음과 같이 된다.
먼저, TEOS를 소스에 사용한 플라즈마 CVD법에 의해 SiO2막을 제 4 층간절연막(27)으로서 2300㎚의 두께로 형성하고, 이 층간절연막(27)에 의해 하측의 보호절연막(22) 및 배선(26a∼26c)을 덮는다. 이어서, 제 4 층간절연막(27)의 표면을 CMP법에 의해 평탄화한다. 그 후에, 진공 챔버 중에서 390℃의 온도로 제 4 층간절연막(27)을 가열하여 수분을 외부로 방출시킨다. 이러한 탈수 처리 후에, 제 4 층간절연막(27)을 N2O 플라즈마에 노출시켜 막질을 개선한다.
이어서, TEOS를 사용하여 플라즈마 CVD법에 의해 SiO2로 이루어진 상측의 보호절연막(28)을 제 4 층간절연막(27) 상에 100㎚ 이상의 두께로 형성한다. 그 후에, 진공 챔버 중에서 390℃의 온도로 보호절연막(22)의 탈수 처리를 한다. 또한,포토리소그래피법에 의해 제 4 층간절연막(27)과 보호절연막(28)을 패터닝하여, 커패시터(Q)의 하부 전극(11a)에 전기적으로 접속되는 2층째의 알루미늄 배선(26b) 상에 홀(27a)을 형성한다. 포토리소그래피법에는 레지스트 마스크를 사용하는데 홀(27a)을 형성한 후에 제거된다.
다음으로, 보호절연막(28)의 상면과 홀(27a)의 내면 상에 막 두께 90㎚∼150㎚의 질화 티타늄(TiN)으로 이루어진 밀착층(29)을 스퍼터링법에 의해 형성하고, 그 후, 홀(27a)을 매립하도록 블랭킷 텅스텐막을 CVD법에 의해 800㎚의 두께로 형성한다. 또한, 블랭킷 텅스텐막을 에칭-백하여 홀(27a) 중에만 남기고, 홀(27a) 내의 블랭킷 텅스텐막을 3층째의 플러그(30)로서 사용한다.
이것에 의해, 보호절연막(28) 상에는 TiN 밀착층(29)이 남은 상태로 된다.
그 후, 밀착층(29) 및 플러그(30) 상에 3층 구조의 도전막을 스퍼터링법에 의해 형성한다. 그 도전막은 아래로부터 차례로 막 두께 500㎚의 구리 함유(0.5%) 알루미늄막, 막 두께 5㎚의 티타늄막, 막 두께 100㎚의 질화 티타늄막이다. 그리고, 도전막을 포토리소그래피법에 의해 패터닝하여, 3층째의 알루미늄 배선(31a∼31c)을 형성한다.
다음으로, 도 21에 나타낸 바와 같이, TEOS를 소스에 사용한 플라즈마 CVD법에 의해 SiO2로 이루어진 보호절연막(32)을 100㎚의 두께로 형성한다. 그 후에, 진공 챔버 중에서 390℃의 온도로 보호절연막(32)을 가열하여 수분을 외부로 방출시킨다. 이러한 탈수 처리 후에, 보호절연막(32)을 N2O 플라즈마에 노출시켜 탈수와함께 막질을 개선한다.
이어서, 보호절연막(32) 상에 실리콘 질화막(33)을 CVD법에 의해 350㎚의 두께로 형성하여 보호절연막(32)에 대한 수분의 침입을 저지한다.
그 후에, 실리콘 질화막(33) 상에 폴리이미드막을 3㎛의 두께로 도포하고, 이것을 230℃에서 30분간 베이킹하여, 이것을 커버막(34)으로 한다.
상기한 실시형태에서는, 실리콘 기판(1)에 형성된 MOSFET 상에 제 1 층간절연막(10)을 형성하고, 그 위에 커패시터(Q)를 형성한 후에, 커패시터(Q) 상에 제 2 층간절연막(15)을 형성하며, 이어서, 제 2 층간절연막(15)을 CMP법에 의해 평탄화했다. 이것에 의해, 제 2 층간절연막(15)의 표면이 평탄화된 상태에서, 하부 전극(11a) 상의 홀(15c)과 상부 전극(13a) 상의 홀(15f)의 깊이가 달라지게 된다.
그래서, 메모리 셀 영역(A)의 MOSFET의 소스/드레인으로 되는 불순물 확산층(6a) 상과 커패시터(Q)의 하부 전극(11a) 상에 각각 콘택트 홀(15a∼15c)을 동시에 형성하며, 동일한 공정에 의해, 주변회로 영역(B)의 불순물 확산층(6b) 상에 콘택트 홀(15d, 15e)을 형성하는 공정을 채용했다. 그리고, 각 콘택트 홀(15a∼15e) 중에 플러그(18a∼18e)를 매립한 후에, 커패시터(Q)의 상부 전극(13a) 상에 콘택트 홀(15f)을 형성하도록 했다.
즉, 커패시터(Q)의 상부 전극(13a) 상과 하부 전극(13b) 상의 각각의 홀(15c, 15f)을 동시에 개구하는 것이 아니라, 하부 전극(11a) 상의 홀(15c)을 불순물 확산층(6a) 상의 홀(15a, 15b)과 동시에 형성하고, 이어서 그들 홀(15a∼15e) 내에 플러그(18a∼18e)를 매립하며, 그 후에 상부 전극(13a) 상에 홀(15f)을 단독으로 형성하도록 했기 때문에, 상부 전극(13a) 상에 홀(15f)을 형성할 때에 유전체막(12a)의 열화 및 커패시터 특성의 악화가 방지된다.
또한, 하부 전극(11a) 상에 홀(15c)을 형성하고, 그 중에 플러그(18c)를 충전하기 위한 새로운 공정을 부가할 필요가 없다. 또한, 커패시터(Q)와 MOSFET를 덮는 제 2 층간절연막(15)에 형성되는 콘택트 홀(15a∼15f)은 2회의 패터닝 공정에 의해 형성되게 된다.
또한, 커패시터(Q)의 상부 전극(13a) 상의 콘택트 홀(15f) 내에는 밀착층과 텅스텐막을 충전하지 않고, 제 2 층간절연막(15) 상에 형성되는 1층째의 알루미늄 배선(20b)을 직접 접속했기 때문에, 텅스텐막을 형성할 때에 사용되는 환원성 가스에 의한 커패시터의 손상은 억제된다.
또한, 상부 전극(13a) 상의 콘택트 홀(15f)로부터 인출되는 그 알루미늄 배선(20b)은 MOSFET의 불순물 확산층(6a) 상의 플러그(18b) 상에 연장되어 커패시터 상부 전극(13a)과 접속하고 있기 때문에, 구조가 복잡해지지 않는다.
그런데, 상기한 공정에서는, 커패시터(Q)의 하부 전극(11a)에 접속되는 1층째의 플러그(18c) 상에 콘택트 패드(20c, 26b) 및 플러그(25b, 30)를 통하여 2층째의 배선(26b)을 형성하도록 했으나, 도 23에 나타낸 바와 같이, 콘택트 패드(20c) 대신에 1층째의 알루미늄 배선(20g)을 접속한 구조를 채용할 수도 있다. 이것에 의해, 콘택트 패드(20c, 26b) 및 플러그(25b, 30)가 불필요해진다.
그런데, 도 10에서는 플러그(18a∼18e)의 산화를 방지하기 위해, 산소 차단성이 높은 질화 실리콘(SiN)막을 산화방지막(19)으로서 사용하고 있다. 그러나,플라즈마 CVD법에 의한 실리콘 질화막의 성막 시에 SiH4를 사용하고 있기 때문에, 플라즈마의 분해에 의해 수소가 발생하여, 강유전체막(12)의 열화를 촉진시킨다. 또한, 질화 실리콘막 중에는 수소가 함유되어 있기 때문에, 이것을 에칭할 때에도 수소가 발생하여, 애써 회복시킨 강유전체막의 특성이 열화되기 쉽다.
그러나, SiON막 대신에 TEOS 가스를 사용하여 플라즈마 CVD법에 의해 형성한 막 두께 100㎚의 SiO2막을 사용할 경우, 플러그(18a∼18e)의 산화를 방지하는 능력이 작은 것이 표 2에서 명확해졌다. 또한, TEOS 가스를 사용하여 플라즈마 CVD법에 의해 형성한 SiO2막을 이하에 TEOS막이라고도 한다.
[표 2]
산소차단막 막 두께(㎚) RTA(850℃)의W-plug 산화막 노(furnace)(650℃+550℃) 후의 W-plug 산화 수(결함 수)
SiON막 100 0 1913
TEOS막 50 42 10000(측정 범위 초과)
TEOS막 75 0 10000(측정 범위 초과)
TEOS막 100 0 10000(측정 범위 초과)
TEOS막 250 0 35
TEOS막 300 0 11
표 2는 산화방지막의 막 종류와 막 두께와 산화 조건을 나타낸 실험 결과이다.
표 2에 의하면, SiON막의 산화방지 기능이 높은 것을 알 수 있으며, 노(furnace) 내에서의 550∼650℃의 가열 후의 TEOS막은 막 두께가 250㎚ 이상일 경우, 산화방지 능력이 높음을 알 수 있다. 따라서, 산화방지막(19)으로서 TEOS막을 사용하는 경우로서 650℃∼550℃에서 가열할 경우에는 그 막 두께를 250㎚ 이상으로 한다. 또한, RTA(850℃) 후에 산화한 후에 텅스텐 플러그의 산화를 방지하기위해서는, TEOS 산화방지막을 75㎚ 이상으로 하는 것이 바람직하다. 또한, CF계 가스를 사용하여 에칭할 경우에, 막 두께 250㎚의 TEOS막의 에칭 시간은 막 두께 100㎚의 SiON막의 에칭 시간보다도 20% 정도 단축된다.
또한, 표 2의 결과는 KLA 결함 검사 측정기를 사용하여 결함 개수를 측정한 것이고, SiON의 1913개라는 것은 텅스텐 플러그의 산화 수가 아니라 어닐링에 의해 막 중에 일어난 결함을 계수(計數)한 것이다. 또한, 표 2 중의 측정 범위 초과라는 것은 산화 수가 상당히 많은 것을 나타내고 있다.
표 2에서의 TEOS막은 300∼500℃의 온도 범위에서 TEOS 가스를 원료로 하는 유기 소스를 사용하여 단주파 또는 2주파를 사용한 플라즈마 CVD에 의해 형성된다. 그리고, 그 TEOS막은 굴절률 1.44∼1.48의 값을 갖고, 스트레스 값이 1 ×108dyne/㎠ 이상의 값을 갖는 것이 바람직하다.
그런데, 도 4에 나타낸 캡슐봉함층(14)은 제 2 층간절연막(15)에 콘택트 홀(15a∼15e)을 형성할 때에 연속적으로 에칭하고 있으나, 도 24에 나타낸 바와 같이, 에칭하지 않고 남겨, 도 8에 나타낸 밀착층(17)을 형성하기 전에 RF 에칭에 의해 제거할 수도 있다. 또한, 도 11에 나타낸 바와 같이, 커패시터(Q)의 상부 전극(13a) 상에 콘택트 홀(15f)을 형성할 때에, 연속적으로 캡슐봉함층(14)을 에칭했으나, 도 25에 나타낸 바와 같이 남기도록 하여, 도 13에 나타낸 배선(20b) 등을 구성하는 도전막을 형성하기 전의 공정에서 RF 에칭에 의해 제거할 수도 있다. 이들에 의하면, 콘택트 홀(15a∼15e)의 개구 시 또는 산화방지막(19)의 에칭 시에 강유전체 커패시터(Q)에 손상을 주지 않게 된다.
또한, 커패시터(Q)의 하부 전극(11a)을 패터닝하기 전에 캡슐봉함층(14)을 형성하는 것이 아니라, 도 26에 나타낸 바와 같이 하부 전극(11a)을 패터닝한 후에, 도 27에 나타낸 바와 같이, 커패시터(Q)의 전체와 제 2 층간절연막(10)을 캡슐봉함층(14)에 의해 덮도록 할 수도 있다.
상기한 플러그는 텅스텐으로 형성하고 있으나, 티타늄, 알루미늄, 구리, 크롬, 아연, 코발트, 탄탈, 철, 니켈, 마그네슘, 몰리브덴, 리튬의 원소를 하나라도 함유하는 단층막 및 그들의 적층막일 수도 있다.
(부기 1) 반도체 기판에 형성된 제 1 불순물 영역 및 제 2 불순물 영역과 상기 반도체 기판 상에 형성된 게이트 전극을 갖는 트랜지스터와, 상기 트랜지스터를 덮고 표면이 평탄화된 제 1 절연막과, 상기 제 1 절연막 상에 형성되고 강유전체 재료와 고유전체 재료 중의 어느 하나로 이루어진 유전체막과 이것을 사이에 끼우는 상부 전극 및 하부 전극을 갖는 커패시터와, 상기 커패시터 및 상기 제 1 절연막 상에 형성되어 표면이 평탄화된 제 2 절연막과, 상기 제 1 및 제 2 절연막 중에서 상기 제 1 불순물 영역 상과 상기 하부 전극 상의 각각에 형성된 제 1 홀 및 제 2 홀과, 상기 제 1 홀 및 상기 제 2 홀의 각각 중에 동일한 재료에 의해 형성된 제 1 플러그 및 제 2 플러그와, 상기 제 2 절연막 중에서 상기 커패시터의 상기 상부 전극 상에 형성된 제 3 홀과, 상기 제 2 절연막 상에 형성된 도전막으로 구성되고 상기 제 3 홀을 통하여 상기 상부 전극에 접속되며 상기 제 1 플러그에 접속되는 제 1 도전 패턴과, 상기 도전막으로 구성되며 상기 제 2 플러그 상에 접속되는 제2 도전 패턴을 갖는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 제 1 및 제 2 절연막 중에서, 상기 트랜지스터의 상기 제 2 불순물 영역 상에 형성된 제 3 홀과, 상기 제 1 및 제 2 플러그와 동일한 재료에 의해 상기 제 3 홀 내에 형성된 제 3 플러그와, 상기 제 2 절연막 상의 상기 도전막으로 구성되며 상기 제 3 플러그 상에 접속되는 제 3 도전 패턴을 더 갖는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 제 1 및 제 2 플러그는 상기 제 2 절연막의 표면으로부터 위로 돌출되어 있는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4) 상기 제 1 및 제 2 플러그는 텅스텐으로 형성되어 있는 것을 특징으로 하는 부기 1 또는 부기 3에 기재된 반도체 장치.
(부기 5) 상기 제 2 절연막 상의 상기 도전막은 알루미늄막 또는 알루미늄 합금막인 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 반도체 장치.
(부기 6) 상기 제 1 및 제 2 도전 패턴과 상기 제 2 절연막 상에는 표면이 평탄화되고 내부에 공동(空洞)을 갖는 제 3 절연막이 형성되고, 상기 제 3 절연막의 상기 표면상에는 제 4 절연막이 형성되고, 상기 제 4 절연막에는 상기 제 3 도전 패턴에 접속되는 제 4 플러그가 형성되며, 상기 제 4 절연막 상에는 제 4 플러그에 접속되는 배선이 형성되어 있는 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 7) 반도체 기판 상에 게이트 전극을 형성하고 상기 게이트 전극의 양측에 제 1 및 제 2 불순물 영역을 형성함으로써 트랜지스터를 형성하는 공정과, 상기 트랜지스터를 덮는 제 1 절연막을 상기 반도체 기판 상에 형성하는 공정과, 강유전체 재료와 고유전체 재료 중의 어느 하나로 이루어진 유전체막과 상기 유전체막을 사이에 끼우는 상부 전극과 하부 전극을 갖는 커패시터를 상기 제 1 절연막 상에 형성하는 공정과, 상기 커패시터와 상기 제 1 절연막 상에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막의 표면을 평탄화하는 공정과, 상기 제 1 및 제 2 절연막을 패터닝하여 상기 제 1 불순물 영역 상에 제 1 홀을 형성하고 상기 커패시터의 하부 전극 상에 제 2 홀을 형성하는 공정과, 상기 제 1 홀과 상기 제 2 홀 내에 각각 동일한 재료로 이루어진 제 1 플러그와 제 2 플러그를 형성하는 공정과, 상기 제 2 절연막을 패터닝하여 상기 커패시터의 상기 상부 전극 상에 제 3 홀을 형성하는 공정과, 상기 제 3 홀 내와 상기 제 2 절연막 상에 도전막을 형성하는 공정과, 상기 도전막을 패터닝하여 상기 제 3 홀을 통하여 상기 커패시터의 상기 상부 전극과 상기 제 1 플러그에 접속되는 제 1 도전 패턴과 상기 제 2 플러그 상에 접속되는 제 2 도전 패턴을 형성하는 공정과, 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 상에 제 3 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8) 상기 제 1 및 제 2 홀의 내면과 상기 제 2 절연막의 상면 상에 밀착층을 형성하는 공정과, 상기 밀착층 상에 금속막을 형성하여 상기 금속막에 의해 상기 제 1 및 제 2 홀 내를 매립하는 공정과, 상기 금속막과 상기 밀착층을 화학 기계 연마법을 사용하여 상기 제 2 절연막 상으로부터 제거하여 상기 제 1 및 제 2 홀 내에 선택적으로 남기는 공정에 의해 상기 제 1 플러그와 상기 제 2 플러그가형성되는 것을 특징으로 하는 부기 7에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 제 1 및 제 2 플러그의 형성 후에, 상기 제 2 절연막을 진공 분위기 중에서 가열하여 탈수 처리하고, 이어서 불활성 가스의 플라즈마 처리에 의해 상기 제 2 절연막의 막질을 개선하는 공정을 갖는 것을 특징으로 하는 부기 7 또는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 불활성 가스는 수소, 헬륨, 아르곤 중의 어느 하나의 가스인 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 플라즈마 처리 후에 산화방지막을 상기 제 2 절연막 상에 형성하는 공정과, 상기 제 1 및 제 2 플러그와 상기 제 2 절연막 상에 산화방지막을 형성하는 공정과, 상기 제 3 홀을 상기 산화방지막과 상기 제 2 절연막에 형성한 후에 상기 커패시터의 결정성 개선을 위해 산소 분위기 중에서 상기 커패시터를 어닐링하는 공정과, 상기 어닐링 후에 상기 산화방지막을 에칭-백에 의해 제거하여 상기 제 1 및 제 2 플러그의 상면을 노출시키는 공정을 더 갖는 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 커패시터의 어닐링은 300∼850℃의 온도에서 실행되는 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 산화방지막은 CVD법에 의해 형성하는 질화 실리콘막, 또는 TEOS를 사용하여 플라즈마 CVD법에 의해 형성되는 막 두께 250㎚ 이상의 TEOS막인 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 산화방지막을 에칭-백에 의해 제거하는 공정에서 상기 제 2절연막도 약간 에칭되어, 상기 제 1 및 제 2 플러그의 상단부가 상기 제 2 절연막의 표면으로부터 돌출되는 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 금속막은 텅스텐막이고, 상기 밀착층은 질화 티타늄층인 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 제 1 홀과 상기 제 2 홀을 형성하는 동시에 상기 제 2 불순물 영역 상의 상기 제 1 및 제 2 절연막에 제 4 홀을 형성하는 공정과, 상기 제 1 플러그와 상기 제 2 플러그를 형성하는 동시에 상기 제 4 홀 내에 제 3 플러그를 형성하는 공정과, 상기 제 2 절연막 상의 상기 도전막을 패터닝하여 상기 제 3 플러그 상에 제 3 도전 패턴을 형성하는 공정과, 상기 제 3 플러그 상에 상기 제 3 절연막을 형성하는 공정을 더 갖는 것을 특징으로 하는 부기 7에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 제 3 절연막의 표면을 평탄화하는 공정과, 상기 제 3 절연막을 패터닝하여 적어도 상기 제 3 도전 패턴 상에 제 5 홀을 형성하는 공정과, 상기 제 5 홀 내에 제 4 플러그를 형성하는 공정과, 상기 제 3 플러그에 접속되는 제 4 도전 패턴을 상기 제 3 절연막 상에 형성하는 공정을 갖는 것을 특징으로 하는 부기 7에 기재된 반도체 장치의 제조 방법.
(부기 18) 상기 제 4 플러그는, 막 두께 90㎚ 이상의 TiN으로 이루어진 밀착층을 형성하는 공정과, 상기 밀착층 상에 텅스텐막을 형성하는 공정과, 상기 텅스텐막을 에칭-백하여 상기 제 3 절연막의 상면 측으로부터 제거하는 공정으로 형성되는 부기 17에 기재된 반도체 장치의 제조 방법.
(부기 19) 상기 밀착층 상에 도전막을 형성하는 공정과, 상기 도전막과 상기 밀착층을 패터닝하여 배선을 형성하는 공정을 갖는 것을 특징으로 하는 부기 18에 기재된 반도체 장치의 제조 방법.
(부기 20) 상기 제 3 절연막의 평탄화 후에, 상기 제 3 절연막을 진공 분위기 중에서 가열하여 탈수 처리하고, 이어서 N2O 플라즈마 처리에 의해 상기 제 3 절연막의 막질을 개선하는 공정을 갖는 것을 특징으로 하는 부기 17에 기재된 반도체 장치의 제조 방법.
(부기 21) 상기 제 3 절연막의 표면을 평탄화한 후에, 그 표면을 덮는 제 4 절연막을 형성하는 공정과, 상기 제 5 홀은 상기 제 4 절연막에도 형성되는 것을 특징으로 하는 부기 17에 기재된 반도체 장치의 제조 방법.
(부기 22) 상기 제 4 절연막의 형성 후에, 상기 제 4 절연막을 진공 분위기 중에서 가열하여 탈수 처리하고, 이어서 N2O 플라즈마 처리에 의해 상기 제 4 절연막의 막질을 개선하는 공정을 갖는 것을 특징으로 하는 부기 21에 기재된 반도체 장치의 제조 방법.
(부기 23) 상기 커패시터의 적어도 상기 상부 전극과 상기 유전체막의 패턴을 형성한 후에, 산화물로 이루어진 캡슐봉함층을 상기 커패시터 상에 형성하는 공정을 갖는 것을 특징으로 하는 부기 7에 기재된 반도체 장치의 제조 방법.
(부기 24) 상기 캡슐봉함층은 상기 제 2 및 제 3 홀을 형성할 때에, 상기 제1 및 제 2 절연막보다도 에칭 레이트가 작은 재료로 형성되는 것을 특징으로 하는 부기 23에 기재된 반도체 장치의 제조 방법.
(부기 25) 상기 제 1 및 상기 제 2 절연막은 실리콘 산화막으로서, 상기 캡슐봉함층은 알루미나, 산화 티타늄, PZT, PLZT의 막인 것을 특징으로 하는 부기 24에 기재된 반도체 장치의 제조 방법.
(부기 26) 상기 유전체막은 PLZT, 칼슘 첨가의 PLZT, PZT, SrBi2(TaxNb1-x)2O9(단, 0＜x≤1), Bi4Ti2O12중의 어느 하나인 것을 특징으로 하는 부기 7에 기재된 반도체 장치의 제조 방법.
(부기 27) 상기 캡슐봉함층은 상기 제 1 및 제 2 홀 형성 시와 상기 제 3 홀 형성 시에 연속적으로 에칭되거나, 상기 제 1 및 제 2 플러그를 구성하는 막을 형성하는 전처리로서 제 1 및 제 2 홀을 통하여 에칭하거나, 상기 도전막을 형성하는 전처리로서 상기 제 3 홀을 통하여 에칭되거나 하는 것을 특징으로 하는 부기 23에 기재된 반도체 장치의 제조 방법.
상술한 바와 같이 커패시터의 상부 전극 상의 홀과 하부 전극 상의 홀을 동시에 개구하는 것이 아니라, 하부 전극 상의 홀과 반도체 기판의 불순물 확산층 상의 홀을 동시에 형성하고, 이어서 그들 홀 내에 플러그를 매립한 후에, 커패시터의 상부 전극 상에 홀을 단독으로 형성하도록 했기 때문에, 상부 전극 상에 홀을 형성할 때에 유전체막의 열화를 억제하여, 커패시터 특성을 양호하게 유지할 수 있다.
또한, 커패시터를 덮는 제 2 절연막에는 2회의 공정에 의해 모든 홀을 형성하도록 하고 있기 때문에, 공정의 증가를 방지할 수 있다.
또한, 커패시터의 상부 전극 상의 홀 내에는 플러그를 충전하지 않고, 제 2 절연막 상에 형성되는 1층째의 배선을 직접 접속하고 있기 때문에, 플러그를 형성할 때에 사용되는 환원성 가스로부터 커패시터를 보호할 수 있다.
또한, 상부 전극 상의 홀로부터 인출되는 1층째의 배선은 트랜지스터의 불순물 영역 상의 플러그 상에 연장되어 접속되어 있기 때문에, 구조의 복잡화를 방지할 수 있다.

Claims (10)

  1. 반도체 기판에 형성된 제 1 불순물 영역 및 제 2 불순물 영역과 상기 반도체 기판 상에 형성된 게이트 전극을 갖는 트랜지스터와,
    상기 트랜지스터를 덮고 표면이 평탄화된 제 1 절연막과,
    상기 제 1 절연막 상에 형성되고 강유전체(强誘電體) 재료와 고유전체 재료 중 어느 하나로 이루어진 유전체막과 이것을 사이에 끼우는 상부 전극 및 하부 전극을 갖는 커패시터와,
    상기 커패시터 및 상기 제 1 절연막 상에 형성되어 표면이 평탄화된 제 2 절연막과,
    상기 제 1 및 제 2 절연막 중 상기 제 1 불순물 영역 상과 상기 하부 전극 상의 각각에 형성된 제 1 홀 및 제 2 홀과,
    상기 제 1 홀과 상기 제 2 홀 각각 중에 동일한 재료에 의해 형성된 제 1 플러그 및 제 2 플러그와,
    상기 제 2 절연막 중 상기 커패시터의 상기 상부 전극 상에 형성된 제 3 홀과,
    상기 제 2 절연막 상에 형성된 도전막으로 구성되고, 상기 제 3 홀을 통하여 상기 상부 전극에 접속되며 상기 제 1 플러그에 접속되는 제 1 도전 패턴과,
    상기 도전막으로 구성되며 상기 제 2 플러그 상에 접속되는 제 2 도전 패턴
    을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 절연막 중, 상기 트랜지스터의 상기 제 2 불순물 영역 상에 형성된 제 3 홀과,
    상기 제 1 및 제 2 플러그와 동일한 재료에 의해 상기 제 3 홀 내에 형성된 제 3 플러그와,
    상기 제 2 절연막 상의 상기 도전막으로 구성되며 상기 제 3 플러그 상에 접속되는 제 3 도전 패턴
    을 더 갖는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 플러그는 상기 제 2 절연막의 표면으로부터 위로 돌출되어 있는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판 상에 게이트 전극을 형성하고, 이 게이트 전극의 양측에 제 1 및 제 2 불순물 영역을 형성함으로써 트랜지스터를 형성하는 공정과,
    상기 트랜지스터를 덮는 제 1 절연막을 상기 반도체 기판 상에 형성하는 공정과,
    강유전체 재료와 고유전체 재료 중 어느 하나로 이루어진 유전체막과 이 유전체막을 사이에 끼우는 상부 전극과 하부 전극을 갖는 커패시터를 상기 제 1 절연막 상에 형성하는 공정과,
    상기 커패시터와 상기 제 1 절연막 상에 제 2 절연막을 형성하는 공정과,
    상기 제 2 절연막의 표면을 평탄화하는 공정과,
    상기 제 1 및 제 2 절연막을 패터닝하여, 상기 제 1 불순물 영역 상에 제 1 홀을 형성하고, 상기 커패시터의 하부 전극 상에 제 2 홀을 형성하는 공정과,
    상기 제 1 홀과 상기 제 2 홀 내에 각각 동일한 재료로 이루어진 제 1 플러그와 제 2 플러그를 형성하는 공정과,
    상기 제 2 절연막을 패터닝하여 상기 커패시터의 상기 상부 전극 상에 제 3 홀을 형성하는 공정과,
    상기 제 3 홀 내와 상기 제 2 절연막 상에 도전막을 형성하는 공정과,
    상기 도전막을 패터닝하여, 상기 제 3 홀을 통하여 상기 커패시터의 상기 상부 전극과 상기 제 1 플러그에 접속되는 제 1 도전 패턴과 상기 제 2 플러그 상에 접속되는 제 2 도전 패턴을 형성하는 공정과,
    상기 제 1 도전 패턴과 상기 제 2 도전 패턴 상에 제 3 절연막을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 홀의 내면과 상기 제 2 절연막의 상면 상에 밀착층을 형성하는 공정과,
    상기 밀착층 상에 금속막을 형성하여 이 금속막에 의해 상기 제 1 및 제 2 홀 내를 매립하는 공정과,
    상기 금속막과 상기 밀착층을 화학 기계 연마법을 사용하여 상기 제 2 절연막 상으로부터 제거하여, 상기 제 1 및 제 2 홀 내에 선택적으로 남기는 공정
    에 의해 상기 제 1 플러그와 상기 제 2 플러그가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 1 및 제 2 플러그의 형성 후에, 상기 제 2 절연막을 진공 분위기 중에서 가열하여 탈수 처리하고, 이어서 불활성 가스의 플라즈마 처리에 의해 상기 제 2 절연막의 막질을 개선하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 플라즈마 처리 후에 산화방지막을 상기 제 2 절연막 상에 형성하는 공정과,
    상기 제 1 및 제 2 플러그와 상기 제 2 절연막 상에 산화방지막을 형성하는 공정과,
    상기 제 3 홀을 상기 산화방지막과 상기 제 2 절연막에 형성한 후에 상기 커패시터의 결정성 개선을 위해 산소 분위기 중에서 상기 커패시터를 어닐링하는 공정과,
    상기 어닐링 후에 상기 산화방지막을 에칭-백(etching-back)에 의해 제거하여 상기 제 1 및 제 2 플러그의 상면을 노출시키는 공정
    을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 산화방지막은 CVD법에 의해 형성하는 질화 실리콘막, 또는 TEOS를 사용하여 플라즈마 CVD법에 의해 형성되는 막 두께 250㎚ 이상의 TEOS막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 산화방지막을 에칭-백에 의해 제거하는 공정에서 상기 제 2 절연막도 약간 에칭되어, 상기 제 1 및 제 2 플러그의 상단부가 상기 제 2 절연막의 표면으로부터 돌출되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 4 항에 있어서,
    상기 커패시터의 적어도 상기 상부 전극과 상기 유전체막의 패턴을 형성한 후에, 산화물로 이루어진 캡슐봉함층을 상기 커패시터 상에 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020010001818A 2000-06-19 2001-01-12 반도체 장치 및 그 제조 방법 KR100727442B1 (ko)

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