KR20050084807A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 기판(1)의 위쪽에 제1 절연막(9, 10)을 형성하는 공정과, 제1 절연막(9, 10) 상에 하부 전극(11a)과 유전체막(13a)과 상부 전극(14c)을 갖는 커패시터 Q를 형성하는 공정과, 커패시터 Q를 피복하는 제2 절연막(15, 15a, 16)을 형성하는 공정과, 제2 절연막(15, 15a, 16)을 형성한 후, 반도체 기판(1)의 이면에 응력 제어 절연막(30)을 형성하는 공정을 갖는다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 커패시터를 구비하는 반도체 장치의 제조 방법에 관한 것이다.
전원을 꺼도 정보를 기억할 수 있는 비휘발성 메모리로서, 플래시 메모리나 강유전체 메모리(FeRAM)가 알려져 있다.
플래시 메모리는 절연 게이트형 전계 효과 트랜지스터(IGFET)의 게이트 절연막 중에 매립한 플로팅 게이트를 구비하고, 기억 정보로 되는 전하를 플로팅 게이트에 축적함으로써 정보를 기억한다. 정보의 기입, 소거에는 게이트 절연막을 통과하는 터널 전류를 흘릴 필요가 있어, 비교적 높은 전압을 필요로 한다.
FeRAM은 강유전체의 히스테리시스 특성을 이용하여 정보를 기억하는 강유전체 커패시터를 구비하고 있다. 강유전체 커패시터에서, 상부 전극과 하부 전극 사이에 형성되는 강유전체막은 상부 전극 및 하부 전극 사이에 인가하는 전압에 따라 분극을 발생하고, 인가 전압의 극성을 반전하면 자발 분극의 극성도 반전한다. 이 자발 분극의 극성, 크기를 검출하면 정보를 판독할 수 있다.
FeRAM은 플래시 메모리에 비해 저전압에서 동작하여, 전력 절약형이며 고속의 기입이 가능하다고 하는 이점이 있다.
FeRAM의 메모리 셀은, 예를 들면 문헌 1(일본특허공개 2001-60669호 공보)에 기재된 바와 같이, 실리콘 기판에 형성된 MOS 트랜지스터와, 실리콘 기판 및 MOS 트랜지스터 상에 형성된 제1 층간 절연막과, 제1 층간 절연막 상에 형성된 강유전체 커패시터와, 강유전체 커패시터 및 제1 층간 절연막 상에 형성된 제2 층간 절연막과, 제1 및 제2 층간 절연막에 형성된 홀 내에 매립되어 MOS 트랜지스터에 접속되는 도전성 플러그와, 도전성 플러그와 강유전체 커패시터의 상부 전극을 접속하는 제1 배선 패턴과, 제1 배선 패턴 및 제2 층간 절연막 상에 형성된 제3 층간 절연막과, 제3 층간 절연막 상에 형성된 제2 배선 패턴을 갖고 있다.
그런데, 제1 배선 패턴을 알루미늄으로 형성하는 경우에는, 제1 배선 패턴의 인장 응력에 의해 강유전체 커패시터의 잔류 분극 특성이 열화한다. 이를 개선하기 위해, 강유전체 커패시터를 구성하는 강유전체막의 퀴리점을 초과하는 온도로 알루미늄막을 가열하여 인장 응력을 완화한 후에, 알루미늄막을 패터닝하여 배선 패턴을 형성하는 것이, 문헌 2(일본특허공개 2001-36025호 공보)에 기재되어 있다.
또한, 강유전체 커패시터에 대해 인장 응력으로 되도록 층간 절연막을 형성하는 것이 문헌 3(일본특허공개 평11-330390호 공보)에 기재되어 있다.
또한, 커패시터를 형성하기 전에 기판 표면에 형성한 SiN막의 조성 및 막두께와 동일한 조성 및 막두께를 갖는 SiN막을 기판의 이면에 형성함으로써, 기판의 휘어짐을 억제하는 방법이 문헌 4(일본특허공개 평6-188249호 공보)에 기재되어 있다.
문헌 1에 의하면, 강유전체 커패시터를 피복하는 층간 절연막은 압축(compressive) 응력이 강하고, 자신이 팽창하려고 하는 방향의 힘이 작용한다. 따라서, 강유전체 커패시터 상에 층간 절연막을 복수 겹쳐서 형성하는 경우, 성막마다, 강유전체 커패시터에는 수축력이 가해지게 되어, 강유전체 커패시터를 열화시킨다.
또한, 문헌 2에 의하면, 제1 배선 패턴끼리의 간극에는 여전히 층간 절연막이 존재하기 때문에, 제1 배선 패턴의 응력의 여하에 상관없이 층간 절연막의 압축 응력이 강유전체 커패시터를 열화시킨다고 하는 문제는 남아 있다.
또한, 문헌 3에 의하면, 인장 응력을 갖는 층간 절연막은 수분량이 많아, 수분에 의해 강유전체 커패시터를 열화시킨다고 하는 다른 문제가 생긴다.
또한, 문헌 4의 방법에서는, 웨이퍼 내에서 커패시터에 가해지는 응력의 분산이 커, 균일한 응력 조정이 어려운 것이 본원 발명자의 조사로 알 수 있었다.
도 1은 본 발명의 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도(제1).
도 2a 및 도 2b는 본 발명의 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도(제2).
도 3a 및 도 3b는 본 발명의 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도(제3).
도 4a 및 도 4b는 본 발명의 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도(제4).
도 5a 및 도 5b는 본 발명의 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도(제5).
도 6a 및 도 6b는 본 발명의 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도(제6).
도 7a 및 도 7b는 본 발명의 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도(제7).
도 8a 및 도 8b는 본 발명의 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도(제8).
도 9a 및 도 9b는 본 발명의 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도(제9).
도 10은 본 발명의 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도(제10).
도 11은 본 발명의 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도(제11).
도 12는 본 발명의 실시예에 관한 반도체 장치의 제조 방법에 의해 형성되는 커패시터 및 트랜지스터와 배선이나 도전성 패드와의 배치 관계를 도시하는 평면도.
도 13은 본 발명의 실시예에 관한 반도체 장치의 제조 방법에 의해 작성된 FeRAM의 커패시터의 스위칭 차지 분포를 나타내는 그래프.
본 발명의 목적은 층간 절연막으로 피복되는 커패시터의 특성을 양호하게, 또한 균일하게 유지, 혹은 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
상기한 과제는 반도체 기판의 위쪽에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 하부 전극과 유전체막과 상부 전극을 갖는 커패시터를 형성하는 공정과, 상기 커패시터를 피복하는 제2 절연막을 형성하는 공정과, 상기 제2 절연막을 형성한 후, 상기 반도체 기판의 이면에 응력 제어 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결된다.
본 발명에 의하면, 커패시터를 피복하는 제2 절연막을 형성한 후에, 기판의 이면에 응력 제어 절연막을 성막하고 있다. 예를 들면, 제2 절연막과 동일한 압축 응력, 또는 동일한 인장 응력을 갖도록 응력 제어 절연막을 형성한다. 이에 따라, 제2 절연막에 의해 발생하는 응력이 완화됨과 함께, 균일한 응력 조정이 가능하게 되고, 그 결과, 커패시터의 특성을 양호하면서도 균일하게 유지, 혹은 그 향상을 도모할 수 있다. 본원 발명자의 실험에 의하면, 본원 발명을 강유전체의 커패시터 절연막을 구비한 FeRAM의 제조 방법에 적용하였을 때, 스위칭 차지의 특성 및 그 불균일의 향상을 도모할 수 있었다.
또한, 웨이퍼 전체로서 응력을 저감할 수 있으므로, 플래너 구조의 FeRAM에 현저히 나타나고 있었던 소위 단열화를 방지할 수 있다. 단열화란, 복수의 커패시터에 공통하는 하부 전극 상의 단부 커패시터의 유전체막의 측부에 응력이 집중함으로써 커패시터 특성이 열화하기 쉽게 되는 현상을 말한다. 이는 TEOS를 원료로서 형성되는 절연막을 커패시터 상에 형성한 경우에 일어나는 경우가 있다.
또한, 본원 발명에서는, 특히, 제2 절연막과 응력 제어 절연막에 동일한 압축 응력을 부여할 수 있지만, 이 경우, 수분 함유량이 적은 양질의 절연막으로 커패시터를 피복할 수 있기 때문에 바람직하다.
또한, 반도체 기판의 이면에 형성한 응력 제어 절연막은 불필요하면 제거할 수 있다. 이 경우, 제2 절연막을 관통하는 홀을 통해 커패시터의 상부 전극과 접속하는 배선을 제2 절연막 상에 형성하는 공정보다 후에, 응력 제어 절연막을 제거하면 된다. 이는, 에칭에 의해 커패시터의 상부 전극의 위쪽의 제2 절연막에 형성한 홀을 통해, 커패시터의 유전체막의 막질을 개선하기 위해, 고온으로 어닐링하는 공정이 행해지지만, 이 어닐링이 종료한 후에는 그 이상의 고온의 열처리 공정은 없고, 또한 제2 절연막 상에 배선을 형성한 후에는 응력 제어 절연막을 제거하여도 일단 조정한 응력의 변화가 적기 때문이다.
이하에, 본 발명의 실시예를 도면에 기초하여 설명한다.
도 1∼도 11은 본 발명의 실시예에 관한 플래너 구조의 FeRAM의 제조 공정을 도시하는 단면도이다.
도 1에 도시하는 구조를 형성하기까지의 공정에 대하여 설명한다.
우선, 도 1에 도시하는 바와 같이, n형 또는 p형의 실리콘(반도체) 기판(1) 표면에 소자 분리 절연막(2)을 LOCOS(Local Oxidation of Silicon)법에 의해 형성한다. 소자 분리 절연막(2)으로서는, LOCOS법에 의해 형성되는 구조 외에, STI(Shallow Trench Isolation) 구조를 채용해도 된다.
이와 같은 소자 분리 절연막(2)을 형성한 후에, 실리콘 기판(1)의 메모리셀 영역 A와 주변 회로 영역 B에서의 소정의 활성 영역(트랜지스터 형성 영역)에 p형 불순물, n형 불순물을 선택적으로 도입하여, p웰(3a) 및 n웰(3b)을 형성한다. 또, 주변 회로 영역 B에서는 CMOS를 형성하기 위해 n웰(3b)뿐만 아니라, p웰(도시 생략)도 형성된다.
그 후, 실리콘 기판(1)의 활성 영역 표면을 열산화하여, 게이트 절연막(4)으로 되는 실리콘 산화막을 형성한다.
다음으로, 실리콘 기판(1)의 상측 전면에 비정질 또는 다결정의 실리콘막을 형성하고, 계속해서, 불순물의 이온 주입에 의해 실리콘막을 저저항화한다. 그 후에, 실리콘막을 포토리소그래피법에 의해 소정의 형상으로 패터닝하여, 게이트 전극(5a, 5b, 5c) 및 배선(5d)을 형성한다.
메모리셀 영역 A에서는, 1개의 p웰(3a) 상에는 2개의 게이트 전극(5a, 5b)이 거의 평행하게 간격을 두고 배치되어, 도면의 지면에 수직인 방향으로 연장되어 있다. 이들 게이트 전극(5a, 5b)은 워드선 WL의 일부를 형성하고 있다.
다음으로, 메모리셀 영역 A에서, 게이트 전극(5a, 5b)의 양측의 p웰(3a) 내에 n형 불순물을 이온 주입하여, n채널 MOS 트랜지스터의 소스/드레인으로 되는 3개의 n형 불순물 확산 영역(6a)을 형성한다. 이와 동시에, 주변 회로 영역 B의 p웰(도시 생략)에도 n형 불순물 확산 영역을 형성한다.
계속해서, 주변 회로 영역 B에서, n웰(3b) 중 게이트 전극(5c)의 양측에 p형 불순물을 이온 주입하여, p채널 MOS 트랜지스터의 소스/드레인으로 되는 p형 불순물 확산 영역(6b)을 형성한다.
계속해서, 실리콘 기판(1)의 전면에 절연막을 형성한 후, 그 절연막을 에치백하여 게이트 전극(5a∼5c)의 양측 부분에만 측벽 절연막(7)으로서 남긴다. 이러한 절연막으로서, 예를 들면 CVD(Chemical Vapor Deposition)법에 의해 산화 실리콘(SiO2)을 형성한다.
또한, 게이트 전극(5a∼5c)과 측벽 절연막(7)을 마스크로 사용하여, p웰(3a) 내에 다시 n형 불순물 이온을 주입함으로써, n형 불순물 확산 영역(6a)을 LDD 구조로 하고, 또한 n웰(3b) 내에 다시 p형 불순물 이온을 주입함으로써 p형 불순물 확산 영역(6b)도 LDD 구조로 한다.
또, n형 불순물과 p형 불순물의 분리는 레지스트 패턴을 사용하여 행해진다.
이상과 같이, 메모리셀 영역 A에서는 p웰(3a)과 게이트 전극(5a, 5b)과 그 양측의 n형 불순물 확산 영역(6a) 등에 의해 n형 MOSFET이 구성되고, 또한, 주변 회로 영역 B에서는 n웰(3b)과 게이트 전극(5c)과 그 양측의 p형 불순물 확산 영역(6b) 등에 의해 p형 MOSFET이 구성된다.
다음으로, 전면에 고융점 금속막, 예를 들면 Ti, Co의 막을 형성한 후에, 이 고융점 금속막을 가열하여 n형 불순물 확산 영역(6a), p형 불순물 확산 영역(6b)의 표면에 각각 고융점 금속 실리사이드층(8a, 8b)을 형성한다. 그 후, 웨트 에칭에 의해 미반응의 고융점 금속막을 제거한다.
다음으로, 플라즈마 CVD법에 의해 실리콘 기판(1)의 전면에 커버막(9)으로서 산질화 실리콘(SiON)막을 약 200㎚의 두께로 형성한다. 또한, TEOS 가스를 이용하는 플라즈마 CVD법에 의해 제1 층간 절연막(10)으로서 이산화 실리콘(SiO2)을 커버막(9) 상에 약 1.0㎛의 두께로 성장한다. 또, TEOS 가스를 이용하는 플라즈마 CVD법에 의해 형성되는 절연막을 이하 PE-TEOS막이라고도 한다.
계속해서, 제1 층간 절연막(10) 상면을 화학적 기계 연마(CMP : Chemical Mechanical Polishing)법에 의해 연마하여 평탄화한다.
다음으로, 도 2a에 도시하는 구조를 형성하기까지의 공정을 설명한다.
우선, 암모니아(NH3) 가스의 플라즈마에 의해, 평탄화된 제1 층간 절연막(10) 표면을 개질한다. 또한, NH3 가스의 플라즈마에 의해 절연막의 표면을 개질하는 처리를, 이하, NH3 플라즈마 처리라고도 한다.
이 공정에서의 NH3 플라즈마 처리의 조건으로서, 예를 들면, 챔버 내에 도입되는 NH3의 가스 유량을 350sccm, 챔버 내의 압력을 1Torr, 기판 온도를 400℃, 기판에 공급되는 13.56㎒의 고주파 전원의 파워를 100W, 플라즈마 발생 영역에 공급되는 350㎑의 고주파 전원의 파워를 55W, 전극·제1 층간 절연막간의 거리를 350mils, 플라즈마 조사 시간을 60초로 설정한다.
그 후에, 도 2b에 도시하는 바와 같이, 제1 층간 절연막(10) 상에 자기 배향성을 갖는 물질로 이루어지는 중간층(자기 배향층)(11)을 형성한다. 중간층(11)은, 예를 들면 다음과 같은 공정에 의해 형성된다.
우선, DC 스퍼터법에 의해 두께 20㎚의 티탄(Ti)막을 제1 층간 절연막(10) 상에 형성하고, 계속해서, RTA(rapid thermal annealing)에 의해 Ti막을 산화하여 산화 티탄(TiOx)막을 형성하고, 이 TiOx막을 중간층(11)으로 한다.
Ti막의 산화 조건으로서, 예를 들면 기판 온도를 700℃, 산화 시간을 60초간, 산화 분위기 내의 산소(O2)와 아르곤(Ar)을 각각 1%, 99%로 설정한다. 또, Ti막은 산화되지 않고 그대로의 상태로 중간층(11)으로서 사용되어도 된다.
이 중간층(11)은 이후에 형성되는 제1 도전막의 배향 강도를 높이는 요소와, 또한 제1 도전막 상에 성막되는 PZT계 강유전체막 내의 Pb가 하층으로 확산하는 것을 블록킹하는 기능이 있다. 또한, 중간층(11)은 다음에 형성되는 제1 도전막(12)과 제1 층간 절연막(10)의 밀착성을 향상하는 기능도 있다.
중간층(11)을 구성하는 자기 배향성을 갖는 물질로서는, Ti 외에, 알루미늄(Al), 실리콘(Si), 구리(Cu), 탄탈(Ta), 질화 탄탈(TaN), 이리듐(Ir), 산화 이리듐(IrOx), 플래티늄(Pt) 등이 있다. 이하의 실시예에서도, 중간층은 이들 중 어느 하나의 재료로부터 선택된다.
다음으로, 도 3a에 도시하는 구조를 형성하기까지의 공정을 설명한다.
우선, 중간층(11) 상에 제1 도전막(12)으로서 Pt막을 스퍼터법으로 175㎚의 두께로 성막한다. Pt막의 성막 조건으로서, Ar 가스압을 0.6㎩, DC 파워를 1㎾, 기판 온도를 100℃로 설정한다. 타겟은 플래티늄이다.
또, 제1 도전막(12)으로서 이리듐, 루테늄, 산화 루테늄, 산화 루테늄 스트론튬(SrRuO3) 등의 막을 형성하여도 된다. 본 실시예 및 이하의 실시예에서, 제1 도전막은 자기 배향성을 갖는 물질로 구성한다.
다음으로, 스퍼터링법에 의해 PZT((Pb(Zr1-xTix)O3)에 란탄(La)이 첨가된 PLZT(lead lanthanum zirconate titanate; (Pb1-3x/2Lax)(Zr1-yTiy)O3))막을 제1 도전막(12) 상에 100∼30O㎚, 예를 들면 240㎚의 두께로 형성하고, 이를 강유전체막(13)으로서 사용한다. 또한, PLZT막에는 칼슘(Ca)과 스트론튬(Sr)을 첨가하는 경우도 있다.
계속해서, 산소 분위기 중에 실리콘 기판(1)을 두고, RTA에 의해 PLZT막을 결정화한다. 그 결정화의 조건으로서, 예를 들면 기판 온도를 585℃, 처리 시간을 20초간, 승온 속도를 125℃/sec로 설정하고, 산소 분위기에 도입되는 O2와 Ar의 비율을 2.5%와 97.5%로 한다.
강유전체막(13)의 형성 방법으로서는, 상기한 스퍼터법 외에, 스핀온법, 졸겔법, MOD(Metal Organic Deposition)법, MOCVD법이 있다. 또한, 강유전체막(13)의 재료로서는, PLZT 외에, PZT, SrBi2(TaxNb1-x)2O9(단, 0＜x≤1), Bi4Ti2O12 등이 있다. 또, DRAM을 형성하는 경우에는, 상기의 강유전체 재료에 대신하여, (BaSr)TiO3(BST), 티탄산 스트론튬(STO) 등의 고유전체 재료를 사용하면 된다.
다음으로, 도 3b에 도시하는 바와 같이, 강유전체막(13) 상에 제2 도전막(14)을 형성한다. 제2 도전막(14)은 이하의 2 단계에 의해 형성된다.
우선, 강유전체막(13) 상에 제2 도전막(14)의 하측 도전층(14a)으로서 산화 이리듐(IrOx)막을 스퍼터링법에 의해 20∼75㎚, 예를 들면 50㎚의 두께로 형성한다. 그 후, 산소 분위기 내에서 RTA에 의해 강유전체막(13)의 결정화와 하측 도전층(14a)으로의 어닐링 처리를 행한다. RTA의 조건으로서, 기판 온도를 725℃, 처리 시간을 1분간으로 함과 함께 산소 분위기에 도입되는 O2와 Ar의 비율을 각각 1%와 99%로 한다.
계속해서, 제2 도전막(14)의 상측 도전층(14b)으로서 산화 이리듐(IrOx)막을 하측 도전층(14a) 상에 스퍼터링법에 의해 100∼300㎚, 예를 들면 200㎚의 두께로 형성한다.
또, 제2 도전막(14)의 상측 도전층(14b)으로서 플래티늄막 또는 산화 루테늄 스트론튬(SRO)막을 스퍼터법에 의해 형성하여도 된다.
다음으로, 도 4a에 도시하는 구조를 형성하기까지의 공정을 설명한다.
우선, 상부 전극 평면 형상의 레지스트 패턴(도시 생략)을 제2 도전막(14) 상에 형성한 후에, 그 레지스트 패턴을 마스크로 사용하여 제2 도전막(14)을 에칭하고, 남겨진 제2 도전막(14)의 패턴을 커패시터의 상부 전극(14c)으로서 사용한다.
그리고, 그 레지스트 패턴을 제거한 후에, 650℃, 60분간의 조건으로, 강유전체막(13)을 산소 분위기 중에서 어닐링한다. 이 어닐링은 제2 도전막(14)의 상측 도전층(14b)의 스퍼터링 시 및 제2 도전막(14)의 에칭 시에 강유전체막(13)에 생긴 손상을 원래대로 회복시키기 위해 행해진다.
계속해서, 메모리셀 영역 A에서, 커패시터 상부 전극(14c) 및 그 주변에 레지스트 패턴(도시 생략)을 형성한 상태에서 강유전체(13)를 에칭하고, 이에 따라 상부 전극(14c)의 아래에 남은 강유전체막(13)을 커패시터의 유전체막(13a)으로서 사용한다.
그리고, 레지스트 패턴(도시 생략)을 제거한 상태에서 강유전체막(13)을 질소 산소 분위기 중에서 어닐링한다. 예를 들면, 이 어닐링은 강유전체막(13) 및 그 아래의 막에 흡수된 수분 등을 탈가스하기 위해 행해진다.
다음으로, 도 4b에 도시하는 바와 같이, 상부 전극(14c), 유전체막(13a) 및 제1 도전막(12) 상에, 제1 엔캡층(15)으로서 Al2O3막을 스퍼터링법에 의해 50㎚의 두께로 상온 하에서 형성한다. 이 제1 엔캡층(15)은 환원되기 쉬운 유전체막(13a)을 수소로부터 보호하여, 수소가 그 내부에 들어가는 것을 블록킹하기 위해 형성된다.
또, 제1 엔캡층(15)으로서 PZT막, PLZT막 또는 산화 티탄을 성막하여도 된다. 엔캡층으로서의 Al2O3막, PZT막, PLZT막 또는 산화 티탄막은, MOCVD로 성막하여도 되고, 또한 스퍼터링과 MOCVD 등의 2 가지 방법에 의해 형성한 적층막으로 하여도 된다. 제1 엔캡층(15)이 적층막인 경우에는 커패시터의 열화를 고려하여 스퍼터링으로 Al2O3막을 먼저 형성하는 것이 바람직하다.
그 후에, 산소 분위기 중에서 550℃, 60분간의 조건으로 제1 엔캡층(15)을 열처리하여 그 막질을 개선한다.
다음으로, 제1 엔캡층(15) 상에 레지스트(도시 생략)를 도포하고, 이를 노광, 현상하여 상부 전극(14c) 및 유전체막(13a) 상과 그 주변에 하부 전극 평면 형상으로 남긴다. 그리고, 레지스트막을 마스크로 사용하여, 제1 엔캡층(15), 제1 도전막(12) 및 중간층(11)을 에칭하고, 이에 의해 남은 제1 도전막(12)의 패턴을 커패시터의 하부 전극(11a)으로서 사용한다. 또한, 중간층(11)도 하부 전극(11a)을 구성한다. 엔캡층(15), 제1 도전막(12) 및 중간층(11)의 에칭은 염소, 브롬 등의 할로겐 원소를 이용한 드라이 에칭에 의해 행해진다.
레지스트를 제거한 후에, 상부 전극(14c), 유전체막(13a) 등을 산소 분위기 중에서 350℃, 30분간의 조건으로 어닐링한다. 이는 후 공정에서 형성되는 막의 박리 방지를 목적으로 하고 있다.
이에 따라, 도 5a에 도시하는 바와 같이, 제1 층간 절연막(10) 상에는 하부 전극(11a)(제1 도전막(12)/중간층(11)), 유전체막(13a), 상부 전극(14c)(제2 도전막)으로 이루어지는 커패시터 Q가 형성되게 된다.
다음으로, 도 5b에 도시하는 구조를 형성하기까지의 공정을 설명한다.
우선, 제2 엔캡층(15a)으로서 Al2O3막을 스퍼터링법에 의해 2O㎚의 두께로 성막하고, 커패시터 Q 및 제1 층간 절연막(10)을 피복한다. 제2 엔캡층(15a)으로서, 제1 엔캡층(15)에 채용되는 다른 재료를 이용하여도 된다. 계속해서, 산소 분위기 중에서 650℃, 60분간의 조건으로 강유전체막(13a)을 어닐링하여 데미지로부터 회복시킨다.
계속해서, 엔캡층(15a) 상에 제2 층간 절연막(16)으로서 막두께 1500㎚의 SiO2막을 CVD법에 의해 성막한다. 제2 층간 절연막(16)의 성장은, 성막 가스로서 실란(SiH4)이나 폴리 실란 화합물(Si2F6, Si3F8, Si2F3Cl 등) 및 SiF4를 이용하여도 되고, TEOS를 이용하여도 된다. 성막 방법인 CVD법은 플라즈마 여기(ECR법 : Electron Cyclotron Resonance, ICP법 : Inductively Coupled Plasma, HDP : High Density Plasma, EMS : Electron Magneto-Sonic)나, 열 여기, 레이저광에 의한 여기 방식이어도 된다. 플라즈마 CVD법을 이용한 제2 층간 절연막(16)의 성막 조건의 일례를 이하에 나타낸다.
TEOS 가스 유량 … 460sccm
He(TEOS의 캐리어 가스) 유량 … 480sccm
O2 유량 … 7OOsccm
압력 … 9.0Torr
고주파 전원의 주파수 … 13.56㎒
고주파 전원의 파워 … 400W
성막 온도 … 390℃
다음으로, 도 6a에 도시하는 바와 같이, 제2 층간 절연막(16)의 성막 방법 및 조건과 동일한 성막 방법 및 조건으로, 실리콘 기판(1)의 이면에 막두께 15OO㎚의 SiO2막으로 이루어지는 응력 제어 절연막(30)을 성막한다.
그 후, 도 6b에 도시하는 바와 같이, 제2 층간 절연막(16) 상면을 CMP법에 의해 평탄화한다. 제2 층간 절연막(16)의 표면의 평탄화는 상부 전극(14a)의 상면으로부터 400㎚의 두께로 될 때까지 행해진다. 이 CMP법에 의한 평탄화 시에 사용되는 슬러리 중의 수분이나 그 후의 세정 시에 사용되는 세정액 중의 수분은, 제2 층간 절연막(15) 표면에 부착되거나 그 내부에 흡수된다.
따라서, 진공 챔버(도시 생략) 내에서 온도 390℃로 제2 층간 절연막(16)을 가열함으로써, 그 표면 및 내부의 수분을 외부로 방출시킨다. 이러한 탈수 처리 후에, 제2 층간 절연막(16)을 가열하면서 N2O 플라즈마에 노출하여 탈수와 함께 막질을 개선한다. 이에 따라, 후 공정에서의 가열과 물에 의한 커패시터의 열화가 방지된다. 이와 같은 탈수 처리와 플라즈마 처리는 동일한 챔버(도시 생략) 내에서 행하여도 된다. 이 챔버 내에는 실리콘 기판(1)을 싣는 지지 전극과 이에 대향하는 대향 전극이 배치되고, 대향 전극에는 고주파 전원이 접속 가능한 상태로 되어 있다. 그리고, 챔버 내에 N2O 가스를 도입한 상태에서, 대향 전극에 고주파 전원을 인가하고, 전극 간에 N2O 플라즈마를 발생시켜 절연막의 N2O 플라즈마 처리를 행한다. 이러한 N2O 플라즈마 처리에 의하면, 절연막의 적어도 표면에는 질소가 포함된다. 이와 같은 방법은 이하의 공정에 채용되어도 된다. 탈수 처리에 계속되는 플라즈마 처리 시에는 N2O 플라즈마를 사용하는 것이 바람직하지만, NO 플라즈마, N2 플라즈마 등을 사용하여도 되고, 이에 대해서는 후술하는 공정에서도 마찬가지이다. 또, 탈수 처리의 기판 온도와 플라즈마 처리의 기판 온도는 거의 동일하게 된다.
다음으로, 도 7a에 도시하는 바와 같이, 레지스트 패턴(도시 생략)을 이용하는 포토리소그래피법에 의해 제1 층간 절연막(10), 제2 엔캡층(15a), 제2 층간 절연막(16) 및 커버막(9)을 에칭하고, 메모리셀 영역 A의 불순물 확산층(6a) 상에 각각 컨택트홀(16a∼16c)을 형성함과 동시에, 주변 회로 영역 B의 불순물 확산층(6b) 상에 컨택트홀(16d, 16e)을 형성하고, 또한, 소자 분리 절연층(2) 상의 배선(5d) 상에 컨택트홀(16f)을 형성한다.
제2 층간 절연막(16), 제2 엔캡층(15a), 제1 층간 절연막(10), 커버막(9)은 CF계 가스, 예를 들면 CHF3에 CF4, Ar을 더한 혼합 가스를 이용하여 에칭된다.
다음으로, 도 7b에 도시하는 바와 같이, 제2 층간 절연막(16) 상과 컨택트홀(16a∼16f)의 내면을 사전에 처리하기 위해, RF(고주파) 에칭를 행한 후, 그 위에 스퍼터링법에 의해 티탄(Ti)막을 20㎚, 질화 티탄(TiN)막을 50㎚ 연속으로 성막하고, 이 막을 글루층(17)이라고 한다. 또한, 6불화 텅스텐 가스(WF6), 아르곤, 수소의 혼합 가스를 사용하는 CVD법에 의해, 글루층(17) 상에 텅스텐(W)막(18)을 형성한다. 또, 텅스텐막(18)의 성장 초기에는 실란(SiH4) 가스도 사용한다. 텅스텐막(18)은 각 컨택트홀(16a∼16f)을 완전하게 매립하는 두께, 예를 들면 글루층(17)의 최상면 상에서 500㎚ 정도로 한다.
계속해서, 도 8a에 도시하는 바와 같이, 제2 층간 절연막(16) 상면 상의 텅스텐막(18)과 글루층(17)을 CMP법에 의해 제거하여, 각 컨택트홀(16a∼16f) 내에만 남긴다. 이에 따라, 컨택트홀(16a∼16f) 내의 각각의 텅스텐막(18)과 글루층(17)을 도전성 플러그(17a∼17f)로서 사용한다.
그 후에, 컨택트홀(16a∼16f) 형성 후의 세정 처리, CMP 후의 세정 처리 등의 공정에서 제2 층간 절연막(16) 표면에 부착하거나 그 내부에 침투한 수분을 제거하기 위해, 다시 진공 챔버 내에서 390℃의 온도로 제2 층간 절연막(16)을 가열하여 물을 외부로 방출시킨다. 이러한 탈수 처리 후에, 제2 층간 절연막(16)을 가열하면서 N2O 플라즈마에 노출하여 막질을 개선하는 어닐링을, 예를 들면 2분간 행한다.
다음으로, 도 8b에 도시하는 바와 같이, 제2 층간 절연막(16) 상과 도전성 플러그(17a∼17f) 상에 텅스텐의 산화 방지막(19)으로서, 플라즈마 CVD법에 의해 SiON막을 약 100㎚의 두께로 성막한다.
다음으로, 도 9a에 도시하는 바와 같이, 레지스트 패턴(도시 생략)을 마스크로 사용하여 상부 전극(14c) 상의 제2 층간 절연막(16) 및 엔캡층(15, 15a)을 에칭하여 홀(16g)을 형성한다. 동시에, 워드선(WL)의 연장 방향에서 상부 전극(14c)으로부터 튀어나와 있는 하부 전극(11a) 상에도 홀을 형성한다. 또, 도 9a에서는 하부 전극(11a) 상의 홀을 도시하지 않지만, 도 12 중에서 참조 부호 20g로 표시한다.
그 에칭은 CF계 가스, 예를 들면 CHF3에 CF4와 Ar을 더한 혼합 가스를 이용하여 에칭된다. 그 후, 레지스트 패턴은 제거된다.
그 후에, 도 9a에 도시한 상태에서, 산소 분위기 중, 550℃, 60분간의 어닐링을 행하여, 홀(16g)을 통해 유전체막(13a)의 막질을 개선한다. 이 경우, 산화되기 쉬운 텅스텐으로 이루어지는 도전성 플러그(17a∼17f)는 산화 방지막(19)으로 피복되어 있기 때문에, 산화되지 않는다.
다음으로, 도 9b에 도시하는 바와 같이, 제2 층간 절연막(16) 상과 도전성 플러그(17a∼17f) 상에 있었던 산화 방지막(19)을 에치백법에 의해 에칭하여, 도전성 플러그(17a∼17f)를 노출시킨다. 이 경우, 도전성 플러그(17a∼17f)의 상단은 제2 층간 절연막(16)으로부터 위로 노출된다.
계속해서, 도전성 플러그(17a∼17f) 및 상부 전극(14c)이 노출된 상태에서, RF 에칭법에 의해 이들의 표면을 약 10㎚ 에칭(SiO2 환산)하여 청정면을 노출시킨다.
그 후에, 제2 층간 절연막(16), 도전성 플러그(17a∼17f) 상에, 알루미늄을 포함하는 4층 구조의 도전막을 스퍼터법에 의해 형성한다. 그 도전막은 아래로부터 차례로, 막두께 150㎚의 질화 티탄막, 막두께 550㎚의 구리 함유(0.5%) 알루미늄막, 막두께 5㎚의 티탄막, 막두께 150㎚의 질화 티탄막이다.
계속하여, 도 10a에 도시하는 바와 같이, 그 도전막을 포토리소그래피법에 의해 패터닝함으로써 제1∼제5 배선(20a, 20c, 20d∼20e)과 도전성 패드(20b)를 형성한다. 또, 이 때 동시에, 홀(16h) 내에도 하부 전극(11a)과 접속하는 배선을 형성한다.
메모리셀 영역 A에서, 제1 배선(20a)은 p웰(3a)의 일측쪽에 있는 상부 전극(14a)에 홀(16g)을 통해 접속되고, 또한 상부 전극(14a)에 가장 가까운 p웰(3a) 상의 도전성 플러그(17c)에 접속된다. 제2 배선(20c)은 p웰(3a)의 다른 측쪽에 있는 상부 전극(14a)에 홀(16g)을 통해 접속되고, 또한 상부 전극(14a)에 가장 가까운 p웰(3a) 상의 도전성 플러그(17a)에 접속된다. 도전성 패드(20b)는 p웰(3a)의 중앙 상에 형성된 도전성 패드(17b) 상에 섬 형상으로 형성된다. 제3∼제5 배선(20d∼20e)은 주변 회로 영역 B에서의 도전성 플러그(17d∼17f)에 접속된다.
이 공정에 의해 형성된 배선(20a, 20c)과 도전성 패드(20b)와 커패시터 및 트랜지스터의 평면적인 배치 관계를 도시하면, 도 12와 같이 된다. 도 10은 도 12의 I-I선을 따른 단면도에 상당한다. 도 12에 도시하는 바와 같이, 연속하여 띠 형상으로 연장된 하부 전극(11a) 상에 유전체막(13a)도 연속하여 띠 형상으로 연장되고, 상부 전극(14c)은 하나의 유전체막(13a) 상에 간격을 두고 복수 형성되어 있다. 다른 부호로 도시하는 것은, 도 1 내지 도 10 중의 동일한 부호로 도시하는 것과 동일하다.
다음으로, 도 11에 도시하는 구조를 형성하기까지의 공정을 설명한다.
우선, 제1∼제5 배선(20a, 20c, 20d∼20e)과 도전성 패드(20b) 상에 제3 층간 절연막(21)을 형성한 후에, 제3 층간 절연막(21)의 상면을 CMP에 의해 평탄화한다.
계속하여, 마스크(도시 생략)를 사용하여 제3 층간 절연막(21)에 비아 홀(22a, 22b)을 형성한다. 비아 홀(22a, 22b)은 메모리셀 영역 A의 p웰(3a) 상의 도전성 패드(20b) 상이나, 주변 회로 영역 B의 배선(20e) 상, 그 밖의 위치에 형성된다.
또한, 비아 홀(22a, 22b) 내에, TiN층과 W층으로 이루어지는 비아(23a, 23b)를 형성한다. 이들 비아(23a, 23b)는 비아 홀(22a, 22b) 내와 제3 층간 절연막(21) 상에 TiN층과 W층을 스퍼터법과 CVD법에 의해 형성한 후에, 제3 층간 절연막(21) 상에서 TiN층과 W층을 CMP에 의해 제거하고, 이에 따라 비아 홀(22a, 22b) 내에 비아(23a, 23b)를 남김으로써 형성된다.
계속해서, 제3 층간 절연막(21) 상에 2층째의 배선(24a∼24e)을 형성한 후에, 제3 층간 절연막(21) 및 2층째의 배선(24a∼24e) 상에 제4 층간 절연막(25)을 형성한다. 또한, 제4 층간 절연막(25)을 평탄화한 후에, 제4 층간 절연막(25) 상에, 알루미늄으로 이루어지는 도전 패턴(26)을 형성한다. 그 후에, 제4 층간 절연막(25) 및 도전 패턴(26) 상에 산화 실리콘으로 이루어지는 제1 커버 절연막(27)과 질화실리콘으로 이루어지는 제2 커버 절연막(28)을 차례로 형성한다.
그 후, 표면에 수지 등에 의해 보호막(도시 생략)을 형성한다. 또, 기판의 두께를 조정할 필요가 있는 경우, 보호막을 형성한 후, 백그라인더 처리에 의해 기판 이면을 깎는다. 이상에 의해, FeRAM의 기본적인 구조가 형성된다.
또, 응력 제어 절연막(30)은 그대로 남기고 칩화하여도 되고, 도 10의 배선(20a) 등이나 도전성 패드(20b)를 형성하는 공정의 후이며, 백그라인더 처리에 의해 기판 이면을 깎는 공정의 전까지의 어떠한 공정에서도, 백그라인더 처리 등에 의해 제거할 수 있다. 응력 제어 절연막(30)을 제거한 경우에서도, 커패시터의 유전체막의 막질 개선을 위한 어닐링이 종료한 후에는, 이후의 공정에서 그 이상의 고온으로 열처리하는 공정은 없고, 또한 배선(20a) 등을 형성한 후라면, 이후의 공정에서 그다지 큰 응력이 가해지는 공정은 없기 때문에, 기판에 대하여 작은 응력을 유지할 수 있기 때문이다.
상기한 실시예에 의해 형성된 커패시터 Q는 그 특성이 종래보다 개선되었다.
따라서, 상기한 실시예에 의해 형성된 커패시터 Q의 특성을 조사한 결과에 대해, 이하에 상세히 설명한다. 또, 이하에 설명하는 층간 절연막 및 응력 제어 절연막은 원칙적으로 산화 실리콘막이다. 경우에 따라, 다른 종류의 절연막, 예를 들면 질화 실리콘막, 산질화 실리콘막, 알루미나막 등을 이용하여도 된다.
우선, 상기한 공정에 의해 표면(S)→이면(R)의 순서로 제2 층간 절연막(16) 및 응력 제어 절연막(30)을 형성한 본 실시예에 따른 FeRAM을 준비한다. 또한, 비교 시료로서 표면(S)에만 층간 절연막을 형성한 FeRAM과, 표면(S)→이면(R)→표면(S)의 순서로 얇은 층간 절연막, 두꺼운 응력 제어 절연막 및 두꺼운 층간 절연막을 형성한 FeRAM과, 이면(R)→표면(S)의 순서로 응력 제어 절연막 및 층간 절연막을 형성한 FeRAM을 준비한다.
비교 시료의 층간 절연막 및 응력 제어 절연막의 성막 방법 및 성막 조건은, 상기한 본 실시예의 제2 층간 절연막(16) 및 응력 제어 절연막(30)의 성막 방법 및 성막 조건과 동일하게 한다. 단, 표면(S)→이면(R)→표면(S)의 시료에서는, 표면에 얇은 층간 절연막과 두꺼운 층간 절연막을 2층 성막하고 있지만, 2층의 층간 절연막의 막두께를 다른 시료의 1층의 층간 절연막의 막두께와 동일하게 하였다.
도 13은 상기 각 FeRAM에 대해 커패시터 Q의 스위칭 차지(Qsw) 분포를 조사한 결과를 나타내는 그래프이다. 도 13의 종축은 누적 발생율(%)을 나타내고, 횡축은 선형 눈금으로 표시한 스위칭 차지(Qsw)(μC/㎠)를 나타낸다.
도면 중, ○표는 표면(S)에만 층간 절연막을 형성한 FeRAM에 관한 특성을 나타내고, □표는 상기한 공정에 의해 표면(S)→이면(R)의 순서로 층간 절연막 및 응력 제어 절연막을 형성한 본 실시예의 FeRAM에 관한 특성을 나타내며, △표는 표면(S)→이면(R)→표면(S)의 순서로 층간 절연막, 응력 제어 절연막 및 층간 절연막을 형성한 FeRAM에 관한 특성을 나타내며, ◇표는 이면(R)→표면(S)의 순서로 응력 제어 절연막 및 층간 절연막을 형성한 FeRAM에 관한 특성을 나타낸다.
도 13에 따르면, 표면(S)→이면(R)의 순서로 성막한 본 실시예의 FeRAM(□표)의 경우, 표면에만 성막한 FeRAM(○표)의 경우에 비해, 1μC/㎠ 이상 스위칭 차지(Qsw) 특성이 향상됨과 함께, 분산도 13%에서 9.97%로 개선되었다.
또한, 이면(R)→표면(S)의 순서로 성막한 FeRAM(◇표)의 경우, 스위칭 차지(Qsw)의 분포가 낮은 쪽으로 퍼져, 분산이 36%로 악화되었다.
이상과 같이, 본 실시예의 반도체 장치의 제조 방법에 의하면, 커패시터를 피복하는 제2 층간 절연막(16)을 형성한 후에, 실리콘 기판(1)의 이면에 응력 제어 절연막(30)을 성막하고 있기 때문에, 제2 층간 절연막(16)의 응력을 완화할 수 있음과 함께, 균일한 응력의 조정을 행할 수 있다. 그 결과, 스위칭 차지를 비롯한 커패시터의 특성을 양호하게, 또한 균일하게 유지할 수 있고, 혹은 그 향상을 도모할 수 있다.
또한, 웨이퍼 전체로서 응력을 저감할 수 있으므로, 플래너 구조의 FeRAM에 현저히 나타나고 있었던 소위 단열화를 방지할 수 있었다. 단열화란, 복수의 커패시터에 공통하는 하부 전극(11a) 상의 단부의 커패시터의 유전체막(13a)의 측부에 응력이 집중함으로써 커패시터 특성이 열화하기 쉽게 되는 현상을 말한다. 이는 TEOS를 원료로 하여 형성되는 절연막을 커패시터 상에 형성한 경우에 일어나는 경우가 있다.
또한, 제2 층간 절연막(16)의 응력과 동일한 타입의 응력을 응력 제어 절연막(30)에 부여하면 되기 때문에, 막 중의 수분 함유량에 따라 상호 반대의 응력으로 되도록 막 응력을 조정할 필요가 없고, 제2 층간 절연막(16) 및 응력 제어 절연막(30)으로서 모두 수분 함유량이 적은, 예를 들면 압축 응력을 갖는 양질의 절연막을 이용할 수 있다.
이상, 실시예에 의해 본 발명을 상세히 설명하였지만, 본 발명의 범위는 상기 실시예에 구체적으로 나타낸 예에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위의 상기 실시예의 변경은 본 발명의 범위에 포함된다.
예를 들면, 상기의 실시예에서는 커패시터 Q의 상부로부터 커패시터 Q의 하부 전극(11a)과 하부 전극(11a) 아래의 트랜지스터와의 접속을 취하는 것을 특징으로 하는 플래너 구조의 FeRAM에 관하여 설명하였지만, 커패시터의 하부 전극(11a) 바로 아래로부터 도전성 플러그를 통해 직접 하부 전극(11a) 아래의 트랜지스터와의 접속을 취하는 것을 특징으로 하는 스택 구조의 FeRAM에도 적용 가능하다.
또한, 제2 층간 절연막(16) 및 응력 제어 절연막(30)의 성막 방법 및 성막 조건은 적층 구조나 사용 재료, 그 외를 고려하여 적절히 선택 가능하다.
또한, 상기의 실시예에서는 커패시터 바로 위의 제2 층간 절연막(16)의 응력의 영향이 가장 크기 때문에, 주로 커패시터 바로 위의 제2 층간 절연막(16)에 대해 그 응력을 상쇄하도록, 응력 제어 절연막(30)의 성막 방법 및 성막 조건을 제2 층간 절연막(16)의 성막 방법 및 성막 조건과 동일하게 하고 있다. 그러나, 실제로는 배선층(20a) 등이나 도전성 패드(20b), 제3 및 제4 층간 절연막(21, 25)의 응력의 영향이 있기 때문에, 응력 제어 절연막(30)의 성막 방법 및 성막 조건은 제2 층간 절연막(16)의 성막 방법 및 성막 조건과 동일하게 할 필요는 없고, 최종적으로 커패시터에 가해지는 응력이 작게 되도록 적절하게 선택할 수 있다.
또한, 제2 층간 절연막(16) 및 응력 제어 절연막(30)을 각각 SiO2막 단층으로 구성하고 있지만, 각각 SiO2막 대신에 실리콘 질화막, 알루미나막 등의 단층으로 구성하는 것도 가능하다.
또한, 제2 층간 절연막(16) 및 응력 제어 절연막(30)을 각각 단층으로 구성하고 있지만, 각각 동일한 종류의 절연막 또는 다른 종류의 절연막으로 이루어지는 2층 이상의 다층 구조로 구성하는 것도 가능하다.
또한, 제2 층간 절연막(16) 및 응력 제어 절연막(30)을 성막 온도 390℃ 조건의 화학적 기상 성장 방법으로 형성하고 있지만, 400℃ 이하이며, 성막 가능한 성막 온도 조건의 화학적 기상 성장 방법으로 형성하는 것도 가능하다.
이상, 설명한 바와 같이 본 발명에 따르면, 커패시터를 피복하는 제2 절연막을 형성한 후에, 기판의 이면에 응력 제어 절연막을 성막하고 있다. 이에 따라, 제2 절연막에 의해 발생하는 응력이 완화됨과 함께, 균일한 응력 조정이 가능하게 되어, 그 결과, 커패시터의 특성을 양호하게, 또한 균일하게 유지할 수 있고, 혹은 그 향상을 도모할 수 있다.
또한, 웨이퍼 전체로서 응력을 저감할 수 있으므로, 플래너 구조의 FeRAM에 현저히 나타나고 있었던 소위 단열화를 방지할 수 있다.

Claims (15)

  1. 반도체 기판의 위쪽에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 하부 전극과 유전체막과 상부 전극을 갖는 커패시터를 형성하는 공정과,
    상기 커패시터를 피복하는 제2 절연막을 형성하는 공정과,
    상기 제2 절연막을 형성한 후, 상기 반도체 기판의 이면에 응력 제어 절연막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 절연막 및 상기 응력 제어 절연막은 모두 동일한 압축 응력 또는 동일한 인장 응력을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 절연막 및 응력 제어 절연막은 각각 2층 이상의 다층 구조를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 절연막 및 응력 제어 절연막은 실리콘을 포함하는 절연막의 단층 또는 다층 구조인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 절연막 및 응력 제어 절연막을 화학 기상 성장법에 의해 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제2 절연막 및 응력 제어 절연막을 400℃ 이하의 성막 온도로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 제2 절연막 및 응력 제어 절연막을 동일한 화학 기상 성장법 및 성막 조건으로 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 커패시터의 유전체막의 재료는 강유전체인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 절연막을 형성하는 공정 전에,
    상기 반도체 기판 상에 트랜지스터를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 하부 전극 상에 복수의 커패시터가 형성되어 있고, 상기 하부 전극은 상기 복수의 커패시터에 대해 공통으로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 커패시터의 하부 전극은 상기 유전체막 및 상부 전극으로 피복되어 있지 않은 컨택트 영역을 갖고, 상기 제2 절연막을 형성한 후에 상기 트랜지스터의 위쪽에 상기 제1 및 제2 절연막을 관통하는 제1 홀을 형성하는 공정과,
    상기 컨택트 영역의 위쪽에 상기 제2 절연막을 관통하는 제2 홀을 형성하는 공정과,
    상기 커패시터의 상부 전극의 위쪽에 상기 제2 절연막을 관통하는 제3 홀을 형성하는 공정과,
    상기 제1 및 제2 홀을 통해 상기 하부 전극과 상기 트랜지스터를 접속하는 배선을 상기 제2 절연막 상에 형성하는 공정과,
    상기 제3 홀을 통해 상기 상부 전극과 상기 트랜지스터를 접속하는 배선을 상기 제2 절연막 상에 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 커패시터의 하부 전극 바로 아래의 제1 절연막을 관통하는 홀을 통해 상기 하부 전극과 상기 트랜지스터가 접속되어 있고, 상기 제2 절연막을 형성한 후에 상기 커패시터의 상부 전극의 위쪽에 상기 제2 절연막을 관통하는 제4 홀을 형성하는 공정과,
    상기 제4 홀을 통해 상기 상부 전극과 접속하는 배선을 상기 제2 절연막 상에 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 커패시터를 형성하는 공정 후에,
    상기 커패시터를 어닐링하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 커패시터를 어닐링하는 공정은, 상기 커패시터의 상부 전극의 위쪽에 상기 제2 절연막을 관통하는 제3 또는 제4 홀을 형성하는 공정의 후이며, 상기 제3 또는 제4 홀을 통해 산소 분위기 중에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 배선을 형성하는 공정보다 후에,
    상기 응력 제어 절연막을 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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