KR101037419B1 - 반도체 소자 및 그의 형성 방법 - Google Patents
반도체 소자 및 그의 형성 방법 Download PDFInfo
- Publication number
- KR101037419B1 KR101037419B1 KR1020090131587A KR20090131587A KR101037419B1 KR 101037419 B1 KR101037419 B1 KR 101037419B1 KR 1020090131587 A KR1020090131587 A KR 1020090131587A KR 20090131587 A KR20090131587 A KR 20090131587A KR 101037419 B1 KR101037419 B1 KR 101037419B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- storage electrode
- conductive layer
- semiconductor substrate
- electrode contact
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 79
- 238000000034 method Methods 0.000 title claims abstract description 61
- 238000003860 storage Methods 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 239000000463 material Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 8
- 230000007547 defect Effects 0.000 abstract description 8
- 238000002955 isolation Methods 0.000 abstract description 3
- 230000009977 dual effect Effects 0.000 abstract 2
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 81
- 239000010408 film Substances 0.000 description 17
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000003754 machining Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000427 thin-film deposition Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 239000011265 semifinished product Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Materials Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명의 반도체 소자의 형성 방법은 반도체 기판 상부와 접속되는 저장전극 콘택 플러그를 형성함과 동시에 상기 반도체 기판 배면에 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층 하부에 제 2 도전층을 형성하는 단계와, 상기 제 2 도전층 하부에 절연막을 형성하는 단계와, 저장전극 콘택 플러그와 접속되는 저장전극을 형성하는 단계를 포함하여, 저장전극 콘택 물질 및 저장전극 물질과 같이 반도체 기판에 대하여 동일한 응력을 갖는 물질이 연속 증착되어도 반도체 기판에 가해지는 응력을 감소시켜, 저장전극 콘택과 저장전극 사이에 응력에 의한 결함을 방지할 수 있는 효과를 제공한다.
반도체 기판, 인장응력
Description
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 반도체 기판에 가해지는 응력을 완화시키는 반도체 소자 및 그의 형성 방법에 관한 것이다.
일반적으로, 반도체 제조 공정은 크게 가공(fabrication), 전기적 다이 분류(electrical die sorting), 조립(assembly) 및 검사(test)로 구분된다. 가공 공정은 웨이퍼에 확산, 포토리소그래피(photolithography), 박막 증착 공정 등을 여러 차례 반복 진행하면서 전기 회로들을 형성하여 웨이퍼 상태에서 전기적으로 완전하게 동작하는 반제품이 만들어지는 모든 과정을 말한다. 가공 공정의 마지막 단계인 보호층의 사진 식각 공정이 완료되면 전기적 다이 분류 공정을 진행한다. 전기적 다이 분류 공정은 웨이퍼 상에 만들어진 각 칩의 전기적 특성 검사를 통해 불량 칩을 선별하는 과정을 말한다.
보다 구체적으로, 포토리소그래피 공정은 웨이퍼의 최상층을 선택적으로 제거하여 미세패턴을 형성하는 기술이다. 이러한 포토리소그래피 공정은 웨이퍼 상에 포토레지스트 막(photoresist layer)을 형성하는 포토레지스트 코팅 공정, 마스크 상에 형성된 소정의 회로 패턴들을 축소시켜 포토레지스트 막에 노광하는 노광(exposure)공정, 노광공정으로 인해 성질이 변화된 포토레지스트 막을 선택적으로 제거하는 현상(develope)공정, 현상공정으로 인해 포토레지스트 막의 외부로 노출된 하부막을 제거하는 식각 공정 및 남아있는 포토레지스트 막을 제거하는 스트립(strip)공정을 포함한다.
포토리소그래피 공정은 웨이퍼 상에 패턴을 형성하는 공정이기 때문에 포토레지스트 막의 균일성 및 패턴을 노광시키는 광의 초점이 매우 중요하다. 이로 인해 상술한 포토리소그래피 공정들을 진행하기 위해서는 웨이퍼를 평평한 공정 테이블 위에 올려놓고, 공정을 진행하는 동안 웨이퍼가 움직이지 않도록 공정 테이블에 진공압을 형성시켜 웨이퍼를 공정 테이블에 흡착시킨다.
노광공정을 진행하는 공정 테이블에는 가이드 링, 복수개의 지지 핀들, 리프트 핀들 및 진공 홀들이 형성된다. 가이드 링은 공정 테이블의 가장자리를 따라 형성되고, 공정 테이블의 상부면에서 소정 높이로 돌출된다. 가이드 링의 내측 직경은 웨이퍼의 직경보다 작게 형성되고, 가이드 링의 외측 직경은 웨이퍼의 직경보다 크게 형성되어 웨이퍼가 공정 테이블 상에 놓여지면 가이드 링의 일부분과 오버랩된다. 이러한 가이드 링은 진공 테이블 상에 발생된 진공압이 외부로 새어나가지 않도록 밀봉하는 역할을 한다.
한편, 반도체 기판 상에 박막 증착 공정 및 패터닝 공정들이 다수번 반복되면서 증착되는 박막의 특성에 따라 압축응력(Compressive Stress) 또는 인장응 력(Tensile Stress)를 받게된다. 반도체 기판에 가해지는 스트레스가 과하게 되면 전기적인 특성이 변화하거나 물리적인 구조의 결함을 유발하게 된다.
예를 들면, 저장전극 콘택을 구성하는 폴리실리콘과 저장전극을 구성하는 티타늄질화막(TiN)은 모두 반도체 기판에 대하여 인장 응력을 갖는다. 따라서, 저장전극 콘택을 형성한 후, 저장전극을 형성하는 과정동안 반도체 기판에는 동일한 응력이 가중된다. 뿐만아니라, 저장전극 콘택과 저장전극 사이 계면의 응력도 증가한다. 응력이 가중되면서 저장전극의 계면에서는 결함이 유발되고, 이후 습식 식각 공정이 수행되는 동안 저장전극의 계면에 발생한 결함으로 습식액이 침투하여 저장전극 콘택까지 식각되어 불량을 유발하게 되는 문제가 발생한다.
본 발명은 반도체 기판에 대하여 동일한 응력을 갖는 물질이 연속 증착되는 경우 계면에 결함을 유발하여 후속에서 진행되는 식각공정에 의해 식각액이 계면에 발생한 결함에 침투하여 불량을 유발하는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판 상부에 형성된 저장전극 콘택 플러그와, 상기 저장전극 콘택 플러그와 접속되는 저장전극과, 상기 반도체 기판의 배면에 형성된 이중의 도전층과, 상기 이중의 도전층 하부에 형성된 절연막을 포함하는 것을 특징으로 한다.
이때, 상기 반도체 기판의 배면에 형성된 이중의 도전층은 상기 반도체 기판의 배면에 제 1 인장응력을 형성하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택 플러그는 상기 반도체 기판의 상면에 상기 제 1 인장응력 보다 작은 제 2 인장응력을 형성하는 것을 특징으로 한다.
그리고, 상기 저장전극의 측벽에 형성되는 희생절연막과, 상기 희생절연막 하부에 구비되는 식각정지막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 이중의 도전층 하부에 형성된 상기 절연막은 상기 식각정지막과 동일한 물질인 것을 특징으로 한다.
그리고, 상기 이중의 도전층은 상기 저장전극 콘택 플러그와 동일한 물질인 것을 특징으로 한다.
그리고, 상기 저장전극 콘택 플러그는 상기 반도체 기판에 형성된 게이트 패턴과 평탄화된 높이를 갖는 랜딩플러그와 접속되는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판 상부와 접속되는 저장전극 콘택 플러그를 형성함과 동시에 상기 반도체 기판 배면에 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층 하부에 제 2 도전층을 형성하는 단계와, 상기 제 2 도전층 하부에 절연막을 형성하는 단계와, 저장전극 콘택 플러그와 접속되는 저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택 플러그를 형성하는 단계 이전, 상기 반도체 기판 상에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴과 평탄화된 높이를 갖는 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 도전층을 형성하는 단계는 퍼니스(furnace)에서 수행되는 것을 특징으로 한다.
그리고, 상기 제 1 도전층을 형성하는 단계는 상기 저장전극 콘택 플러그와 동일한 물질로 형성되는 것을 특징으로 한다.
그리고, 상기 제 1 도전층 하부에 제 2 도전층을 형성하는 단계는 상기 저장전극 콘택 플러그 상부 및 상기 제 1 도전층 하부에 상기 제 2 도전층을 형성하는 단계와, 상기 저장전극 콘택 플러그가 노출되도록 상기 제 2 도전층에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 도전층을 형성하는 단계는 퍼니스(furnace)에서 수행되는 것을 특징으로 한다.
그리고, 상기 제 2 도전층을 형성하는 단계는 상기 제 1 도전층과 동일한 물질로 형성하는 것을 특징으로 한다.
그리고, 상기 제 2 도전층 하부에 절연막을 형성하는 단계와 동시에 상기 저장전극 콘택 플러그 상부에 식각정지막을 형성하는 단계가 수행되는 것을 특징으로 한다.
그리고, 상기 저장전극을 형성하는 단계는 상기 식각정지막 상부에 희생절연막을 형성하는 단계와, 상기 저장전극 콘택 플러그가 노출되도록 상기 희생절연막 및 상기 식각정지막을 식각하여 저장전극 예정 영역을 형성하는 단계와, 상기 저장전극 예정 영역 표면에 저장전극용 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 저장전극 콘택 물질 및 저장전극 물질과 같이 반도체 기판에 대하여 동일한 응력을 갖는 물질이 연속 증착되어도 반도체 기판에 가해지는 응력을 감소시켜, 저장전극 콘택과 저장전극 사이에 응력에 의한 결함을 방지할 수 있는 효과를 제공한다.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 반도체 소자를 나타낸 단면도이고, 도 2a 내지 도 2e는 본 발명의 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 반도체 소자는 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 내에 구비된 게이트 패턴(106)과, 게이트 패턴(106) 사이에 매립된 랜딩플러그(108)와, 랜딩플러그(108)와 접속되는 저장전극 콘택 플러그(114a)와, 저장전극 콘택 플러그(114a)와 접속되는 저장전극(122)과, 반도체 기판(100)의 배면에 구비되는 이중의 도전층(114r,116r)과, 도전층(116r) 하부에 구비된 절연막(118r)을 포함한다. 그리고, 저장전극(122)의 측벽에 형성된 층간절연막(120) 하부에 구비되는 식각정지막(118)을 더 포함한다.
여기서, 도전층(114r,116r)은 저장전극 콘택 플러그(114a)와 동일한 물질인 것이 바람직하다. 그리고, 절연막(118r)은 저장전극(122) 하부에 구비되는 식각정지막(118)과 동일한 물질인 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 반도체 소자는 반도체 기판의 배면에 이중의 도전층 구조를 형성하여 반도체 기판의 배면에 큰 인장응력이 가해지도록 함으로써, 반도체 기판 상부에 저장전극이 형성될 때 반도체 기판 상면으로 발생하는 인장응력이 반도체 기파의 배면에 형성된 인장응력에 의해 상쇄되도록 하여 반도체 기판이 휘어지는 문제를 방지할 수 있다.
도 2a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 내에 구비된 리세스 상에 게이트 패턴(106)을 형성한다. 여기서, 게이트 패턴(106)은 게이트 산화막, 게이트 도전층, 하드마스크층 및 스페이서를 포함하는 것이 바람직하다. 이어서, 활성영역(104)과 접속되도록 랜딩플러그용 도전층을 형성한 후, 게이트 패턴(106) 상부가 노출되도록 평탄화 식각 공정을 수행하여 랜딩플러그(108)를 형성한다. 이어서, 전체 상부에 층간절연막(110,112)를 형성한다. 이어서, 저장전극 콘택용 도전층(114)을 형성한다. 동시에, 반도체 기판(100)의 배면(背面)에도 도전층(114r)을 형성한다. 여기서, 반도체 기판(100)의 배면에 형성되는 도전층(114r)은 저장전극 콘택용 도전층(114)과 동일한 물질인 것이 바람직하고, 퍼니스 타입(furnace type)으로 형성되는 것이 바람직하다. 그리고, 저장전극 콘택용 도전층(114)이 형성됨과 동시에 형성되는 것이 바람직하다. 여기서, 반도체 기판(100)의 배면에 형성된 도전층(114r)이 반도체 기판에 가하는 인장응력은 반도체 기판(100)의 상면에 형성된 도전층(114)이 반도체 기판에 가하는 인장응력보다 큰 것이 바람직하다. 따라서, 도전층(114r)에 의해 반도체 기판(100)의 배면에 더 많은 인장응력이 가해진다.
도 2b에 도시된 바와 같이, 저장전극 콘택용 도전층(114) 상부에 도전층(116)을 형성한다. 이때, 여기서 도전층(116)은 저장전극 콘택용 도전층(114)과 동일한 물질인 것이 바람직하다. 이와 동시에 반도체 기판(100)의 배면에 형성된 도전층(114r)의 하부에 도전층(116r)을 형성한다. 마찬가지로, 도전층(116r)은 도전층(116)과 동일한 물질인 것이 바람직하고, 퍼니스 타입으로 형성되는 것이 바람직하다.
도 2c에 도시된 바와 같이, 저장전극 콘택용 도전층(114)이 노출되도록 도전층(116)에 평탄화 식각 공정을 수행하여 제거한다. 이때, 도전층(116)에 평탄화 식각 공정을 수행하는 것은 반도체 기판(100) 상면에 형성된 도전층(116)만 제거하고, 반도체 기판(100)의 배면에 형성된 도전층(116r)은 제거되지 않도록 하기 위함 이다. 여기서, 도전층(116)을 제거하는 이유는 반도체 기판(100)의 배면에 형성된 도전층(116r)에 의해 반도체 기판(100)의 배면에 가해지는 인장응력이 반도체 기판(100)의 상면에 가해지는 인장응력보다 커지도록 하기 위함이다. 즉, 반도체 기판(100)의 배면에는 도전층(114r,116r)에 의해 반도체 기판(100)의 상면에 가해지는 인장응력보다 훨씬 큰 인장응력이 가해지게 된다. 이와 같이 반도체 기판(100)의 배면에 훨씬 큰 인장응력이 가해지게 하는 것은 후속 공정에 도전층(114)과 접속되는 저장전극에 의해 반도체 기판(100)에 가해지는 인장응력을 상쇄시켜 반도체 기판이 휘어지는 현상을 방지하도록 하기 위함이다.
도 2d에 도시된 바와 같이, 층간절연막(112)이 노출되도록 에치백 공정을 수행하여 저장전극 콘택 플러그(114a)를 형성한다.
도 2e에 도시된 바와 같이, 저장전극 콘택 플러그(114a)를 포함하는 전체 상부에 식각정지막(118) 및 희생절연막(120)을 형성한다. 여기서, 식각정지막(118)을 형성함과 동시에 반도체 기판(100)의 배면에 형성된 도전층(116r) 하부에 절연막(118r)을 형성한다. 여기서, 식각정지막(118)과 절연막(118r)은 동일한 물질인 것이 바람직하고, 질화막인 것이 바람직하다. 이어서, 저장전극 예정 영역을 정의하는 감광막 패턴(미도시)을 형성한 후, 저장전극 콘택이 노출되도록 희생절연막(120) 및 식각정지막(118을 식각한다. 그 다음, 저장전극 예정 영역의 표면에 저장전극(122)을 형성한다. 이때, 저장전극(122)에 의해 반도체 기판(100)의 상면에 가해지는 인장응력은 반도체 기판(100)의 배면에 형성된 도전층(114r,116r)에 의해 가해지고 있던 인장응력으로 인해 상쇄된다.
본 발명은 반도체 기판의 배면에 형성된 2중의 도전층에 의해 가해지는 인장응력에 의해 반도체 기판의 상면에 형성된 저장전극에 의해 가해지는 인장응력이 상쇄되도록 함으로써 반도체 기판이 휘어지는 현상을 방지함으로써, 저장전극과 저장전극 콘택에 가해지는 응력을 감소시켜 반도체 소자의 열화를 방지할 수 있다.
도 1은 본 발명의 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2e는 본 발명의 반도체 소자의 형성 방법을 나타낸 단면도.
Claims (16)
- 반도체 기판 상부에 형성된 저장전극 콘택 플러그;상기 저장전극 콘택 플러그와 접속되는 저장전극;상기 반도체 기판의 배면에 형성된 이중의 도전층; 및상기 이중의 도전층 하부에 형성된 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 반도체 기판의 배면에 형성된 이중의 도전층은상기 반도체 기판의 배면에 제 1 인장응력을 형성하는 것을 특징으로 하는 반도체 소자.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.청구항 2에 있어서,상기 저장전극 콘택 플러그는상기 반도체 기판의 상면에 상기 제 1 인장응력 보다 작은 제 2 인장응력을 형성하는 것을 특징으로 하는 반도체 소자.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 저장전극의 측벽에 형성되는 희생절연막; 및
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.청구항 4에 있어서,상기 이중의 도전층 하부에 형성된 상기 절연막은상기 식각정지막과 동일한 물질인 것을 특징으로 하는 반도체 소자.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 이중의 도전층은상기 저장전극 콘택 플러그와 동일한 물질인 것을 특징으로 하는 반도체 소자.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 저장전극 콘택 플러그는상기 반도체 기판에 형성된 게이트 패턴과 평탄화된 높이를 갖는 랜딩플러그와 접속되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상부와 접속되는 저장전극 콘택 플러그를 형성함과 동시에 상기 반도체 기판 배면에 제 1 도전층을 형성하는 단계;상기 제 1 도전층 하부에 제 2 도전층을 형성하는 단계;상기 제 2 도전층 하부에 절연막을 형성하는 단계; 및저장전극 콘택 플러그와 접속되는 저장전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.청구항 8에 있어서,상기 저장전극 콘택 플러그를 형성하는 단계 이전,상기 반도체 기판 상에 게이트 패턴을 형성하는 단계; 및상기 게이트 패턴과 평탄화된 높이를 갖는 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.청구항 8에 있어서,상기 제 1 도전층을 형성하는 단계는퍼니스(furnace)에서 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.청구항 8에 있어서,상기 제 1 도전층을 형성하는 단계는상기 저장전극 콘택 플러그와 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.상기 제 1 도전층 하부에 제 2 도전층을 형성하는 단계는상기 저장전극 콘택 플러그 상부 및 상기 제 1 도전층 하부에 상기 제 2 도전층을 형성하는 단계; 및상기 저장전극 콘택 플러그가 노출되도록 상기 제 2 도전층에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.청구항 8에 있어서,상기 제 2 도전층을 형성하는 단계는퍼니스(furnace)에서 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.청구항 8에 있어서,상기 제 2 도전층을 형성하는 단계는상기 제 1 도전층과 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.청구항 8에 있어서,상기 제 2 도전층 하부에 절연막을 형성하는 단계와 동시에상기 저장전극 콘택 플러그 상부에 식각정지막을 형성하는 단계가 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.청구항 15에 있어서,상기 저장전극을 형성하는 단계는상기 식각정지막 상부에 희생절연막을 형성하는 단계;상기 저장전극 콘택 플러그가 노출되도록 상기 희생절연막 및 상기 식각정지막을 식각하여 저장전극 예정 영역을 형성하는 단계; 및상기 저장전극 예정 영역 표면에 저장전극용 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090131587A KR101037419B1 (ko) | 2009-12-28 | 2009-12-28 | 반도체 소자 및 그의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090131587A KR101037419B1 (ko) | 2009-12-28 | 2009-12-28 | 반도체 소자 및 그의 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101037419B1 true KR101037419B1 (ko) | 2011-05-30 |
Family
ID=44366694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090131587A KR101037419B1 (ko) | 2009-12-28 | 2009-12-28 | 반도체 소자 및 그의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101037419B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004172478A (ja) | 2002-11-21 | 2004-06-17 | Fujitsu Ltd | 半導体装置及びその製造方法、該半導体装置に係る測定用治具 |
| KR20050084807A (ko) * | 2005-02-18 | 2005-08-29 | 후지쯔 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| KR20070100423A (ko) * | 2007-09-04 | 2007-10-10 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
-
2009
- 2009-12-28 KR KR1020090131587A patent/KR101037419B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004172478A (ja) | 2002-11-21 | 2004-06-17 | Fujitsu Ltd | 半導体装置及びその製造方法、該半導体装置に係る測定用治具 |
| KR20050084807A (ko) * | 2005-02-18 | 2005-08-29 | 후지쯔 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| KR20070100423A (ko) * | 2007-09-04 | 2007-10-10 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7319073B2 (en) | Method of reducing silicon damage around laser marking region of wafers in STI CMP process | |
| US9711611B2 (en) | Modified self-aligned contact process and semiconductor device | |
| KR20090023825A (ko) | 반도체 소자의 미세 패턴 형성방법 | |
| CN111128692A (zh) | 光刻站点三层薄膜堆叠结构片返工工艺方法 | |
| JP2009060074A (ja) | 半導体素子のコンタクト形成方法 | |
| KR20210021227A (ko) | 반도체 장치의 제조 방법 | |
| US7671446B2 (en) | Semiconductor capacitor and manufacturing method | |
| KR101037419B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| CN110767602A (zh) | 接触孔形成方法 | |
| US10910332B2 (en) | Semiconductor device and manufacture thereof | |
| CN107785307B (zh) | 具有台阶型的氮化钛图形的制造方法 | |
| KR20080088679A (ko) | 반도체 소자의 제조방법 | |
| KR20100078947A (ko) | 반도체 소자의 제조방법 | |
| JP2010232669A (ja) | 半導体装置及び半導体製造方法 | |
| KR100681679B1 (ko) | 반도체 소자 제조 방법 | |
| KR20060104398A (ko) | 반도체 소자의 제조 방법 | |
| KR100645459B1 (ko) | 반도체 장치 제조 방법 | |
| CN107968045B (zh) | 蚀刻方法 | |
| KR100944344B1 (ko) | 반도체소자의 제조방법 | |
| CN114093813A (zh) | 一种用于半导体器件的接触孔的制作方法 | |
| TWI552313B (zh) | 同時製作晶胞區與周邊區之半導體元件的方法 | |
| TW202301690A (zh) | 半導體結構及其形成方法 | |
| KR100909624B1 (ko) | 반도체 소자의 층간절연막 평탄화방법 | |
| US20080003767A1 (en) | Method for fabricating semiconductor device | |
| KR20090123201A (ko) | 반도체 소자의 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |