KR20100078947A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 포토 공정시 오버레이 정확도를 확보할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 패턴 형성 영역 및 정렬 키 형성 영역을 구비한 반도체 기판의 상부에 상기 패턴 형성 영역에 대응해서 콘택홀을 구비하고 상기 정렬 키 형성 영역에 대응해서 트렌치를 구비한 절연막을 형성하는 단계와, 상기 콘택홀을 매립하도록 절연막 상에 금속막을 형성하는 단계와, 상기 패턴 형성 영역에 콘택 플러그가 형성되도록 상기 절연막이 노출될 때까지 CMP 공정으로 금속막을 제거하는 단계 및 상기 정렬 키 형성 영역에서의 절연막 상면과 트렌치 저면간의 단차가 증가되도록 선택적으로 정렬 키 형성 영역에서의 트렌치 내에 잔류되어 있는 금속막을 제거하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 콘택과 절연막의 단차를 증가시켜 포토 공정시 오버레이 정확도를 확보하여 소자의 불량 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자를 제조함에 있어서 콘택홀을 포함한 각종 도전 패턴들은 포토 리소그라피(Photo lithography; 이하, 포토) 공정을 통해 형성하는 것이 일반적이다. 이러한 포토 공정은 피식각층 상에 감광막을 도포하는 공정과 상기 감광막을 포토 마스크를 이용해서 노광하는 공정 및 상기 노광된 감광막을 현상하는 공정을 포함하며, 이렇게 형성된 감광막 패턴을 이용해서 피식각층을 식각함에 따라 콘택홀을 포함한 각종 도전 패턴들을 형성하게 된다.
여기서, 상기 노광 공정을 수행하기 위해서는 웨이퍼와 포토 마스크들 간의 정확한 정렬이 필요하다. 이것은 다층 구조의 반도체 소자를 제조함에 있어 상하부층들 간의 오버레이(Overlay) 정확도가 크게 요구되기 때문이다. 이에, 통상의 반도체 제조 공정에서는 상하부층들 간의 오버레이 정확도를 확보하기 위해 정렬 키(Alignmnet key)가 사용되고 있다.
그러나, 도 1에 도시된 바와 같이, 정렬 키 형성 영역의 경우에는 베리어막(104) 및 텅스텐막(106)으로 이루어진 금속막(108)을 격리하기 위한 CMP(Chemical mechanical polishing) 공정 후에 상기 정렬 키 형성 영역에서의 절연막(102) 상면과 트렌치(T) 저면간의 단차(h1)가 감소될 뿐만 아니라 정렬 키의 평탄화로 인하여 상기 정렬 키가 라운딩(Rounding)되는 손상이 발생된다.
이로 인해, 상기 정렬 키의 경계가 불명확해져서 상기 정렬 키를 인식하지 못하는 불량이 발생된다. 그 결과, 후속하는 포토 공정시 오버레이 리딩(Overlay reading)이 불가능하게 되어, 소자의 불량 및 제조 수율의 저하가 발생된다.
여기서, 도면부호 100은 반도체 기판을 나타내며, 도 1은 정렬 키 형성 영역에 대해서만 도시하도록 한다.
본 발명은 포토 공정시 오버레이 정확도를 확보할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 오버레이 정확도를 확보하여 소자의 불량 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 패턴 형성 영역 및 정렬 키 형성 영역을 구비한 반도체 기판의 상부에 상기 패턴 형성 영역에 대응해서 콘택홀을 구비하고 상기 정렬 키 형성 영역에 대응해서 트렌치를 구비한 절연막을 형성하는 단계와, 상기 콘택홀을 매립하도록 절연막 상에 금속막을 형성하는 단계와, 상기 패턴 형성 영역에 콘택 플러그가 형성되도록 상기 절연막이 노출될 때까지 CMP 공정으로 금속막을 제거하는 단계 및 상기 정렬 키 형성 영역에서의 절연막 상면과 트렌치 저면간의 단차가 증가되도록 선택적으로 정렬 키 형성 영역에서의 트렌치 내에 잔류되어 있는 금속막을 제거하는 단계를 포함한다.
상기 금속막은 텅스텐막을 포함한다.
상기 금속막은 베리어막을 포함한다.
상기 베리어막은 티타늄질화막을 포함한다.
상기 정렬 키 형성 영역에서의 트렌치 내에 잔류되어 있는 상기 금속막을 제거하는 단계는, 상기 콘택 플러그가 형성된 기판 결과물 상에 상기 선택적으로 정렬 키 형성 영역만을 노출시키는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각마스크로 이용해서 상기 노출된 정렬 키 형성 영역에서의 트렌치 내에 잔류되어 있는 금속막을 제거하는 단계 및 상기 마스크 패턴을 제거하는 단계를 포함한다.
상기 정렬 키 형성 영역에서의 트렌치 내에 잔류되어 있는 상기 금속막을 제거하는 단계는 SC-1 용액, SPM 용액, 질산 용액, 트리메틸(2-하이드록시에틸)암모늄 하이드록시드(Trimethyl(2-hydroxyethyl)ammonium hydroxide) 및 콜린 과산화물(Choline peroxide) 중 어느 하나를 이용한 습식 식각으로 수행한다.
상기 정렬 키 형성 영역에서의 트렌치 내에 잔류되어 있는 상기 금속막을 제 거하는 단계는 SF6 가스를 이용한 건식 식각으로 수행한다.
본 발명은 정렬 키 형성 영역에서의 절연막 상면과 트렌치 저면간의 단차가 증가되도록 선택적으로 정렬 키 형성 영역에서의 트렌치 내에 잔류되어 있는 금속막을 제거함으로써, 상기 정렬 키 형성 영역의 경계를 명확하게 할 수 있다.
이에 따라, 본 발명은 오버레이 리딩이 가능하여 후속 포토 공정시 오버레이 정확도를 확보할 수 있다. 그 결과, 소자의 불량 및 제조 수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 및 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도로서, 이들을 설명하면 다음과 같다. 여기서, 각 도면은 정렬 키 형성 영역에 대해서만 도시하도록 한다.
도 2a를 참조하면, 패턴 형성 영역(도시안됨) 및 정렬 키 형성 영역을 구비한 반도체 기판(200)의 상부에 절연막(202)을 형성한다. 상기 절연막(202)은 산화막으로 형성하며, 상기 패턴 형성 영역은, 예를 들어, 비트라인 형성 영역을 말한다. 그런 다음, 상기 절연막(202)을 식각하여 상기 정렬 키 형성 영역(AR)에 트렌치(T)를 형성한다. 이때, 상기 패턴 형성 영역에는 콘택홀(도시안됨)이 형성된다.
도 2b를 참조하면, 상기 트렌치(T)를 포함한 절연막(202) 상에 베리어막(204) 및 텅스텐막(206)의 적층 구조로 이루어진 금속막(208)을 형성한다. 상기 베리어막(204)은 TiN막으로 형성한다.
도 2c를 참조하면, 상기 절연막(202)의 상면이 노출될 때까지 상기 금속막(208)을 CMP 공정을 수행하여 제거한다. 이로써, 상기 패턴 형성 영역의 상기 콘택홀 내에는 콘택 플러그가 형성되고, 상기 정렬 키 형성 영역의 트렌치(T) 내에는 금속막(208)이 잔류된다. 그런 다음, 상기 콘택 플러그가 형성된 기판의 결과물 상에 선택적으로 정렬 키 형성 영역만을 노출시키는 마스크 패턴(210)을 형성한다.
도 2d를 참조하면, 상기 마스크 패턴을 식각마스크로 이용해서 상기 노출된 정렬 키 형성 영역에서의 트렌치(T) 내에 잔류되어 있는 텅스텐막을 제거한 후, 상기 마스크 패턴을 제거한다. 이 결과, 상기 정렬 키 형성 영역에서의 절연막(202) 상면과 트렌치(T) 저면간의 단차(h2)를 증가시킬 수 있다.
여기서, 상기 정렬 키 형성 영역에서의 트렌치(T) 내에 잔류되어 있는 상기 텅스텐막은, 예를 들어, SC-1 용액, SPM 용액, 질산 용액, 트리메틸(2-하이드록시에틸)암모늄 하이드록시드(Trimethyl(2-hydroxyethyl)ammonium hydroxide) 및 콜린 과산화물(Choline peroxide) 중 어느 하나를 이용한 습식 식각을 수행하여 제거하거나, 이와 다르게, SF6 가스를 이용한 건식 식각으로 수행하여 제거한다. 계속해서, 상기 마스크 패턴을 제거한다.
이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따 른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은, 도 1의 단차(h1)와 비교하였을 때, 상기 마스크 패턴에 의해 노출된 상기 정렬 키 형성 영역에서의 트렌치(T) 내에 잔류되어 있는 텅스텐막만을 제거해줌으로써, 상기 정렬 키 형성 영역에서의 상기 절연막(202) 상면과 상기 트렌치(T) 저면간의 상기 단차(h2)가 증가된 것을 볼 수 있다.
또한, 본 발명은, 상기 도 1의 단차(h1)보다 증가된 상기 도 2d의 단차(h2)로 인하여 상기 정렬 키 형성 영역의 경계가 보다 명확해지기 때문에, 오버레이 리딩이 가능하다.
따라서, 본 발명은 상기 절연막(202) 상면과 상기 트렌치(T) 저면간의 단차(h2)를 증가시킴으로써, 후속 포토 공정시 오버레이 정확도를 효과적으로 확보할 수 있다. 그 결과, 소자의 불량 및 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래의 문제점을 설명하기 위한 단면도이다.
도 2a 및 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.

Claims (7)

  1. 패턴 형성 영역 및 정렬 키 형성 영역을 구비한 반도체 기판의 상부에 상기 패턴 형성 영역에 대응해서 콘택홀을 구비하고 상기 정렬 키 형성 영역에 대응해서 트렌치를 구비한 절연막을 형성하는 단계;
    상기 콘택홀을 매립하도록 절연막 상에 금속막을 형성하는 단계;
    상기 패턴 형성 영역에 콘택 플러그가 형성되도록 상기 절연막이 노출될 때까지 CMP 공정으로 금속막을 제거하는 단계; 및
    상기 정렬 키 형성 영역에서의 절연막 상면과 트렌치 저면간의 단차가 증가되도록 선택적으로 정렬 키 형성 영역에서의 트렌치 내에 잔류되어 있는 금속막을 제거하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 금속막은 텅스텐막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 금속막은 베리어막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 베리어막은 티타늄질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 정렬 키 형성 영역에서의 트렌치 내에 잔류되어 있는 상기 금속막을 제거하는 단계는,
    상기 콘택 플러그가 형성된 기판 결과물 상에 상기 선택적으로 정렬 키 형성 영역만을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각마스크로 이용해서 상기 노출된 정렬 키 형성 영역에서의 트렌치 내에 잔류되어 있는 금속막을 제거하는 단계; 및
    상기 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 정렬 키 형성 영역에서의 트렌치 내에 잔류되어 있는 상기 금속막을 제거하는 단계는 SC-1 용액, SPM 용액, 질산 용액, 트리메틸(2-하이드록시에틸)암모늄 하이드록시드(Trimethyl(2-hydroxyethyl)ammonium hydroxide) 및 콜린 과산화물(Choline peroxide) 중 어느 하나를 이용한 습식 식각으로 수행하는 것을 특징으 로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 정렬 키 형성 영역에서의 트렌치 내에 잔류되어 있는 상기 금속막을 제거하는 단계는 SF6 가스를 이용한 건식 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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