KR100861312B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 페리 영역의 트리밍(Trimming) 공정을 개선하여 공정 마진을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 셀 영역 및 페리 영역을 갖는 반도체 기판의 각 영역 상에 도전막을 형성하는 단계; 상기 도전막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막을 패터닝하는 단계; 상기 패터닝된 하드마스크막을 포함한 도전막 상에 상기 페리 영역을 노출시키는 마스크 패턴을 형성하는 단계; 상기 노출된 페리 영역을 1차 습식 클리닝하는 단계; 상기 1차 습식 클리닝된 페리 영역의 하드마스크막을 트리밍하는 단계; 상기 마스크 패턴이 제거되도록 2차 습식 클리닝하는 단계; 및 상기 하드마스크막을 식각 베리어로 상기 도전막을 식각하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 페리 영역의 트리밍(Trimming) 공정을 개선하여 공정 마진을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 및 소형화되어 감에 따라 반도체 소자를 구성하는 요소 각각이 차지하는 면적 또한 줄어들고 있으며, 이에 부합하여, 현재 반도체 소자의 워드 라인이나 비트 라인 등과 같은 도전성 패턴은 40nm급 이하까지 감소하였다. 이러한 초고집적 소자를 구현하기 위하여, 반도체 소자의 제조 공정 중 미세 패턴을 형성하는 노광 공정의 고집적화가 요구되고 있다.
이에, 최근에는 상기한 바와 같은 노광 공정의 고집적화를 해결하기 위한 많은 연구가 이루어지고 있으며, 그 일환으로, 비정질 탄소(amorphous carbon)를 하드마스크막으로 적용하고자 하는 연구가 진행되고 있다.
상기 비정질 탄소는 감광막처럼 용이하게 제거할 수 있으면서도 감광막보다 경도가 높아 하드마스크막으로서 사용 가능하며, 다른 하드마스크막 물질과 비교해서 금속막에 대한 높은 식각 선택비를 갖는다는 장점이 있다.
이하에서는, 하드마스크막으로서 비정질 탄소를 적용하는 종래 기술에 따른 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
먼저, 셀 영역 및 페리 영역으로 구획된 반도체 기판 상에 도핑된 폴리실리콘막이나 금속막, 또는, 금속계막과 같은 도전막을 증착한 후, 상기 도전막 상에 하드마스크막을 형성한다. 상기 하드마스크막은 비정질 탄소막, 또는, 질화막과 비정질 탄소막의 적층막으로 형성한다.
이어서, 상기 하드마스크막 상에 반사방지막으로서 SiON막과 BARC(Anti-Reflective Coating)막을 차례로 형성한 다음, 상기 BARC막 상에 마스크 패턴을 형성한다. 계속해서, 상기 마스크 패턴을 식각 베리어로 BARC막을 식각한다. 그리고 나서, 상기 식각된 BARC막을 식각 베리어로 그 하부의 SiON막과 하드마스크막인 비정질 탄소막을 질화막이 노출될 때까지 식각한 후, 상기 마스크 패턴과 BARC막을 제거한다.
다음으로, 상기 식각된 SiON막과 비정질 탄소막 및 노출된 질화막 상에 반도체 기판의 페리 영역을 노출시키는 감광막 패턴을 형성한다. 상기 감광막 패턴은 I-라인의 감광막 패턴으로 형성한다.
그리고 나서, 상기 노출된 페리 영역의 비정질 탄소막을 트리밍(Trimming)한다. 상기 트리밍 공정은 상기 SiON막 아래의 비정질 탄소막을 일정 두께 식각하여 미세 선폭을 갖는 하드마스크막 패턴을 만들기 위해 수행하는 것이다. 이어서, 상기 반도체 기판의 셀 영역에 형성된 감광막 패턴을 제거한다.
계속해서, 상기 SiON막을 제거한 후, 트리밍된 비정질 탄소막을 식각 베리어로 질화막을 식각하여 질화막과 비정질 탄소막의 적층막 구조를 가지며 미세한 폭을 갖는 하드마스크막 패턴을 형성한다. 이후, 상기 하드마스크막 패턴을 식각 마스크로 그 하부의 도전막을 식각하여 도전 패턴을 형성한다.
그러나, 전술한 종래 기술의 경우에는 상기 BARC막을 식각 베리어로 식각된 비정질 탄소막의 측벽에 폴리머가 잔류된다.
도 1은 비정질 탄소막의 측벽에 폴리머가 잔류된 모습을 보여주는 반도체 소자의 사진이다. 도시된 바와 같이, 비정질 탄소막의 측벽에 잔류된 폴리머로 인해 상기 비정질 탄소막의 공정 마진이 감소하여 후속의 트리밍 공정을 제대로 수행할 수 없으며, 이 때문에, 미세 하드마스크막 패턴을 형성할 수 없다.
또한, 전술한 종래 기술의 경우에는 비정질 탄소막의 트리밍 공정을 진행한 후에 감광막 패턴의 제거시, 상기 감광막 패턴과 함께 비정질 탄소막이 제거되는 현상이 유발된다. 다시 말해, 상기 감광막 패턴과 비정질 탄소막은 탄소 계열의 막이기 때문에 건식 방식으로 수행하는 감광막 패턴의 제거시 비정질 탄소막에도 어택(Attack)이 가해지며, 그 결과, 비정질 탄소막의 손실이 발생된다.
따라서, 전술한 종래 기술의 경우에는 워드 라인이나 비트 라인과 같은 도전성 패턴을 형성하기 위한 하드마스크막 패턴을 제대로 형성할 수 없으며, 이로 인해, 고집적 소자의 제조시 소망하는 도전성 패턴의 미세 폭을 확보할 수 없으므로 소자 특성 및 신뢰성이 열악해지고 제조 수율이 저하된다.
본 발명은 페리 영역의 트리밍(Trimming) 공정을 개선하여 공정 마진을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 소자 특성 및 신뢰성을 개선하고 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 셀 영역 및 페리 영역을 갖는 반도체 기판의 각 영역 상에 도전막을 형성하는 단계; 상기 도전막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막을 패터닝하는 단계; 상기 패터닝된 하드마스크막을 포함한 도전막 상에 상기 페리 영역을 노출시키는 마스크 패턴을 형성하는 단계; 상기 노출된 페리 영역을 1차 습식 클리닝하는 단계; 상기 1차 습식 클리닝된 페리 영역의 하드마스크막을 트리밍하는 단계; 상기 마스크 패턴이 제거되도록 2차 습식 클리닝하는 단계; 및 상기 하드마스크막을 식각 베리어로 상기 도전막을 식각하는 단계;를 포함한다.
상기 도전막을 형성하는 단계 후, 그리고, 상기 하드마스크막을 형성하는 단계 전, 상기 도전막 상에 질화막을 형성하는 단계;를 더 포함한다.
상기 질화막은 상기 도전막의 식각 전에 상기 하드마스크막을 식각 베리어로 식각된다.
상기 하드마스크막은 비정질 탄소막으로 형성한다.
상기 마스크 패턴은 감광막으로 형성한다.
상기 1차 습식 클리닝은 BOE(Buffer Oxide Etchant) 용액을 사용하여 수행한다.
상기 1차 습식 클리닝은 싱글 타입 장비에서 드레인 모드(Drain Mode)로 수행한다.
상기 하드마스크막을 트리밍하는 단계는, 상기 하드마스크막의 측벽만 트리밍되도록 상기 하드마스크막의 상면에 보호막이 형성된 상태에서 수행한다.
상기 트리밍은 플라즈마를 이용한 건식 방식으로 수행한다.
상기 건식 방식의 트리밍은 HBr, 또는, Cl2를 사용하여 1∼50℃의 온도 및 1∼20mmTorr의 압력 조건으로 수행한다.
상기 2차 습식 클리닝은 SPM(Sulfuric Acid Perioxide Mixture) 용액을 사용하여 수행한다.
상기 SPM 용액은 H2SO4:H2O2의 비율이 4:1∼50:1인 용액이다.
상기 2차 습식 클리닝은 80∼90℃의 온도에서 수행한다.
상기 2차 습식 클리닝하는 단계 후, 그리고, 상기 도전막을 식각하는 단계 전, 상기 2차 습식 클리닝된 반도체 기판을 3차 습식 클리닝하는 단계;를 더 포함한다.
상기 3차 습식 클리닝은 SC-1(Standard Clean-1) 용액을 사용하여 수행한다.
상기 SC-1 용액은 NH4OH:H2O2:H2O의 비율이 1:4:40∼1:2:20인 용액이다.
상기 3차 습식 클리닝은 20∼30℃의 온도에서 수행한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 셀 영역 및 페리 영역을 갖는 반도체 기판의 각 영역 상에 게이트 절연막과 게이트 도전막을 차례로 형성하는 단계; 상기 게이트 도전막 상에 게이트 하드마스크막을 형성하는 단계; 상기 게이트 하드마스크막을 패터닝하는 단계; 상기 패터닝된 게이트 하드마스크막을 포함한 게이트 도전막 상에 상기 페리 영역을 노출시키는 마스크 패턴을 형성하는 단계; 상기 노출된 페리 영역을 1차 습식 클리닝하는 단계; 상기 1차 습식 클리닝된 페리 영역의 게이트 하드마스크막을 트리밍하는 단계; 상기 마스크 패턴이 제거되도록 2차 습식 클리닝하는 단계; 및 상기 게이트 하드마스크막을 식각 베리어로 상기 게이트 도전막과 게이트 절연막을 차례로 식각하는 단계;를 포함한다.
여기서, 상기 게이트 절연막과 게이트 도전막을 차례로 형성하는 단계 후, 그리고, 상기 게이트 하드마스크막을 형성하는 단계 전, 상기 게이트 도전막 상에 질화막을 형성하는 단계;를 더 포함한다.
상기 질화막은 상기 게이트 도전막과 게이트 절연막의 식각 전에 상기 게이트 하드마스크막을 식각 베리어로 식각된다.
상기 게이트 하드마스크막은 비정질 탄소막으로 형성한다.
상기 마스크 패턴은 감광막으로 형성한다.
상기 1차 습식 클리닝은 BOE(Buffer Oxide Etchant) 용액을 사용하여 수행한다.
상기 1차 습식 클리닝은 싱글 타입 장비에서 드레인 모드(Drain Mode)로 수행한다.
상기 게이트 하드마스크막을 트리밍하는 단계는, 상기 게이트 하드마스크막의 측벽만 트리밍되도록 상기 게이트 하드마스크막의 상면에 보호막이 형성된 상태에서 수행한다.
상기 트리밍은 플라즈마를 이용한 건식 방식으로 수행한다.
상기 건식 방식의 트리밍은 HBr, 또는, Cl2를 사용하여 1∼50℃의 온도 및 1∼20mmTorr의 압력 조건으로 수행한다.
상기 2차 습식 클리닝은 SPM(Sulfuric Acid Perioxide Mixture) 용액을 사용하여 수행한다.
상기 SPM 용액은 H2SO4:H2O2의 비율이 4:1∼50:1인 용액이다.
상기 2차 습식 클리닝은 80∼90℃의 온도에서 수행한다.
상기 2차 습식 클리닝하는 단계 후, 그리고, 상기 게이트 도전막과 게이트 절연막을 차례로 식각하는 단계 전, 상기 2차 습식 클리닝된 반도체 기판을 3차 습식 클리닝하는 단계;를 더 포함한다.
상기 3차 습식 클리닝은 SC-1(Standard Clean-1) 용액을 사용하여 수행한다.
상기 SC-1 용액은 NH4OH:H2O2:H2O의 비율이 1:4:40∼1:2:20인 용액이다.
상기 3차 습식 클리닝은 20∼30℃의 온도에서 수행한다.
이상에서와 같이, 본 발명은 습식 클리닝을 통해 비정질 탄소막의 측벽에 잔류된 폴리머를 제거함으로써, 페리 영역의 트리밍(Trimming) 공정을 개선하여 상기 비정질 탄소막의 공정 마진을 향상시킬 수 있다.
또한, 본 발명은 상기 트리밍 공정 후에 습식 클리닝 공정을 통해 감광막 패턴을 제거함으로써, 상기 감광막 패턴의 제거시 비정질 탄소막이 함께 제거되는 것을 방지할 수 있다.
따라서, 본 발명은 상기 비정질 탄소막을 포함하는 하드마스크막 패턴을 소망하는 폭으로 형성할 수 있으므로, 고집적 소자에 요구되는 미세 선폭으로 도전 패턴을 형성할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 개선하고 제조 수율을 향상시킬 수 있다.
본 발명은 반도체 기판 상에 페리 영역을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴에 의해 노출된 페리 영역을 BOE(Buffer Oxide Etchant) 용액을 사용하여 1차 습식 클리닝한다. 그런 다음, 페리 영역의 비정질 탄소막을 트리밍(Trimming)하고 상기 감광막 패턴을 SPM(Sulfuric Acid Perioxide Mixture) 용액을 사용하는 2차 습식 클리닝으로 제거한다.
이렇게 하면, 상기 1차 습식 클리닝을 통해 비정질 탄소막의 측벽에 잔류된 폴리머를 제거하여 트리밍 공정의 마진을 개선할 수 있으므로, 후속으로 수행되는 비정질 탄소막의 트리밍 공정을 효과적으로 진행할 수 있으며, 이를 통해, 미세 폭 을 갖는 하드마스크막 패턴을 형성할 수 있다.
또한, 본 발명은 상기 2차 습식 클리닝을 통해 비정질 탄소막의 어택 없이 감광막 패턴만을 선택적으로 제거할 수 있으므로, 반도체 소자의 미세 도전 패턴을 형성하기 위한 하드마스크막 패턴을 효과적으로 형성할 수 있으며, 이에 따라, 소자 특성 및 신뢰성을 개선하고 제조 수율을 향상시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 셀 영역 및 페리 영역을 갖는 반도체 기판(200)의 각 영역 상에 게이트 절연막(202)과 게이트 도전막(208)을 차례로 형성한다. 상기 게이트 도전막(208)은 도핑된 폴리실리콘막(204)과 금속계막(206)의 적층막으로 형성함이 바람직하다.
예컨데, 상기 폴리실리콘막(204)은 셀 영역에는 N형 불순물이 도핑된 폴리실리콘막으로 형성하고, 페리 영역에는 P형 불순물이 도핑된 폴리실리콘막으로 형성하며, 상기 금속계막(206)은 텅스텐막과 텅스텐 질화막의 단일막, 또는, 적층막으로 형성한다.
도 2b를 참조하면, 상기 게이트 도전막(208) 상에 게이트 하드마스크막(214a)을 형성한다. 상기 게이트 하드마스크막(214a)은 비정질 탄소막(212)의 단일막으로 형성하거나, 또는, 도시된 바와 같이, 질화막(210)과 비정질 탄소막(212) 의 적층막으로 형성함이 바람직하다.
도 2c를 참조하면, 상기 게이트 하드마스크막(214a) 상에 반사방지막으로서 SiON막(216)과 BARC막(218)을 차례로 형성한 후, 상기 BARC막(218) 상에 감광막으로 제1 마스크 패턴(220)을 형성한다. 그런 다음, 공지의 포토(Photo) 공정을 통해 상기 제1 마스크 패턴(220)을 패터닝한다.
도 2d를 참조하면, 상기 패터닝된 제1 마스크 패턴을 식각 베리어로 상기 BARC막을 식각하고, 그리고 나서, 상기 제1 마스크 패턴을 제거한다. 계속해서, 상기 식각된 BARC막을 식각 베리어로 상기 SiON막(216)과 비정질 탄소막(212)을 상기 질화막이 노출될 때까지 식각한 후, 상기 BARC막을 제거한다.
도 2e를 참조하면, 반도체 기판(200) 셀 영역의 상기 식각된 SiON막(216)과 비정질 탄소막(212)을 포함한 질화막(210) 상에 반도체 기판(200)의 페리 영역을 노출시키는 제2 마스크 패턴(222)을 형성한다. 상기 제2 마스크 패턴(222)은 I-라인의 감광막으로 형성함이 바람직하다.
도 2f를 참조하면, 상기 제2 마스크 패턴(222)에 의해 노출된 페리 영역을 1차 습식 클리닝한다. 상기 1차 습식 클리닝은 BOE(Buffer Oxide Etchant) 용액을 사용하여 싱글 타입 장비에서 드레인 모드(Drain Mode)로 수행한다.
여기서, 본 발명은 상기 노출된 페리 영역을 BOE 용액을 사용하여 1차 습식 클리닝함으로써, 상기 비정질 탄소막(212)의 측벽에 잔류된 폴리머를 제거할 수 있으며, 이를 통해, 후속으로 수행되는 비정질 탄소막(212)의 트리밍 공정을 개선할 수 있다.
도 2g를 참조하면, 상기 1차 습식 클리닝된 페리 영역의 비정질 탄소막(212)에 대해 트리밍 공정을 수행하여 상기 비정질 탄소막(212) 측벽의 일부 두께를 식각한다. 상기 트리밍 공정은 플라즈마를 이용한 건식 방식으로 수행하며, HBr, 또는, Cl2를 사용하여 1∼50℃ 정도의 온도 및 1∼20mmTorr 정도의 압력 조건으로 수행한다.
이때, 상기 트리밍 공정은 상기 비정질 탄소막(212)의 상면에 SiON막(216)이 형성된 상태에서 수행되므로, 비정질 탄소막(212)의 측벽만 트리밍되며, 상기 비정질 탄소막(212)은 상기 1차 습식 클리닝을 통해 측벽의 폴리머가 제거된 상태이므로, 본 발명은, 상기 트리밍 공정의 마진을 확보하여 비정질 탄소막(212)의 트리밍 공정을 효과적으로 수행할 수 있다.
도 2h를 참조하면, 상기 트리밍 공정이 수행된 반도체 기판(200)의 결과물로부터 제2 마스크 패턴이 제거되도록 2차 습식 클리닝한다. 상기 2차 습식 클리닝은 SPM(Sulfuric Acid Perioxide Mixture) 용액, 바람직하게는, 상기 제2마스크 패턴과 비정질 탄소막과의 식각 선택비를 조절하기 위해 H2SO4:H2O2의 비율이 4:1∼50:1 정도인 SPM 용액을 사용하여 80∼90℃ 정도의 온도에서 수행한다.
여기서, 본 발명은 상기 제2 마스크 패턴을 2차 습식 클리닝 공정을 통해 제거함으로써, 페리 지역의 비정질 탄소막(212)에 가해지는 어택(Attack) 없이 셀 영역의 제2 마스크 패턴만을 선택적으로 제거할 수 있다.
도 2i를 참조하면, 상기 2차 습식 클리닝을 통해 제2 마스크 패턴이 제거된 반도체 기판의 결과물을 3차 습식 클리닝한다. 상기 3차 습식 클리닝은 2차 습식 클리닝 후에 질화막 표면에 잔존하는 결함(Defect)을 제거하기 위해 수행하는 것이며, SC-1(Standard Clean-1) 용액, 바람직하게는, NH4OH:H2O2:H2O의 비율이 1:4:40∼1:2:20 정도인 SC-1 용액을 사용하여 20∼30℃ 정도, 바람직하게는, 25℃ 정도의 온도에서 수행한다.
도 2j를 참조하면, 상기 3차 습식 클리닝이 수행된 반도체 기판(200)의 결과물로부터 SiON막을 제거한 후, 상기 비정질 탄소막(212)을 식각 베리어로 질화막(210)을 식각하여 질화막(210)과 비정질 탄소막(212)의 적층막으로 이루어진 하드마스크막 패턴(214b)을 형성한다.
이때, 상기 페리 영역의 질화막(210)은 트리밍 공정이 효과적으로 수행된 비정질 탄소막(212)을 식각 베리어로 식각되었으므로, 본 발명은, 고집적 소자에 요구되는 미세한 폭을 갖는 하드마스크막 패턴(214b)을 형성할 수 있으며, 이를 통해, 소망하는 페리 영역의 게이트 CD(Critical Dimension)를 조절할 수 있다.
도 2k를 참조하면, 상기 하드마스크막 패턴(214b)을 식각 베리어로 게이트 도전막(208)과 게이트 절연막(202)을 차례로 식각하여 반도체 기판(200)의 셀 영역과 페리 영역 상에 게이트(G)를 형성한다.
여기서, 본 발명은 상기 미세한 폭을 갖는 하드마스크막 패턴(214b)을 식각 베리어로 사용함으로써, 반도체 기판(200) 페리 영역의 게이트(G) CD를 효과적으로 조절할 수 있으며, 이를 통해, 반도체 소자의 동작 특성과 전기적 특성의 효율성을 높일 수 있다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
도 3은 본 발명의 실시예에 따른 1차 습식 클리닝에 의해 비정질 탄소막 측벽의 폴리머가 제거된 모습을 보여주는 반도체 소자의 사진이다. 도시된 바와 같이, 본 발명은 BOE 용액을 사용하는 1차 습식 클리닝을 통해 비정질 탄소막 측벽의 폴리머를 제거하여 트리밍 공정을 개선할 수 있다.
도 4는 본 발명의 실시예에 따른 2차 습식 클리닝이 수행된 셀 영역과 페리 영역을 보여주는 반도체 소자의 사진이다. 도시된 바와 같이, 본 발명은 SPM 용액을 사용하는 2차 습식 클리닝 공정을 통해 상기 페리 영역의 비정질 탄소막의 손실 없이 셀 영역의 감광막만을 선택적으로 제거할 수 있으며, 이를 통해, 본 발명은 고집적 소자의 제조시 요구되는 하드마스크막 패턴의 미세한 폭을 구현할 수 있다.
도 5는 본 발명의 실시예에 따른 3차 습식 클리닝에 의해 결함이 제거된 모습을 보여주는 반도체 소자의 사진이다. 도시된 바와 같이, 본 발명은 SC-1 용액을 사용하는 3차 습식 클리닝 공정을 통해 질화막 표면에 잔존하는 결함을 효과적으로 제거할 수 있다. 그 결과, 상기 결함이 제거된 질화막을 식각하여 미세한 폭을 갖는 하드마스크막 패턴을 형성할 수 있다.
따라서, 본 발명은 상기 미세한 폭을 갖는 하드마스크막 패턴을 식각 베리어로 사용하여 게이트를 형성함으로써, 상기 게이트의 CD를 효과적으로 조절할 수 있으며, 이를 통해, 동작 특성과 전기적 특성을 비롯한 반도체 소자 특성 및 신뢰성 을 개선하고 제조 수율을 향상시킬 수 있다.
한편, 전술한 본 발명의 실시예에서는 상기 1차 및 2차 습식 클리닝을 페리 영역의 게이트를 형성하기 위한 하드마스크막 패턴 형성시 적용함에 대하여 도시하고 설명하였지만, 본 발명은 페리 영역 이외의 영역에도 적용 가능하며, 또한, 게이트의 형성시뿐만 아니라 반도체 소자의 도전 패턴, 예를 들어, 비트 라인이나 금속 배선의 형성시에도 적용 가능하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 비정질 탄소막의 측벽에 폴리머가 잔류된 모습을 보여주는 반도체 소자의 사진.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 실시예에 따른 1차 습식 클리닝에 의해 비정질 탄소막 측벽의 폴리머가 제거된 모습을 보여주는 반도체 소자의 사진.
도 4는 본 발명의 실시예에 따른 2차 습식 클리닝이 수행된 셀 영역과 페리 영역을 보여주는 반도체 소자의 사진.
도 5는 본 발명의 실시예에 따른 3차 습식 클리닝에 의해 결함이 제거된 모습을 보여주는 반도체 소자의 사진.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 게이트 절연막
204 : 폴리실리콘막 206 : 금속계막
208 : 게이트 도전막 210 : 질화막
212 : 비정질 탄소막 214a : 게이트 하드마스크막
214b : 하드마스크막 패턴 216 : SiON막
218 : BARC막 220 : 제1 마스크 패턴
222 : 제2 마스크 패턴 G : 게이트

Claims (34)

  1. 셀 영역 및 페리 영역을 갖는 반도체 기판의 각 영역 상에 도전막을 형성하는 단계;
    상기 도전막 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 패터닝하는 단계;
    상기 패터닝된 하드마스크막을 포함한 도전막 상에 상기 페리 영역을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 노출된 페리 영역을 1차 습식 클리닝하는 단계;
    상기 1차 습식 클리닝된 페리 영역의 하드마스크막을 트리밍하는 단계;
    상기 마스크 패턴이 제거되도록 2차 습식 클리닝하는 단계; 및
    상기 하드마스크막을 식각 베리어로 상기 도전막을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 도전막을 형성하는 단계 후, 그리고, 상기 하드마스크막을 형성하는 단계 전,
    상기 도전막 상에 질화막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 질화막은 상기 도전막의 식각 전에 상기 하드마스크막을 식각 베리어로 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 하드마스크막은 비정질 탄소막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 마스크 패턴은 감광막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 1차 습식 클리닝은 BOE(Buffer Oxide Etchant) 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항, 또는, 제 6 항에 있어서,
    상기 1차 습식 클리닝은 싱글 타입 장비에서 드레인 모드(Drain Mode)로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 하드마스크막을 트리밍하는 단계는,
    상기 하드마스크막의 측벽만 트리밍되도록 상기 하드마스크막의 상면에 보호막이 형성된 상태에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 트리밍은 플라즈마를 이용한 건식 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 건식 방식의 트리밍은 HBr, 또는, Cl2를 사용하여 1∼50℃의 온도 및 1∼20mmTorr의 압력 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 2차 습식 클리닝은 SPM(Sulfuric Acid Perioxide Mixture) 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 SPM 용액은 H2SO4:H2O2의 비율이 4:1∼50:1인 용액인 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 1 항, 또는, 제 11 항에 있어서,
    상기 2차 습식 클리닝은 80∼90℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 2차 습식 클리닝하는 단계 후, 그리고, 상기 도전막을 식각하는 단계 전,
    상기 2차 습식 클리닝된 반도체 기판을 3차 습식 클리닝하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 3차 습식 클리닝은 SC-1(Standard Clean-1) 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 SC-1 용액은 NH4OH:H2O2:H2O의 비율이 1:4:40∼1:2:20인 용액인 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 14 항에 있어서,
    상기 3차 습식 클리닝은 20∼30℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 셀 영역 및 페리 영역을 갖는 반도체 기판의 각 영역 상에 게이트 절연막과 게이트 도전막을 차례로 형성하는 단계;
    상기 게이트 도전막 상에 게이트 하드마스크막을 형성하는 단계;
    상기 게이트 하드마스크막을 패터닝하는 단계;
    상기 패터닝된 게이트 하드마스크막을 포함한 게이트 도전막 상에 상기 페리 영역을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 노출된 페리 영역을 1차 습식 클리닝하는 단계;
    상기 1차 습식 클리닝된 페리 영역의 게이트 하드마스크막을 트리밍하는 단계;
    상기 마스크 패턴이 제거되도록 2차 습식 클리닝하는 단계; 및
    상기 게이트 하드마스크막을 식각 베리어로 상기 게이트 도전막과 게이트 절연막을 차례로 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 게이트 절연막과 게이트 도전막을 차례로 형성하는 단계 후, 그리고, 상기 게이트 하드마스크막을 형성하는 단계 전,
    상기 게이트 도전막 상에 질화막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 질화막은 상기 게이트 도전막과 게이트 절연막의 식각 전에 상기 게이트 하드마스크막을 식각 베리어로 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 18 항에 있어서,
    상기 게이트 하드마스크막은 비정질 탄소막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제 18 항에 있어서,
    상기 마스크 패턴은 감광막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 18 항에 있어서,
    상기 1차 습식 클리닝은 BOE(Buffer Oxide Etchant) 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제 18 항, 또는, 제 23 항에 있어서,
    상기 1차 습식 클리닝은 싱글 타입 장비에서 드레인 모드(Drain Mode)로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제 18 항에 있어서,
    상기 게이트 하드마스크막을 트리밍하는 단계는,
    상기 게이트 하드마스크막의 측벽만 트리밍되도록 상기 게이트 하드마스크막의 상면에 보호막이 형성된 상태에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제 18 항에 있어서,
    상기 트리밍은 플라즈마를 이용한 건식 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 건식 방식의 트리밍은 HBr, 또는, Cl2를 사용하여 1∼50℃의 온도 및 1∼20mmTorr의 압력 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  28. 제 18 항에 있어서,
    상기 2차 습식 클리닝은 SPM(Sulfuric Acid Perioxide Mixture) 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  29. 제 28 항에 있어서,
    상기 SPM 용액은 H2SO4:H2O2의 비율이 4:1∼50:1인 용액인 것을 특징으로 하는 반도체 소자의 제조방법.
  30. 제 18 항, 또는, 제 28 항에 있어서,
    상기 2차 습식 클리닝은 80∼90℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  31. 제 18 항에 있어서,
    상기 2차 습식 클리닝하는 단계 후, 그리고, 상기 게이트 도전막과 게이트 절연막을 차례로 식각하는 단계 전,
    상기 2차 습식 클리닝된 반도체 기판을 3차 습식 클리닝하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  32. 제 31 항에 있어서,
    상기 3차 습식 클리닝은 SC-1(Standard Clean-1) 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  33. 제 32 항에 있어서,
    상기 SC-1 용액은 NH4OH:H2O2:H2O의 비율이 1:4:40∼1:2:20인 용액인 것을 특징으로 하는 반도체 소자의 제조방법.
  34. 제 31 항에 있어서,
    상기 3차 습식 클리닝은 20∼30℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20020096683A (ko) * 2001-06-21 2002-12-31 주식회사 하이닉스반도체 자기정렬 콘택전극 형성방법
KR20050070320A (ko) * 2003-12-30 2005-07-07 주식회사 하이닉스반도체 반도체소자의 게이트배선 형성 방법
KR20060094707A (ko) * 2005-02-25 2006-08-30 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법

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