JP2006013506A - シリコンゲルマニウム犠牲層を用いた半導体素子の微細パターンの形成方法及びそのパターンの形成方法を用いた自己整列コンタクトの形成方法 - Google Patents
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Abstract
【解決手段】 基板上に導電性物質膜、ハードマスク膜及び側壁スペーサを含む導電ライン構造物を形成し、基板の全面に少なくとも導電ライン構造物の高さと同じであるか、またはそれ以上の高さにシリコンゲルマニウム(Si1−XGeX)犠牲層を形成し、犠牲層上にコンタクトホールを限定するフォトレジストパターンを形成した後、犠牲層を乾式エッチングすることで基板を露出させるコンタクトホールを形成し、ポリシリコンを使用してコンタクトホールを埋め込む複数のコンタクトを形成した後に残留する犠牲層を湿式エッチングした後、その領域にシリコン酸化物を満たして第1層間絶縁層を形成する半導体素子の自己整列コンタクトの形成方法。
【選択図】 図6A
Description
前記した本発明に係る半導体素子の微細パターンの形成方法は、半導体素子の自己整列コンタクトの形成方法にも適用できる。
20、120 シリコンゲルマニウム犠牲層
30、130 フォトレジストパターン
40 導電パターン
50 絶縁パターン
140 コンタクト
150 層間絶縁層
Claims (49)
- 半導体素子の微細パターンの形成方法において、
基板上にシリコンゲルマニウム(Si1−XGeX)で犠牲層を形成する段階と、
前記犠牲層上に所定のパターンを有するフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして使用して前記犠牲層を乾式エッチングすることで前記基板を露出させる犠牲層パターンを形成する段階と、
前記シリコンゲルマニウムに対してエッチング選択比が大きい第1物質を使用して、前記犠牲層パターンによって限定される領域を埋め込む第1物質層パターンを形成する段階と、
前記犠牲層パターンを湿式エッチングして除去する段階と、
除去された前記犠牲層パターンがあった領域に第2物質を満たして第2物質層パターンを形成する段階と、を含む半導体素子の微細パターンの形成方法。 - 前記第1物質は、前記犠牲層パターンの湿式エッチング段階で使用するエッチング液に対してほとんどエッチングされない物質であることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記第1物質は、ポリシリコン、金属シリサイドまたは金属であることを特徴とする請求項2に記載の半導体素子の微細パターンの形成方法。
- 前記第1物質はポリシリコンであり、前記第2物質はシリコン酸化物であることを特徴とする請求項3に記載の半導体素子の微細パターンの形成方法。
- 前記第1物質は、シリコン酸化物、シリコン窒化物またはシリコン酸化窒化物であることを特徴とする請求項2に記載の半導体素子の微細パターンの形成方法。
- 前記第1物質はシリコン酸化物であり、前記第2物質はポリシリコンであることを特徴とする請求項5に記載の半導体素子の微細パターンの形成方法。
- 前記犠牲層の乾式エッチング工程で、乾式エッチングチャンバ内のバイアス電力として30ないし300Wの電力を加えることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記犠牲層パターンを除去する段階は、前記犠牲層パターンの前記第1物質層に対する選択比が30:1以上である湿式エッチング液を使用することを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記犠牲層パターンを除去する段階で、1分当り数百Åのエッチング速度を示す湿式エッチング液を使用することを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記犠牲層パターンを除去する段階で、水酸化アンモニウム(NH4OH)、過酸化水素(H2O2)及び脱イオン水を含む混合溶液を湿式エッチング液として使用することを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記水酸化アンモニウム、過酸化水素及び脱イオン水の混合比は1:4:20であることを特徴とする請求項10に記載の半導体素子の微細パターンの形成方法。
- 前記混合溶液は、40ないし75℃に加熱して使用することを特徴とする請求項11に記載の半導体素子の微細パターンの形成方法。
- 前記xの範囲は0.1以上0.8以下にすることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記シリコンゲルマニウム犠牲層を形成する段階の工程温度は350ないし500℃であることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 半導体素子のコンタクトの形成方法において、
複数の第1導電性パターンが形成されている物質層上にシリコンゲルマニウム(Si1−XGeX)で犠牲層を形成する段階と、
前記犠牲層上に所定のパターンを有するフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして使用して、前記犠牲層を乾式エッチングすることで前記複数の第1導電性パターンのそれぞれを露出させる複数の開口を形成する段階と、
ポリシリコンを使用して前記複数の開口を埋め込む複数の第2導電性パターンを形成する段階と、
前記残留する犠牲層を湿式エッチングして除去する段階と、
除去された前記犠牲層があった領域にシリコン酸化物を満たして、第1層間絶縁層を形成する段階と、を含むことを特徴とする半導体素子のコンタクトの形成方法。 - 前記第1導電性パターンが形成された物質層は、ソース/ドレイン領域が形成された半導体基板、または前記第1導電性パターンが形成された第2層間絶縁層であることを特徴とする請求項15に記載の半導体素子のコンタクトの形成方法。
- 前記犠牲層の乾式エッチング工程で、乾式エッチングチャンバ内のバイアス電力として30ないし300Wの電力を加えることを特徴とする請求項15に記載の半導体素子のコンタクトの形成方法。
- 前記湿式段階は、前記犠牲層パターンの前記ポリシリコンに対する選択比が30:1以上である湿式エッチング液を使用することを特徴とする請求項15に記載の半導体素子のコンタクトの形成方法。
- 前記湿式エッチング段階で、1分当り数百Åのエッチング速度を示す湿式エッチング液を使用することを特徴とする請求項15に記載の半導体素子のコンタクトの形成方法。
- 前記湿式エッチング段階で、水酸化アンモニウム(NH4OH)、過酸化水素(H2O2)及び脱イオン水が含まれた混合溶液を湿式エッチング液として使用することを特徴とする請求項15に記載の半導体素子のコンタクトの形成方法。
- 前記水酸化アンモニウム、過酸化水素及び脱イオン水の混合比は1:4:20であることを特徴とする請求項20に記載の半導体素子のコンタクトの形成方法。
- 前記混合溶液は、40ないし75℃に加熱して使用することを特徴とする請求項21に記載の半導体素子のコンタクトの形成方法。
- 前記xの範囲は、0.1以上、0.8以下にすることを特徴とする請求項15に記載の半導体素子のコンタクトの形成方法。
- 前記シリコンゲルマニウム犠牲層を形成する段階の工程温度は、350ないし500℃であることを特徴とする請求項15に記載の半導体素子のコンタクトの形成方法。
- 半導体素子のコンタクトの形成方法において、
複数の第1導電性パターンが形成されている物質層上にシリコンゲルマニウム(Si1−XGeX)で犠牲層を形成する段階と、
前記犠牲層上に所定のパターンを有するフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして使用して、前記犠牲層を乾式エッチングすることで前記複数の第1導電性パターンのそれぞれを覆う複数の犠牲層パターンを形成する段階と、
シリコン酸化物を使用して前記複数の犠牲層パターンを取り囲む第1層間絶縁層を形成する段階と、
前記複数の犠牲層パターンを湿式エッチングして除去する段階と、
除去された前記犠牲層があった領域にポリシリコンを満たして第2導電性パターンを形成する段階と、を含む半導体素子のコンタクトの形成方法。 - 前記犠牲層の乾式エッチング工程で、乾式エッチングチャンバ内のバイアス電力として30ないし300Wの電力を加えることを特徴とする請求項25に記載の半導体素子のコンタクトの形成方法。
- 前記湿式段階は、前記犠牲層パターンの前記ポリシリコンに対する選択比が30:1以上である湿式エッチング液を使用することを特徴とする請求項25に記載の半導体素子のコンタクトの形成方法。
- 前記湿式エッチング段階で、1分当り数百Åのエッチング速度を示す湿式エッチング液を使用することを特徴とする請求項25に記載の半導体素子のコンタクトの形成方法。
- 前記湿式エッチング段階で、水酸化アンモニウム(NH4OH)、過酸化水素(H2O2)及び脱イオン水が含まれた混合溶液を湿式エッチング液として使用することを特徴とする請求項25に記載の半導体素子のコンタクトの形成方法。
- 前記水酸化アンモニウム、過酸化水素及び脱イオン水の混合比は1:4:20であることを特徴とする請求項29に記載の半導体素子のコンタクトの形成方法。
- 半導体素子の自己整列コンタクトの形成方法において、
基板上に導電性物質膜、ハードマスク膜及び側壁スペーサを含む導電ライン構造物を形成する段階と、
前記基板の全面に少なくとも前記導電ライン構造物の高さと同じであるか、またはそれ以上の高さにシリコンゲルマニウム(Si1−XGeX)犠牲層を形成する段階と、
前記犠牲層上にコンタクトホールを限定するフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして使用して、前記犠牲層を乾式エッチングすることで前記基板を露出させる前記コンタクトホールを形成する段階と、
ポリシリコンを使用して前記コンタクトホールを埋め込む複数のコンタクトを形成する段階と、
前記残留する犠牲層を湿式エッチングして除去する段階と、
除去された前記犠牲層があった領域にシリコン酸化物を満たして第1層間絶縁層を形成する段階と、を含む半導体素子の自己整列コンタクトの形成方法。 - 前記シリコンゲルマニウム犠牲層の形成段階は、
前記導電ライン構造物が形成されている前記基板の全面にシリコンゲルマニウム層を形成する段階と、
前記導電ライン構造物より高く前記シリコンゲルマニウム犠牲層を部分化学的機械的研磨(partial CMP)する段階と、を含むことを特徴とする請求項31に記載の半導体素子の自己整列コンタクトの形成方法。 - 前記導電ライン構造物は、前記導電性物質膜の下部に形成されているゲート酸化膜を更に含むゲートライン構造物であることを特徴とする請求項31に記載の半導体素子の自己整列コンタクトの形成方法。
- 前記コンタクトは、前記基板のソース/ドレイン領域と電気的に連結されることを特徴とする請求項33に記載の自己整列コンタクトの形成方法。
- 前記ハードマスク膜及び前記側壁スペーサは、シリコン窒化物で形成することを特徴とする請求項34に記載の半導体素子の自己整列コンタクトの形成方法。
- 前記側壁スペーサは、シリコン酸化物で形成することを特徴とする請求項35に記載の半導体素子の自己整列コンタクトの形成方法。
- 前記導電ライン構造物は、ビットライン構造物であることを特徴とする請求項31に記載の半導体素子の自己整列コンタクトの形成方法。
- 前記ハードマスク膜及び前記側壁スペーサは、シリコン窒化物で形成することを特徴とする請求項37に記載の半導体素子の自己整列コンタクトの形成方法。
- 前記側壁スペーサは、シリコン酸化物で形成することを特徴とする請求項37に記載の半導体素子の自己整列コンタクトの形成方法。
- 前記犠牲層の乾式エッチング工程で、乾式エッチングチャンバ内のバイアス電力として30ないし300Wの電力を加えることを特徴とする請求項31に記載の半導体素子の自己整列コンタクトの形成方法。
- 前記犠牲層を乾式エッチングした後には、前記結果物をHF洗浄する段階を更に含むことを特徴とする請求項31に記載の半導体素子の自己整列コンタクトの形成方法。
- 前記湿式段階は、前記犠牲層パターンの前記ポリシリコンに対する選択比が30:1以上である湿式エッチング液を使用することを特徴とする請求項31に記載の半導体素子の自己整列コンタクトの形成方法。
- 前記湿式エッチング段階で、1分当り数百Åのエッチング速度を示す湿式エッチング液を使用することを特徴とする請求項31に記載の半導体素子の微細パターンの形成方法。
- 前記湿式エッチング段階で、水酸化アンモニウム(NH4OH)、過酸化水素(H2O2)及び脱イオン水を含む混合溶液を湿式エッチング液として使用することを特徴とする請求項31に記載の半導体素子の微細パターンの形成方法。
- 前記水酸化アンモニウム、過酸化水素及び脱イオン水の混合比は1:4:20であることを特徴とする請求項44に記載の半導体素子の微細パターンの形成方法。
- 前記混合溶液は、40ないし75℃に加熱して使用することを特徴とする請求項45に記載の半導体素子の微細パターンの形成方法。
- 前記xの範囲は、0.1以上、0.8以下にすることを特徴とする請求項31に記載の半導体素子の微細パターンの形成方法。
- 前記シリコンゲルマニウム犠牲層を形成する段階の工程温度は350ないし500℃であることを特徴とする請求項31に記載の半導体素子の微細パターンの形成方法。
- 半導体素子の自己整列コンタクトの形成方法において、
基板上に導電性物質膜、ハードマスク膜及び側壁スペーサを含む導電ライン構造物を形成する段階と、
前記基板の全面に、少なくとも前記導電ライン構造物の高さと同じであるか、またはそれ以上の高さにシリコンゲルマニウム(Si1−XGeX)犠牲層を形成する段階と、
前記犠牲層上に、後続工程で形成されるコンタクトに相応するフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして使用して、前記犠牲層を乾式エッチングすることで前記コンタクトパターンに相応する犠牲層パターンを形成する段階と、
シリコン酸化物を使用して、前記犠牲層パターンを取り囲む第1層間絶縁層を形成する段階と、
前記複数の犠牲層パターンを湿式エッチングして除去する段階と、
除去された前記犠牲層があった領域にポリシリコンを満たして前記コンタクトを形成する段階と、を含む半導体素子の自己整列コンタクトの形成方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010517270A (ja) * | 2007-01-23 | 2010-05-20 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリデバイスを作製する方法 |
JP2010177522A (ja) * | 2009-01-30 | 2010-08-12 | Elpida Memory Inc | 半導体記憶装置及び半導体記憶装置の製造方法 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100624089B1 (ko) * | 2005-07-12 | 2006-09-15 | 삼성전자주식회사 | 패턴 형성 방법, 이를 이용한 다중게이트 산화막 및 플래쉬메모리 셀의 제조 방법 |
FR2902234B1 (fr) * | 2006-06-12 | 2008-10-10 | Commissariat Energie Atomique | PROCEDE DE REALISATION DE ZONES A BASE DE Si1-yGey DE DIFFERENTES TENEURS EN Ge SUR UN MEME SUBSTRAT PAR CONDENSATION DE GERMANIUM |
KR100790998B1 (ko) * | 2006-10-02 | 2008-01-03 | 삼성전자주식회사 | 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법 |
US8784846B2 (en) * | 2007-07-30 | 2014-07-22 | Loma Linda University Medical Center | Systems and methods for particle radiation enhanced delivery of therapy |
US20110241116A1 (en) | 2010-04-06 | 2011-10-06 | International Business Machines Corporation | FET with FUSI Gate and Reduced Source/Drain Contact Resistance |
US9330910B2 (en) | 2010-11-01 | 2016-05-03 | The Board Of Trustees Of The University Of Illinois | Method of forming an array of nanostructures |
US8304262B2 (en) * | 2011-02-17 | 2012-11-06 | Lam Research Corporation | Wiggling control for pseudo-hardmask |
FR2980637B1 (fr) * | 2011-09-28 | 2014-05-16 | Commissariat Energie Atomique | Procede de fabrication d'un dispositif semi-conducteur avec une etape de retrait selective d'une couche de silicium germanium |
KR20130065257A (ko) * | 2011-12-09 | 2013-06-19 | 에스케이하이닉스 주식회사 | 다마신공정을 이용한 반도체장치 제조 방법 |
CN103474389B (zh) * | 2012-06-06 | 2016-03-02 | 中芯国际集成电路制造(上海)有限公司 | 金属互连结构的制作方法 |
KR20140127576A (ko) | 2013-04-25 | 2014-11-04 | 에스케이하이닉스 주식회사 | 저항성 메모리 소자 및 제조 방법 |
US9177956B2 (en) | 2013-07-31 | 2015-11-03 | Globalfoundries Inc. | Field effect transistor (FET) with self-aligned contacts, integrated circuit (IC) chip and method of manufacture |
US11069610B2 (en) | 2019-10-15 | 2021-07-20 | Micron Technology, Inc. | Methods for forming microelectronic devices with self-aligned interconnects, and related devices and systems |
CN110797257A (zh) * | 2019-11-15 | 2020-02-14 | 上海集成电路研发中心有限公司 | 一种图形传递方法 |
KR102256029B1 (ko) * | 2019-11-27 | 2021-05-25 | 아주대학교산학협력단 | 나노 구조체의 제조 방법 |
KR102545297B1 (ko) * | 2021-06-22 | 2023-06-20 | 인하대학교 산학협력단 | 전계 효과 트랜지스터의 채널 개선 구조 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09223735A (ja) * | 1996-02-15 | 1997-08-26 | Sony Corp | 半導体装置のコンタクト開孔方法 |
JPH10233451A (ja) * | 1997-02-21 | 1998-09-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0154781B1 (ko) | 1995-10-31 | 1998-12-01 | 김광호 | 습식 식각을 이용한 박막 트랜지스터의 제조 방법 |
US6010935A (en) | 1997-08-21 | 2000-01-04 | Micron Technology, Inc. | Self aligned contacts |
KR100336371B1 (ko) | 1998-12-30 | 2002-09-26 | 주식회사 하이닉스반도체 | 반도체소자의이중다마신형성방법 |
EP1173893A4 (en) | 1999-01-15 | 2007-08-01 | Univ California | POLYCRYSTALLINE SILICON GERMANIUM FILMS FOR THE MANUFACTURE OF MICROELECTROCHEMICAL SYSTEMS |
KR100745906B1 (ko) | 2001-05-24 | 2007-08-02 | 주식회사 하이닉스반도체 | 반도체소자의 콘택플러그 형성방법 |
US7355253B2 (en) * | 2003-08-22 | 2008-04-08 | International Business Machines Corporation | Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates |
US20050085072A1 (en) * | 2003-10-20 | 2005-04-21 | Kim Hyun T. | Formation of self-aligned contact plugs |
-
2004
- 2004-06-22 KR KR1020040046555A patent/KR100585148B1/ko active IP Right Grant
-
2005
- 2005-06-21 US US11/157,435 patent/US7566659B2/en active Active
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-
2009
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09223735A (ja) * | 1996-02-15 | 1997-08-26 | Sony Corp | 半導体装置のコンタクト開孔方法 |
JPH10233451A (ja) * | 1997-02-21 | 1998-09-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010517270A (ja) * | 2007-01-23 | 2010-05-20 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリデバイスを作製する方法 |
JP2010177522A (ja) * | 2009-01-30 | 2010-08-12 | Elpida Memory Inc | 半導体記憶装置及び半導体記憶装置の製造方法 |
USRE47227E1 (en) | 2009-01-30 | 2019-02-05 | Longitude Licensing Limited | Forming transistor gate structures in a semiconductor using a mask layer over an insulating layer |
Also Published As
Publication number | Publication date |
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US7763544B2 (en) | 2010-07-27 |
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