JP3708157B2 - 半導体装置の製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、半導体装置の製造方法に係り、詳しくは、フォトリソグラフィー技術で決まる最小値より微細なコンタクトホールを形成する半導体製造技術に適用することができ、特に、工程数を増加することなくフォトリソグラフィー技術で決まる最小値よりも更に微細なコンタクトホールを容易に、かつ低コストで形成することができる半導体装置の製造方法に関する。
【0002】
近年、半導体装置の製造方法は、SiO2 等の絶縁膜にコンタクトホールを形成する場合、絶縁膜上にフォトレジストを塗布し、フォトレジストを露光、現像等してパターニングして、フォトレジストに開口部を形成し、このフォトレジストの開口部を通して絶縁膜をエッチングしてコンタクトホールを形成している。
しかしながら、この半導体装置の製造方法では、微細なコンタクトホールを形成する際、フォトリソグラフィー技術で決まる最小値、即ち、パターニングしたフォトレジストパターンの開口部直径で決まってしまうため、フォトリソグラフィー技術で決まる最小値よりも更に微細なコンタクトホールを形成することが非常に困難であるという問題がある。
【0003】
そこで、工程数を増加することなく、フォトリソグラフィー技術で決まる最小値よりも更に微細なコンタクトホールを容易に、かつ低コストで形成することができる半導体装置の製造方法が要求されている。
【0004】
【従来の技術】
従来の半導体装置の製造方法では、SiO2 等の絶縁膜にコンタクトホールを形成する場合、絶縁膜上にフォトレジストを塗布し、フォトレジストを露光、現像等してパターニングして、フォトレジストに開口部を形成し、このフォトレジストの開口部を通して絶縁膜をエッチングしてコンタクトホールを形成している。
【0005】
【発明が解決しようとする課題】
しかしながら、上記したような従来の半導体装置の製造方法では、微細なコンタクトホールを形成する際、フォトリソグラフィー技術で決まる最小値、即ち、パターニングしたフォトレジストパターンの開口部直径で決まってしまうため、フォトリソグラフィー技術で決まる最小値よりも更に微細なコンタクトホールを形成することが非常に困難であるという問題があった。
【0006】
そこで、この問題を解決する従来の半導体装置の製造方法には、例えば、特開平4−116865号公報で報告されたものがある。この従来の半導体装置の製造方法では、フォトリソグラフィー技術で決まる最小値より微細なコンタクトホールを形成するために、マスク用の導電体パターンサイドウォールを形成する方法を採っている。このため、マスク用の導電体パターンサイドウォールを一々形成する工程を追加しなければならないため、工程数が増加してコストが増加するという問題があった。
【0007】
そこで、本発明は、工程数を増加することなく、フォトリソグラフィー技術で決まる最小値よりも更に微細なコンタクトホールを容易に、かつ低コストで形成することができる半導体装置の製造方法を提供することを目的としている。
【0008】
【課題を解決するための手段】
請求項1記載の発明は、半導体基板上に絶縁膜を形成する工程と、次いで、該絶縁膜上にエッチング制御膜を形成する工程と、次いで、該エッチング制御膜上にフォトレジストパターンを形成する工程と、次いで、該フォトレジストパターンをマスクとして、該エッチング制御膜及び該絶縁膜を連続的にエッチングして、該半導体基板表面が露出された該フォトレジストパターンより小さなトップ径のコンタクトホールを形成する工程と、該エッチング制御膜と前記露出された半導体基板の表面の一部とを除去する工程と、次いで前記エッチング制御膜をエッチングにより除去した後、前記コンタクトホールを介してフッ酸溶液により半導体基板表面部分に生じた自然酸化膜を除去する工程とを含み、前記エッチング制御膜は、シリコンからなり、しかも前記コンタクトホールは前記絶縁膜の上部から半導体基板表面に向かってその断面が傾斜形状を呈し、該トップ径よりボトム径が小さいことを特徴とするものである。
【0010】
請求項2記載の発明は、上記請求項1の発明において、前記エッチング制御膜と前記コンタクトホール内の前記半導体基板表面の一部とを同時にエッチング除去することを特徴とするものである。
【0011】
請求項3記載の発明は、上記請求項1記載の発明において、前記エッチング制御膜及び前記半導体基板表面部分のエッチングは、フッ素と酸素とを含むエッチングガスを用いて行うことを特徴とするものである。
請求項4記載の発明は、上記請求項1記載の発明において、前記絶縁膜は、シリコン酸化膜からなることを特徴とするものである。
【0013】
本発明の半導体装置の製造方法では、前記エッチング制御膜のエッチングは、CF4 ガスによるエッチングガスを用いて行い、前記絶縁膜のエッチングは、CHF3 とCF4 及びArによるエッチングガスを用いるものである。
【0014】
【作用】
図1,2は、本発明の原理説明図である。
図1は本発明者等の行ったコンタクトホール形成に関する実験結果を示している。実験を行った構造は、図2に示すように、シリコン基板1上に膜厚150nm程度のシリコン酸化膜2、膜厚250nm程度のBPSG膜3、膜厚20nm程度のシリコン窒化膜4、膜厚50nm程度のシリコン酸化膜5、膜厚50nm程度のポリシリコン膜6及び膜厚50nm程度のシリコン酸化膜7を順次成長した後、最上層にエッチング制御膜としてポリシリコン膜8を数種類の膜厚で成長する。そして、この上にフォトレジストパターンを形成し、平行平板型プラズマエッチング装置を用い、ポリシリコン膜は240mtorr、650W、CHF3 /CF4 /Ar=0/80/0sccmにてエッチングを行い、シリコン酸化膜等は240mtorr、800W、CHF3 /CF4 /Ar=12/8/120sccmにて、連続してエッチングを行い、シリコン基板1を露出するコンタクトホール9を形成する。
【0015】
図1では、最上層のポリシリコン膜8の膜厚dに対するコンタクトホール9のトップAとボトムBの直径を、フォトレジストパターンの直径寸法とともに図示したものである。
図1に示す如く、最上層に、エッチング制御膜としてポリシリコン膜8が存在しない比較例(従来)の場合では、出来上がりのコンタクトホール9のトップAの直径は、フォトレジストパターンの開口部の直径よりも大きくなっている。これに対し、最上層にポリシリコン膜8が存在する本発明の場合では、出来上がりのコンタクトホール9のトップAの直径は、フォトレジストパターンの開口部の直径よりも小さくなっていることが判る。このコンタクトホール9の直径の縮小は、ポリシリコン膜厚を大きくすれば漸減するが、その依存性は小さく、ポリシリコン膜8の存在自体の効果の方がはるかに大きい。
【0016】
このように、コンタクトホール9の直径がレジストパターンの開口部直径よりも小さくなる理由は明確ではないが、本発明者等は、ポリシリコンエッチング中にフォトレジスト側面に炭素等を成分とする再付着物が堆積し、これが絶縁膜エッチングのマスク材を構成し、エッチングを制御するものと推定している。
なお、このエッチング制御膜として最上層にポリシリコン膜8を用いた場合には、後述する如く、コンタクトホール9内に露出されたシリコン基板1表層のダメージ層を除去する際に、同時に容易にエッチング除去することができるため、後に不測の問題を招く恐れはない。
【0017】
【実施例】
以下、本発明の実施例を図面を参照して説明する。
(実施例1)
図3,4は本発明に係る実施例1の半導体装置の製造方法を示す図である。
まず、LOCOS法により、P型シリコン基板11を選択酸化してシリコン基板11上に素子分離用のフィールド酸化膜12を膜厚350nm程度成長する。次いで、フィールド酸化膜12間のシリコン基板11上にゲート酸化膜13を膜厚10nm程度熱酸化法にて成長し、CVD法等により全面にポリシリコン膜を膜厚150nm程度成長した後、RIE等によりポリシリコン膜を選択的にエッチングしてゲート電極及びワード線14を形成する。
【0018】
次に、フィールド酸化膜12及びゲート電極14をマスクとして燐(P)を20keV、2×1013cm-2程度イオン注入することにより、メモリセルトランジスタのソース/ドレイン拡散層15を形成する。次いで、CVD法等により全面にシリコン酸化膜16を膜厚150nm程度成長し、通常のフォトリソグラフィー技術とエッチング技術を用いてシリコン酸化膜16を選択的にエッチングしてソース/ドレイン拡散層15が露出されたビット線用のコンタクトホール16aを形成する。
【0019】
次に、CVD法等により膜厚50nm程度のポリシリコンと膜厚100nm程度のタングステンシリサイド(WSi)をコンタクトホール16a内のソース/ドレイン拡散層15とコンタクトするように順次全面に成長した後、通常のフォトリソグラフィー技術とエッチング技術を用いてWSi膜とポリシリコン膜を選択的にエッチングしてWSi膜とポリシリコン膜の積層からなるビット線17を形成する(図3(a))。
【0020】
なお、本発明は、ビット線用のコンタクトホール16aにも直ちに適用することができるが、説明の重複を避けるために、本実施例では、敢えて以降に示す蓄積電極用のコンタクトホールに関してのみ適用した場合を説明する。
次に、CVD法等により全面に膜厚50nm程度のシリコン酸化膜及び膜厚200nm程度のBPSG膜を順次成長した後、BPSG膜をリフローする熱処理を850℃、20分間程度行って、シリコン酸化膜及びBPSG膜から構成される層間絶縁膜18を形成する。
【0021】
次に、CVD法等により全面に膜厚20nm程度のシリコン窒化膜19、膜厚50nm程度のシリコン酸化膜20、膜厚50nm程度のポリシリコン膜21、膜厚50nm程度のシリコン酸化膜22及び膜厚10nm程度のポリシリコン膜23を順次成長する(図3(b))。この最後に成長したポリシリコン膜23が、後述するフォトレジストパターンの開口部直径寸法以下の蓄積電極用のコンタクトホールを実現する作用を担う。
【0022】
次に、通常のフォトリソグラフィー技術にて蓄積電極コンタクトホール形成のためのフォトレジストパターン24を形成する。次いで、平行平板型プラズマエッチング装置を用い、フォトレジストパターン24の開口部24aを通してポリシリコン膜23からゲート酸化膜13までを選択的にエッチングして、ソース/ドレイン拡散層15が露出されたコンタクトホール25を形成する(図3(c))。
【0023】
ここでのポリシリコン膜21,23のプラズマエッチング条件は、240mtorr、650W、CHF3 /CF4 /Ar=0/80/0sccmとし、シリコン酸化膜及びBPSG膜13,16,18,20,22のプラズマエッチング条件は、240mtorr、800W、CHF3 /CF4 /Ar=12/8/120sccmとする。
【0024】
このエッチングに際して、最上層のポリシリコン膜23上の開口部24a内のフォトレジストパターン24側面にポリマー膜26が堆積し、このポリマー膜26がエッチングマスクとして作用しているものと考えられる。何れにせよ、トップ径がフォトレジストパターン24の開口部24a直径より小さく、かつボトム径がトップ径よりも更に小さな傾斜形状を有する蓄積電極用のコンタクトホール25が形成される。
【0025】
次に、フォトレジストパターン24を酸素プラズマにてエッチングして除去する。次いで、CF4 /O2 プラズマにてコンタクトホール25内の露出されたシリコン基板11の膜厚15nm程度の表面ダメージ層をエッチングして除去する。
このエッチングによって、メモリセルトランジスタのコンタクトホール25内のソース/ドレイン拡散層15の一部が除去されてしまうが、このエッチング部分は、ソース/ドレイン拡散層15の深さに比べて十分に小さく問題とはならないばかりか、このダメージ層の除去によりコンタクト抵抗を低減させて特性を上げることができる。このシリコン基板11の表面ダメージ層のエッチング時、同時に最上層のポリシリコン膜23もエッチング除去される。また、このシリコン基板11の表面ダメージ層のエッチング時、シリコン酸化膜16,20,22のエッチング速度は、シリコンの1/3であり、膜厚5nm程度エッチングされる(図4(a))。
【0026】
次に、HFを含む溶液中にてコンタクトホール25内のシリコン基板11表面に生じた自然酸化膜を除去する。工程と工程の間の保管等に自然酸化膜が成長するが、この工程は、その自然酸化膜によってコンタクト抵抗が増加することを防ぐために行う。この自然酸化膜を除去する際に、前述した最上層のポリシリコン膜23が除去されていることは重要である。
【0027】
仮にコンタクトホール25内のシリコン基板11表面に生じた自然酸化膜を除去する際に、最上層にポリシリコン膜23が存在していると、通常のHF溶液ではポリシリコン膜23表面が溌水性であるために、微細なコンタクトホール25内に溶液が十分に浸透させることができず、自然酸化膜の除去が不十分になったり、ポリシリコン膜23表面に水分残渣によるウォーターマークが発生したりする等といった問題が生ずることがある。
【0028】
このように、本実施例では、コンタクトホール25内のシリコン基板11表面に生じた自然酸化膜を除去する際に、最上層のポリシリコン膜23を予め除去しているため、前述した自然酸化膜の除去が不十分になったり、ポリシリコン膜表面に水分残渣によるウォーターマークが発生したりする等といった問題を生じないように済ませることができる。
【0029】
次に、CVD法等によって全面にポリシリコン膜26を膜厚50nm程度成長し、通常のフォトリソグラフィー技術とエッチング技術を用いて、ポリシリコン膜26、シリコン酸化膜22及びポリシリコン膜21を選択的にエッチングする。次いで、ここで用いたフォトレジストを除去した後、シリコン酸化膜20,22をシリコン窒化膜19をエッチングストッパとしてHF溶液中で除去する。こうして、ポリシリコン膜21,26から構成されるフィン型蓄積電極(Fin)が形成される。
【0030】
そして、CVD法等にて全面にシリコン窒化膜を膜厚5nm程度成長し、表面を熱酸化してSiONからなる誘電体膜27を形成した後、CVD法等により全面にポリシリコン膜28を成長することにより、図4(b)に示すようなメモリセルを得ることができる。
このように、本実施例では、被エッチング層の最上層にポリシリコン膜23を形成した状態でフォトレジストパターン24の開口部24aを通してポリシリコン膜23からゲート酸化膜13までをエッチングしたため、ポリシリコン膜23をエッチングストッパー膜として作用することができる。このため、トップ径がフォトレジストパターン24の開口部24a直径よりも小さく、かつボトム径がトップ径よりも小さな傾斜形状を有するコンタクトホール25を容易に形成することができる。しかも、従来のマスク用の導電体パターンサイドウォールを形成するような面倒な工程を追加しないで済ませることができ、最上層にポリシリコン膜23を形成する以外は通常のフォトリソグラフィー技術とエッチング技術で行うことができるため、工程数を増やすことなく低コストで行うことができる。
(実施例2)
次に、図5〜図7は本発明に係る実施例2の半導体装置の製造方法を示す図である。
【0031】
実施例1では、図1の曲線Aに着目してフォトレジストパターン24の開口部24a直径より小さな径のコンタクトホール25を形成する方法を説明したが、実施例2では、図1の曲線Bに着目して実施例1よりも更に小さなコンタクトホールを形成する方法を説明する。
まず、LOCOS法により、P型シリコン基板51を選択酸化してシリコン基板51上に素子分離用の膜厚350nm程度のフィールド酸化膜52を成長する。次いで、フィールド酸化膜52間のシリコン基板51上にゲート酸化膜53を膜厚10nm程度熱酸化法にて成長し、CVD法等により全面にポリシリコン膜を成長した後、RIE等によりポリシリコン膜を選択的にエッチングしてゲート電極及びワード線54を形成する。
【0032】
次に、フィールド酸化膜52及びゲート電極54をマスクとして、P等をイオン注入することによりメモリセルトランジスタのソース/ドレイン拡散層55を形成する。次いで、CVD法等によりシリコン酸化膜56を膜厚150nm程度成長し、BPSG膜57を膜厚200nm程度成長した後、BPSG膜57をリフローしてBPSG膜57の表面を平坦化する。次いで、CVD法等によりBPSG膜57上にポリシリコン膜58を膜厚10nm程度成長した後、CVD法等によってポリシリコン膜58上にSiO2 によるシリコン酸化膜59を膜厚200nm程度成長する(図5(a))。なお、シリコン酸化膜59は、SiO2 膜でなくBPSG膜に変えて形成してもよい。
【0033】
次に、通常のフォトリソグラフィー技術でシリコン酸化膜59上にフォトレジストパターン60を形成する。次いで、平行平板型プラズマエッチング装置を用い、フォトレジストパターン60の開口部60aを通してシリコン酸化膜59及びポリシリコン膜58を選択的にエッチングしてBPSG膜57が露出された開口部61を形成する(図5(b))。この時、シリコン酸化膜59のエッチング断面は傾斜形状となり、ポリシリコン膜58に形成された開口部61の直径は、フォトレジストパターン60の開口部60a直径よりも小さくなる。ここでのシリコン酸化膜59のプラズマエッチング条件は、240mtorr、800W、CHF3 /CF4 /Ar=12/8/120sccmとし、ポリシリコン膜58のプラズマエッチング条件は、240mtorr、650W、CHF3 /CF4 /Ar=0/80/0sccmとする。
【0034】
次に、フォトレジストパターン60を酸素プラズマにてエッチングして除去する。次いで、前述した酸化膜のエッチング条件にて、開口部61を通してBPSG膜57、シリコン酸化膜56及びゲート酸化膜53を選択的にエッチングしてシリコン基板51が露出されたビット線用のコンタクトホール62を形成する(図5(c))。この時、ポリシリコン膜58上のシリコン酸化膜59は、完全に除去され、ポリシリコン膜58下のBPSG膜57は、ポリシリコン膜58がエッチングマスクとして作用してエッチングされない。こうして、図5(b)で形成されたポリシリコン膜58の開口部61部分に対応したビット線用のコンタクトホール62が形成される。
【0035】
次に、CF4 /O2 プラズマにてコンタクトホール62内に露出したシリコン基板51表面のダメージ層を除去すると同時に、マスク材として作用したポリシリコン膜58を除去する(図6(a))。このエッチングによって、メモリセルトランジスタのシリコン基板51のソース/ドレイン拡散層55の一部が除去されてしまうが、このエッチング部分は、ソース/ドレイン拡散層55の深さに比べて十分に小さく問題とはならないばかりか、このダメージ層の除去によりコンタクト抵抗を低減させて特性を上げることができる。
【0036】
次に、CVD法等により膜厚50nn程度のポリシリコン膜と膜厚100nm程度のタングステンシリサイド(WSi)膜をコンタクトホール62内のソース/ドレイン拡散層55とコンタクトするように順次全面に成長した後、通常のフォトリソグラフィー技術とエッチング技術を用いてWSi膜とポリシリコン膜を選択的にエッチングしてポリシリコン膜とWSi膜の積層からなるビット線63を形成する。
【0037】
次に、CVD法等により全面に膜厚50nm程度のシリコン酸化膜及び膜厚200nm程度のBPSG膜を順次成長した後、BPSG膜をリフローする熱処理を850℃、20分程度行って、シリコン酸化膜及びBPSG膜から構成される層間絶縁膜64を形成する。次いで、CVD法等により全面に膜厚20nm程度のシリコン窒化膜65、膜厚50nm程度のシリコン酸化膜66、膜厚50nm程度のポリシリコン膜67、膜厚50nm程度のシリコン酸化膜68を順次成長する。
【0038】
次に、CVD法等によりシリコン酸化膜68上に膜厚10nm程度のポリシリコン膜69、膜厚400nm程度のSiO2 によるシリコン酸化膜70を成長する。シリコン酸化膜70は、SiO2 膜でなくBPSG膜に変えてもよい。次いで、通常のフォトリソグラフィー技術にて蓄積電極コンタクトホール形成のためのフォトレジストパターン71を形成する。次いで、フォトレジストパターン71をマスクとして、前述したエッチング条件にて、フォトレジストパターン71の開口部71aを通してシリコン酸化膜70、ポリシリコン膜69、シリコン酸化膜68及びポリシリコン膜67を順次選択的にエッチングしてシリコン酸化膜66が露出された開口部72を形成する。この時、開口部72断面は、傾斜形状を有し、最上層のポリシリコン膜69の開口部72直径は、フォトレジストパターン71の開口部71a直径よりも小さくなる(図6(b))。
【0039】
次に、酸素プラズマ等によりフォトレジストパターン71を除去し、前述した酸化膜のエッチング条件にて開口部72を通してシリコン酸化膜66からゲート酸化膜53までを選択的にエッチングしてソース/ドレイン拡散層55が露出された蓄積電極用のコンタクトホール73を形成する(図6(c))。この時、ポリシリコン膜69上のシリコン酸化膜70は完全に除去され、ポリシリコン膜69下のシリコン酸化膜68はポリシリコン膜69がエッチングマスクとして作用してエッチングされない。こうして、図6(b)で形成されたポリシリコン膜69の開口部72部分に対応した蓄積電極用のコンタクトホール73が形成される。
【0040】
次に、CF4 /O2 プラズマにてコンタクトホール73内の露出されたシリコン基板51の表面ダメージ層をエッチングして除去する。このエッチングによって、メモリセルトランジスタのシリコン基板51のソース/ドレイン拡散層55の一部が除去されてしまうが、ソース/ドレイン拡散層55の深さに比べて十分に小さく問題とはならないばかりか、このダメージ層の除去によりコンタクト抵抗を低減させて特性を上げることができる。このシリコン基板51の表面ダメージ層のエッチング時、同時に最上層のポリシリコン膜69もエッチング除去される(図7(a))。
【0041】
次に、HFを含む溶液中にて、コンタクトホール73内のシリコン基板51表面に生じた自然酸化膜を除去する。工程と工程の間の保管等に自然酸化膜が成長するが、この工程は、その自然酸化膜によってコンタクト抵抗が増加するのを防ぐために行う。この自然酸化膜を除去する際に、前述した最上層のポリシリコン膜69が除去されていることは重要である。
【0042】
仮にコンタクトホール73内のシリコン基板51表面に生じた自然酸化膜を除去する際に、最上層にポリシリコン膜69が残存していると、通常のHF溶液では、ポリシリコン膜69表面が破水生であるために、微細なコンタクトホール73内に溶液が十分に浸透させることができず、自然酸化膜の除去が不十分であったり、ポリシリコン膜69表面に水分残渣によるウォーターマークが発生したりする等といった問題が生ずることがある。
【0043】
このように、本実施例では、コンタクトホール73内のシリコン基板51表面に生じた自然酸化膜を除去する際に、最上層のポリシリコン膜69を予め除去しているため、前述した自然酸化膜の除去が不十分であったり、ポリシリコン膜表面に水分残渣によるウォーターマークが発生したりする等といった問題を生じないようにすることができる。
【0044】
次に、CVD法等によって全面にポリシリコン膜74を膜厚50nm程度成長し、通常のフォトリソグラフィー技術とエッチング技術を用いて、ポリシリコン膜74、シリコン酸化膜68及びポリシリコン膜67を選択的にエッチングする。次いで、ここで用いたフォトレジストパターンを除去した後、シリコン酸化膜66,68をシリコン窒化膜65をエッチングストッパとしてHF溶液中で除去する。こうして、ポリシリコン膜67,74から構成されるフィン型蓄積電極(Fin)が形成される。
【0045】
そして、CVD法等にて全面にシリコン窒化膜を膜厚5nm程度成長し、表面を熱酸化してSiONからなる誘電体膜75を形成した後、CVD法等により全面にポリシリコン膜76を成長することにより、図7(b)に示すようなメモリセルを得ることができる。
このように、本実施例では、BPSG膜57とシリコン酸化膜59の間にポリシリコン膜58を形成した状態でフォトレジストパターン60の開口部60aを通してシリコン酸化膜59及びポリシリコン膜58をエッチングしたため、ポリシリコン膜23をエッチングストッパー膜として作用することができる。このため、ポリシリコン膜58の開口部の直径をフォトレジストパターン60の開口部60a径よりも小さくすることができるので、フォトレジストパターン60の開口部60a径よりも小さいポリシリコン膜58の開口部を通してBPSG膜57及びゲート酸化膜53をエッチングすることにより、ポリシリコン膜58の開口部61径で転写されたフォトレジストパターン60の開口部60a径よりも小さいコンタクトホール62を容易に形成することができる。しかも、従来のマスク用の導電体パターンサイドウォールを形成するような面倒な工程を追加しないで済ませることができるため、工程数を増やすことなく低コストで行うことができる。
【0046】
本実施例は、シリコン酸化膜68とシリコン酸化膜70の間にポリシリコン膜69を形成した状態で、フォトレジストパターン71の開口部71aを通してシリコン酸化膜70からポリシリコン膜67までをエッチングしたため、ポリシリコン膜69をエッチングストッパー膜として作用することができる。このため、ポリシリコン膜69の開口部72の直径をフォトレジストパターン71の開口部71a径よりも小さくすることができるので、フォトレジストパターン71の開口部71a径よりも小さいポリシリコン膜69の開口部72を通して、シリコン酸化膜66からゲート酸化膜53をエッチングすることにより、フォトレジストパターン71の開口部71a径よりも小さいコンタクトホール73を容易に形成することができる。しかも、従来のマスク用の導電体パターンサイドウォールを形成するような面倒な工程を追加しないで済ませることができるため、工程数を増やすことなく低コストで行うことができる。
【0047】
【発明の効果】
本発明によれば、工程数を増加することなく、フォトリソグラフィー技術で決まる最小値よりも更に微細なコンタクトホールを容易に、かつ低コストで形成することができるという効果がある。
【図面の簡単な説明】
【図1】本発明の原理説明図である。
【図2】本発明の原理説明図である。
【図3】本発明に係る実施例1の半導体装置の製造方法を示す図である。
【図4】本発明に係る実施例1の半導体装置の製造方法を示す図である。
【図5】本発明に係る実施例2の半導体装置の製造方法を示す図である。
【図6】本発明に係る実施例2の半導体装置の製造方法を示す図である。
【図7】本発明に係る実施例2の半導体装置の製造方法を示す図である。
【符号の説明】
1,11,51 シリコン基板
2,5,7,16,20,22,56,59,66,68,70 シリコン酸化膜
3,57 BPSG膜
4,19,65 シリコン窒化膜
6,21,23,26,28,58,67,69,74,76 ポリシリコン膜
12,52 フィールド酸化膜
13,53 ゲート酸化膜
14,54 ゲート電極及びワード線
15,55 ソース/ドレイン拡散層
16a,25,62,73 コンタクトホール
17,63 ビット線
18,64 層間絶縁膜
24,60,71 フォトレジストパターン
24a,60a,61,71a,72 開口部
27,75 誘電体膜
Claims (4)
- 半導体基板上に絶縁膜を形成する工程と、次いで、該絶縁膜上にエッチング制御膜を形成する工程と、次いで、該エッチング制御膜上にフォトレジストパターンを形成する工程と、次いで、該フォトレジストパターンをマスクとして、該エッチング制御膜及び該絶縁膜を連続的にエッチングして、該半導体基板表面が露出された該フォトレジストパターンより小さなトップ径のコンタクトホールを形成する工程と、該エッチング制御膜と前記露出された半導体基板の表面の一部とを除去する工程と、次いで前記エッチング制御膜をエッチングにより除去した後、前記コンタクトホールを介してフッ酸溶液により半導体基板表面部分に生じた自然酸化膜を除去する工程とを含み、前記エッチング制御膜は、シリコンからなり、しかも前記コンタクトホールは前記絶縁膜の上部から半導体基板表面に向かってその断面が傾斜形状を呈し、該トップ径よりボトム径が小さいことを特徴とする半導体装置の製造方法。
- 前記エッチング制御膜と前記コンタクトホール内の前記半導体基板表面の一部とを同時にエッチング除去することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記エッチング制御膜及び前記半導体基板表面部分のエッチングは、フッ素と酸素とを含むエッチングガスを用いて行うことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記絶縁膜はシリコン酸化膜からなることを特徴とする請求項1記載の半導体装置の製造方法。
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JP06018595A JP3708157B2 (ja) | 1995-03-20 | 1995-03-20 | 半導体装置の製造方法 |
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JPH08264506A JPH08264506A (ja) | 1996-10-11 |
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-
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