KR100319283B1 - 반도체 장치의 제조 방법 - Google Patents

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아끼구사 나오유끼
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Abstract

본 발명은 콘택트 홀의 형성 공정을 포함하는 반도체 장치의 제조 방법에 관한 것으로, 노광 기술의 한계를 초과한 미소한 직경의 홀을 형성하는 것을 목적으로 한다.
커패시터를 구성하는 축적 전극을 반도체 기판의 불순물 확산층에 접속하기 위한 콘택트 홀을 형성하는 경우에, 반도체 기판(1) 위에 제1 절연막(13), 제1 반도체막(15) 및 제2 절연막(14)을 순서대로 형성한 후에, 제2 절연막(15) 위에 창(16a)을 갖는 레지스트 마스크(16)를 형성하고, 창(16a)을 통해서 제2 절연막(14)에 홀(17)을 추가로 형성한 후 또는 제1 반도체막(15)까지 홀(17)을 형성한 후에, 할로겐계의 가스를 사용하여 오버 에칭함으로써 홀(17)의 내주에 측벽(18)을 형성하고 그 아래를 에칭하여 직경이 작은 콘택트 홀(18)을 형성하는 공정을 포함한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 콘택트 홀을 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등의 반도체 기억 장치는 고집적화가 진행되어, 그 고집적화에 수반하여 층간 절연막에 형성되는 콘택트 홀의 직경도 더욱 축소화할 필요성이 요구되고 있다.
예컨대, DRAM 셀의 핀형 커패시터와 불순물 확산막을 접속하기 위한 콘택트 홀은, 예컨대 다음과 같은 공정에 따라 형성된다.
우선, 도 9의 (a)에 도시된 바와 같이, 반도체 기판(101)의 능동 영역과 그 주위의 필드 절연막(102) 위에 제1 층간 절연막(103)을 형성한 후에, 그 제1 층간 절연막(103) 위에 비트선(104)을 형성한다. 그 비트선(104)은 제1 층간 절연막(103)의 콘택트 홀(도시하지 않음)을 통해서 능동 영역에 형성된 불순물 확산층의 일부에 접속되어 있다.
또, 비트선(104) 및 제1 층간 절연막(103) 위에 제2 층간 절연막(105)을 형성하고, 그 위에 제1 절연막(106)을 형성한다. 계속해서, 제1 절연막(SiN)(106) 위에 제2 절연막(SiO2)(107)과 제1 반도체막(108)을 교호적으로 복수의 층으로 형성한다. 그리고나서, 최상의 제2 절연막(107) 위에 레지스트(109)를 도포하여 이것을 노광하고, 현상함으로써 레지스트(109)에 창(109a)을 형성한다. 그 창(109a)은 커패시터 콘택트 영역에 형성된다. 커패시터 콘택트 영역은 능동 영역에 형성된 다른 불순물 확산막(110)의 위쪽에 위치한다.
다음에, 도 9의 (b)에 도시된 바와 같이, 레지스트(109)의 창(109a)을 통해서 최상의 제2 절연막(107)으로부터 그 아래쪽의 제1 층간 절연막(103)까지를 연속하여 에칭함으로써, 그들 막에 홀(111)을 형성한다.
계속해서, 레지스트(109)를 제거한 후에, 도 9의 (c)에 도시된 바와 같이 홀(111)의 내부와 최상의 제2 절연막(107) 위에 제2 실리콘막(112)을 형성한다. 계속해서, 도 10의 (a)에 도시된 바와 같이, 제1 절연막(106) 위에 있는 제2 실리콘막(112) 및 제2 절연막(107) 전부를 패터닝하고, 이것에 의해 그들 막을 커패시터의 축적 전극의 평면 형상으로 한다. 또, 모든 제2 절연막(107)을 에칭액을 사용하여 선택적으로 제거하면, 도 10의 (b)에 도시된 바와 같이, 반도체 기판(101)상에는 제1 및 제2 실리콘층(108, 112)으로 이루어진 핀형의 축적 전극(113)이 나타난다.
그 후에, 도 10의 (c)에 도시된 바와 같이, 핀형의 축적 전극(113)의 표면에유전체막(114)을 형성하고, 또, 유전체막(114)의 표면에는 대향 전극(115)이 되는 실리콘막을 형성한다.
상술한 DRAM의 커패시터 형성 공정에 있어서, 레지스트(109)에 창(109a)을 형성할 때의 노광에는 i선이 사용되고, 또한 노광용 마스크로서 위상 시프터가 사용되고 있다.
그러나, 레지스트(109)의 노광시에 i선, 위상 시프터를 사용하여도 레지스트(109)의 창(109a)의 직경은 겨우 0.31 ㎛ 정도가 한계이다.
창의 직경을 더욱 작게 하기 위해서는 엑시머 스테퍼를 노광에 적용하는 기술이 있지만, 아직 본격적으로 보급되지는 않고 있다.
본 발명의 목적은 현재의 노광 기술의 한계를 초월한 미소한 직경의 홀을 형성하는 공정을 포함하는 반도체 장치의 제조 방법을 제공하는 데 있다.
도 1은 본 발명의 실시 형태에 따른 반도체 장치의 평면도.
도 2의 (a)~(c)는 본 발명의 실시 형태에 따른 반도체 장치의 제조 공정을 나타내고, 도 1의 I-I선에서 본 단면도(1).
도 3의 (a)~(c)는 본 발명의 실시 형태에 따른 반도체 장치의 제조 공정을 나타내고, 도 1의 I-I선에서 본 단면도(2).
도 4의 (a)~(c)는 본 발명의 실시 형태에 따른 반도체 장치의 제조 공정을 나타내고, 도 1의 I-I선에서 본 단면도(3).
도 5의 (a)~(c)는 본 발명의 실시 형태에 따른 반도체 장치의 제조 공정을 나타내고, 도 1의 II-II선에서 본 단면도(1).
도 6의 (a) 및 (b)는 본 발명의 실시 형태에 따른 반도체 장치의 제조 공정을 나타내고, 도 1의 II-II선에서 본 단면도(2).
도 7의 (a)~(c)는 본 발명의 다른 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 단면도(1).
도 8의 (a)~(c)는 본 발명의 다른 실시 형태에 관한 반도체 장치의 제조 공정을 도시한 단면도(2).
도 9의 (a)~(c)는 종래의 반도체 장치의 제조 공정을 나타내는 단면도(1).
도 10의 (a)~(c)는 종래의 반도체 장치의 제조 공정을 나타내는 단면도(2).
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판(반도체 기판)
2 : 능동 영역
3 : 필드 산화막
4 : 게이트 절연막
5 : 워드선
6 : 제1 불순물 확산층
7 : 제2 불순물 확산층
8 : 제3 불순물 확산층
9 : 비트선
10, 19 : 콘택트 홀
11 : 제1 층간 절연막
12 : 제2 층간 절연막
13 : 에칭 스토퍼층
14 : 중간 절연막
15 : 제1 반도체막
16 : 감광성 포지티브 레지스트
17 : 홀
18 : 측벽
19 : 콘택트 홀
20 : 제2 반도체막
21 : 축적 전극
22 : 유전체막
23 : 대향 전극
상기 과제는 도 2 내지 도 4에 예시한 바와 같이, 불순물 확산층을 갖는 반도체 기판 위에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 위에 제1 반도체막을 형성하는 공정과, 상기 제1 절연막과는 다른 재료로 이루어진 제2 절연막을 상기 제1 반도체막 위에 형성하는 공정과, 상기 제2 절연막 위에 감광성 레지스트를 도포하는 공정과, 상기 감광성 레지스트를 노광, 현상하여 불순물 확산층의 위쪽에 창을 형성하는 공정과, 할로겐 화합물 가스, 예를 들면 플로로 카본계 가스를 사용하여 상기 창을 통해서 상기 제2 절연막을 제1 시간 동안 에칭하여 제2 절연막에 제1의 홀을 형성하는 공정과, 상기 홀을 형성한 후에 다시 할로겐 화합물 가스를 사용하는 에칭 상태를 상기 제1 시간 보다 긴 예를 들면, 200% 이상의 제2 시간만큼 유지함으로써 상기 제1 홀의 내주에 상기 감광성 레지스트의 성분을 함유하는 측벽을 성장하여 상기 제1 홀의 실질적인 직경을 작게 하는 공정과, 상기 측벽과 상기 감광성 레지스트를 마스크로 사용하여 상기 제1 홀을 통해서 상기 제2 절연막, 상기 제1 반도체막 및 상기 제1 절연막을 에칭함으로써 상기 불순물 확산층 위에 제2의 홀을 형성하는 공정과, 상기 감광성 레지스트와 상기 측벽을 제거하는 공정과, 상기 제1 및 제2 홀의 내부와 상기 제2 절연막 위에 제2 반도체막을 형성하는 공정과, 상기 제2 반도체막, 상기 제2 절연막 및 상기 제1 반도체막을 패터닝함으로써 상기 제1 및 제2 홀을 포함하는 영역에 상기 제1 및 제2 반도체막으로 이루어진 축적 전극을 형성하는 공정과, 상기 제2 절연막을 선택적으로 제거하는 공정과, 유전체막을 상기 축적 전극의 표면에 형성하는 공정과, 커패시터의 대향 전극을 상기 유전체막의 표면에 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결한다.
또한, 상기 과제는 도 7 및 도 8에 예시한 바와 같이, 불순물 확산층을 갖는 반도체 기판 위에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 위에 제1 반도체막을 형성하는 공정과, 상기 제1 절연막과는 다른 재료로 이루어진 제2 절연막을 상기 제1 반도체막 위에 형성하는 공정과, 상기 제2 절연막 위에 감광성 레지스트를 도포하는 공정과, 상기 감광성 레지스트를 노광, 현상하여 불순물 확산층의 위쪽에 창을 형성하는 공정과, 상기 창을 통해서 상기 제2 절연막을 에칭함으로써 상기 제2 절연막에 제1 홀을 형성하는 공정과, 불소 이외의 할로겐 화합물 가스를 사용하여, 상기 창을 통해서 상기 제1 반도체막을 제1 시간 동안 에칭하여 상기 제1 홀을 깊게 하는 공정과, 상기 할로겐 화합물 가스를 사용하는 에칭 상태를 상기 제1 시간 보다 긴 예를 들어, 200% 이상의 제2 시간만큼 유지함으로써 상기 제1 홀의 내주에 상기 감광성 레지스트의 성분을 함유하는 측벽을 성장하여 상기 제1 홀의 실질적인 직경을 작게 하는 공정과, 상기 측벽과 상기 감광성 레지스트를 마스크로 사용하여, 상기 제1 홀을 통해서 상기 제1 절연막을 에칭함으로써 상기 불순물 확산층 위에 제2 홀을 형성하는 공정과, 상기 감광성 레지스트와 상기 측벽을 제거하는 공정과, 상기 제1 및 제2 홀의 내부와 상기 제2 절연막 위에 제2 반도체막을 형성하는 공정과, 상기 제2 반도체막, 상기 제2 절연막 및 상기 제1 반도체막을 패터닝함으로써 상기 제1 및 제2 홀을 포함하는 영역에 상기 제1 및 제2 반도체막으로 이루어진 축적 전극을 형성하는 공정과, 상기 제2 절연막을 선택적으로 제거하는 공정과, 유전체막을 상기 축적 전극의 표면에 형성하는 공정과, 커패시터의 대향 전극을 상기 유전체막의 표면에 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결한다.
상기 반도체 장치의 제조 방법에 있어서, 상기 제2 절연막은 상기 제1 반도체막과 상기 제1 절연막 사이에도 형성되어 있는 것을 특징으로 한다.
상기 반도체 장치의 제조 방법에 있어서, 상기 제1 반도체막과 상기 제2 절연막은 교호적으로 복수층으로 형성되어 있는 것을 특징으로 한다.
상기 반도체 장치의 제조 방법에 있어서, 상기 반도체막은 불순물을 함유하는 다결정(多結晶) 또는 비정질(非晶質) 실리콘막인 것을 특징으로 한다. 또한, 상기 불순물은 상기 실리콘막의 성장과 동시 또는 상기 실리콘막의 성장 이후에 도입되는 것을 특징으로 한다.
상기 반도체 장치의 제조 방법에 있어서, 상기 제2 절연막은 산화실리콘을 함유하는 재료로 형성되는 것을 특징으로 한다.
다음에, 본 발명의 작용에 대해서 설명한다.
본 발명에 따르면, 커패시터를 구성하는 축적 전극을 반도체 기판의 불순물 확산층에 접속하기 위한 콘택트 홀을 형성하는 경우에, 반도체 기판 위에 제1 절연막, 제1 반도체막 및 제2 절연막을 형성한 후에, 제2 절연막 위에 창을 갖는 레지스트 마스크를 형성하고, 또 창을 통해서 제2 절연막에 제1 홀(콘택트 홀의 상부)을 형성한 후, 또는 제1 반도체막까지 제1 홀을 형성한 후에, 할로겐 화합물 가스를 사용하여 오버 에칭함으로써 제1 홀의 내주에 측벽을 형성하며, 그 후에 제1 홀의 아래를 에칭하여 직경이 작은 제2 홀(콘택트 홀의 하부)을 형성하도록 하였다.
따라서, 측벽으로부터 아래쪽에 존재하는 제2 홀의 직경이 종래보다 작아져서 커패시터의 고집적화를 도모할 수 있다.
또한, 콘택트 홀의 상부의 직경은 콘택트 홀의 하부보다 크기 때문에, 이 콘택트 홀 내부와 제2 절연막상에 형성되는 도전막의 스텝 커버리지(step coverage)가 개선된다.
이하에 본 발명의 실시 형태를 도면에 기초하여 설명한다.
본 실시 형태에 따른 반도체 기억 장치중 하나인 DRAM 셀을 구성하는 전송트랜지스터와 커패시터의 배치 관계는, 예컨대 도 1의 평면도에 도시된 바와 같이 되어 있다.
도 1에 있어서, 실리콘 기판(반도체 기판)(1)의 표면에는 능동 영역(2)을 둘러싸는 필드 산화막(3)이 형성되고, 또한, 실리콘 기판(1)의 능동 영역(2)의 표면에는 게이트 절연막(4)을 통해 워드선(5)이 간격을 두고 복수개 형성되어 있다.
필드 산화막(3)은 질화실리콘막을 마스크로 사용하는 선택 산화법에 의해 형성되고, 게이트 절연막(4)은 실리콘 기판(1)의 표면을 열산화함으로써 형성된다. 또한, 워드선(5)은 도면에서 Y 방향으로 연장되며 필드 산화막(3) 위를 통과하고, 또 다른 능동 영역(2) 위를 통과하도록 형성되어 있다.
능동 영역(2)중 2개의 워드선(5) 사이의 부분에는 제1 불순물 확산층(6)이 형성되고, 또, 워드선(5)에 대하여 제1 불순물 확산층(6)과 반대측 부분에는 제2 및 제3 불순물 확산층(7, 8)이 형성되어 있다. 제1 내지 제3 불순물 확산층(6∼8)은 워드선(5)을 마스크로 하여 불순물을 이온 주입함으로써 자기 정합적으로 형성된다.
워드선(5), 능동 영역(2) 및 필드 산화막(3)은 각각 후술하는 제1 층간 절연막(11)에 의해 피복되어 있다. 그 제1 층간 절연막(11)은 DRAM 셀의 구성 요소의 배치 관계를 알기 쉽게 하기 위해서 도 1에서는 생략되어 있다.
제1 층간 절연막(11) 위에는 도면중 x 방향으로 연장되는 비트선(9)이 간격을 두고 복수개 형성되고, 1개의 비트선(9)은 제1 층간 절연막(11)의 콘택트 홀(10)을 통해 제1 불순물 확산층(6)에 전기적으로 접속되어 있다. 또한, 제2 및제3 불순물 확산층(7, 8)에는 각각 후술하는 공정을 거쳐 커패시터의 축적 전극(하부 전극)이 접속된다.
다음에, 그 커패시터의 형성 공정을 도 2 내지 도 6에 기초하여 설명한다.
도 2의 (a)는 도 1의 I-I선에서 본 단면도, 도 5의 (a)는 도 1의 II-II선에서 본 단면도이다. 또한, 도 2의 (a)에서는 복수의 능동 영역(2)의 제2 불순물 확산층(7)이 도시되어 있고, 또한, 도 5의 (a)에서는 워드선(5)을 게이트 전극으로 한 1개의 전송 트랜지스터가 도시되어 있다.
우선, 도 2의 (a) 및 도 5의 (a)에 도시된 바와 같이, 워드선(5), 능동 영역(2) 및 필드 산화막(3)을 SiO2와 BPSG로 이루어진 제1 층간 절연막(11)에 의해 피복한 후에, 제1 층간 절연막(11) 위에 비트선(9)을 형성한다. 비트선(9)은 불순물 함유 실리콘으로 이루어진 하층부(9a)와 텅스텐 실리사이드로 이루어진 상층부(9b)로 구성되어 있다.
그 후에, 제1 층간 절연막(11) 및 비트선(9) 위에 BPSG(boro-phospho silicate glass)로 이루어진 제2 층간 절연막(12)과 질화실리콘으로 이루어진 에칭 스토퍼(etching stopper)층(13)을 기상 성장법에 의해 순서대로 형성한다. 제2 층간 절연막(12)은 성장직후에 가열에 의해 리플로우(reflow)된다.
다음에, 도 2의 (b) 및 도 5의 (b)에 도시된 바와 같이, 에칭 스토퍼층(13) 위에 SiO2로 이루어진 중간 절연막(14)과 비정질 실리콘 또는 다결정 실리콘으로 이루어진 제1 반도체막(15)을 CVD 법에 의해 1층씩, 또는 복수층씩 교호적으로 형성한다. 제1 반도체막(15)에는 인, 비소 등의 불순물이 함유되어 저항성이 낮아진다. 그 불순물의 도입은 제1 반도체막(15)의 성장과 동시에 해도 좋고, 제1 반도체막(15)의 성장 이후에 해도 좋다.
그리고, 최상의 중간 절연막(14) 위에 노볼락계 재료로 이루어진 감광성 포지티브 레지스트(16)를 도포한 후에, 이 감광성 포지티브 레지스트(16)를 노광, 현상하고, 제2 및 제3 불순물 확산층(7, 8) 위에 각각 콘택트 홀 형성용 창(16a)을 형성한다.
이것에 이어서, 창(16a)을 통해서 최상의 중간 절연막(14)을 반응성 이온에칭법에 의해 수직 방향으로 이방성 에칭한다. 그 에칭의 반응 가스로서, CH2F2, CH3F, CF4, CHF3, C4F8, C5F8과 같은 플로로 카본(fluorocarbon)계 가스와 아르곤의 혼합 가스를 사용한다. 그와 같은 플로로 카본계 가스를 사용하면, 실리콘에 대한 SiO2의 에칭의 선택비가 높아진다.
이 에칭을 최상의 제1 반도체층(15)의 일부가 노출될 때까지 행하여 도 2의 (c)에 도시하는 바와 같은 홀(17)을 중간 절연막(14)에 형성한다. 그 홀(17)이 형성된 후에, 더욱 에칭 상태를 유지하여 오버 에칭을 행하면, 감광성 포지티브 레지스트(16)의 성분을 함유하는 물질이 홀(17)의 내주에 부착하여 도 3의 (a) 및 도 5의 (c)에 도시하는 바와 같은 측벽(18)이 형성된다.
즉, 산화물로 이루어진 중간 절연막(14)을 이방성 에칭하여 홀(17)을 형성한후에, 산화물의 에칭에 의해 발생하는 산소의 공급이 차단되면, 급속히 플로로 카본계 가스와 감광성 포지티브 레지스트(16)의 반응에 기인하는 (CF2)x중합체와 카본으로 구성되는 물질의 성장이 증가하여 홀(17) 내부에 측벽(18)으로서 남는다. 이 경우, RIE에 의한 수직 방향의 이온 스퍼터 효과에 의해 홀(17)의 중앙 바닥에 성장하고자 하는 중합체 함유 물질이 제거되고, 이 결과, 중합체 함유 물질은 홀(17)의 내주면에만 성장하여 홀(17)의 직경이 실질적으로 작아진다.
그 오버 에칭 상태는, 예컨대 제1 실리콘막이 노출될 때까지의 에칭 시간을 100%라고 하면, 100%이상, 바람직하게는 200% 이상의 에칭, 더 바람직하게는 700% 유지한다.
통상, 중간 절연막(14)의 오버 에칭(over etching)은 적정 에칭(just stching)의 30% 정도, 예컨대 약 2초간이며, 본 실시 형태에서는 그것보다 크게 하고 있다. 최상의 중간 절연막(14)의 막두께는 35∼60 ㎚이고, 에칭율을 420 ㎚/min으로 하면, 오버 에칭은 적어도 40초간 행하게 된다.
그와 같은 측벽(18)의 형성에 의해 홀(17)의 직경은 실질적으로 작아진다. 이것에 의해, 감광성 포지티브 레지스트(16)의 창(16a)의 직경의 제작 한계를 0.31 ㎛로 하면, 그것보다 직경이 작은 홀(17)이 형성된다.
실험에 의해 얻어진 최상의 중간 절연막(14)의 에칭 시간과 오버 에칭 시간과 실질적인 홀(17)의 관계를 표 1에 나타낸다. 표 1에 따르면, i선을 사용하여 형성되는 감광성 포지티브 레지스트(16)의 창(16a)의 직경의 한계에 비하여 보다 작은 직경의 홀을 얻을 수 있다.
총시간(초) 적정시간(초)+오버시간(초) 에칭 오버(%) 바닥 직경[㎛]
7 5 + 2 40 0.18
20 5 + 15 300 0.123
40 5 + 35 700 0.076
측벽(18)의 형성을 끝낸 후에, 감광성 포지티브 레지스트(16)와 측벽(18)을 마스크로 하여 홀(17)의 밑에 존재하는 제1 반도체막(15)과 중간 절연막(14)을 에칭하여 도 3의 (b)에 도시하는 바와 같은 콘택트 홀(19)을 형성하면, 제2 및 제3 불순물 확산층(7, 8)의 일부가 노출된다. 그 콘택트 홀(19)의 직경은 측벽(18)으로 둘러싸인 홀 바닥의 직경과 거의 같아진다.
이 다음에, 산소 플라즈마를 이용하는 사출 성형에 의해 감광성 포지티브 레지스트(16)를 제거하면, 중합체 함유 물질을 함유하는 측벽(18)도 동시에 제거되게 된다.
콘택트 홀(19)중 제1 반도체막(15)에 형성된 부분의 직경은 감광성 포지티브 레지스트(16)의 창(16a)의 직경과 거의 같아지기 때문에, 도 6의 (a)에 도시된 바와 같이 콘택트 홀(19)의 최상부에 테이퍼가 형성되게 된다.
이어서, 기상 성장법에 의해, 최상의 중간 절연막(14)의 상면과 콘택트 홀(19)의 내면(內面)을 따라 제2 반도체막(20)을 도 3의 (c)에 도시된 바와 같이 형성한다. 이 경우, 콘택트 홀(19)의 직경은 윗가장자리에서 국부적으로 넓어지고 있기 때문에, 스텝 커버리지가 좋은 제2 반도체막(20)이 형성된다. 또, 제2 반도체막(20)은 비정질 실리콘 또는 다결정 실리콘으로 구성한다.
이 다음에, 도 3의 (c)에 도시된 바와 같이, 제2 반도체막(20) 위에 제2 감광성 포지티브 레지스트(25)를 형성하고, 이것을 노광, 현상하여 커패시터의 축적 전극의 형상으로 패터닝한다. 그 축적 전극이 형성되는 영역에는 콘택트 홀(19)이 포함된다.
그리고, 제2 감광성 포지티브 레지스트(25)를 마스크로 하여 에칭 스토퍼층의 위쪽에 존재하는 제1 및 제2 반도체층과 중간 절연막(14)을 에칭함으로써, 제1 및 제2 반도체층(15, 20)을 축적 전극(21)의 형상으로 패터닝한다. 이 경우에, 최하의 중간 절연막에서 그 에칭은 정지된다.
이 후에, 제2 감광성 포지티브 레지스트(25)를 제거하면, 도 4의 (a)에 도시하는 바와 같은 단면 형상이 된다.
계속해서, 플루오르화수소산을 이용하여 중간 절연막(14)을 선택적으로 제거하면, 도 4의 (b)에 도시하는 단면 형상이 되어 에칭 스토퍼층(13) 위에는 제1 및 제2 반도체층(15, 20)으로 구성되는 축적 전극(21)의 표면이 노출되게 된다.
그 후에, 도 4의 (c) 및 도 6의 (b)에 도시된 바와 같이, 축적 전극(21)의 표면에 SiO2과 SiN으로 이루어진 유전체막(22)을 형성하고, 또, 불순물 함유 실리콘으로 이루어진 대향 전극(23)을 CVD 법에 의해 형성한다.
이상의 공정에 따르면, 커패시터의 축적 전극을 불순물 확산층에 접속하기 위한 콘택트 홀(19)의 직경을 종래보다 좁게 하고, 또한 스텝 커버리지가 좋은 축적 전극용 제2 반도체층(20)을 형성할 수 있으며, 이것에 의해 DRAM 셀의 고집적화, 수율의 향상을 도모할 수 있다.
그런데, 상술한 실시 형태에서는 최상의 중간 절연막(14)에 홀(17)을 형성한후에, 불소계 가스를 사용하여 측벽(18)을 형성하였지만, 그 이외의 할로겐계 가스를 사용하여도 좋다.
예컨대, 도 2의 (c)에 도시된 바와 같이 감광성 포지티브 레지스트(16)의 창(16a)을 통해 최상의 중간 절연막(14)을 에칭하여 홀(17)을 형성한 후에, 도 7의 (a)에 도시된 바와 같이, 최상의 제1 반도체층(15)을 HCl, Cl2와 같은 염소계 가스, 또는 HBr과 같은 브롬계 가스로 RIE에 의해 에칭하여 홀(17)을 깊게 하고, 그 후에 200% 이상의 오버 에칭을 행하면, 홀(17)의 내면에는 도 7의 (b)에 도시된 바와 같이 중합체를 함유하는 측벽(28)이 형성되며, 홀(17)의 직경을 실질적으로 작게 한다.
이 다음에, 도 7의 (c)에 도시된 바와 같이, 감광성 포지티브 레지스트(16) 및 측벽(28)을 마스크로 사용하여 홀(17)의 아래층을 제1 층간 절연막(11)까지 에칭하여 콘택트 홀(19)을 형성하고, 이것에 의해 제2 및 제3 불순물 확산층(7, 8)의 일부를 노출시킨다. 그 측벽(28)은 실리콘을 함유하고 있기 때문에, 감광성 포지티브 레지스트(16)와 동시에 제거되기 어렵기 때문에, 측벽(28)은 예컨대 0.5%~5%로 희석된 플루오르화수소산에 의해 약 30초 동안에 제거한다.
그 후의 공정은 도 8의 (a) 내지 (c)에 따라 행해진다.
이렇게 해서 형성된 콘택트 홀(19)의 직경도 종래보다 작아지고, 또한 콘택트 홀(19)에 형성되는 제2 반도체층(20)의 스텝 커버리지도 개선된다.
그런데, 축적 전극(21)을 구성하는 반도체층으로서, 다결정 실리콘막 또는 비정질 실리콘막 이외에, 도핑된 비정질 실리콘층을 450∼550℃ 정도의 저온에서성장한 후에 가열하여 얻어지는 표면의 요철이 큰 HSG(Hemi Spherical Grain) 실리콘막이나, 울퉁불퉁한 폴리실리콘(Ragged Poly-Si)막을 이용하여도 좋다.
또한, 중간 절연막(14)으로서 불순물을 함유시킨 BPSG, PSG를 이용하여도 좋고, 또는 스핀 코팅하는 SOG를 이용하여도 좋다.
이상 기술한 바와 같이 본 발명에 따르면, 커패시터를 구성하는 축적 전극을 반도체 기판의 불순물 확산층에 접속하기 위한 콘택트 홀을 형성하는 경우에, 반도체 기판 위에 제1 절연막, 제1 반도체막 및 제2 절연막을 형성한 후에, 제2 절연막 위에 창을 갖는 레지스트 마스크를 형성하고, 또 창을 통해 제2 절연막에 홀을 형성한 후, 또는 제1 반도체막까지 홀을 형성한 후에, 할로겐계 가스를 이용하여 오버 에칭함으로써 홀의 내주에 측벽을 형성하여 홀의 직경을 작게 하도록 하였기 때문에, 측벽으로부터 아래쪽의 층을 에칭하여 직경이 작은 콘택트 홀을 형성할 수 있다.
또한, 콘택트 홀의 상부의 직경은 콘택트 홀의 하부보다도 크기 때문에 이 콘택트 홀 내부와 제2 절연막상에 형성되는 도전막의 스텝 커버리지가 개선된다.

Claims (18)

  1. 불순물 확산층을 갖는 반도체 기판 위에 제1 절연막을 형성하는 공정과;
    상기 제1 절연막 위에 제1 반도체막을 형성하는 공정과;
    상기 제1 절연막과는 다른 재료로 이루어진 제2 절연막을 상기 제1 반도체막 위에 형성하는 공정과;
    상기 제2 절연막 위에 감광성 레지스트를 도포하는 공정과;
    상기 감광성 레지스트를 노광, 현상하여 불순물 확산층의 위쪽에 창을 형성하는 공정과;
    할로겐 화합물 가스를 사용하여, 상기 창을 통해서 상기 제2 절연막을 제1 시간 동안 에칭하여 상기 제2 절연막에 제1 홀을 형성하는 공정과;
    상기 제1 홀을 형성한 후에 다시 상기 할로겐 화합물 가스를 사용하는 에칭 상태를 상기 제1 시간 보다 긴 제2 시간만큼 유지함으로써 상기 제1 홀의 내주에 상기 감광성 레지스트 성분을 함유하는 측벽을 성장하여 상기 제1 홀의 실질적인 직경을 작게 하는 공정과;
    상기 측벽과 상기 감광성 레지스트를 마스크로 사용하여, 상기 제1 홀을 통해서 상기 제2 절연막, 상기 제1 반도체막 및 상기 제1 절연막을 에칭함으로써 상기 불순물 확산층 위에 제2 홀을 형성하는 공정과;
    상기 감광성 레지스트와 상기 측벽을 제거하는 공정과;
    상기 제1 및 제2 홀의 내부와 상기 제2 절연막 위에 제2 반도체막을 형성하는 공정과;
    상기 제2 반도체막, 상기 제2 절연막 및 상기 제1 반도체막을 패터닝함으로써 상기 제1 및 제2 홀을 포함하는 영역에 상기 제1 및 제2 반도체막으로 이루어진 축적 전극을 형성하는 공정과;
    상기 제2 절연막을 선택적으로 제거하는 공정과;
    유전체막을 상기 축적 전극의 표면에 형성하는 공정과;
    커패시터의 대향 전극을 상기 유전체막의 표면에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 시간은 상기 제1 시간의 200% 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 할로겐 화합물 가스는 플로로 카본인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 불순물 확산층을 갖는 반도체 기판 위에 제1 절연막을 형성하는 공정과;
    상기 제1 절연막 위에 제1 반도체막을 형성하는 공정과;
    상기 제1 절연막과는 다른 재료로 이루어진 제2 절연막을 상기 제1 반도체막 위에 형성하는 공정과;
    상기 제2 절연막 위에 감광성 레지스트를 도포하는 공정과;
    상기 감광성 레지스트를 노광, 현상하여 불순물 확산층의 위쪽에 창을 형성하는 공정과;
    상기 창을 통해서 상기 제2 절연막을 에칭함으로써 상기 제2 절연막에 제1 홀을 형성하는 공정과;
    불소 이외의 할로겐 화합물 가스를 사용하여, 상기 창을 통해서 상기 제1 반도체막을 제1 시간 동안 에칭하여 상기 제1 홀을 깊게 하는 공정과;
    상기 할로겐 화합물 가스를 사용하는 에칭 상태를 상기 제1 시간 보다 긴 제2 시간만큼 유지함으로써 상기 제1 홀의 내주에 상기 감광성 레지스트 성분을 함유하는 측벽을 성장하여 상기 제1 홀의 실질적인 직경을 작게 하는 공정과;
    상기 측벽과 상기 감광성 레지스트를 마스크로 사용하여, 상기 제1 홀을 통해서 상기 제1 절연막을 에칭함으로써 상기 불순물 확산층 위에 제2 홀을 형성하는 공정과;
    상기 감광성 레지스트와 상기 측벽을 제거하는 공정과;
    상기 제1 및 제2 홀의 내부와 상기 제2 절연막 위에 제2 반도체막을 형성하는 공정과;
    상기 제2 반도체막, 상기 제2 절연막 및 상기 제1 반도체막을 패터닝함으로써 상기 제1 및 제2 홀을 포함하는 영역에 상기 제1 및 제2 반도체막으로 이루어진 축적 전극을 형성하는 공정과;
    상기 제2 절연막을 선택적으로 제거하는 공정과;
    유전체막을 상기 축적 전극의 표면에 형성하는 공정과;
    커패시터의 대향 전극을 상기 유전체막의 표면에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제2 시간은 상기 제1 시간의 200% 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 할로겐 화합물 가스는 플로로 카본인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제2 절연막은 상기 제1 반도체막과 상기 제1 절연막 사이에도 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 제1 반도체막과 상기 제2 절연막은 교호적으로 복수층 으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 반도체막은 불순물을 함유하는 다결정 또는 비정질 실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 불순물은 상기 실리콘막의 성장과 동시 또는 상기 실리콘막의 성장 이후에 도입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 상기 제2 절연막은 산화실리콘을 함유하는 재료로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서, 상기 제1 절연막은 질화실리콘으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제4항에 있어서, 상기 제2 절연막은 상기 제1 반도체막과 상기 제1 절연막 사이에도 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제4항에 있어서, 상기 제1 반도체막과 상기 제2 절연막은 번갈아 복수의 층 으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제4항에 있어서, 상기 반도체막은 불순물을 함유하는 다결정 또는 비정질 실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 불순물은 상기 실리콘막의 성장과 동시 또는 상기 실리콘막의 성장 이후에 도입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제4항에 있어서, 상기 제2 절연막은 산화실리콘을 함유하는 재료로 형성되는것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제4항에 있어서, 상기 제1 절연막은 질화실리콘으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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