KR19990077776A - 반도체 장치의 제조 방법 - Google Patents
반도체 장치의 제조 방법 Download PDFInfo
- Publication number
- KR19990077776A KR19990077776A KR1019990008040A KR19990008040A KR19990077776A KR 19990077776 A KR19990077776 A KR 19990077776A KR 1019990008040 A KR1019990008040 A KR 1019990008040A KR 19990008040 A KR19990008040 A KR 19990008040A KR 19990077776 A KR19990077776 A KR 19990077776A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- film
- semiconductor
- forming
- hole
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 115
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 239000012535 impurity Substances 0.000 claims abstract description 45
- 238000005530 etching Methods 0.000 claims abstract description 38
- 238000009792 diffusion process Methods 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000003860 storage Methods 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 13
- 238000009825 accumulation Methods 0.000 claims description 12
- 150000002366 halogen compounds Chemical class 0.000 claims description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910052731 fluorine Inorganic materials 0.000 claims description 4
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 229910052736 halogen Inorganic materials 0.000 abstract description 3
- 150000002367 halogens Chemical class 0.000 abstract description 3
- 238000007687 exposure technique Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 46
- 239000011229 interlayer Substances 0.000 description 19
- 239000007789 gas Substances 0.000 description 15
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 콘택트 홀의 형성 공정을 포함하는 반도체 장치의 제조 방법에 관한 것으로, 노광 기술의 한계를 초과한 미소한 직경의 홀을 형성하는 것을 목적으로 한다.
커패시터를 구성하는 축적 전극을 반도체 기판의 불순물 확산층에 접속하기 위한 콘택트 홀을 형성하는 경우에, 반도체 기판(1) 위에 제1 절연막(13), 제1 반도체막(15) 및 제2 절연막(14)을 순서대로 형성한 후에, 제2 절연막(15) 위에 창(16a)을 갖는 레지스트 마스크(16)를 형성하고, 창(16a)을 통해서 제2 절연막(14)에 홀(17)을 추가로 형성한 후 또는 제1 반도체막(15)까지 홀(17)을 형성한 후에, 할로겐계의 가스를 사용하여 오버 에칭함으로써 홀(17)의 내주에 측벽(18)을 형성하고 그 아래를 에칭하여 직경이 작은 콘택트 홀(18)을 형성하는 공정을 포함한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 콘택트 홀을 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등의 반도체 기억 장치는 고집적화가 진행되어, 그 고집적화에 수반하여 층간 절연막에 형성되는 콘택트 홀의 직경도 더욱 축소화할 필요성이 요구되고 있다.
예컨대, DRAM 셀의 핀형 커패시터와 불순물 확산막을 접속하기 위한 콘택트 홀은, 예컨대 다음과 같은 공정에 따라 형성된다.
우선, 도 9의 (a)에 도시된 바와 같이, 반도체 기판(101)의 능동 영역과 그 주위의 필드 절연막(102) 위에 제1 층간 절연막(103)을 형성한 후에, 그 제1 층간 절연막(103) 위에 비트선(104)을 형성한다. 그 비트선(104)은 제1 층간 절연막(103)의 콘택트 홀(도시하지 않음)을 통해서 능동 영역에 형성된 불순물 확산층의 일부에 접속되어 있다.
또, 비트선(104) 및 제1 층간 절연막(103) 위에 제2 층간 절연막(105)을 형성하고, 그 위에 제1 절연막(106)을 형성한다. 계속해서, 제1 절연막(SiN)(106) 위에 제2 절연막(SiO2)(107)과 제1 반도체막(108)을 교호적으로 복수의 층으로 형성한다. 그리고, 최상의 제2 절연막(107) 위에 레지스트(109)를 도포하여 이것을 노광하고, 현상함으로써 레지스트(109)에 창(109a)을 형성한다. 그 창(109a)은 커패시터 콘택트 영역에 형성된다. 커패시터 콘택트 영역은 능동 영역에 형성된 다른 불순물 확산막(110)의 위쪽에 위치한다.
다음에, 도 9의 (b)에 도시된 바와 같이, 레지스트(109)의 창(109a)을 통해서 최상의 제1 실리콘막(108)으로부터 그 아래쪽의 제1 층간 절연막(103)까지를 연속하여 에칭함으로써, 그들 막에 홀(111)을 형성한다.
계속해서, 레지스트(109)를 제거한 후에, 도 9의 (c)에 도시된 바와 같이 홀(111)의 내부와 최상의 제2 절연막(107) 위에 제2 실리콘막(112)을 형성한다. 계속해서, 도 10의 (a)에 도시된 바와 같이, 제1 절연막(106) 위에 있는 제2 실리콘막(112) 및 제2 절연막(107) 전부를 패터닝하고, 이것에 의해 그들 막을 커패시터의 축적 전극의 평면 형상으로 한다. 또, 모든 제2 절연막(107)을 에칭액을 사용하여 선택적으로 제거하면, 도 10의 (b)에 도시된 바와 같이, 반도체 기판(101)상에는 제1 및 제2 실리콘층(108, 112)으로 이루어진 핀형의 축적 전극(113)이 나타난다.
그 후에, 도 10의 (c)에 도시된 바와 같이, 핀형의 축적 전극(113)의 표면에 유전체막(114)을 형성하고, 또, 유전체막(114)의 표면에는 대향 전극(115)이 되는 실리콘막을 형성한다.
상술한 DRAM의 커패시터 형성 공정에 있어서, 레지스트(109)에 창(109a)을 형성할 때의 노광에는 i선이 사용되고, 또한 노광용 마스크로서 위상 시프터가 사용되고 있다.
그러나, 레지스트(109)의 노광시에 i선, 위상 시프터를 사용하여도 레지스트(109)의 창(109a)의 직경은 겨우 0.31 ㎛ 정도가 한계이다.
창의 직경을 더욱 작게 하기 위해서는 엑시머 스테퍼를 노광에 적용하는 기술이 있지만, 아직 본격적으로 보급되지는 않고 있다.
본 발명의 목적은 현상의 노광 기술의 한계를 초월한 미소한 직경의 홀을 형성하는 공정을 포함하는 반도체 장치의 제조 방법을 제공하는 데 있다.
도 1은 본 발명의 실시 형태에 따른 반도체 장치의 평면도.
도 2의 (a)~(c)는 본 발명의 실시 형태에 따른 반도체 장치의 제조 공정을 나타내고, 도 1의 I-I선에서 본 단면도(1).
도 3의 (a)~(c)는 본 발명의 실시 형태에 따른 반도체 장치의 제조 공정을 나타내고, 도 1의 I-I선에서 본 단면도(2).
도 4의 (a)~(c)는 본 발명의 실시 형태에 따른 반도체 장치의 제조 공정을 나타내고, 도 1의 I-I선에서 본 단면도(3).
도 5의 (a)~(c)는 본 발명의 실시 형태에 따른 반도체 장치의 제조 공정을 나타내고, 도 1의 II-II선에서 본 단면도(1).
도 6의 (a) 및 (b)는 본 발명의 실시 형태에 따른 반도체 장치의 제조 공정을 나타내고, 도 1의 II-II선에서 본 단면도(2).
도 7의 (a)~(c)는 본 발명의 다른 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 단면도(1).
도 8의 (a)~(c)는 본 발명의 다른 실시 형태에 관한 반도체 장치의 제조 공정을 도시한 단면도(2).
도 9의 (a)~(c)는 종래의 반도체 장치의 제조 공정을 나타내는 단면도(1).
도 10의 (a)~(c)는 종래의 반도체 장치의 제조 공정을 나타내는 단면도(2).
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판(반도체 기판)
2 : 능동 영역
3 : 필드 산화막
4 : 게이트 절연막
5 : 워드선
6 : 제1 불순물 확산층
7 : 제2 불순물 확산층
8 : 제3 불순물 확산층
9 : 비트선
10, 19 : 콘택트 홀
11 : 제1 층간 절연막
12 : 제2 층간 절연막
13 : 에칭 스토퍼층
13, 14 : 중간 절연막
15 : 제1 반도체막
16 : 감광성 포지티브 레지스트
17 : 홀
18 : 측벽
19 : 콘택트 홀
20 : 제2 반도체막
21 : 축적 전극
22 : 유전체막
23 : 대향 전극
상기 과제는 도 2의 (a)~(c) 내지 도 4의 (a)~(c)에 예시한 바와 같이, 불순물 확산층을 갖는 반도체 기판 위에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 위에 제1 반도체막을 형성하는 공정과, 상기 제1 절연막과는 다른 재료로 이루어진 제2 절연막을 상기 제1 반도체막 위에 형성하는 공정과, 상기 제2 절연막 위에 감광성 레지스트를 도포하는 공정과, 상기 감광성 레지스트를 노광, 현상하여 불순물 확산층의 위쪽에 창을 형성하는 공정과, 할로겐 화합물 가스, 예를 들면 플로로 카본계 가스를 사용하여 상기 창을 통해서 상기 제2 절연막을 제1 시간 동안 에칭하여 제2 절연막에 제1의 홀을 형성하는 공정과, 상기 홀을 형성한 후에 다시 할로겐 화합물 가스를 사용하는 에칭 상태를 상기 제1 시간 보다 긴 예를 들면, 200% 이상의 제2 시간만큼 유지함으로써 상기 제1 홀의 내주에 상기 감광성 레지스트의 성분을 함유하는 측벽을 성장하여 상기 제1 홀의 실질적인 직경을 작게 하는 공정과, 상기 측벽과 상기 감광성 레지스트를 마스크로 사용하여 상기 제1 홀을 통해서 상기 제2 절연막, 상기 제1 반도체막 및 상기 제1 절연막을 에칭함으로써 상기 불순물 확산층 위에 제2의 홀을 형성하는 공정과, 상기 감광성 레지스트와 상기 측벽을 제거하는 공정과, 상기 제1 및 제2 홀의 내부와 상기 제2 절연막 위에 제2 반도체막을 형성하는 공정과, 상기 제2 반도체막, 상기 제2 절연막 및 상기 제1 반도체막을 패터닝함으로써 상기 제1 및 제2 홀을 포함하는 영역에 상기 제1 및 제2 반도체막으로 이루어진 축적 전극을 형성하는 공정과, 상기 제2 절연막을 선택적으로 제거하는 공정과, 유전체막을 상기 축적 전극의 표면에 형성하는 공정과, 커패시터의 대향 전극을 상기 유전체막의 표면에 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결한다.
또한, 상기 과제는 도 7의 (a)~(c) 및 도 8의 (a)~(c)에 예시한 바와 같이, 불순물 확산층을 갖는 반도체 기판 위에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 위에 제1 반도체막을 형성하는 공정과, 상기 제1 절연막과는 다른 재료로 이루어진 제2 절연막을 상기 제1 반도체막 위에 형성하는 공정과, 상기 제2 절연막 위에 감광성 레지스트를 도포하는 공정과, 상기 감광성 레지스트를 노광, 현상하여 불순물 확산층의 위쪽에 창을 형성하는 공정과, 상기 창을 통해서 상기 제2 절연막을 에칭함으로써 상기 제2 절연막에 제1 홀을 형성하는 공정과, 불소 이외의 할로겐 화합물 가스를 사용하여, 상기 창을 통해서 상기 제1 반도체막을 제1 시간 동안 에칭하여 상기 제1 홀을 깊게 하는 공정과, 상기 할로겐 화합물 가스를 사용하는 에칭 상태를 상기 제1 시간 보다 긴 예를 들어, 200% 이상의 제2 시간만큼 유지함으로써 상기 제1 홀의 내주에 상기 감광성 레지스트의 성분을 함유하는 측벽을 성장하여 상기 제1 홀의 실질적인 직경을 작게 하는 공정과, 상기 측벽과 상기 감광성 레지스트를 마스크로 사용하여, 상기 제1 홀을 통해서 상기 제1 절연막을 에칭함으로써 상기 불순물 확산층 위에 제2 홀을 형성하는 공정과, 상기 감광성 레지스트와 상기 측벽을 제거하는 공정과, 상기 제1 및 제2 홀의 내부와 상기 제2 절연막 위에 제2 반도체막을 형성하는 공정과, 상기 제2 반도체막, 상기 제2 절연막 및 상기 제1 반도체막을 패터닝함으로써 상기 제1 및 제2 홀을 포함하는 영역에 상기 제1 및 제2 반도체막으로 이루어진 축적 전극을 형성하는 공정과, 상기 제2 절연막을 선택적으로 제거하는 공정과, 유전체막을 상기 축적 전극의 표면에 형성하는 공정과, 커패시터의 대향 전극을 상기 유전체막의 표면에 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결한다.
상기 반도체 장치의 제조 방법에 있어서, 상기 제2 절연막은 상기 제1 반도체막과 상기 제1 절연막 사이에도 형성되어 있는 것을 특징으로 한다.
상기 반도체 장치의 제조 방법에 있어서, 상기 제1 반도체막과 상기 제2 절연막은 번갈아 복수의 층으로 형성되어 있는 것을 특징으로 한다.
상기 반도체 장치의 제조 방법에 있어서, 상기 반도체막은 불순물을 함유하는 다결정(多結晶) 또는 비정질(非晶質) 실리콘막인 것을 특징으로 한다. 또한, 상기 불순물은 상기 실리콘막의 성장과 동시 또는 상기 실리콘막의 성장 이후에 도입되는 것을 특징으로 한다.
상기 반도체 장치의 제조 방법에 있어서, 상기 제2 절연막은 산화실리콘을 함유하는 재료로 형성되는 것을 특징으로 한다.
다음에, 본 발명의 작용에 대해서 설명한다.
본 발명에 따르면, 커패시터를 구성하는 축적 전극을 반도체 기판의 불순물 확산층에 접속하기 위한 콘택트 홀을 형성하는 경우에, 반도체 기판 위에 제1 절연막, 제1 반도체막 및 제2 절연막을 형성한 후에, 제2 절연막 위에 창을 갖는 레지스트 마스크를 형성하고, 또 창을 통해서 제2 절연막에 제1 홀(콘택트 홀의 상부)을 형성한 후, 또는 제1 반도체막까지 제1 홀을 형성한 후에, 할로겐 화합물 가스를 사용하여 오버 에칭함으로써 제1 홀의 내주에 측벽을 형성하며, 그 후에 제1 홀의 아래를 에칭하여 직경이 작은 제2 홀(콘택트 홀의 하부)을 형성하도록 하였다.
따라서, 측벽으로부터 아래쪽에 존재하는 제2 홀의 직경이 종래보다 작아져서 커패시터의 고집적화를 도모할 수 있다.
또한, 콘택트 홀의 상부의 직경은 콘택트 홀의 하부보다 크기 때문에, 이 콘택트 홀 내부와 제2 절연막상에 형성되는 도전막의 스텝 커버리지(step coverage)가 개선된다.
그래서, 이하에 본 발명의 실시 형태를 도면에 기초하여 설명한다.
본 실시 형태에 따른 반도체 기억 장치중 하나인 DRAM 셀을 구성하는 전송 트랜지스터와 커패시터의 배치 관계는, 예컨대 도 1의 평면도에 도시된 바와 같이 되어 있다.
도 1에 있어서, 실리콘 기판(반도체 기판)(1)의 표면에는 능동 영역(2)을 둘러싸는 필드 산화막(3)이 형성되고, 또한, 실리콘 기판(1)의 능동 영역(2)의 표면에는 게이트 절연막(4)을 통해 워드선(5)이 간격을 두고 복수개 형성되어 있다.
필드 산화막(3)은 질화실리콘막을 마스크로 사용하는 선택 산화법에 의해 형성되고, 게이트 절연막(4)은 실리콘 기판(1)의 표면을 열산화함으로써 형성되어 있다. 또한, 워드선(5)은 도면중 Y 방향으로 연장되어 필드 산화막(3) 위를 통과하고, 또 다른 능동 영역(2) 위를 통과하도록 형성되어 있다.
능동 영역(2)중 2개의 워드선(5) 사이의 부분에는 제1 불순물 확산층(6)이 형성되고, 또, 워드선(5)에 대하여 제1 불순물 확산층(6)과 반대측 부분에는 제2 및 제3 불순물 확산층(7, 8)이 형성되어 있다. 제1 내지 제3 불순물 확산층(6∼8)은 워드선(5)을 마스크로 하여 불순물을 이온 주입함으로써 자기 정합적으로 형성된다.
워드선(5)과 능동 영역(2)과 필드 산화막(3)은 각각 후술하는 제1 층간 절연막(11)에 의해 피복되어 있다. 그 제1 층간 절연막(11)은 DRAM 셀의 구성 요소의 배치 관계를 알기 쉽게 하기 위해서 도 1에서는 생략되어 있다.
제1 층간 절연막(11) 위에는 도면중 x 방향으로 연장되는 비트선(9)이 간격을 두고 복수개 형성되고, 1개의 비트선(9)은 제1 층간 절연막(11)의 콘택트 홀(10)을 통해 제1 불순물 확산층(6)에 전기적으로 접속되어 있다. 또한, 제2 및 제3 불순물 확산층(7, 8)에는 각각 후술하는 공정을 거쳐 커패시터의 축적 전극(하부 전극)이 접속된다.
다음에, 그 커패시터의 형성 공정을 도 2의 (a)~(c)는 내지 도 6의 (a) 및 (c)에 기초하여 설명한다.
도 2의 (a)는 도 1의 I-I선에서 본 단면도, 도 5의 (a)는 도 1의 II-II선에서 본 단면도이다. 또한, 도 2의 (a)에서는 복수의 능동 영역(2)의 제2 불순물 확산층(7)이 나타나고, 또한, 도 5의 (a)에서는 워드선(5)을 게이트 전극으로 한 1개의 전송 트랜지스터가 나타나고 있다.
우선, 도 2의 (a) 및 도 5의 (a)에 도시된 바와 같이, 워드선(5)과 능동 영역(2)과 필드 산화막(3)을 SiO2와 BPSG로 이루어진 제1 층간 절연막(11)에 의해 피복한 후에, 제1 층간 절연막(11) 위에 비트선(9)을 형성한다. 비트선(9)은 불순물 함유 실리콘으로 이루어진 하층부(9a)와 텅스텐 실리사이드로 이루어진 상층부(9b)로 구성되어 있다.
그 후에, 제1 층간 절연막(11) 및 비트선(9) 위에 BPSG(boro-phospho silicate glass)로 이루어진 제2 층간 절연막(12)과 질화실리콘으로 이루어진 제토퍼(etching stopper)층(13)을 기상 성장법에 의해 순서대로 형성한다. 제2 층간 절연막(12)은 성장직후에 가열에 의해 리플로우(reflow)된다.
다음에, 도 2의 (b) 및 도 5의 (b)에 도시된 바와 같이, 에칭 스토퍼층(13) 위에 SiO2로 이루어진 중간 절연막(14)과 비정질 실리콘 또는 다결정 실리콘으로 이루어진 제1 반도체막(15)을 CVD 법에 의해 1층씩, 또는 복수층씩 번갈아 형성한다. 제1 반도체막(15)에는 인, 비소 등의 불순물이 함유되어 저항성이 낮아진다. 그 불순물의 도입은 제1 반도체막(15)의 성장과 동시에 해도 좋고, 제1 반도체막(15)의 성장 이후에 해도 좋다.
그리고, 최상의 중간 절연막(14) 위에 노볼락계 재료로 이루어진 감광성 포지티브 레지스트(16)를 도포한 후에, 이 감광성 포지티브 레지스트(16)를 노광, 현상하고, 제2 및 제3 불순물 확산층(7, 8) 위에 각각 콘택트 홀 형성용 창(16a)을 형성한다.
이것에 이어서, 창(16a)을 통해서 최상의 중간 절연막(14)을 반응성 이온에칭법에 의해 수직 방향으로 이방성 에칭한다. 그 에칭의 반응 가스로서, CH2F2, CH3F, CF4, CHF3, C4F8, C5F8과 같은 플로로 카본(fluorocarbon)계 가스와 아르곤의 혼합 가스를 사용한다. 그와 같은 플로로 카본계 가스를 사용하면, 실리콘에 대한 SiO2의 에칭의 선택비가 높아진다.
이 에칭을 최상의 제1 반도체층(15)의 일부가 노출될 때까지 행하여 도 2의 (c)에 도시하는 바와 같은 홀(17)을 중간 절연막(14)에 형성한다. 그 홀(17)이 형성 후에, 더욱 에칭 상태를 유지하여 오버 에칭을 행하면, 감광성 포지티브 레지스트(16)의 성분을 함유하는 물질이 홀(17)의 내주에 부착하여 도 3의 (a) 및 도 5의 (c)에 도시하는 바와 같은 측벽(18)이 형성된다.
즉, 산화물로 이루어진 중간 절연막(14)을 이방성 에칭하여 홀(17)을 형성한 후에, 산화물의 에칭에 의해 발생하는 산소의 공급이 차단되면, 급속히 플로로 카본계 가스와 감광성 포지티브 레지스트(16)의 반응에 기인하는 (CF2)x중합체와 카본으로 구성되는 물질의 성장이 증가하여 홀(17) 내부에 측벽(18)으로서 남는다. 이 경우, RIE에 의한 수직 방향의 이온 스퍼터 효과에 의해 홀(17)의 중앙 바닥에 성장하고자 하는 중합체 함유 물질이 제거되고, 이 결과, 중합체 함유 물질은 홀(17)의 내주면에만 성장하여 홀(17)의 직경이 실질적으로 작아진다.
그 오버 에칭 상태는, 예컨대 제1 실리콘막이 노출될 때까지의 에칭 시간을 100%라고 하면, 100%이상, 바람직하게는 200% 이상의 에칭, 더 바람직하게는 700% 유지한다.
통상, 중간 절연막(14)의 오버 에칭(over etching)은 적정 에칭(just stching)의 30% 정도, 예컨대 약 2초간이며, 본 실시 형태에서는 그것보다 크게 하고 있다. 최상의 중간 절연막(14)의 막두께는 35∼60 ㎚이고, 에칭율을 420 ㎚/min으로 하면, 오버 에칭은 적어도 40초간 행하게 된다.
그와 같은 측벽(18)의 형성에 의해 홀(17)의 직경은 실질적으로 작아진다. 이것에 의해, 감광성 포지티브 레지스트(16)의 창(16a)의 직경의 제작 한계를 0.31 ㎛로 하면, 그것보다 직경이 작은 홀(17)이 형성된다.
실험에 의해 얻어진 최상의 중간 절연막(14)의 에칭 시간과 오버 에칭 시간과 실질적인 홀(17)의 관계를 표 1에 나타낸다. 표 1에 따르면, i선을 사용하여 형성되는 감광성 포지티브 레지스트(16)의 창(16a)의 직경의 한계에 비하여 보다 작은 직경의 홀을 얻을 수 있다.
| 총시간(초) | 적정시간(초)+오버시간(초) | 에칭 오버(%) | 바닥 직경[㎛] |
| 7 | 5 + 2 | 40 | 0.18 |
| 20 | 5 + 15 | 300 | 0.123 |
| 40 | 5 + 35 | 700 | 0.076 |
측벽(18)의 형성을 끝낸 후에, 감광성 포지티브 레지스트(16)와 측벽(18)을 마스크로 하여 홀(17)의 밑에 존재하는 제1 반도체막(15)과 중간 절연막(14)을 에칭하여 도 3의 (b)에 도시하는 바와 같은 콘택트 홀(19)을 형성하면, 제2 및 제3 불순물 확산층(7, 8)의 일부가 노출된다. 그 콘택트 홀(19)의 직경은 측벽(18)에 둘러싸인 홀 바닥의 직경과 거의 같아진다.
이 다음에, 산소 플라즈마를 이용하는 사출 성형에 의해 감광성 포지티브 레지스트(16)를 제거하면, 중합체 함유 물질을 함유하는 측벽(18)도 동시에 제거되게 된다.
콘택트 홀(19)중 제1 반도체막(15)에 형성된 부분의 직경은 도 6의 (a)에 도시된 바와 같이 감광성 포지티브 레지스트(16)의 창(16a)의 직경과 거의 같아지기 때문에, 콘택트 홀(19)의 최상부에 테이퍼가 형성되게 된다.
이어서, 기상 성장법에 의해, 최상의 중간 절연막(14)의 상면과 콘택트 홀(19)의 내면(內面)을 따라 제2 반도체막(20)을 도 3의 (c)에 도시된 바와 같이 형성한다. 이 경우, 콘택트 홀(19)의 직경은 윗가장자리에서 국부적으로 넓어지고 있기 때문에, 스텝 커버리지의 좋은 제2 반도체막(20)이 형성된다. 또, 제2 반도체막(20)은 비정질 실리콘 또는 다결정 실리콘으로 구성한다.
이 다음에, 도 3의 (c)에 도시된 바와 같이, 제2 반도체막(20) 위에 제2 감광성 포지티브 레지스트(25)를 형성하고, 이것을 노광, 현상하여 커패시터의 축적 전극의 형상으로 패터닝한다. 그 축적 전극이 형성되는 영역에는 콘택트 홀(19)이 포함된다.
그리고, 제2 감광성 포지티브 레지스트(25)를 마스크로 하여 제토퍼층의 위쪽에 존재하는 제1 및 제2 반도체층과 중간 절연막(14)을 에칭함으로써, 제1 및 제2 반도체층(15, 20)을 축적 전극(21)의 형상으로 패터닝한다. 이 경우에, 최하의 중간 절연막에서 그 에칭은 정지된다.
이 후에, 제2 감광성 포지티브 레지스트(25)를 제거하면, 도 4의 (a)에 도시하는 바와 같은 단면 형상이 된다.
계속해서, 플루오르화수소산을 이용하여 중간 절연막(14)을 선택적으로 제거하면, 도 4의 (b)에 도시하는 단면 형상이 되어 에칭 스토퍼층(13) 위에는 제1 및 제2 반도체층(15, 20)으로 구성되는 축적 전극(21)의 표면이 노출되게 된다.
그 후에, 도 4의 (c) 및 도 6의 (b)에 도시된 바와 같이, 축적 전극(21)의 표면에 SiO2과 SiN으로 이루어진 유전체막(22)을 형성하고, 또, 불순물 함유 실리콘으로 이루어진 대향 전극(23)을 CVD 법에 의해 형성한다.
이상의 공정에 따르면, 커패시터의 축적 전극을 불순물 확산층에 접속하기 위한 콘택트 홀(19)의 직경을 종래보다 좁게 하고, 또한 스텝 커버리지의 좋은 축적 전극용 제2 반도체층(20)을 형성할 수 있으며, 이것에 의해 DRAM 셀의 고집적화, 수율의 향상을 도모할 수 있다.
그런데, 상술한 실시 형태에서는 최상의 중간 절연막(14)에 홀(17)을 형성한 후에, 불소계 가스를 사용하여 측벽(18)을 형성하였지만, 그 이외의 할로겐계 가스를 사용하여도 좋다.
예컨대, 도 2의 (c)에 도시된 바와 같이 감광성 포지티브 레지스트(16)의 창(16a)을 통해 최상의 중간 절연막(14)을 에칭하여 홀(17)을 형성한 후에, 도 7의 (a)에 도시된 바와 같이, 최상의 제1 반도체층(15)을 HCl, Cl2와 같은 염소계 가스, 또는 HBr과 같은 브롬계 가스로 RIE에 의해 에칭하여 홀(17)을 깊게 하고, 그 후에 200% 이상의 오버 에칭을 행하면, 홀(17)의 내면에는 도 7의 (b)에 도시된 바와 같이 중합체를 함유하는 측벽(28)이 형성되며, 홀(17)의 직경을 실질적으로 작게 한다.
이 다음에, 도 7의 (c)에 도시된 바와 같이, 감광성 포지티브 레지스트(16) 및 측벽(28)을 마스크로 사용하여 홀(17)의 아래층을 제1 층간 절연막(11)까지 에칭하여 콘택트 홀(19)을 형성하고, 이것에 의해 제2 및 제3 불순물 확산층(7, 8)의 일부를 노출시킨다. 그 측벽(28)은 실리콘을 함유하고 있기 때문에, 감광성 포지티브 레지스트(16)와 동시에 제거되기 어렵기 때문에, 측벽(28)은 예컨대 0.5%~5%로 희석된 플루오르화수소산에 의해 약 30초 동안에 제거한다.
그 후의 공정은 도 8의 (a) 내지 (c)에 따라 행해진다.
이렇게 해서 형성된 콘택트 홀(19)의 직경도 종래보다 작아지고, 또한 콘택트 홀(19)에 형성되는 제2 반도체층(20)의 스텝 커버리지도 개선된다.
그런데, 축적 전극(21)을 구성하는 반도체층으로서, 다결정 실리콘막 또는 비정질 실리콘막 이외에, 도핑된 비정질 실리콘층을 450∼550℃ 정도의 저온에서 성장한 후에 가열하여 얻어지는 표면의 요철이 큰 HSG(Hemi Spherical Grain) 실리콘막이나, 울퉁불퉁한 폴리실리콘(Ragged Poly-Si)막을 이용하여도 좋다.
또한, 중간 절연막(14)으로서 불순물을 함유시킨 BPSG, PSG를 이용하여도 좋고, 또는 스핀 코팅하는 SOG를 이용하여도 좋다.
이상 기술한 바와 같이 본 발명에 따르면, 커패시터를 구성하는 축적 전극을 반도체 기판의 불순물 확산층에 접속하기 위한 콘택트 홀을 형성하는 경우에, 반도체 기판 위에 제1 절연막, 제1 반도체막 및 제2 절연막을 형성한 후에, 제2 절연막 위에 창을 갖는 레지스트 마스크를 형성하고, 또 창을 통해 제2 절연막에 홀을 형성한 후, 또는 제1 반도체막까지 홀을 형성한 후에, 할로겐계 가스를 이용하여 오버 에칭함으로써 홀의 내주에 측벽을 형성하여 홀의 직경을 작게 하도록 하였기 때문에, 측벽으로부터 아래쪽의 층을 에칭하여 직경이 작은 콘택트 홀을 형성할 수 있다.
또한, 콘택트 홀의 상부의 직경은 콘택트 홀의 하부보다도 크기 때문에 이 콘택트 홀 내부와 제2 절연막상에 형성되는 도전막의 스텝 커버리지가 개선된다.
Claims (18)
- 불순물 확산층을 갖는 반도체 기판 위에 제1 절연막을 형성하는 공정과;상기 제1 절연막 위에 제1 반도체막을 형성하는 공정과;상기 제1 절연막과는 다른 재료로 이루어진 제2 절연막을 상기 제1 반도체막 위에 형성하는 공정과;상기 제2 절연막 위에 감광성 레지스트를 도포하는 공정과;상기 감광성 레지스트를 노광, 현상하여 불순물 확산층의 위쪽에 창을 형성하는 공정과;할로겐 화합물 가스를 사용하여, 상기 창을 통해서 상기 제2 절연막을 제1 시간 동안 에칭하여 상기 제2 절연막에 제1 홀을 형성하는 공정과;상기 제1 홀을 형성한 후에 다시 상기 할로겐 화합물 가스를 사용하는 에칭 상태를 상기 제1 시간 보다 긴 제2 시간만큼 유지함으로써 상기 제1 홀의 내주에 상기 감광성 레지스트 성분을 함유하는 측벽을 성장하여 상기 제1 홀의 실질적인 직경을 작게 하는 공정과;상기 측벽과 상기 감광성 레지스트를 마스크로 사용하여, 상기 제1 홀을 통해서 상기 제2 절연막, 상기 제1 반도체막 및 상기 제1 절연막을 에칭함으로써 상기 불순물 확산층 위에 제2 홀을 형성하는 공정과;상기 감광성 레지스트와 상기 측벽을 제거하는 공정과;상기 제1 및 제2 홀의 내부와 상기 제2 절연막 위에 제2 반도체막을 형성하는 공정과;상기 제2 반도체막, 상기 제2 절연막 및 상기 제1 반도체막을 패터닝함으로써 상기 제1 및 제2 홀을 포함하는 영역에 상기 제1 및 제2 반도체막으로 이루어진 축적 전극을 형성하는 공정과;상기 제2 절연막을 선택적으로 제거하는 공정과;유전체막을 상기 축적 전극의 표면에 형성하는 공정과;커패시터의 대향 전극을 상기 유전체막의 표면에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제2 시간은 상기 제1 시간의 200% 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 할로겐 화합물 가스는 플로로 카본인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 불순물 확산층을 갖는 반도체 기판 위에 제1 절연막을 형성하는 공정과;상기 제1 절연막 위에 제1 반도체막을 형성하는 공정과;상기 제1 절연막과는 다른 재료로 이루어진 제2 절연막을 상기 제1 반도체막 위에 형성하는 공정과;상기 제2 절연막 위에 감광성 레지스트를 도포하는 공정과;상기 감광성 레지스트를 노광, 현상하여 불순물 확산층의 위쪽에 창을 형성하는 공정과;상기 창을 통해서 상기 제2 절연막을 에칭함으로써 상기 제2 절연막에 제1 홀을 형성하는 공정과;불소 이외의 할로겐 화합물 가스를 사용하여, 상기 창을 통해서 상기 제1 반도체막을 제1 시간 동안 에칭하여 상기 제1 홀을 깊게 하는 공정과;상기 할로겐 화합물 가스를 사용하는 에칭 상태를 상기 제1 시간 보다 긴 제2 시간만큼 유지함으로써 상기 제1 홀의 내주에 상기 감광성 레지스트 성분을 함유하는 측벽을 성장하여 상기 제1 홀의 실질적인 직경을 작게 하는 공정과;상기 측벽과 상기 감광성 레지스트를 마스크로 사용하여, 상기 제1 홀을 통해서 상기 제1 절연막을 에칭함으로써 상기 불순물 확산층 위에 제2 홀을 형성하는 공정과;상기 감광성 레지스트와 상기 측벽을 제거하는 공정과;상기 제1 및 제2 홀의 내부와 상기 제2 절연막 위에 제2 반도체막을 형성하는 공정과;상기 제2 반도체막, 상기 제2 절연막 및 상기 제1 반도체막을 패터닝함으로써 상기 제1 및 제2 홀을 포함하는 영역에 상기 제1 및 제2 반도체막으로 이루어진 축적 전극을 형성하는 공정과;상기 제2 절연막을 선택적으로 제거하는 공정과;유전체막을 상기 축적 전극의 표면에 형성하는 공정과;커패시터의 대향 전극을 상기 유전체막의 표면에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항에 있어서, 상기 제2 시간은 상기 제1 시간의 200% 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항에 있어서, 상기 할로겐 화합물 가스는 플로로 카본인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제2 절연막은 상기 제1 반도체막과 상기 제1 절연막 사이에도 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 반도체막과 상기 제2 절연막은 번갈아 복수의 층 으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 반도체막은 불순물을 함유하는 다결정 또는 비정질 실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 불순물은 상기 실리콘막의 성장과 동시 또는 상기 실리콘막의 성장 이후에 도입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제2 절연막은 산화실리콘을 함유하는 재료로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 절연막은 질화실리콘으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항에 있어서, 상기 제2 절연막은 상기 제1 반도체막과 상기 제1 절연막 사이에도 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항에 있어서, 상기 제1 반도체막과 상기 제2 절연막은 번갈아 복수의 층 으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항에 있어서, 상기 반도체막은 불순물을 함유하는 다결정 또는 비정질 실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제15항에 있어서, 상기 불순물은 상기 실리콘막의 성장과 동시 또는 상기 실리콘막의 성장 이후에 도입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항에 있어서, 상기 제2 절연막은 산화실리콘을 함유하는 재료로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항에 있어서, 상기 제1 절연막은 질화실리콘으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10063162A JPH11261025A (ja) | 1998-03-13 | 1998-03-13 | 半導体装置の製造方法 |
| JP98-063162 | 1998-03-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990077776A true KR19990077776A (ko) | 1999-10-25 |
| KR100319283B1 KR100319283B1 (ko) | 2002-01-05 |
Family
ID=13221279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990008040A KR100319283B1 (ko) | 1998-03-13 | 1999-03-11 | 반도체 장치의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6225184B1 (ko) |
| JP (1) | JPH11261025A (ko) |
| KR (1) | KR100319283B1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998019331A1 (fr) * | 1996-10-30 | 1998-05-07 | Japan As Represented By Director General Of The Agency Of Industrial Science And Technology | Composition de gaz pour gravure a sec et procede de gravure a sec |
| US6432318B1 (en) * | 2000-02-17 | 2002-08-13 | Applied Materials, Inc. | Dielectric etch process reducing striations and maintaining critical dimensions |
| EP1351315A3 (fr) * | 2002-03-20 | 2005-08-17 | Memscap | Micro-composant électronique intégrant une structure capacitive, et procédé de fabrication |
| JP2009094279A (ja) | 2007-10-09 | 2009-04-30 | Elpida Memory Inc | ホールパターンの形成方法および半導体装置の製造方法 |
| JP5248902B2 (ja) | 2007-10-11 | 2013-07-31 | 東京エレクトロン株式会社 | 基板処理方法 |
| US8388851B2 (en) | 2008-01-08 | 2013-03-05 | Micron Technology, Inc. | Capacitor forming methods |
| US8518788B2 (en) * | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
| US8652926B1 (en) | 2012-07-26 | 2014-02-18 | Micron Technology, Inc. | Methods of forming capacitors |
| CN112885774B (zh) * | 2019-11-29 | 2022-09-02 | 长鑫存储技术有限公司 | 高深宽比接触孔的形成方法 |
| EP4329454A1 (en) * | 2022-06-21 | 2024-02-28 | Changxin Memory Technologies, Inc. | Semiconductor structure and forming method therefor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69133410T2 (de) * | 1990-03-08 | 2005-09-08 | Fujitsu Ltd., Kawasaki | Schichtstruktur mit einem Kontaktloch für Flossenkondensatoren in Drams und Verfahren zur Herstellung derselben |
| JPH08195380A (ja) * | 1995-01-13 | 1996-07-30 | Sony Corp | コンタクトホールの形成方法 |
| KR970013363A (ko) * | 1995-08-31 | 1997-03-29 | 김광호 | 반도체 장치의 커패시터 제조방법 |
| US6071812A (en) * | 1998-10-19 | 2000-06-06 | Taiwan Semiconductor Manufacturing Company | Method of forming a modified metal contact opening to decrease its aspect ratio for deep sub-micron processes |
-
1998
- 1998-03-13 JP JP10063162A patent/JPH11261025A/ja active Pending
-
1999
- 1999-03-10 US US09/265,570 patent/US6225184B1/en not_active Expired - Fee Related
- 1999-03-11 KR KR1019990008040A patent/KR100319283B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100319283B1 (ko) | 2002-01-05 |
| US6225184B1 (en) | 2001-05-01 |
| JPH11261025A (ja) | 1999-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5780339A (en) | Method for fabricating a semiconductor memory cell in a DRAM | |
| KR100299594B1 (ko) | 디램 장치의 제조 방법 | |
| JP3897934B2 (ja) | 半導体装置のコンタクトホール製造方法 | |
| KR100464416B1 (ko) | 증가된 유효 채널 길이를 가지는 반도체 소자의 제조 방법 | |
| US5508223A (en) | Method for manufacturing DRAM cell with fork-shaped capacitor | |
| KR100319283B1 (ko) | 반도체 장치의 제조 방법 | |
| US6331478B1 (en) | Methods for manufacturing semiconductor devices having chamfered metal silicide layers | |
| KR19990076230A (ko) | 디램 셀 캐패시터의 제조 방법 | |
| JP3999403B2 (ja) | Ｄｒａｍセルキャパシタの製造方法 | |
| US5691229A (en) | Process of fabricating dynamic random access memory cell having inter-level insulating structure without silicon nitride layer between access transistor and storage node | |
| US6238968B1 (en) | Methods of forming integrated circuit capacitors having protected layers of HSG silicon therein | |
| US5668039A (en) | Method for forming crown-shape capacitor node with tapered etching | |
| KR19980032088A (ko) | 신뢰성이 높은 접촉 구조를 갖는 반도체 장치 | |
| US5770510A (en) | Method for manufacturing a capacitor using non-conformal dielectric | |
| US6548348B1 (en) | Method of forming a storage node contact hole in a porous insulator layer | |
| US5899716A (en) | Oxygen ion implantation procedure to increase the surface area of an STC structure | |
| KR0141950B1 (ko) | 반도체소자의 제조방법 | |
| JP3355504B2 (ja) | 半導体装置の製造方法及びエッチング液 | |
| KR100292941B1 (ko) | 디램셀커패시터의제조방법 | |
| US5670407A (en) | Method of fabricating a toothed-shape capacitor node in a semiconductor DRAM circuit | |
| JPH1093042A (ja) | 半導体装置及びその製造方法 | |
| US6238970B1 (en) | Method for fabricating a DRAM cell capacitor including etching upper conductive layer with etching byproduct forming an etch barrier on the conductive pattern | |
| KR100213210B1 (ko) | 반도체 장치의 커패시터 제조방법 | |
| KR100370169B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| JPH10275857A (ja) | コンタクトの形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20041210 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |