JP3355504B2 - 半導体装置の製造方法及びエッチング液 - Google Patents
半導体装置の製造方法及びエッチング液Info
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置（特に、例
えばフィン型スタックセルキャパシタを有するダイナミ
ックＲＡＭ）の製造方法、及びこの製造に使用するエッ
チング液に関するものである。
えばフィン型スタックセルキャパシタを有するダイナミ
ックＲＡＭ）の製造方法、及びこの製造に使用するエッ
チング液に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路装置の製造におい
て、ＣＶＤ（Ｃhemical Ｖapour Ｄeposition)による酸
化膜からなる層間絶縁膜として、ＭＴＯ（Ｍiddle Ｔem
perature Ｏxide）と称される低温ＣＶＤ酸化膜や、Ｂ
ＰＳＧ（Ｂoron Ｐhosphor-doped Ｓilicate Ｇlass）
と称される不純物含有ＣＶＤ酸化膜をシリコン基板上に
一旦厚めに堆積させておき、その後にドライエッチング
によって均一にエッチバック（etch back)を行い、酸化
膜の表面を平坦化する技術が知られている。
て、ＣＶＤ（Ｃhemical Ｖapour Ｄeposition)による酸
化膜からなる層間絶縁膜として、ＭＴＯ（Ｍiddle Ｔem
perature Ｏxide）と称される低温ＣＶＤ酸化膜や、Ｂ
ＰＳＧ（Ｂoron Ｐhosphor-doped Ｓilicate Ｇlass）
と称される不純物含有ＣＶＤ酸化膜をシリコン基板上に
一旦厚めに堆積させておき、その後にドライエッチング
によって均一にエッチバック（etch back)を行い、酸化
膜の表面を平坦化する技術が知られている。
【０００３】例えば、ダイナミックＲＡＭのメモリセル
Ｍ−ＣＥＬを作製する際の一工程段階において、図28
（Ａ）に示すように、トランスファゲートＴＲのＮ+ 型
ソース領域３に、セルキャパシタ（特に、誘電体膜の面
積又は容量を大きくとれるフィン型スタックセルキャパ
シタ）の下部電極の一部となるポリシリコン層16を接続
し、このポリシリコン層上に後述のフィン部形成用のＭ
ＴＯ層20を被着し、更にこの上に一点鎖線の位置まで表
面平坦化用のＢＰＳＧ層21を積層して熱的にリフローさ
せた後、このＢＰＳＧ層を実線位置までエッチバックし
て表面を平坦化する。
Ｍ−ＣＥＬを作製する際の一工程段階において、図28
（Ａ）に示すように、トランスファゲートＴＲのＮ+ 型
ソース領域３に、セルキャパシタ（特に、誘電体膜の面
積又は容量を大きくとれるフィン型スタックセルキャパ
シタ）の下部電極の一部となるポリシリコン層16を接続
し、このポリシリコン層上に後述のフィン部形成用のＭ
ＴＯ層20を被着し、更にこの上に一点鎖線の位置まで表
面平坦化用のＢＰＳＧ層21を積層して熱的にリフローさ
せた後、このＢＰＳＧ層を実線位置までエッチバックし
て表面を平坦化する。
【０００４】なお、図中の１はＰ- 型シリコン基板、２
は素子領域分離用のフィールド酸化膜、４はＮ+ 型ドレ
イン領域、５はゲート酸化膜、６はＳｉＯ2 サイドウォ
ール、７はパッシベーション用のＭＴＯ層、８は下地層
保護のためのＳｉ3 Ｎ4 層、９は後述のフィン部形成用
のＭＴＯ層、10はコンタクトホール、ＷＬはポリシリコ
ンワードラインである。
は素子領域分離用のフィールド酸化膜、４はＮ+ 型ドレ
イン領域、５はゲート酸化膜、６はＳｉＯ2 サイドウォ
ール、７はパッシベーション用のＭＴＯ層、８は下地層
保護のためのＳｉ3 Ｎ4 層、９は後述のフィン部形成用
のＭＴＯ層、10はコンタクトホール、ＷＬはポリシリコ
ンワードラインである。
【０００５】ところが、上記したエッチバックの際、双
方の酸化膜（即ち、ＢＰＳＧ層21とＭＴＯ層20）の間で
エッチング速度比を適切にとれないために、平坦化の目
的を達成できないか或いは困難となっている。
方の酸化膜（即ち、ＢＰＳＧ層21とＭＴＯ層20）の間で
エッチング速度比を適切にとれないために、平坦化の目
的を達成できないか或いは困難となっている。
【０００６】即ち、上記の如きエッチバックによる層間
絶縁膜の除去を行う上で、ＲＩＥ（リアクティブイオン
エッチング）等のドライエッチング法よりもウェットエ
ッチング法の方が量産性、均一性等の点で有利であり、
一般的に採用されているが、ウェットエッチング法の場
合、使用するエッチング液によるエッチング速度がＢＰ
ＳＧ層21とＭＴＯ層20とで大きな差があり、プロセスの
制御性が著しく劣化し易い。そして、この制御性が悪い
と、実際には次のような重大な問題が生じ得る。
絶縁膜の除去を行う上で、ＲＩＥ（リアクティブイオン
エッチング）等のドライエッチング法よりもウェットエ
ッチング法の方が量産性、均一性等の点で有利であり、
一般的に採用されているが、ウェットエッチング法の場
合、使用するエッチング液によるエッチング速度がＢＰ
ＳＧ層21とＭＴＯ層20とで大きな差があり、プロセスの
制御性が著しく劣化し易い。そして、この制御性が悪い
と、実際には次のような重大な問題が生じ得る。
【０００７】従来から使用されているエッチング液で
は、上記の各酸化膜について、ＢＰＳＧ層21及びＭＴＯ
層20の一方に対するエッチング速度が相対的に大きすぎ
るため、例えばＭＴＯ層20のエッチング速度が大きすぎ
ると、図28（Ｂ）に示すように破線で示すＭＴＯ層20の
主要部分がエッチング除去されてしまう。
は、上記の各酸化膜について、ＢＰＳＧ層21及びＭＴＯ
層20の一方に対するエッチング速度が相対的に大きすぎ
るため、例えばＭＴＯ層20のエッチング速度が大きすぎ
ると、図28（Ｂ）に示すように破線で示すＭＴＯ層20の
主要部分がエッチング除去されてしまう。
【０００８】このため、エッチング除去されたＭＴＯ層
20（点線部分）に相当する部分に再度ＭＴＯ層を堆積、
形成させなければならないという問題が生じる。
20（点線部分）に相当する部分に再度ＭＴＯ層を堆積、
形成させなければならないという問題が生じる。
【０００９】そこで、上記のエッチング液として上記と
は逆に、ＭＴＯ層20よりもＢＰＳＧ層21に対するエッチ
ング速度が大きすぎるものを使用する場合には、図29に
示すように、ＢＰＳＧ層21がエッチングされすぎ、表面
の凹凸又は段差が大きくなって平坦にならず、またポリ
シリコン層16の周囲の段差部分にＢＰＳＧのエッチング
残渣21’が付着して残ってしまう。
は逆に、ＭＴＯ層20よりもＢＰＳＧ層21に対するエッチ
ング速度が大きすぎるものを使用する場合には、図29に
示すように、ＢＰＳＧ層21がエッチングされすぎ、表面
の凹凸又は段差が大きくなって平坦にならず、またポリ
シリコン層16の周囲の段差部分にＢＰＳＧのエッチング
残渣21’が付着して残ってしまう。
【００１０】この段差の存在によって、図30に示すよう
に、ＭＴＯ層９をポリシリコン層16上で選択的にエッチ
ング除去してスルーホール23を形成し、ここにポリシリ
コン層22を被着したときには、フィン部16ａ、22ａは形
成できるものの、全体としてメモリセルの表面の凹凸が
大きくなり、ビットライン等の配線を含む以後の工程に
支障を生じ易くなる。
に、ＭＴＯ層９をポリシリコン層16上で選択的にエッチ
ング除去してスルーホール23を形成し、ここにポリシリ
コン層22を被着したときには、フィン部16ａ、22ａは形
成できるものの、全体としてメモリセルの表面の凹凸が
大きくなり、ビットライン等の配線を含む以後の工程に
支障を生じ易くなる。
【００１１】こうした問題を避けるには、図31に示すよ
うに、上記のエッチバックにおいてＢＰＳＧ層21をポリ
シリコン層16上に残すようにエッチングすることが考え
られるが、この場合には、表面は平坦化されるものの、
キャパシタの高さが大きくなり、これもビットライン等
の配線を含む以後の工程に支障を生じ易い。
うに、上記のエッチバックにおいてＢＰＳＧ層21をポリ
シリコン層16上に残すようにエッチングすることが考え
られるが、この場合には、表面は平坦化されるものの、
キャパシタの高さが大きくなり、これもビットライン等
の配線を含む以後の工程に支障を生じ易い。
【００１２】他方、キャパシタのフィン構造を形成する
ために、ポリシリコン層16及び22を上記の如くに積層し
た状態で、図32に示すように、ＢＰＳＧ層21、ＭＴＯ層
20及び９を順次エッチングして除去する。しかしなが
ら、この際にも、上記したと同様、使用するエッチング
液によるＢＰＳＧ層21及びＭＴＯ層20及び９に対するエ
ッチング速度に大きな差があるために、次のような重大
な問題が更に生じ得る。
ために、ポリシリコン層16及び22を上記の如くに積層し
た状態で、図32に示すように、ＢＰＳＧ層21、ＭＴＯ層
20及び９を順次エッチングして除去する。しかしなが
ら、この際にも、上記したと同様、使用するエッチング
液によるＢＰＳＧ層21及びＭＴＯ層20及び９に対するエ
ッチング速度に大きな差があるために、次のような重大
な問題が更に生じ得る。
【００１３】即ち、ＭＴＯ層のエッチング速度が大きす
ぎるときには、矢印24で示すようにエッチング液がポリ
シリコン層16とＳｉ3 Ｎ4 層（ナイトライド層）８との
界面から浸み込み、Ｓｉ3 Ｎ4 層８の下部でＭＴＯ層７
が部分的にエッチング除去され、ここにボイド25が生じ
てしまう。
ぎるときには、矢印24で示すようにエッチング液がポリ
シリコン層16とＳｉ3 Ｎ4 層（ナイトライド層）８との
界面から浸み込み、Ｓｉ3 Ｎ4 層８の下部でＭＴＯ層７
が部分的にエッチング除去され、ここにボイド25が生じ
てしまう。
【００１４】また、エッチング液によっては更に、Ｓｉ
3 Ｎ4 層８とのエッチング選択比が不十分であること
と、Ｓｉ3 Ｎ4 層８の膜厚はできる限り薄くしたいため
に、図32中に破線で示すようにＳｉ3 Ｎ4 層８自体がエ
ッチング除去されることがある。この結果、ゲートのポ
リシリコンワードラインＷＬ上の酸化膜（ＭＴＯ層）７
もエッチングにより削れてしまう危険性がある。
3 Ｎ4 層８とのエッチング選択比が不十分であること
と、Ｓｉ3 Ｎ4 層８の膜厚はできる限り薄くしたいため
に、図32中に破線で示すようにＳｉ3 Ｎ4 層８自体がエ
ッチング除去されることがある。この結果、ゲートのポ
リシリコンワードラインＷＬ上の酸化膜（ＭＴＯ層）７
もエッチングにより削れてしまう危険性がある。
【００１５】更に、上記したようにＢＰＳＧ層22、ＭＴ
Ｏ層20及び９をエッチング除去後に、図33に示すよう
に、フィン部22ａ及び16ａを含めてポリシリコン層22及
び16の表面にＳｉ3 Ｎ4 からなる誘電体膜26をＣＶＤで
堆積させた後、表面に上部電極となるポリシリコン層27
をＣＶＤで形成し、所定パターンに加工する工程を行
う。そして、全面にＭＴＯ層28を堆積させ、この上にＢ
ＰＳＧ層29を一点鎖線の位置まで積層した後、このＢＰ
ＳＧ層29をエッチバックする。
Ｏ層20及び９をエッチング除去後に、図33に示すよう
に、フィン部22ａ及び16ａを含めてポリシリコン層22及
び16の表面にＳｉ3 Ｎ4 からなる誘電体膜26をＣＶＤで
堆積させた後、表面に上部電極となるポリシリコン層27
をＣＶＤで形成し、所定パターンに加工する工程を行
う。そして、全面にＭＴＯ層28を堆積させ、この上にＢ
ＰＳＧ層29を一点鎖線の位置まで積層した後、このＢＰ
ＳＧ層29をエッチバックする。
【００１６】しかしながら、このエッチバック時にも上
述したと同様の問題が生じ、例えばエッチング液による
ＭＴＯ層28のエッチング速度がＢＰＳＧ層29よりも大き
すぎると、図28（Ｂ）で述べたと同様にＭＴＯ層28の主
要部分が破線のようにエッチング除去されてしまう。
述したと同様の問題が生じ、例えばエッチング液による
ＭＴＯ層28のエッチング速度がＢＰＳＧ層29よりも大き
すぎると、図28（Ｂ）で述べたと同様にＭＴＯ層28の主
要部分が破線のようにエッチング除去されてしまう。
【００１７】この結果、ポリシリコン層22の周囲に大き
な段差が生じ、これをＭＴＯ層30によって図34に示すよ
うに埋めようとしても段差が残ってしまい、ＭＴＯ層30
上にスパッタ法等で被着した導体層31を所定パターンに
エッチングしてビットラインＢＬを形成する際に上記段
差のために加工しずらい。また、この加工後に、導体材
料の残渣ＢＬ’が残り、これが多いと配線間が短絡する
可能性もある。
な段差が生じ、これをＭＴＯ層30によって図34に示すよ
うに埋めようとしても段差が残ってしまい、ＭＴＯ層30
上にスパッタ法等で被着した導体層31を所定パターンに
エッチングしてビットラインＢＬを形成する際に上記段
差のために加工しずらい。また、この加工後に、導体材
料の残渣ＢＬ’が残り、これが多いと配線間が短絡する
可能性もある。
【００１８】また、上記とは逆に、ＢＰＳＧ層29のエッ
チング速度が大きすぎる場合には、図29で示したと同様
の現象が生じ、ＢＰＳＧ層29のエッチング除去後の表面
の平坦性が図35に示すように大きくくずれる。このた
め、キャパシタＣＡＰの高さが大きくなり、ビットライ
ン等の配線工程に支障が生じる。また、エッチング残渣
ＢＬ’も多くなる。
チング速度が大きすぎる場合には、図29で示したと同様
の現象が生じ、ＢＰＳＧ層29のエッチング除去後の表面
の平坦性が図35に示すように大きくくずれる。このた
め、キャパシタＣＡＰの高さが大きくなり、ビットライ
ン等の配線工程に支障が生じる。また、エッチング残渣
ＢＬ’も多くなる。
【００１９】こうした段差の問題をなくすために、図36
に示すように、ＢＰＳＧ層29のエッチバックを抑えた場
合、エッチバック後にＢＰＳＧ層29はキャパシタＣＡＰ
を含めセル上の全域に残されることになり、この状態で
は、特にビットラインＢＬのコンタクトエリアでの層間
絶縁膜の厚さがかなり大きくなってしまう。この結果、
Ｎ+ 型ドレイン領域４上のコンタクトホール31が深くな
り、このコンタクトホール内でビットライン用の導電性
電極材料のステップカバレッジ（段差被覆性）が劣化
し、図示の如き断線を生じ易くなる。
に示すように、ＢＰＳＧ層29のエッチバックを抑えた場
合、エッチバック後にＢＰＳＧ層29はキャパシタＣＡＰ
を含めセル上の全域に残されることになり、この状態で
は、特にビットラインＢＬのコンタクトエリアでの層間
絶縁膜の厚さがかなり大きくなってしまう。この結果、
Ｎ+ 型ドレイン領域４上のコンタクトホール31が深くな
り、このコンタクトホール内でビットライン用の導電性
電極材料のステップカバレッジ（段差被覆性）が劣化
し、図示の如き断線を生じ易くなる。
【００２０】
【発明が解決しようとする課題】本発明の目的は、ＭＴ
Ｏ（Middle Temperature Oxide）膜とＢＰＳＧ（BoronP
hosphor-doped Silicate Glass）膜で構成される層間絶
縁膜を望ましいエッチング速度比で制御性よくエッチン
グ可能とし、目的形状の素子を加工することができ、表
面平坦化、更にはステップカバレッジ性も向上させるこ
とができる半導体装置の製造方法、及びこの製造方法の
実施に際して使用するエッチング液を提供することにあ
る。
Ｏ（Middle Temperature Oxide）膜とＢＰＳＧ（BoronP
hosphor-doped Silicate Glass）膜で構成される層間絶
縁膜を望ましいエッチング速度比で制御性よくエッチン
グ可能とし、目的形状の素子を加工することができ、表
面平坦化、更にはステップカバレッジ性も向上させるこ
とができる半導体装置の製造方法、及びこの製造方法の
実施に際して使用するエッチング液を提供することにあ
る。
【００２１】
【課題を解決するための手段】本発明は、半導体基板上
にＣＶＤ（Chemical Vapor Deposition）酸化膜である
ＭＴＯ（Middle Temperature Oxide）膜を形成する工程
と、上記ＭＴＯ膜上に不純物含有ＣＶＤ酸化膜であるＢ
ＰＳＧ（Boron Phosphor-doped Silicate Glass）膜を
形成する工程と、フッ化水素を1.6〜6重量％、フッ化ア
ンモニウムを2.5〜10重量％含有するエッチング液によ
り上記ＢＰＳＧ膜をエッチングして平坦化処理を施す工
程とを有する半導体装置の製造方法に係わる。
にＣＶＤ（Chemical Vapor Deposition）酸化膜である
ＭＴＯ（Middle Temperature Oxide）膜を形成する工程
と、上記ＭＴＯ膜上に不純物含有ＣＶＤ酸化膜であるＢ
ＰＳＧ（Boron Phosphor-doped Silicate Glass）膜を
形成する工程と、フッ化水素を1.6〜6重量％、フッ化ア
ンモニウムを2.5〜10重量％含有するエッチング液によ
り上記ＢＰＳＧ膜をエッチングして平坦化処理を施す工
程とを有する半導体装置の製造方法に係わる。
【００２２】本発明によるこの製造方法は、低温で成長
させるＣＶＤ（Chemical Vapor Deposition）酸化膜で
あるＭＴＯ（Middle Temperature Oxide）膜を形成し、
上記ＭＴＯ膜上に不純物含有ＣＶＤ酸化膜であるＢＰＳ
Ｇ（Boron Phosphor-doped Silicate Glass）膜を形成
する場合に好適であって、上記のエッチング液を上記の
組成範囲（エッチング液全量に対し、フッ化水素（Ｈ
Ｆ）を1.6〜6重量％、フッ化アンモニウム（ＮＨ4Ｆ）
を2.5〜10重量％）に特定することによって、上記ＭＴ
Ｏ膜及びＢＰＳＧ膜のエッチング速度比を適切に設定で
き、制御性よく両膜をエッチングできる。
させるＣＶＤ（Chemical Vapor Deposition）酸化膜で
あるＭＴＯ（Middle Temperature Oxide）膜を形成し、
上記ＭＴＯ膜上に不純物含有ＣＶＤ酸化膜であるＢＰＳ
Ｇ（Boron Phosphor-doped Silicate Glass）膜を形成
する場合に好適であって、上記のエッチング液を上記の
組成範囲（エッチング液全量に対し、フッ化水素（Ｈ
Ｆ）を1.6〜6重量％、フッ化アンモニウム（ＮＨ4Ｆ）
を2.5〜10重量％）に特定することによって、上記ＭＴ
Ｏ膜及びＢＰＳＧ膜のエッチング速度比を適切に設定で
き、制御性よく両膜をエッチングできる。
【００２３】特に、ＢＰＳＧ膜のエッチング速度がＭＴ
Ｏ膜のエッチング速度と同等か若しくは一定程度大きく
なるように、上記範囲内でＨＦとＮＨ4Ｆの配合比を選
択することができるので、例えばＢＰＳＧ膜のエッチン
グに続いてＭＴＯ膜のエッチングを行う場合や、ＢＰＳ
Ｇ膜のエッチバックによる平坦化を行う場合に、各層を
適切な速度でエッチングでき、上層のエッチング時に下
層のエッチングが進行しすぎるといった問題を効果的に
回避することができる。
Ｏ膜のエッチング速度と同等か若しくは一定程度大きく
なるように、上記範囲内でＨＦとＮＨ4Ｆの配合比を選
択することができるので、例えばＢＰＳＧ膜のエッチン
グに続いてＭＴＯ膜のエッチングを行う場合や、ＢＰＳ
Ｇ膜のエッチバックによる平坦化を行う場合に、各層を
適切な速度でエッチングでき、上層のエッチング時に下
層のエッチングが進行しすぎるといった問題を効果的に
回避することができる。
【００２４】また、本発明は、半導体基板上に形成され
たＣＶＤ（Chemical Vapor Deposition）酸化膜である
ＭＴＯ（Middle Temperature Oxide）膜と不純物含有Ｃ
ＶＤ酸化膜であるＢＰＳＧ（Boron Phosphor-doped Sil
icate Glass）膜との積層絶縁膜層をエッチングするた
めに用いられるエッチング液であって、フッ化水素を1.
6〜6重量％、フッ化アンモニウムを2.5〜10重量％含有
するエッチング液に係わる。
たＣＶＤ（Chemical Vapor Deposition）酸化膜である
ＭＴＯ（Middle Temperature Oxide）膜と不純物含有Ｃ
ＶＤ酸化膜であるＢＰＳＧ（Boron Phosphor-doped Sil
icate Glass）膜との積層絶縁膜層をエッチングするた
めに用いられるエッチング液であって、フッ化水素を1.
6〜6重量％、フッ化アンモニウムを2.5〜10重量％含有
するエッチング液に係わる。
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【実施例】以下、本発明を実施例について説明する。
【００３１】既述した如きＭＴＯ層（第１の絶縁層）と
ＢＰＳＧ層（第２の絶縁層）との積層構造の層間絶縁膜
に対し、ＢＰＳＧ層、更にはＭＴＯ層をエッチングする
際、量産性及び均一性の点からウェットエッチングを適
用することが有利であるが、本発明者は、そうしたエッ
チングに使用するエッチング液（エッチャント）の組成
として、ＨＦに対してＮＨ4 Ｆを加えたバッファードフ
ッ酸について種々の検討を加えた。
ＢＰＳＧ層（第２の絶縁層）との積層構造の層間絶縁膜
に対し、ＢＰＳＧ層、更にはＭＴＯ層をエッチングする
際、量産性及び均一性の点からウェットエッチングを適
用することが有利であるが、本発明者は、そうしたエッ
チングに使用するエッチング液（エッチャント）の組成
として、ＨＦに対してＮＨ4 Ｆを加えたバッファードフ
ッ酸について種々の検討を加えた。
【００３２】この結果、バッファードフッ酸の組成を適
切に選択すること（濃度コントロール）によって、ＢＰ
ＳＧ及びＭＴＯに対して所望のエッチング速度比と選択
比が得られ、これらの比を比較的広範囲に制御できるこ
とをつき止めた。これについて、実験結果を含めて以下
に詳細に説明する。
切に選択すること（濃度コントロール）によって、ＢＰ
ＳＧ及びＭＴＯに対して所望のエッチング速度比と選択
比が得られ、これらの比を比較的広範囲に制御できるこ
とをつき止めた。これについて、実験結果を含めて以下
に詳細に説明する。
【００３３】まず、フッ化水素（ＨＦ）のみを５重量％
含有する水溶液をエッチング液として上記の積層膜をエ
ッチングしたところ、ＢＰＳＧ層の方がＭＴＯ層に比べ
て約４〜５倍も速いエッチング速度を示した。
含有する水溶液をエッチング液として上記の積層膜をエ
ッチングしたところ、ＢＰＳＧ層の方がＭＴＯ層に比べ
て約４〜５倍も速いエッチング速度を示した。
【００３４】ところが、このエッチング液にフッ化アン
モニウム（ＮＨ4 Ｆ）を添加し、ＨＦを６重量％、ＮＨ
4 Ｆを30重量％含有するバッファードフッ酸をエッチン
グ液として使用すると、上記のエッチング速度比が逆転
し、ＭＴＯ層の方がＢＰＳＧ層よりも約２倍速いエッチ
ング速度を示すようになった。
モニウム（ＮＨ4 Ｆ）を添加し、ＨＦを６重量％、ＮＨ
4 Ｆを30重量％含有するバッファードフッ酸をエッチン
グ液として使用すると、上記のエッチング速度比が逆転
し、ＭＴＯ層の方がＢＰＳＧ層よりも約２倍速いエッチ
ング速度を示すようになった。
【００３５】本発明者は、こうした知見に基いて、バッ
ファードフッ酸におけるＨＦとＮＨ4 Ｆとの配合比を変
化させ、ＢＰＳＧとＭＴＯのエッチング速度の変化を検
証した。
ファードフッ酸におけるＨＦとＮＨ4 Ｆとの配合比を変
化させ、ＢＰＳＧとＭＴＯのエッチング速度の変化を検
証した。
【００３６】例えば、ＨＦ濃度を６重量％に固定してお
いて、ＮＨ4 Ｆの濃度を振ってみると、図１に示すよう
に、ＢＰＳＧとＭＴＯのエッチング速度は、ＮＨ4 Ｆの
濃度が約６重量％のところで逆転することが分かった。
いて、ＮＨ4 Ｆの濃度を振ってみると、図１に示すよう
に、ＢＰＳＧとＭＴＯのエッチング速度は、ＮＨ4 Ｆの
濃度が約６重量％のところで逆転することが分かった。
【００３７】即ち、ＮＨ4 Ｆが約６重量％以下では、低
濃度になるに従って、ＢＰＳＧのエッチング速度が増大
すると共にＭＴＯのエッチング速度が低下し、その差が
大きくなり、ＮＨ4 Ｆが０重量％のときに最大となる。
ところが、ＮＨ4 Ｆが約６重量％以上になると、エッチ
ング速度比が逆転してＭＴＯの方が大きくなり、ＮＨ4
Ｆが10重量％となるまでは、ＭＴＯのエッチング速度が
増大すると共にＢＰＳＧのエッチング速度が低下する。
そして、ＮＨ4 Ｆが10重量％以上では、両者のエッチン
グ速度の差がほぼ一定のまま両者のエッチング速度は共
に低下し、上記したＨＦ＝６重量％、ＮＨ4 Ｆ＝30重量
％の組成でもエッチング速度の差は維持されている。
濃度になるに従って、ＢＰＳＧのエッチング速度が増大
すると共にＭＴＯのエッチング速度が低下し、その差が
大きくなり、ＮＨ4 Ｆが０重量％のときに最大となる。
ところが、ＮＨ4 Ｆが約６重量％以上になると、エッチ
ング速度比が逆転してＭＴＯの方が大きくなり、ＮＨ4
Ｆが10重量％となるまでは、ＭＴＯのエッチング速度が
増大すると共にＢＰＳＧのエッチング速度が低下する。
そして、ＮＨ4 Ｆが10重量％以上では、両者のエッチン
グ速度の差がほぼ一定のまま両者のエッチング速度は共
に低下し、上記したＨＦ＝６重量％、ＮＨ4 Ｆ＝30重量
％の組成でもエッチング速度の差は維持されている。
【００３８】ここで、ＨＦのみを含有する組成（以下、
比較組成１と称する。）のエッチング液は、ＢＰＳＧの
エッチングが進行しすぎて、図29及び図30、図35におい
て述べた問題（表面の段差やエッチング残渣）を回避で
きない。また、ＨＦ＝６重量％、ＮＨ4 Ｆ＝30重量％の
組成（以下、比較組成２と称する。）のエッチング液
は、ＭＴＯのエッチングが進行しすぎて、図28（Ｂ）及
び図32〜図34において述べた問題（膜形成工程数の増
加、表面の段差やエッチング残渣、パッシベーション膜
中のボイドの発生）を回避できない。
比較組成１と称する。）のエッチング液は、ＢＰＳＧの
エッチングが進行しすぎて、図29及び図30、図35におい
て述べた問題（表面の段差やエッチング残渣）を回避で
きない。また、ＨＦ＝６重量％、ＮＨ4 Ｆ＝30重量％の
組成（以下、比較組成２と称する。）のエッチング液
は、ＭＴＯのエッチングが進行しすぎて、図28（Ｂ）及
び図32〜図34において述べた問題（膜形成工程数の増
加、表面の段差やエッチング残渣、パッシベーション膜
中のボイドの発生）を回避できない。
【００３９】従って、比較組成１及び比較組成２のエッ
チング液による問題をそれぞれ解消するためには、ＢＰ
ＳＧとＭＴＯとの間でエッチング速度比又は速度差（選
択比）を適切にとることが必須不可欠であり、バッファ
ードフッ酸として、比較組成２における如きＢＰＳＧ−
ＭＴＯ間のエッチング速度差よりも小さいエッチング速
度差を示す組成、即ちＮＨ4 Ｆ濃度を10重量％以下とす
ることが本発明の目的を達成する上で極めて重要であ
る。そして、既述した問題から、ＭＴＯがエッチングさ
れすぎることによる欠点の方が重大であるので、ＭＴＯ
のエッチング速度が必要以上に低下しない条件下でＢＰ
ＳＧとのエッチング速度差をほぼＮＨ4 Ｆ＝10重量％の
ときのエッチング速度差以下とすることも重要であり、
この観点から、ＮＨ4 Ｆ濃度は 2.5重量％以上とするこ
とが必要である。
チング液による問題をそれぞれ解消するためには、ＢＰ
ＳＧとＭＴＯとの間でエッチング速度比又は速度差（選
択比）を適切にとることが必須不可欠であり、バッファ
ードフッ酸として、比較組成２における如きＢＰＳＧ−
ＭＴＯ間のエッチング速度差よりも小さいエッチング速
度差を示す組成、即ちＮＨ4 Ｆ濃度を10重量％以下とす
ることが本発明の目的を達成する上で極めて重要であ
る。そして、既述した問題から、ＭＴＯがエッチングさ
れすぎることによる欠点の方が重大であるので、ＭＴＯ
のエッチング速度が必要以上に低下しない条件下でＢＰ
ＳＧとのエッチング速度差をほぼＮＨ4 Ｆ＝10重量％の
ときのエッチング速度差以下とすることも重要であり、
この観点から、ＮＨ4 Ｆ濃度は 2.5重量％以上とするこ
とが必要である。
【００４０】次に、ＨＦの濃度を 1.6重量％に低下させ
て上記と同様の実験を行ったところ、図２に示すよう
に、上記の実験と同じく、ＮＨ4 Ｆの濃度が約６重量％
のところでＢＰＳＧとＭＴＯのエッチング速度が逆転し
た。この結果から、ＨＦ濃度が低い場合も、ＮＨ4 Ｆ濃
度を 2.5重量％以上、10重量％以下とすれば、ＢＰＳＧ
とＭＴＯの適切なエッチング速度比が得られることが分
かる。
て上記と同様の実験を行ったところ、図２に示すよう
に、上記の実験と同じく、ＮＨ4 Ｆの濃度が約６重量％
のところでＢＰＳＧとＭＴＯのエッチング速度が逆転し
た。この結果から、ＨＦ濃度が低い場合も、ＮＨ4 Ｆ濃
度を 2.5重量％以上、10重量％以下とすれば、ＢＰＳＧ
とＭＴＯの適切なエッチング速度比が得られることが分
かる。
【００４１】さらに、この実験を次のように展開してみ
た。即ち、ＮＨ4 Ｆの濃度を６重量％に固定しておい
て、ＨＦの濃度を変化させた場合、ＢＰＳＧとＭＴＯの
エッチング速度がどの範囲内で等しくなるのかを探った
ところ、図３に示すように、ＨＦ濃度が 1.6重量％〜６
重量％の範囲内で等しくなることが分かった。こうした
事実が検証されたことはこれまで他に例がなく、本発明
者によりはじめて確認されたものである。
た。即ち、ＮＨ4 Ｆの濃度を６重量％に固定しておい
て、ＨＦの濃度を変化させた場合、ＢＰＳＧとＭＴＯの
エッチング速度がどの範囲内で等しくなるのかを探った
ところ、図３に示すように、ＨＦ濃度が 1.6重量％〜６
重量％の範囲内で等しくなることが分かった。こうした
事実が検証されたことはこれまで他に例がなく、本発明
者によりはじめて確認されたものである。
【００４２】この事実については、図４〜図６に具体例
として示すように、ＨＦ濃度を 0.5重量％（図４）、
4.0重量％（図５）、 8.0重量％（図６）とそれぞれ固
定したときに、ＮＨ4 Ｆ濃度を変化させたところ、図３
のデータに比べて多少の誤差はあるものの、図３にほぼ
対応する結果が得られ、特にＨＦ＝4.0 重量％のときに
ＢＰＳＧとＭＴＯのエッチング速度が同等になることに
注目すべきである。
として示すように、ＨＦ濃度を 0.5重量％（図４）、
4.0重量％（図５）、 8.0重量％（図６）とそれぞれ固
定したときに、ＮＨ4 Ｆ濃度を変化させたところ、図３
のデータに比べて多少の誤差はあるものの、図３にほぼ
対応する結果が得られ、特にＨＦ＝4.0 重量％のときに
ＢＰＳＧとＭＴＯのエッチング速度が同等になることに
注目すべきである。
【００４３】以上に述べた実験結果から、ＢＰＳＧとＭ
ＴＯの積層膜をエッチングするに際して、下地のＭＴＯ
に影響を与えることなくＢＰＳＧをエッチングして表面
の平坦化等を実現し、かつ、両者のエッチング速度をか
なり自由に選定し（エッチング速度比はＢＰＳＧ／ＭＴ
Ｏの比で 0.6〜1.8)、ＭＴＯも適切にエッチングし（更
には、ナイトライドに対しても適切なエッチング速度差
をとれ）、層間絶縁膜を均一性よくエッチングするため
には、本発明に基いて、 ＨＦ＝1.6 〜６重量％ ＮＨ4 Ｆ＝2.5 〜10重量％ を基本組成（溶媒は水であってよい。）とするバッファ
ードフッ酸をエッチング液として使用することが必須不
可欠である。
ＴＯの積層膜をエッチングするに際して、下地のＭＴＯ
に影響を与えることなくＢＰＳＧをエッチングして表面
の平坦化等を実現し、かつ、両者のエッチング速度をか
なり自由に選定し（エッチング速度比はＢＰＳＧ／ＭＴ
Ｏの比で 0.6〜1.8)、ＭＴＯも適切にエッチングし（更
には、ナイトライドに対しても適切なエッチング速度差
をとれ）、層間絶縁膜を均一性よくエッチングするため
には、本発明に基いて、 ＨＦ＝1.6 〜６重量％ ＮＨ4 Ｆ＝2.5 〜10重量％ を基本組成（溶媒は水であってよい。）とするバッファ
ードフッ酸をエッチング液として使用することが必須不
可欠である。
【００４４】この基本組成において、ＢＰＳＧとＭＴＯ
のエッチング速度比を考慮し、上記の効果を一層確実に
得るには、ＨＦ＝２〜５重量％、ＮＨ4 Ｆ＝３〜８重量
％とすることが望ましい。特に、ＢＰＳＧとＭＴＯのエ
ッチング速度が同等となる組成、例えばＨＦ＝1.6 〜６
重量％（更には２〜５重量％）、ＮＨ4 Ｆ＝６重量％が
望ましい。
のエッチング速度比を考慮し、上記の効果を一層確実に
得るには、ＨＦ＝２〜５重量％、ＮＨ4 Ｆ＝３〜８重量
％とすることが望ましい。特に、ＢＰＳＧとＭＴＯのエ
ッチング速度が同等となる組成、例えばＨＦ＝1.6 〜６
重量％（更には２〜５重量％）、ＮＨ4 Ｆ＝６重量％が
望ましい。
【００４５】次に、本発明に基づく上記エッチング液を
使用して、ダイナミックＲＡＭのメモリセルを作製する
方法の一例を図７〜図20について説明する。
使用して、ダイナミックＲＡＭのメモリセルを作製する
方法の一例を図７〜図20について説明する。
【００４６】まず、図７に示すように、Ｐ- 型シリコン
基板１の一主面に公知のＬＯＣＯＳ法によってフィール
ドＳｉＯ2 膜２を選択的に形成した後、ゲート酸化膜５
を熱酸化法で形成し、一層目のポリシリコンをＣＶＤ法
で堆積させ、これをフォトエッチング法でパターニング
してポリシリコンワードラインＷＬを形成し、更にワー
ドラインＷＬをマスクにしてＮ型不純物（例えば砒素又
はリン）40をイオン注入法でシリコン基板１に打ち込
み、セルフアライン方式でＮ+ 型半導体領域３’及び
４’を形成する。
基板１の一主面に公知のＬＯＣＯＳ法によってフィール
ドＳｉＯ2 膜２を選択的に形成した後、ゲート酸化膜５
を熱酸化法で形成し、一層目のポリシリコンをＣＶＤ法
で堆積させ、これをフォトエッチング法でパターニング
してポリシリコンワードラインＷＬを形成し、更にワー
ドラインＷＬをマスクにしてＮ型不純物（例えば砒素又
はリン）40をイオン注入法でシリコン基板１に打ち込
み、セルフアライン方式でＮ+ 型半導体領域３’及び
４’を形成する。
【００４７】次いで、図８に示すように、公知のサイド
ウォール技術によって、全面にＣＶＤ法で堆積させた絶
縁層（例えばＳｉＯ2 層）をエッチバックし、ワードラ
インＷＬの側面にＳｉＯ2 サイドウォール６を選択的に
形成し、しかる後に、ワードラインＷＬ及びサイドウォ
ール６をマスクにしてＮ型不純物（例えば砒素又はリ
ン）41をイオン注入法で上記のＮ+ 型ソース領域３’及
び４’にそれぞれ重ねて比較的深く打ち込み、セルフア
ライン方式でＮ+ 型ソース領域３及びＮ+ 型ドレイン領
域４を形成する。これによって、トランスファゲートＴ
Ｒを構成する。
ウォール技術によって、全面にＣＶＤ法で堆積させた絶
縁層（例えばＳｉＯ2 層）をエッチバックし、ワードラ
インＷＬの側面にＳｉＯ2 サイドウォール６を選択的に
形成し、しかる後に、ワードラインＷＬ及びサイドウォ
ール６をマスクにしてＮ型不純物（例えば砒素又はリ
ン）41をイオン注入法で上記のＮ+ 型ソース領域３’及
び４’にそれぞれ重ねて比較的深く打ち込み、セルフア
ライン方式でＮ+ 型ソース領域３及びＮ+ 型ドレイン領
域４を形成する。これによって、トランスファゲートＴ
Ｒを構成する。
【００４８】次いで、図９に示すように、シリコン基板
１の表面上に、パッシベーション用のＳｉＯ2 層７、下
地層保護のためのＳｉ3 Ｎ4 層８及びフィン部形成用の
ＳｉＯ2 層９を順次積層し、Ｎ+ 型ソース領域３上の積
層膜の一部分をドライエッチングにより重ね切りして選
択的に除去し、コンタクトホール10を形成する。
１の表面上に、パッシベーション用のＳｉＯ2 層７、下
地層保護のためのＳｉ3 Ｎ4 層８及びフィン部形成用の
ＳｉＯ2 層９を順次積層し、Ｎ+ 型ソース領域３上の積
層膜の一部分をドライエッチングにより重ね切りして選
択的に除去し、コンタクトホール10を形成する。
【００４９】ここで、ＳｉＯ2 層７及び９は、既述した
低温ＣＶＤによるＭＴＯ（ＭiddleＴemperature Ｏxid
e）からなっていてよく、例えば下記の条件によってそ
れぞれ 500Å程度の厚みに形成されたものである。
低温ＣＶＤによるＭＴＯ（ＭiddleＴemperature Ｏxid
e）からなっていてよく、例えば下記の条件によってそ
れぞれ 500Å程度の厚みに形成されたものである。
【００５０】 ガス流量（体積比）：ＳｉＨ4 ：Ｎ2 Ｏ＝１：10 （ＳｉＨ4 ＝300sccm 、Ｎ2 Ｏ＝3000sccm） 圧力： 0.001気圧 温度： 400〜800 ℃
【００５１】なお、上記のＳｉ3 Ｎ4 層８は、例えばＣ
ＶＤ法によって 200Å程度の厚みに形成されたものであ
る。また、上記のコンタクトホール10の形成には、公知
のＲＩＥ（Ｒeactive Ｉon Ｅtching）か適用可能であ
る。
ＶＤ法によって 200Å程度の厚みに形成されたものであ
る。また、上記のコンタクトホール10の形成には、公知
のＲＩＥ（Ｒeactive Ｉon Ｅtching）か適用可能であ
る。
【００５２】次いで、図10に示すように、ＣＶＤ法で全
面に堆積させた二層目のポリシリコンをフォトエッチン
グ法でパターニングし、コンタクトホール10に被着して
Ｎ+型ソース領域と接続するように選択的に残し、セル
キャパシタの下部電極の一部16とする。このポリシリコ
ン層16の厚みは、例えばシリコン基板表面からは4500Å
程度、ＭＴＯ層９の表面からは3000Å（フィン部16ａの
厚み）とする。
面に堆積させた二層目のポリシリコンをフォトエッチン
グ法でパターニングし、コンタクトホール10に被着して
Ｎ+型ソース領域と接続するように選択的に残し、セル
キャパシタの下部電極の一部16とする。このポリシリコ
ン層16の厚みは、例えばシリコン基板表面からは4500Å
程度、ＭＴＯ層９の表面からは3000Å（フィン部16ａの
厚み）とする。
【００５３】次いで、図11に示すように、上記したと同
様の条件で全面にＭＴＯ層20を例えば 500Åの厚さに堆
積させ、更にこの上に既述したＢＰＳＧ（Ｂoron Ｐho
sphor-doped Ｓilicate Ｇlass）層21を例えば下記の条
件によって7000Å程度の厚さに堆積させる。このＢＰＳ
Ｇ層は堆積後に下記の条件で熱的にリフロー（Ｔhermal
reflow)させて表面を平坦化するが、本来的にそうした
リフローによって平坦化され易く、段差のない表面に仕
上げることができ、ＩＣの高集積化を図る上で有利なも
のである。
様の条件で全面にＭＴＯ層20を例えば 500Åの厚さに堆
積させ、更にこの上に既述したＢＰＳＧ（Ｂoron Ｐho
sphor-doped Ｓilicate Ｇlass）層21を例えば下記の条
件によって7000Å程度の厚さに堆積させる。このＢＰＳ
Ｇ層は堆積後に下記の条件で熱的にリフロー（Ｔhermal
reflow)させて表面を平坦化するが、本来的にそうした
リフローによって平坦化され易く、段差のない表面に仕
上げることができ、ＩＣの高集積化を図る上で有利なも
のである。
【００５４】ガス流量（体積比）：ＳｉＨ4 ：Ｏ2 ：Ｂ
2 Ｈ6 ：ＰＨ3 ＝10：1000：１：２ 圧力：１気圧 温度： 400〜500 ℃ サーマルリフロー条件：温度： 800〜900 ℃ 時間：５〜20min
2 Ｈ6 ：ＰＨ3 ＝10：1000：１：２ 圧力：１気圧 温度： 400〜500 ℃ サーマルリフロー条件：温度： 800〜900 ℃ 時間：５〜20min
【００５５】次いで、図12に示すように、本発明に基づ
く上記したバッファードフッ酸（ＨＦ＝６重量％、ＮＨ
4 Ｆ＝５〜６重量％）を使用して常温でＢＰＳＧ層21を
1.5〜２分間、例えば２分間でエッチバックし、実線で
示すレベルにＢＰＳＧ層21を最も厚い箇所で例えば厚さ
4000Åに残し、かつ、ＭＴＯ層20をポリシリコン層16上
に露出させる。
く上記したバッファードフッ酸（ＨＦ＝６重量％、ＮＨ
4 Ｆ＝５〜６重量％）を使用して常温でＢＰＳＧ層21を
1.5〜２分間、例えば２分間でエッチバックし、実線で
示すレベルにＢＰＳＧ層21を最も厚い箇所で例えば厚さ
4000Åに残し、かつ、ＭＴＯ層20をポリシリコン層16上
に露出させる。
【００５６】この場合、エッチング液は上記した組成に
コントロールされているので、ＢＰＳＧ層21のエッチン
グ速度はＭＴＯ層20のエッチング速度の 1.1〜1.2 倍程
度（例えばＢＰＳＧ層については約2550Å/min、ＭＴＯ
層では約2250Å/min）（図１参照）となっているので、
ＢＰＳＧ層21は厚くても十分かつ選択的にエッチバック
し、エッチング後の表面を平坦に保持すると共に、ＭＴ
Ｏ層20をポリシリコン層16上に確実に露出させることが
でき、ＭＴＯ層20は実質的にエッチングされないように
制御することができる。
コントロールされているので、ＢＰＳＧ層21のエッチン
グ速度はＭＴＯ層20のエッチング速度の 1.1〜1.2 倍程
度（例えばＢＰＳＧ層については約2550Å/min、ＭＴＯ
層では約2250Å/min）（図１参照）となっているので、
ＢＰＳＧ層21は厚くても十分かつ選択的にエッチバック
し、エッチング後の表面を平坦に保持すると共に、ＭＴ
Ｏ層20をポリシリコン層16上に確実に露出させることが
でき、ＭＴＯ層20は実質的にエッチングされないように
制御することができる。
【００５７】次いで、図13に示すように、ポリシリコン
層16上のＭＴＯ層20の一部分をフォトエッチングで除去
してスルーホール23を形成し、更にＣＶＤ法によって全
面に三層目のポリシリコン22を厚さ例えば3000Å程度に
堆積させる。
層16上のＭＴＯ層20の一部分をフォトエッチングで除去
してスルーホール23を形成し、更にＣＶＤ法によって全
面に三層目のポリシリコン22を厚さ例えば3000Å程度に
堆積させる。
【００５８】次いで、図14に示すように、ポリシリコン
層22をフォトエッチングによって下層のポリシリコン層
16とほぼ同一パターンに加工し、セルキャパシタの下部
電極の一部として、ポリシリコン層16にスルーホール23
を介し接続して積層する。
層22をフォトエッチングによって下層のポリシリコン層
16とほぼ同一パターンに加工し、セルキャパシタの下部
電極の一部として、ポリシリコン層16にスルーホール23
を介し接続して積層する。
【００５９】ここで、ポリシリコン層22のエッチングに
際し、図12で述べたようにＢＰＳＧ層21のエッチバック
を良好に行え、かつその表面を平坦にできるために、Ｍ
ＴＯ層20とＢＰＳＧ層21との間の段差を最小限に抑える
ことができる。これによって、次のような優れた効果が
得られる。
際し、図12で述べたようにＢＰＳＧ層21のエッチバック
を良好に行え、かつその表面を平坦にできるために、Ｍ
ＴＯ層20とＢＰＳＧ層21との間の段差を最小限に抑える
ことができる。これによって、次のような優れた効果が
得られる。
【００６０】(1）ポリシリコン層22の加工のために行う
フォトエッチング（フォトリソグラフィ）において、マ
スク（フォトレジスト）の加工やその位置合わせ、更に
は露光時の焦点合わせ（Ｆocus depth）及び解像度を向
上させ、加工時のマージンを増大させることができ、微
細加工に好適となる。
フォトエッチング（フォトリソグラフィ）において、マ
スク（フォトレジスト）の加工やその位置合わせ、更に
は露光時の焦点合わせ（Ｆocus depth）及び解像度を向
上させ、加工時のマージンを増大させることができ、微
細加工に好適となる。
【００６１】(2）ポリシリコン層22を例えばドライエッ
チングするときに、段差が最小であるために段差部での
エッチング残渣を激減させ若しくは皆無にでき、エッチ
ングマージンを増大させ、この点でも微細化に十分に対
応できる。
チングするときに、段差が最小であるために段差部での
エッチング残渣を激減させ若しくは皆無にでき、エッチ
ングマージンを増大させ、この点でも微細化に十分に対
応できる。
【００６２】(3）ＭＴＯ層20の表面まで最大限にＢＰＳ
Ｇ層21をエッチバックできるため、ポリシリコン層22
（特にそのフィン部22ａ）の高さ位置を低く抑えること
ができ、以後の配線工程を行い易く、そのプロセスマー
ジンを大きくできる。
Ｇ層21をエッチバックできるため、ポリシリコン層22
（特にそのフィン部22ａ）の高さ位置を低く抑えること
ができ、以後の配線工程を行い易く、そのプロセスマー
ジンを大きくできる。
【００６３】このように、ポリシリコン層22を良好にエ
ッチング加工した後、図15に示すように、本発明に基づ
く上記のバッファードフッ酸を再び使用してＢＰＳＧ層
21、ＭＴＯ層20、更にはＭＴＯ層９を常温で 2.5〜４分
間、例えば３分間で順次エッチバックし、ポリシリコン
層16及び22（即ち、セルキャパシタの下部電極）にフィ
ン部16ａ及び22ａが形成されるように、フィン型スタッ
ク構造の下部電極に加工する。
ッチング加工した後、図15に示すように、本発明に基づ
く上記のバッファードフッ酸を再び使用してＢＰＳＧ層
21、ＭＴＯ層20、更にはＭＴＯ層９を常温で 2.5〜４分
間、例えば３分間で順次エッチバックし、ポリシリコン
層16及び22（即ち、セルキャパシタの下部電極）にフィ
ン部16ａ及び22ａが形成されるように、フィン型スタッ
ク構造の下部電極に加工する。
【００６４】この際、使用するバッファードフッ酸は上
記したようにＢＰＳＧのエッチング速度がＭＴＯに比較
して大きいために、まずＢＰＳＧ層21をエッチング除去
した後、これに続いて下地のＭＴＯ層20及び９を十分に
エッチング除去することができ、フィン型スタック構造
を確実に形成できる。
記したようにＢＰＳＧのエッチング速度がＭＴＯに比較
して大きいために、まずＢＰＳＧ層21をエッチング除去
した後、これに続いて下地のＭＴＯ層20及び９を十分に
エッチング除去することができ、フィン型スタック構造
を確実に形成できる。
【００６５】そして、ＢＰＳＧ層21のエッチング速度が
大きいために、ＭＴＯ層９の下地であるＳｉ3 Ｎ4 層８
は実質的にエッチングされることはなく（この場合のＳ
ｉ3Ｎ4 層のエッチング速度は18Å/min程度に抑えられ
ている。）、従ってＳｉ3 Ｎ4 層８は下層のＭＴＯ層７
を保護し、このＭＴＯ層に対してエッチングマスク（エ
ッチングストッパ）として作用することができる。
大きいために、ＭＴＯ層９の下地であるＳｉ3 Ｎ4 層８
は実質的にエッチングされることはなく（この場合のＳ
ｉ3Ｎ4 層のエッチング速度は18Å/min程度に抑えられ
ている。）、従ってＳｉ3 Ｎ4 層８は下層のＭＴＯ層７
を保護し、このＭＴＯ層に対してエッチングマスク（エ
ッチングストッパ）として作用することができる。
【００６６】次いで、図16に示すように、ＣＶＤ法によ
って全面に誘電体膜、例えばＳｉ3Ｎ4 膜26を厚さ60Å
程度に堆積させ、更にこのＳｉ3 Ｎ4 膜は酸化処理して
酸化被膜によりピンホールを埋め、誘電体膜を緻密な膜
とする。
って全面に誘電体膜、例えばＳｉ3Ｎ4 膜26を厚さ60Å
程度に堆積させ、更にこのＳｉ3 Ｎ4 膜は酸化処理して
酸化被膜によりピンホールを埋め、誘電体膜を緻密な膜
とする。
【００６７】次いで、図17に示すように、ＣＶＤ法によ
って全面に四層目のポリシリコン層27を厚さ例えば 700
Å程度に堆積させ、これをフォトエッチングでパターニ
ングしてセルキャパシタＣＡＰの上部電極に加工し、更
にこの上にＣＶＤ法によってＭＴＯ層28を厚さ例えば10
00Å程度に、ＢＰＳＧ層29を厚さ例えば7000Å程度に順
次堆積させ、このＢＰＳＧ層は上述したと同様にサーマ
ルリフロー処理する。ＭＴＯ層28及びＢＰＳＧ層29の堆
積条件は、上述したものと同様であってよい。
って全面に四層目のポリシリコン層27を厚さ例えば 700
Å程度に堆積させ、これをフォトエッチングでパターニ
ングしてセルキャパシタＣＡＰの上部電極に加工し、更
にこの上にＣＶＤ法によってＭＴＯ層28を厚さ例えば10
00Å程度に、ＢＰＳＧ層29を厚さ例えば7000Å程度に順
次堆積させ、このＢＰＳＧ層は上述したと同様にサーマ
ルリフロー処理する。ＭＴＯ層28及びＢＰＳＧ層29の堆
積条件は、上述したものと同様であってよい。
【００６８】次いで、図18に示すように、本発明に基づ
く上記のバッファードフッ酸を再び使用してＢＰＳＧ層
29を実線位置まで選択的にエッチバックし、ポリシリコ
ン層22上にＭＴＯ層28を露出させ、表面を平坦化する。
この場合も、表面が平坦となるので、以後の配線工程を
行い易くなる。
く上記のバッファードフッ酸を再び使用してＢＰＳＧ層
29を実線位置まで選択的にエッチバックし、ポリシリコ
ン層22上にＭＴＯ層28を露出させ、表面を平坦化する。
この場合も、表面が平坦となるので、以後の配線工程を
行い易くなる。
【００６９】このエッチバックにおいても、上記したエ
ッチバック（図12参照）と同様に、ＭＴＯ層28の表面ま
で最大限にＢＰＳＧ層29をエッチバックするために、本
発明に基づくバッファードフッ酸を使用するが、エッチ
ングマージンを増大させるためにＢＰＳＧ層29のエッチ
ング速度をＭＴＯ層28のエッチング速度の 1.1〜1.2倍
となるように設定している。
ッチバック（図12参照）と同様に、ＭＴＯ層28の表面ま
で最大限にＢＰＳＧ層29をエッチバックするために、本
発明に基づくバッファードフッ酸を使用するが、エッチ
ングマージンを増大させるためにＢＰＳＧ層29のエッチ
ング速度をＭＴＯ層28のエッチング速度の 1.1〜1.2倍
となるように設定している。
【００７０】次いで、図19及び図20に示すように、Ｎ+
型ドレイン領域４上の絶縁層の一部分をフォトエッチン
グで除去してコンタクトホール31を形成し、更に例えば
スパッタ法で全面に堆積させた導電性材料（例えばアル
ミニウム）をフォトエッチングで所定パターンに加工し
てビットラインＢＬを形成する。こうして、フィン型ス
タックセルキャパシタＣＡＰを有するメモリセルを組み
込んだダイナミックＲＡＭ（例えば64メガ用）を完成す
る。
型ドレイン領域４上の絶縁層の一部分をフォトエッチン
グで除去してコンタクトホール31を形成し、更に例えば
スパッタ法で全面に堆積させた導電性材料（例えばアル
ミニウム）をフォトエッチングで所定パターンに加工し
てビットラインＢＬを形成する。こうして、フィン型ス
タックセルキャパシタＣＡＰを有するメモリセルを組み
込んだダイナミックＲＡＭ（例えば64メガ用）を完成す
る。
【００７１】この場合、ビットラインＢＬの加工に際
し、ＢＰＳＧ層29を良好にエッチバックして表面を平坦
化できるため、ＭＴＯ層28とＢＰＳＧ層29との間の段差
を最小限に抑えることができる。これによって、次のよ
うな優れた効果が得られる。
し、ＢＰＳＧ層29を良好にエッチバックして表面を平坦
化できるため、ＭＴＯ層28とＢＰＳＧ層29との間の段差
を最小限に抑えることができる。これによって、次のよ
うな優れた効果が得られる。
【００７２】(1）ビットラインＢＬの加工のために行う
フォトエッチング（フォトリソグラフィ）において、マ
スク（フォトレジスト）の加工やその位置合わせ、更に
は露光時の焦点合わせ（Ｆocus depth）及び解像度を向
上させ、加工時のマージンを増大させることができ、微
細加工に好適となる。
フォトエッチング（フォトリソグラフィ）において、マ
スク（フォトレジスト）の加工やその位置合わせ、更に
は露光時の焦点合わせ（Ｆocus depth）及び解像度を向
上させ、加工時のマージンを増大させることができ、微
細加工に好適となる。
【００７３】(2）ビットラインＢＬを例えばドライエッ
チングするときに、段差が最小であるために段差部での
エッチング残渣を激減させ若しくは皆無にでき、エッチ
ングマージンを増大させ、ビットライン間の短絡も防止
でき、この点でも微細化に十分に対応できる。
チングするときに、段差が最小であるために段差部での
エッチング残渣を激減させ若しくは皆無にでき、エッチ
ングマージンを増大させ、ビットライン間の短絡も防止
でき、この点でも微細化に十分に対応できる。
【００７４】(3）ＭＴＯ層28の表面まで最大限にＢＰＳ
Ｇ層29をエッチバックできるため、ビットラインＢＬ
（特にキャパシタ上）の高さ位置を低く抑えることがで
き、また、コンタクトホール31の深さを小さく抑えるこ
とができ、導電性材料のスパッタ時のステップカバレッ
ジが良好となり、コンタクトを良好にとれ、そのマージ
ンも増大する。
Ｇ層29をエッチバックできるため、ビットラインＢＬ
（特にキャパシタ上）の高さ位置を低く抑えることがで
き、また、コンタクトホール31の深さを小さく抑えるこ
とができ、導電性材料のスパッタ時のステップカバレッ
ジが良好となり、コンタクトを良好にとれ、そのマージ
ンも増大する。
【００７５】図21〜図27は、本発明に基いてダイナミッ
クＲＡＭのメモリセルを作製する方法の他の例を示すも
のである。この例において、上述した例と共通する部分
には共通符号を付し、説明を省略することがある。
クＲＡＭのメモリセルを作製する方法の他の例を示すも
のである。この例において、上述した例と共通する部分
には共通符号を付し、説明を省略することがある。
【００７６】この例によれば、図21に示すように、図９
及び図10で示したと同様にシリコン基板１上にＭＴＯ層
７、及び例えば燐を２〜４％ドーピングしたＭＴＯ層
９’を順次積層し（但し、この両層７及び９’は単層で
形成することができる。また、Ｓｉ3 Ｎ4 層８は形成し
なくても差し支えないが、形成してもよい。）、この積
層膜に形成したコンタクトホール10にポリシリコン層16
をセルキャパシタの下部電極として形成する。
及び図10で示したと同様にシリコン基板１上にＭＴＯ層
７、及び例えば燐を２〜４％ドーピングしたＭＴＯ層
９’を順次積層し（但し、この両層７及び９’は単層で
形成することができる。また、Ｓｉ3 Ｎ4 層８は形成し
なくても差し支えないが、形成してもよい。）、この積
層膜に形成したコンタクトホール10にポリシリコン層16
をセルキャパシタの下部電極として形成する。
【００７７】次いで、図22に示すように、不純物ドーピ
ングによりエッチング速度がＭＴＯ層７に比べて大きく
なったＭＴＯ層９’のみをエッチングで除去し、ポリシ
リコン層16にフィン部16ａを形成する。この際に使用す
るエッチング液は、本発明に基づくバッファードフッ酸
（ＮＨ4 Ｆ濃度が低めのもの：例えばＮＨ4 Ｆ＝３重量
％、ＨＦ＝６重量％又はＮＨ4 Ｆ＝３重量％、ＨＦ＝1.
6 重量％）のエッチング液を使用するのが望ましい。勿
論、他の組成のエッチング液（例えばＨＦのみを含有す
るもの）を使用してよい。
ングによりエッチング速度がＭＴＯ層７に比べて大きく
なったＭＴＯ層９’のみをエッチングで除去し、ポリシ
リコン層16にフィン部16ａを形成する。この際に使用す
るエッチング液は、本発明に基づくバッファードフッ酸
（ＮＨ4 Ｆ濃度が低めのもの：例えばＮＨ4 Ｆ＝３重量
％、ＨＦ＝６重量％又はＮＨ4 Ｆ＝３重量％、ＨＦ＝1.
6 重量％）のエッチング液を使用するのが望ましい。勿
論、他の組成のエッチング液（例えばＨＦのみを含有す
るもの）を使用してよい。
【００７８】次いで、図23に示すように、ＣＶＤ法によ
って全面にＳｉ3 Ｎ4 誘電体膜26を被着した後、図24に
示すように、ＣＶＤ法によって全面に堆積させたポリシ
リコン層27をフォトエッチングでパターニングしてセル
キャパシタの上部電極に加工する。
って全面にＳｉ3 Ｎ4 誘電体膜26を被着した後、図24に
示すように、ＣＶＤ法によって全面に堆積させたポリシ
リコン層27をフォトエッチングでパターニングしてセル
キャパシタの上部電極に加工する。
【００７９】次いで、図25に示すように、全面にＭＴＯ
層28、ＢＰＳＧ層29を順次堆積させる。これらの層の堆
積条件等は、上述したものと同様であってよい。
層28、ＢＰＳＧ層29を順次堆積させる。これらの層の堆
積条件等は、上述したものと同様であってよい。
【００８０】次いで、図26に示すように、上述したと同
様に、本発明に基づくバッファードフッ酸（ＨＦ＝６重
量％、ＮＨ4 Ｆ＝５〜６重量％）を使用してＢＰＳＧ層
29を実線の位置までエッチバックし、表面を平坦化する
と共に、ＭＴＯ層28をポリシリコン層16上に露出させ
る。
様に、本発明に基づくバッファードフッ酸（ＨＦ＝６重
量％、ＮＨ4 Ｆ＝５〜６重量％）を使用してＢＰＳＧ層
29を実線の位置までエッチバックし、表面を平坦化する
と共に、ＭＴＯ層28をポリシリコン層16上に露出させ
る。
【００８１】次いで、図27に示すように、Ｎ+ 型ドレイ
ン領域４上にコンタクトホール31を形成し、ビットライ
ンＢＬを所定パターンに被着する。
ン領域４上にコンタクトホール31を形成し、ビットライ
ンＢＬを所定パターンに被着する。
【００８２】この例によれば、セルキャパシタＣＡＰ
は、スタック構造ではあるが、フィン型ではなく単層の
下部電極からなっている。しかし、上述した例と同様
に、特に図26の工程において本発明に基いてＢＰＳＧ層
29をエッチバックしているので、表面の平坦化等、上述
したと同様の効果を得ることができる。
は、スタック構造ではあるが、フィン型ではなく単層の
下部電極からなっている。しかし、上述した例と同様
に、特に図26の工程において本発明に基いてＢＰＳＧ層
29をエッチバックしているので、表面の平坦化等、上述
したと同様の効果を得ることができる。
【００８３】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
【００８４】例えば、上述したバッファードフッ酸の基
本組成におけるＨＦとＮＨ4 Ｆとの配合比は上述した範
囲内で適切に変化させてよく、また、第３の成分として
例えば表面張力の低下を目的に界面活性剤を更に少量添
加してもよい。また、エッチング時の条件（温度や時間
等）は任意にコントロールしてよい。
本組成におけるＨＦとＮＨ4 Ｆとの配合比は上述した範
囲内で適切に変化させてよく、また、第３の成分として
例えば表面張力の低下を目的に界面活性剤を更に少量添
加してもよい。また、エッチング時の条件（温度や時間
等）は任意にコントロールしてよい。
【００８５】また、本発明によるエッチング液を使用す
る工程は、上述した例で述べたものに限定されることは
なく、例えば図12や図18に示したエッチバック工程では
他の公知の平坦化方法や本発明以外の組成のバッファー
ドフッ酸やＨＦを使用してよいが、少なくとも図15に示
したエッチング工程（フィン型スタック構造の形成）に
は本発明に基づくバッファードフッ酸を使用する必要が
ある。
る工程は、上述した例で述べたものに限定されることは
なく、例えば図12や図18に示したエッチバック工程では
他の公知の平坦化方法や本発明以外の組成のバッファー
ドフッ酸やＨＦを使用してよいが、少なくとも図15に示
したエッチング工程（フィン型スタック構造の形成）に
は本発明に基づくバッファードフッ酸を使用する必要が
ある。
【００８６】また、本発明によるエッチング液を適用す
る層間絶縁膜の製膜条件をはじめ、その材質についても
種々のものに対して適用可能である。例えば、ＭＴＯ層
は液相ＣＶＤで形成してよい。また、ＭＴＯ以外の酸化
物やＢＰＳＧ以外の不純物ドープド酸化物（ボロン又は
リンのみをドープしたものも含む。）等の他の絶縁膜に
対して適用することができる。
る層間絶縁膜の製膜条件をはじめ、その材質についても
種々のものに対して適用可能である。例えば、ＭＴＯ層
は液相ＣＶＤで形成してよい。また、ＭＴＯ以外の酸化
物やＢＰＳＧ以外の不純物ドープド酸化物（ボロン又は
リンのみをドープしたものも含む。）等の他の絶縁膜に
対して適用することができる。
【００８７】材質については上述の誘電体膜等において
も同様に変更可能であり、層構成（特にセルキャパシタ
部分において、下部電極を３層又はそれ以上としたり、
フィン部の形状を変更すること）も変更してよい。
も同様に変更可能であり、層構成（特にセルキャパシタ
部分において、下部電極を３層又はそれ以上としたり、
フィン部の形状を変更すること）も変更してよい。
【００８８】また、本発明は上述のスタックセルキャパ
シタを有するダイナミックＲＡＭ以外にも、例えばＳｉ
Ｏ2 膜上に上述のスタックセルキャパシタを設けてこの
キャパシタの下部電極を延設してトランスファゲートの
ソース領域と接続する構造としてよいし、その他、上述
の半導体領域の導電型を変えたり、或いは本発明を半導
体メモリの他の箇所や他のデバイスにも適用することも
できる。
シタを有するダイナミックＲＡＭ以外にも、例えばＳｉ
Ｏ2 膜上に上述のスタックセルキャパシタを設けてこの
キャパシタの下部電極を延設してトランスファゲートの
ソース領域と接続する構造としてよいし、その他、上述
の半導体領域の導電型を変えたり、或いは本発明を半導
体メモリの他の箇所や他のデバイスにも適用することも
できる。
【００８９】
【発明の効果】以上説明したように、本発明によれば、
複数の層間絶縁膜、より具体的には、ＭＴＯ（Middle T
emperature Oxide）膜とＢＰＳＧ（Boron Phosphor-dop
ed Silicate Glass）膜で構成される層間絶縁膜を望ま
しいエッチング速度比で制御性よくエッチング可能であ
って、目的形状の素子を加工することができ、表面平坦
化、更にはステップカバレッジ性も向上させることがで
きる。
複数の層間絶縁膜、より具体的には、ＭＴＯ（Middle T
emperature Oxide）膜とＢＰＳＧ（Boron Phosphor-dop
ed Silicate Glass）膜で構成される層間絶縁膜を望ま
しいエッチング速度比で制御性よくエッチング可能であ
って、目的形状の素子を加工することができ、表面平坦
化、更にはステップカバレッジ性も向上させることがで
きる。
【図１】バッファードフッ酸のＮＨ4 Ｆ濃度（但し、Ｈ
Ｆ濃度は 6.0重量％）によるエッチング速度を比較して
示すグラフである。
Ｆ濃度は 6.0重量％）によるエッチング速度を比較して
示すグラフである。
【図２】バッファードフッ酸のＮＨ4 Ｆ濃度（但し、Ｈ
Ｆ濃度は 1.6重量％）によるエッチング速度を比較して
示すグラフである。
Ｆ濃度は 1.6重量％）によるエッチング速度を比較して
示すグラフである。
【図３】バッファードフッ酸のＨＦ濃度（但し、ＮＨ4
Ｆ濃度は 6.0重量％）によるエッチング速度を比較して
示すグラフである。
Ｆ濃度は 6.0重量％）によるエッチング速度を比較して
示すグラフである。
【図４】バッファードフッ酸のＮＨ4 Ｆ濃度（但し、Ｈ
Ｆ濃度は 0.5重量％）によるエッチング速度を比較して
示すグラフである。
Ｆ濃度は 0.5重量％）によるエッチング速度を比較して
示すグラフである。
【図５】バッファードフッ酸のＮＨ4 Ｆ濃度（但し、Ｈ
Ｆ濃度は 4.0重量％）によるエッチング速度を比較して
示すグラフである。
Ｆ濃度は 4.0重量％）によるエッチング速度を比較して
示すグラフである。
【図６】バッファードフッ酸のＮＨ4 Ｆ濃度（但し、Ｈ
Ｆ濃度は 8.0重量％）によるエッチング速度を比較して
示すグラフである。
Ｆ濃度は 8.0重量％）によるエッチング速度を比較して
示すグラフである。
【図７】本発明に基づくダイナミックＲＡＭのメモリセ
ルの製造方法の一工程段階の拡大断面図である。
ルの製造方法の一工程段階の拡大断面図である。
【図８】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図９】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図10】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図11】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図12】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図13】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図14】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図15】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図16】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図17】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図18】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図19】同メモリセルの製造方法の更に他の一工程段階
の拡大断面図（図20の XIX−XIX 線断面図）である。
の拡大断面図（図20の XIX−XIX 線断面図）である。
【図20】同メモリセルの平面図である。
【図21】本発明に基づく他のダイナミックＲＡＭのメモ
リセルの製造方法の一工程段階の拡大断面図である。
リセルの製造方法の一工程段階の拡大断面図である。
【図22】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図23】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図24】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図25】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図26】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図27】同メモリセルの製造方法の更に他の一工程段階
の拡大断面図である。
の拡大断面図である。
【図28】従来例によるダイナミックＲＡＭのメモリセル
の製造方法の一工程段階の拡大断面図（Ａ）と同工程段
階で生じる問題を説明するための拡大断面図（Ｂ）であ
る。
の製造方法の一工程段階の拡大断面図（Ａ）と同工程段
階で生じる問題を説明するための拡大断面図（Ｂ）であ
る。
【図29】同メモリセルの製造方法の図28に対応する工程
段階で生じる問題を説明するための拡大断面図である。
段階で生じる問題を説明するための拡大断面図である。
【図30】同メモリセルの製造方法の工程段階で生じる問
題を説明するための拡大断面図である。
題を説明するための拡大断面図である。
【図31】同メモリセルの製造方法の工程段階で生じる問
題を説明するための拡大断面図である。
題を説明するための拡大断面図である。
【図32】同メモリセルの製造方法の他の一工程段階で生
じる問題を説明するための拡大断面図である。
じる問題を説明するための拡大断面図である。
【図33】同メモリセルの製造方法の他の一工程段階で生
じる問題を説明するための拡大断面図である。
じる問題を説明するための拡大断面図である。
【図34】同メモリセルの製造方法の他の一工程段階で生
じる問題を説明するための拡大断面図である。
じる問題を説明するための拡大断面図である。
【図35】同メモリセルの製造方法の図34に対応する工程
段階で生じる問題を説明するための拡大断面図である。
段階で生じる問題を説明するための拡大断面図である。
【図36】同メモリセルの製造方法の図34に対応する工程
段階で生じる問題を説明するための拡大断面図である。
段階で生じる問題を説明するための拡大断面図である。
１・・・シリコン基板 ３・・・Ｎ+ 型ソース領域 ４・・・Ｎ+ 型ドレイン領域 ７、９、20、28・・・ＭＴＯ層（低温ＣＶＤ酸化膜） ８・・・Ｓｉ3 Ｎ4 層 ９’・・・ドープされたＭＴＯ層 16、22・・・ポリシリコン層（下部電極） 16ａ、22ａ・・・フィン部 21、29・・・ＢＰＳＧ層（ボロン及びリンドープドＣＶ
Ｄ酸化膜） 21’、ＢＬ’・・・エッチング残渣 26・・・誘電体膜 27・・・ポリシリコン層（上部電極） ＷＬ・・・ワードライン ＢＬ・・・ビットライン ＣＡＰ・・・セルキャパシタ ＴＲ・・・トランスファゲート Ｍ−ＣＥＬ・・・メモリセル
Ｄ酸化膜） 21’、ＢＬ’・・・エッチング残渣 26・・・誘電体膜 27・・・ポリシリコン層（上部電極） ＷＬ・・・ワードライン ＢＬ・・・ビットライン ＣＡＰ・・・セルキャパシタ ＴＲ・・・トランスファゲート Ｍ−ＣＥＬ・・・メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/316 Ｈ０１Ｌ 21/306 Ｑ 27/108 (72)発明者 諸井 政幸 茨城県稲敷郡美浦村木原2355番地 日本 テキサス・インスツルメンツ株式会社 内 (56)参考文献 特開 平１−185944（ＪＰ，Ａ) 特開 平４−274321（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/306 H01L 21/308 H01L 21/316 H01L 27/108
Claims (4)
- 【請求項１】 半導体基板上にＣＶＤ（Chemical Vapor
Deposition）酸化膜であるＭＴＯ（Middle Temperatur
e Oxide）膜を形成する工程と、上記ＭＴＯ膜上に不純物含有ＣＶＤ酸化膜であるＢＰＳ
Ｇ（Boron Phosphor-doped Silicate Glass）膜 を形成
する工程と、 フッ化水素を1.6〜6重量％、フッ化アンモニウムを2.5
〜10重量％含有するエッチング液により上記ＢＰＳＧ膜
をエッチングして平坦化処理を施す工程とを有する半導
体装置の製造方法。 - 【請求項２】 上記エッチング液におけるフッ化水素の
含有率が2〜5重量％であり、フッ化アンモニウムの含有
率が3〜8重量％である請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 半導体基板上に形成されたＣＶＤ（Chem
ical Vapor Deposition）酸化膜であるＭＴＯ（Middle
Temperature Oxide）膜と不純物含有ＣＶＤ酸化膜であ
るＢＰＳＧ（Boron Phosphor-doped Silicate Glass）
膜との積層絶縁膜層をエッチングするために用いられる
エッチング液であって、 フッ化水素を1.6〜6重量％、フッ化アンモニウムを2.5
〜10重量％含有するエッチング液 。 - 【請求項４】 フッ化水素の含有率が2〜5重量％であ
り、フッ化アンモニウムの含有率が3〜8重量％である請
求項３に記載のエッチング液。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05274494A JP3355504B2 (ja) | 1994-02-25 | 1994-02-25 | 半導体装置の製造方法及びエッチング液 |
| KR1019950003756A KR950034787A (ko) | 1994-02-25 | 1995-02-25 | 반도체 디바이스의 제조 방법 및 제조시에 사용된 에칭 용액 |
| EP95102763A EP0669646A1 (en) | 1994-02-25 | 1995-02-27 | Improvements in or relating to semiconductor devices |
| TW084103099A TW288168B (ja) | 1994-02-25 | 1995-03-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05274494A JP3355504B2 (ja) | 1994-02-25 | 1994-02-25 | 半導体装置の製造方法及びエッチング液 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240474A JPH07240474A (ja) | 1995-09-12 |
| JP3355504B2 true JP3355504B2 (ja) | 2002-12-09 |
Family
ID=12923438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05274494A Expired - Fee Related JP3355504B2 (ja) | 1994-02-25 | 1994-02-25 | 半導体装置の製造方法及びエッチング液 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0669646A1 (ja) |
| JP (1) | JP3355504B2 (ja) |
| KR (1) | KR950034787A (ja) |
| TW (1) | TW288168B (ja) |
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