JP2001203334A - キャパシタを有する半導体装置およびその製造方法 - Google Patents

キャパシタを有する半導体装置およびその製造方法

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JP2001203334A JP2000204800A JP2000204800A JP2001203334A JP 2001203334 A JP2001203334 A JP 2001203334A JP 2000204800 A JP2000204800 A JP 2000204800A JP 2000204800 A JP2000204800 A JP 2000204800A JP 2001203334 A JP2001203334 A JP 2001203334A
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capacitor
forming
oxide film
semiconductor device
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Toshinori Morihara
敏則 森原
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Abstract

(57)【要約】 【課題】 信頼性の高い半導体装置およびその製造方法
を提供する。 【解決手段】 ＭＯＳトランジスタ２０のソース／ドレ
イン領域１２の一方に電気的に接続されたストレージノ
ード１は、シリコン窒化膜２４、ＢＰＴＥＯＳ膜４およ
びＴＥＯＳ膜５に設けられた開口部６の側壁および底壁
に沿って形成されている。このストレージノード１の表
面は粗面化されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャパシタを有す
る半導体装置およびその製造方法に関し、より特定的に
は、粗面形状のキャパシタを有する半導体装置およびそ
の製造方法に関するものである。
【０００２】
【従来の技術】近年、コンピュータなどの情報機器のめ
ざましい普及によって、半導体装置の需要が急速に拡大
している。また機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに伴
って、半導体装置の高集積化および高速応答性あるいは
高信頼性に関する技術開発が進められている。
【０００３】半導体装置の中で記憶情報のランダムな入
出力が可能なものとしてＤＲＡＭ（Dynamic Random Acc
ess Memory）が一般的に知られている。このＤＲＡＭ
は、多数の記憶情報を蓄積する記憶領域であるメモリセ
ルアレイと、外部との入出力のためにメモリセルアレイ
内のメモリセルを制御する周辺回路とから構成されてい
る。
【０００４】このようなＤＲＡＭの半導体チップ上にお
いて、メモリセルアレイは大きな面積を占めている。こ
のメモリセルアレイは、単位記憶情報を蓄積するための
メモリセルがマトリックス状に複数個配列されて形成さ
れている。このメモリセルは、通常、１個のＭＯＳ（Me
tal Oxide Semiconductor）トランジスタと、これに接
続された１個のキャパシタとから構成されており、１ト
ランジスタ１キャパシタ型のメモリセルとして広く知ら
れている。
【０００５】図２３は、従来のキャパシタを有する半導
体装置として、ＤＲＡＭのメモリセルの構成を示す概略
断面図である。図２３を参照して、トレンチ分離１２３
により電気的に分離されたシリコン基板１１１の表面に
は、複数個のＭＯＳトランジスタ１２０が形成されてい
る。
【０００６】ＭＯＳトランジスタ１２０は、ＬＤＤ（Li
ghtly Doped Drain）構造の１対のソース／ドレイン領
域１１２と、ゲート酸化膜１１３と、ゲート電極層１１
４とを有している。ゲート電極層１１４は、不純物が導
入された多結晶シリコン層（以下、ドープトポリシリコ
ン層と称する）１１４ａと、タングステンシリサイド
（ＷＳｉ2）層１１４ｂとを有している。
【０００７】ゲート電極層１１４上にはシリコン窒化膜
１１５が形成されており、その周囲を覆うようにシリコ
ン酸化膜１１６が形成されている。１対のソース／ドレ
イン領域１１２の一方にはパッド層１１７ａが、他方に
はビット線１１７ｂが各々接続されている。パッド層１
１７ａとビット線１１７ｂとＭＯＳトランジスタ１２０
とを覆うようにシリコン基板１１１の表面全面に層間絶
縁層１１８が形成されている。この層間絶縁層１１８の
孔１１８ａ内には、パッド層１１７ａと接するようにプ
ラグ層１１９が埋込まれている。層間絶縁層１１８上に
は、シリコン窒化膜１２４と、ＢＰＴＥＯＳ（Boro Pho
spho Tetra Ethyl Ortho Silicate）膜１０４とが形成
されている。これらのシリコン窒化膜１２４およびＢＰ
ＴＥＯＳ膜１０４には、ストレージノード用の開口部１
０６が形成されている。
【０００８】キャパシタ１１０は、ストレージノード１
０１と、キャパシタ誘電体層１０２と、セルプレート１
０３とを有している。ストレージノード１０１は、開口
部１０６の側壁および底壁に沿って形成され、かつプラ
グ層１１９およびパッド層１１７ａを介してソース／ド
レイン領域１１２に電気的に接続されている。セルプレ
ート１０３は、キャパシタ誘電体層１０２を介してスト
レージノード１０１と対向するように形成されている。
【０００９】次に、従来のキャパシタを有する半導体装
置の製造方法について説明する。図２４〜図２８は、従
来のキャパシタを有する半導体装置の製造方法を工程順
に示す概略断面図である。図２４を参照して、トレンチ
分離１２３が形成されたシリコン基板１１１の表面に、
ＭＯＳトランジスタ１２０、パッド層１１７ａ、ビット
線１１７ｂなどが形成される。この後、それらの表面上
を覆うように層間絶縁層１１８が形成され、パッド層１
１７ａに電気的に接続するプラグ層１１９が形成され
る。そして、層間絶縁層１１８の表面全面に、シリコン
窒化膜１２４とＢＰＴＥＯＳ膜１０４とが形成される。
【００１０】図２５を参照して、これらのシリコン窒化
膜１２４およびＢＰＴＥＯＳ膜１０４に、通常の写真製
版技術およびエッチング技術によりストレージノード用
の開口部１０６が形成される。
【００１１】図２６を参照して、表面全面に、不純物が
導入された非晶質シリコン層（以下、ドープトアモルフ
ァスシリコン層と称する）１０１が形成された後、粗面
化処理が施される。これにより、表面が粗面化したドー
プトポリシリコン層１０１が形成される。
【００１２】図２７を参照して、開口部１０６内にフォ
トレジスト１３１が埋込まれる。このフォトレジスト１
３１をマスクとして、少なくともＢＰＴＥＯＳ膜１０４
の上面が露出するまで全面に異方性エッチング（エッチ
バック）が施される。この後、フォトレジスト１３１が
除去される。
【００１３】図２８を参照して、上記エッチバックによ
り、開口部１０６の側壁および底壁に沿うようにドープ
トポリシリコン層１０１が残存されて、ストレージノー
ド１０１が形成される。この後、フッ酸とフッ化アンモ
ニウムの混合液を用いたバッファフッ酸（ＢＨＦ）によ
り自然酸化膜が除去される。
【００１４】そして、キャパシタ誘電体層１０２および
セルプレート１０３が形成されて、図２３に示すキャパ
シタ１１０を有する半導体装置が製造される。
【００１５】
【発明が解決しようとする課題】従来のキャパシタを有
する半導体装置には、信頼性が低いという問題点があっ
た。以下、そのことについて詳細に説明する。
【００１６】（１） 上述したように粗面化処理された
ストレージノード１０１は、図２９に示すようにドープ
トポリシリコンよりなる下地層１０１ａ上にシリコンの
結晶粒１０１ｂが成長した構成を有している。この状態
で、従来例では、自然酸化膜除去のためにＢＨＦによる
エッチングが施される。しかし、このＢＨＦはフッ酸と
フッ化アンモニウムの混合液を含んでおり、このフッ化
アンモニウムによってシリコンがエッチングされる。
【００１７】このため、図２９において結晶粒１０１ｂ
が下地層１０１ａから容易に剥がれ、その剥がれた結晶
粒１０１ｂが図３０に示すようにＢＰＴＥＯＳ膜１０４
ａ上面に付着するおそれがある。この場合、再付着した
結晶粒１０１ｂにより、隣り合うストレージノード１０
１同士がショートされる可能性があるため、半導体装置
の信頼性が低くなる。
【００１８】（２） また従来、図２７と図２８との工
程におけるエッチバックは異方性エッチングにより行な
われていた。この異方性エッチングでは、エッチングの
異方性によりパターンの側壁に沿って残渣が生じる。こ
のため、エッチバック後には、図３１に示すようにスト
レージノード１０１の上端部は側壁に沿った鋭利な先端
部１０１ｃとなる。
【００１９】この後、自然酸化膜除去のためにＢＨＦに
よるエッチングを行なうと、図３２および図３３に示す
ようにＢＰＴＥＯＳ膜１０４の上面が除去されて、先端
部１０１ｃがＢＰＴＥＯＳ膜１０４上面から突出する。
このように突出した先端部１０１ｃは、後工程の洗浄時
の振動などで容易に折れて剥がれる。剥がれた先端部１
０１ｃは、ＢＰＴＥＯＳ膜１０４上面に付着するおそれ
がある。この場合、上記（１）と同様、ストレージノー
ド１０１間のショートが生じ、半導体装置の信頼性が低
下する。
【００２０】（３） また、自然酸化膜除去にＢＨＦの
かわりにフッ酸水溶液（ＨＦ＋Ｈ2Ｏ）を用いることも
考えられる。しかし、この場合、導電性付与のためにス
トレージノード１０１中に含まれていたＰ（リン）が図
３４に示すようにストレージノード１０１表面からリン
酸（ＰＯ3）となってフッ酸水溶液中に溶出する。これ
によりストレージノード１０１の導電性が低下するた
め、キャパシタ容量の低下が生じ、半導体装置の信頼性
が低下する。
【００２１】（４） また、図３５に示すようにストレ
ージノード１０１表面の結晶粒１０１ｂ同士の間隔が狭
い場合、この結晶粒１０１ｂ間にセルプレート１０３が
十分に入り切らない。このため、ストレージノード１０
１とセルプレート１０３との対向面積が減少してキャパ
シタ容量の低下が生じ、半導体装置の信頼性が低下す
る。
【００２２】それゆえ本発明の目的は、信頼性の高い半
導体装置およびその製造方法を提供することである。
【００２３】
【課題を解決するための手段】本発明の一の局面に従う
キャパシタを有する半導体装置は、半導体基板と、シリ
コン窒化膜と、第１のシリコン酸化膜と、第２のシリコ
ン酸化膜と、キャパシタの下部電極とを備えている。半
導体基板は主表面に導電領域を有している。シリコン窒
化膜は、半導体基板の主表面上に形成されている。第１
のシリコン酸化膜は、シリコン窒化膜上に形成されてお
り、不純物を含んでいる。第２のシリコン酸化膜は、第
１のシリコン酸化膜上に形成され、かつ実質的に不純物
を含まないように形成されている。シリコン窒化膜と第
１および第２のシリコン酸化膜とには開口部が形成され
ている。キャパシタの下部電極は、導電領域に電気的に
接続され、かつ開口部の側壁および底壁に沿って形成さ
れている。
【００２４】本発明の一の局面に従うキャパシタを有す
る半導体装置では、第１のシリコン酸化膜上に形成され
た第２のシリコン酸化膜は、第１のシリコン酸化膜とは
異なり、リンやボロンなどの不純物を実質的に含んでい
ない。このため、第２のシリコン酸化膜は第１のシリコ
ン酸化膜よりもフッ酸水溶液にエッチングされにくく、
エッチングストッパの役割をなす。このため、下部電極
表面の自然酸化膜の除去にフッ酸水溶液を用いることが
できる。このフッ酸によるエッチングでは、フッ化アン
モニウムを含むバッファフッ酸によるエッチングよりも
シリコンがエッチングされにくい。よって、下部電極の
シリコン結晶粒がシリコンの下地層から剥がれることを
防止でき、下地電極間のショートを防止できるため、半
導体装置の信頼性が向上する。
【００２５】上記局面において好ましくは、下部電極の
上端部は、第２のシリコン酸化膜の上面より下側に位置
している。
【００２６】これにより、第２のシリコン酸化膜の上面
から突出した下部電極の上端部が折れることによる下部
電極間のショートが防止され、半導体装置の信頼性が向
上する。
【００２７】上記局面において好ましくは、下部電極は
シリコンを含む材質よりなっている。下部電極には導電
性を与える不純物がシリコンの固溶限度の不純物濃度で
導入されている。
【００２８】これにより、下部電極は高い導電性を有す
るため、大きなキャパシタ容量を確保でき、半導体装置
の信頼性がより向上する。
【００２９】上記局面において好ましくは、第１のシリ
コン酸化膜は、有機系材料を原料としてリンおよびボロ
ンを含むように形成されており、第２のシリコン酸化膜
は、有機系材料を原料として実質的に不純物を含まない
ように形成されている。
【００３０】これにより、第２のシリコン酸化膜を第１
のシリコン酸化膜よりもフッ酸水溶液にエッチングされ
にくくすることができる。
【００３１】本発明の他の局面に従うキャパシタを有す
る半導体装置は、半導体基板と、絶縁層と、キャパシタ
の下部電極と、キャパシタ誘電体層とを備えている。半
導体基板は、主表面に導電領域を有している。絶縁層
は、半導体基板の主表面上に形成され、かつ開口部を有
している。キャパシタの下部電極は、導電領域に電気的
に接続され、かつ開口部の側壁および底壁に沿い、かつ
互いに間隔をあけて配置された複数の結晶粒を表面に有
している。キャパシタ誘電体層は、下部電極上を覆い、
かつ下部電極の表面の結晶粒の間隔の１／２未満の膜厚
を有している。
【００３２】本発明の他の局面に従うキャパシタを有す
る半導体装置では、キャパシタ誘電体層が、下部電極表
面の結晶粒の間隔の１／２未満の膜厚を有するため、こ
の結晶粒間を完全に埋込むことはない。このため、下部
電極の結晶粒間に上部電極が入り込むことができ、下部
電極と上部電極との対向面積が大きくなるため、大きい
キャパシタ容量が確保でき、半導体装置の信頼性が向上
する。
【００３３】上記局面において好ましくは、下部電極と
開口部の側壁との間に、キャパシタ誘電体層を介して下
部電極と対向するように形成されたキャパシタの上部電
極がさらに備えられている。
【００３４】これにより、下部電極の絶縁層側表面およ
びその反対側表面の双方において上部電極と対向させる
ことができるため、キャパシタ容量を増大でき、半導体
装置の信頼性がより向上する。
【００３５】上記局面において好ましくは、絶縁層は、
下層のシリコン酸化膜と上層のシリコン窒化膜とを有し
ている。上部電極は下部電極とシリコン酸化膜の側壁と
の間に形成されており、下部電極とシリコン窒化膜の側
壁とは接している。
【００３６】このシリコン窒化膜が下部電極上端部と密
着しているため、下部電極の開口部側壁に沿う部分が製
造工程時に倒れることを防止することができる。
【００３７】本発明の一の局面に従うキャパシタを有す
る半導体装置の製造方法は以下の工程を備えている。
【００３８】まず半導体基板の主表面に導電領域が形成
される。そして半導体基板の主表面上に、シリコン窒化
膜が形成される。そしてシリコン窒化膜上に、不純物を
含む第１のシリコン酸化膜が形成される。そして第１の
シリコン酸化膜上に、実質的に不純物を含まない第２の
シリコン酸化膜が形成される。そしてシリコン窒化膜と
第１および第２のシリコン酸化膜とに開口部が形成され
る。そして導電領域に電気的に接続され、かつ開口部の
側壁および底壁に沿うキャパシタの下部電極が形成され
る。そしてフッ酸水溶液によるエッチングが施される。
そしてエッチング後に下部電極を覆うようにキャパシタ
誘電体層が形成される。
【００３９】本発明の一の局面に従うキャパシタを有す
る半導体装置の製造方法では、第１のシリコン酸化膜上
に形成された第２のシリコン酸化膜は、第１のシリコン
酸化膜とは異なり、リンやボロンなどの不純物を実質的
に含んでいない。このため、第２のシリコン酸化膜は、
第１のシリコン酸化膜よりもフッ酸水溶液にエッチング
されにくくエッチングストッパの役割をなす。よって、
下部電極表面の自然酸化膜除去にフッ酸水溶液を用いる
ことができる。このフッ酸によるエッチングでは、フッ
化アンモニウムを含むバッファフッ酸によるエッチング
よりもシリコンがエッチングされにくい。よって、下部
電極のシリコン結晶粒がシリコンの下地層から剥がれる
ことを防止でき、下部電極間のショートを防止できるた
め、半導体装置の信頼性が向上する。
【００４０】上記局面において好ましくは、表面の複数
の結晶粒が互いに間隔をあけて位置するように下部電極
には粗面処理が施される。キャパシタ誘電体層形成後の
下部電極表面の結晶粒の粒径は、粗面処理が施された直
後の下部電極表面の結晶粒の粒径以下であり、かつ下部
電極表面の結晶粒が下部電極から剥がれる粒径よりも大
きい。
【００４１】これにより、下部電極表面の結晶粒の剥が
れを防止でき、下部電極間のショートを防止できる。な
お、本願において「下部電極の結晶粒が下部電極から剥
がれる粒径」とは、粗面処理が施された直後の下部電極
表面の結晶粒の粒径の１０００分の１未満の粒径のこと
である本発明の他の局面に従うキャパシタを有する半導
体装置の製造方法は、以下の工程を備えている。
【００４２】まず、半導体基板の主表面に導電領域が形
成される。そして半導体基板の主表面上に、開口部を有
する絶縁層が形成される。そして導電領域に電気的に接
続され、かつ開口部の側壁および底壁に沿うように絶縁
層上に導電層が形成される。そして開口部内のみにマス
ク層が形成される。そして等方性エッチングを施して導
電層のマスク層から露出した部分を除去することで、開
口部側壁に沿う部分の上端部が絶縁層の上面よりも下方
に位置するキャパシタの下部電極が導電層から形成され
る。
【００４３】本発明の他の局面に従うキャパシタを有す
る半導体装置の製造方法では、上端面が絶縁層の上面よ
りも下方に位置するようキャパシタが形成される。この
ため、絶縁層の上面から突出した下部電極の上端部が折
れることによる下部電極間のショートを防止でき、半導
体装置の信頼性が向上する。
【００４４】本発明の他の局面に従うキャパシタを有す
る半導体装置の製造方法は、以下の工程を備えている。
【００４５】まず半導体基板の主表面に導電領域が形成
される。そして半導体基板の主表面上に、開口部を有す
る絶縁層が形成される。そして導電領域に電気的に接続
され、かつ開口部の側壁および底壁に沿うキャパシタの
下部電極が形成される。そしてリンを加えたフッ酸水溶
液を用いて下部電極にエッチングが施される。
【００４６】本発明の他の局面に従うキャパシタを有す
る半導体装置の製造方法では、リンを加えて飽和させた
フッ酸水溶液を用いることで、フッ酸水溶液中の水と下
部電極中のリンとの反応が防止される。このため、下部
電極中からリンが溶出することが防止され、キャパシタ
の導電性を良好に維持できるため、大きなキャパシタ容
量を確保でき、半導体装置の信頼性が向上する。
【００４７】本発明の他の局面に従うキャパシタを有す
る半導体装置の製造方法は以下の工程を備えている。
【００４８】まず半導体基板の主表面に導電領域が形成
される。そして半導体基板の主表面上に、開口部を有す
る絶縁層が形成される。そして導電領域に電気的に接続
され、かつ開口部の側壁および底壁に沿い、かつ複数の
結晶粒を表面に有するキャパシタの下部電極が形成され
る。そして下部電極の表面の複数の結晶粒の間隔を制御
するためのエッチングが施される。そして下部電極上を
覆い、かつ下部電極の表面の結晶粒の間隔の１／２未満
の膜厚を有するキャパシタ誘電体層が形成される。
【００４９】本発明の他の局面に従うキャパシタを有す
る半導体装置の製造方法では、キャパシタ誘電体層が、
下部電極表面の結晶粒の間隔の１／２未満の膜厚を有す
るため、この結晶粒間を完全に埋込むことはない。この
ため、下部電極の結晶粒間に上部電極が入り込むことが
でき、下部電極と上部電極との対向面積が大きくなるた
め、大きいキャパシタ容量を確保でき、半導体装置の信
頼性が向上する。
【００５０】上記局面において好ましくは、下部電極は
複数の孔を有するように形成される。複数の孔を通じて
絶縁層の側壁をエッチングすることにより、下部電極と
絶縁層の側壁との間に隙間が形成される。その隙間内に
おいてキャパシタ誘電体層を介在して下部電極と対向す
るようにキャパシタの上部電極が形成される。
【００５１】これにより、下部電極の絶縁層側表面およ
びその反対側表面の双方にて上部電極と対向させること
ができるため、キャパシタ容量を増大でき、半導体装置
の信頼性がより向上する。
【００５２】上記局面において好ましくは、絶縁層を形
成する工程は、シリコン酸化膜を形成する工程と、シリ
コン酸化膜上にシリコン窒化膜を形成する工程とを有し
ている。隙間は、下部電極とシリコン酸化膜の側壁との
間に形成される。
【００５３】このシリコン窒化膜が下部電極上端部と密
着しているため、製造工程時に下部電極の開口部側壁に
沿う部分が倒れることを防止することができる。
【００５４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
【００５５】実施の形態１ 図１は、本発明の実施の形態１におけるキャパシタを有
する半導体装置の構成を概略的に示す断面図である。図
１を参照して、トレンチ分離２３により電気的に分離さ
れたシリコン基板１１の表面には、ＭＯＳトランジスタ
２０が形成されている。なおトレンチ分離２３は、シリ
コン基板の表面に形成された溝内を絶縁層などで埋め込
んだ構成を有している。
【００５６】このＭＯＳトランジスタ２０は、１対のソ
ース／ドレイン領域１２と、ゲート絶縁層１３と、ゲー
ト電極層１４とを有している。１対のソース／ドレイン
領域１２は、ＬＤＤ構造を有しており、互いに所定の距
離を隔てて配置されている。ゲート電極層１４は、１対
のソース／ドレイン領域１２に挟まれる領域上にゲート
絶縁層１３を介して形成されている。ゲート絶縁層１３
は、たとえばシリコン酸化膜よりなっている。ゲート電
極層１４は、たとえばドープトポリシリコン層１４ａと
タングステンシリサイド層１４ｂとの２層構造よりなっ
ている。
【００５７】ゲート電極層１４上にはシリコン窒化膜１
５が形成されており、その周囲はたとえばシリコン酸化
膜よりなる絶縁層１６により覆われている。１対のソー
ス／ドレイン領域の一方にはパッド層１７ａが、他方に
はビット線１７ｂが各々に接続されている。これらのパ
ッド層１７ａ、ビット線１７ｂおよびＭＯＳトランジス
タ２０を覆うように表面全面に層間絶縁層１８が形成さ
れている。この層間絶縁層１８に設けられた孔１８ａに
は、プラグ層１９がパッド層１７ａと接するように埋込
まれている。このプラグ層１９に電気的に接続するよう
にキャパシタ１０が形成されている。
【００５８】層間絶縁層１８上には、シリコン窒化膜
（Ｓｉ3Ｎ4）２４と、有機系材料であるＴＥＯＳ（Tetr
a Etyle Ortho Silicate）を原料としてＢ（ボロン）、
Ｐ（リン）を有するように形成されたシリコン酸化膜
（以下、ＢＰＴＥＯＳ膜と称する）４と、ＴＥＯＳを原
料として実質的に不純物を含まないように形成されたシ
リコン酸化膜（以下、ＴＥＯＳ膜と称する）５とが積層
されている。シリコン窒化膜２４はたとえば３０〜５０
ｎｍ、ＢＰＴＥＯＳ膜４はたとえば１〜２μｍ、ＴＥＯ
Ｓ膜５はたとえば１００〜４００ｎｍの厚みで各々形成
されている。これらのシリコン窒化膜２４とＢＰＴＥＯ
Ｓ膜４とＴＥＯＳ膜５とには、層間絶縁層１８の上表面
に達する開口部６が形成されている。
【００５９】キャパシタ１０は、ストレージノード１
と、キャパシタ誘電体層２と、セルプレート３とを有し
ており、そのストレージノード１は粗面構造を持つ抜き
型円筒キャパシタ構造を有している。ストレージノード
１は、開口部６の側壁および底壁に沿って形成され、か
つ粗面を有している。このストレージノード１の粗面
は、図２に示すように多結晶シリコンよりなる下地層１
ａ上にシリコンの結晶粒１ｂが成長した構成を有する。
キャパシタ誘電体層２はこのストレージノード１上を覆
うように形成され、たとえばシリコン酸化膜とシリコン
窒化膜との積層構造よりなっている。セルプレート３
は、このキャパシタ誘電体層２を挟んでストレージノー
ド１と対向するように形成され、たとえばドープトポリ
シリコンよりなっている。
【００６０】次に本実施の形態の製造方法について説明
する。図３〜図７は、本発明の実施の形態１におけるキ
ャパシタを有する半導体装置の製造方法を工程順に示す
概略断面図である。図３を参照して、トレンチ分離２３
が形成されたシリコン基板１１の表面に、たとえばシリ
コン酸化膜よりなるゲート絶縁層１３が形成される。こ
のゲート絶縁層１３上に、ドープトポリシリコン層１４
ａとタングステンシリサイド層１４ｂとシリコン窒化膜
１５とシリコン酸化膜１６ａとが積層して形成された
後、通常の写真製版技術およびエッチング技術によりパ
ターニングされる。これにより、ドープトポリシリコン
層１４ａ、タングステンシリサイド層１４ｂとからゲー
ト電極層（ワード線）１４が形成される。この後、ゲー
ト電極層１４などをマスクとしてシリコン基板１１に不
純物を注入することにより、比較的低濃度の不純物領域
が形成される。
【００６１】ゲート電極１４の側壁を覆うように、たと
えばシリコン酸化膜よりなるサイドウォールスペーサ状
のシリコン酸化膜１６ｂが形成される。この後、ゲート
電極層１４およびシリコン酸化膜１６ｂなどをマスクと
してシリコン基板１１に不純物を注入することにより、
比較的高濃度の不純物領域が形成される。この比較的高
濃度の不純物領域と前述の比較的低濃度の不純物領域と
により、ＬＤＤ構造をなす１対のソース／ドレイン領域
１２が形成される。
【００６２】この後、１対のソース／ドレイン領域１２
の各々に接するようにパッド層１７ａおよびビット線１
７ｂが形成される。このパッド層１７ａ、ビット線１７
ｂおよびＭＯＳトランジスタ２０を覆うように層間絶縁
層１８が形成される。この層間絶縁層１８には、通常の
写真製版技術およびエッチング技術により、パッド層１
７ａの上面を露出する孔１８ａが形成される。この孔１
８ａ内を埋込むようにプラグ層１９が形成される。
【００６３】この後、シリコン窒化膜２４がたとえば３
０〜５０ｎｍの厚みで形成され、ＢＰＴＥＯＳ膜４がた
とえば１〜２μｍの厚みで形成され、ＴＥＯＳ膜５がた
とえば１００〜４００ｎｍの厚みで形成される。
【００６４】図４を参照して、通常の写真製版技術およ
びエッチング技術（たとえばドライエッチング）によ
り、シリコン窒化膜２４、ＢＰＴＥＯＳ膜４およびＴＥ
ＯＳ膜５がパターニングされ、層間絶縁層１８およびプ
ラグ層１８の上面を露出するストレージノード用の開口
部６が形成される。なお、シリコン窒化膜２４は、ＢＰ
ＴＥＯＳ膜４およびＴＥＯＳ膜５のエッチングの際にエ
ッチングストッパーの役割をなす。
【００６５】図５を参照して、表面全面にドープトアモ
ルファスシリコン層１が形成される。この後、シアン化
ガスを吹き付けることにより、ドープトアモルファスシ
リコン層１を結晶化させるとともに表面に粒成長を行な
わしめて粗面のドープトポリシリコン層１が形成され
る。
【００６６】図６を参照して、開口部６内にフォトレジ
スト３１が埋込まれる。この状態で、フォトレジスト３
１をマスクとして、ＴＥＯＳ膜５の上面が露出するまで
エッチバックが施される。この後、フォトレジスト３１
がたとえばアッシングにより除去される。
【００６７】図７を参照して、このエッチバックによ
り、ＴＥＯＳ膜５の上面が露出し、粗面のドープトポリ
シリコン層よりなるストレージノード１が形成される。
この後、フッ酸水溶液を用いてエッチングをすることに
より、自然酸化膜が除去される。そして図１に示すよう
にたとえばシリコン酸化膜とシリコン窒化膜との積層構
造よりなるキャパシタ誘電体層２と、たとえばドープト
ポリシリコン層よりなるセルプレート３とが各々ＣＶＤ
法により形成されて、キャパシタ１０を有する半導体装
置が完成する。
【００６８】本実施の形態では、図７に示すようにＢＰ
ＴＥＯＳ膜４上にＴＥＯＳ膜５が形成されている。この
ＴＥＯＳ膜５はＢＰＴＥＯＳ膜４よりもフッ酸にエッチ
ングされにくい材質である。このため、フッ酸水溶液を
用いてストレージノード１の自然酸化膜をエッチングす
る場合でも、ＴＥＯＳ膜５の上面がエッチングにより大
幅に後退することは防止できる。
【００６９】またフッ酸はＢＨＦのようにフッ化アンモ
ニウムを含んでいないためシリコンをほとんどエッチン
グしない。このため、フッ酸水溶液によるエッチングで
は、ストレージノード１表面の結晶粒が下地のシリコン
層から剥がれることが防止される。よって、ストレージ
ノード１間のショートが防止されて信頼性の高い半導体
装置を得ることができる。
【００７０】なお、この自然酸化膜除去のためのフッ酸
水溶液によるエッチングでは、ストレージノード１のシ
リコンはほとんどエッチングされない。このため、図
１、図２に示すキャパシタ誘電体層２形成後のストレー
ジノード１表面の結晶粒の大きさ（粒径）Ａは、図５に
示す粗面化処理直後のストレージノード１表面の結晶粒
の大きさと実質的に同じかそれよりも少し小さい程度で
あり、その結晶粒が下地のシリコン層から剥がれない程
度の粒径にすることができる。
【００７１】ここで、ストレージノード１表面の結晶粒
が下地のシリコン層から剥がれない程度の粒径とは、粗
面化処理直後のストレージノード１表面の結晶粒の粒径
の１０００分の１以上である。つまり、粗面化処理直後
のストレージノード１表面の結晶粒の粒径をｄとする
と、キャパシタ誘電体層２形成後のストレージノード１
表面の結晶粒の粒径Ａは、ｄ≧Ａ≧ｄ／１０００を満た
す。
【００７２】実施の形態２ 図８は本発明の実施の形態２におけるキャパシタを有す
る半導体装置の構成を概略的に示す断面図であり、図９
は図８のストレージノードの上端部付近を拡大して示す
図である。
【００７３】図８および図９を参照して、本実施の形態
では、図１に示す実施の形態１の構成と比較して、スト
レージノード１の上端部がＴＥＯＳ膜５の上面よりも図
中下側へ後退している点において異なる。
【００７４】なお、これ以外の構成については、上述し
た実施の形態１の構成とほぼ同じであるため、同一の部
材については同一の符号を付し、その説明を省略する。
【００７５】次に本実施の形態の製造方法について説明
する。図１０は、本発明の実施の形態２におけるキャパ
シタを有する半導体装置の製造方法を示す概略断面図で
ある。
【００７６】本実施の形態の製造方法は、まず図３〜図
６に示す実施の形態１と同様の工程を経る。そして図６
を参照して、フォトレジスト３１を開口部６に埋込んだ
状態で、等方性エッチングが表面全面に施される。この
等方性エッチングとしては、たとえばＮＨ4ＯＨなどの
ウエットエッチングが用いられる。
【００７７】図１０を参照して、この等方性エッチング
では、エッチングが等方的に行なわれるため、パターン
の側壁などに残渣が生じることは防止される。これによ
り、ＢＰＴＥＯＳ膜４およびＴＥＯＳ膜５の側壁にスト
レージノード１の鋭利な先端部が残存することはない。
またこれにより、ストレージノード１の上端はＴＥＯＳ
膜５の上面よりも図中下側へ後退した形状となる。この
後、フォトレジスト３１が除去され、さらに実施の形態
１と同様の後工程を経て、図８および図９に示す本実施
の形態のキャパシタ１０を有する半導体装置が完成す
る。
【００７８】本実施の形態では、図１０に示すようにス
トレージノード１形成のためのエッチングが等方性によ
り行なわれる。このため、ＢＰＴＥＯＳ膜４およびＴＥ
ＯＳ膜５の側壁に図３２および図３３に示すような鋭利
な先端部１０１が生ずることはない。したがって、この
ような鋭利な先端部１０１が折れることによってストレ
ージノード１同士がショートされることはなく、信頼性
の高い半導体装置を得ることができる。
【００７９】実施の形態３ 本実施の形態のキャパシタを有する半導体装置の構成
は、図８および図９に示す実施の形態２の構成と比較し
て、ストレージノード１中の不純物濃度において異な
る。つまり本実施の形態では、ストレージノード１中に
は、シリコンの固溶限度の濃度（１×１０21ｃｍ-3程
度）で、たとえばリンが導入されている。なお、ストレ
ージノード１中に含まれる不純物はリンに限られず、Ａ
ｓ（砒素）、Ｂ（ボロン）が固溶限度の不純物濃度で導
入されていてもよい。
【００８０】なお、これ以外の構成については、上述し
た実施の形態２の構成とほぼ同じであるため、同一の部
材については同一の符号を付し、その説明を省略する。
【００８１】次に本実施の形態の製造方法について説明
する。図１１は、本発明の実施の形態３におけるキャパ
シタを有する半導体装置の製造方法を示すストレージノ
ード部分の概略断面図である。
【００８２】本実施の形態の製造方法は、まず図３〜図
６に示す実施の形態１と同様の工程を経た後、図１０に
示す実施の形態２と同様の工程を経る。これにより、粗
面のドープトポリシリコンよりなるストレージノード１
が形成される。この状態からフォトレジスト３１が除去
された後、図１１に示すようにフッ酸水溶液にリンを加
えた溶液（ＨＦ＋Ｈ2Ｏ＋Ｐ）を用いたエッチングによ
り自然酸化膜が除去される。
【００８３】この溶液中では、予めリンが飽和するよう
に加えられており、そのリンが水溶液中の水分と反応し
てリン酸（ＰＯ3）を予め形成している。つまり、溶液
中の水分が既にリンと反応しているため、この溶液を用
いてもストレージノード１中のリンがリン酸として溶液
中へ溶出することは防止される。
【００８４】この後、実施の形態２と同様の後工程を経
ることにより、図８および図９に示す本実施の形態のキ
ャパシタ１０を有する半導体装置が完成する。
【００８５】本実施の形態では、上述したように、フッ
酸水溶液に予めリンが加えられた溶液を用いて、自然酸
化膜除去のためのエッチングが行なわれる。このため、
ストレージノード１中のリンがリン酸となって溶液中に
溶出することは防止され、ストレージノード１において
リンをシリコンの固溶限度の不純物濃度で維持すること
ができる。これにより、ストレージノード１は高い導電
性を有するため、大きなキャパシタ容量を確保すること
ができ、信頼性の高い半導体装置を得ることができる。
【００８６】実施の形態４ 図１２は本発明の実施の形態４におけるキャパシタを有
する半導体装置の構成を概略的に示す断面図であり、図
１３は図１２のストレージノードの上端部を拡大して示
す図である。
【００８７】図１２および図１３を参照して、本実施の
形態の構成は、図８および図９に示す実施の形態２また
は３の構成と比較して、ストレージノード１表面の結晶
粒の間隔とキャパシタ誘電体層２の膜厚とについて異な
る。つまり本実施の形態では、図１３に示すストレージ
ノード１表面の結晶粒１ｂの間隔Ｂとキャパシタ誘電体
層２の膜厚Ｃとの関係は、Ｂ＞２×Ｃを満たす。これに
より、表面の結晶粒１ｂの間にセルプレート３が入り込
み、この部分においてもストレージノード１とセルプレ
ート３とが対向する。
【００８８】なお、これ以外の構成については、上述し
た実施の形態２または３の構成とほぼ同じであるため、
同一の部材については同一の符号を付し、その説明を省
略する。
【００８９】次に本実施の形態の製造方法について説明
する。本実施の形態の製造方法は、図３〜図６に示す実
施の形態１と同様の工程を経た後、図１０に示す実施の
形態２と同様の工程を経る。これにより、粗面のドープ
トポリシリコンよりなるストレージノード１が形成され
る。この状態からフォトレジスト３１が除去された後、
ＢＨＦによってストレージノード１をエッチングするこ
とにより、ストレージノード１表面の結晶粒１ｂの間隔
が制御される。
【００９０】その後、フッ酸水溶液またはリンを含むフ
ッ酸水溶液により自然酸化膜が除去された後、図１２お
よび図１３に示すようにストレージノード１の表面を覆
うようにキャパシタ誘電体層２がＣＶＤ法により形成さ
れる。このキャパシタ誘電体層２の膜厚Ｃは、ストレー
ジノード１表面の結晶粒１ｂの間隔Ｂとの間で、Ｂ＞２
×Ｃの関係を満たす膜厚とされる。この後、ドープトポ
リシリコンよりなるセルプレート３がＣＶＤ法により形
成されて本実施の形態のキャパシタ１０を有する半導体
装置が完成する。
【００９１】本実施の形態では、キャパシタ誘電体層２
が、ストレージノード１表面の結晶粒１ｂの間隔Ｂの１
／２未満の膜厚を有するため、この結晶粒１ｂ間を完全
に埋込むことはない。このため、結晶粒１ｂ間にセルプ
レート３が入り込むことができ、ストレージノード１と
セルプレート３との対向面積を大きくすることができ
る。これにより、大きいキャパシタ容量を確保できるた
め、信頼性の高い半導体装置を得ることができる。
【００９２】実施の形態５ 図１４は本発明の実施の形態５におけるキャパシタを有
する半導体装置の構成を概略的に示す断面図であり、図
１５は図１４のストレージノード部分を拡大して示す図
である。
【００９３】図１４および図１５を参照して、本実施の
形態の構成は、図１２および図１３に示す実施の形態４
の構成と比較して、ストレージノード１に孔が形成され
ている点、ＢＰＴＥＯＳ膜４上にシリコン窒化膜２１が
形成されている点、およびストレージノード１とＢＰＴ
ＥＯＳ膜４の側面との間にキャパシタ誘電体層２および
セルプレート３が位置している点において異なる。
【００９４】つまり、本実施の形態の構成では、ストレ
ージノード１は、孔を有しながらも、それぞれ図示しな
い領域で下地層１ａまたは結晶粒１ｂが互いに接続され
てストレージノード１を構成している。この結晶粒１ｂ
の間隔Ｂとキャパシタ誘電体層２の膜厚Ｃとの関係は、
Ｂ＞２×Ｃを満たしている。これにより、結晶粒１ｂの
間にはセルプレート３も位置している。
【００９５】またストレージノード１とＢＰＴＥＯＳ膜
４との間には間隔があいており、その間の領域にも、キ
ャパシタ誘電体層２を介在してストレージノード１と対
向するようにセルプレート３が形成されている。ストレ
ージノード１の上端部はシリコン窒化膜２１の側面に接
している。
【００９６】またＢＰＴＥＯＳ膜４上に形成されたシリ
コン窒化膜２１の膜厚は、たとえば１００〜４００ｎｍ
である。
【００９７】なお、これ以外の構成については、上述し
た実施の形態４の構成とほぼ同じであるため、同一の部
材については同一の符号を付し、その説明を省略する。
【００９８】次に、本実施の形態の製造方法について説
明する。図１６〜図２２は、本発明の実施の形態５にお
けるキャパシタを有する半導体装置の製造方法を工程順
に示す概略断面図である。まず図１６を参照して、実施
の形態１と同様、ＭＯＳトランジスタ２０、パッド層１
７ａ、ビット線１７ｂなどを覆うように層間絶縁層１８
が形成され、さらにプラグ層１９が形成される。この
後、シリコン窒化膜２４が３０〜５０ｎｍの厚みで形成
され、シリコン窒化膜２４上にＢＰＴＥＯＳ膜４が１〜
２μｍの厚みで形成され、ＢＰＴＥＯＳ膜４上にシリコ
ン窒化膜２１が１００〜４００ｎｍの厚みで形成され
る。
【００９９】図１７を参照して、通常の写真整版技術お
よびエッチング技術により、シリコン窒化膜２４、ＢＰ
ＴＥＯＳ膜４およびシリコン窒化膜２１がパターニング
されて、ストレージノード用の開口部６が形成される。
【０１００】図１８を参照して、ドープトアモルファス
シリコン層１が表面全面に形成される。この後、シアン
化ガスを吹き付けることによりドープトアモルファスシ
リコン層１が多結晶化するとともに、結晶粒が成長して
粗面化されたドープトポリシリコン層１が形成される。
【０１０１】図１９を参照して、開口部６にフォトレジ
スト３１が埋込まれる。この状態で、フォトレジスト３
１をマスクとしてシリコン窒化膜２１の上面が露出する
までエッチバックが施される。この後、フォトレジスト
３１が、たとえばアッシングにより除去される。
【０１０２】図２０を参照して、上記のエッチバックに
より、ドープトポリシリコン層１が開口部６内にのみ残
されてストレージノード１が形成される。この後、ＢＨ
Ｆによってストレージノード１がエッチングされる。
【０１０３】図２１を参照して、これにより、ストレー
ジノード１表面の結晶粒１ｂの間隔が制御される。な
お、ストレージノード１には、粗面化処理が施された時
点から孔が存在しているが、このＢＨＦのエッチングに
よってその孔の径は拡大する。この後、フッ酸水溶液ま
たはリンを含むフッ酸水溶液によるエッチングが施され
る。
【０１０４】図２２を参照して、このエッチングによ
り、自然酸化膜が除去されるとともに、ストレージノー
ド１の孔からエッチング液が浸透し、ＢＰＴＥＯＳ膜４
の側壁も１００〜２００ｎｍの膜厚分だけ除去される。
これにより、ストレージノード１とＢＰＴＥＯＳ膜４の
側壁との間に隙間が生じる。この際、ストレージノード
１の上端部はシリコン窒化膜２１の側壁と密着している
ため、ストレージノード１の円筒部が倒れることが防止
される。
【０１０５】この後、図１４および図１５に示すように
キャパシタ誘電体層２が形成される。このキャパシタ誘
電体層２は、その膜厚Ｃとストレージノード１表面の結
晶粒１ｂの間隔Ｂとの関係がＢ＞２×Ｃとなるように形
成される。このキャパシタ誘電体層２を介してストレー
ジノード１の円筒部内周面および外周面の双方と対向す
るようにドープトポリシリコンよりなるセルプレート３
が形成されて、本実施の形態のキャパシタ１０を有する
半導体装置が完成する。
【０１０６】本実施の形態では、図１４および図１５に
示すようにセルプレート３がストレージノード１の円筒
部の内周面および外周面の双方と対向している。このた
め、大きなキャパシタ容量を確保することができ、信頼
性の高い半導体装置を得ることができる。
【０１０７】またＢＰＴＥＯＳ膜４上に形成されたシリ
コン窒化膜２１は、フッ酸水溶液によってエッチングさ
れにくい材質である。このため、図２２に示すようにＢ
ＰＴＥＯＳ膜４の側壁をエッチングした際にも、シリコ
ン窒化膜２１の側壁はストレージノード１の上端部と密
着している。このため、ストレージノード１の円筒部分
の倒れを防止することができる。また、フッ酸水溶液に
よってシリコン窒化膜２１の上面が大幅にエッチング除
去されることも防止できる。
【０１０８】なお、上記実施の形態１〜５においては、
有機系材料を原料としてリンおよびボロンを含むように
形成された第１のシリコン酸化膜４はＢＰＴＥＯＳ膜と
して説明したが、これ以外の材質であってもよい。また
有機系材料を原料として実質的に不純物を含まないよう
に形成された第２のシリコン酸化膜５はＴＥＯＳ膜とし
て説明したが、これ以外の材質であってもよい。
【０１０９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１１０】
【発明の効果】本発明の一の局面に従うキャパシタを有
する半導体装置では、第１のシリコン酸化膜上に形成さ
れた第２のシリコン酸化膜は、第１のシリコン酸化膜と
は異なり、リンやボロンなどの不純物を実質的に含んで
いない。このため、第２のシリコン酸化膜は、第１のシ
リコン酸化膜よりもフッ酸水溶液にエッチングされにく
く、エッチングストッパの役割をなす。このため、下部
電極表面の自然酸化膜の除去にフッ酸水溶液を用いるこ
とができる。このフッ酸によるエッチングでは、フッ化
アンモニウムを含むバッファフッ酸によるエッチングよ
りもシリコンがエッチングされにくい。よって、下部電
極のシリコン結晶粒がシリコンの下地層から剥がれるこ
とを防止でき、下地電極間のショートを防止できるた
め、半導体装置の信頼性が向上する。
【０１１１】上記局面において好ましくは、下部電極の
上端部は、第２のシリコン酸化膜の上面より下側に位置
している。これにより、第２のシリコン酸化膜の上面か
ら突出した下部電極の上端部が折れることによる下部電
極間のショートが防止され、半導体装置の信頼性が向上
する。
【０１１２】上記局面において好ましくは、下部電極は
シリコンを含む材質よりなっている。下部電極には導電
性を与える不純物がシリコンの固溶限度の不純物濃度で
導入されている。これにより、下部電極は高い導電性を
有するため、大きなキャパシタ容量を確保でき、半導体
装置の信頼性がより向上する。
【０１１３】上記局面において好ましくは、第１のシリ
コン酸化膜は、有機系材料を原料としてリンおよびボロ
ンを含むように形成されており、第２のシリコン酸化膜
は、有機系材料を原料として実質的に不純物を含まない
ように形成されている。これにより、第２のシリコン酸
化膜を第１のシリコン酸化膜よりもフッ酸水溶液にエッ
チングされにくくすることができる。
【０１１４】本発明の他の局面に従うキャパシタを有す
る半導体装置では、キャパシタ誘電体層が、下部電極表
面の結晶粒の間隔の１／２未満の膜厚を有するため、こ
の結晶粒間を完全に埋込むことはない。このため、下部
電極の結晶粒間に上部電極が入り込むことができ、下部
電極と上部電極との対向面積が大きくなるため、大きい
キャパシタ容量が確保でき、半導体装置の信頼性が向上
する。
【０１１５】上記局面において好ましくは、下部電極と
開口部の側壁との間に、キャパシタ誘電体層を介して下
部電極と対向するように形成されたキャパシタの上部電
極がさらに備えられている。これにより、下部電極の絶
縁層側表面およびその反対側表面の双方において上部電
極と対向させることができるため、キャパシタ容量を増
大でき、半導体装置の信頼性がより向上する。
【０１１６】上記局面において好ましくは、絶縁層は、
下層のシリコン酸化膜と上層のシリコン窒化膜とを有し
ている。上部電極は下部電極とシリコン酸化膜の側壁と
の間に形成されており、下部電極とシリコン窒化膜の側
壁とは接している。このシリコン窒化膜が下部電極上端
部と密着しているため、製造工程時に下部電極の開口部
側壁に沿う部分が倒れることを防止することができる。
【０１１７】本発明の一の局面に従うキャパシタを有す
る半導体装置の製造方法では、第１のシリコン酸化膜上
に形成された第２のシリコン酸化膜は、第１のシリコン
酸化膜とは異なり、リンやボロンなどの不純物を実質的
に含んでいない。このため、第２のシリコン酸化膜は、
第１のシリコン酸化膜よりもフッ酸水溶液にエッチング
されにくくエッチングストッパの役割をなす。よって、
下部電極表面の自然酸化膜除去にフッ酸水溶液を用いる
ことができる。このフッ酸によるエッチングでは、フッ
化アンモニウムを含むバッファフッ酸によるエッチング
よりもシリコンがエッチングされにくい。よって、下部
電極のシリコン結晶粒がシリコンの下地層から剥がれる
ことを防止でき、下部電極間のショートを防止できるた
め、半導体装置の信頼性が向上する。
【０１１８】上記局面において好ましくは、表面の複数
の結晶粒が互いに間隔をあけて位置するように下部電極
には粗面処理が施される。キャパシタ誘電体層形成後の
下部電極表面の結晶粒の粒径は、粗面処理が施された直
後の下部電極表面の結晶粒の粒径以下であり、かつ下部
電極表面の結晶粒が下部電極から剥がれる粒径よりも大
きい。これにより、下部電極表面の結晶粒の剥がれを防
止でき、下部電極間のショートを防止できる。
【０１１９】上記局面において好ましくは、第１のシリ
コン酸化膜は、有機系材料を原料としてリンおよびボロ
ンを含むように形成され、第２のシリコン酸化膜は、有
機系材料を原料として実質的に不純物を含まないように
形成される。これにより、第２のシリコン酸化膜を第１
のシリコン酸化膜よりもフッ酸水溶液にエッチングされ
にくくすることができる。
【０１２０】本発明の他の局面に従うキャパシタを有す
る半導体装置の製造方法では、上端面が絶縁層の上面よ
りも下方に位置するようキャパシタが形成される。この
ため、絶縁層の上面から突出した下部電極の上端部が折
れることによる下部電極間のショートを防止でき、半導
体装置の信頼性が向上する。
【０１２１】本発明の他の局面に従うキャパシタを有す
る半導体装置の製造方法では、リンを加えて飽和させた
フッ酸水溶液を用いることで、フッ酸水溶液中の水と下
部電極中のリンとの反応が防止される。このため、下部
電極中からリンが溶出することが防止され、キャパシタ
の導電性を良好に維持できるため、大きなキャパシタ容
量を確保でき、半導体装置の信頼性が向上する。
【０１２２】本発明の他の局面に従うキャパシタを有す
る半導体装置の製造方法では、キャパシタ誘電体層が、
下部電極表面の結晶粒の間隔の１／２未満の膜厚を有す
るため、この結晶粒間を完全に埋込むことはない。この
ため、下部電極の結晶粒間に上部電極が入り込むことが
でき、下部電極と上部電極との対向面積が大きくなるた
め、大きいキャパシタ容量を確保でき、半導体装置の信
頼性が向上する。
【０１２３】上記局面において好ましくは、下部電極は
複数の孔を有するように形成される。複数の孔を通じて
絶縁層の側壁をエッチングすることにより、下部電極と
絶縁層の側壁との間に隙間が形成される。その隙間内に
おいてキャパシタ誘電体層を介在して下部電極と対向す
るようにキャパシタの上部電極が形成される。これによ
り、下部電極の絶縁層側表面およびその反対側表面の双
方にて上部電極と対向させることができるため、キャパ
シタ容量を増大でき、半導体装置の信頼性がより向上す
る。
【０１２４】上記局面において好ましくは、絶縁層を形
成する工程は、シリコン酸化膜を形成する工程と、シリ
コン酸化膜上にシリコン窒化膜を形成する工程とを有し
ている。隙間は、下部電極とシリコン酸化膜の側壁との
間に形成される。このシリコン窒化膜が下部電極上端部
と密着しているため、製造工程時に下部電極の開口部側
壁に沿う部分が倒れることを防止することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１におけるキャパシタを
有する半導体装置の構成を概略的に示す断面図である。
【図２】 図１のストレージノードを拡大して示す図で
ある。
【図３】 本発明の実施の形態１におけるキャパシタを
有する半導体装置の製造方法の第１工程を示す概略断面
図である。
【図４】 本発明の実施の形態１におけるキャパシタを
有する半導体装置の製造方法の第２工程を示す概略断面
図である。
【図５】 本発明の実施の形態１におけるキャパシタを
有する半導体装置の製造方法の第３工程を示す概略断面
図である。
【図６】 本発明の実施の形態１におけるキャパシタを
有する半導体装置の製造方法の第４工程を示す概略断面
図である。
【図７】 本発明の実施の形態１におけるキャパシタを
有する半導体装置の製造方法の第５工程を示す概略断面
図である。
【図８】 本発明の実施の形態２におけるキャパシタを
有する半導体装置の構成を概略的に示す断面図である。
【図９】 図８のストレージノードの上端部を拡大して
示す図である。
【図１０】 本発明の実施の形態２におけるキャパシタ
を有する半導体装置の製造方法を示す概略断面図であ
る。
【図１１】 本発明の実施の形態３におけるキャパシタ
を有する半導体装置の製造方法を示すストレージノード
部の図である。
【図１２】 本発明の実施の形態４におけるキャパシタ
を有する半導体装置の構成を概略的に示す断面図であ
る。
【図１３】 図１２のストレージノードの上端部を拡大
して示す図である。
【図１４】 本発明の実施の形態５におけるキャパシタ
を有する半導体装置の構成を概略的に示す断面図であ
る。
【図１５】 図１４のストレージノードを拡大して示す
図である。
【図１６】 本発明の実施の形態５におけるキャパシタ
を有する半導体装置の製造方法の第１工程を示す概略断
面図である。
【図１７】 本発明の実施の形態５におけるキャパシタ
を有する半導体装置の製造方法の第２工程を示す概略断
面図である。
【図１８】 本発明の実施の形態５におけるキャパシタ
を有する半導体装置の製造方法の第３工程を示す概略断
面図である。
【図１９】 本発明の実施の形態５におけるキャパシタ
を有する半導体装置の製造方法の第４工程を示す概略断
面図である。
【図２０】 本発明の実施の形態５におけるキャパシタ
を有する半導体装置の製造方法の第５工程を示す概略断
面図である。
【図２１】 本発明の実施の形態５におけるキャパシタ
を有する半導体装置の製造方法の第６工程を示す概略断
面図である。
【図２２】 本発明の実施の形態５におけるキャパシタ
を有する半導体装置の製造方法の第７工程を示す概略断
面図である。
【図２３】 従来のキャパシタを有する半導体装置の構
成を概略的に示す断面図である。
【図２４】 従来のキャパシタを有する半導体装置の製
造方法の第１工程を示す概略断面図である。
【図２５】 従来のキャパシタを有する半導体装置の製
造方法の第２工程を示す概略断面図である。
【図２６】 従来のキャパシタを有する半導体装置の製
造方法の第３工程を示す概略断面図である。
【図２７】 従来のキャパシタを有する半導体装置の製
造方法の第４工程を示す概略断面図である。
【図２８】 従来のキャパシタを有する半導体装置の製
造方法の第５工程を示す概略断面図である。
【図２９】 従来のキャパシタを有する半導体装置にお
いてストレージノードの剥がれを説明するための図であ
る。
【図３０】 ストレージノードの剥がれによるショート
の発生を説明するための概略断面図である。
【図３１】 従来のキャパシタを有する半導体装置にお
いてストレージノードの上端部に鋭利な先端部が生ずる
様子を示す概略断面図である。
【図３２】 ストレージノードの先端部が絶縁層上面よ
りも突出する様子を示す概略断面図である。
【図３３】 先端部が突出する様子を拡大して示す図で
ある。
【図３４】 ストレージノードからリンがフッ酸水溶液
中に溶出する様子を示す図である。
【図３５】 ストレージノード表面の結晶粒の間隔が狭
い状態を示す図である。
【符号の説明】
１ ストレージノード、１ａ 下地層、１ｂ 結晶粒、
２ キャパシタ誘電体層、３ セルプレート、４ ＢＰ
ＴＥＯＳ膜、５ ＴＥＯＳ膜、６ 開口部、１０ キャ
パシタ、１１ シリコン基板、１２ ソース／ドレイン
領域、２４ シリコン窒化膜。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 主表面に導電領域を有する半導体基板
    と、 前記半導体基板の主表面上に形成されたシリコン窒化膜
    と、 前記シリコン窒化膜上に形成され、かつ不純物を含む第
    １のシリコン酸化膜と、 前記第１のシリコン酸化膜上に形成され、かつ実質的に
    不純物を含まない第２のシリコン酸化膜とを備え、 前記シリコン窒化膜と前記第１および第２のシリコン酸
    化膜とには開口部が形成されており、さらに、 前記導電領域に電気的に接続され、かつ前記開口部の側
    壁および底壁に沿って形成されたキャパシタの下部電極
    を備えた、キャパシタを有する半導体装置。
  2. 【請求項２】 前記下部電極の上端部は、前記第２のシ
    リコン酸化膜の上面より下側に位置している、請求項１
    に記載のキャパシタを有する半導体装置。
  3. 【請求項３】 前記下部電極はシリコンを含む材質より
    なり、 前記下部電極には、導電性を与える不純物がシリコンの
    固溶限度の不純物濃度で導入されている、請求項１また
    は２に記載のキャパシタを有する半導体装置。
  4. 【請求項４】 前記第１のシリコン酸化膜は、有機系材
    料を原料としてリンおよびボロンを含むように形成され
    ており、 前記第２のシリコン酸化膜は、有機系材料を原料として
    実質的に不純物を含まないように形成されている、請求
    項１〜３のいずれかに記載のキャパシタを有する半導体
    装置。
  5. 【請求項５】 主表面に導電領域を有する半導体基板
    と、 前記半導体基板の主表面上に形成され、かつ開口部を有
    する絶縁層と、 前記導電領域に電気的に接続され、かつ前記開口部の側
    壁および底壁に沿い、かつ互いに間隔をあけて配置され
    た複数の結晶粒を表面に有するキャパシタの下部電極
    と、 前記下部電極上を覆い、かつ前記下部電極の表面の前記
    結晶粒の間隔の１／２未満の膜厚を有するキャパシタ誘
    電体層とを備えた、キャパシタを有する半導体装置。
  6. 【請求項６】 前記下部電極と前記開口部の側壁との間
    に、前記キャパシタ誘電体層を介して前記下部電極と対
    向するように形成された前記キャパシタの上部電極をさ
    らに備えた、請求項５に記載のキャパシタを有する半導
    体装置。
  7. 【請求項７】 前記絶縁層は、下層のシリコン酸化膜と
    上層のシリコン窒化膜とを有し、 前記上部電極は前記下部電極と前記シリコン酸化膜の側
    壁との間に形成されており、前記下部電極と前記シリコ
    ン窒化膜の側壁とは接している、請求項６に記載のキャ
    パシタを有する半導体装置。
  8. 【請求項８】 半導体基板の主表面に導電領域を形成す
    る工程と、 前記半導体基板の主表面上にシリコン窒化膜を形成する
    工程と、 前記シリコン窒化膜上に、不純物を含む第１のシリコン
    酸化膜を形成する工程と、 前記第１のシリコン酸化膜上に、実質的に不純物を含ま
    ない前記第２のシリコン酸化膜を形成する工程と、 前記シリコン窒化膜と前記第１および第２のシリコン酸
    化膜とに開口部を形成する工程と、 前記導電領域に電気的に接続され、かつ前記開口部の側
    壁および底壁に沿うキャパシタの下部電極を形成する工
    程と、 フッ酸水溶液によるエッチングを施す工程と、 前記エッチング後に前記下部電極を覆うようにキャパシ
    タ誘電体層を形成する工程とを備えた、キャパシタを有
    する半導体装置の製造方法。
  9. 【請求項９】 表面の複数の結晶粒が互いに間隔をあけ
    て位置するように前記下部電極に粗面処理が施され、 前記キャパシタ誘電体層形成後の前記下部電極表面の前
    記結晶粒の粒径は、前記粗面処理が施された直後の前記
    下部電極表面の前記結晶粒の粒径以下であり、かつ前記
    下部電極表面の前記結晶粒が前記下部電極から剥がれる
    粒径よりも大きい、請求項８に記載のキャパシタを有す
    る半導体装置の製造方法。
  10. 【請求項１０】 前記第１のシリコン酸化膜は、有機系
    材料を原料としてリンおよびボロンを含むように形成さ
    れ、 前記第２のシリコン酸化膜は、有機系材料を原料として
    実質的に不純物を含まないように形成される、請求項８
    または９に記載のキャパシタを有する半導体装置の製造
    方法。
  11. 【請求項１１】 半導体基板の主表面に導電領域を形成
    する工程と、 前記半導体基板の主表面上に、開口部を有する絶縁層を
    形成する工程と、 前記導電領域に電気的に接続され、かつ前記開口部の側
    壁および底壁に沿うように前記絶縁層上に導電層を形成
    する工程と、 前記開口部内のみにマスク層を形成する工程と、 等方性エッチングを施して前記導電層の前記マスク層か
    ら露出した部分を除去することで、前記開口部側壁に沿
    う部分の上端部が前記絶縁層の上面よりも下方に位置す
    るキャパシタの下部電極を前記導電層から形成する工程
    とを備えた、キャパシタを有する半導体装置の製造方
    法。
  12. 【請求項１２】 半導体基板の主表面に導電領域を形成
    する工程と、 前記半導体基板の主表面上に、開口部を有する絶縁層を
    形成する工程と、 前記導電領域に電気的に接続され、かつ前記開口部の側
    壁および底壁に沿うキャパシタの下部電極を形成する工
    程と、 リンを加えたフッ酸水溶液を用いて前記下部電極にエッ
    チングを施す工程とを備えた、キャパシタを有する半導
    体装置の製造方法。
  13. 【請求項１３】 半導体基板の主表面に導電領域を形成
    する工程と、 前記半導体基板の主表面上に、開口部を有する絶縁層を
    形成する工程と、 前記導電領域に電気的に接続され、かつ前記開口部の側
    壁および底壁に沿い、かつ複数の結晶粒を表面に有する
    キャパシタの下部電極を形成する工程と、 前記下部電極の表面の複数の結晶粒の間隔を制御するた
    めのエッチングを施す工程と、 前記下部電極上を覆い、かつ前記下部電極の表面の結晶
    粒の間隔の１／２未満の膜厚を有するキャパシタ誘電体
    層を形成する工程とを備えた、キャパシタを有する半導
    体装置の製造方法。
  14. 【請求項１４】 前記下部電極は複数の孔を有するよう
    に形成され、 前記複数の孔を通じて前記絶縁層の側壁をエッチングす
    ることにより、前記下部電極と前記絶縁層の側壁との間
    に隙間を形成する工程と、 前記キャパシタ誘電体層を介在して前記下部電極と対向
    するようにキャパシタの上部電極を前記隙間内に形成す
    る工程とをさらに備えた、請求項１３に記載のキャパシ
    タを有する半導体装置の製造方法。
  15. 【請求項１５】 前記絶縁層を形成する工程は、シリコ
    ン酸化膜を形成する工程と、前記シリコン酸化膜上にシ
    リコン窒化膜を形成する工程とを有し、 前記隙間は、前記下部電極と前記シリコン酸化膜の側壁
    との間に形成される、請求項１４に記載のキャパシタを
    有する半導体装置の製造方法。
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