KR100406602B1 - 캐패시터의 스토러지 노드 전극 형성 방법 - Google Patents
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Abstract
본 발명은 캐패시터의 스토러지 노드 전극 형성 방법에 관한 것으로, MML 소자(Merged Memory Logic Device) 제조 공정에서 캐패시터의 스토러지 노드 전극(storage node electrode)의 유효 표면적을 증대시키기 위해 준안정 폴리실리콘(Metastable Poly Si; MPS) 공정을 도입하여 스토러지 노드 전극의 표면에 준안정 폴리실리콘층을 형성함에 있어, 로직 지역의 최상부층을 이루는 PE-TEOS막과 메모리 지역의 최상부층을 이루는 질화막과의 물성적인 차이뿐만 아니라, PE-TEOS막으로 부터의 가스방출(outgasing)로 인해 준안정 폴리실리콘 증착 분위기가 변화되어 불규칙한 반구형의 준안정 폴리실리콘층이 형성되는 것을 방지하기 위해, 본 발명은 PE-TEOS막 상부에 질화막을 형성하여 로직 지역과 메모리 지역의 최상부층의 물성적인 차이를 없애고, PE-TEOS막으로 부터의 가스 방출을 방지하므로, 안정된 준안정 폴리실리콘 증착 분위기에서 준안정 폴리실리콘층이 형성되어 균일도(uniformity)를 향상시킬 수 있는 캐패시터의 스토러지 노드 전극 형성 방법에 관하여 기재된다.
Description
본 발명은 캐패시터의 스토러지 노드 전극 형성 방법에 관한 것으로, 특히 MML 소자(Merged Memory Logic Device) 제조 공정에서 캐패시터의 스토러지 노드 전극(storage node electrode)의 유효 표면적을 증대시키기 위한 준안정 폴리실리콘층의 균일도(uniformity)를 향상시킬 수 있는 캐패시터의 스토러지 노드 전극 형성 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 및 소형화되어 감에 따라 반도체 소자의 구성 요소 각각이 차지하는 면적은 줄어들고 있다. 반도체 소자의 크기가 줄어들더라도 반도체 소자의 구동에 필요한 최소한의 캐패시터의 충전 용량은 확보되어야 한다. 정전 용량을 확보하기 위한 방안으로 캐패시터의 스토러지 노드 전극을 3차원 구조로 만들어 유효 표면적을 넓히거나, 고유전율 물질을 개발하여 캐패시터의 유전체층으로 사용하는 등의 방안이 있다. 또 다른 방안은 캐패시터의 스토러지 노드 전극의 유효 표면적을 증대시키기 위해 준안정 폴리실리콘(Metastable Poly Si; MPS) 공정을 도입하여 스토러지 노드 전극의 표면에 준안정 폴리실리콘층을 형성한다. 준안정 폴리실리콘층을 형성할 때, 준안정 폴리실리콘층의 균일도가 중요하다. 특히 MML 소자와 같이 메모리 지역에 다수의 캐패시터가 형성되는 경우, 준안정 폴리실리콘층의 균일도가 불량하면 캐패시터의 정전 용량 역시 부분적으로 달라지기 때문에 소자의 동작 특성을 저하시키게 된다. 따라서, 준안정 폴리실리콘층을 균일도 있게 형성하는 것이 중요하다.
도 1a 및 도 1b는 종래 기술에 따른 캐패시터의 스토러지 노드 전극 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 로직 지역에 P웰 및 N웰이 형성되고, 메모리 지역에 CP웰이 형성된 반도체 기판(11)에 소자 분리막(12)을 형성하여 액티브 지역과 필드 지역을 정의(define)한다. 이러한 반도체 기판(11) 상에 다수의 워드 라인(13)을 형성하고, 반도체 기판(11)에 다수의 접합부(14)를 형성한다. 제 1 층간 절연막 형성 공정 및 제 1 콘택 공정을 통해 각 접합부(14)에는 비트 라인용 및 스토러지 노드 전극용의 콘택 플러그(15)가 형성된다. 제 2 층간 절연막 형성 공정 및 제 2 콘택 공정을 통해 비트 라인용 콘택 플러그(15)에는 비트 라인(16)을 형성한다. 비트 라인(16)을 포함한 전체 구조상에 제 3 층간 절연막을 형성하고, 콘택 공정을 통해 스토러지 노드 전극용의 콘택 플러그(15)에 연결되는 스토러지 노드 콘택 플러그(17)를 형성한다. 상기한 웰 형성 공정으로 부터 스토러지 노드 콘택 플러그(17) 형성 공정 까지는 일반적인 공정에 따라 형성되기 때문에 상세한 공정 설명은 하지 않았다.
스토러지 노드 콘택 플러그(17)를 포함한 제 3 층간 절연막 상에 질화막(18) 및 PE-TEOS막(19)을 형성한다. 질화막(18)은 PE-TEOS막(19)을 식각할 때 식각 정지층 역할을 한다. PE-TEOS막(19)은 로직 지역에서는 층간 절연막 역할을 하고, 메모리 지역에서는 후에 형성될 스토러지 노드 전극의 높이 및 형성 영역을 정의하는 역할을 한다.
도 1b를 참조하면, 메모리 지역에서 스토러지 노드 전극이 형성될 부분이 개방된 마스크 패턴을 사용한 식각 공정으로 PE-TEOS막(19) 및 질화막(18)을 식각하여 스토러지 노드 콘택 플러그(17)가 노출되는 스토러지 노드 전극용 홀을 형성한다. 스토러지 노드 전극용 홀을 포함한 전체 구조상에 폴리실리콘 증착 및 에치-백(etch-back) 공정으로 스토러지 노드 전극용 홀 마다 스토러지 노드 전극(100)을 형성한다. 이후, 스토러지 노드 전극(100) 주변의 PE-TEOS막(19)을 제거하여 실린더 구조의 스토러지 노드 전극(100)이 완성되며, 이때 질화막(18)은 식각 정지층 역할을 한다. 이후, 스토러지 노드 전극(100)의 유효 표면적을 증대시키기 위해 준안정 폴리실리콘(Metastable Poly Si; MPS) 공정을 도입하여 스토러지 노드 전극(100)의 표면에 준안정 폴리실리콘층(101)을 형성한다.
상기한 종래 기술에서, 준안정 폴리실리콘층(101)은 아주 불규칙한 반구형으로 형성되는데, 이는 로직 지역의 최상부층을 이루는 PE-TEOS막(19)과 메모리 지역의 최상부층을 이루는 질화막(18)과의 물성적인 차이뿐만 아니라, PE-TEOS막(19)으로 부터의 가스방출(outgasing)로 인해 준안정 폴리실리콘 증착 분위기가 변화되기 때문이다. 이와 같이 준안정 폴리실리콘층(101)의 균일도가 불량해지면 캐패시터의 정전 용량 역시 부분적으로 달라지기 때문에 소자의 동작 특성을 저하시키게 된다
따라서, 본 발명은 MML 소자 제조 공정에서 캐패시터의 스토러지 노드 전극의 유효 표면적을 증대시키기 위한 준안정 폴리실리콘층의 균일도를 향상시킬 수있는 캐패시터의 스토러지 노드 전극 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 캐패시터의 스토러지 노드 전극 형성 방법은 로직 지역과 메모리 지역의 반도체 기판 상에 워드 라인 및 비트 라인이 형성된 반도체 기판이 제공되는 단계; 상기 반도체 기판 상에 층간 절연막을 형성하고, 스토러지 노드 콘택 플러그를 형성하는 단계; 상기 스토러지 노드 콘택 플러그를 포함한 상기 층간 절연막 상에 제 1 질화막, PE-TEOS막 및 제 2 질화막을 형성하는 단계; 메모리 지역의 상기 제 2 질화막, 상기 PE-TEOS막 및 상기 제 1 질화막의 일부분을 식각하여 상기 스토러지 노드 콘택 플러그가 노출되는 스토러지 노드 전극용 홀을 형성하는 단계; 상기 스토러지 노드 전극용 홀 마다 스토러지 노드 전극을 형성한 후, 상기 스토러지 노드 전극 주변의 상기 제 2 질화막 및 상기 PE-TEOS막을 제거하는 단계; 및 상기 스토러지 노드 전극의 표면에 준안정 폴리실리콘층을 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기에서, 제 2 질화막은 600 ~ 900℃의 온도에서 50 ~ 1000Å의 두께로 형성한다.
상기 PE-TEOS막 형성 후에 급속 열공정이나 반응로 열 공정으로 상기 PE-TEOS막 내에 함유된 가스를 방출시키는 단계를 포함하거나, 상기 제 2 질화막 형성 전에 인-시튜로 10 ~ 50분 동안 저압에서 가열하여 상기 PE-TEOS막 내에 함유된 가스를 방출시키는 단계를 포함한다.
도 1a 및 도 1b는 종래 기술에 따른 캐패시터의 스토러지 노드 전극 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따른 캐패시터의 스토러지 노드 전극 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 소자 분리막
13, 23: 워드 라인 14, 24: 접합부
15, 25: 콘택 플러그 16, 26: 비트 라인
17, 27: 스토러지 노드 콘택 플러그 18, 28, 30: 질화막
19, 29: PE-TEOS 100, 200: 스토러지 노드 전극
101, 201: 준안정 폴리실리콘층
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 캐패시터의 스토러지 노드 전극 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 로직 지역에 P웰 및 N웰이 형성되고, 메모리 지역에 CP웰이 형성된 반도체 기판(21)에 소자 분리막(22)을 형성하여 액티브 지역과 필드 지역을 정의(define)한다. 이러한 반도체 기판(21) 상에 다수의 워드 라인(23)을 형성하고, 반도체 기판(21)에 다수의 접합부(24)를 형성한다. 제 1 층간 절연막 형성 공정 및 제 1 콘택 공정을 통해 각 접합부(24)에는 비트 라인용 및 스토러지 노드 전극용의 콘택 플러그(25)가 형성된다. 제 2 층간 절연막 형성 공정 및 제 2 콘택 공정을 통해 비트 라인용 콘택 플러그(25)에는 비트 라인(26)을 형성한다. 비트 라인(26)을 포함한 전체 구조상에 제 3 층간 절연막을 형성하고, 콘택 공정을 통해 스토러지 노드 전극용의 콘택 플러그(25)에 연결되는 스토러지 노드 콘택 플러그(27)를 형성한다. 상기한 웰 형성 공정으로 부터 스토러지 노드 콘택 플러그(27) 형성 공정 까지는 일반적인 공정에 따라 형성되기 때문에 상세한 공정 설명은 하지 않았다.
스토러지 노드 콘택 플러그(27)를 포함한 제 3 층간 절연막 상에 제 1 질화막(28), PE-TEOS막(29) 및 제 2 질화막(30)을 형성한다. 제 1 질화막(28)은 PE-TEOS막(29)을 식각할 때 식각 정지층 역할을 한다. 제 2 질화막(30)은 종래의 문제점인 PE-TEOS막(29)으로부터의 가스방출(outgasing)을 방지하고, 또한 로직 지역및 메모리 지역의 최상부층을 물성적으로 동일하게 하기 위함이다. PE-TEOS막(29)은 로직 지역에서는 층간 절연막 역할을 하고, 메모리 지역에서는 후에 형성될 스토러지 노드 전극의 높이 및 형성 영역을 정의하는 역할을 한다.
상기에서, 제 2 질화막(30)은 600 ~ 900℃의 온도에서 50 ~ 1000Å의 두께로 형성한다. PE-TEOS막(29) 내에 함유된 가스를 방출시키기 위해, PE-TEOS막(29) 형성 후에 급속 열공정(RTA)이나 반응로 열 공정을 실시하거나, 제 2 질화막(30) 형성 전에 인-시튜(in-situ)로 10 ~ 50분 동안 저압에서 가열하는 공정을 추가할 수 있다.
한편, 상기 제 2 질화막(30)은 PE-TEOS막(29) 내에 함유된 가스의 방출을 방지하면서, 메모리 지역의 최상부층과 물성적인 차이를 없애는 배리어층(barrier layer) 역할을 하는데, 제 2 질화막(30)을 적용할 때보다 준안정 폴리실리콘(MPS) 공정의 효과는 저하될지 모르지만 LP-TEOS막이나 폴리실리콘층을 대신 사용하더라도 종래 기술보다는 더 나은 효과를 얻을 수 있다.
도 2b를 참조하면, 메모리 지역에서 스토러지 노드 전극이 형성될 부분이 개방된 마스크 패턴을 사용한 식각 공정으로 제 2 질화막(30), PE-TEOS막(29) 및 제 1 질화막(28)을 식각하여 스토러지 노드 콘택 플러그(27)가 노출되는 스토러지 노드 전극용 홀을 형성한다. 스토러지 노드 전극용 홀을 포함한 전체 구조상에 폴리실리콘 증착 및 에치-백(etch-back) 공정으로 스토러지 노드 전극용 홀 마다 스토러지 노드 전극(200)을 형성한다. 이후, 스토러지 노드 전극(200) 주변의 제 2 질화막(30) 및 PE-TEOS막(29)을 제거하여 실린더 구조의 스토러지 노드 전극(200)이완성되며, 이때 제 1 질화막(28)은 식각 정지층 역할을 한다. 이후, 스토러지 노드 전극(200)의 유효 표면적을 증대시키기 위해 준안정 폴리실리콘(Metastable Poly Si; MPS) 공정을 도입하여 스토러지 노드 전극(200)의 표면에 준안정 폴리실리콘층(201)을 형성한다.
상기한 본 발명에서, 준안정 폴리실리콘층(201)은 규칙적인 반구형으로 형성되는데, 이는 로직 지역의 최상부층을 이루는 제 2 질화막(30)과 메모리 지역의 최상부층을 이루는 제 1 질화막(28)과의 물성적인 차이가 없을 뿐만 아니라, PE-TEOS막(29)으로 부터의 가스방출(outgasing)이 제 2 질화막(30)에 의해 차단되므로 인해 준안정 폴리실리콘 증착 분위기가 전체적으로 안정화되기 때문이다. 더욱이, 제 2 질화막(30) 증착 시에는 이미 저온 증착된 PE-TEOS막(29)보다 300 ~ 400℃ 높은 온도이기 때문에 PE-TEOS막(29) 증착시 형성된 수분이나 기타 가스들이 상당량 외부로 방출되어 PE-TEOS막(29)도 안정적인 막으로 변화가 있게된다.
상술한 바와 같이, 본 발명은 준안정 폴리실리콘층 형성시에 하부층으로부터의 가스 방출을 방지하고, 최상부층을 동일한 조건으로 만들어주므로써, 준안정 폴리실리콘층의 균일도를 향상시킬 뿐만 아니라 공정 마진의 확보 및 균일한 정전용량의 확보로 소자의 신뢰성을 향상시킬 수 있다.
Claims (5)
- 로직 지역과 메모리 지역의 반도체 기판 상에 워드 라인 및 비트 라인이 형성된 반도체 기판이 제공되는 단계;상기 반도체 기판 상에 층간 절연막을 형성하고, 스토러지 노드 콘택 플러그를 형성하는 단계;상기 스토러지 노드 콘택 플러그를 포함한 상기 층간 절연막 상에 제 1 질화막, PE-TEOS막 및 제 2 질화막을 형성하는 단계;메모리 지역의 상기 제 2 질화막, 상기 PE-TEOS막 및 상기 제 1 질화막의 일부분을 식각하여 상기 스토러지 노드 콘택 플러그가 노출되는 스토러지 노드 전극용 홀을 형성하는 단계;상기 스토러지 노드 전극용 홀 마다 스토러지 노드 전극을 형성하는 단계;상기 스토러지 노드 전극 주변의 상기 제 2 질화막 및 상기 PE-TEOS막을 제거하여 상기 스토러지 노드 전극을 실린더 구조로 형성하는 단계; 및상기 메모리 지역의 상기 스토러지 노드 전극 사이에는 상기 제1 질화막이 잔류하고, 상기 로직 지역에는 상기 PE-TOES막 상에 상기 제2 질화막이 잔류된 상태에서, 상기 스토러지 노드 전극의 내벽 및 외벽을 포함한 전체 표면에 준안정 폴리실리콘층을 형성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 스토러지 노드 전극 형성 방법.
- 제 1 항에 있어서,상기 제 2 질화막은 50 ~ 1000Å의 두께로 형성하는 것을 특징으로 하는 캐패시터의 스토러지 노드 전극 형성 방법.
- 제 1 항에 있어서,상기 제 2 질화막은 600 ~ 900℃의 온도로 형성하는 것을 특징으로 하는 캐패시터의 스토러지 노드 전극 형성 방법.
- 제 1 항에 있어서,상기 PE-TEOS막 형성 후에 급속 열공정이나 반응로 열 공정으로 상기 PE-TEOS막 내에 함유된 가스를 방출시키는 단계를 포함하는 것을 특징으로 하는 캐패시터의 스토러지 노드 전극 형성 방법.
- 제 1 항에 있어서,상기 제 2 질화막 형성 전에 인-시튜로 10 ~ 50분 동안 저압에서 가열하여 상기 PE-TEOS막 내에 함유된 가스를 방출시키는 단계를 포함하는 것을 특징으로 하는 캐패시터의 스토러지 노드 전극 형성 방법.
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| KR20010051531A (ko) * | 1999-11-10 | 2001-06-25 | 다니구찌 이찌로오, 기타오카 다카시 | 캐패시터를 구비한 반도체 장치 및 그 제조 방법 |
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