KR20050052076A - 반도체 장치의 캐패시터 및 그 제조 방법 - Google Patents

반도체 장치의 캐패시터 및 그 제조 방법 Download PDF

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Abstract

반도체 장치의 캐패시터 및 그 제조 방법이 개시되어 있다. 상기 캐패시터는 반도체 기판, 반도체 기판의 도전 영역과 연결된 실린더형 제1 층과 실린더형 제1 층의 내벽 및 저면 상에 형성된 복수 개의 미세-로드형 제2 층을 갖는 하부 전극, 하부 전극 상에 형성된 유전막 및 유전막 상에 형성된 상부 전극을 구비한다. 복수 개의 미세-로드형 제2 층에 의해 하부 전극의 표면적을 극대화시킬 수 있으므로, 단차를 최소화하면서 캐패시터의 축적 용량을 크게 증가시킬 수 있다.

Description

반도체 장치의 캐패시터 및 그 제조 방법{Capacitor of a semiconductor device and Method of forming the same}
본 발명은 반도체 장치의 캐패시터 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 축적 용량을 증가시킬 수 있는 반도체 장치의 캐패시터 및 그 제조 방법에 관한 것이다.
근래에 컴퓨터가 급속히 보급되면서 반도체 장치들에 대한 수요도 크게 증가하고 있다. 반도체 장치들은 그 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구되어진다. 이를 위하여 메모리 장치의 집적도, 응답속도 및 신뢰성을 향상시키기 위한 공정기술들이 개발되어 왔다.
현재, 반도체 메모리 장치로서는 정보의 입력과 출력이 자유로우면서도 고용량을 갖는 다이내믹 랜덤 억세스 메모리(Dynamic Random Access Memory; DRAM) 장치가 범용적으로 이용되고 있다. DRAM 장치는 일반적으로 전하의 형태로 정보 데이타를 저장하는 메모리 셀 영역과 데이터의 입출력을 위한 주변 회로 영역으로 구성된다. DRAM 장치의 메모리 셀은 하나의 억세스 트랜지스터(access transistor)와 하나의 축적 캐패시터(storage capacitor)를 구비하는 경우가 일반적이다.
이러한 캐패시터는 집적도의 증가가 요구되는 메모리 장치에 부응하기 위해 그 크기가 더욱 감소되어야 한다. 따라서, 축소된 크기와 높은 축적 용량을 갖는 캐패시터를 제조하는 것이 보다 중요한 문제로 부각되고 있다. 실제로, 기판 상에서 캐패시터가 차지하는 수평 면적은 증가시키지 않은 상태에서 캐패시터의 축적용량을 향상시키는 것이 과제로 되고 있다.
따라서, 캐패시터의 축적 용량을 증가시키기 위한 방법으로서, 캐패시터의 하부 전극인 스토리지 전극의 표면적을 확장시키거나, 유전막의 두께를 감소시키거나, 높은 유전율을 갖는 고유전막을 사용하는 방법들이 제안되고 있다.
최근에는 유전막으로는 Ta2O5, TiO2, Al2O3, Y2 O3, ZrO2, HfO2, BaTiO3 또는 SrTiO3 등과 같이 큰 유전 상수를 갖는 금속 산화물이 채택되고 있다. 상기 금속 산화물을 유전체로 사용하는 캐패시터에 대한 일 예는 Taniguchi에게 허여된 미합중국 특허 제 5,316,982호에 개시되어 있다.
유전막의 두께를 감소시키는 방법은 현재와 같이 고집적된 메모리 장치에 적용되기에는 한계가 있다. 또한, 비록 높은 유전율을 갖는 유전체 물질과 이러한 물질을 이용하여 유전막을 형성하는 공정들이 널리 알려져 있지만, 반도체 장치의 양산에 적합한 유전체의 선택에 있어서 질화물을 제외한 나머지 유전체를 현재의 공정에 채택하기에는 어려움이 많다.
따라서, 현재의 반도체 장치의 제조 공정의 제반 상황을 고려할 때, 캐패시터의 유효 면적의 증가를 통하여 축적 용량을 향상시키는 방법이 가장 적합한 것으로 평가될 수 있다.
캐패시터의 유효 면적을 증가시키기 위해, 캐패시터 구조는 초기의 평면 캐패시터 구조에서 스택(stack)형 또는 트렌치(trench)형 캐패시터 구조로, 다시 실린더형 캐패시터 또는 핀(fin)형 캐패시터 등 스토리지 전극의 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다. 예를 들면, 미합중국 특허 제 5,656,536호에는 왕관 형상의 적층형 캐패시터가 제시되어 있고, 미합중국 특허 제 5,716,884호 및 제 5,807,782호에는 핀 형상의 적층형 캐패시터가 제시되어 있다.
이와는 달리 미합중국 특허 제 5,877,052호에는 스토리지 전극의 상부에 반구형 실리콘 그레인(Hemispherical Grain; HSG)층을 형성하여 캐패시터의 축적용량을 증가시키는 방법이 개시되어 있다. 미합중국 특허 제 5,956,587호에는 상술한 방법들을 결합하여 실린더형 스토리지 전극의 상부에 HSG층을 형성하는 방법이 개시되어 있다.
상기 HSG층을 형성하는 방법은 스토리지 전극간 간격의 임계치수(Critical Dimension; CD)를 일정 수준으로 확보하는데 한계가 있으며, 간혹 HSG층이 박리되어 인접한 스토리지 전극 간의 브릿지(bridge)를 유발하는 문제가 있어 0.14㎛ 이하의 디자인 룰을 갖는 반도체 장치에는 적용하기가 어렵다. 따라서, 축적 용량을 증가시키기 위해서 스토리지 전극을 실린더형으로 입체화하고 그 높이를 증가시키는 방법이 주로 사용되고 있다.
실린더형 캐패시터를 형성하는 방법에 대한 예들은 대한민국 공개 특허 제 2001-83402호, 대한민국 공개 특허 제 2001-73561호, 대한민국 공개 특허 제 2001-4189호 및 미합중국 공개 특허 제 2001-4189호 등에 개시되어 있다.
도 1a 및 도 1b는 종래의 OCS(One-cylinder-stack) 구조를 갖는 캐패시터의 스토리지 전극의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 층간 절연막(12)을 형성하고, 층간 절연막(12)을 식각하여 반도체 기판(10)의 도전 영역, 예컨대 트랜지스터의 소오스 영역(도시하지 않음)을 노출하는 콘택홀(14)을 형성한다. 이어서, 콘택홀(14)의 내부에 도전 물질, 예컨대 도핑된 폴리실리콘으로 이루어진 스토리지 노드 콘택 플러그(16)를 형성한다.
스토리지 노드 콘택 플러그(16) 및 층간 절연막(12) 상에 질화물로 이루어진 식각 저지층(18) 및 산화물로 이루어진 주형층(mold layer)(20)을 순차적으로 형성한다. 사진 식각 공정으로 주형층(20) 및 식각 저지층(18)을 연속적으로 식각하여 스토리지 노드 콘택 플러그(16)를 노출하는 스토리지 노드 홀(22)을 형성한다.
스토리지 노드 홀(22)의 측면 및 저면을 포함하여 주형층(20)의 전면에 걸쳐 스토리지 전극층(26), 예컨대 폴리실리콘층을 증착한 후, 스토리지 전극층(26) 상에 스토리지 노드 홀(22)을 매립하도록 산화물로 이루어진 희생층(24)을 형성한다.
희생층(24) 및 주형층(20) 위의 스토리지 전극층(26)을 에치 백 공정 또는 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 제거함으로써, 노드 분리된 스토리지 전극(26)을 형성한다.
도 1b를 참조하면, 스토리지 노드 홀(22)의 내부에 남아있는 희생층(24)과 주형층(20)을 습식 식각 공정으로 제거한다.
상술한 종래의 캐패시터의 제조 방법에 의하면, 충분한 축적 용량을 확보하기 위해서 주형층(20)을 두껍게 형성하여 스토리지 전극(26)의 높이를 증가시켜야 한다. 이 경우, 스토리지 노드 홀(22)의 식각시 경사도(slope)가 심하게 발생하여 스토리지 노드 홀(22)의 바닥 부분의 임계치수(CD)가 작아진다. 이에 따라, 얇고 높게 형성되는 스토리지 전극(26)의 하단부가 좁아져서 매우 불안정한 형상을 갖게 되며, 후속 공정에서 발생하는 열응력에 의해 일부 취약한 스토리지 전극이 쓰러지거나 부러지면서 인접 셀 간에 브릿지(도 1b의 참조부호 28)가 유발되어 두 개의 단위 셀에 불량(2-bit fail)이 발생하게 된다.
또한, 스토리지 전극(26)의 높이가 증가되면서 캐패시터가 형성되는 영역과 캐패시터가 형성되지 않는 영역 간의 단차가 심하게 발생하여 후속 공정들의 진행을 어렵게 하는 문제가 있다.
대한민국 공개 특허 제 2003-75907호에는 서로 다른 식각율을 갖는 주형층과 지지대를 1회 이상 반복하여 형성한 후 스토리지 노드 홀의 형성을 위한 식각 공정을 수행함으로써, 상기 지지대에 의해 스토리지 전극의 쓰러짐을 방지하는 방법이 개시되어 있다. 그러나, 상기 방법은 주형층 및 지지대의 증착 공정 및 식각 공정이 추가되는 등 하부의 도전성 구조물과 스토리지 전극 사이에 형성하는 층간 절연막의 공정이 복잡해져서 생산성이 저하되는 문제가 있다.
따라서, 본 발명의 일 목적은 단차를 최소화하면서 캐패시터의 하부 전극의 표면적을 극대화하여 축적 용량을 증가시킬 수 있는 반도체 장치의 캐패시터를 제공하는 것이다.
본 발명의 다른 목적은 단차를 최소화하면서 캐패시터의 하부 전극의 표면적을 극대화하여 축적 용량을 증가시킬 수 있는 반도체 장치의 캐패시터의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 의한 반도체 장치의 캐패시터는, 반도체 기판, 상기 반도체 기판의 도전 영역과 연결된 실린더형 제1 층 및 상기 실린더형 제1 층의 내벽 및 저면 상에 형성된 복수 개의 미세-로드형 제2 층을 갖는 하부 전극, 상기 하부 전극 상에 형성된 유전막, 그리고 상기 유전막 상에 형성된 상부 전극을 구비한다. 여기서, 상기 복수 개의 미세-로드형 제2 층은 상기 실린더형 제1 층의 내면에 대해 직교하는 방향으로 형성될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터의 제조 방법에 있어서, 반도체 기판 상에 캐패시터 형성을 위한 주형층을 형성하고, 상기 주형층을 식각하여 상기 반도체 기판의 도전 영역을 노출하는 스토리지 노드 홀을 형성한 다음, 상기 스토리지 노드 홀의 측면 및 저면의 내부에 촉매를 주입한다. 계속하여, 상기 반도체 기판의 도전 영역과 연결되며 상기 스토리지 노드 홀의 내벽 및 저면을 따라 실린더형 제1 층을 형성하는 한편, 상기 주입된 촉매로부터 성장되어 상기 실린더형 제1 층의 내벽 및 저면 상에 형성된 복수 개의 미세-로드형 제2 층을 형성하여 하부 전극을 완성한다. 다음에, 상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성한다. 이 경우, 상기 촉매는 이온화가 가능한 물질, 예컨대 티타늄(Ti), 크롬(Cr), 철(Fe), 망간(Mn) 또는 알칼리 토금속류의 물질로 이루어진다. 또한, 상기 촉매는 전기 음성도 차이를 이용한 용액 주입 방법, 플라즈마 에너지를 이용한 도핑 방법, 열에너지를 이용한 확산 주입 방법 또는 이온 주입 방법으로 주입할 수 있다.
본 발명에 의하면, 실린더형 제1 층과 상기 실린더형 제1 층의 내면 및 저면 상에 형성된 복수 개의 미세-로드형 제2 층을 갖는 캐패시터의 하부 전극을 형성한다. 이에 따라, 상기 복수 개의 미세-로드형 제2 층에 의해 하부 전극의 표면적을 극대화시킬 수 있으므로, 캐패시터의 축적 용량을 크게 증가시킬 수 있다. 또한, 상기 캐패시터의 하부 전극의 높이를 증가시키지 않아도 상기 복수 개의 미세-로드형 제2 층에 의해 충분한 축적 용량을 확보할 수 있기 때문에, 캐패시터가 형성되는 영역과 캐패시터가 형성되지 않는 영역 간의 단차를 최소화할 수 있다. 더욱이, 하나의 주형층만 형성하여 캐패시터의 하부 전극을 패터닝하기 때문에, 공정을 단순화하여 생산성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 및 그 제조 방법을 상세하게 설명한다.
도 2는 본 발명에 의한 반도체 장치의 캐패시터를 단면도를 도시한 것이다.
도 2를 참조하면, 반도체 기판(100) 상에 캐패시터 콘택 영역, 예컨대 트랜지스터의 소오스 영역이나 상기 소오스 영역과 접촉하는 랜딩 패드 전극(도시하지 않음)을 노출하는 콘택홀(110)을 갖는 절연막(105)이 형성된다.
콘택홀(110)의 내부에는 상기 캐패시터 콘택 영역과 전기적으로 연결되는 콘택 플러그(115)가 형성된다.
절연막(105) 상에는 콘택 플러그(115)와 접촉하는 실린더형 제1 층(140a) 및 실린더형 제1 층(140a)의 내측면 및 저면 상에 형성된 복수 개의 미세-로드형 제2 층(140b)을 갖는 캐패시터(C)의 하부 전극(140)이 형성된다. 바람직하게는, 복수 개의 미세-로드형 제2 층(140b)은 실린더형 제1 층(140a)의 내면 및 저면을 따라 제1 층(140a)에 대하여 직교하는 방향으로 형성된다.
캐패시터(C)의 하부 전극(140) 상에는 유전막(150) 및 상부 전극(160)이 순차적으로 적층되어 캐패시터(C)를 구성한다.
도 3a 내지 도 3j는 도 2에 도시한 반도체 장치의 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 3a는 반도체 기판(100) 상에 콘택 플러그(115)를 형성하는 단계를 예시한다.
도 3a를 참조하면, 반도체 기판(100) 상에 통상의 소자 분리 공정으로 소자 분리막(도시하지 않음)을 형성하여, 반도체 기판(100)에 소자 활성 영역을 정의한다. 이어서, 반도체 기판(100)의 소자 활성 영역 내에 캐패시터 콘택 영역을 포함하는 소자 구조물(도시하지 않음)들을 형성한다. 여기서, 상기 소자 구조물들은 트랜지스터 및 비트 라인을 포함하며, 상기 캐패시터 콘택 영역은 상기 트랜지스터의 소오스 영역 또는 상기 소오스 영역 상에 형성된 랜딩 패드 전극을 포함한다.
상기 소자 구조물들이 형성되어 있는 상기 반도체 기판(100) 상에 평탄화 특성이 우수한 BPSG(Boro-Phospho Silicate Glass), SOG(Spin On Glass) 또는 USG(Undoped Silicate Glass)와 같은 산화물을 증착하여 절연막(105)을 형성한다.
사진 식각 공정으로 절연막(105)을 식각하여 상기 캐패시터 콘택 영역을 노출하는 콘택홀(110)을 형성한다.
콘택홀(110)을 완전히 매립하도록 절연막(105) 상에 도전막, 예컨대 도핑된 폴리실리콘막을 증착한 후, 절연막(105)의 상면이 노출될 때까지 상기 도전막을 에치 백 공정 또는 화학 기계적 연마 공정으로 제거함으로써, 콘택홀(110)의 내부에 상기 캐패시터 콘택 영역과 전기적으로 연결되는 콘택 플러그(115)를 형성한다.
도 3b는 콘택 플러그를 노출시키는 스토리지 노드 홀(130)을 형성하는 단계를 예시한다.
콘택 플러그(115) 및 절연막(105) 상에 TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 산화물과 같은 산화물을 증착하여 캐패시터 형성을 위한 주형층(120)을 형성한다.
주형층(120) 상에 포토레지스트막을 도포하고 이를 노광 및 현상하여, 주형층(120) 상에 캐패시터의 하부 전극(140)이 형성되어질 영역을 정의하는 포토레지스트 패턴(125)을 형성한다.
포토레지스트 패턴(125)을 식각 마스크로 이용하여 주형층(120)을 식각함으로써, 콘택 플러그(115) 및 절연막(105)의 일부를 노출시키는 스토리지 노드 홀(130)을 형성한다.
도 3c 내지 도 3e는 스토리지 노드 홀(130)의 내벽 및 저면 상에 촉매(136)를 주입하는 단계를 예시한다.
촉매(136)는 산화물로 이루어진 주형층(120) 내에서 이온화가 가능한 물질, 예를 들면, 티타늄(Ti), 크롬(Cr), 철(Fe), 망간(Mn) 또는 알칼리 토금속류의 물질로 이루어진다. 촉매(136)는 전기 음성도 차이를 이용한 용액 주입 방법, 플라즈마 에너지를 이용한 도핑 방법, 열에너지를 이용한 확산 주입 방법 또는 이온 주입 방법으로 주입된다. 본 실시예에 따르면, 촉매(136)는 전기 음성도 차이를 이용한 용액 주입 방법을 사용한다.
도 3c에 도시한 바와 같이, 포토레지스트 패턴(125) 및 스토리지 노드 홀(130)이 형성되어 있는 반도체 기판(100)의 표면에 촉매(136), 예컨대 알칼리 토금속류의 원소(●)들이 용해되어 수용액(135)을 주입한다. 이 경우, 수용액(135) 내에는 촉매(136) 이외에 OH-기의 음이온(□)과 H+기의 양이온(△)이 함께 녹아 있다.
도 3d를 참조하면, 포토레지스트 패턴(125)의 표면과 스토리지 노드 홀(130)의 내벽 및 저면 상에 촉매 주입층(138)이 형성되면, 스핀 드라이어(spin dryer)를 이용하여 촉매 주입층(138) 내의 물 성분을 제거한다. 그 결과, 포토레지스트 패턴(125)의 표면과 스토리지 노드 홀(130)의 내벽 및 저면 내부로 소정 깊이까지 상기 촉매(136)들이 침투하게 된다.
도 3f는 하부 전극(140)의 제1 층(140a) 및 제2 층(140b)을 형성하는 단계를 예시한다.
도 3f를 참조하면, 상술한 바와 같이 스토리지 노드 홀(130)의 내벽 및 저면 상에 촉매(136)들을 주입한 후, 애싱(ashing) 및 스트립(strip) 공정으로 포토레지스트 패턴(125)을 제거한다.
주형층(120)의 표면과 스토리지 노드 홀(130)의 내벽 및 저면 상에 연속적으로 하부 전극(140)의 제1 층(140a)으로, 예컨대 도핑된 폴리실리콘층을 증착한다. 예를 들어, 약 0.5slm(standard liter per minute) 정도의 실란(SiH4) 가스와 약 200sccm(standard cubic centimeter per minute) 정도의 포스핀(PH3) 가스를 이용하여 약 500∼520℃ 정도의 온도 및 약 180∼190Pa 정도의 압력 하에서 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정에 의해 약 400∼450Å 정도의 두께로 증착함으로써, n형으로 도핑된 폴리실리콘으로 이루어진 제1 층(140a)을 형성한다. 이와 같이 폴리실리콘으로 이루어진 제1 층(140a)을 증착하는 동안, 스토리지 노드 홀(130)의 내벽 및 저면 내부에 주입된 촉매(136)들로부터 폴리실리콘이 성장되어 제1 층(140a)의 표면 위로 복수 개의 미세-로드형 제2 층(140b)이 형성된다. 즉, 폴리실리콘으로 이루어진 복수 개의 미세-로드형 제2 층(140b)은 제1 층(140a)의 표면을 따라 제1 층(140a)에 대하여 직교하는 방향으로 성장된다.
미세-로드형 제2 층(140b)은 제1 층(140a)의 증착 시간에 비례하여 그 직경이 증가한다. 이에 따라, 제1 층(140a)의 증착 시간을 최소화하면 미세-로드형 제2 층(140b)의 직경을 수십 Å 정도까지 줄일 수 있어 하부 전극(140)의 표면적을 더욱 극대화시킬 수 있다. 또한, 제1 층(140a)의 증착 시간이 길어질수록 미세-로드형 제2 층(140b)의 직경이 두꺼워지면서 내부 스트레스에 의해 제2 층(140b)이 휘어지게 된다. 따라서, 제1 층(140a)의 증착 시간을 최소화하면 미세-로드형 제2 층(140b)이 직진성을 가지면서 제1 층(140a)의 표면을 따라 직교하는 방향으로 성장된다. 이 경우, 주형층(120)의 상부 표면에는 촉매(136)가 주입되지 않았기 때문에, 주형층(120)의 상부 표면 위에 위치한 제1 층(140a)에는 미세-로드형 제2 층(140b)이 성장되지 않는다.
도 3g는 하부 전극(140) 상에 희생층(145)을 형성하는 단계를 예시한다.
도 3g를 참조하면, 제1 층(140a) 및 복수 개의 미세-로드형 제2 층(140b) 상에 SOG 또는 USG와 같은 산화물로 이루어진 희생층(145)을 형성하여 스토리지 노드 홀(130)을 매립한다.
도 3h는 하부 전극(140)을 형성하는 단계를 예시한다.
도 3h를 참조하면, 주형층(120)의 상면이 노출될 때까지 에치 백 공정 또는 화학 기계적 연마 공정으로 제1 층(140a)을 제거한다. 본 실시예에 따르면, 촉매(136)를 주입한 후 포토레지스트 패턴(125)을 제거하였으나, 포토레지스트 패턴(125)을 먼저 제거한 후 상기 스토리지 노드 홀(130)의 내벽 및 저면 상에 촉매(136)를 주입할 수도 있다.
포토레지스트 패턴(125)을 제거한 상태에서는 스토리지 노드 홀(130)의 내벽 및 저면뿐만 아니라 주형층(120)의 상부 표면 내에도 촉매(136)들이 주입되기 때문에, 제1 층(140a)을 증착할 때 주형층(120)의 상부 표면에 위치한 제1 층(140a)의 표면 위로도 복수 개의 미세-로드형 제2 층(140b)이 성장하게 된다. 이 경우, 후속되는 에치 백 공정 또는 화학 기계적 연마 공정을 수행하여 주형층(120) 위의 제1 층(140a)을 제거할 때, 주형층(120)의 상부 표면에 위치한 복수 개의 미세-로드형 제2 층(140b)을 제거하기 위하여 공정 시간이 길어지는 단점이 있다.
도 3i는 하부 전극(140)은 완성하는 단계를 예시한 것이며, 도 3j는 도 3i에 도시한 하부 전극(140)의 평면도이다.
도 3i 및 도 3j를 참조하면, 습식 식각 공정으로 희생층(145) 및 주형층(120)을 완전히 제거함으로써, 콘택 플러그(115)와 접촉하는 실린더형 제1 층(140a)과 실린더형 제1 층(140a)의 내벽 및 저면 상에 형성된 복수 개의 미세-로드형 제2 층(140b)을 갖는 캐패시터(C)의 하부 전극(140)을 완성한다.
도 3j에 도시한 바와 같이, 실린더형 제1 층(140a)의 내면을 따라 복수 개의 미세-로드형 제2 층(140b)이 제1 층(140a)의 내면에 대해 직교하는 방향으로 형성된 것을 알 수 있다. 바람직하게는, 희생층(145) 및 주형층(120)의 습식 식각에 사용되는 식각액은 LAL 용액을 포함한다. 여기서, LAL 용액은 불화암모늄과 불산 및 탈이온수의 혼합 용액이다.
다시 도 2를 참조하면, 상술한 바와 같이 실린더형 제1 층(140a)과 복수 개의 미세-로드형 제2 층(140b)으로 이루어진 캐패시터(C)의 하부 전극(140) 상에 고 유전율을 갖는 물질, 바람직하게는 ONO(oxide/nitride/oxide) 구조로 이루어진 유전막(150)을 형성한다. 이어서, 유전막(150) 상에 도핑된 폴리실리콘으로 이루어진 상부 전극(160)을 형성함으로써, 하부 전극(140)의 표면적이 극대화된 캐패시터(C)를 완성한다.
상술한 바와 같이 본 발명에 따르면, 실린더형 제1 층과 상기 실린더형 제1 층의 내벽 및 저면 상에 형성된 복수 개의 미세-로드형 제2 층으로 이루어진 캐패시터의 하부 전극을 형성한다. 이에 따라, 상기 복수 개의 미세-로드형 제2 층에 의해 하부 전극의 표면적을 극대화시킬 수 있으므로, 캐패시터의 축적 용량을 크게 증가시킬 수 있다.
또한, 캐패시터의 하부 전극 높이를 증가시키지 않아도 상기 복수 개의 미세-로드형 제2 층에 의해 충분한 축적 용량을 확보할 수 있기 때문에, 캐패시터가 형성되는 영역과 캐패시터가 형성되지 않는 영역 간의 단차를 최소화할 수 있다.
또한, 하나의 주형층만으로 캐패시터의 하부 전극을 형성할 수 있기 때문에, 공정을 단순화하여 생산성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래의 OCS 구조를 갖는 캐패시터의 스토리지 전극 형성방법을 설명하기 위한 단면도들이다.
도 2는 본 발명에 의한 반도체 장치의 캐패시터를 설명하기 위한 단면도이다.
도 3a 내지 도 3j는 도 2에 도시한 반도체 장치의 캐패시터의 제조 방법을 설명하기 위한 단면도들 및 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
100：반도체 기판 105：절연막
110：콘택홀 115：스토리지 노드 콘택 플러그
120：주형층 130：스토리지 노드 홀
136：촉매 138：촉매 주입층
140：하부 전극 140a：실린더형 제1 층
140b：미세-로드형 제2 층 145：희생층
150：유전막 160：플레이트 전극

Claims (17)

  1. 반도체 기판;
    상기 반도체 기판의 도전 영역과 연결된 실린더형 제1 층과, 상기 실린더형 제1 층의 내벽 및 저면 상에 형성된 복수 개의 미세-로드형 제2 층을 갖는 하부 전극;
    상기 하부 전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 상부 전극을 구비하는 반도체 장치의 캐패시터.
  2. 제1항에 있어서, 상기 복수 개의 미세-로드형 제2 층은 상기 실린더형 제1 층의 내면에 대해 직교하는 방향으로 형성된 것을 특징으로 하는 반도체 장치의 캐패시터.
  3. 제1항에 있어서, 상기 반도체 기판과 상기 하부 전극 사이에 형성되고, 상기 반도체 기판의 도전 영역을 노출하는 콘택홀을 갖는 절연막 및 상기 콘택홀의 내부에 형성된 콘택 플러그를 더 구비하며,
    상기 하부 전극의 실린더형 제1 층은 상기 콘택 플러그와 접촉하면서 상기 절연막 상에 형성된 것을 특징으로 하는 반도체 장치의 캐패시터.
  4. 반도체 기판 상에 캐패시터 형성을 위한 주형층을 형성하는 단계;
    상기 주형층을 식각하여 상기 반도체 기판의 도전 영역을 노출하는 스토리지 노드 홀을 형성하는 단계;
    상기 스토리지 노드 홀의 내벽 및 저면 상에 촉매를 주입하는 단계;
    상기 반도체 기판의 도전 영역과 연결되며 상기 스토리지 노드 홀의 측면 및 저면을 따라 형성된 실린더형 제1 층과, 상기 주입된 촉매로부터 성장되어 상기 실린더형 제1 층의 내벽 및 저면 상에 형성된 복수 개의 미세-로드형 제2 층을 갖는 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 구비하는 반도체 장치의 캐패시터의 제조 방법.
  5. 제4항에 있어서, 상기 주형층을 형성하는 단계 전에,
    상기 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 반도체 기판의 도전 영역을 노출하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀의 내부에 콘택 플러그를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 캐패시터의 제조 방법.
  6. 제5항에 있어서, 상기 스토리지 노드 홀은 상기 콘택 플러그 및 그 주변의 상기 절연막의 일부를 노출하는 것을 특징으로 하는 반도체 장치의 캐패시터의 제조 방법.
  7. 제4항에 있어서, 상기 스토리지 노드 홀을 형성하는 단계는,
    상기 주형층 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 주형층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터의 제조 방법.
  8. 제7항에 있어서, 상기 촉매를 주입하는 단계 후, 상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터의 제조 방법.
  9. 제4항에 있어서, 상기 촉매는 이온화가 가능한 물질로 이루어진 것을 특징으로 하는 반도체 장치의 캐패시터의 제조 방법.
  10. 제9항에 있어서, 상기 촉매는 티타늄(Ti), 크롬(Cr), 철(Fe), 망간(Mn) 및 알칼리 토금속류의 물질 중에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 장치의 캐패시터의 제조 방법.
  11. 제4항에 있어서, 상기 촉매는 전기 음성도 차이를 이용한 용액 주입 방법으로 주입하는 것을 특징으로 하는 반도체 장치의 캐패시터의 제조 방법.
  12. 제4항에 있어서, 상기 촉매는 플라즈마 에너지를 이용한 도핑 방법으로 주입하는 것을 특징으로 하는 반도체 장치의 캐패시터의 제조 방법.
  13. 제4항에 있어서, 상기 촉매는 열에너지를 이용한 확산 주입 방법으로 주입하는 것을 특징으로 하는 반도체 장치의 캐패시터의 제조 방법.
  14. 제4항에 있어서, 상기 촉매는 이온 주입 방법으로 주입하는 것을 특징으로 하는 반도체 장치의 캐패시터의 제조 방법.
  15. 제4항에 있어서, 상기 하부 전극을 형성하는 단계는,
    상기 주형층의 표면과 상기 스토리지 노드 홀의 내벽 및 저면 상에 연속적으로 하부 전극의 제1 층을 증착함과 동시에, 상기 스토리지 노드 홀의 내벽 및 저면의 내부에 주입된 촉매로부터 상기 제1 층의 표면 위로 복수 개의 미세-로드형 제2 층을 성장시키는 단계;
    상기 제1 층 및 제2 층 상에 희생층을 형성하여 상기 스토리지 노드 홀을 매립하는 단계;
    상기 주형층의 상면이 노출될 때까지 상기 제1 층을 제거하는 단계; 및
    상기 희생층 및 상기 주형층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터의 제조 방법.
  16. 제15항에 있어서, 상기 복수 개의 미세-로드형 제2 층은 상기 제1 층의 표면에 대해 직교하는 방향으로 성장하는 것을 특징으로 하는 반도체 장치의 캐패시터의 제조 방법.
  17. 제15항에 있어서, 상기 제1 층의 증착 시간을 조절하여 상기 복수 개의 미세-로드형 제2 층의 직경을 조절하는 것을 특징으로 하는 반도체 장치의 캐패시터의 제조 방법.
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