JP3024721B2 - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JP3024721B2 JP4301732A JP30173292A JP3024721B2 JP 3024721 B2 JP3024721 B2 JP 3024721B2 JP 4301732 A JP4301732 A JP 4301732A JP 30173292 A JP30173292 A JP 30173292A JP 3024721 B2 JP3024721 B2 JP 3024721B2
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    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関し、例えば、ＤＲＡＭメモリセルの製造に適用
して特に好適なものである。
【０００２】
【従来の技術】代表的なメモリ集積回路の一つであるＤ
ＲＡＭは、１個のＭＯＳトランジスタと１個の容量素子
（キャパシタ）とによりメモリセルを構成し、ＭＯＳト
ランジスタによるスイッチング作用でキャパシタに対す
る電荷の蓄積又は検出を行ってメモリセルに対する情報
の書き込み又は読み出しを行うものである。
【０００３】このＤＲＡＭメモリセルのキャパシタとし
て、一層目の導電性薄膜（ストレージノード）の上に、
キャパシタ絶縁膜を介して二層目の導電性薄膜（セルプ
レート）を積層形成したスタックトキャパシタが多く用
いられている。
【０００４】このスタックトキャパシタセルを用いた従
来のＤＲＡＭメモリセルの一例を図３に示す。
【０００５】同図に示すように、シリコン基板１０１の
上には、ゲート酸化膜１０２，ゲート電極１０３が形成
されている。このゲート電極１０３に対して自己整合的
にシリコン基板１０１中にソース・ドレイン領域１０４
が形成されている。そして、ゲート電極１０３とソース
・ドレイン領域１０４とにより、アクセストランジスタ
としてのＭＯＳトランジスタが形成されている。
【０００６】ストレージノード（下部電極）１１２は、
層間絶縁膜１０５に形成されたコンタクトホール１０６
を通じてソース領域又はドレイン領域１０４に接続され
ている。また、１１３はキャパシタ絶縁膜を示し、１１
４はセルプレート（上部電極）を示す。これらの上部電
極１１４、キャパシタ絶縁膜１１３及び下部電極１１２
によりキャパシタが形成されている。そして、上述のア
クセストランジスタとこのキャパシタとによりメモリセ
ルが構成されている。
【０００７】
【発明が解決しようとする課題】近年、半導体記憶装置
の高集積化に伴い、１チップ内の素子数が増え、キャパ
シタの平面積が縮小されている。
【０００８】従って、上述したスタックトキャパシタ構
造のＤＲＡＭメモリセルでは、メモリ容量が例えば６４
Ｍビット以上の高集積回路素子になると、キャパシタの
平面積の縮小に伴いキャパシタ容量を十分に保持できな
くなり、メモリセルに対する情報の読み出し及び書き込
みを安定して行うのに十分な信頼性を確保することが困
難になってしまうという問題があった。
【０００９】そこで、本発明は、例えばメモリ容量が６
４Ｍビット以上のＤＲＡＭメモリセルに適用した場合に
おいても、キャパシタ容量を増大させることにより、メ
モリセルに対する情報の読み出し及び書き込みを安定し
て行うことができるＤＲＡＭメモリセルを製造すること
ができる半導体記憶装置の製造方法を提供することを目
的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、トランジスタとキャパシタとにより構成
されたメモリセルを有する半導体記憶装置の製造方法に
おいて、上記トランジスタが形成された半導体基板上
に、上記トランジスタの少なくとも一方の拡散層にコン
タクトするコンタクト孔を有する絶縁膜を形成する第１
の工程と、上記絶縁膜の上に、上記コンタクト孔の部分
を含んだ上記キャパシタの下部電極を形成すべき部分が
開口したパターンのレジストを形成する第２の工程と、
上記レジストをマスクとして用い、その開口部分に露出
した上記絶縁膜の部分及び上記コンタクト孔を通じて露
出した上記半導体基板の部分に、タングステン、鉄、ク
ロム、ニッケル、金、銀、銅、モリブデン、アルミニウ
ム及び白金からなる群より選ばれた少なくとも１種の金
属を導入する第３の工程と、上記レジストを除去する第
４の工程と、上記金属の触媒作用によるひげ結晶成長を
利用して、上記コンタクト孔の内部及び上記絶縁膜の所
定部分の上に、上記キャパシタの下部電極となる導電性
膜を形成する第５の工程と、上記導電性膜の上にキャパ
シタ絶縁膜を形成する第６の工程と、上記キャパシタ絶
縁膜の上に上記キャパシタの上部電極を形成する第７の
工程とを具備する。
【００１１】なお、上記導電性膜は多結晶シリコン膜で
あるのが好ましい。
【００１２】
【作用】本発明においては、コンタクト孔の内部に露出
した半導体基板上及び絶縁膜の所定部分の上に導入した
金属の触媒作用により、キャパシタの下部電極となる導
電性膜をひげ結晶成長させ、柱状に伸びるように成長さ
せて、下部電極の上面に凹凸を形成する。
【００１３】
【実施例】以下、本発明の一実施例を図１（ａ）〜
（ｃ）及び図２を参照して説明する。
【００１４】まず、図１（ａ）に示すように、ゲート酸
化膜２、ゲート電極３及びソース・ドレイン領域４が形
成されたシリコン基板１の上に、ＳｉＯ2 膜である層間
絶縁膜５を堆積させ、この層間絶縁膜５の所定部分にフ
ォトリソグラフィ技術及びエッチング技術を用いてコン
タクトホール６を形成した。
【００１５】その後、レジスト膜８を層間絶縁膜５の上
から塗布し、後述する下部電極９を形成する部分が開口
するようにレジスト膜８をパターニングした。この時、
レジスト膜８の開口は、図示の如く、層間絶縁膜５の一
方のコンタクトホール６を含むように形成した。このパ
ターニング後、レジスト膜８の開口を通じて、イオン注
入法によりタングステンイオンを１×１０10／ｃｍ3 程
度、シリコン基板１及びＳｉＯ2 膜５の表面部分に導入
した。
【００１６】次に、図１（ｂ）に示すように、レジスト
膜８を除去した後、シランガスを原料として、温度３０
０〜４５０℃、圧力０．１〜７６０Ｔｏｒｒ程度のＣＶ
Ｄ法を用いて、下部電極となる多結晶シリコン膜９をタ
ングステンイオンが導入されたシリコン基板１及びＳｉ
Ｏ2 膜５の上に選択成長させた。
【００１７】この選択成長においては、タングステンイ
オンが存在しない部分ではシランは全く分解せず、タン
グステンイオンが存在する部分のみに、タングステンの
触媒作用により、多結晶シリコンがひげ結晶となって柱
状に伸びて選択成長し、図２に示すように、下部電極９
の表面に微小な凹凸９′が形成され、下部電極９の実効
表面積は従来に比べて３〜５倍程度大きくなった。
【００１８】次に、図１（ｃ）に示すように、ＳｉＨ2
Ｃｌ2 −ＮＨ3 系ガスを原料として、温度７００〜８５
０℃、圧力０．１〜１．０Ｔｏｒｒ程度のＣＶＤ法を用
いて、シリコン窒化膜を全面に堆積させ、このシリコン
窒化膜をフォトリソグラフィ技術及びエッチング技術を
用いてパターンカットすることにより、下部電極９の上
のみにキャパシタ絶縁膜１０を形成した。
【００１９】次に、シランガスを原料として温度３００
〜４５０℃、圧力０．１〜７６０Ｔｏｒｒ程度のＣＶＤ
法により、多結晶シリコン膜１１を全面に堆積させ、こ
の多結晶シリコン膜１１をフォトリソグラフィ技術及び
エッチング技術を用いてパターンカットすることによ
り、上部電極１１を形成した。
【００２０】以上のように、この実施例によれば、スタ
ックトキャパシタの下部電極９の上面に凹凸９′を形成
することができるので、下部電極９の実効表面積を従来
に比べて増大させることができる。このため、スタック
トキャパシタのキャパシタ容量を増大させることがで
き、これにより、メモリ容量が６４ＭビットＤＲＡＭに
おいても、メモリセルに対する情報の書き込み及び読み
出しを安定して行うことができる。
【００２１】なお、上記工程を用いて６４ＭビットＤＲ
ＡＭ相当の集積回路を作成し、キャパシタ容量を測定す
ると、４０ｆＦ／μｍ2 であり、メモリ回路に使用する
のに十分な容量が得られた。
【００２２】以上、本発明の一実施例を具体的に説明し
たが、本発明は、上述の実施例に限定されるものではな
い。
【００２３】例えば、上述の実施例においては、触媒用
に導入する金属としてタングステンを用いたが、この導
入する金属としては、鉄、クロム、ニッケル、金、銀、
銅、モリブデン、アルミニウム、白金等を用いても有効
であった。
【００２４】また、上述の実施例においては、金属をイ
オン注入法により導入したが、スパッタ法、蒸着法、あ
るいは金属微粒子を直接噴霧する等の方法を用いても同
様の効果が得られる。
【００２５】なお、導入する金属の量は、触媒作用を起
こす程度の微量でよい。
【００２６】また、上述の実施例においては、下部電極
９を多結晶シリコン膜により形成したが、金属の触媒作
用によりひげ結晶の成長を起こす導電性物質であればよ
く、その金属との組み合わせにもよるが、例えば、タン
グステン、タングステンシリサイド、チタン等でもよ
い。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
キャパシタの下部電極の上面に凹凸を形成することがで
きるので、キャパシタ容量を十分に保持することが可能
となり、例えばメモリ容量が６４Ｍビット以上のＤＲＡ
Ｍメモリセルに適用した場合においても、メモリセルに
対する情報の書き込み及び読み出しを安定して行うこと
ができる半導体記憶装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるＤＲＡＭメモリセルの
製造方法を説明するための概略断面図である。
【図２】本発明の一実施例によって製造されたＤＲＡＭ
メモリセルの下部電極部分の要部拡大断面図である。
【図３】従来のＤＲＡＭメモリセルの概略断面図であ
る。
【符号の説明】
１ シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ ソース・ドレイン領域 ５ 層間絶縁膜 ６ コンタクトホール ８ レジスト膜 ９ 下部電極 ９′ 凹凸 １０ キャパシタ絶縁膜 １１ 上部電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−152668（ＪＰ，Ａ) 特開 平３−139882（ＪＰ，Ａ) 特開 平３−230561（ＪＰ，Ａ) 特開 平４−216662（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 トランジスタとキャパシタとにより構成
    されたメモリセルを有する半導体記憶装置の製造方法に
    おいて、 上記トランジスタが形成された半導体基板上に、上記ト
    ランジスタの少なくとも一方の拡散層にコンタクトする
    コンタクト孔を有する絶縁膜を形成する第１の工程と、 上記絶縁膜の上に、上記コンタクト孔の部分を含んだ上
    記キャパシタの下部電極を形成すべき部分が開口したパ
    ターンのレジストを形成する第２の工程と、 上記レジストをマスクとして用い、その開口部分に露出
    した上記絶縁膜の部分及び上記コンタクト孔を通じて露
    出した上記半導体基板の部分に、タングステン、鉄、ク
    ロム、ニッケル、金、銀、銅、モリブデン、アルミニウ
    ム及び白金からなる群より選ばれた少なくとも１種の金
    属を導入する第３の工程と、 上記レジストを除去する第４の工程と、 上記金属の触媒作用によるひげ結晶成長を利用して、上
    記コンタクト孔の内部及び上記絶縁膜の所定部分の上
    に、上記キャパシタの下部電極となる導電性膜を形成す
    る第５の工程と、 上記導電性膜の上にキャパシタ絶縁膜を形成する第６の
    工程と、 上記キャパシタ絶縁膜の上に上記キャパシタの上部電極
    を形成する第７の工程とを具備することを特徴とする半
    導体記憶装置の製造方法。
  2. 【請求項２】 上記導電性膜が多結晶シリコン膜である
    ことを特徴とする請求項１記載の半導体記憶装置の製造
    方法。
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