KR100415541B1 - 반도체 소자의 커패시터 및 제조 방법 - Google Patents
반도체 소자의 커패시터 및 제조 방법 Download PDFInfo
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- 239000003990 capacitor Substances 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000003860 storage Methods 0.000 claims abstract description 33
- 239000010408 film Substances 0.000 claims abstract description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 239000010409 thin film Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 35
- 239000011229 interlayer Substances 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 16
- 239000000126 substance Substances 0.000 abstract description 10
- 238000005498 polishing Methods 0.000 abstract description 8
- 238000000151 deposition Methods 0.000 abstract description 7
- 230000008021 deposition Effects 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 229910003071 TaON Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000000635 electron micrograph Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000008187 granular material Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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Abstract
본 발명은 열린 구조에서 MPS 증착이 이루어지는 과정을 폐쇄 구조에서 이루어지도록 공정 구조를 변경하여, 화학기계연마시 MPS 알갱이로 인한 커패시터 용량 감소 및 이웃한 커패시터와의 브리지 현상을 발생하지 않는 반도체 소자의 커패시터 제조 방법을 제공하기 위하여, 이를 위한 본 발명은 소정의 하부층이 형성된 기판 상에 희생막을 형성하는 단계; 상기 희생막을 선택적으로 식각하여 전하저장전극가 형성될 영역에 상기 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 표면에 도전성막으로 전하저장전극을 형성하는 단계; 상기 전하저장전극을 덮을 수 있도록 실리콘층을 형성하는 단계; 상기 실리콘층 및 상기 전하저장전극의 일부를 선택적으로 제거하여 상기 희생막이 노출되도록 하는 단계; 상기 희생막을 제거하는 단계; 상기 희생막이 제거된 상기 전하저장전극의 표면에 반구형 실리콘 그레인을 형성하는 단계; 상기 반구형 실리콘 그레인이 형성된 표면을 따라 유전체 박막을 형성하는 단계; 및 상기 유전체 박막 상에 도전성막으로 플레이트 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조방법을 제공한다.
Description
발명은 반도체 소자의 커패시터 및 제조 방법에 관한 것으로서, 특히 구체적으로는 지붕형 구조를 가지는 커패시터를 제조하는 방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 더불어 메모리 소자의 수요가 급증함에 따라 좁은 면적에 높은 캐패시턴스를 요구하게 되었다. 커패시터의 정전용량(capacitance)은 유전체의 유전율과 면적에 비례하고, 두께에 반비례한다.
현재, 널리 사용되고 있는 DRAM(dynamic random access memory)은 트랜지스터와 커패시터가 각각 하나씩으로 구성된 셀구조를 가지고 있으며, 이러한 셀 구조는 현재까지 크게 바뀌지 않고 유지되어 왔다. 그러나 소자의 고집적화에 따라 셀을 이루고 있는 트랜지스터와 커패시터, 셀 사이의 절연을 담당하는 소자분리의 영역 크기가 크게 작아지게 되었고, 이에 따라 각 반도체 구성 요소들에 여러 문제점을 유발시키고 있다.
소자가 고집적화되어 감에 따라, 커패시터 용량을 극대화하기 위한 방법으로, 전극간의 유전체를 고유전율을 갖는 절연체를 이용하거나, 전극의 면적을 확대시키는 방법 또는 유전체의 두께를 줄이는 방법 등이 제안되었다.
이중에서 커패시터 면적을 증가시키려는 노력은 첫째, 커패시터를 3차원으로 셀 디자인하여 적층구조(stacked structure) 또는 홈구조(trench structure)로 만들므로서 소자의 면적과 간격을 확보하는 것이다. 적층구조에는 실린더형(Sylinder), 콘케이브형(Concave)등이 있다.
둘째, 전하저장의 표면에 요철을 주어 유효 면적을 증가시키므로서 축전량을 확보하려는 시도인데, 준안정성 폴리실리콘막(Metastable PolySilicon; 이하 MPS라 함) 그레인(Grain)을 전극 표면에 증착하는 방법이다.
MPS는 LPCVD(low pressure chemical vaper deposition) 시스템에서 실리콘을 580 ℃ 근방에서 증착할 때, 폴리실리콘 표면이 반구형되면서 증착되는 것으로, HSG(hemispherical shaped grains)라고도 한다. 580 ℃의 온도는 증착된 실리콘의 구조가 비정질에서 다결정으로 변하는 천이 구역에 해당되며, 이 천이 구역은 온도와 압력, 시드물질(Seed material)로 사용되는 SiH4의 유속 등의 증착 변수 함수이다. 전극의 표면을 이처럼 요철을 만들어 표면적을 증가시킬 경우, 평탄화 전극 구조에 비해 약 2 배 가량축전량을 증가시킬 수 있다.
이하 첨부된 도면을 참조하여, MPS를 이용하여 종래의 0.13㎛ 기술에서 적용하고 있는 커패시터를 제조공정을 도1a 내지 도1b를 참조하여 설명하면 다음과 같다.
도1a를 참조하면, 우선 소자분리막(11)과, 게이트 패턴(12), 소스/드레인(도시안됨)이 형성된 기판(10)에 비트라인 콘택 및 전하저장전극 콘택이 형성될 영역에 하부 랜딩 플러그(13)을 형성한다. 다음으로, 전체 구조 상부에 평탄화된 층간절연막(14) 및 식각방지막(16)을 차례로 증착하고, 층간 절연막(14) 및 식각방지막(16)을 식각하여 하부 랜딩 플러그와 연결되는 전하저장전극 콘택홀을 형성한다. 이어 전하저장전극 콘택홀을 폴리실리콘으로 매립하여 전하전장전극 콘택 플러그(17)를 형성한다. 이어 산화막(18)을 기판전면에 증착하고, 커패시터가 형성될 전하저장전극 콘택 플러그(17) 상에 포토레지스트(19)를 패터닝(patterning)한다.
이어서, 도1b를 참조하면, 포토레지스트(19)를 식각 마스크로 하여 산화막(18)을 식각하여, 전하저장전극 콘택 플러그(17)를 노출시키는 커패시터 홀을 형성하고, 커패시터 홀을 포함한 기판전면에 커패시터의 하부전극용 도전막(19)을 형성한다.
이어 커패시터의 표면적을 증가시키기 위해, 울퉁불퉁한 구조인 엠보싱 형상의 MPS을 커패시터의 하부전극용 도전막(19)상에 증착한다. 계속해서 커패시터 홀 내부만 하부전극용 도전막이 남도록, 화학기계연마법으로 전체 결과물을 연마하고, 유전체 및 상부전극을 차례로 형성하여 커패시터를 완성한다.
상기에서 설명한, 현재 적용되고 있는 커패시터 제조 공정은 화학기계연마 공정시 MPS 알갱이가 커패시터 홀 내부에 떨어져 커패시터 용량을 감소 시키고, 커패시터 절연을 위한 산화막 상에 떨어져 이웃한 커패시터와 브리지(bridge) 현상을 유발시키는 듀얼 피트 페일(Dual Bit Fail)을 유발한다. 또한 MPS 알갱이가 셀 안쪽을 막는 경우에는 커패시터 용량이 감소하는 싱글 비트 페일(Single Bit Fail)을 유발하기도 한다.
도2a 내지 도2c는 MPS 알갱이가 커패시터 홀 내부에 떨어져 생기는 싱글 비트 페일을 보여주는 커패시터 제조 공정의 단면 전자현미경 사진이다.
도2a는 커패시터가 형성될 커패시터 홀을 형성한 단계를 보여준다. 이어 도1b는 MPS를 형성한 것을 보여준다. 도1c는 MPS 공정 후 화학기계연마로 인하여 커패시터 홀 내에 MPS 알갱이가 떨어져 있음을 보여준다.
상기의 문제점은 개발 단계에서 부터 양산에 이르기까지 수율 저하의 결정적 요인이 된다. 이러한 문제를 해결하기 위해서 MPS를 형성한 후 화학기계연마를 진행하던 순서를 바꿔, 화학기계연마 공정후 MPS를 덮는 공정을 하기도 한다. 그러나 이러한 공정은 컵(Cup) 타입의 커패시터 구조에서는 셀의 외벽에 MPS 이동(Migration)이 일어나서 Micro-Bridge를 유발하는 문제점이 생긴다.
즉, MPS 형성전에 전세정(Pre-Cleaning) 공정시 셀과 셀 지역의 산화막( 예컨데 PETOES)이 300 ~ 500 Å 정도 Dip-Out된 상태에서 MPS 씨앗이 이루어지게 되고 이 때 일부 셀 모양이 불량한 지역에서 씨앗층이 부분적으로 성장되어 셀과 셀 사이의 공간 확보가 어려워 진다. 이와 같은 씨앗층은 다음 세정공정에서 떨어져 나와 마이크로 브리지(Mirco-bridge)를 유발하는 이물의 원인이 된다. 이를 극복하기 위해서 셀간 공간을 10nm 정도 더 확보하게 되면 내부 셀 사이즈가 감소해서 커패시터 용량이 감소하는(1fF/Cell) 문제점이 발생한다.
도3a 내지 도3b는 화학기계연마후 MPS를 덮는 공정을 실시할 때에 외벽상에 생기는 마이크로 브리지를 보여주는 커패시터 제조공정의 단면 전자현미경 사진이다. 도3a는 커패시터 홀 상에 하부전극용 도전막을 형성하고 화학기계연마를 한 상태를 보여준다. 이어 도3b는 MPS 공정시 알갱이가 커패시터 홀 사이의 산화막에서 마이크로 브리지를 유발함을 보여준다.
이와 같이 종래의 커패시터 제조공정에서 생기는 문제점은 완전히 열린 공간에서 MPS 증착이 이루어지기 때문에 화학기계연마나 세정과정에서 떨어져 나오는 MPS 알갱이를 피하기가 대단히 어려운 문제점을 가지고 있다.
본 발명은 열린 구조에서 MPS 증착이 이루어지는 과정을 폐쇄 구조에서 이루어지도록 공정 구조를 변경하여, 화학기계연마시 MPS 알갱이로 인한 커패시터 용량 감소 및 이웃한 커패시터와의 브리지 현상을 발생하지 않는 반도체 소자의 커패시터및 제조 방법을 제공함을 그 목적으로 한다.
도1a 내지 도1b는 종래 기술에 의한 반도체 소자의 커패시터 제작 공정 단면도.
도2a 내지 도2c는 종래 기술의 문제점을 보여주는 반도체 소자의 커패시터 전자현미경 사진 평면도.
도3a 내지 도3b는 종래 기술의 또다른 문제점을 보여주는 반도체 소자의 커패시터 전자현미경 사진 평면도.
도4a 내지 도4h는 본 발명의 바람직한 실시예에 의한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
38 : PETEOS
40 : 하부전극
41 : PE-Nitride
43 : MPS
44 : 유전체 박막
45 : TiN막
46 : 상부전극용 폴리실리콘
상기의 목적을 달성하기 위한 본 발명은 소정의 하부층이 형성된 기판 상에 희생막을 형성하는 단계; 상기 희생막을 선택적으로 식각하여 전하저장전극가 형성될 영역에 상기 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 표면에 도전성막으로 전하저장전극을 형성하는 단계; 상기 전하저장전극을 덮을 수 있도록 실리콘층을 형성하는 단계; 상기 실리콘층 및 상기 전하저장전극의 일부를 선택적으로 제거하여 상기 희생막이 노출되도록 하는 단계; 상기 희생막을 제거하는 단계; 상기 희생막이 제거된 상기 전하저장전극의 표면에 반구형 실리콘 그레인을 형성하는 단계; 상기 반구형 실리콘 그레인이 형성된 표면을 따라 유전체 박막을 형성하는 단계; 및 상기 유전체 박막 상에 도전성막으로 플레이트 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조방법을 제공한다.
또한,본 발명은 밀폐된 양면중의 일면의 일부 부위가 천공된 하우징 형태의 도전성 실리콘막으로 이루어진 하부전극; 상기 하부전극의 측면과 천공된 일면의 바깥 표면에 형성된 절연막; 상기 하부전극의 내부 표면에 형성된 반구형 실리콘 그레인; 상기 반구형 실리콘 그레인 상의 유전체 박막; 및 상기 유전체 박막 상에 구비된 상부전극을 포함하는 반도체 소자의 커패시터을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4a 내지 도4h는 본 발명의 바람직한 실시예를 나타내는 커패시터 제조 공정 단면도이다.
먼저 4a에 도시된 바와 같이, 소자분리막(31)과, 게이트 패턴(32), 소스/드레인(도시안됨)이 형성된 기판(30)에 비트라인 콘택 및 전하저장전극 콘택이 형성될 영역에 하부 랜딩 플러그(33)을 형성한다. 다음으로, 전체 구조 상부에 평탄화된 층간절연막(34) 및 식각방지막(35)을 차례로 증착하고, 층간 절연막(34) 및 식각방지막(35)을 식각하여 하부 랜딩 플러그(33)와 연결되는 전하저장전극 콘택홀을 형성한다. 이어 전하저장전극 콘택홀을 폴리실리콘으로 매립하여 전하저장전극 콘택 플러그(36)를 형성한다. 이어 전하저장전극 하드 마스크(Hard Mask) 폴리(37)를 1500Å 두께로 형성하고, 커패시터가 형성될 층간절연막으로 PETEOS(Plasma Enhanced Tetra Ethyl Orthosilicate)(38)를 16500Å 두께로 덮는다.
이어서, 도4b에 도시된 바와 같이, PETEOS(38)를 선택적 식각하여, 전하저장전극 콘택 플러그(34) 상부를 포함하는 커패시터가 형성될 공간에만 PETEOS(38)가 남도록 하고, 전하저장전극 하드 마스크(Hard Mask) 폴리(37)를 선택적식각한다. 계속해서 패터닝된 PETEOS(38) 표면을 따라서 커패시터의 전하저장전극용 폴리실리콘(40)을 형성한다.
이어서, 도4c에 도시된 바와 같이, PE-Nitride(41)을 2000Å 두께로 기판 전면에 증착한다.
이어서, 도4d에 도시된 바와 같이 전하저장전극용 폴리실리콘(40) 상에 MPS를 증착하기 위한 통로를 만들기 위해, 마스크 패턴(42)을 형성한다.
이때 형성하는 마스크 패턴은 CD(Critical dimension) 나 오버레이 컨트롤(Overlay Control)을 정확하게 할 필요는 없다. 단지 MPS 성장에 필요한 시드(Seed) 개스 (예컨대 Si2H6)를 흘리기 위한 통로를 만드는 것 뿐이므로 일정 크기 이상으로 이전에 형성된 전하저장전극용 폴리실리콘(40)만 벗어나지 않으면 된다.
이어서, 도4e에 도시된 바와 같이 이렇게 형성한 마스크 패턴(40)를 이용해서 PE-Nitride(41) 및 전자저장전극용 폴리실리콘(40)을 식각해낸다.
이어서, 도4f에 도시된 바와 같이 PETEOS(38)를 습식 식각으로 제거하고. 이때 형성된 PE-Nitride(41) 통로를 이용하여 비어 있는 공간의 전하저장전극용 폴리실리콘 위에 하이 진공 조건에서 MPS(43)를 성장시킨다.
이어서 도2g에 도시된 바와 같이, MPS(43) 증착후 Ta(OC2H5)4+NH3+N2혼합가스를 이용하여 430℃에서 TaON막(44)을 유전체 박막으로 증착하고, 800℃에서 TaON 막(44)에 대한 열공정(Anneal)을 실시한다.
이어서 도2h에 도시된 바와 같이, TiCl4+NH3혼합가스를 이용하여 630℃에서 TiN막(45)을 TaON막(44) 표면에 증착하고, TiN막(45) 상에 폴리실리콘(46)으로 채워 넣는다. TiN막(45)과 폴리실리콘(46)이 상부전극으로 형성된 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 폐쇄 구조에서 MPS공정을 진행함으로서 MPS 알갱이가 커패시터 외부로 절대 빠져 나오지 못하며 이는 결국 비트 페일의 감소와 수율향상에 직접적인 기여를 할 수 있다.
Claims (6)
- 소정의 하부층이 형성된 기판 상에 희생막을 형성하는 단계;상기 희생막을 선택적으로 식각하여 전하저장전극이 형성될 영역에 상기 희생막 패턴을 형성하는 단계;상기 희생막 패턴의 표면에 도전성막으로 전하저장전극을 형성하는 단계;상기 전하저장전극을 덮을 수 있도록 층간절연막을 형성하는 단계;상기 층간전연막 및 상기 전하저장전극의 일부를 선택적으로 제거하여 상기 희생막이 노출되도록 하는 단계;상기 희생막을 제거하는 단계;상기 희생막이 제거된 상기 전하저장전극의 표면에 반구형 실리콘 그레인을 형성하는 단계;상기 반구형 실리콘 그레인이 형성된 표면을 따라 유전체 박막을 형성하는 단계; 및상기 유전체 박막 상에 도전성막을 매립하여 플레이트 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 희생막이 노출되도록 하는 단계는,상기 희생막 패턴의 상단에 형성된 상기 층간절연막 및 상기 전하저장전극의 일부를 패터닝하기 위한 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 식각마스크로 하여, 상기 희생막의 일부가 노출되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 희생막은 PETEOS를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 층간절연막은 실리콘산화막으로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 2 항에 있어서,상기 층간절연막은 PE-나이트라이드로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 밀폐된 양면중의 일면의 일부 부위가 천공된 하우징 형태의 도전성 실리콘막으로 이루어진 하부전극;상기 하부전극의 측면과 천공된 일면의 바깥 표면에 형성된 절연막;상기 하부전극의 내부 표면에 형성된 반구형 실리콘 그레인;상기 반구형 실리콘 그레인 상의 유전체 박막; 및상기 유전체 박막 상에 구비된 상부전극을 포함하는 반도체 소자의 커패시터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0074496A KR100415541B1 (ko) | 2001-11-28 | 2001-11-28 | 반도체 소자의 커패시터 및 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0074496A KR100415541B1 (ko) | 2001-11-28 | 2001-11-28 | 반도체 소자의 커패시터 및 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030043357A KR20030043357A (ko) | 2003-06-02 |
| KR100415541B1 true KR100415541B1 (ko) | 2004-01-24 |
Family
ID=29571767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0074496A KR100415541B1 (ko) | 2001-11-28 | 2001-11-28 | 반도체 소자의 커패시터 및 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100415541B1 (ko) |
-
2001
- 2001-11-28 KR KR10-2001-0074496A patent/KR100415541B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20030043357A (ko) | 2003-06-02 |
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