KR100433848B1 - 전하저장전극 형성 방법 - Google Patents

전하저장전극 형성 방법 Download PDF

Info

Publication number
KR100433848B1
KR100433848B1 KR10-2001-0082789A KR20010082789A KR100433848B1 KR 100433848 B1 KR100433848 B1 KR 100433848B1 KR 20010082789 A KR20010082789 A KR 20010082789A KR 100433848 B1 KR100433848 B1 KR 100433848B1
Authority
KR
South Korea
Prior art keywords
film
contact hole
forming
charge storage
storage electrode
Prior art date
Application number
KR10-2001-0082789A
Other languages
English (en)
Other versions
KR20030052760A (ko
Inventor
우상호
김의식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0082789A priority Critical patent/KR100433848B1/ko
Priority to TW091136686A priority patent/TWI235482B/zh
Priority to US10/326,649 priority patent/US6780709B2/en
Priority to JP2002371839A priority patent/JP4067959B2/ja
Publication of KR20030052760A publication Critical patent/KR20030052760A/ko
Application granted granted Critical
Publication of KR100433848B1 publication Critical patent/KR100433848B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 전하저장전극 형성 전에 세정 공정과 디핑 공정을 통해 홀 사이즈를 확대시킨 후 손상받은 희생산화막과 그 상부에 증착시킨캐패시터 형성용 산화막간의 식각차로 인해 발생한 노치 타입의 홀을 메우기 위해 일정 두께의 산화막을 증착한 후 콘택홀을 형성함으로써 셀과 셀 간의 브리지를 방지하고 셀 형성부의 홀 사이즈를 극대화 시켜 소자의 특성을 향상시키고 수율을 증가시킬 수 있는 이점이 있다.

Description

전하저장전극 형성 방법{METHOD FOR ORMING STORAGE NODE}
본 발명은 전하저장전극 형성 전에 세정 공정과 디핑 공정을 통해 홀 사이즈를 확대시킨 후 손상받은 희생산화막과 그 상부에 증착시킨 캐패시터 형성용 산화막 식각차로 인해 발생한 노치 타입의 홀을 메우기 위해 일정 두께의 산화막을 증착한 후 콘택홀을 형성함으로써 셀과 셀 간의 브리지를 방지하고 셀 형성부의 홀 사이즈를 극대화 시켜 소자의 특성을 향상시키고 수율을 증가시킬 수 있는 전하저장전극 형성 방법에 관한 것이다.
반도체 장치의 고집적화에 따라 DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치는 동작 특성의 확보를 위하여 더욱 큰 정전용량의 캐패시터를 요구하고 있다. 또한 고집적화에 따라 단위 셀당 면적이 축소하면서 적은 레이아웃면적을 차지하면서도 큰 정전용량을 확보해야만 한다.
도 1은 종래 기술에 의한 전하저장전극의 문제점을 나타내는 그림이다.
종래의 전하저장을 전극형성하기 위한 방법은 도시되지 않았지만 먼저 반도체 기판에 소정의 하부 구조를 형성한 후 전하저장전극을 형성하기 위하여 평탄화 공정을 실시하고 일정 두께의 식각정지막과 희생 산화막을 차례로 형성하고, 마스크 공정 및 식각 공정을 통해 전하저장 전극이 형성될 부위에 제1 콘택홀을 형성한다.
이어서, 제1 콘택홀을 채우기 위해 도프트 비정질 실리콘막이나 다결정 실리콘막을 증착하고 전면 식각을 통해 제2콘택홀을 형성한 후 일정 높이의 산화막을 증착시킨 후 마스크 공정 및 식각 공정을 통해 전하저장 전극이 형성될 부위를 패터닝한 후 전하저장전극을 형성하기 위한 세정 공정을 진행한다.
그러나 이러한 종래의 전하저장 전극의 문제점은 도1에 도시된 바와 같이 폴리실리콘막 에치백 공정시 식각정지막 상부의 희생산화막이 손상 받기때문에 손상된 희생산화막과 폴리실리콘막과의 식각차로 인해 노치 타입의 홀이 형성되어 이로인해 셀과 셀간에 브리지가 발생되어 소자의 특성 저하 및 수율 감소를 초래하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 전하저장전극 형성 전에 세정 공정과 디핑 공정을 통해 홀 사이즈를 확대시킨 후 손상받은 희생산화막과 그 상부에 증착시킨 캐패시터 형성용 산화막간의 식각차로 인해 발생한 노치 타입의 홀을 메우기 위해 일정 두께의 산화막을 증착한 후 콘택홀을 형성함으로써 셀과 셀 간의 브리지를 방지하고 셀 형성부의 홀 사이즈를 극대화 시켜 소자의 특성을 향상시키고 수율을 증가시키도록 하는 전하저장전극 형성 방법을 제공하는 것이다.
도 1은 종래 기술에 의한 전하저장전극의 문제점을 나타내는 그림이다.
도2a 내지 도2i는 본 발명의 의한 전하저장전극 형성공정을 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 식각 정지막
30 : 희생 산화막 40 : 도프트 폴리실리콘막
50 : 산화막 60 : 폴리실리콘막
70 : 포토레지스트 80 : 준안정 폴리실리콘막
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부구조가 형성된 기판 상에 전하저장 전극을 형성하기 위한 평탄화 공정을 진행한 후 식각 정지막과 희생 산화막을 차례로 증착하는 단계와, 상기 결과물에 마스킹 공정 및 식각 공정을 통해 제1 콘택홀을 형성하는 단계와, 상기 전하저장 전극용 제1 콘택홀을 채우기 위해 도프트 비정질 실리콘 증착하는 단계와, 상기 도프트 비정질 실리콘막에 제 2 콘택홀을 형성한 후 세정 공정을 실시하는 단계와, 상기 세정공정 후 일정 시간 동안 산화 습식 식각액에 디핑시켜 제 2 콘택홀 사이즈를 증가시킨 후 제 2 콘택홀 상에 산화막을 형성시키는 단계와, 상기 산화막을 에치백 하여 도프트 비정질 실리콘으로 매립된 제1 콘택홀을 오픈 시키고 일정 두께의 폴리실리콘막을 증착하는 단계와, 상기 폴리실리콘막을 증착한 제 2 콘택홀을 포토레지스트로 매립한 후 에치백 공정으로 폴리실리콘막 상부를 식각하는 단계와, 상기 포토레지스트를 제거한 후 준안정 폴리실리콘을 형성시키는 단계 를 포함하는 것을 특징으로 하는 전하저장 전극 형성 방법에 관한 것이다.
이때, 상기 세정 공정은 유기물을 제거하기 위해 크린 B용액(H2SO4+H2O=4:1)과, 파티클 및 이물질을 제거하기 위해 SC-1용액과, 자연산화막의 생성을 방지하기 위해 HF 또는 BOE 용액 중 어느 하나 이상을 이용하는 것을 특징으로 하고, 상기 폴리실리콘막은 SiH4, Si2H6, SiH2Cl2, 또는 PH3가스중 어느 하나를 이용하여 450 ~ 560℃의 온도와 0.1~300torr에서 100~2000Å의 두께로 형성하는 것을 특징으로 한다.
또한, 상기 산화막은 HTO막, LTO막, PE-TEOS막, LP-TEOS막 중에 어느 하나로 CVD 방식을 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 산화 습식식각액을 이용한 디핑 공정은 300:1의 BOE 용액을 이용하여 5~300초 동안 실시하는 것을 특징으로 하고, 상기 준안정폴리실리콘막(MPS)은상기 폴리실리콘막의 1.1~2.6배로 형성하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2i는 본 발명에 의한 전하저장전극 형성공정을 나타낸 단면도들이다.
먼저 도2a에 도시된 바와 같이 소정의 하부구조가 형성된 기판(10) 상에 전하저장 전극을 형성하기 위한 평탄화 공정을 진행한 후 식각 정지막(20)과 희생 산화막(30)을 차례로 증착하고, 이어서 마스킹 공정 및 식각 공정을 통해 전하저장 전극용 제1 콘택홀(미도시함)을 형성한다.
그리고 전하저장 전극용 제 1 콘택홀(미도시함)을 채우기 위해 도프트 비정질 실리콘(40) 증착한다.
이어서 도2b에 도시된 바와 같이 에치 백 공정을 통해 제 2 콘택홀(B)을 형성한 후 세정 공정을 진행한다.
이때 유기물을 제거하기 위해 크린 B용액(H2SO4+H2O=4:1)과, 파티클 및 이물질을 제거하기 위해 SC-1용액과, 자연산화막의 생성을 방지하기 위해 HF 또는 BOE 용액에 세정한 후 일정 시간 동안 습식 식각액에 디핑시켜 제 2 콘택홀(B) 사이즈를 최대한 확대한다.
이때, 상기 디핑 공정은 300:1의 BOE 용액을 이용하여 5~300초 동안 실시한다.
그리고 도2c에 도시된 바와 같이 하부 측벽으로 손상 받은 부분과 손상 받지 않은 부분의 산화막 사이의 식각차로 인해 세정 공정시 발생한 노치 타입(notch type)의 홀을 메우기 위해 일정 두께의 산화막(50)을 형성시킨 후 도2d에 도시된 바와 같이 에치백 공정을 진행하여 하부의 제 1 콘택홀(미도시함)을 오픈 시킨다.
이때, 산화막(50)은 HTO막(High Temperature Oxide), LTO(Low Temperature Oxide)막, PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Sillicate)막, LP-TEOS(Low Pressure-Tetra Ethyl Ortho Sillicate)막, 중에 어느 하나로 형성한다.
이어서, 도2e에 도시된 바와 같이 비정질 형태로 일정 두께의 폴리실리콘막(60)을 증착시킨다.
이때, 폴리실리콘막(60)은 SiH4, Si2H6, SiH2Cl2, 또는 PH3가스중 어느 하나를 이용하여 450 ~ 560℃의 온도와 0.1~300torr에서 100~2000Å의 두께로 형성한다.
그리고 도2f에 도시된 바와 같이 폴리실리콘막(60)상부에 포토레지스트(70)를 증착하고 도2g에 도시된 바와 같이 포토레지스트(70)를 이용한 에치백 공정을 통해 폴리실리콘막(60) 상부를 식각한다.
이어서 도2h에 도시된 바와 같이 포토레지스트(70)를 제거하여 전하저장 전극 모양을 만들고, 도2i에 도시된 바와 같이 저장전극의 용량을 증대시키기 위하여 준안정 폴리실리콘(MPS, meta-stable polysilicon : 80)을 폴리실리콘막(60)의 1.1~2.4배로 형성시킨다.
상기한 바와 같이 본 발명은 전하저장전극 형성 전에 세정 공정과 디핑 공정을 통해 홀 사이즈를 확대시킨 후 손상받은 희생산화막과 그 상부에 증착시킨 캐패시터 형성용 산화막간의 식각차로 인해 발생한 노치 타입의 홀을 메우기 위해 일정 두께의 산화막을 증착한 후 콘택홀을 형성함으로써 셀과 셀 간의 브리지를 방지하고 셀 형성부의 홀 사이즈를 극대화 시켜 소자의 특성을 향상시키고 수율을 증가시킬 수 있는 이점이 있다.

Claims (7)

  1. 소정의 하부구조가 형성된 기판 상에 전하저장 전극을 형성하기 위한 평탄화 공정을 진행한 후 식각 정지막과 희생 산화막을 차례로 증착하는 단계와,
    상기 결과물에 마스킹 공정 및 식각 공정을 통해 제1 콘택홀을 형성하는 단계와,
    상기 전하저장 전극용 제1 콘택홀을 채우기 위해 도프트 비정질 실리콘 증착하는 단계와,
    상기 도프트 비정질 실리콘막을 식각하여 상기 제 1 콘택홀에 연결되는 제 2 콘택홀을 형성한 후 세정 공정을 실시하는 단계와,
    상기 세정공정 후 일정 시간 동안 산화 습식 식각액에 디핑시켜 제 2 콘택홀 사이즈를 증가시킨 후 제 2 콘택홀 상에 산화막을 형성시키는 단계와,
    상기 산화막을 에치백 하여 도프트 비정질 실리콘으로 매립된 제1 콘택홀을 오픈 시키고 일정 두께의 폴리실리콘막을 증착하는 단계와,
    상기 폴리실리콘막을 증착한 제 2 콘택홀을 포토레지스트로 매립한 후 에치백 공정으로 폴리실리콘막 상부를 식각하는 단계와,
    상기 포토레지스트를 제거한 후 준안정 폴리실리콘을 형성시키는 단계
    를 포함하는 것을 특징으로 하는 전하저장 전극 형성 방법.
  2. 제 1항에 있어서, 상기 세정 공정은 유기물을 제거하기 위해 크린 B용액(H2SO4+H2O=4:1)과, 파티클 및 이물질을 제거하기 위해 SC-1용액과, 자연산화막의 생성을 방지하기 위해 HF 또는 BOE 용액 중 어느 하나 이상을 이용하는 것을 특징으로 하는 전하저장 전극 형성 방법.
  3. 제 1항에 있어서, 상기 폴리실리콘막은 SiH4, Si2H6, SiH2Cl2, 또는 PH3가스중 어느 하나를 이용하여 450 ~ 560℃의 온도와 0.1~300torr에서 100~2000Å의 두께로 형성하는 것을 특징으로 하는 전하저장 전극 형성 방법.
  4. 제 1항에 있어서, 상기 산화막은 HTO막, LTO막, PE-TEOS막, LP-TEOS막 중에 어느 하나로 형성하는 것을 특징으로 하는 전하저장 전극 형성 방법.
  5. 제 4항에 있어서, 상기 산화막은 CVD 방식으로 형성하는 것을 특징으로 하는 전하저장 전극 형성 방법.
  6. 제 1항에 있어서, 상기 디핑 공정은 300:1의 BOE 용액을 이용하여 5~300초 동안 실시하는 것을 특징으로 하는 전하저장 전극 형성 방법.
  7. 제 1항에 있어서, 상기 준안정폴리실리콘막(MPS)은 상기 폴리실리콘막의 1.1~2.6배로 형성하는 것을 특징으로 하는 전하저장 전극 형성 방법.
KR10-2001-0082789A 2001-12-21 2001-12-21 전하저장전극 형성 방법 KR100433848B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2001-0082789A KR100433848B1 (ko) 2001-12-21 2001-12-21 전하저장전극 형성 방법
TW091136686A TWI235482B (en) 2001-12-21 2002-12-19 Method for forming charge storage electrode
US10/326,649 US6780709B2 (en) 2001-12-21 2002-12-19 Method for forming charge storage node
JP2002371839A JP4067959B2 (ja) 2001-12-21 2002-12-24 電荷貯蔵電極の形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0082789A KR100433848B1 (ko) 2001-12-21 2001-12-21 전하저장전극 형성 방법

Publications (2)

Publication Number Publication Date
KR20030052760A KR20030052760A (ko) 2003-06-27
KR100433848B1 true KR100433848B1 (ko) 2004-06-04

Family

ID=36637688

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0082789A KR100433848B1 (ko) 2001-12-21 2001-12-21 전하저장전극 형성 방법

Country Status (4)

Country Link
US (1) US6780709B2 (ko)
JP (1) JP4067959B2 (ko)
KR (1) KR100433848B1 (ko)
TW (1) TWI235482B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506816B1 (ko) 2003-01-06 2005-08-09 삼성전자주식회사 반도체 장치 커패시터의 하부 전극 및 이를 형성하기 위한방법
GB2408147B (en) * 2003-01-06 2005-12-07 Samsung Electronics Co Ltd Bottom electrode of capacitor of semiconductor device and method of forming the same
KR100500931B1 (ko) * 2003-07-18 2005-07-14 주식회사 하이닉스반도체 반도체 소자의 측정용 파티클 제조방법
KR100576825B1 (ko) * 2003-12-02 2006-05-10 삼성전자주식회사 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리패턴을 구비하는 반도체 소자 및 그 제조 방법들
KR100653713B1 (ko) 2005-02-21 2006-12-05 삼성전자주식회사 실린더형 스토리지 노드들을 갖는 반도체소자 및 그 제조방법들
DE102007004884A1 (de) * 2007-01-31 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11103025A (ja) * 1997-09-25 1999-04-13 Nec Corp 半導体装置の製造方法
JP2001053251A (ja) * 1999-08-09 2001-02-23 Nec Kyushu Ltd 半導体装置の製造方法
KR20010054265A (ko) * 1999-12-04 2001-07-02 윤종용 커패시터의 하부전극 형성 방법
KR20010059517A (ko) * 1999-12-30 2001-07-06 박종섭 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3146962B2 (ja) * 1995-12-14 2001-03-19 日本電気株式会社 半導体記憶装置およびその製造方法
JP2924771B2 (ja) * 1996-02-26 1999-07-26 日本電気株式会社 蓄積容量部形成方法
JP2907122B2 (ja) * 1996-05-30 1999-06-21 日本電気株式会社 半導体記憶装置の製造方法
US5766993A (en) * 1996-11-25 1998-06-16 Vanguard International Semiconductor Corporation Method of fabricating storage node electrode, for DRAM devices, using polymer spacers, to obtain polysilicon columns, with minimum spacing between columns

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11103025A (ja) * 1997-09-25 1999-04-13 Nec Corp 半導体装置の製造方法
JP2001053251A (ja) * 1999-08-09 2001-02-23 Nec Kyushu Ltd 半導体装置の製造方法
KR20010054265A (ko) * 1999-12-04 2001-07-02 윤종용 커패시터의 하부전극 형성 방법
KR20010059517A (ko) * 1999-12-30 2001-07-06 박종섭 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법

Also Published As

Publication number Publication date
JP2003197776A (ja) 2003-07-11
US6780709B2 (en) 2004-08-24
US20030180995A1 (en) 2003-09-25
KR20030052760A (ko) 2003-06-27
TW200411907A (en) 2004-07-01
TWI235482B (en) 2005-07-01
JP4067959B2 (ja) 2008-03-26

Similar Documents

Publication Publication Date Title
KR0126799B1 (ko) 반도체장치의 커패시터 제조방법
US6291850B1 (en) Structure of cylindrical capacitor electrode with layer of hemispherical grain silicon
KR100433848B1 (ko) 전하저장전극 형성 방법
JP2770789B2 (ja) 半導体記憶装置の製造方法
JP3230663B2 (ja) 円筒型スタック電極の製造方法
KR19990087849A (ko) 반도체장치의제조방법
US7846809B2 (en) Method for forming capacitor of semiconductor device
JPH10242417A (ja) 半導体装置及びその製造方法
US6236080B1 (en) Method of manufacturing a capacitor for high density DRAMs
US6291293B1 (en) Method for fabricating an open can-type stacked capacitor on an uneven surface
KR100532959B1 (ko) 반도체 소자의 캐패시터 형성방법
US6238970B1 (en) Method for fabricating a DRAM cell capacitor including etching upper conductive layer with etching byproduct forming an etch barrier on the conductive pattern
JPH08125142A (ja) 半導体装置の製造方法
KR100483575B1 (ko) 반도체소자의전하저장전극형성방법
KR100384859B1 (ko) 캐패시터의 제조 방법
KR0161196B1 (ko) 캐패시터의 전하저장 전극 형성 방법
KR100402427B1 (ko) 전하저장 전극 형성 방법
KR20030057600A (ko) 디램 커패시터 제조방법
KR100250174B1 (ko) Dram 셀의 커패시터의 제조 방법
KR100620659B1 (ko) 반도체소자의 캐패시터 제조방법
KR100415541B1 (ko) 반도체 소자의 커패시터 및 제조 방법
KR100419748B1 (ko) 반도체소자의제조방법
KR100537195B1 (ko) 반도체 메모리장치의 커패시터 제조방법
KR100282644B1 (ko) 트랜치 캐패시터의 플레이트 전극 형성 방법
KR20020042192A (ko) 커패시터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120424

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee