KR100282644B1 - 트랜치 캐패시터의 플레이트 전극 형성 방법 - Google Patents
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Abstract
본 발명은 실리콘 기판에 형성된 트랜치 내부에 확산 영역 형성을 위한 불순물이 함유된 산화막을 직접 매립시키는 방법을 이용함으로써, 플레이트 전극 형성을 위한 공정을 절감할 수 있도록 한 트랜치 캐패시터의 플레이트 전극 형성 방법에 관한 것으로, 이를 위하여 본 발명은, 실리콘 기판에 형성된 트랜치 내부에 As 등의 불순물이 함유된 산화막을 직접 매립시키고, 플레이트 전극을 형성하고자하는 깊이를 제외한 영역에 증착된 산화막을 제거하는 방법을 통해 플레이트 전극을 형성함으로써, 플레이트 전극 형성을 위한 공정을 줄일 수 있을 뿐만 아니라 그에 상응하여 각 공정에서 필요로하는 제조 장비의 수를 절감할 수 있는 것이다.
Description
본 발명은 다이나믹 랜덤 억세스 메모리(DRAM : Dynamic Random Access Memory)에 관한 것으로, 더욱 상세하게는 고집적도를 갖는 DRAM에 채용되는 트랜치 캐패시터내의 플레이트 전극을 형성하는 데 적합한 트랜치 캐패시터의 플레이트 전극 형성 방법에 관한 것이다.
반도체 디바이스(특히, DRAM)의 고집적화 및 대용량화에 대해 많은 연구가 진행되고 있으며, 이러한 고집적화 및 대용량화를 위해서는 하나의 스위칭 소자와 하나의 캐패시터로 된 단위 메모리 셀을 미세화하는 기술이 필수적인 데, 이와같은 메모리 셀의 미세화를 위해 제안된 방법중의 하나가 트랜치형 캐패시터이다.
즉, 전형적인 트랜치형 캐패시터에서는 캐패시터를 좁고 깊은 트랜치 형상으로 형성함으로써, 실리콘 기판에서의 점유폭(또는 두께)을 줄이는 반면 저장 노드 전극의 표면적을 크게함으로써 안정된 정전 용량을 확보한다. 여기에서, 트랜치 캐패시터는 크게 분류해 볼 때 플레이트 전극, 캐패시터 절연막 및 저장 노드 전극을 포함하는 데, 본 발명은 플레이트 전극의 형성 방법에 관련된다.
도 2는 종래 방법에 따라 트랜치 캐패시터의 플레이트 전극을 형성하는 각 공정을 도시한 공정 순서도이다.
도 2a에 도시된 바와같이, 실리콘 기판(200)의 소정 부분에 목표로하는 소정 깊이를 갖는 트랜치(A)를 형성한 다음, 트랜치(A)가 형성된 실리콘 기판(200)의 상부 전면에 걸쳐, 예를들면 저압 화학 기상 증착법(LPCVD : Low Pressure Chemical Vapor Deposition) 등과 같은 CVD 방법에 의해 As 등의 불순물이 도핑된 제 1 산화막(202)을 증착시킨다(도 2b).
다음에, 스핀 코팅 등의 방법을 이용하여, 도 2c에 도시된 바와같이, 제 1 산화막의 전면에 걸쳐 트랜치(A)를 매립시킬 수 있는 정도의 충분한 두께로 포토 레지스트막(204)을 도포한 다음, 습식 크리닝(wet cleaning) 방법으로, 도 2d에 도시된 바와같이, 트랜치 영역 이외의 영역에 형성된 포토 레지스트막 및 트랜치내에 형성된 포토 레지스트막의 일부를 제거함으로써, 잔류 포토 레지스트막(204')을 형성한다. 이때, 트랜치 영역에서 제거되는 포토 레지스트막의 깊이는 형성된 트랜치의 폭에 의거하여 결정될 수 있다.
이어서, 잔류 포토 레지스트막(204')을 보호막으로하여 습식 크리닝 방법을 수행함으로써, 도 2e에 도시된 바와같이, 제 1 산화막(202)의 일부, 즉 포토 레지스트막이 제거된 트랜치의 상부측 측벽 및 트랜치가 형성되지 않은 실리콘 기판(200)의 상부에 도포된 제 1 산화막(202)을 제거하여 잔류 산화막(202')을 형성한 다음, 다시 습식 크리닝 방법을 이용하여, 도 2f에 도시된 바와같이, 잔류 포토 레지스트막(204')을 제거한다. 따라서, 트랜치 내부에는 그 상부의 일부가 제거된 잔류 산화막(202')만이 남게 된다.
그런다음, CVD 방법 등을 이용하여, 도 2g에 도시된 바와같이, 노출된 실리콘 기판(200)의 상부 및 잔류 산화막(202')의 상부 전면에 걸쳐 TEOS 등과 같은 제 2 산화막(206)을 증착시킨 다음 기설정된 소정시간 동안 고온 열처리 공정을 수행한다. 따라서, 고온 열처리 공정에 의해 잔류 산화막(202')내에 함유된 As 성분이 실리콘 기판(200)내로 확산되므로써, 도 2h에 도시된 바와같이, 실리콘 기판 내부에 확산 영역이 형성, 즉 트랜치 캐패시터에서의 플레이트 전극(208)이 형성된다.
그후, 확산 영역이 형성되면, 습식 크리닝 방법을 이용하여 제 2 산화막(206) 및 잔류 산화막(202')을 제거함으로써, 도 2i에 도시된 바와같이, 소정 깊이로 형성된 트랜치(A)의 내부 표면에 맞닿는 실리콘 기판(200)의 소정부분에서의 플레이트 전극(208) 형성이 완성된다.
그런다음, 상술한 바와같은 공정을 통해 트랜치 캐패시터의 플레이트 전극이 완성되며, 후속하는 공정들을 수행하여 트랜치내에 캐패시터 절연막, 저장 노드 전극 등을 차례로 형성함으로써, 트랜치 캐패시터를 완성하게 될 것이다.
그러나, 상술한 바와같은 각 공정들을 통해 트랜치 캐패시터의 플레이트 전극을 형성하는 종래 방법은 플레이트 전극을 형성하기 위한 많은 공정수가 필요하게 되며, 또한 공정이 많아짐에 따라 생산 효율 및 수율이 떨어진다. 그러므로, 제조 비용이 상승하는 문제가 발생된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 실리콘 기판에 형성된 트랜치 내부에 확산 영역 형성을 위한 불순물이 함유된 산화막을 직접 매립시키는 방법을 이용함으로써, 플레이트 전극 형성을 위한 공정을 절감할 수 있는 트랜치 캐패시터의 플레이트 전극 형성 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 실리콘 기판상에 형성되는 DRAM용 트랜치 캐패시터의 플레이트 전극을 형성하는 방법에 있어서, 소정 깊이의 트랜치가 형성된 실리콘 기판상에 확산용 불순물이 도핑된 제 1 산화막을 증착하는 과정; 상기 트랜치 이외의 실리콘 기판 상부에 형성된 제 1 산화막 및 트랜치내에 매립된 제 1 산화막의 상부 일부를 제거하여 상기 트랜치 내부에 잔존하는 잔류 산화막을 형성하는 과정; 상기 노출된 실리콘 기판의 상부 및 상기 잔류 산화막의 상부에 걸쳐 소정 두께의 제 2 산화막을 증착하는 과정; 기설정된 온도 범위내에서 기설정된 소정시간 동안 고온 열처리 공정을 수행하여 상기 잔류 산화막에 함유된 확산용 불순물을 상기 실리콘 기판으로 확산시킴으로써, 플레이트 전극용 확산 영역을 형성하는 과정; 및 상기 제 2 산화막 및 잔류 산화막을 제거함으로써, 상기 플레이트 전극을 완성하는 과정으로 이루어진 트랜치 캐패시터의 플레이트 전극 형성 방법을 제공한다.
도 1은 본 발명의 바람직한 실시예에 따라 트랜치 캐패시터의 플레이트 전극을 형성하는 공정을 도시한 공정 순서도,
도 2는 종래 방법에 따라 트랜치 캐패시터의 플레이트 전극을 형성하는 공정을 도시한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 실리콘 기판 102 : 제 1 산화막
102' : 잔류 산화막 104 : 제 2 산화막
106 : 플레이트 전극
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 1은 발명의 바람직한 실시예에 따라 트랜치 캐패시터의 플레이트 전극을 형성하는 공정을 도시한 공정 순서도이다.
먼저, 도 1a에 도시된 바와같이, 실리콘 기판(100)의 소정 부분에 목표로하는 소정 깊이를 갖는 트랜치(A)가 형성된 실리콘 기판(100)의 상부 전면에 걸쳐, 예를들면 화학 기상 증착법(CVD : Chemical Vapor Deposition) 등의 방법에 의해 As 등의 불순물이 도핑된 제 1 산화막(102)을 트랜치(A)가 매립될 수 있을 정도의 충분한 두께로 증착시킨다(도 1b).
이어서, 습식 크리닝 또는 건식 식각 등의 방법을 이용하여, 도 1c에 도시된 바와같이, 트랜치 영역 이외의 실리콘 기판(100) 상부에 형성된 제 1 산화막 및 트랜치내에 형성된 제 1 산화막의 상부 일부를 제거함으로써, 잔류 산화막(102')을 형성한다. 이때, 트랜치 영역에서 제거되는 제 1 산화막의 깊이는 형성된 트랜치의 폭에 의거하여 결정될 수 있다.
다음에, CVD 방법 등을 이용하여, 도 1d에 도시된 바와같이, 노출된 실리콘 기판(100)의 상부 및 잔류 산화막(102')의 상부 전면에 걸쳐 TEOS 등과 같은 제 2 산화막(104)을 증착시킨 다음 기설정된 소정시간 동안 설정된 온도 범위내의 고온 열처리 공정을 수행한다.
따라서, 고온 열처리 공정에 의해 잔류 산화막(102')내에 함유된 As 성분이 실리콘 기판(100)내로 확산되므로써, 도 1e에 도시된 바와같이, 실리콘 기판(100) 내부에 확산 영역이 형성, 즉 트랜치 캐패시터의 플레이트 전극(106)이 형성된다.
그후, 확산 영역이 형성되면, 습식 크리닝 또는 건식 식각 등의 방법을 이용하여 제 2 산화막(104) 및 잔류 산화막(102')을 제거함으로써, 도 1f에 도시된 바와같이, 소정 깊이로 형성된 트랜치(A)의 내부 표면에 맞닿는 실리콘 기판(100)의 소정부분에서의 플레이트 전극(106) 형성이 완성된다.
그런다음, 상술한 바와같은 공정을 통해 트랜치 캐패시터의 플레이트 전극이 완성되며, 후속하는 공정들을 연속 수행하여 트랜치(A)내에 캐패시터 절연막, 저장 노드 전극 등을 차례로 형성함으로써, 트랜치 캐패시터를 완성하게 될 것이다.
즉, 전술한 종래 방법에서는 트랜치가 형성된 실리콘 기판상에 As가 도핑된 제 1 산화막을 증착하고, 포토 레지스트막을 도포하며, 도포된 포토 레지스트막의 일부를 제거하여 잔류 포토 레지스트막을 형성하고, 잔류 포토 레지스트막을 보호막으로하여 제 1 산화막의 일부를 제거하며, 이어서 잔류 포토 레지스트막을 제거하는 다섯 번의 공정을 수행함으로써, TEOS 등과 같은 산화막(즉, 제 2 산화막)을 증착하기 위한 준비를 하였으나, 본 발명에서는 단 두 번의 공정, 즉 트랜치가 형성된 실리콘 기판상에 As가 도핑된 제 1 산화막을 트랜치가 매립되는 형태로 증착하고, 증착된 제 1 산화막의 일부를 제거하는 두 번의 공정만을 통해 TEOS 등과 같은 산화막(즉, 제 2 산화막)의 증착을 준비한다. 따라서, 본 발명의 플레이트 전극 형성 방법은 종래 방법과 비교해 볼 때 그 공정수를 절감할 수 있다.
이상 설명한 바와같이 본 발명에 따르면, 실리콘 기판에 형성된 트랜치 내부에 As 등의 불순물이 함유된 산화막을 직접 매립시킨 다음 플레이트 전극을 형성하고자하는 깊이를 제외한 영역에 증착된 산화막을 제거하는 방법을 이용하여 플레이트 전극을 형성함으로써, 플레이트 전극 형성을 위한 공정을 줄일 수 있을 뿐만 아니라 그에 상응하여 각 공정에서 필요로하는 제조 장비의 수를 절감할 수 있다. 따라서, 본 발명에 따른 플레이트 전극 방법은 반도체 디바이스의 생산 효율 및 수율 증가를 물론 제조 원가를 절감할 수 있다.
Claims (4)
- 실리콘 기판상에 형성되는 DRAM용 트랜치 캐패시터의 플레이트 전극을 형성하는 방법에 있어서,소정 깊이의 트랜치가 형성된 실리콘 기판상에 확산용 불순물이 도핑된 제 1 산화막을 증착하는 과정;상기 트랜치 이외의 실리콘 기판 상부에 형성된 제 1 산화막 및 트랜치내에 매립된 제 1 산화막의 상부 일부를 제거하여 상기 트랜치 내부에 잔존하는 잔류 산화막을 형성하는 과정;상기 노출된 실리콘 기판의 상부 및 상기 잔류 산화막의 상부에 걸쳐 소정 두께의 제 2 산화막을 증착하는 과정;기설정된 온도 범위내에서 기설정된 소정시간 동안 고온 열처리 공정을 수행하여 상기 잔류 산화막에 함유된 확산용 불순물을 상기 실리콘 기판으로 확산시킴으로써, 플레이트 전극용 확산 영역을 형성하는 과정; 및상기 제 2 산화막 및 잔류 산화막을 제거함으로써, 상기 플레이트 전극을 완성하는 과정으로 이루어진 트랜치 캐패시터의 플레이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 제 1 산화막은, CVD 방법에 의해 형성되는 것을 특징으로 하는 트랜치 캐패시터의 플레이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 제 1 산화막의 일부는, 습식 크리닝 방법에 의해 제거되는 것을 특징으로 하는 트랜치 캐패시터의 플레이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 제 1 산화막의 일부는, 건식 식각 방법에 의해 제거되는 것을 특징으로 하는 트랜치 캐패시터의 플레이트 전극 형성 방법.
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