KR100283482B1 - 트랜치 캐패시터의 플레이트 전극 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자용 트랜치 캐패시터의 플레이트 전극 길이의 균일도를 증진시킬 수 있도록 한 플레이트 전극 형성 방법에 관한 것으로, 이를 위하여 본 발명은, 포토 레지스트막 대신에 상대적으로 두께 조절이 용이한 유기 아크막을 이용하여 플레이트 전극을 형성함으로써, 웨이퍼내 각 트랜치에 형성된 플레이트 전극의 길이 균일도를 증진시킬 수 있으며, 또한 플레이트 전극 형성에 필요한 식각 시간을 절감함으로써 반도체 메모리 소자의 생산성을 증진시킬 수 있는 것이다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 고집적도를 갖는 반도체 메모리 소자에 채용되는 트랜치 캐패시터내의 플레이트 전극을 형성하는 방법에 관한 것이다.
반도체 디바이스(특히, DRAM)의 고집적화 및 대용량화에 대해 많은 연구가 진행되고 있으며, 이러한 고집적화 및 대용량화를 위해서는 하나의 스위칭 소자(트랜지스터)와 하나의 캐패시터로 된 단위 메모리 셀을 미세화하는 기술이 필수적인 데, 이와같은 메모리 셀이 미세화를 위해 제안된 방법중의 하나가 트랜치형 캐패시터이다.
즉, 전형적인 트랜치형 캐패시터에서는 캐패시터를 좁고 깊은 트랜치 형상으로 형성함으로써, 실리콘 기판에서의 점유폭(또는 두께)을 대폭적으로 줄이는 반면에 저장 노드 전극의 표면적을 크게함으로써 안정된 정전 용량을 확보한다. 여기에서, 트랜치 캐패시터는 크게 분류해 볼 때 플레이트 전극, 캐패시터 절연막 및 저장 노드 전극을 포함하는 데, 본 발명은 플레이트 전극의 형성 방법에 관련된다.
도 2는 종래 방법에 따라 트랜치 캐패시터의 플레이트 전극을 형성하는 각 공정을 도시한 공정 순서도이다.
도 2a에 도시된 바와같이, 패드 산화막(202)과 질화막(204)으로 된 패턴 마스크를 이용하여 실리콘 기판(200)의 소정 부분에 목표로하는 소정 깊이를 갖는 트랜치를 형성하고, 트랜치가 형성된 실리콘 기판(200)의 상부 전면에 걸쳐, 예를들면 저압 화학 기상 증착법(LPCVD : Low Pressure Chemical Vapor Deposition) 등과 같은 CVD 방법에 의해 As 등의 불순물이 도핑된 산화막(206)을 대략 400 - 1000Å 정도 증착시킨다.
다음에, 스핀 코딩 등의 방법을 이용하여 산화막(206)의 전면에 걸쳐 트랜치를 매립시킬 수 있는 정도의 충분한 두께(대략, 10000Å 이상)로 포토 레지스트막(208)을 도포한다.
이어서, 도 2b에 도시된 바와같이, 건식 식각 방법으로 트랜치 영역 이외의 영역에 형성된 포토 레지스트막 및 트랜치내에 형성된 포토 레지스트막의 일부를 제거함으로써, 잔류 포토 레지스트막(208')을 형성한다. 이때, 트랜치 영역에서 제거되는 포토 레지스트막의 깊이는 형성된 트랜치의 폭에 의거하여 결정될 수 있다.
이때, 웨이퍼의 중심쪽에 형성되는 트랜치(도 2에서 좌측에 도시된 트랜치)에 매립된 잔류 포토 레지스트막과 모서리쪽에 형성되는 트랜치(도 2에서 우측에 도시된 트랜치)에 매립된 잔류 포토 레지스트막간에는 균일도(unformity) 차이(단차 : B)가 발생, 즉 모서리쪽 트랜치에 매립된 잔류 포토 레지스트막의 두께가 중심쪽 트랜치에 매립된 잔류 포토 레지스트막의 두께에 비해 상대적으로 얇게 형성되는 균일도 차이(또는 단차)가 발생하게 된다.
예를들어, 포토 레지스트막이 10000Å 정도 도포되고 식각하고자하는 목표가 27000Å 정도이며 식각 균일도 차이가 대략 5% 정도라고 가정할 때, 중심쪽 트랜치에 매립 형성된 잔류 포토레지스트막과 모서리쪽 트랜치에 매립 형성된 잔류 포토 레지스트막간에는 대략 1350Å 정도의 균일도 차이(단차)가 발생하게 된다. 이때, 27000Å 정도를 식각하는 데는 대략 200 sec 이상의 식각시간을 필요로 한다.
다음에, 잔류 포토 레지스트막(208')을 보호막으로하여 습식 식각을 수행함으로써, 도 2c에 도시된 바와같이, 산화막(206)의 일부, 즉 포토 레지스트막이 제거된 트랜치의 상부측 측벽 및 트랜치가 형성되지 않은 실리콘 기판(200)의 상부에 도포된 산화막(206)을 제거하여 잔류 산화막(206')을 형성시킨다. 이때에도, 웨이퍼의 중심쪽 트랜치에 매립 형성된 잔류 산화막(206') 및 잔류 포토 레지스트막(208')의 두께와 모서리쪽 트랜치에 매립 형성된 잔류 산화막(206') 및 잔류 포토 레지스트막(208')의 두께 사이에는 여전히 균일도 차이(단차 : B)가 존재한다.
다시 습식 크리닝 등의 방법을 이용하여 잔류 포토 레지스트막(208')을 제거한다. 따라서, 트랜치 내부에는 그 상부의 일부가 제거된 잔류 산화막(206')만이 남게 되며, 이러한 상태에서 기설정된 소정시간 동안 고온 열처리 공정을 수행한다. 따라서, 고온 열처리 공정에 의해 잔류 산화막(206')내에 함유된 As 성분이 실리콘 기판(200)내로 확산되므로써,실리콘 기판 내부에 확산 영역이 형성, 즉 트랜치 캐패시터에서의 플레이트 전극(210)이 형성된다.
그후, 확산 영역이 형성되면, 습식 식각을 통해 잔류 산화막(206')을 제거함으로써, 도 2d에 도시된 바와같이, 소정 깊이로 형성된 트랜치의 내부 표면에 맞닿는 실리콘 기판(200)의 소정부분에 플레이트 전극(210)이 완성된다.
그러나, 포토 레지스트막의 일부를 제거할 때 발생된 균일도 차이로 인해 웨이퍼의 중심쪽 트랜치에 형성된 플레이트 전극(210)의 길이와 웨이퍼의 모서리쪽 트랜치에 형성된 플레이트 전극(210)의 길이에 차이(단차)(B')가 발생, 즉 중심쪽 트랜치에 형성된 플레이트 전극의 길이가 모서리쪽 트랜치에 형성된 플레이트 전극의 길이에 비해 상대적으로 길어지게 되는 데, 플레이트 전극의 깊이와 후속 공정을 통해 형성될 전하 저장 노드 전극의 깊이에 의해 트랜치 캐패시터의 정전 용량이 결정된다는 점을 감안할 때, 트랜치 캐패시터의 정전 용량이 오차 허용범위를 벗어나게 되는 등의 문제를 야기시킬 수 있다.
즉, 반도체 메모리 소자용 캐패시터를 제조하는 데 있어서 안정된 정전 용량을 확보해야 하는 것은 제품의 생산 수율 및 신뢰도 확보를 위해 필연적이라 할 수 있는 데, 전술한 바와같은 종래 방법에 따라 캐패시터의 플레이트 전극을 형성하는 경우 웨이퍼의 중심쪽 캐패시터의 플레이트 전극 길이와 모서리쪽 캐패시터의 플레이트 전극 길이가 달라지게 되기 때문에 트랜치 캐패시터의 안정된 정전 용량을 확보할 수가 없었다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 반도체 메모리 소자용 트랜치 캐패시터의 플레이트 전극 길이의 균일도를 증진시킬 수 있는 플레이트 전극 형성 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 실리콘 기판상에 형성되는 반도체 메모리 소자용 트랜치 캐패시터의 플레이트 전극을 형성하는 방법에 있어서, 소정 깊이의 트랜치가 형성된 실리콘 기판상에 확산용 불순물이 도핑된 소정 두께의 산화막을 증착하는 과정; 상기 산화막의 상부 전면에 걸쳐 상기 트랜치가 매립되는 형태로 소정 두께의 유기 아크막을 도포하는 과정; 상기 트랜치내 설정된 소정 부분까지 상기 유기 아크막을 제거하여 상기 트랜치내에 잔존하는 잔류 유기 아크막을 형성하는 과정; 상기 잔류 유기 아크막을 보호막으로하여 상기 트랜치 이외의 실리콘 기판 상부에 형성된 산화막 및 트랜치내에 매립된 산화막의 상부 일부를 제거함으로써 상기 트랜치 내부에 잔존하는 잔류 산화막을 형성한 다음 상기 잔류 유기 아크막을 제거하는 과정; 기설정된 온도 범위내에서 소정시간 동안 고온 열처리 공정을 수행하여 상기 잔류 산화막에 함유된 확산용 불순물을 상기 실리콘 기판으로 확산시킴으로써, 플레이트 전극용 확산 영역을 형성하는 과정; 및 상기 잔류 산화막을 제거하여 상기 플레이트 전극을 완성하는 과정으로 이루어진 트랜치 캐패시터의 플레이트 전극 형성 방법을 제공한다.
도 1은 본 발명의 바람직한 실시예에 따라 트랜치 캐패시터의 플레이트 전극을 형성하는 공정을 도시한 공정 순서도,
도 2는 종래 방법에 따라 트랜치 캐패시터의 플레이트 전극을 형성하는 공정을 도시한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 실리콘 기판 102 : 패드 산화막
104 : 질화막 106 : 산화막
106' : 잔류 산화막 108 : 유기 아크막
108' : 잔류 유기 아크막 110 : 플레이트 전극
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 1은 발명의 바람직한 실시예에 따라 트랜치 캐패시터의 플레이트 전극을 형성하는 공정을 도시한 공정 순서도이다.
먼저, 도 1a에 도시된 바와같이, 패드 산화막(102)과 질화막(104)으로 된 패턴 마스크를 이용하여 실리콘 기판(100)의 소정 부분에 목표로하는 소정 깊이를 갖는 트랜치를 형성하고, 트랜치가 형성된 실리콘 기판(100)의 상부 전면에 걸쳐, 예를들면 저압 화학 기상 증착법(LPCVD : Low Pressure Chemical Vapor Deposition) 등과 같은 CVD 방법에 의해 As 등의 불순물이 도핑된 산화막(106)을 대략 400 - 1000Å 정도 증착시킨다.
다음에, 스핀 코딩 등의 방법을 이용하여 산화막(106)의 전면에 걸쳐 트랜치를 매립시킬 수 있는 정도의 두께, 예를들면 2000Å - 5000Å 정도의 두께로 에치백(etch back)용의 유기 아크막(antireflective coating : ARC)(108)을 도포한다. 이때, 사용되는 유기 아크막(108)으로서는 카본 성분이 기본으로 구성되어 있는 폴리머 계열, 예를들면 SiON, SiN, SiC 등을 사용할 수 있다.
이어서, 도 1b에 도시된 바와같이, 플라즈마 건식 식각 또는 습식 식각 방법으로 트랜치 영역 이외의 영역에 형성된 포토 레지스트막 및 트랜치내에 형성된 포토 레지스트막의 일부를 제거함으로써, 잔류 유기 아크막(108')을 형성한다. 이때, 트랜치 영역에서 제거되는 유기 아크막(108)의 깊이는 형성된 트랜치의 폭에 의거하여 결정될 수 있다. 또한, 플라즈마 건식 식각에 의해 유기 아크막을 제거하는 경우의 그 공정 조건은 압력 50-100MT, R.F 파워 500-100W, 50-100GAUSS, CF4 5-10CCM, O2 100-200SCCM, N2 10-50SCCM이 바람직하다.
따라서, 본 발명에 따라 포토 레지스트막에 비해 상대적으로 두께 조절이 용이한 유기 아크막을 트랜치에 매립시켜 식각 공정을 통해 트랜치내의 임의의 부분까지 제거함으로써 웨이퍼의 중심부분에 형성되는 트랜치(도 1에서 우측에 도시된 트랜치)에 매립된 잔류 유기 아크막(108')과 모서리 부분에 형성되는 트랜치(도 1에서 좌측에 도시된 트랜치)에 매립된 잔류 아크막(108')간에는, 전술한 종래 방법에 비해, 균일도 차이(단차 : A)가 크게 나지 않는다.
예를들어, 트랜치 부분(상부 일부) 15000Å, 질화막 마스크 2000Å, 유기 아크막 2000Å으로 되는 19000Å가 식각하고자하는 목표이고, 식각 균일도 차이가 대략 5% 정도라고 가정할 때, 웨이퍼의 중심 부분 트랜치에 매립 형성된 잔류 유기 아크막과 모서리 부분 트랜치에 매립 형성된 잔류 유기 아크막간에는 대략 950Å 정도의 균일도 차이(단차)가 발생하며, 19000Å 정도를 식각하는 데는 대략 140 sec 이상의 식각시간이 소요된다.
따라서, 본 발명에 따라 유기 아크막을 이용하는 경우, 포토 레지스트막을 이용하는 종래 방법에 비해, 대략 400Å 정도의 단차 해소 효과를 얻을 수 있으며, 또한 식각시간도 종래 방법에 비해 대략 60 sec 정도 절감할 수 있어 생산성을 향상시킬 수 있다.
다음에, 잔류 유기 아크막(108')을 보호막으로하여 습식 식각을 수행함으로써, 도 1c에 도시된 바와같이, 산화막(106)의 일부, 즉 유기 아크막이 제거된 트랜치의 상부측 측벽 및 트랜치가 형성되지 않은 실리콘 기판(100)의 상부에 도포된 산화막(106)을 제거하여 잔류 산화막(106')을 형성시킨다. 이때, 웨이퍼의 중심 부분 트랜치에 매립 형성된 잔류 산화막(106') 및 잔류 유기 아크막(108')의 두께와 모서리 부분 트랜치에 매립 형성된 잔류 산화막(106') 및 잔류 유기 아크막(108')의 두께 사이에는 미세한 균일도 차이(단차 : A)만이 존재하게 된다.
다시 습식 크리닝 등의 방법을 이용하여, 도 1d에 도시된 바와같이, 잔류 유기 아크막(108')을 제거한다. 따라서, 트랜치 내부에는 그 상부의 일부가 제거된 잔류 산화막(106')만이 남게 되며, 이러한 상태에서 기설정된 소정시간 동안 고온(예를들면, 900 - 1100℃의 온도 범위) 열처리 공정을 수행한다. 따라서, 고온 열처리 공정에 의해 잔류 산화막(106')내에 함유된 As 성분이 실리콘 기판(100)내로 확산되므로써,도 1e에 도시된 바와같이, 실리콘 기판 내부에 확산 영역이 형성, 즉 트랜치 캐패시터용 플레이트 전극(110)이 형성된다.
그후, 확산 영역이 형성되면, 습식 식각을 통해 잔류 산화막(106')을 제거함으로써, 도 1f에 도시된 바와같이, 소정 깊이로 형성된 트랜치의 내부 표면에 맞닿는 실리콘 기판(100)의 소정부분에 플레이트 전극(110)이 완성된다.
따라서, 본 발명에 따라 두께 조절이 용이한 유기 아크막을 트랜치에 매립시켜 식각 공정을 통해 트랜치내의 임의의 부분까지 제거함으로써, 웨이퍼의 중심부분에 형성되는 트랜치(도 1e에서 우측에 도시된 트랜치)에 형성된 플레이트 전극(110)과 웨이퍼의 모서리 부분에 형성되는 트랜치(도 1e에서 좌측에 도시된 트랜치)에 형성된 플레이트 전극(110)간에는 비교적 작은 길이 차이(A')만이 나게 된다.
즉, 본 발명에서는 웨이퍼의 중심 부분 트랜치에 형성된 플레이트 전극의 길이와 모서리 부분 트랜치에 형성된 플레이트 전극의 길이간의 차이를, 전술한 종래 방법에 의해 형성할 때 야기되는 플레이트 전극간의 길이 차이에 비해, 현저하게 줄일 수 있다.
이상 설명한 바와같이 본 발명에 따르면, 포토 레지스트막 대신에 상대적으로 두께 조절이 용이한 유기 아크막을 이용하여 플레이트 전극을 형성함으로써, 웨이퍼내 각 트랜치에 형성된 플레이트 전극의 길이 균일도를 증진시킬 수 있으며, 또한 플레이트 전극 형성에 필요한 식각 시간을 절감함으로써 반도체 메모리 소자의 생산성을 증진시킬 수 있다.
Claims (5)
- 실리콘 기판상에 형성되는 반도체 메모리 소자용 트랜치 캐패시터의 플레이트 전극을 형성하는 방법에 있어서,소정 깊이의 트랜치가 형성된 실리콘 기판상에 확산용 불순물이 도핑된 소정 두께의 산화막을 증착하는 과정;상기 산화막의 상부 전면에 걸쳐 상기 트랜치가 매립되는 형태로 소정 두께의 유기 아크막을 도포하는 과정;상기 트랜치내 설정된 소정 부분까지 상기 유기 아크막을 제거하여 상기 트랜치내에 잔존하는 잔류 유기 아크막을 형성하는 과정;상기 잔류 유기 아크막을 보호막으로하여 상기 트랜치 이외의 실리콘 기판 상부에 형성된 산화막 및 트랜치내에 매립된 산화막의 상부 일부를 제거함으로써 상기 트랜치 내부에 잔존하는 잔류 산화막을 형성한 다음 상기 잔류 유기 아크막을 제거하는 과정;기설정된 온도 범위내에서 소정시간 동안 고온 열처리 공정을 수행하여 상기 잔류 산화막에 함유된 확산용 불순물을 상기 실리콘 기판으로 확산시킴으로써, 플레이트 전극용 확산 영역을 형성하는 과정; 및상기 잔류 산화막을 제거하여 상기 플레이트 전극을 완성하는 과정으로 이루어진 트랜치 캐패시터의 플레이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 유기 아크막은, 플라즈마 건식 식각에 의해 제거되는 것을 특징으로 하는 트랜치 캐패시터의 플레이트 전극 형성 방법.
- 제 2 항에 있어서, 상기 플라즈마 건식 식각은, 압력 50-100MT, R.F 파워 500-100W, 50-100GAUSS, CF4 5-10CCM, O2 100-200SCCM, N2 10-50SCCM 의 공정 조건하에서 수행되는 것을 특징으로 하는 트랜치 캐패시터의 플레이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 유기 아크막은, 습식 식각에 의해 제거되는 것을 특징으로 하는 트랜치 캐패시터의 플레이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 유기 아크막은, SiON, SiN 및 SiC 중의 어느 하나인 것을 특징으로 하는 트랜치 캐패시터의 플레이트 전극 형성 방법.
Priority Applications (1)
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| KR1019980053779A KR100283482B1 (ko) | 1998-12-08 | 1998-12-08 | 트랜치 캐패시터의 플레이트 전극 형성 방법 |
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