CN113972129A - 一种刻蚀方法、半导体器件及电子设备 - Google Patents

一种刻蚀方法、半导体器件及电子设备 Download PDF

Info

Publication number
CN113972129A
CN113972129A CN202010723461.7A CN202010723461A CN113972129A CN 113972129 A CN113972129 A CN 113972129A CN 202010723461 A CN202010723461 A CN 202010723461A CN 113972129 A CN113972129 A CN 113972129A
Authority
CN
China
Prior art keywords
substrate
mask
layer
etching method
support layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010723461.7A
Other languages
English (en)
Inventor
金廷修
高建峰
卢一泓
杨涛
李俊峰
王文武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Original Assignee
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS, Zhenxin Beijing Semiconductor Co Ltd filed Critical Institute of Microelectronics of CAS
Priority to CN202010723461.7A priority Critical patent/CN113972129A/zh
Publication of CN113972129A publication Critical patent/CN113972129A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明公开一种刻蚀方法及半导体器件和电子设备，涉及半导体制造技术领域，以解决半导体制造的刻蚀工艺中图案倾倒问题，从而提高产品良率。该刻蚀方法包括：提供一基底；在基底的表面形成支撑层；同一清洗液对支撑层的腐蚀速率小于基底氧化物的腐蚀速率；在支撑层背离基底的表面形成掩膜层；采用清洗液清洗掩膜层；在掩膜层的掩膜下对基底进行刻蚀。所述刻蚀方法用于制作半导体器件。本发明提供的半导体器件应用于电子设备中。

Description

一种刻蚀方法、半导体器件及电子设备
技术领域
发明涉及半导体制造技术领域，尤其涉及一种刻蚀方法、半导体器件及电子设备。
背景技术
在半导体器件制造工艺中，刻蚀工艺因其本身工艺的高要求性及复杂性一直制约着半导体器件的发展。在刻蚀工艺中，掩膜层的材质多种多样，通常根据不同的工艺要求可自行选择。非晶碳膜的性能可以随着处理温度不同而随之改变，因而被广泛用作刻蚀工艺中的掩模层。
例如：在硅基底表面形成非晶碳膜，采用光刻工艺和干法刻蚀工艺相结合的方式对非晶碳膜进行干法刻蚀，使得非晶碳膜转换为非晶碳掩膜层；接着采用稀释氢氟酸清洗非晶碳掩膜层，以达到去胶和去刻蚀产物的目的。但是，在硅基底表面形成非晶碳膜的温度比较高，导致硅基底表面被氧化，形成一层氧化硅层。当采用稀释氢氟酸清洗非晶碳掩膜层时，硅基底表面的氧化硅极易被腐蚀，导致干法刻蚀形成的非晶碳膜掩膜层容易倾倒，使得半导体器件的生产良率降低。
发明内容
本发明的目的在于提供一种刻蚀方法、半导体器件及电子设备，以改善刻蚀工艺中图案倾倒问题，从而优化半导体器件制造工艺，提高产品良率。
为了实现上述目的，本发明提供一种刻蚀方法，包括：
在所述基底的表面形成支撑层；同一清洗液对所述支撑层的腐蚀速率小于基底氧化物的腐蚀速率；
在所述支撑层背离基底的表面形成掩膜层；采用所述清洗液清洗所述掩膜层；
在所述掩膜层的掩膜下对所述基底进行刻蚀。
可选的，所述基底的表面具有基底氧化膜；在所述基底的表面形成支撑层，包括：将所述基底氧化膜转变为支撑层。
优选的，将所述基底氧化膜转变为支撑层，包括：利用等离子化气体对所述基底氧化膜进行处理，获得支撑层。
优选的，所述等离子化气体包括由氮源气体形成的等离子化气体；和/或，所述等离子化气体包括由碳源气体形成的等离子化气体。
优选的，所述利用等离子化气体对所述基底氧化膜进行处理与所述在所述支撑层背离基底的表面形成掩膜层在同一腔体内执行。
优选的，将所述基底氧化膜转变为支撑层，包括：采用离子注入方式向所述基底氧化膜注入反应离子，使得所述基底氧化膜转变为支撑层。
优选的，所述反应离子为氮离子和/或碳离子。
优选的，所述支撑层为含有基底材料的氮氧化物和/或碳氧化物。
可选的，所述支撑层为氮化物支撑层或碳化物支撑层；或，所述支撑层为在低于基底氧化温度形成的低温掩膜，所述低温掩膜与所述掩膜层的形成材料相同。
优选的，所述掩膜层包括层叠在一起的至少一个低温掩膜和至少一个高温掩膜，所述支撑层背离基底的表面接触所述低温掩膜，所述低温掩膜的形成温度低于所述基底的氧化温度。
优选的，所述基底为硅基底，所述低温掩膜和所述高温掩膜所含有的材料均为非晶碳膜，所述低温掩膜的形成温度低于400℃，所述高温掩膜的形成温度为450℃～700℃。
与现有技术相比，本发明提供的刻蚀方法，在基底的表面形成支撑层，同一清洗液对支撑层的腐蚀速率小于基底氧化物的腐蚀速率。此时在支撑层背离基底的表面沉积掩膜层，采用清洗液清洗掩膜层时，支撑层不容易被清洗液腐蚀，这样保证了支撑层对掩膜层的支撑作用，使得掩膜层形成的图案不容易倾倒。由此可见，本发明提供的刻蚀方法能够有效改善刻蚀工艺中图案倾倒问题，从而优化半导体器件制造工艺，提高产品良率。
本发明还提供一种半导体器件，该半导体器件包括至少一层图案化结构，所述图案化结构采用采用上述刻蚀方法形成。
与现有技术相比，本发明提供的半导体器件的有益效果与上述技术方案提供的刻蚀方法的有益效果相同，在此不做赘述。
本发明还提供一种电子设备。该电子设备包括上述技术方案提供的半导体器件。
优选的，所述电子设备包括终端设备或通信设备。
与现有技术相比，本发明提供的电子设备的有益效果与上述技术方案提供的半导体器件的有益效果相同，在此不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术中刻蚀非晶碳膜形成的非晶碳掩膜层状态图；
图2为现有技术中清洗非晶碳掩膜层所产生的不良结果状态图；
图3为本发明实施例提供的刻蚀方法流程图；
图4为本发明实施例提供的刻蚀方法的过程一结构图；
图5为本发明实施例提供的刻蚀方法的过程二结构图；
图6为本发明实施例提供的刻蚀方法的过程三结构图；
图7为本发明实施例提供的刻蚀方法的过程四结构图；
图8为本发明实施例提供的刻蚀方法的过程五结构图；
图9为本发明实施例中基底形成基底氧化膜的状态图；
图10为本发明实施例中刻蚀方法的过程二的实现方式图；
图11为本发明实施例中刻蚀方法的过程三的一种结构图；
图12为本发明实施例提供的刻蚀方法的过程三的另一种结构图；
图13为本发明实施例提供的电子设备的结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
现有技术中，如图1所示，将多晶硅基底ASI放置于工艺腔室内，并在沉积掩膜前将工艺腔室逐渐加热至450℃～700℃。在这个过程中，多晶硅基底ASI表面会随着温度的升高而发生氧化，形成SiO2膜。此时，在多晶硅基底ASI表面形成非晶碳膜，并采用光刻工艺将掩膜图案以光刻胶掩膜的图案转移至非晶碳膜上，接着采用干法刻蚀工艺刻蚀非晶碳膜，使得多晶硅基底ASI形成非晶碳掩膜层ACM。该非晶碳掩膜层ACM的底部实质与多晶硅基底表面的SiO2接触。在此基础上，采用稀释氢氟酸清洗非晶碳掩膜层ACM，以达到去胶和去刻蚀产物的目的，稀释氢氟酸腐蚀SiO2膜的速度特别快，导致稀释氢氟酸极易腐蚀SiO2膜，并发生严重钻刻问题，使得经稀释氢氟酸腐蚀成的SiO2图案膜SIO的关键尺寸比较小。当SiO2图案膜SIO的关键尺寸比较小时，SiO2图案膜SIO难以支撑非晶碳掩膜层ACM，使得非晶碳掩膜层ACM容易产生如图2所示的倾倒问题，导致后续工艺(如在沟槽内形成氧化物)不良。
针对上述问题，本发明实施例提供一种刻蚀方法、半导体器件及电子设备，以利用形成在基底表面的支撑层防止掩膜图案倾倒，从而提高后续工艺良率。该刻蚀方法可以应用于沟槽、接触孔、过孔等但不仅限于所列的各种图案化结构的制作中。如图3所示，本发明实施例提供的刻蚀方法包括：
步骤101：提供一如图4所示的基底100。基底100可以是未形成任何膜层的衬底，也可以是在形成一些膜层的衬底。未形成任何膜层的衬底可以为硅衬底、锗衬底、绝缘体上硅衬底、绝缘体上锗衬底、锗化硅衬底、绝缘体上锗化硅衬底。
步骤102：如图5所示，在基底100的表面形成支撑层200，且同一清洗液对支撑层200的腐蚀速率小于基底氧化物的腐蚀速率。该清洗液类似于化学腐蚀中的腐蚀液。在本发明实施例中清洗液对不同材料的膜层具有不同的选择性，因此针对不同材料的膜层去选择特定的清洗液。例如：该清洗液可以为硝酸(HNO3)、稀释氢氟酸(HF)、醋酸(HAC)的混合物。
步骤103：如图6和图7所示，在支撑层200背离基底100的表面形成掩膜层310。应理解，掩膜层310的材质多种多样，此处的掩膜层310材质可以为非晶碳、氮化硅等，但不仅限于此。
在实际应用中，如图6所示，可以先在支撑层200的表面沉积掩膜材料300，并旋涂光刻胶。接着对光刻胶进行曝光显影，使得光刻胶转换为光刻胶掩膜。此时，掩膜图案以光刻胶掩膜的形式至掩膜材料300上方。接着在光刻胶掩膜的掩膜下，采用干法刻蚀工艺刻蚀掩膜材料300，以形成如图7所示的掩膜层310。此时，掩膜层310上残余有光刻胶材料a。并且，在干法刻蚀过程中支撑层200也会被图案化。
步骤104：如图8所示，采用清洗液清洗掩膜层310，以达到去处残余的光刻胶材料a和干法刻蚀掩膜层过程中所产生的刻蚀产物。由于清洗液对支撑层的腐蚀速率小于基底氧化物的腐蚀速率，因此，当清洗液清洗掩膜层时，清洗液对支撑层的腐蚀速率比较小，使得在清洗掩膜层的过程中，形成的支撑层图案的关键尺寸相对较大，从而保证支撑层对掩膜层具有良好的支撑效果，进而降低掩膜层310倾倒的可能性。
步骤105：在掩膜层的掩膜下对基底进行刻蚀。刻蚀方式可以为干法刻蚀、湿法刻蚀等。
为了方便本领域技术人员理解本发明实施例提供的刻蚀方法，下面以双重图形技术(Double Patterning technology，缩写为DPT)在多晶硅基底表面形成浅槽沟道隔离(shallow trench isolation，缩写为STI)的过程为例描述。
将多晶硅基底表面放置于工艺腔室内，并在沉积非晶碳膜前将工艺腔室逐渐加热至450℃～700℃(450℃、600℃和700℃中任一项都可)。在这个过程中，多晶硅基底表面会随着温度的升高而发生氧化，形成SiO2膜。为了降低后续掩膜倾倒的可能性，提高后续工艺(如在沟槽内形成氧化物)良率，本发明实施例创造性的在形成掩膜前，在多晶硅基底上形成支撑层。当温度达到450℃～700℃，在支撑层背离基底的表面沉积非晶碳膜，然后采用干法刻蚀工艺对非晶碳膜进行刻蚀，形成非晶碳掩膜层；接着采用稀释氢氟酸清洗非晶碳掩膜层。此处支撑层的材质可以为氮化硅、碳化硅、氮氧化硅或者在低于非晶硅氧化温度的条件下形成的掩膜材料(如非晶碳)等材质。这些材质对于稀释氢氟酸的耐腐蚀能力都比较好，可以保证利用稀释氢氟酸清洗支撑层的过程中，减少稀释氢氟酸对支撑层的过度腐蚀或钻蚀，从而保证支撑层具有良好的支撑能力，从而防止非晶碳掩膜层倾倒，进而保证后续工艺(如在沟槽内形成氧化物)正常进行。
基于上述刻蚀方法可知，如图4～图8所示，在基底100的表面形成支撑层200，且同一清洗液对支撑层200的腐蚀速率小于基底氧化物的腐蚀速率。此时在支撑层200背离基底100的表面形成掩膜层310，采用清洗液对掩膜层310进行清洗时，支撑层200不容易被清洗液腐蚀，这样保证了支撑层200对掩膜层310的支撑作用，使得掩膜形成的图案不容易倾倒。由此可见，本发明实施例提供的刻蚀方法能够有效改善刻蚀工艺中图案倾倒问题，从而优化半导体器件制造工艺，提高产品良率。
作为一种可能的实现方式，如图9所示，上述基底100的表面具有基底氧化膜400。此时，如图5所示，在基底100的表面形成支撑层200，包括：将基底氧化膜400转变为支撑层200。应理解，该基底氧化膜400可以包含一层氧化膜层，也可以包含多层氧化膜组成的氧化膜层。另外，基底氧化膜400可以是沉积在基底100表面的氧化膜，也可以是基底100表面材料由于各种原因(如工艺腔内高温)被氧化后所形成的氧化膜。当基底氧化膜400是沉积在基底100表面的氧化膜，基底100表面沉积的氧化膜可以为氧化硅膜等但不仅限于此。此时，氧化膜层可以作为绝缘层使用，也可以作为隔离层防止基底被污染。
上述将图9所示的基底氧化膜400转变为图5所示的支撑层的方法有许多种，下面分情况举例说明。应理解，以下说明仅用于解释本发明，不作为限定。
第一种情况：如图10所示，将基底氧化膜400转变为图5所示的支撑层200包括：利用等离子化气体500对所述基底氧化膜400进行处理，获得如图5所示的支撑层200。
在实际应用中，图10所示，射频电源向工艺腔提供射频电场，在射频电场的作用下，工艺腔内的反应气体等离子化，形成等离子化气体500。此时等离子化气体500与腔体内基底100表面的基底氧化膜400(如SiO2)发生化学反应，使得基底氧化膜400转变成图5所示的支撑层200。与其它转化方法相比较而言，直接通入等离子化气体500是比较普遍也比较简单的方法，既不需要增加额外的工艺步骤，也不会产生过多的杂质。另外，为了方便实现，利用等离子化气体500对基底氧化膜400进行处理使之转化为图5所示的支撑层200这一操作，与如图6所示的在支撑层200背离基底100的表面形成掩膜层310在同一腔体内执行。此时，不仅可有效降低投资费用，而且能够保证整个转化过程在同一环境下，避免外部环境对转化过程的干扰。
上述反应气体可以为氮源气体和/或碳源气体。并且，根据反应气体含有的活性元素(例如：氮源气体含有的活性元素为氮，碳源气体含有的活性元素为碳)不同，所形成的图10所示的等离子化气体500和图5所示的支撑层200也有所差异。
例如：当反应气体为氮源气体时，如图10所示，等离子化气体500可以包括由氮源气体形成的等离子化气体。此时，等离子化气体500与基底氧化膜400反应形成的支撑层200为含有基底材料的氮氧化物。应理解，氮源气体可以为N2和/或NH3，但不仅限于此。又例如：当反应气体为碳源气体时，等离子化气体500可以包括由碳源气体形成的等离子化气体。此时，反应气体与基底氧化膜400反应形成的支撑层材质为含有基底材料的碳氧化物。应理解，碳源气体可以为CO2和/或CO，但不仅限于此。
示例性的，上述射频电场的电源功率可以为200W～2500W，氮源气体的流量可以为100sccm～3000sccm，此时对图9中基底氧化膜400进行处理时长为2s～50s。此时，图9所示的基底氧化膜400可以转化为含有基底材料的图5所示的支撑层200。应理解，还可以调节射频电场的电源功率、氮源气体的流量以及对基底氧化膜进行处理时长，此处不再详细限定，可以根据实际情况灵活调节。
在实际应用中，如图4所示，当基底100为硅衬底时，在射频电场作用下，给腔体内通入氮源气体等离子化，此时基底100表面的氧化膜SiO2可以被转化为氮氧化硅(SiON)。SiON与基底100表面的氧化膜SiO2相比，具有较高的耐腐蚀性，使得同一清洗液(如稀释氢氟酸)对SiON的腐蚀能力小于SiO2的腐蚀能力，这样的由SiON组成的支撑层结构能够保证一定的支撑作用，进一步防止掩膜层310倾倒。这里的SiON不仅可以起到作为支撑层200的支撑作用，还可以在后续刻蚀中作为抗反射层，阻挡刻蚀过程中刻蚀液对硅基底的破坏。
第二种情况：将上述图9所示的基底氧化膜400转变为图5所示的支撑层200包括：采用离子注入方式向基底氧化膜注入反应离子，使得基底氧化膜转变为支撑层。
实际应用中，在真空中、低温下，给基底氧化膜固体材料中注入反应离子并加速，此时获得很大动能的反应离子成为离子束，当离子束接近基底氧化膜会受到基底固体材料的抵抗而使速度慢慢降低，最终停留在基底氧化膜中。示例的，当图4所示的基底100为硅衬底，图9中基底氧化膜400为SiO2，此时上述反应离子可以为氮离子和/或碳离子，从而获得动能的反应离子被注入基地氧化膜SiO2中，使得基底氧化膜SiO2转变为含有相应反应离子的如图5所示的支撑层200。应理解，采用离子注入方式将基底氧化膜转变为支撑层的过程中，可以控制离子浓度、深度分布和均匀性，并且是在低温下，不仅可以有效防止反应离子的再扩散，而且能够实现自对准技术，减小电容效应。
作为一种可能的实现方式，上述图5中支撑层200也可以是氮化物支撑层和/或碳化物支撑层。应理解，该氮化物支撑层可以为氮化硅(SiN)、氮化锗(Ge3N4)或氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)等半导体氮化物，但不仅限于此。碳化物支撑层可以为碳化硅(SiC)、碳化锗(GeC)等半导体支撑层，此处不再一一列举。
如图7所示，相对于基底氧化膜400来说，支撑层200具有较高的耐腐蚀性，使得同一清洗液对支撑层200的腐蚀速率小于基底氧化膜400的腐蚀速率，这样组成的支撑层结构能够保证一定的支撑作用，进一步防止掩膜图案倾倒。另外，当支撑层200直接由上述基底氧化膜400转化而来，可以发挥基底氧化膜400的优势，即直接对该氧化膜进行处理，便可使得基底氧化膜400转变为支撑层200。
当然，为了减少不必要的步骤，如图11所示，上述支撑层200为在低于基底氧化温度形成的低温掩膜600。并且，低温掩膜600与上述掩膜层310的形成材料相同。此时，该低温掩膜600可以与上述掩膜层310一起形成，并且低温掩膜600的形成温度低于400℃。换句话说，形成支撑层200和掩膜层310的过程可以连续化执行，无需中断。并且，此时，在上述基底100的表面形成支撑层200和在支撑层200背离基底100的表面形成掩膜层310也是在同一腔体被执行，从而减少不必要的工艺步骤，并降低环境对反应过程的影响。
如图11所示，当低温掩膜600与上述掩膜层310的形成材料为非晶碳时，如果基底100为硅基底，那么将工艺腔升温，当温度低于400℃，基底100表面沉积的非晶碳形成了低温掩模600，此时的低温掩膜600可作为支撑层200，这样避免了硅基底被氧化为SiO2。并且当工艺腔内继续升温，在低温掩膜600上可以形成图12所示的高温掩膜700。高温掩膜700的形成温度可以为450℃～700℃。
需要说明的是，如图12所示，上述支撑层200背离基底100的表面形成的掩膜层310可以为低温掩膜600和高温掩膜700交替的多层膜。此时掩膜层310包括层叠在一起的至少一个低温掩膜600和至少一个高温掩膜700，支撑层200背离基底100的表面接触上述低温掩膜600，上述低温掩膜600的形成温度低于基底100的氧化温度。
本发明实施例还提供一种半导体器件，该半导体器件包括至少一层刻蚀形成的图案化层。该刻蚀结构采用上述刻蚀方法形成。
与现有技术相比，本发明实施例提供的半导体器件，其有益效果与上述技术方案提供的刻蚀方法的有益效果相同，在此不做赘述。
示例性的，对于场效应晶体管来说，场效应晶体管内的源极结构、漏极结构、沟道结构和栅极结构均可以采用上述刻蚀方法制备而成。应理解，本发明实施例提供的刻蚀方法所形成的图案化结构可以应用于存储器、处理器等各种集成电路中，不仅限于此。
本发明实施例还提供一种电子设备。该电子设备包括上述技术方案提供的半导体器件。应理解，该电子设备包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等，但不仅限于此。
本发明实施例提供的电子设备可以包括例如基站等通讯设备以及例如手机、平板电脑、可穿戴设备等终端设备等，但不仅限于此。
图13示例出本发明实施例还提供一种电子设备的结构示意图。如图13所示，该电子设备包括存储器410(Dynamic Random Access Memory，缩写为DRAM)和处理器420。DRAM含有前文所述半导体器件。处理器420与DRAM电连接。处理器420可以向DRAM中存储数据或读取DRAM所存储的数据。
其中，如图13所示，处理器420可以是一个处理器，也可以是多个处理元件的统称。例如，该处理器420可以是中央处理器(Central Processing Unit，简称CPU)，也可以是特定集成电路(Application Specific Integrated Circuit，简称ASIC)，或者是被配置成实施本发明实施例的一个或多个集成电路，例如：一个或多个微处理器(digital signalprocessor，简称DSP)，或，一个或者多个现场可编程门阵列(Field Programmable GateArray，简称FPGA)。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (14)

1.一种刻蚀方法，其特征在于，包括：
提供一基底；
在所述基底的表面形成支撑层；同一清洗液对所述支撑层的腐蚀速率小于基底氧化物的腐蚀速率；
在所述支撑层背离基底的表面形成掩膜层；采用所述清洗液清洗所述掩膜层；
在所述掩膜层的掩膜下对所述基底进行刻蚀。
2.根据权利要求1所述的刻蚀方法，其特征在于，所述基底的表面具有基底氧化膜；所述在所述基底的表面形成支撑层，包括：
将所述基底氧化膜转变为支撑层。
3.根据权利要求2所述的刻蚀方法，其特征在于，所述将所述基底氧化膜转变为支撑层，包括：
利用等离子化气体对所述基底氧化膜进行处理，获得支撑层。
4.根据权利要求3所述的刻蚀方法，其特征在于，
所述等离子化气体包括由氮源气体形成的等离子化气体；和/或，
所述等离子化气体包括由碳源气体形成的等离子化气体。
5.根据权利要求3所述的刻蚀方法，其特征在于，所述利用等离子化气体对所述基底氧化膜进行处理与所述在所述支撑层背离基底的表面形成掩膜层在同一腔体内执行。
6.根据权利要求2所述的刻蚀方法，其特征在于，所述将所述基底氧化膜转变为支撑层，包括：
采用离子注入方式向所述基底氧化膜注入反应离子，使得所述基底氧化膜转变为支撑层。
7.根据权利要求6所述的刻蚀方法，其特征在于，所述反应离子为氮离子和/或碳离子。
8.根据权利要求1～7任一项所述的刻蚀方法，其特征在于，所述支撑层为含有基底材料的氮氧化物和/或碳氧化物。
9.根据权利要求1所述的刻蚀方法，其特征在于，所述支撑层为氮化物支撑层或碳化物支撑层；或，
所述支撑层为在低于基底氧化温度形成的低温掩膜，所述低温掩膜与所述掩膜层的形成材料相同。
10.根据权利要求1～9任一项所述的刻蚀方法，其特征在于，所述掩膜层包括层叠在一起的至少一个低温掩膜和至少一个高温掩膜，所述支撑层背离基底的表面接触所述低温掩膜，所述低温掩膜的形成温度低于所述基底的氧化温度。
11.根据权利要求10所述的刻蚀方法，其特征在于，所述基底为硅基底，所述低温掩膜和所述高温掩膜所含有的材料均为非晶碳膜，所述低温掩膜的形成温度低于400℃，所述高温掩膜的形成温度为450℃～700℃。
12.一种半导体器件，其特征在于，包括：至少一层图案化结构，所述图案化结构采用权利要求1-11中任一项所述的刻蚀方法形成。
13.一种电子设备，其特征在于，包括权利要求12所述的半导体器件。
14.根据权利要求13所述的电子设备，其特征在于，所述电子设备包括终端设备或通信设备。
CN202010723461.7A 2020-07-24 2020-07-24 一种刻蚀方法、半导体器件及电子设备 Pending CN113972129A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010723461.7A CN113972129A (zh) 2020-07-24 2020-07-24 一种刻蚀方法、半导体器件及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010723461.7A CN113972129A (zh) 2020-07-24 2020-07-24 一种刻蚀方法、半导体器件及电子设备

Publications (1)

Publication Number Publication Date
CN113972129A true CN113972129A (zh) 2022-01-25

Family

ID=79585547

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010723461.7A Pending CN113972129A (zh) 2020-07-24 2020-07-24 一种刻蚀方法、半导体器件及电子设备

Country Status (1)

Country Link
CN (1) CN113972129A (zh)

Similar Documents

Publication Publication Date Title
JP2001230320A (ja) 半導体素子の自己整合コンタクト形成方法
KR100375218B1 (ko) 반사 방지막 및 자기정렬 콘택 기술을 사용하는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
CN108010835B (zh) 一种半导体器件及其制作方法、电子装置
CN113972129A (zh) 一种刻蚀方法、半导体器件及电子设备
JP2004356576A (ja) 半導体装置およびその製造方法
CN114242788A (zh) 一种埋栅晶体管及其制造方法、半导体存储器件
JP2000353688A (ja) 半導体装置の製造方法
CN100479118C (zh) 光致抗蚀剂的去除方法以及半导体元件的制造方法
JP2006245433A (ja) 半導体素子の製造方法
KR100733685B1 (ko) 반도체 소자의 트렌치 형성 방법
KR100283482B1 (ko) 트랜치 캐패시터의 플레이트 전극 형성 방법
JP2005032851A (ja) 半導体装置の製造方法
US20230055179A1 (en) Preparation method of metal connecting line
KR19990078383A (ko) 트렌치 커패시터내의 매립형 스트랩을 조절하는 장치 및 방법
US8642475B2 (en) Integrated circuit system with reduced polysilicon residue and method of manufacture thereof
KR100361572B1 (ko) 반도체 소자의 접촉 구조 형성 방법
KR100743736B1 (ko) 플래쉬 메모리 소자의 제조 방법
JP2008135765A (ja) 半導体装置
KR19980077122A (ko) 반도체 장치의 콘택홀 형성 방법
KR100688778B1 (ko) 반도체 소자의 제조 방법
KR20080061154A (ko) 반도체 소자의 캐패시터 형성방법
KR20030045216A (ko) 반도체 소자의 트렌치 형성 방법
KR100507380B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20050069074A (ko) 반도체 소자의 제조 방법
KR20040059998A (ko) 반도체 장치의 소자 분리막 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination